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JJGDR-UCA 1

1 El Amplificador Operacional de propsito general: Caractersticas

y configuraciones

1.1 Introduccin En este captulo se estudia en primer lugar el amplificador diferencial, primera etapa (y ms relevante desde una perspectiva funcional) de un amplificador operacional con el fin de comprender el funcionamiento del circuito integrado del amplificador operacional. Con el fin de familiarizarnos con las conFig.ciones diferenciales comenzamos realizando un anlisis diferencial genrico. Posteriormente se analizan las desviaciones prcticas ms importantes del componente y sus primeras aplicaciones. 1.2 Anlisis de un circuito diferencial genrico Sea el circuito diferencial lineal de la Fig. 1. En l individualmente las entradas estn referidas a tierra y posee alimentacin bipolar, que se omite por sencillez.

Fig. 1. Circuito lineal diferencial genrico.

Las salidas se obtienen como combinaciones lineales de las entradas segn:

2221212

2121111

iio

iio

vAvAvvAvAv+=

+= (1)

Se definen las siguientes magnitudes: Tensin diferencial de entrada: 21 iiiD vvv =

vo1 vi1

vi2

Circuito Lineal

Diferencial vo2

Circuitos Analgicos Aplicados. Juan Jos Gonzlez de la Rosa

2 JJGDR-UCA

Tensin de entrada en modo comn: 2

21 iiiCM

vvv

+=

Se obtiene a partir de ellas, sumndolas y restndolas:

+=

=

22

22221

21

iiiCM

iiiD

vvv

vvv

22 21iD

iCMiiD

iCMiv

vvv

vv =+= (2)

Llevando (2) a (1) y renombrando los coeficientes de las relaciones lineales se obtienen las salidas:

iCMCMiDDo

iCMCMiDDo

vAvAvvAvAv+=

+=

222

111

Antes de extraer consecuencias, se define la tensin diferencial de salida:

iCMCMiDDoooD vAvAvvv += 21 (3)

En un buen amplificador diferencial se debe verificar la condicin de que cualquier salida slo debe depender de la diferencia de las entradas. Por ello, la ganancia diferencial debe superar con suficiencia a la ganancia de modo comn. La salida slo debe depender del trmino diferencial.

Para cuantificar en qu medida se verifica esta condicin se define el factor de rechazo al modo comn:

1

CM

D

AACMRR log20

Por ejemplo, un valor CMRR = 60 dB (muy conservador), significa que:

100060log20 ==CM

D

CM

D

AAdB

AACMRR

Por otra parte, esta magnitud depende de la frecuencia y presenta una respuesta paso-

baja. Se dice que el CMRR se degrada con la frecuencia. 1.3 El amplificador diferencial Este circuito constituye la etapa de entrada de numerosos circuitos electrnicos integrados analgicos y digitales; formando parte de amplificadores operacionales de propsito general, comparadores y circuitos integrados digitales de la familia ECL.

1 Common Mode Rejection Ratio

1 El Amplificador Operacional: Caractersticas y Configuraciones

JJGDR-UCA 3

1.3.1 Circuito bsico El amplificador diferencial bsico se muestra en la Fig. 2 y consta de una pareja de transistores (versin bipolar) acoplados por el emisor. Se observa simetra topolgica, que conlleva simetra funcional que le dota de un comportamiento peculiar. Por ello se encuentra integrado y no realizado con componentes discretos. 1.3.1.1 Anlisis del amplificador diferencial bsico en CC Se analiza el circuito de la Fig. 2 considerando perfecta a la fuente de corriente (resistencia del modelo Norton infinita) y simetra total en componentes y transistores. Considerando los transistores en activa sus corrientes de colector vienen dadas por:

T

BE

T

BE

VV

ESFVV

ESFEFC eIeIII

== 1

Fig. 2. Amplificador diferencial bipolar bsico. La fuente de corriente se representa por su modelo equivalente de Norton.

Relacin entre las corrientes de colector:

T

iD

T

BEBE

T

BE

T

BE

VV

VVV

VV

VV

C

C ee

e

e

II

===

21

2

1

2

1 (4)

Suma de corrientes:

EEFEFEFCC IIIII =+=+ 2121 (5)

Combinando las ecuaciones 4 y 5 se obtienen las corrientes de colector del par diferencial bipolar con fuente de corriente, en funcin de la tensin diferencial de

Vcc

RC1

RE

Q1

vo1 vi1

RC2

Q2

vo2 vi2

Vcc

-VEE

IEE


4 JJGDR-UCA

entrada que, como veremos, se encarga de desplazar la conductividad de este par de transistores con alta sensibilidad. Resultan:

T

iD

T

iD

VVEEF

C

VVEEF

C

e

II

e

II

+

=

+

=

11

21

Con el fin de mostrar el desplazamiento del par diferencial, se utilizan ecuaciones en las que las corrientes de colector estn normalizadas a la corriente de referencia y las tensiones diferenciales normalizadas a la tensin trmica; tambin se tiene en cuenta que

F generalmente es prximo a la unidad:

T

iD

T

iD

VV

EE

C

VV

EE

C

e

II

e

II

+

+

1

1

1

1 21 (6)

Considerando el voltaje trmico VT = 26 mV a temperatura ambiente, se obtienen las grficas de la Fig. 3. En ellas se aprecian los desplazamientos del par, y la estrecha franja de regin lineal, que demuestra que esta regin operativa es muy poco probable.

Fig. 3. Desplazamiento de la conductividad del par diferencial de la Fig. 1. Obsrvese la estrecha franja de comportamiento lineal en torno al origen.

La Fig. 3 muestra el comportamiento extremo del par diferencial cuando opera en lazo abierto (sin realimentacin, como en la Fig. 1). En general, la situacin de saturacin se describe para las tensiones de salida. Se demuestra, que las dos salidas vienen dadas por las siguientes expresiones:


JJGDR-UCA 5

T

iD

T

iD

VV

cEEFcco

VV

cEEFcco

e

RIVV

e

RIVV

+

=

+

=

1121 (7)

La tensin de salida diferencial es:

=

=

+

+

=

=

+

+

=

T

iDcEEF

VV

VVcEEF

VV

cEEFcc

VV

cEEFccoooD

VV

RI

ee

RI

e

RIV

e

RIVVVV

T

iD

T

iD

T

iD

T

iD

2tanh

1

1

1

1

1121

(8)

Esta expresin establece una relacin no lineal entre la entrada y la salida diferencial del circuito. Al linealizar (aproximacin lineal de primer orden) resulta:

iDT

cEEFoooD VV

RIVVV

221 (9)

Generalmente se admite como vlida la aproximacin lineal en un margen de radio 2VT=52 mV en torno al origen. Para diferencias mayores entre las dos entradas el comportamiento ya no se considera lineal. Se demuestra que la regin lineal puede incrementarse intercalando dos resistencias idnticas en serie con los emisores de los transistores. 1.3.1.2 Anlisis del amplificador diferencial bsico en CA Se considera el circuito de pequea seal de la Fig. 4, que proviene de aplicar las consideraciones de CA al circuito de la Fig. 2. El circuito es simtrico. Se consideran las siguientes situaciones: Entrada diferencial pura: Las entradas son:

22 21iD

iiD

iv

vv

v ==

Esto permite separar el circuito en dos mitades iguales, ya que por RE no circula corriente (las corrientes son iguales y opuestas). Resulta el circuito modelado para pequea seal expuesto en la Fig. 5.


6 JJGDR-UCA

Fig. 4. Modelo de pequea seal del amplificador diferencial bipolar bsico de la Fig. 1.

Fig. 5. Mitad simtrica del modelo de pequea seal del amplificador diferencial bipolar bsico de la Fig. 4 en modo diferencial puro.

La ganancia del circuito de la Fig. 5 es un cociente de magnitudes diferenciales y resulta:

cmeb

c

ebbb

c

iD

oD

iD

oDD Rg

r

Rrr

Rv

v

v

vA =

+

=

+

==

'''0

2

2

Como consecuencia, ya que la ganancia diferencial depende de la transconductancia del transistor, como sta depende de la corriente de colector en reposo y, a su vez, sta depende de la corriente de la fuente. Es la corriente de la fuente de polarizacin inferior del par diferencial, la que determina la ganancia diferencial del circuito. La situacin descrita ilustra el control de ganancia de pequea seal mediante una magnitud de CC.

cT

CcmD RV

IRgA ==

Se calculan a continuacin otros parmetros. La resistencia de entrada diferencial es:

{ C

T

r

meb

b

iDiD I

Vg

rri

vR ====

pi

pi 00

'2222

RC

RE

gmvbe1

vo1 vi1

RC

vo2

gmvbe2

rbb

rbe

vi2

rbb

rbe

i2 i1

RC gmvbe

viD/2

rbb

rbe

voD/2

ib


JJGDR-UCA 7

Esto supone que para lograr una resistencia de entrada diferencial elevada, se requieren corrientes de polarizacin ms bien pequeas, lo cual perjudica a la ganancia diferencial y, en consecuencia, al factor de rechazo al modo comn. Entrada en modo comn pura: Las entradas son:

021 === iDCMii vvvv

Por simetra las corrientes son iguales y resulta el circuito de la Fig. 6.

Fig. 6. Mitad simtrica del modelo de pequea seal del amplificador diferencial bipolar bsico de la Fig. 4 en modo comn puro.

Para obtener la ganancia de modo comn:

Em

cm

CM

oCMCM

Rg

Rgv

vA

++

=

21110

Esta expresin demuestra que un aumento de la resistencia de emisor conlleva una disminucin de la ganancia en modo comn. Esto supone que conviene emplear fuentes de corriente casi ideales, es decir, con resistencias de salida altas.

Por otra parte, si la transconductancia debe ser alta, como gm=Ic/VT, se exige que la corriente de polarizacin sea lo ms alta posible lo cual, normalmente no es deseable.

Tambin podemos definir la resistencia de entrada en modo comn:

++ EmebbCM

iCM Rgriv

R 21110

'

Con todo, el factor de rechazo al modo comn resulta:

dBEmdB

EmdBCM

DdB RgRgA

ACMRR

++= 221110

Por ejemplo, para Ic = 1 mA, RE = 13 k resulta unos 60 dB a temperatura ambiente.

RC gmvbe

vCM

rbb

rbe

voCM

ib

2RE


8 JJGDR-UCA

1.4 El amplificador operacional de propsito general El amplificador operacional (AO a partir de ahora) es un circuito electrnico integrado que se comporta como amplificador diferencial de gran ganancia en lazo abierto. Su arquitectura se fundamenta en bloques de la Electrnica Integrada, de los que hemos estudiado con detalle el amplificador diferencial; y se clasifican en diversos grupos atendiendo a criterios que estudiaremos a continuacin. 1.4.1 Clasificacin de los amplificadores operacionales En los siguientes esquemas aparecen los smbolos y criterios de clasificacin ms frecuentes de los amplificadores operacionales. - Nmero de entradas y de salidas: Quedan clasificados en la Fig. 7, donde hemos supuesto que las magnitudes son tensiones y ganancias de tensin pero pueden ser corrientes y ganancias de corriente tambin

(a) (b)

(c)

Fig. 7. a) AO con una entrada y una salida (entrada simple-salida simple). b) Entrada diferencial-salida simple. c) Entrada diferencial-salida diferencial.

- Tipo de seal de entrada y tipo de seal de salida. Quedan clasificados en la Fig. 8 y son: OVA: Amplificador operacional de tensin. OTA: Amplificador operacional de transconductancia. OFA: Amplificador operacional de transimpedancia. OCA: Amplificador operacional de corriente. Existen otras clasificaciones atendiendo a su finalidad (de instrumentacin, comercial, militar, etc.) y al tipo de transistor empleado en su fabricacin (BJT, JFET, NMOS, CMOS, BI-CMOS, etc.).

El AO ms extendido es el OVA (tratados en este tema casi monogrficamente) de entrada diferencial y salida nica, si bien en los ltimos aos est aumentando la

Av Vo Vi

Vo=Av Vi

Vi

-

+

Av Vo

Vo=AvVi

Vi

-

+

Av Vo

Vo=AvVi


JJGDR-UCA 9

utilizacin de los OTA y la salida diferencial, buscando con unas corrientes de polarizacin cada vez ms pequeas.

(a) (b)

(c) (d)

Fig. 8. a) OVA. b) OTA. c) OFA. d) OCA.

1.4.2 Arquitectura Las arquitecturas o diagramas de bloques tpicos de un OVA (AO a partir de ahora) de una y dos etapas se muestra en la Fig. 9. La primera etapa es diferencial, y su misin consiste en proporcionar una primera ganancia y convertir la entrada diferencial a nica. La segunda etapa es la de ganancia, que proporciona una ganancia adicional. La tercera etapa fija la tensin de continua de la salida a unos niveles apropiados para su utilizacin. La cuarta etapa proporciona baja impedancia de salida; la alta impedancia de entrada del AO proporciona junto con esta caracterstica el aislamiento o efecto de carga despreciable de este circuito integrado. La Fig. 10 muestra el diagrama esquemtico de un circuito integrado AO de propsito general.

(a)

(b)

Fig. 9. Arquitecturas de OVAs: a) De 1 etapa. b) De 2 etapas.

V1

-

+

Av Vo

Vo=Av(V1- V2)=AvVi

V2

Vi

V1

-

+

Gm Io

Io= Gm (V1- V2)= Gm Vi

V2

Vi

Rm Vo

Vo=Rm Ii

Ii Ai

Io= Ai Ii

Ii Io

Vi

-

+ Amplificador

Diferencial

Desplazador de Nivel

o Level Shifter

Etapa de

Salida Vo

Vi

-

+

Amplificador

Diferencial

Desplazador De Nivel

o Level Shifter

Etapa de Salida:

Seguidor de

Emisor

Vo

Etapa de

Ganancia


10 JJGDR-UCA

Fig. 10. Diagrama esquemtico de un AO de propsito general modelo LM741. Por etapas: amplificador diferencial, etapa de ganancia de CC-CC, desplazadota de nivel y etapa de salida.

En la prctica, para trabajar con circuitos electrnicos basados en el amplificador operacional se emplean modelos equivalentes de cuadripolos. 1.5 El amplificador operacional ideal y la realimentacin negativa Se plantea el primer modelo con el fin de estudiar las primeras configuraciones. 1.5.1 Caractersticas del AO ideal y planteamiento del modelo equivalente En primer lugar vemos las caractersticas del AO ideal. Un AO es ideal si verifica las siguientes caractersticas:

a) Presenta un CMRR . b) Resistencia de entrada infinita. As, no fluye corriente por ningn terminal de

entrada. c) Resistencia de salida nula. La salida del AO sera una fuente de tensin ideal.

d) Ganancia de tensin (ganancia diferencial) en circuito abierto infinita: Av . Esta condicin supone que la salida diverge Vo = AvVid , a menos que la entrada sea nula Vid 0, en lazo cerrado. A esta circunstancia se le denomina cortocircuito virtual. Esto supone que los terminales inversor y no inversor estn virtualmente al mismo potencial. Cuanto mayor es la ganancia diferencial mejor es el cortocircuito virtual. El cortocircuito virtual es por tanto necesario para obtener una salida controlada en lazo cerrado. Veremos que esto se consigue con la realimentacin negativa.

e) El ancho de banda es infinito. En la prctica presentan una respuesta paso-baja.


JJGDR-UCA 11

Presentado de esta forma ideal, y teniendo en cuenta las dos alimentaciones que limitan el rango de tensiones de salida, la caracterstica ideal de AO queda representada en la Fig. 11.

Fig. 11. Caracterstica de transferencia (relacin entrada-salida) de un AO ideal en lazo abierto.

En esta Fig. se aprecia que cuando la tensin diferencial se desplaza un infinitsimo del origen el componente se satura (la salida no puede superar la alimentacin menos cierta cantidad disipada); la tensin de salida evoluciona de forma instantnea hacia uno de los

dos rales del circuito: Vsat. Desde un enfoque analtico la funcin caracterstica de transferencia en lazo abierto

queda como sigue:

( )

=

+

===+

+

+

v

d

dsat

dsat

dvvo

A

VsiadoerinVVVsiV

VVVsiV

VAVVAV0mindet

0,,

0,,

Tal y como se ha definido el componente, en lazo abierto, su funcionamiento es intil, pues si aplicamos una diferencia de entradas por pequea que sea, se satura. De ah que para tener una salida controlada se deba insertar el componente en un circuito externo. Esto nos llevar al concepto de realimentacin negativa 1.5.2 Modelo del AO ideal El circuito equivalente se representa en la Fig. 12. En ella se consideran los casos de resistencias de entrada y de salida, ideales (a) y no ideales (b).

Vid=V+-V-

Vo

+Vsat

-Vsat

0

Vo =Av(V+-V-)


12 JJGDR-UCA

Fig. 12. Modelos equivalentes del amplificador operacional de tensin: a) Con resistencia de entrada infinita y de salida nula. b) Con resistencias de entrada y de salida finitas, y eligiendo un punto de referencia.

Estos modelos se utilizan con el fin de analizar los circuitos electrnicos basados en el AO. Comenzamos con los circuitos que tienen por objeto la obtencin de una salida controlada, es decir, que incorporan realimentacin negativa. 1.5.3 Concepto de realimentacin negativa El concepto de realimentacin negativa se introduce por ejemplo con una configuracin inversora, como la de la Fig. 13, que usa un AO ideal. La realimentacin consiste en introducir una muestra de la salida en el circuito de entrada; en nuestro caso se realiza mediante el terminal inversor.

Veamos el mecanismo de estabilizacin de la salida. La dinmica de la realimentacin negativa tiene por objeto estabilizar la salida de forma que en el estado estacionario, la salida tome un valor controlado, es decir, responda a unas expectativas de diseo. En el rgimen transitorio la tensin diferencial no es nula. Vamos a suponer que V- > V+,

entonces Vo -. Pero al aplicar esta tensin muy negativa al terminal inversor, hacemos que esta tensin decrezca hasta que no se d la desigualdad V- > V+.

Anlogamente si V+ > V-, entonces Vo + y ello conduce a que V- crezca. Por tanto,

la situacin de equilibrio consiste en la igualdad de tensiones: V- = V+.

+

-

+

Vid

-

Ri

Ro

AvVid

+

Vo

-

+

-

+

Vid

-

AvVid

+

Vo

-

(a)

(b)


JJGDR-UCA 13

Fig. 13. AO en configuracin inversora. A menudo se nota como RF con el fin de mostrar que es de realimentacin (Feedback).

A esta circunstancia se le denomina cortocircuito virtual (conocido tambin como el Principio de tierra virtual). Recordemos que est presente siempre que la ganancia en circuito abierto del AO sea muy elevada. Hemos demostrado que la realimentacin negativa fuerza el cortocircuito virtual.

Obsrvese que la realimentacin negativa es un mecanismo que tiende a compensar aumentos en la entrada que puedan provocar saturaciones en el componente. Por el contrario, la realimentacin positiva (a travs del terminal no inversor del circuito integrado) tiende a acelerar el proceso de entrada en saturacin, como veremos en el captulo de comparadores basados en el amplificador operacional. 1.6 Configuraciones bsicas. Primeros anlisis en CC y CA En este apartado se analizan los primeros circuitos electrnicos basados en el AO, considerando el componente ideal a todos los efectos. 1.6.1 Configuracin inversora El circuito de la Fig. 14 se analiza con facilidad planteando las condiciones de idealidad:

Ganancia en lazo abierto infinita: cortocircuito virtual.

Resistencia de entrada infinita: no existe corriente hacia el interior del operacional, por ninguno de sus nudos de entrada.

Empezamos en CC donde distinguimos las magnitudes en maysculas. Aplicando las condiciones anteriores queda pues la expresin:

=

21

00R

VR

V oi1

2

RR

VV

i

o =

Esta expresin demuestra que es una configuracin inversora, por lo que la salida y la entrada desfasan en 180. Obsrvese que la ganancia no es funcin de los parmetros del AO y slo depende del cociente de resistencias.

La Fig. 13 muestra la caracterstica esttica del circuito para los valores concretos R1 =10 k y R2 ={20 k, 50 k, 100 k}. En ella se observa que cuanto mayor es el

+

-

R1 +Vcc

-Vcc

Vo

R2

Vi

=

0

Ii


14 JJGDR-UCA

valor absoluto de la ganancia menor es la zona de funcionamiento lineal. En efecto, al aumentar el valor de la resistencia de realimentacin la corriente de realimentacin disminuye y se pierden posibilidades de estabilizar la salida.

La resistencia de entrada del circuito (respecto de esa entrada) se evala realizando el cociente entre la tensin de entrada y la corriente que fluye por ese terminal:

10

RI

VIV

Ri

i

i

ii =

=

Fig. 14. Conjunto de caractersticas estticas de la configuracin inversora, para distintos valores de resistencias.

En CA (seales variables en el tiempo) el anlisis es anlogo y queda por interpretar

la grficas en el dominio del tiempo en rgimen permanente. Para ello vamos a

considerar el ejemplo concreto con valores de resistencias: R1 =10 k y R2 =20 k; esto es, una ganancia terica de 2. Introduciendo una seal de entrada sinusoidal, se valor medio 1 y 2 Vpp y 1 kHz de frecuencia; el diagrama de seales en rgimen permanente viene representado en la Fig. 15. En ella se aprecia la amplificacin y la inversin de signo.

Si la entrada no tiene acoplado ningn valor de CC, se observa la compensacin interna de offset de AO, ya que existe simetra en torno al punto central. La situacin se refleja en la Fig. 16.


JJGDR-UCA 15

Fig. 15. Respuesta a una seal sinusoidal de la configuracin inversora. Las caractersticas de la entrada son: 2 Vpp, Vm=1, f=1 kHz. La entrada es la seal superior.

Fig. 16. Respuesta a una seal senoidal sin valor medio de la configuracin inversora. Las caractersticas de la entrada son: 2 Vpp, Vm=0, f=1 kHz.

1.6.2 Configuracin no inversora Su esquema del circuito se muestra en la Fig. 17. El anlisis del circuito se realiza bajo las mismas hiptesis de idealidad del componente. Consideramos cortocircuito virtual y queda:

=

21

0R

VVR

V oii1

21RR

VV

i

o +=

La ganancia no es inversora y de nuevo se observa que no depende de los parmetros del AO, slo de los componentes del circuito (las resistencias en este caso).


16 JJGDR-UCA

Fig. 17. Configuracin no inversora.

1.6.3 Sumadores ideales 1.6.3.1 Sumador inversor Su esquema se muestra en la Fig. 18. Aplicando los mismos principios se analiza el circuito:

F

o

N

NFN R

VR

VR

VR

VR

VIIIII

=

++

+

+

=++++00

...

000...

3

3

2

2

1

1321

Fig. 18. Circuito sumador inversor basado en AO ideal.

+

-

R1 +Vcc

-Vcc

Vo

RF

V1

=

0

I1

R2 V2

I2 R3

V3

I3

RN VN

IN

IF

+

-

R2

R1

Vi Vo

=

+Vcc

-Vcc


JJGDR-UCA 17

De aqu se sigue que:

=

=

++++=

N

i i

iF

N

NFo R

VR

RV

RV

RV

RV

RV13

3

2

2

1

1...

Donde, la salida es la suma de cada una de las entradas ponderadas en RF/Ri. Si todas las resistencias son iguales:

=

=

N

ii

Fo VR

RV1

Con lo que se demuestra la funcin suma invertida. 1.6.3.2 Sumador no inversor Su esquema se muestra en la Fig. 19.

Fig. 19. Sumador no inversor basado en AO ideal.

Planteamiento de ecuaciones:

N

N

RVV

RVV

RVV

RVV

I++++

+ ++

+

+

== ...03

3

2

2

1

1

+

-

RF

R

Vo

=

+Vcc

-Vcc

R1 V1

I1

R2 V2

I2 R3

V3

I3

RN VN

IN

I+=0


18 JJGDR-UCA

+= VV

Fo RR

RVV+

=

Combinndolas, se obtiene:

N

FoN

Fo

Fo

Fo

RRR

RVV

RRR

RVV

RRR

RVV

RRR

RVV+

+++

++

++

= ...03

3

2

2

1

1

Desarrollando:

( ) ( ) ( )

( )FNo

N

N

F

o

F

o

F

o

RRRRV

RV

RRRRV

RV

RRRRV

RV

RRRRV

RV

+

+

++

++

++

= ...033

3

22

2

11

1

Se define ahora la resistencia en paralelo:

=

=

++++

+

N

i i

i

R

NF

o

RV

RRRRRRRV

1'/1

321

1...

111

44444 344444 21

De donde, finalmente:

N

N

i i

iFo RRRRRdondeR

VR

RRRV //...//////':' 321

1

+

= =

1.6.3.3 Seguidor de tensin o seguidor de fuente El circuito se muestra en la Fig. 20. Tambin recibe el nombre de amplificador de ganancia unitaria o amplificador de aislamiento. De la Fig. 20 (a), la seal o tensin de entrada se aplica directamente a la entrada no inversora del AO. Al existir cortocircuito virtual, las tensiones en los terminales inversor y no inversor coinciden, por lo que:

=== + oi VVVV oi VV =

Obsrvese que la tensin de salida coincide con la de entrada en magnitud y signo. La ganancia de tensin es la unidad y la salida sigue a la entrada.


JJGDR-UCA 19

Fig. 20. (a) Seguidor de tensin o amplificador de aislamiento (buffer). (b) Configuracin para anlisis de corrientes en CC.

La Fig. 20 (b) permite realizar un anlisis en CC. Se basa en la suma de corrientes en el nudo de salida. Aunque en la prctica son aproximadamente iguales la siguiente expresin demuestra la igualdad entre la corriente de salida del AO y la que circula por la resistencia de carga del AO.

{ mAkV

RV

RV

IIIIL

i

L

oLLo 5,010

50

=

===+=

Como veremos en el apartado de lmites prcticos del AO, la corriente de salida y la de entrada no pueden tomar un valor arbitrariamente alto si deteriorar el funcionamiento del dispositivo.

El seguidor de tensin se emplea con el fin de disminuir los efectos de carga entre etapas. En efecto, al ser su resistencia de entrada muy alta, demanda muy poca corriente de una fuente que a l se conecte. El efecto puede comprobarse al comparar el seguidor de tensin con configuraciones que posean una resistencia de entrada finita., cuando se les conectan fuentes de resistencia de salida elevadas. Considrese as el circuito de la Fig. 21.

Comprobaremos que la entrada del circuito inversor (Vi) no coincide con la seal de excitacin (Vs), que es la que debe ser amplificada y no una fraccin de ella. Para ello se planean ora vez las corrientes.

ss

is

is

soi

s

isi VRR

RV

RRV

RV

RV

RV

RVV

I

+=

+=

=

=

=

1

1

121

1100

+

-

vi

vo vd 0

+Vcc

-Vcc

i+ 0

i- 0

+

-

Vi=5 V

Vo Vd 0

+Vcc

-Vcc

(a) (b)

RL=

10 k

0

IL

I-

Io


20 JJGDR-UCA

Fig. 21. amplificador inversor conectado a fuente de resistencia de salida elevada.

De la relacin anterior se deduce que cuando la resistencia de la fuente tiende a cero, la tensin de entrada al circuito es prcticamente la de la fuente de seal.

( ) ssiRs VVRR

V =

+=

0lim

1

10

En el caso que nos ocupa se obtiene:

VVVkk

kVRR

RV ss

i 0909,01110101

1001010

1

1 =

+

=

+=

Se comete un error de casi el 90%. En efecto, en la entrada deberamos tener 1 V y tenemos aproximadamente 0,1 V (el 10%). 1.6.3.4 Integradores Comportamiento en el dominio del tiempo: La aplicacin (funcin) lineal de integracin se lleva a cabo mediante circuitos que incorporan un condensador en el lazo de realimentacin. El primer circuito se muestra en la Fig. 22.

Fig. 22. Integrador bsico basado en AO741.

+

-

+Vcc

-Vcc

Vo

Vi

=

0

Ii

Rs=100 k R1=10 k

R2=10 k

Vs= 1 V

RL=

10 k

+

-

R=100 k 12 V

-12 V

vo(t)

vi(t)

C=10 nF

741

ic(t)

i- 0

+ -

vd 0

vc(t)

ii(t)


JJGDR-UCA 21

En primer lugar vamos a comprobar que realiza la funcin de integrar la seal de entrada. Para ello supondremos todo lo referente a la idealidad del componente. Si Q es la carga almacenada en C, podemos plantear directamente la tensin de salida del circuito:

( ) ( ) ( )[ ]

( ) ( )( ) ( )

( ) ( )[ ] ( ) ( ) ( ) dttvRC

tvtvdt

tvdRCtv

tvtvRtv

ti

dttvdC

dtdQ

titit

t

iooo

i

oc

ii

cci

==

=

=

===

0

10

En esta ltima expresin se han considerado las condiciones iniciales de integracin.

Antes de pasar al anlisis prctico del circuito veamos en teora cmo se comporta ente determinadas entradas. Por ejemplo, ante el escaln de tensin de la Fig. 23 (a).

Fig. 23. Respuesta de un integrador ideal (a) a un escaln de tensin (a).

Se parte de condiciones iniciales nulas y se obtiene:

( ) ( ) ( ) ( )0000

101 ttRCVdtV

RCdttv

RCtvtv

t

t

t

t

ioo ===

Considerando los valores numricos de la Fig. 23(b) y suponiendo que se parte del

origen con condiciones iniciales nulas, se plantea el caso R=100 k y C=10 nF. Al cabo de 3 ms, la salida es:

( ) ( ) Vmsms

dtmstvmsRCmst

t

o 303111

110311010

3

0

85

0

======= =

=

vi(t)

t

V

t0

(a)

vo(t)

t (ms) t0 t1=3

vo(t1)

0

(b)

V= 1 V

0


22 JJGDR-UCA

Este valor de salida est lejos de la tensin de saturacin negativa (aproximadamente -12 V). Si se espera ms tiempo se termina por alcanzar la saturacin.

El caso prctico que se plantea con PSPICE en condiciones estacionarias en el domino del tiempo consiste en suponer una seal cuadrada con T=10 ms, 1 Vpp y valor medio nulo. Suponiendo el condensador inicialmente descargado, la respuesta peridica en el dominio del tiempo viene representada en la Fig. 24.

Fig. 24. Entrada y salida del integrador bsico basado en el AO741. Se supone por ejemplo que la seal empieza en nivel bajo. Obsrvese que la integracin no finaliza en el cero por efecto de la tensin de offset de entrada del AO.

La constante de tiempo del integrador es:

mssRC 11010 85 === Se consideran unidades de ms. Para obtener la seal se analizan las dos situaciones: vi=-0,5 V en el intervalo 0-5 ms.-

( ) ( ) ( ) ( ) ttdtdttvRC

tvtvtt

t

ioo 5,015,05,0

1101

00

0

====

Cuando t=5 ms: ( ) Vmstvo 5,25 == , como se aprecia en la Fig. 24. Este es el valor inicial para el siguiente intervalo.

vi=0,5 V en el intervalo 5-10 ms.-

( ) ( ) ( ) ( )55,05,2515,05,25,0

115

5

=== ttdtvtvt

oo

Esta rampa decreciente finaliza en el instante t=10 ms. En l:

( ) ( ) Vvo 05105,05,210 ==


JJGDR-UCA 23

Esto ratifica la evolucin de la seal en el dominio del tiempo. A su vez, este valor constituye la situacin inicial para el segundo periodo, y todo vuelve a repetirse. En la grfica se observa que no se llega exactamente a cero pero se atribuye a la tensin de offset de entrada del AO. Una resistencia en paralelo con el condensador de realimentacin reduce el efecto de la tensin de offset de entrada. Por ahora hay que conocer esta circunstancia a nivel cualitativo. La nueva situacin se muestra en la Fig. 25.

Fig. 25. Integrador con resistencia de realimentacin de 10 M. Se reduce el efecto de la tensin de offset de entrada del AO.

Utilizando el modelo de AO ideal se obtiene la grfica de la Fig. 25 sin necesidad de conectar la resistencia de realimentacin. Respuesta en frecuencia del integrador: Se toma como circuito prototipo el integrador bsico anterior. Empezaremos con un AO ideal a todos los efectos salvo la ganancia diferencial en lazo abierto que ser en primer lugar muy elevada, Ad0=10

6. Se obtiene la respuesta de la Fig. 26, el diagrama de Bode de ganancias. Es este un diagrama semilogartmico, que representa los decibelios de la ganancia frente al logaritmo en base 10 de la frecuencia:

( )fvsV

V

i

o log.1

log20

=

En la Fig. 26 se observa el punto de corte con el eje horizontal, que se calcula partiendo de la constante de tiempo del integrador (1 ms). La pulsacin caracterstica se define como la inversa de la constante de tiempo, y as tambin se define la frecuencia caracterstica:

Hzwfskradsrads

w ccc 15,15921000

2/1/1000

1011

3 pi=

pi====

=

Recordemos que este es un diagrama de Bode de ganancias porque la entrada posee 1 V de amplitud.


24 JJGDR-UCA

Fig. 26. Respuesta en frecuencia de un integrador bsico (sin resistencia en paralelo con el condensador), basado en un AO con ganancia diferencial muy elevada.

Si se utiliza un modelo de AO menos ideal, ahora con una ganancia de 1000,

aparecer una zona plana en la respuesta en frecuencia. La situacin se aprecia en la Fig. 27. En la Fig. se aprecia la frecuencia de corte, que depende del condensador de compensacin del AO. Este concepto no nos debe preocupar por el momento.

Fig. 27. Respuesta en frecuencia de un integrador bsico (sin resistencia en paralelo con el condensador), basado en un AO con ganancia diferencial en lazo abierto de 1000 (60 dB).

En la Fig. 27 se aprecia la situacin para calcular la frecuencia superior de corte (3 dB por debajo de la ganancia en la zona plana, 60-3= 57 dB). El cursor indica unos 158,6 mHz. Veamos qu resulta de aplicar la expresin experimental para su clculo. Seguimos

en un circuito integrador bsico con R=100 k y C=10 nF.

mHzwfsmradsrad

sAw LH

dH 16,1592

10002

/1000/1101011

330

pi

=

pi===

=

=

La ganancia diferencial del AO en lazo abierto es Ad0=1000, y recordemos que es la causante de la zona plana con frecuencia de corte tan pequea.


JJGDR-UCA 25

A continuacin vamos a comprobar que la resistencia en paralelo con el condensador, cuya misin era suprimir el efecto de la tensin de offset de entrada, provoca un aumento de la zona plana del integrador.

La situacin se muestra en la Fig. 28. En ella se aprecia que cuanto mayor es la resistencia de realimentacin ms prximo es el comportamiento al del integrador bsico. Adems el cociente R2/R1 constituye la ganancia en la zona plana o banda de transmisin del integrador. Es precisamente esta caracterstica la que a menudo da nombre al circuito de integrador con banda de transmisin.

A continuacin se obtiene analticamente la caracterstica de transferencia del integrador en rgimen sinusoidal permanente. Para ello consideraremos el circuito de la Fig. 29. Se consideran los fasores y la variable s del dominio de Laplace es s=jw. En estas condiciones la funcin de transferencia se denomina transmitancia iscrona.

Fig. 28. Respuesta en frecuencia de un integrador con banda de transmisin (con resistencia en paralelo con el condensador), basado en un AO con ganancia diferencial en lazo abierto 1000 (60 dB). Se indican los tres valores de la resistencia de realimentacin.

Fig. 29. Integrador con banda de transmisin.

Suponemos todas las idealidades del AO y se obtiene (igualando las corrientes que circulan por las dos impedancias):

+

-

R1=

100 k

vo(t)

vi(t)

C=10 nF

i- 0

vd 0 ii(t)

R2=10 M

-Vcc

+Vcc

Z2


26 JJGDR-UCA

cc

i

ooioi

ffj

RR

w

wjR

R

CjwRR

R

VV

CjwRR

VR

VZ

VZ

V

+

=

+

=

+

=

+

=

=

1111

0000 12

12

2

12

2

2121

En esta ecuacin se observa la frecuencia caracterstica o frecuencia superior de corte del circuito. Para trazar los diagramas de Bode se toman logaritmos de los mdulos de las magnitudes complejas y se multiplica por 20:

+

=

=

ci

o

dBi

o

ffj

RR

VV

VV

1log20log20log201

2

Desarrollando (llamamos W a la magnitud):

2

2

1

2

1

2 1log20log201log20log20cc f

fRR

ffj

RRdBW +

=

+

=

El tratamiento de esta expresin se realiza asintticamente, tomando como referencia la frecuencia caracterstica:

dBff

ff

RR

Wff

dBRR

Wff

ccc

c

=

>>

=

=


JJGDR-UCA 27

El integrador con banda de transmisin tiene un polo en s=-1/, y no tiene ceros. El integrador bsico tiene un polo en el origen (s=0), y no tiene ceros. En ambos circuitos, la zona de frecuencias de integracin corresponde a la pendiente.

El integrador con banda de transmisin se considera un filtro activo de orden 1 paso baja. Por analoga a la nomenclatura del tema 4, su caracterstica de trnasferencia puede expresarse en la forma:

( )s

HsH

+=

10

con CR2 y 2

10 R

RH =

1.6.3.5 Derivadores El circuito derivador produce una salida proporcional al ritmo de variacin de la entrada. El primer circuito se muestra en la Fig. 30.

Fig. 30. Circuito derivador bsico.

Con razonamientos similares, teniendo en cuenta que la tensin de entrada es la que cae en el condensador por causa de la tierra virtual, se obtiene la expresin de la salida instantnea:

( ) ( )[ ] =dt

tvdCti ii ( ) ( ) ( )[ ]dt

tvdCRRtitv iio 22 ==

Realizando razonamientos anlogos se obtiene la funcin de transferencia para trazar el diagrama de Bode de amplitudes en su versin semilogartmica

( ) ( ) dBffdBffdBW cc

log20log20log20 =

=

Es decir, es una recta de pendiente 20 dB/dec.

+

-

vo(t)

vi(t)

C=10 nF

i- 0

vd 0 ii(t)

R2=10 M

-Vcc

+Vcc

Z2

Z1 +


28 JJGDR-UCA

1.7 Desviaciones de la idealidad de los amplificadores operacionales Los AOs son componentes cuyo comportamiento real es muy similar al previsto idealmente. Adems, en numerosas ocasiones sus circuitos incorporan realimentacin negativa, que reduce el efecto que podran producir las desviaciones de la idealidad.

Esto no significa que las limitaciones prcticas no hayan de ser consideradas en el anlisis, puesto que suponen una prdida de prestaciones. Se dividen en dos grupos: los valores lmite o lmites operativos, y las caractersticas. 1.7.1 Lmites operativos o valores lmite Para que el amplificador operacional se comporte como un amplificador diferencial de alta ganancia y mantenga sus caractersticas de bloque constructivo sin deterioro de las caractersticas del circuito, las variables de entrada y de salida deben permanecer dentro de unos lmites. Se puede decir tambin que si las variables se mantienen dentro de estos lmites, la operacin del circuito es predecible por modelos matemticos aproximadamente lineales.

Los valores lmite ms significativos son:

Rango de entrada.

Rango de salida.

Mxima corriente de salida.

Mxima velocidad de cambio de la tensin de salida. 1.7.1.1 Rango de entrada La tensin aplicada a las entradas inversora y no inversora no puede tomar un valor arbitrario. De lo contrario no se satisface la relacin lineal entre la ganancia diferencial y la tensin de salida mediante la tensin diferencial de entrada: ( )+ = vvAv do

El fabricante especifica el intervalo de tensin de entrada en modo comn (VICM). Este parmetro depende de las tensiones de alimentacin del circuito, y la relacin entre ambos es aproximadamente lineal. En la prctica suelen tomarse unos 2 ( 1,5) V por

debajo. As por ejemplo, para alimentacin de 12 V, VICM = 10 V. Si esto lo aplicamos al amplificador diferencial bsico de la Fig. 31 resultan los lmites operativos para la entrada dentro del rango lineal.


JJGDR-UCA 29

Fig. 31. Amplificador diferencial bsico.

La salida se obtiene aplicando las hiptesis lineales de operacin:

( )211

2 vvRR

vo =

Obsrvese que si las dos resistencias coinciden, el circuito se comporta como un restador.

La entrada no inversora (y la inversora) verifica la siguiente desigualdad:

101101001010101010

10

1121

2 +


30 JJGDR-UCA

la ruptura del circuito integrado. El fabricante especifica el lmite como la corriente de cortocircuito (IOS).

Para estudiar el efecto se considera la configuracin no inversora, que se repite en la Fig. 32 por simplicidad. Se trata de obtener los lmites resistivos que mantienen las especificaciones del fabricante.

Fig. 32. Configuracin no inversora sin resistencia de carga. La corriente de carga, iL, circula por R2, que hace de resistencia de carga por defecto.

Se plantean en primer lugar las ecuaciones que surgen de los lmites operativos del componente. En primer lugar, para no superar la mxima corriente, debe cumplirse:

OSi

L IRv

i


JJGDR-UCA 31

Si tomamos una resistencia de R1=500 (valor tabulado), entonces la entrada no puede superar los 12,5 V. Se trata pues de apurar simultneamente ambos lmites operativos. Con este valor de resistencia se plantea la limitacin de la tensin de salida considerando el caso ms desfavorable en la entrada:

=

aop amplificadores operacionales guia basica.pdf

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