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E S C U E L A P O L I T É C N I C A N A C I O N A L
FACULTAD DE INGENIERÍA ELÉCTRICA
SIMULADOR DE LINEA DE TELEX BASADO EN
EL MICROPROCESADOR 8085A
TESIS ESCRITA DE GRADO PREVIO A LA OBTENCIÓN DEL TITULO
DE INGENIERO EN ELECTRÓNICA Y TELECOMUNICACIONES.
MARÍA DEL MAR GORDOVA MISAS
QUITO - ECUADOR
JULIO 1988
CERTIFICO QUE EL PRESENTE TRABAJODE TESIS HA SIDO DESARROLLADO EN SOTOTALIDAD POR LA SRA. MARÍA DEL MARCORDOVÁ MISAS.
JAIME VELÁRDE/DIRECTOR DE TESIS
AGRADECIMIENTO
Agradezco a todas aquellas personas que de una u o"tra
manera me han animado a seguir adelante para lograr la
culminación del presente trabajo.
Agradezco especialmente al Ing. Jaime Velarde por la
ayuda y colaboración que me ha prestado para concluir este
trabajo de tesis.
r
DEDICATORIA
A mis padres,
a mi esposo y
a mi hija.
CONTENIDO
CAPITULO 1 DESCRIPCIÓN GENERAL DEL SISTEMA.
1-1 INTRODUCCIÓN
1.2 DESCRIPCIÓN DE LAS FUNCIONES
1-3 OPERACIÓN
1-4 CÓDIGO TELEGRÁFICO INTERNACIONAL N.2
CAPITULO 2 DISEÑO DEL CIRCUITO (HARDWARE)
2-1 DIAGRAMAS DE BLOQUES
2-2 DISECO DE LA PARTE CORRESPONDIENTE AL
MICROPROCESÁDOR Y MEMORIA.
2-3 DISEñO DE LOS INTERFACES
CAPITULO 3 DISEÑO DEL PROGRAMA (SOFTWARE)
3-1 DESCRIPCIÓN GENERAL DEL PROGRAMA
3-2 SUBRUTINAS:' SUBRUTINAS DE TRANSMISIÓN, RECEPCIÓN
E INDICACIÓN DE ERRORES.
3-3 LISTADOS DEL PROGRAMA.
CAPITULO 4 PRUEBAS DEL SISTEMA.
4-1 IMPLEMENTACION DEL CIRCUITO
4-2 PRUEBAS REALIZADAS
4-3 SIMULACIÓN Y DETECCIÓN DE FALLAS.
CAPITULO 5 CONCLUSIONES .Y RECOMENDACIONES
5-1 UTILIZACIÓN DEL SIMULADOR DE LINEA EN LA
REPARACIÓN DE TELEIMPRESORES
5-2 PROYECCIÓN FUTURA DEL PROYECTO
5-3 TENDENCIAS DENTRO DE ESTE CAMPO
ANEXOS.-MANUAL DE OPERACIÓN
HOJAS DE DATOS
CAPITULO 1
CAPITULO 1 DESCRIPCIÓN GENERAL DEL SISTEMA.
1-1 INTRODUCCIÓN
1.2 DESCRIPCIÓN DE LAS FUNCIONES
1-3 OPERACIÓN
1-4 CÓDIGO TELEGRÁFICO INTERNACIONAL N.2
1-1 INTRODUCCIÓN
Un requerímien-to general en las pruebas de equipo
electrónico es el de simular, dentro de lo posible , las
condiciones reales en las que va a trabajar dicho equipo.
Esto se refiere, mas que al funcionamiento interno, a su
operación con los elementos periféricos con los que
relaciona su operacio'ñ.
Tomemos un ejemplo para describir esta idea; disponemos
de un sistema electrónico para el control de una maquina
que cuenta y clasifica un determinado producto, los
elementos que componen el sistema son: el control
electrónico , los sensores y activadores en la maquina, es
posible ,en caso de falla del sistema, ir aislando
sistemáticamente cada uno de los elementos que lo
conforman hasta localizar el elemento defectuoso, esto se
complica o se vuelve impractico cuando el equipo crece en
complejidad o el numero de elementos que conforman el
sistema se incrementa. Otra forma rápida y segura de
determinar el buen funcionamiento de un elemento seria el
de instalarlo en un sistema en el que estamos seguros que
los demás elementos se encuentran en- perfecto estado de
funcionamiento, algo que tampoco es posible en muchos
casos. Volviendo al ejemplo, supongamos una falla en el
sistema, podríamos reemplazar inicialmente el elemento de
control y ver si se soluciona el problema, si no se
soluciona procederíamos a reemplazar los sensores o
activadores y proseguir de esta forma con las pruebas; o
procederíamos a remplazarlos en maquinas que se encuentran
funcionando correctamente si esto fuera posible.
En situaciones de mantenimiento a equipos, en que los
procedimientos descritos en el ejemplo resulten
impracticos, se puede pensar en la alternativa de la
utilización de métodos de reparación, comprobación y
localisacion de fallas por medio de equipo auxiliar que
simule los elementos interrelacionados al elemento en
prueba. En el caso del ejemplo , esto sería aplicable a
los elementos sensores y activadores, los cuales se
reemplazarían por dispositivos que indiquen su
funcionamiento; como lamparitas indicadoras, bocinas etc.,
en el caso de los activadores, o dispositivos que envíen
señales equivalentes , en el caso de los sensores.
En el caso de equipo para comunicaciones la complejidad
para la localizacion de fallas se incrementa ya que se
cuentan con un mayor numero de elementos que integran el
sistema. Tomemos como ejemplo el enlace telefónico entre
dos abonados, si el sistema presenta una falla esta puede
deberse a:
1.- falla del telefono en el sitio del primer abonado
2.- falla del telefono del segundo abonado*
3.- falla de la central telefónica o planta interna
4.- falla en la red de enlace entre los telefonos
o planta externa y la central publica, etc.
Con la particularidad adicional del equipo de
comunicaciones de que los elementos que intervienen en el
sistema se encuentran separados, por grandes distancias y
por lo tanto fuera del alcance en forma simultanea , de la
persona que realiza las pruebas de localizacion de fallas.
Esta particularidad del equipo de comunicaciones aconseja
la utilización de equipo de simulación .
Los teleimpresores se encuentran comprendidos en esta
familia de equipo de telecomunicaciones.
El desarrollo tecnológico permite ,por otra parte , que
los equipos puedan realisar una serie de pruebas, a manera
de AUTODIAGNOSTICO, que ayudan al técnico de servicio a la
localizacion de fallas o malfuncionamiento de áreas del
equipo.
Esta tendencia, a dotar a los equipos electrónicos de•f f
funciones de autodiagnostico, es de suponerse que , día a
s s **"día se incrementara para facilidad del técnico de
servicio* un ejemplo de estas facilidades las veremos' f
posteriormente en la descripción del menú de
autodiagnostico del teleimpresor T1000S de SIEMENS, que
consta en los anexos.
A pesar de la ayuda de las funciones de diagnostico,/estas tienen sus limitaciones, en lo referente a los
elementos que guardan relación con elementos externos al
equipo. Esto significa que el autodiagnostico nos permite
una comprobación de elementos del equipo en lo referente
a funciones interrelacionadas. En el caso de un/
teleimpresor , las pruebas de autodiagnostico no puedens
localizar una falla en el elemento de transmisión y/o
recepción por tener sus funciones relacionadas con la red
de télex, la central de télex, el equipo télex del
colateral , etc.
Esta característica de los equipos de telecomunicaciones
dificulta también la localizacion de la falla y la
asignación de la parte que debe intervenir para su
reparación. El ejemplo del teleimpresor que funciona
perfectamente en servicio local, pero no puede realisar o
recibir llamadas, el técnico de servicio si solo dispone
del auotodiagnostico para la localizacion de la falla no
puede estar completamente seguro de que su equipo se
encuentra en perfecto estado de funcionamiento y la falla
se debe a la red o/y la central télex. y por lo tanto
solicitar su revisión a la entidad encargada.
Esta situación del equipo de teleimpresores, que
independientemente de la tecnología utilizada, con
autodiagnostico • o no, exige la utilización de equipo de¿
simulación.
El presente trabajo pretende diseñar un dispositivo
electrónico .que permita efectuar en forma sistemática una
serie de pruebas a un equipo teleimpresor. Lo cual
facilitara la determinación de su perfecto funcionamiento
o la localisacion de fallas en caso de encontrarse
defectuoso.
El proyecto que se pretende realisar., contempla la
necesidad real de disponer de un dispositivo que realice
la simulación de las condiciones de linea y de la central
de teleXj dentro de los parámetros que se juzguen
convenientes >para la determinación del correcto
funcionamiento de un equipo teleimpresor.
1.1.1.- CARACTERÍSTICAS GENERALES
Dentro de las características generales del dispositivo,
se tienen las siguientes:
1.1.1.1.- De fácil operación; de modo que permita su
V* ^utilización por personal con conocimientos técnicos
básicos solamente.
1.1.1.2.- Su utilización sera independiente de la
tecnología utilizada en el teleimpresor bajo prueba, sean
estos electromecánicos, electrónicos, etc. Deberá' cumplir
los protocolos estándar de comunicación para equipo telex.
1.1.1.3.- En lo posible seria deseable que tanto sus
dimensiones como su peso se reduzcan para facilitar su
transportabilidad.
1.1.1.4.- Deberá permitir la realización de pruebas
básicas con las que se puedan determinar las operaciones
básicas de funcionamiento, esto es, transmisión y
recepción.
1.1.2.- DEFINICIÓN DEL PROYECTO
^ >•La primera parte del proyecto consistirá básicamente en
determinar cuales son las pruebas necesarias que
requeriría un equipo teleimpresor para poder determinar su
estado de funcionamiento, una vez determinadas estas
pruebas se procederá a la construcción de un prototipo con
el que se realizara el desarrollo y optimizacion del
equipo de prueba.
En la etapa de determinación de pruebas se ha
considerado que el dispositivo deberá reemplazar a la red
y a la central de telex para de esta forma aislar al
equipo teleimpresor bajo prueba.
En estas condiciones el equipo de prueba deberá enviar
al -teleimpresor, la señalización correspondiente, para las
operaciones de encendido del equipo; por medio de cambio
de la polaridad de la linea, y deberá ser capaz de recibir
y transmitir mensajes para la comprobación de los
respectivos elementos involucrados en dichos procesos en
el teleimpresor.
La forma mas eficiente de manejar el dispositivo de
prueba es el de utilizar los comandos del teleimpresor
,esto es , el simulador de linea telex transmitirá un menú
de selección de pruebas, a la vez que se chequea la
función de encendido y recepción permite al operador la
realización de otras pruebas que pueden ser seleccionadas
por medio del teclado del teleimpresor.
Para la construcción del prototipo se ha considerado la
conveniencia de utilizar un controlador en base a
microprocesador en una configuración básica que disponga
de una área de memoria ROM en la que se almacenara el
programa MONITOR, así como tablas de datos que requiera
el programa . Igualmente se requerirá de una determinada
capacidad de memoria RAM en la que se almacenen datos de
utilización transitoria. Y como elemento principal para el
manejo de los aspectos relacionados con la comunicación la
utilización de un interface de comunicaciones serial
programable.
Un diagrama de bloques general se muestra en la f ig. 1. 1
MICROPROCESADOR
(CPU)
ROM
PROGRAMA
MONITOR
BUS DE CONTROL
RAM
DATOS
TRANSITORIOS
BUS DE DIRECCIONES
BUS DE DATOS
DIAGRAMA DE BLOQUES GENERAL
FIGURA 1.1.
A este controlador se añadirán todos los elementos
necesarios para obtener los niveles requeridos en el
sistema telex.
1.1.3.- CONCEPTOS TEÓRICOS.- .
1.1.3.1- ENTRADA SALIDA SERIAL.- Para algunas
aplicaciones; las técnicas de I/O en paralelo no son
eficientes. En estos casos la transferencia de datos en
forma serial puede ser mas recomendable.
Las comunicaciones seriales son empleadas cuando hay gran
distancia entre el receptor y el transmisor. El caso mas
común por ejemplo de intercambio de datos en forma serial
son las comunicaciones digitales por medio de lineas
telefónicas. Otro ejemplo de comunicaciones seriales lojf
hacen equipos periféricos que solo pueden procesar 1 bit
al mismo tiempo; tal es el caso de los teleimpresores,
terminales crt, etc.
1.1.3.2- REPRESENTACIÓN SERIAL DE DATOS,
Los datos seriales son transmitidos como series de
pulsos y estos pulsos deben estar sincronizados con la
señal de reloj. Por supuesto el reloj en el transmisor y
en el receptor deben usar la misma frecuencia o algún
múltiplo de la misma .
1.1.3.3- VELOCIDAD DE IMPRESIÓN
La señal telegráfica se configura de 5 bits de
información, un bit de arranque (A) o (start bit) y 1 1/2
bits de parada (sp) o (stop bit). La duración de cada bit
es de 20 mseg. Como ejemplo se muestra un carácter en la
fig. 1.2
1500
Curren/-
í JTransmífier ^Revolution period ~_of transmitíer sfist-^Receiver
20 W 60 80 100 120 ttO
A 1 2 3 4 5 Sp
160 180 200 220 »
^ms
A 1 2 3
m m*cJ ci czi cd cd caí |T" cd cd cd t=í
lK 2 3 ¡t 5 f k. 1 2 3
REPRESENTACIÓN DE LA LETRA F.FIG. 1.2
Por tanto la transmisión de una señal telegráfica ,
igual a un carácter, toma 150 mseg., entonces el numero de
señales que pueden transmitirse en un segundo son:
I/.150-6 2/3,
de aquí que la VELOCIDAD DE IMPRESIÓN es de 6 2/3
caracteres/segundo, lo cual es igual a 400 caracteres/minuto,
10
1.1.3.4 VELOCIDAD TELEGRÁFICA
Es el reciproco de la duración del pulso mas pequeño de la
señal telegráfica medido en segundos. Tomando un pulso def S
duración de 20 mseg. , la velocidad telegráfica viene dada
por:
1/0.OSseg.=50 pulsos por seg.= 50 baudios.
La relación de unidades anterior se cumple por ser la
señal telegráfica una señal binaria.
El uso de la misma velocidad telegráfica y el mismo
código telegráfico es el mas importante prerreguisito para
la interoperacion de diferentes modelos de aparatos
telegrafieos. Las velocidades de impresión y telegráficas
comunes se dan en la tabla 1.1
VELOCIDAD TELEGRÁFICA
(BAUDIOS)
45.45
50
75 -
100
VELOCIDAD DE IMPRESIÓN
(CARACT./SEG.)
6
6 2/3
- 10
13 1/3
DURACIÓN DEL PULSO
(ms)
22
20
13 1/3
10
DURACIÓN DE LA SEÑALCON lis, BITS DE PtfTO
(mO
165
150
100
75
VELOCIDADES DE IMPRESIÓN Y TELEGRAFÍAS
COMUNES
TABLA 1.1
11
1.1.3.5- DISTORSIÓN ARRANQUE - PARADA (STÁRT-STOP) Y
MARGEN DE RECEPCIÓN.-
La transición de un pulso de corriente a uno de no
corriente y viceversa es llamado el INSTANTE
CARACTERÍSTICO o PASO DEL PULSO (pulse step). Esta
transición no ocurre abruptamente, sino en forma gradual
como se muestra en la fig. 1. 3.
M \!!
! !
\! 11111
20 40 60 ms
INSTANTES CARACTERÍSTICOS {SEÑAL NEUTRAL iFIG. 1.3.
12
El instante característico coincide con el momento en el
cual la curva de la corriente cruza el valor de la
corriente umbral (holding current Ih).
A la velocidad telegráfica de 50 baudios, los instantes
característicos de la señal telegráfica deberían coincidir
con los intervalos de tiempo de 20, 40, 60, 80, 100 y 120
mseg. El punto cero de este diagrama de intervalos de
tiempo_ es idéntico o coincide con el umbral de el pulso de
arranque (start pulse).
Disturbios dentro del transmisor y en el diagrama de
transmisión pueden causar que los instantes
característicos se desplacen, como muestra en la fig. 1.4.
Camjní&lion
O 20 4 0 6 0 m s
.^ . *
O 2Q
Unaístortedtelegraph signáis
rf-0
SEÑAL TELEGRÁFICA DISTORSIONADA Y NO DISTORSIONADA
FIG. 1.4
13
Algunos de los instantes característicos ocurren antes,
es decir están adelantados (tv); otros ocurren mas tardeX / /
(tn). La máxima desviación encontrada dentro de un periodo
de tiempo dado expresado como porcentaje de la longitud
del 'pulso (T), es llamada DISTORSIÓN ARRANQUE PARADA
(dst). Este termino ha sido valorado con referencia al
hecho de que:en el diagrama de intervalos de tiempo usa el
pulso umbral del pulso de arranque como el punto de
referencia .Si la máxima desviación es tomada en base al
instante característico desplazado al principio., (tvmax),
la distorsión arranque-parada se la dice principal o
distorsión temprana (dstp) y si la máxima es tomada
posterior al instante caracteristico(tnmax), la distorsión
arranque-parada es llamada retardada (dstr). En base a
esto se establecen las siguientes relaciones:
dstr= tnmax/T #100 o distorsión retardada
\= tvmax/T *100 o distorsión temprana.
donde,
dst = distorsión arranque- parada en %
dstr = distorsión retardada
dstp - distorsión temprana
tnj tv= desplazamiento de los instantes característicos en
mseg.
T = longitud de unidad elemental en mseg.
El teleimpresor esta listo para recibir los pulsos en
tiempos muy cortos, de hecho estos tiempos son casi cero.
14
En la practica; sin embargo hay varios factores los
cuales causan que este tiempo ideal no se cumpla y as i se
presentan tiempos de muestreo mayores.
Para que un elemento unitario sea recibido o restituido
correctamente el único requerimiento es que el receptor
sea activo para el efecto el menor tiempo posible( ta).
Como se puede ver en la fig. 1.5.
30 50 ms
SEÑAL NO DISTORSIONADAFIG. 1.5
15
El instante de muestreo esta localizado en el centro de
los elementos unitarios no distorsionados. Los estados de
señalización de corriente y no corriente son todavía
correctamente restituidos si los instantes característicos
están desplazados a un grado extremo como se ilustra en la
fig.1.6, lo cual difícilmente ocurre en la practica.
/EM
N»,
, tnr 1
30
I
SOfTlS— t
30 50 ms
SEÑAL DISTORSIONADA
FíG. 1.6
16
El desplazamiento máximo permisible de los instantes
característicos medidos como porcentaje de la longitud del
pulso T, es llamado MARGEN DE RECEPCIÓN o margen (U.}:
donde :tmax/T *100
tmax = T-ta/2
donde := margen de recepción en %
ta = tiempo de muestreo en mseg.
T - Longitud de elemento
unitario en ms
tmax - máximo desplazamiento permisible
de un instante característico en mseg.
En consecuencia un mayor margen de recepcio'n se
consigue cuando menor es el tiempo de muestreo. Asi un
receptor con un margen de recepción igual al 45% sera
capaz de restituir correctamente las señales telegráficas
entrantes con valores de distorsión arranque-parada menor
que el 45%., lo que significa que ta = 2 mseg.
/ /Si la distorsión arranque-parada excede este máximo,
entonces algunos elementos unitarios serán incorrectamente
muestreados y los caracteres correspondientes serán
erróneos .
El máximo margen de recepción ideal es del 50%.
17
1-2 DESCRIPCIÓN DE LAS FUNCIONES
Las operaciones básicas a ser comprobadas por el equipo/
serán:
-Prueba de cortocircuito (carga que presenta el equipo) al/
aplicar la alimentación correspondiente a la señal
telegráfica con su respectiva polaridad.
- Arranque del equipo: por medio de inversión de
polaridad, el operador verifica en forma visual el
encendido del teleimpresor.
- Recepción: el equipo de prueba transmite al teleimpresor
un texto en el que se describe un menú de pruebas para ser
seleccionadas por el operador, esto, permite la prueba de
los elementos de recepción e impresión en el teleimpresor.
- Transmisión: al seleccionar el operador una prueba ,por
medio del teclado del teleimpresor. El equipo de prueba
responde con el test correspondiente, se realiza la pruebay
de los elementos involucrados en la decodificacion del
teclado, protocolo de transmisión, elementos de
transmisión , etc.f s
El menú de selección de pruebas contiene el siguiente
texto:
18
S I S T E M A P A R A
R E V I S I Ó N Y P R U E B A D E
T E L E I M P R E S O R E S
M E N Ú D E P R U E B A S '
RECEPCIÓN:
1 RECEPCIÓN DE TEXTO2 RECEPCIÓN DE LETRAS3 RECEPCIÓN DE NÚMEROS Y- FIGURAS
TRANSMISIÓN:
4 REPETICIÓN5 INTERCAMBIO DE INDICATIVO CON REPETICIÓN
6 FIN DE PRUEBAS (SALIDA)
1-3 OPERACIÓN
El equipo permite ser operado por un técnico cons s
conocimientos básicos de operación de equipos de
comprobación.Se dispone de un interruptor de encendido
general el cual pone en marcha el probador luego de que ha
sido enchufado a la linea de 110 voltios ÁC.
Y el equipo de prueba es enlazado al teleimpresor a
través de un conector estándar de telex; al cual se
enchufa el teleimpresor a ser probado.
Luego del encendido, y con. el teleimpresor dispuesto
para operación normal con central publica a dos hilos y
corriente simple, el operador cambia la posición del
interruptor de polaridad de la posición mas (+) a menos
(-), momento en el que se verfica el encendido del
19
-teleimpresor, lo cual se observa "también en el
miliamperímetro del equipo de prueba que varia la
corriente de 5 mÁ (Stand~By) a-40 mÁ aproximadamente., o
midiendo el voltaje a los terminales correspondientes a la
linea telex, el cual varia de 120 Vdc a -2QYdc
aproximadamente.
Seguidamente el operador libera el interruptor- de
s sOPERACIÓN , cambiando de la posición RESET a la posición
RUN y el programa empieza a correr; con lo que se realiza/ ^
en primer lugar un chequeo de transmisión y recepción.,
asi, el equipo simulador de linea telex envía la petición
de indicativo al teleimpresor, mediante la crua de malta
< O }> momento en que se enciende el led- que señaliza
transmisión, si no recibe el indicativo, se enciende el
led que indica ERROR y no se puede continuar con ninguna
prueba.
En caso contrario, recibe el indicativo y transcurrido un
tiempo envía al teleimpresor:
DESEA EL MENÚ DE SELECCIÓN DE PRUEBAS S/N ?
/ s / >•Al presionar S, el simulador de linea telex envía el menú
de selección de pruebas.
- De lo contrario el operador al presionar la tecla del
numero 1 selecciona la prueba de recepción de texto con lo
cual el equipo de prueba contesta enviando el siguiente
mensaje.
20
TEXTO
LA BANDERA DE LOS TRES COLORES ES SIEMPRE LA MÁS BELLAY NOSOTROS QUEREMOS AQUELLA PUES NOS DIO LA LIBERTAD.1234567890THE QUICK BROWN FOX JUMPS OVER THE LAZY DOG
Que son textos standard , por lo menos el en
ingles,contiene todas las letras del abecedario.
Esta prueba ademas de chequear transmisión y recepción,
permite verificar el estado de los elementos de impresión
del teleimpresor.
- Si el operador., presiona la tecla 2} se selecciona la
prueba de recepción de letras y se recibirá el siguiente
mensaje:
ABCDEFGHIJKLMNOPQRSTUVWXYZ
~ Si el operador presiona la tecla 3., se selecciona las ^
prueba de recepción de números y figuras de la siguiente
forma:
12345678900+=?;, .-/ (timbre)
- Si el operador presiona la tecla 4, el simulador de
linea recibirá cualquier texto que sea enviado desde el
teleimpresor • bajo prueba., lo almacenara en memoria para
retransmitirlo posteriormente.
El fin de texto se reconoce al utilizar la tecla + y el/
texto se retransmite en idéntica forma .
- Si el operador presiona la tecla 5., el equipo de
prueba envía su indicativo: 1234 MMC ED luego de lo cual
solicita el indicativo del teleimpresor a pruebas-mediante
la transmisión de la cruz de malta (Q) el cual deberá
estar previamente programado.
21
El teleimpresor envía su indicativo y transcurrido un
intervalo de tiempo, el simulador de linea retransmitirá
dicho indicativo.
Las pruebas una vez realizadas vuelven al punto donde el
equipo de prueba espera un carácter para imprimir el menú
principal., repetir la prueba o escoger otra . Para
terminar se utiliza la opción de salida por medio del
numero 6 .
1-4 CÓDIGO TELEGRÁFICO INTERNACIONAL N. 2
Entre los métodos tradicionales de almacenamiento de la
información., para su registro escrito por medios
eléctricos., uno que ha alcanzado un amplio rango de
aplicación es el que utiliza un código de cinco pulsos
para representar los caracteres y cuyos instrumentos de^ /
recepción y transmisión utilizan el principio de arranque
y parada (star-stop).
Como se ilustra en la figura 1.7 EL CÓDIGO
TELEGRÁFICO INTERNACIONAL N. 2 , recomendación
CCITT.¡ utiliza un tren de cinco pulsos en los que aparece
o " no corriente para codificar de esta forma cada uno de
las letras, figuras o símbolos a ser transmitidos. El
numero N de posibles combinaciones esta dado por:
5N- 2 =32
en donde 5 es el numero de pulsos de la señal y 2 los
posibles estados de la señal 1 lógico y O lógico
(corriente y no corriente).
22
Cada código es precedido por un pulso de arranque (star
pulse) que es un O lógico el cual permite al teleimpresor
remoto reconocer que los siguientes cinco pulsos
corresponde a un código. Cada combinación termina con un
pulso de parada (stop pulse) que indica el final del
código. Este es el modo de operación de arranque-parada .<*
El total de 32 combinaciones de codificación es
insuficiente para codificar todas las letras, figuras,
símbolos y las señales requeridas para el control del
funcionamiento mecánico; como son: retorno del carro>
avance del papel, timbre > etc.
Las combinaciones de codificación de los números 1 al
26 tienen dos significados: uno de letras (LETEBS) y otro
de figuras (F1GS)J el significado del código a ser impreso
se selecciona por medio de los códigos 29 y 30 que
/ ' •* 'precederán la transmisión, teniéndose que el código 29
"Á..." indicara que se impriman letras y el código 30
"FIG,..",indicara que se impriman figuras .
AJtatwlo (•¿•«ráfico lnt«m*clon«l No. 2 (CCÍTT)
Combumoon
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¡A^j Cwntoo i talru
I '"'i * W'** TSIEMÍNS
ALFABETO TELEGRÁFICO INTERNACIONAL N° 2 (CCITT)
FIG. 1.7
23
CARACTERÍSTICAS TÉCNICAS PRINCIPALES PARA EQUIPO
TERMINAL TELEX ASINCRÓNICO NORMADAS POR EL IETEL.
El servicio telex establecido por el IETEL, constituye un
s Ssistema de intercomunicación telegráfica, que permite a
los usuarios intercambiar mensajes escritos en forma
automática., semiautomática o manual mediante el uso de
teleimpresores conectados a la red telex.
Las principales características telegráficas son:
' / /a) código: alfabeto telegráfico internacional CCITT N.2
b) velocidad de transmisión : 50, 75, 100 baudios
c) distorsión de transmisión : menor que el 2%
d) margen de recepción : mayor que el 45%
e) modo de funcionamiento : dúplex o semiduplex y
opcionalmente punto a punto.
/f) identificación del abonado: se disponen de hasta 20
caracteres para identificación del abonado.
Ej:
22 /un v C A M B I O A LETRAS/01000/ REPROCESO DE CARRO/00010/ C A M B I O DE RENGLÓN/11011/ C A M B I O A NÚMEROS/10011/ 2/10011/ 2/10110/ O/10111/ 1/01010/ 4/00100/ E S P A C I O S/11 11 1/ C A M B I O A LETRAS/10010/ L/00011/ A70111 O/ C/00101/ S/0001V A/00100/ E S P A C I O S/00001/ E/01001/ D/1111V C A M B I O A LETRAS
24
CAPITULO 2 DISEÑO DEL CIRCUITO (HARDWARE)
2-1 DIAGRAMAS DE BLOQUES
2-2 DISEÑO DE LA PARTE CORRESPONDIENTE AL
MICROPROCESADOR Y MEMORIA
2-3 DISEÑO DE LOS INTERFACES.
25
2-1 'DIAGRAMA DE BLOQUES.
2.1.1 La tendencia actual en el diseño de equipo de
prueba se caracteriza por las facilidades que se presentan
al usuario para su fácil manejo, conflabilidad en las
pruebas y reducción de errores por mala operación.
Una característica muy común en los nuevos equipos de
medición y prueba es la de establecer un dialogo entre -la
maquina y el operador de una manera interactiva: el equipo
indica al operador a manera de menú la posibilidad de
selección de opciones dentro de las cuales puede escoger.
En el presente proyecto se utilizara esta técnica
aprovechando la potencialidad y flexibilidad que permite
un sistema en base a microprocesador y las características
del equipo bajo prueba.Este ultimo a la ves que es
probado., sirve como un instrumento para la visualizacion e
introducción de datos., esto es., cuenta con un impresor y/o
pantalla para la salida de información y un teclado para
la introducción de datos.
En la construcción del simulador de linea de telex se
usa un controlador en base al microprocesador 8085A de
INTEL el cual forma parte de una configuración básica de
un sistema con microprocesador.
Asíj para el efecto., se utiliza una memoria EPROM donde
se almacena el programa principal y las tablas de datos;
la memoria corresponde a la 8755A de INTEL organizada en
26
2048 palabras de 8 bits, con ports de entrada y salida.
/ "Una descripción detallada se encuentra en los anexos.
Se usa ademas una memoria RAM para almacenamiento de
datos transitorios durante la ejecución del programa.Esta
memoria corresponde a la 8156 de INTEL organizada en 256
palabras de 8 bits con ports de entrada Y salida y timer.
Una descripción detallada se encuentra en los anexos.
El microprocesador 8085Á que constituye una unidad de
procesamiento central (CPU) completa de 8 bits paralelos,
conjuntamente con los dos circuitos integrados adicionales
de memoria, configuran un sistema mínimo de procesamiento
con lo que se obtiene un controlador completo con tan solo
tres circuitos integrados.
Como todos los microprocesadores, el 8085Á posee tres
buses: el bus de control, el de datos y el de direcciones,
y tiene la particularidad de que utiliza un bus de 8 bits
(ADO AD7) multiplexado.
Los buses de datos, direcciones y control entre el
microprocesador y las memorias es posible conectarlos
directamente sin decodificadores' intermedios, gracias a la
compatibilidad que guardan entre ellos.
Adicionalmente a esta configuración básica de
microprocesador y memoria es necesario utilizar un
circuito integrado adicional, el que permite se realice la
comunicación entre el simulador de linea y el teleimpresor
27
bajo prueba.
Para el efecto se usa el circuito integrado USART
(Universal sinchronous/Asinchronous Receiver/Transmitter),
el circuito corresponde al 8251A de INTEL que no es mas
que una interface de comunicación programable diseñado
para permitir el intercambio de datos seriales.
El interface analógico diseñado permiteX*
fundamentalmente la conversión de señales en nivel TTL a
los t niveles de corriente y voltaje necesarios para la
operación del teleimpresor.
Un diagrama de bloques del sistema diseñado se
muestra en la fig. 2.1.
2.2 DISEÑO DE LA PARTE CORRESPONDIENTE AL MICROPROCESADOR
Y MEMORIA.
2.2.1 Este microprocesador opera con cristales de hasta 3
MHs ; el cristal utilizado en el presente proyecto es de
2.097 MHs y para su correcto funcionamiento, según
recomendación del fabricante, se requiere la conexión de
un capacitor de 20 pF, cuando la frecuencia del cristal es
menor o igual a 4MHz.
Cabe aclarar que el periodo de la señal de reloj (señal
CLK) es dos veces el período del cristal conectado a las
entradas XI y X2 del microprecesador.
A partir de esta señal de reloj., que determina la
28
MICROPROCESADOR
8085A
DATOS
DIRECCimd
CONTROL
EPROM
8755A
2KX8
RAM
8156
256X8
INTERFACEDE
COMUNICACIÓN^
8251A
INTERFACE
ANALÓGICA
TELEX
DIAGRAMA D£ BLOQUES DEL SIMULADORDE LINEA DE TELEX
FIG. 2.1
29
velocidad de funcionamiento del sistema se obtiene laX
frecuencia de transmisión de 50 Hz, requerida, para
cumplir la recomendación CCITT N.2.
Para conseguir este objetivo y gracias a que la
memoria RAM posee un timer programable., se lo utiliza para
obtener una señal con una frecuencia múltiplo de 50 Hz,
(800 Hz). Esta nueva señal alimenta a los relojes dex > X
transmisión y recepción del interface de comunicación
programable, el USART el cual internamente por programa
subdivide esta frecuencia de 800 Hs a la requerida de
50Hs.
2.2.2 Las entradas • de interrupción: TRAP , INTR, y la
entrada de HOLD, deben ser conectadas a tierra si es que
no son usadas; como en este diseño no se hacen necesarias
dichas entradas } se hallan conectadas a O lógico.
La entrada REÁDY , usada generalmente cuando
estados de espera son requeridos,en el intercambio de
datos entre el microprocesador y los demás elementos del
sistema., se conecta a 1 lógico, debido a que en el
presente diseño no se necesita.
La entrada RESET IN , que constituye la entrada a
un disparador de Schmitt, esta conectada a una red R~C,
que provee el retardo suficiente para la activación de la
señal de RESET. Por recomendacio'n del fabricante estos
valores deben estar alrededor de:
R= 75 K-C2. y C-l microfaradio.En el circuito se ha colocado:R= 66 KJ2. y C-l microf aradio.
30
Con estos valores se cumple la recomendación del
fabricante de que: para una apropiada operación de RESET,
la entrada KSSET IN debe mantenerse en bajo por lo menos
tres períodos de reloj.
2.2.3 Como se dijo el microprocesador 8085A utiliza un
bus de 8 bits ADO a AD7 multiplexado. Este bus sirve como
bus de datos y entonces es el vehículo de los 8 bits de
datos, o como bus de direcciones, siendo entonces el
vehículo de los 8 bits de menor valor significativo de la
dirección o parte baja de la dirección.
Por esta razón, las memorias y ports de E/S asociadas
a el, tienen un registro de direcciones donde se almacenay
la parte baja de la dirección.Para esto el 8085A tiene una
linea de control que permite activar este registro y
puede efectuar asi en el momento adecuado el
almacenamiento de la parte baja de la dirección.
Esta línea de control es accesible desde el chip y se
denomina ALE (Address Laten Eneable). En el diagrama de la
fig. 2.2 j se indica la conexión de esta linea y en laj S
fig. 2.3 esta un diagrama de tiempos de la operación de
escritura en la memoria y en los ports de E/S.
Para el caso de las instrucciones OUT o IN, la
dirección de los ports se especifican mediante el segundo
byte de la instrucción; el cual se duplica en el byte
menos y mas significativo del bus de direcciones , es
decir ADO-AD7 y A8 -Al5 respectivamente.
31
WR
A U-
kAM
direcciones
datos
I
CONEXIÓN DE LA LINEA ALE
FIG/2.2.
DIAGRAMA DE TIEMPOS DE LA OPERACIÓN DE ESCRITURA EN LA MEMORIA Y EN
LOS PORTS E/S.
F1G. 2.3.
32
2.2.4.- Existen dos formas de direccionamierrbo de
dispositivos de entrada/salida en un sistema como el
desarrollado,
-Cuando la salida IO/M desde el CPU es usada para
distinguir entre ports de E/S y memoria en una operación
ya sea de escritura o lectura.
Este sistema emplea mapas diferentes para memoria y ports
de E/S
-O cuando la linea IO/M no es usada y el CPU no distingue
entre port de E/S y memoria y este sistema emplea un mapa
de memoria y ports de entrada y salida comían.
Para mayor claridad en el presente diseño se ha
escogido la primera forma de direccionamiento; en donde
una operación de escritura o lectura es diferenciada
cuando se dirige a memoria o port por medio de la linea de
seleccio'n IO/S?., asi:
IO/M - O lógico > si se dirige a memoria.IO/M = 1 lógico, si se dirige a un port.
En la tabla 2.1 se presentan las direcciones
utilizadas., tanto para dirigirse a memoria como a ports de
entrada y salida.
33
ELEMENTO
8755A
8156
8755A
8156
8251A
IO/M
0
0
1
1
1
A15
0
0
0
0
1
A14
0
0
0
0
1
A13
0
0
0
0
1
A12
0
1
0
1
0
All
0
1
0
1
1
A10
X
„
„X
_
A9
X
„
X
X
_
A8
X
.X
X
X
A7
X
X
A6
X
X
A5
X
X
A4
X
X
A3
X
- x
A2
X
X
Al
X
X
AO
X
X
- BITS QUE NO AFECTAN AL DIRECCIONAMIENTOx BITS UTILIZADOS EN EL DIRECCIONAMIENTO INTERNO DE LOS ELEMENTOS
DIRECCIONAMIENTO USADO PARA DIRIGIRSE A MEMORIA Y PORTS E/S
TABLA 2.1
De la tabla anterior se desprende que las lineas de
dirección All a A15, se utilizaran para escoger cual de
' -, ' -los elementos: 8755A, 8156 o 8251A sera el único que se
habilite con una dirección determinada.
Para habilitar el 8755A se tienen dos entradas: CE y
CE, la entrada CE se enlaza directamente a Veo y CE queda
como única entrada de habilitación con O lógico, la cual
se conecta a la línea de dirección All.
Para habilitar el 8156 se tiene una sola entrada: CE
con 1 lógico, la cual se conecta a la línea de dirección
A12.
Para habilitar el 8251A o USÁRT se tiene una sola
entrada: CS con O lógico; lo cual se consigue por medio de
34
una de las salidas de un decodificador binario de 1/8 que
corresponde al 8205. Las conexiones necesarias para que el
CPU habilite el 8251A se esquematizan en la fig. 2.4.
Al 3
A14
IO/M.
AO • El
E2
Al 8205 E3
DECODER
A2 07
W
tffXJt
C/D
8251AUSART
HABILITACIÓN DEL USART POR MEDIO DELDECODIFICADOR 8205
FIG. 2.4
Para habilitar el 8251Á es suficiente que las líneas A15,
A14 , A13 e IO/M sean 1 lógico.
Como las direcciones asignadas a cada dispositivo
deben habilitarlo y deshabilitar todos, los otros. Para
conseguir esto,, se hacen imprescindibles las siguientes
condiciones:
Cuando All sea igual a O lógico para habilitar el
8755A., entonces A12 debe ser O lógico para deshabilitar el/
8156 y AIS, A14., Al5 deben ser O lógico para deshabilitar
35
el 8251A. Cuando Á12 sea igual a 1 lógico para habilitar
el 8156; entonces All debe ser igual a 1 lógico para
deshabilitar el 8755A y A13, A14, A15 debe ser O lógico
para deshabilitar el 8251A.
Finalmente, cuando Á13, A14 j Alo sean 1 lógico para
habilitar el 8251Á., entonces Áll dedbe ser igual a 1
* slógico y Al2 debe ser igual a O lógico para deshabilitar
el 8755Á y al 8156.
LIBRE
RAM256 8YTES
LIBRE
EPROM
2 KBYTES
rrrrn
1BFFH
1800H
17FFH
08QOH
07FFH
OOOOH
MAPA DE MEMORIA
2.2.5 En lo que corresponde a los dos ports de E/S (A y
B) del 8755A y sus respectivos registros de dirección de
<*datos: (DDRA y DDRB),, su direccionamiento esta dado por el
valor de las líneas ADO y AD1 que son duplicadas en A8 y
A9 respectivamente.
Y con estas mismas lineas se direccionan los
registros de dirección de datos que en el 8755A determinan
el estado de entrada o salida de cada pin en los
correspondientes ports,
La sección de E/S del 8156 consiste de 5 registros:
Interval Command/ Status RegisterRegistro Port ARegistro Port BRegistro Port C
36
Estos son direccionados por el valor de las lineas
ÁDOj AD1 y ÁD2, que son duplicados en Á8, A9 y Á10
respectivamente, ademas la sección del timer del 8156
también es direccionada por estas tres lineas.
En el 8251Á se debe establecer si la palabra en el
bus de datos es un carácter., una palabra de control o
información del estado del USART., esto se define según el
valor de la entrada C/D (Control/Data) donde:— / >•
C/D ~ 1 lógico., si es palabra de control o información del
estado del USÁET.— /
C/D - O lógico j si es dato.
La selección de estas alternativas la hace la linea
de dirección AS.
De lo dicho anteriormente se obtiene el siguiente
mapa de ports de E/S, que se muestra an la siguiente pagina.
2.2.6.- El USART es usado como un dispositivo que
permite la transmisión serial de datos; el USART acepta
datos desde el CPU en forma paralela y los transmite en
forma serial., de manera similar., recibe datos en forma
serial de algún periférico., en el presente caso del
teleimpresor y los envía al CPU en forma paralela para ser
procesados.
EL dispositivo resulta muy útil para el proposito del
presente proyecto, debido a que ademas de permitir la
transmisión y recepción en forma serial., permite por medio
de programa escoger la velocidad que se requiere en la
transmisión y recepción de datos., la longitud de los
37
caracteres y en caso de comunicación asincrona, como el
presente, permite escoger el numero de bits de parada.
PORT
00
01
02
03
18
19
1A
IB
1C
10
EB
E9
FUNCIÓN
EPROM
EPROM
EPROM
EPROM
RAM
RAM
RAM
RAM
RAM
RAM
USART
USART
PQRT A
PORT B
PORT A DURA
PORT B DORB
COMAND/STATUS REGISTER
PORT A
PORT B
PORT C
LS3/CQNTAOOR
MSB/CONTADOR
PORT ACCESO DE DATOS
PORT ACCESO DE MOGO
MAPA DE PORTS
El bus de datos del USART se lo puede conectar
directamente al bus de datos multiplexado del
microprocesador; de forma semejante se lo hace con la
linea de RESET y el bus de control.
Los relojes de transmisión y recepción: TxC y RxC se
conectan a la señal de 800 Hs obtenida del timer de la RAM
y el USART gracias a su programación realiza la
transmisión a 50 HE .
Ademas para habilitar la transmisión es necesario que la
38
entrada CTS sea igual a O lógico.^
2.2.7 Una conexión adicional requerida, por
recomendación del fabricante, es la de dos resistencias de
5 Ohmios, conectadas entre las líneas de KD y WR a
fuente, Vcc; estas constituyen resistencias de PULL-UP
necesarias para evitar la selección de una dirección no
deseada, debido a que KD y WR son lineas de tres estados.
El diagrama general de bloques se muestra en la fig. 2.5.s S
2.2.8 Con el proposito de obtener indicaciones ópticas^
para facilidad de verificación de funcionamiento por parte/ ^
del operador, en cuanto a transmisión y recepción del
simulador de linea, se hace necesario el uso de los
monoestables. El circuito integrado que se escogió con
esta finalidad es el 74LS123, cuya descripción se presenta
en los anexos. Este monoestable se dispara con los pulsoss . s
que se obtienen en los pines de transmisión y recepción de
datos del USART, con lo que los leds conectados a sus./ /
salidas dan una indicación del momento en que se esta
transmitiendo o recibiendo.
Los valores de R y G que determinan el ancho del pulso a
la salida de los monoestables se han escogido lo
suficientemente grandes., en comparación con el tiempo de
transmisión de un bit para que la salida sea una señal
continua sin destellos.
Para el presente caso se tiene que, a los dos monoestables
que contiene el chip se les ha conectado una resistencia y
un condensador cuyos valores son: Rt • = 15 K-Q. ; Cext = 47,H.F
39
BUS DE CONTROL
2.Q97Ml^f"
*
*
+5 \— vV\5
-rfí^..r i
X2 S085A
5ID
SOD
TRAP s
RST RESET OLÍ7 •* « i eRST ALE .
fi.S rrRST rfR5.5. RO
^ IO/H- :SO CLK
SI HLOA .
REAOY HOLD ,
RESET IN
i
AB-A10 ^
y
_ AOO-AD7 k
\
— *-— >•
— *>
>
— *•
>
*•
^
80
r-V
t5
m >^ j.
cp
— *
i— »
^A14
C!0^
A14
A8-10
EPRON\A
CLK
IO/M
wRÍDR
PROG/
CECE
RESET
ALc
— 1
ADO-7
RAM
8156
RD
10/M
CE
WR
TIMER !N
TIHER OU
AO OECOOER OoAl 8205
El
E2
A2
E3
x,. PORT A x/U^^J V
N( S
. PORT B v/A— Xü *v
N /
A\.>J
A PQRT A
^ ÍX
»_pnnT R N.
s* K.« PORT C
s, /^
-
FUENTEr ' 12QVOC
-U*IHz ,
L_^»
¿
es
J OO-7 USART3251A
A8 RXD
RXC
TXC TXD
ÍJR RESET
RD — CLKGTS
* LAZO ' \E \ CORRIENTE . T., cv\-
DIAGRAMA DETbLOQUESFIG. Z.5
Para valores de Cext > lOOOpFj el ancho del pulso
de salida se define como:
•bw= O. 45Rt. Ct.
donde:
Rt= resistencia en KohmiosCext= capacidad en pF.
- ancho del pulso en nanosegundos
Las salidas de los monoestables se conectan a LEDS para
obtener la visualisacion correspondiente., tal como se
muestra en la fig. 2.6
RxD
8251A
USARTTxD 19
+5LEO RX +5
270
Tí+5
16 15 14 13 12 11 10 9
74LS123
1 2 3 4 5 6 7
+5
LEO
TX
47
270
T
15K
HABILITACIÓN DE LEDS PARA SEÑALIZACIÓN DE FUNCIONES
OE TRANSMISIÓN Y RECEPCIÓN
F i G . 2 .6
41
s /La señal óptica de ERROR en transmisión o
/recepción se obtiene por medio de programa, y se lo
consigue colocando en O lógico una linea del port B de la
EPROM .Esta linea no controla el led directamente sino a
través de dos inversores para conseguir la suficiente
corriente de encendido del led.
Ver figura 2,7.y
Todos los LEDS se conectan a través de una resistencia de
270 ohmios a fuente para que limite la corriente.
PORT
8755A
A/
LEDERROR
HABILITACIÓN DE LED PARA SEÑALIZACIÓNOE ERRORFÍG. 2.7
42
2.3 DISEÑO DE LAS FUENTES Y LOS INTERFACES
2.3.1 FUENTES DE VOLTAJE.
Para el funcionamiento tanto del interface
analógico en el lado que trabaja con niveles TTL, como la
parte correspondiente al microprocesador y memoria
requieren de una fuente de 5 Voltios.
Esta fuente es obtenida a partir de un filtro de
entrada y un regulador de voltaje./
La sección de entrada de la fuente consiste de
tres partes:
- transformador de entrada- rectificador- condensador o filtro
Para conseguir el voltaje necesario se usa un
transformador de 110 V en el primario a 6 V en el
secundario . El voltaje del secundario es rectificado.,
para lo cual se ba escogido el rectificador de onda
completa S2VB40 3 que por sus características es muy
utilizado en este tipo de fuentes . Esta señal rectificada
es luego filtrada por el condensador conectado a la salida
DG del rectificador y cuyo valor es de 3300 microfaradlos.
Esta señal de voltaje rectificada y filtrada es
conectada al regulador de voltaje positivo ^A7805Cj cuyas
características se muestran en el anexo^ con lo que se
obtiene los 5 voltios para alimentar los circuitos
indicados anteriormente.
El circuito de esta fuente se muestra en la figura 2.8.
43
NI
TIDll
110VAC I N
.C5
REGULADOR
.4A7S05
OUT
5VDC
CIRCUITO DE LA FUENTE DE 5 VOLTIOSFIG. 2.8
Es necesaria también una fuente de continua de
120 voltios y 40 mA; esta es requerida para simular la
línea telegráfica que utiliza estos niveles de voltaje y
corriente para su operación.
Para el diseño 3 se toman los 110 Vac y se los
alimenta a un rectificador de onda completa , con esta
finalidad se escogió el S1VB20, este voltaje rectificado
es luego filtrado a través de un condensador electrolítico
de 250 voltios y 100 microf aradios . Esta señal es luego
regulada a 120 voltios por un circuito tipo, constituido
por un sener y un transistor. Esta señal regulada va a un
conmutador de dos posiciones , el cual permite el cambio de
polaridad en la linea telegráfica con la finalidad de
44
encender y apagar el teleimpresor que se encuentra
conectado al otro lado de esta línea. Se usa para realizar
el cambio de polaridad y encendido de la maquina.
El circuito de esta fuente se muestra en la figura 2.9.
CIRCUITO DE LA FUENTE DE 120 VOLTIOSFIG. 2.9
2.3.2 INTSRFÁCE ANALÓGICO DE COMUNICACIÓN.
El interface analógico de comunicación esta
constituido en base a un laso de corriente, que convierte
los datos seriales, entre niveles TTL y niveles de
corriente. Los primeros que procesa el interface de
comunicaciones programable S251A y los segundos que se
transmiten por la línea telegráfica, donde el 1 lógico y
el O lógico se representan por la presencia o ausencia del
flujo- de corriente.
El interface analógico, provee el aislamiento de
voltaje necesario entre el microprocesador y la linña
telegráfica por medio de optoacopladores. El led (diodo
45
emisor de lúa), convierte la señal entrante en luz, la
cual llega a un semiconductor sensitivo a la misma - tal
como un fototransistor que actúa como un interruptor y
produce las condiciones de salida correctas.
La conversión de corriente a TTL es ejecutada
por el circuito que se muestra en la fig. 2.10.
T~* -DI - - D5 RIO-
+5
A
40 mA
ENTRADA
C. L.
D2rxj
,A D4 J,
A
1 ~
06 \3
U2 R9-,'
-- 4
C'17 SALIDA TTLAL 8251A
CIRCUITO DE CONVERSIÓN DE CORRIENTE A NIVEL TTLFI6. 2.10
Los diodos D4, D2 y D5 son usados para prevenir
danos en el led del optoacoplador cuando el laso esta
conectado en polaridad reversa. En polaridad directa la
caída de voltaje en los diodos DI, D2 y D3 (aprox. O. 6
voltios en cada uno), asegura el voltaje necesario de'
conducción para el LED.
El optoacoplador (U2 ) como el TLP 531 provee el
aislamiento que fue explicado anteriormente y su
46
funcionamiento es el siguiente: el led D6 de este
optoacoplador es polarizado directamente y emite luz con
lo que el fototransistor (Q2 ) se satura y su voltaje
colector - emisor es igual a 0.3 V. Este voltaje bajo es
aplicado a un inversor con disparador de Schmitt (74LS14),
y se produce un nivel TTL de 1 lógico a su salida. Si no
fluye corriente en el laso¿ el LED no emite luz y el/
fototransistor esta en corte. Entonces 5V aparecen en la
entrada del inversor y la salida tiene un nivel TTL de O
lógico.La conversión de niveles TTL a corriente es el
proposito del circuito de la fig. 2.11.
i—W-40 mA
C17
ENTRADA TTL DESDE EL 8251A
CIRCUITO DE CONVERSIÓN DE NIVELES TTL A CORRIENTE
FIG. 2.11
47
La señal TTL es aplicada al optoacoplador (Ul) a través de
un inversor con disparador de Schmitt. El transistor de
salida del optoacoplador (Q3 ) controla la corriente que
se aplica a la base del transistor conmutador (Ql ) y que
opera como un interruptor en el laso de corriente.
Un O lógico a la entrada del inversor aparece a
su salida como un 1 lógico (5Y), este voltaje impide la
conducción en el LED D7 ocasionando que el fototransistor
permanezca en corte, sin suministrar corriente a la base
del transistor conmutador Ql,, con lo que también Ql esta
en corte y en consecuencia no puede fluir corriente en el
laso.En el caso contrario., un 1 lógico en la entrada
TTL produce un voltaje bajo en el cátodo del LED D7} el
LED esta polarisado directamente y conduce, saturando al
fototransistor Q3 con lo que se suministra corriente a la
base de Ql y este también se satura, entonces la-corriente
puede fluir en el laso.
El diodo D8 a mas ' de proteger la juntura
colector emisor de Ql, cierra el laso en caso de polaridad
inversa para que el teleimpresor permanesa en el estado de
espera (Stand-by).
El circuito de interface completo se muestra en la figura
2.12. Las resistencias R9,E10,R11 y R12 son limitadoras de
corriente. Las resistencias R13 y R14 de 3 Kohmios y 5
watios son utilisadas para limitar la corriente al nivel
aproximado de 40 mÁ requeridos por el terminal telex para
operar.
48
m.
110V
AC
FUEN
TE
120
VOC
D8
INTE
RRUP
TOR
DESL
IZAN
TER1
2
R13
R14
D2
RIO- r ~
I
U2
Ul/\D4
D3 V
D7
C17
SALI
DA T
TL
IQ2
»
Rll
ENTR
ADA
TTL
TELE
X
CIRC
UITO
DEL
IN
TEFA
CE A
NALÓ
GICO
DE
COM
UNIC
ACIÓ
NFI
G. 2.12
CAPITULO 3
CAPITULO 3 DISEÑO DEL PROGRAMA (SOFTWARE)
3-1 DESCRIPCIÓN GENERAL DEL PROGRAMA
3-2 SUBRÜTINAS: SÜBRUTINAS DE TRANSMISIÓN,
RECEPCIÓN E INDICACIÓN DE ERRORES.
3-3 LISTADOS DEL PROGRAMA.
49
3-1 DESCRIPCIÓN GENERAL DEL PROGRAMA
3.1.1 El operador al liberar el interruptor de RESET
desencadena la ejecución del programa . El diagrama en
bloques de la figura 3.1 permite observar y describir las
características principales del programa.
Una de las primeras tareas del microprocesador es la
de inicialiaacion del modo de operación de los circuitos
integrados auxiliares a su trabajo •>esto es^ el circuito
8156 (memoria RAM con ports E/S y TIMER) y el 8251Á
(INTERFACE DE COMUNICACIONES PROGRAMABLE).
A continuación se realiza una transmisión desde el
simulador de linea hacia el teleimpresor bajo prueba de el
carácter correspondiente a la crua de malta con lo cual se
solicita se conteste mediante el indicativo y en caso de
no recibir respuesta, el programa continua a una secuencia
de instrucciones de indicación de error,que se señalizan
mediante el LED rojo. En caso de recibir el indicativo el
programa continua con las pruebas para lo cual envía un
texto al operador indicándole si desea o no el menú des s-
selección de pruebas . Esta forma de operación se ha
creído conveniente para ahorrar tiempo a un operador que
ya tiene alguna practica con el equipo y ha memorisado los
números de selección para cada prueba.
En esta etapa el programa espera el ingreso del numero
seleccionado por el operador para luego determinar la
subrutina de prueba seleccionada.Se ha considerado la
50
PROGRAMAPRINCIPAL
INICIALIZACIONDEL 8156
INICÍALIZACÍON
DEL 8251A
INICIALIZACIONDEL 8755A
RESERVA DELSTACK
RESERVA DE MEMORIARAM
CHEQUO DE TRANSMISIOTRECEPCIÓN U OPERACIOINORMAL
TRANSMISIÓN DE TEXTOOE SELECCIÓN
SALTO A SUBRUTiNASESCOGIDAS
1.2.3.4.5.6.5
SUBRUTINAS
S. SUBRUTINA PARAIMPRESIÓN DEL MENÚ
1. SUBRUTINA PARARECEPCIÓN DEL TEXTO
2. SUBRUTINA PARARECEPCIÓN DE LETRAS
3. SUBRUTINA PARARECEPCIÓN DE NÚMEROS
4. SUBRUTINA DETRANSMISIÓN OE TEXTOCON REPETICIÓN
5. SUBRUTINA DE TRANS-MISIÓN DE INDICATIVOPON
6. SUBRUTINADE SALIDA
DIAGRAMA DE BLOQUES DEL PROGRAMAFIG. 3.1
\S
DERECEPCIÓN
\S
DETRANSMISIÓN
51
utilización de subrutinas ya que de esta forma pueden ser
seleccionadas en forma indistinta com mayor facilidad y
una ves concluida la prueba regresar al estado de espera
de selección.
En el transcurso de las diferentes pruebas se presentan
procesos que por su frecuencia de repetición y por la
similitud de operaciones justifican el ser tratadas como
subrutinas, estos procesos son: la de transmisión de un
te:cto desde una localidad de memoria hasta la
identificación de un carácter especial de indicación de
fin de texto y la de recepción y almacenamiento en
memoria de caracteres hasta encontrar el de indicación de
fin del mensaje.
Es necesario anotar que el equipo de prueba posee
indicadores de transmisión y recepción, mediante los LE'DS
verdes.
3.1.2 Para lograr el funcionamiento del simulador de
linea telex como se ha descrito en el punto anterior, se
ha realisado un programa principal que permite las
distintas pruebas y cuya descripción se detalla a
continuación.
1NICIALIZACION( Nombre IbíIZ; dirección: OOOOH )
Las primeras instrucciones determinan la ubicacio'n del
stack pointer en 185TH.E1 modo de operación del circuito
integrado 8156 para que genere una onda cuadrada de 800 Hs
52
t
dividiendo la señal de reloj del sistema que es de
1.048.576 MHs por 1310, mediante los siguientes datos:
1EH a LSB1 (Byte menos significativo) , 45H a MSB1 (Byte
mas significativo) y F1H a CSR1(Registro comando/estado)
Esta frecuencia de 800 ciclos/seg. es utilisada por el
circuito de comunicaciones 8251A para determinar la
velocidad de comunicación a 50 bauds.
El segundo_ dispositivo que tiene que ser inicialiaado es
el circuito 8251A ,para lo cual se efectúa una secuencia
de seguridad, en la que se envía el dato OOH tres veces al
registro PAM (Port de acceso de modo) que corresponderían
a los datos de MODE, SYNC1 y SYNC2 para finalizar con un
dato 40H que asegura un reset por programa al circuito
8251A.
Finalmente se determina el modo de operación con el dato
82H al registro PÁM lo cual determina las características
de transmisión y recepción de conformidad a la
señalización de telex:
- Modo de operación asincrónica- Velocidad de transmisión igual a la señal de entrada
(onda cuadrada de 800 ciclos/seg.) dividido para16 Igual 50 Bauds
- Longitud de la palabra 5 BITS- Paridad deshabilitada- Stop bits 1 y 1/2
Ver diagrama de flujo de la figura 3.2.
3.1.3 DETECCIÓN DE ERROR( Nombre DERR; dirección;001F H )
En este punto el programa habilita al 8251A para
transmisión por medio del dato 21H en el registro PAM., a
continuación transmite los caracteres 1BH y 09H
correspondientes al cambio a figuras y a la cruz de malta
53
NOMBRE: INIZ : DIRECCIÓN: OOOOH
INICIO
LOCALIZAREL STACK POINTER
INICIALíZACiONDEL 8156
LSB1 *— 1EH
MSB1 4— 45H
COMAND STATUSREGISTER
CSR1 4— F1H
INICIALIZACIONDEL 8251 A
MOOE
SYNC1
CYCN2
COMAND
(PAM)
OOH
OOH
OOH
40H
MODO(PAM)
82H
0 0 0 1 0 1 1 1 LSB
TIMER
0 1 0 0 0 1 0 1 MSB
1 1 1 1 0 0 0 1
l / >. '\ \ k ' • 1 t
l o o o o o m
t
PORT APORT BPORT ClPORT C2ENEABLE PORT AENEABLE PORT B\R MODE
BAUO RATE (16X)CHARACT LENGTH (S BITES!
PARITY DISABLEODO
STOP BITS lh
DIAGRAMA DE FLUJO DE INÍCIALIZACIONFIG. 3.2.
54
respectivamente., que no es mas que la petición de el
indicativo del colateral.
El programa ejecuta una subrutina de espera dando tiempo*
a la transmisión por parte del teleimpresor de su
indicativo; a continuación verifica el registro de status
del circuito 8251A para determinar si se ha recibido por
lo menos un carácter; finalmente luego de hacer el chequeo
respectivo se selecciona si se continua con el programa.,
para lo cual direccionara la rutina CONT1 , o se
direcciona la rutina de indicación de error IERR.
Ver figura 3.3
INDICACIÓN DE ERROR x
( Nombre IERR; dirección ; 007D H )
En caso de no registrarse indicación de recepción de por
lo menos un carácter en el circuito integrado 8251A por
medio del procedimiento anterior, se hace necesaria la
indicación al operador para que efectué la inspección de
la instalación del teleimpresor, ya que en estns
condiciones no se podran efectuar las pruebas
subsiguientes.
Las instrucciones de este bloque del programa envían una
señal de indicación de error para encender el LED rojo y
se mantiene en un laso sin fin del cual solamente se puede
salir por medio de un RESET.
Ver figura 3.4
55
NOMBRE: OERR ; DIRECCIÓN; OOlFH
DERR: COMANDO
(PAM)
21H
A 4— 1BH
(PAD)
RETARDO
COMANDO •*— 21H(PAH)
A(PAO)
09H
HABILITACIÓN PARARECEPCIÓNPAH «í—24H
LECTURA OEL ESTADO DELESTADO OEL RxRDY
O O 1 O O O O 1
~~"TRANSMIT ENEABLER T 5
0 0 1 0 1 0 0 0 0 1» RECEPTION ENEABLE
PAM -é— 21H
JMP CONT 1
DIAGRAMA DE FLUJO OE DETECCIÓN DE ERROR
FIG. 3.3
NOMBRE: IERR ; DIRECCIÓN: 007DH
IERR: INICIALIZACiONDEL 8755A
A 4 FFH(DDRB)
HLT
PONER QL ENPORT B
DIAGRAMA DE FLUJO DE INDICACIÓN DE ERRORFIG. 3.4;
3.1.4 CONTINUACIÓN 1(Nombre CONT1; dirección; 0086 H )
El programa saltara a este nivel, cuando ha verificado el
bit de RxRDY del 8251A. En este punto se obtiene la
dirección de inicio de las tablas de datos que conforman
el texto DISEL
DESEA EL MENÚ DE SELECCIÓN DE PEUEBÁS ? S/N
El cual se mantiene en el LOOP1 hasta terminar dicha
transmisión.
Una vez transmitido el texto salta a la dirección nombrada
por CONT2.
57
Ver figura 3.5
NOMBRE: CONT1 ; DIRECCIÓN: Q086H
CONT1:
LOOP 1:
(HL) <:— INDICADOR
DE DIRECCIÓN PARA ES-
COGER EL MENÚ (DISEL)
DIAGRAMA DE FLUJO CONTINUACIÓN 1
FIG. 3.5
58
CONTINUACIÓN 2(Nombre: CONT2; Dirección: OOA3H )
En este nivel hay en primer lugar un retardo a
continuación se habilita el 8251A para recepción con la
respectiva instrucción de comando. Se lee el bit de estado
de recepción RxRDY y se mantiene en este lazo de lectura
LOOP2 hasta que se recibe un dato.
Ver figura 3.6.
Continua el programa principal con las respectivas
comparaciones para determinar que dato se ha recibido.
Si el dato es 05H (S) el programa salta a la subrutina
SELMEN que transmite al teleimpresor el menú de selección.
Si el dato es 17H (1 DECIMAL) el programa salta a la
subrutina TEXTO, que permite realisar la prueba de
recepción del teleimpresor de un te:xrbo enviado por el
simulador.
Si el dato recibido es 13H (2 decimal) el programa salta a
la subrutina LETRA, que permite realisar la prueba de
recepción del teleimpresor del conjunto de letras
disponibles, enviadas por el simulador.
Si el dato es 01H (3 DECIMAL) el programa salta a la
subrutina NUMERO, que permite realizar la prueba de
recepción del teleimpresor del conjunto de números y
figuras disponibles, enviadas por el simulador.
Si el dato es OAH (4 DECIMAL) el programa salta a la
subrutina KEPET, por medio de la cual el teleimpresor
repite cualquier texto anteriormente escrito.
Si el dato recibido es 10H (5 DECIMAL) el programa va a la
60
subrutina INDIC, por medio de la cual se verifica el
intercambio de indicativos entre el teleimpresor y el
simulador.
Si el dato recibido es 15H (6 DECIMAL) el programa va a la
SALIDÁj entonces solo es posible volver al menú de pruebas/ -•
después de haber hecho una operación de RESET.
Si el dato recibido es diferente a cualquiera de los
anteriores el programa salta a la direcció'n COKT2 y
regresa a leer un dato que sea transmitido por el
teleimpresor.
Ver figura 3.7.
61
NOMBRE: CONT2 ; DIRECCIÓN OOA3H
-CONT2
R E T A R D O
LOOP 2:
HABILITAR RECEPCIÓNPAM <—
0 0 1 0 0 1 0 0
RX ENEABLE
DIAGRAMA DE FLUJO DE CONTINUACIÓN 2
FIG. 3.6
62
9 1A
A=17H SI
NO
ES EL DATO 1?A SUBR: TEXTO
A=13H
ND
SIES EL DATO 2?A SUBR. LETRA
A=01H SI ES EL DATO 3?A SUBR. NUMERO
A=OAH
ND
A=10H
ND
SI
Sí
ES EL DATO 4?A SUBR. REPET
ES EL DATO 5?A SUBR. INDIC.
A=15H
ND
ES EL DATO 6?A SUBR. SALIDA
A=05H
NO
SI ES EL DATO 5?A SUBR. SELMEN
DIAGRAMA DE FLUJO DE SELECCIÓNFIG. 3.7
63
3.2 SUBRUTINAS.
SUBRUTINÁS DE TRANSMISIÓN Y RECEPCIÓN
Para el normal funcionamiento del programa se necesitan
las siguientes subrutinas q.ue permiten- la transmisión y
recepción de mensajes.
^3.2.1 SÜBRUTINA DE JRETABDO.DELÁY (D-IRECCION;o200 H) .
Esta subrutina da los retardos necesarios en la
ejecución del programa, para ello se inicialisan los 16
bits contenidos en el par de registros D E, hasta cero,
instante en que retorna al programa principal.
Los registros A, D y E y las banderas son afectados.
Ver figura 3.8.
3.2.2.SUBRUTINA DE TRANSMISIÓN.SBTX (DIRECCIÓN; 019B H).-
Esta subrutina es la mas importante en todo el programa,
ya que de esta se vale el simulador de línea para realisar
todo tipo de transmisiones.
La función de esta subrutina es la siguiente:
En primer lugar se guarda en el stack el estado de las
banderas y del acumulador,luego habilita al 8251A para
transmisión, mediante la respectiva instrucción de
comando. Después de un retardo se empieza a enviar algún~
texto en particular, cuya • dirección de inicio es
especificada en el par de registros HL. Una ves enviado el
primer carácter es chequeado el bit de TxRDY para
verificar si puede ser enviado un segundo carácter, en
64
caso afirmativo se incrementa el par de registros HL que
direcciona las localisaciones de memoria donde se
encuentra los subsiguientes caracteres que conforman el
texto. Se habilita nuevamente el -8251A para transmisión
se toma el siguiente carácter y se lo compara con el valor
FFH antes de enviarlo, en caso afirmativo salta a la
dirección SALID donde se restituye el estado de las
banderas y del acumulador y retorna al programa principal
De lo contrario,, se mantiene en el laso . LOOPS,
transmitiendo caracteres hasta que se encuentre con la
condición de salida.
Ver figura 3.9.
65
SUBRUTINA: OELAY : DIRECCIÓN: 0ZOOH
DIAGRAMA DE FLUJO DE SUBRUTINA OE RETARDOFIG. 3.8
66
SUBRUTINA : SBTX: DIRECCIÓN; 0198H
SALID:
GUARDAR ESTADO DEL
ACUMULADOR Y BANDERAS
RECUPERAR
ACUMULADO
R E T
ESTADO DEL
Y BANDERAS
•
O R N O
DIAGRAMA DE FLUJO OE SUBRUTINA DE TRANSMISIÓN
FIG. 3.9
67
/S.2.3 SUBRUTINÁ DE TEXTO.TEXTO (DIRECCION:OOE3H). -
Gracias a esta subrutina cada ves que el operador presione
la tecla 1 del teleimpresor., en el papel se imprimirá un
texto de prueba.
Esta subrutina realiza la siguiente secuencia; en primers
lugar se carga el par de registros HL, con la dirección
de inicio del área de memoria donde se encuentra el texto
de prueba a transmitirse en este caso DITEX. En segundo
lugar se llama a la subrutina general de transmisión SBTX.,
la cual se encarga de la transmisión propiamente dicha y
retorna al programa principal.
Ver figrua 3.10.
/•7 3. 2. 4 SUBRUTINA DE LETRAS.
LETRA (DIRECCIÓN:OOEÁ HJ . -
La configuración de esta subrutina es muy similar a la
anterior. Cuando el operador presione la tecla 2 del
teleimpresor., el programa principal va a esta subrutina.
En primer lugar se carga el par de registros HL con la
dirección de inicio de las localidades de memoria donde
se encuentra el texto correspondiente DILET, luego se
llama a la subrutina general de transmisión 3 y finaliza
con la instrucción que retorna al programa principal. El
operador tendrá como resultado todo el conjunto de letras
que imprime el teleimpresor.
Ver figura 3.11
68
SUBRUTINA: TEXTO: DIRECCIÓN: OOE3H
(HL) «— DIRECCIÓNINICIAL DE TEXTO
(DITEX)
LLAMAR A SUBRUTINA DETRANSMISIÓN
SUBRUTINA': LETRA; DIRECCIÓN: OOEAH
R E T O R N O
DIAGRAMA DE FLUJO DE SUBRUTINAPARA RECEPCIÓN DE TEXTO
FíG. 3.10(HL) 4— DIRECCIÓNINICIAL DE LETRAS
(DILET)
^t
LLAMAR A SUBRUTINA DE
TRANSMISIÓN
f _!
R E T O R N O
DIAGRAMA DE FLUJO DE SUBRUTiNA PARA
RECEPCIÓN DE LETRAS
FIG. 3.11
69
3.2.5 SUBRUTINA DE NÚMEROS Y FIGURAS.NUMERO (DIRECCIONÍOOFIH) .-
Al presionar la tecla 3 del teleimpresor el programa
principal salta a esta subrutina.De forma similar a las
anteriores, el par de registros HL se .carga con la
dirección donde se encuentra el set de caracteres
correspondientes a números y figuras DINUM, luego se llama
a la subrutina general de transmisión SBTX y una ves
transmitidos estos caracteres _se vuelve al programa
principal. Ver figura 3.12
De manera semejante al presionar la tecla S del
teleimpresor el programa principal salta a la subrutina de
selección del menú. El par de registros HL se carga con la
dirección donde se encuentra el menú de pruebas SELMEN,
luego se llama a la subrutina general de transmisión SBTX
y una vez enviado el menú de pruebas se vuelve al programa
principal. Ver fig. 3.13
70
SUBRUTINA: NUMERO; DIRECCIÓN: OOF1H
(HL) <— DIRECCIÓN
INICIAL DE NÚMEROS(DINUM)
V
LLAMAR A
/
SUBRUTINA
DE TRANSMISIÓN
•
R E T O
/
R N 0
DIAGRAMA DE FLUJO DE SUBRUTINA PARARECEPCIÓN DE NÚMEROS
• FIG. 3.12
SUBRUTÍNA: SELECCIÓN DEL MENÚ; DIRECCIÓN: QQücH
(HL) «— DIRECCIÓN
INICIAL DE SELECCIÓNDEL MENÚ
(SELMEN)
LLAMAR A SUBRUTINA
DE TRANSMISIÓN
R E T O R N O
PROGRAMA DE FLUJO DE SUBRUTINA DESELECCIÓN DEL MENÚ
FIG. 3.1.3
71
Hasta este punto se han descrito las subrutinas utilizadas
para realisar las pruebas de recepción del teleimpresor,
las cuales como hemos visto corresponde a recepción de un
texto, letras, números y figuras disponibles en el set de
caracteres de la maquina. Lo cual nos permite verificar
que el telex recibe de forma correcta o incorrecta, según
sea el caso, los caracteres enviados por el simulador.
Á continuación se describe la configuración de las
subrutinas correspondientes a transmisión del
teleimpresor.
3.2.6 PRIMERA SÜBRUTINA DE REPETICIÓN.REPET (DIRECCIÓN:OOFS H).-
Mediante esta subrutina, el operador puede escribir un
texto cualquiera, el cual es luego retransmitido por el
equipo de prueba, lo cual nos permite verificar que la
maquina esta, transmitiendo de forma correcta.
La configuración de esta subrutina es la siguiente:
En primer lugar se guardan el estado del acumulador y
las banderas. Luego se reserva un área de memoria RAM
donde sera almacenado el texto que deseamos sea
retransmitido. Donde se inicia el LOOPS se llama a la
subrutina de retardo para dar el tiempo necesario hasta
que llegue un dato del texto, se habilita el 8251A para
recepción mediante la respectiva instrucción de comando,
y se lee el bit de RxRDY, mediante el cual se comprueba si
ya llego un dato.si la comprobación es verdadera, se
procede al almacenamiento del dato recibido y se
72
incrementa el registro L. El programa reconoce como fin
de texto enviado., cuando encuentra el carácter +, momento
en el cual el programa salta a la subrutina de
retransmisión RTRANS para iniciar la repetición del texto
recibido. Si el carácter enviado no es + el programa
almacena en el acumulador el contenido del registro L y lo
compara con C8H que equivale a un máximo de 200 bytes
posibles de almacenar en memoria, si no se ha llegado a
este limite el programa se mantiene en el LGOP5, en caso
contrario el programa salta a la dirección de memoria
FMEM, donde en primer lugar se guarda en memoria el
carácter +¿ luego se inicializa el par de registros HL con
la dirección MEM y mediante la subrutina general de
transmisión se transmite al teleimpresor una secuencia de
caracteres T o 5.
El proposito de las T o 5, es informar al operador que
cese la transmisión al no haber capacidad de memoria para
almacenamiento y luego de un retardo, se inicialisa el par
de registros HL con la dirección de memoria MEM1 y
mediante la subrutina de transmisión se envía al telex el
* 'texto:
MEMORIA LLENA,
Entonces el programa continua en la subrutina RTRANS, la
cual se encarga de retransmitir el texto recibido hasta
completar como máximo 200 bytes, ' o lo que es lo mismo 200
caracteres,
Ver figuras 3.14 y 3.15.
73
f
SUBRUTINA: REPETDIRECCIÓN: QOF8H
LOOP 5:
LOOP 6:
sSI
/
SALTAR AFMEM
GUARDAR ESTADO DEACUMULADOR Y BANDERAS
HL SRAM
R E T A R D O
A
(PAM)24H
LEER ESTADO DE BITRxRDY=l
N
SIf
A 4— DATO
M «- AL *— L+l
"S
SI
_/
SALTAR ARTRANSM
DIAGRAMA DE FLUJO DE LA
PRIMERA SUBRUTINA DE REPETICIÓN
FIG. 3.14
74
FMEM: A
M
11H
A
HL -ir- MEM
SBTX
DIAGRAMA DE FLUJO OE FMEMFIG. 3.15
La subrutina de retransmisión tiene la siguiente
configuración:
En primer lugar se redirecciona el área de RAM donde se
encuentra almacenado el texto recibido, a continuación se
comprueba el bit TxRDY y el momento en que está* listo para
transmitir se habilita el 8251A para transmisión. Se
empiezan- a enviar al teleimpresor los datos antes
almacenados en RAM, hasta que se encuentra el dato de fin
de texto, momento en el cual la subrutina va nuevamente al
programa principal.
Ver figura 3.16.
75
SUBRUTINA:DIRECCIÓN:
RTRAN5-0150H
HL SRAM
LEER ESTADODEL BIT TXRDY
A ^— 21HfpAMl
V
'
A «— MPAD +— A
•• '
RECUPERAR ESTADO DEACUMULADOR Y BANDERAS
R E T O R N O
DIAGRAMA DE FLUJO DE SUBRUTINADE RETRANSMISIÓN
FIG. 3.16
76
3.2.8 SUBRUTINA DE INTERCAMBIO DE INDICATIVO CONREPETECION.INDIC. (DIRECCIÓN: oiec H)
El objeto de esta subrutina es comprobar si la maquina
es capaz de realisar el intercambio de indicativos con
normalidad.
Para ello en primer lugar la subrutina envía un indicativo
guardado en una tabla y al final de este, envía la cruz de
malta que equivale a la petición del indicativo a la
maquina., si la maquina lo tiene programado devolverá el
indicativo al simulador, el cual lo almacena en un área de
memoria RAM y lo retransmitirá a la maquina en el momento
en que se envíe el dato de fin de texto.
Esta subrutina se halla configurada de la siguiente
manera:
En primer lugar se guardan el estado de las banderas y el
acumulador, luego se carga el par de registros HL con la
dirección de memoria donde se encuentra almacenado el
indicativo de prueba, la dirección se la denomina DIIND .
Se llama a la subrutina de transmisión general SBTX, la
cual se encarga de transmitir este indicativo . Una ves
transmitido se ejecuta la subrutina de retardo, luego se
habilita el 8251A para transmisión y se envía la crus de
malta.
Ver figura 3.17.
77
SUBRUTINA; INDICDIRECCIÓN: 016CH
GUARDAR ESTADO DEACUMULADOR Y BANDERAS
(HL) 4— D11ND
LLAMAR A SUBRUTINA DETRANSMISIÓN
R E T A R D O -
A +- 2ÍHfPAHl
A , -ir- 1BHÍPAD)
R E T A R D O
A <— 21Hf p A M )
A «- 09Hf PAR L
SALTAR A SUBRUTINA
REPET 1
R E T O R N O
DIAGRAMA DE FLUJO DE SUBRUTINA
DE INDICATIVO
FIG. 3.17
78
El programa salta a la subrutina de repetición REPETÍ
cuya configuración es la siguiente:
En primer lugar se guardan los estados de las banderas y
el acumulador.Luego se inicialisa el par de registros HLs
con el inicio de memoria RAM donde sera almacenado el
indicativo del teleimpresor seguidamente donde se inicia
el LOOP 8 se llama a la subrutina de retardo; se habilita
el 8251A para recepción mediante la respectiva instrucción
de comandoj luego se lee el bit de RxRDY el cual comprueba
si llego un dato, en caso afirmativo el dato es leído y
almacenado en memoria; se incrementa el registro L y el
contador implementando con los registros BC se pone en
cero cada ves que se recibe un dato.
En caso de no recibirse datoSj el programa salta al
LOOP 10,donde se tiene un retardo y se incrementa el par
de registros BC ¿ el contenido de BC se almacena en el
acumulador y se compara con 80H sin que haya recibido
datos, en caso afirmativo se guarda en memoria el carácter
de fin de texto 4- se reinicializa el par de registros BC
con OOH y se salta a la subrutina de retransmisión RTRÁNSM
la que se encarga de retransmitir el indicativo
almacenado.
Ver figura 3. 18.
79
SUBRUTINA: REPET 1DIRECCIÓN: 0207H GUARDAR ESTADO DEL
ACUMULADOR Y BANDERAS
HL SRAM
LOOP 8: R E T A R D O
A(PAM)
24H
LOOP 9: LEER ESTADO DEBIT RXRDY=1
SALTAR A SUBRUTINARTRANSM
DIAGRAMA DE FLUJO DE SEGUNDA SUBRUTINADE REPETICIÓN
FÍG. 3.18
80
Es importante notar que mientras el operador no presione
la tecla 6 (SALIDA)3 es posible realizar cualquiera de las
pruebas antes mencionadas en cualquier orden y en el
momento que se las requiera.
SUBRUTINÁ DE SALIDAFIN (DIRECCIÓN; 0194 H) .-
Una ves presionada la tecla 6 el programa principal
saltara a la subrutina de salida.
En primer lugar se carga el par de registros HL con la
dirección de memoria donde se encuentra grabado el te>rto
de salida, luego se llama a la subrutina general de
transmisión y se transmite dicho te^rto al teleimpresor.
Finalmente el programa por medio de una instrucción de
HLT, entra en un estado en que no hace absolutamente nada y
del cual solo podra regresar al Inicio por medio de un
reset o al volver a encender el equipo.
Ver figura 3.19.
SUBRUTINA:DIRECCIÓN:
FIN
0194H
HL EXIT
LLAMAR A SUBRUTINA DETRANSMISIÓN
H A L T
DIAGRAMA DE FLUJO DE SUBRUTINA DE SALIDAFIG. 3.19
82
28
S/3 30 3 IHDd 130 NOI333KIQÍ HU 003 GISDd T300S/3 30 8 IHOd 130 NQ1333HIOÍ HOZ Í1B3 aiSQd OZOOS/3 3Í3 y lüüd 130 NDI333HIQÍ H6í 093 tflSDd ¿TOO
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************************ í OOOOooyy93iNi oirnaaiaí oooo
H31SI93ÍJ SnitfiS QNyHHOD! HBI Í1B3 IM53 8100HOQyiN03/ OAIlWIdlNSIS SDN3H 3IA9Í H3T 003 TOSÍ 3100
OAHMIJINSIS syy 3iA8¡ HQÍ n03 íesH 0100U3HI1/ S/3 SlHüd / m* OOOO
************************ f oooo9518 DOyy93iNI G1IÍ13HI3' . OOOO
******************************** í OOOO(S13&yií S3H8HON 30 NGI3INIJ3Q í OOOO
OOOO*********************************************** í OOOO* * í OOOOi S3yOB3HdHI3131 30 yOflHd 30 DdIflS3 Wd * • OOOO* 1DÍÍ1N03 30 yHyHSOHd * í OOOOí í - OOOO*********************************************** í OOOO
130 sowisn £•£
0000 ; REGÍSTHOS DEL CIRCUITO INTEGRADO 8755A0000 ; ************ ***
0000 PORTA EQÜ OOH ¡DIRECCIÓN DE FORT A DE E/SOOOÍ PORTB EQU OiH ¡DIRECCIÓN DE PQRT B DE E/S0002 DORA ESU 02H ¡DIRECCIÓN DEL RES. DE DATOS DEL FORT A0003 DDRB EQU 03H j DIRECCIÓN DEL RE6. DE DATOS DEL PORT B
0000 ORS OOOOH ¡ROM 3755A DIRECCIÓN DE ORIGEN0000 ¡COLOCACIÓN DEL CONTADOR DEL PRG6RAÍÍA0000 ;LUEGO DE UN RESET MANUAL O DE UN0000 i POWER ON RESET [RESET DE ENCENDIDO)0000
-;BLOQUE DE INICIALIZACION• ************************
0000 ¡ACTIVACIÓN DEL T1HER DEL S15A0000 3ÍFFI8 INIZ: LXI 3P,Í8FFH jCARGA DE STACK FOiNTER EN ADDRE3S iSFF0003 3EÍE MVI A¡1EH ¡LOS DATA0005 D3ÍC GUI L3B1 j0007 3E45 HVI A,45H ¡HISH DATA 5ÍE HEX*I310 DEC0009 031D OUT HSB1 ;DAT03 DIVIDIR 2.09752 111/2=1.048576,0008 ¡1.048576/1310=800 HE.OOOB 3EFI HVI A,ÍF1 ¡STAR ONDA CUADRADAOOOD D3Í8 OUT C3R1 ¡Y SE HABILITA PQRT COMO SALIDA
OOOF jINICIALIZACION DEL S25ÍAOOOF xjINTERFACE DE COHUNICACIQNES PROGRAHABLEOOOF ; ***************************************
OOOF 3EOO m A,OOH0011 D3E9 OUT PAM ¡RUTINA PARA SEGURIDAD DE0013 D3E9 QUT PAH ilHICÍALIZACION0015 D3E9 OUT PftH0017 3E40 nVi A,40H jDATQ PARA RESET0019 D3E9 QUT FAH
001B 3E82 HVI 6,62,4 ¡ASIGNACIÓN DE hODO 800/16=50 HzOOID D5E9 OUT PAH ¡VELOCIDAD DE TRANSMISIÓN 50 BAUDS
001F j ' BLOQUE DE DETECCIÓN DE ERROR001F ¡ i***************************
001F 3E2Í DERR: MVI A,I2I jASiGNACION DE CQHANDO0021 D3E9 OUT PAn ¡PARA HABILITAR TRANSHISIE0023 3EÍB MVI A,Í8H ¡CAHBIQ A NÚMEROS0025 D3E8 QUT PAD0027 110020 LXI D,Í2QGO ¡RETARDO002A CD0002 CALL DELAY
94
•f
0020 3E2Í002F D3E90031 3E090033 D3E30035
0037 D3E90039 IlFFFF003C CD0002003F ilFFFF0042 CD00020045 ÍÍFFFF0048 CD0002004B IlFFFF004E CD00020051 ÍÍFFFF0054 CD00020057 ilFFFF005A CD0002005D ÍÍFFFF0060 CD00020063 ííFFFF0066 CD000200¿9 ÍíFFFFOOÓC CD0002
OOfiF DBE9007 i Eó020073 CA7DOO0076 3E2Í0078 D3E9007A C38600
HVI A ,$21OUT PAHHVI A ,$09OUT PAD
HVi AjS24OUT PAHLXI D,$FFFFCALL DELAY
CALL DELAYLXI D,$FFFFCALL DELAYLXI Q,íFFFFCñLL DELAYLXi D,£FFFFCALL DELAYLXI D,>FFFFCALL SELAYLXI D,*FFFFCñLL DELAYLXI D,ÍFFFFCALL DELAYLXI DjíFFFFCALL DELAY
IN PAHANI $02JZ IERRHVi A,í2iOUT PAHJHP CONTI
¡CÜhANDO PARA HABILITAR TRANSMISIÓN
;CARÁCTER DE CRUZ DE MALTA¡PARA SOLICITAR INDICATIVO DELi COLATERALjSE HABILITA RECEPCIÓN
¡RUTINA DE RETARDO¡EN ESPERA DE SEííAL DE¡RECEPCIÓN
¡LECTURA DEL REBISTRO DE STATUS (RXRDil
¡SALTAR A INDICACIÓN DE ERRORjCOHANDG PñRA HABILITAR TRANSHISIOH
¡SALTAR A CUNTÍ
007D007D
007D0070 3EFF007F D3030081 3EOO0083 D30Í0035 7¿
jj
IE3R: fiVi A,IFFOUT DDRBHVI A,ÍOOOUT PQRTBHLT
BLOQUE DE INDICACIÓN DE ERROR*****************************
i INSTRUCCIONES DE INDICACIÓN DE ERRORjPRQGRAHAR FORT B COHQ SALIDA
¡PONER O LÓGICO EN PORT B
0086 210003 CUNTÍ: LXI H,DISEL0089 7E MOV A,n
jTRANSMISIÓN DE TEXTO¡LOCALIZADO A PARTIR DE DÍSEL
85
ÜÜSA D3E8008C DBE9008E E6010090 CABCOO0093 230094 3E2Í0096 D3E90098 7E0099 E33E8009B FEFF009D CAA300OOAO C3SCOOOOA3OOA3 i í 0020OOA6 CD0002OOA9 3E24OOAB D3E9OOAD DBE9OOAF EA02OOBi CAADOOOOB4 DBE8
0086OOB600860086 FEÍ7OOB8 CCE300OOBB FEÍ3OOBD CCEAOOOOCO FEO!OOC2 CCFÍOOOOC5 FEOAOOC7 CCF800OOCA FE10OOCC CC6COÍOOCF FE15OOD1 CC940ÍOOD4 FEOS00 Do CCDCOOOOD9
OOD9 C3A300OODC
OODCOODCOODCOODC
OODCOODC
OODC 214705OODF CD9BOÍ '
QUT PAOLOOPi; IN PAH
ANI *01JZ LOOPIINX HríV'I ft,$2IOUT PAHHOV A,HQUT PAC-CPI ¿FFJZ CONT2JHP LOOP I
CONT2: LXI 0,32000CALL DELAYÍWI A ,$24OUT PAH
LOOP?; IN PAHANI 502JZ LOOP2IN PAD
i
CPI Í7HCZ TE3ETOCPI Í3HCZ LETRACPI OiHCZ NUHEROCPi OAHCZ REPETCPI IONCZ INDICCPí Í5HCZ FINCPI $05CZ SELHEN
JííP CONT2
í
i
ií
SELHEN; LXI H.DíHENCALL SBTX
¡ DESEA EL HENU DE SE.,..¡LECTURA DEL REGISTRO DE STATUS ÍTXRDY15
¡REGRESA A LEER ESTADO¡INCREMENTO DE PAR REG HLj COMANDO DE TRANSMISIÓN
;SE OBTIENE DATOi BÚSQUEDA DE FIN DE TEXTO (FFHÍ¡SALTO A CONTINUACIÓN 2¡REPETICIÓN HASTA FINALIZAR EL TEXTO
¡CONTINUACIÓN 2; ESPERA ANTES RECEPCÍCrí¡COHANDO PARA HABILITAR RECEPCIÓN
¡LECTURA DEL REGISTRO DE ESTADO ÍRXRDY)
¡RETORNO A LEER ESTADO;3E TIENE UN DATO
¡SELECCIÓN DE LA OPCIÓN ESCOBIDA*******************************
;EL DATO ES i SUBRUTINA TEXTO
¡EL DATO ES 2 SUBRUTINA LETRA
¡EL DATO ES 3 SUBRUTINA NUHERO
¡EL DATO ES 4 SUBRUTINA REPET
;EL DATO ES 5 SUBRUTINA INOIC
¡EL DATO ES 6 Í3ALIBA)
¡EL DATO ES S SUB SELHEN; HENU DE PRUEBAS
jEL DATO ES CUELQUIER' OTRO¡REGRESA A LEER DATOS
****************'* SUBRUTINAS *****************
¡SUBRUTINA DE SELECCIÓN DEL HENU**í****í****H*m**í***?í*****
¡GARBA HL CON DIRECCIÓN DEL MENÚ¡LLAMA A SUBRUTIHA DE TRANSMISIÓN
RET
OOE3QQE3
OOE3 213906OOEÓ CD9BOÍOOE? C9
OOEAOOEA
OOEA 211707OOED CD9B01OOFO C9OOF1ÜOFi
OOFÍ 2 í 4807OOF4 CD9301OOF7 C9OOF3OOF8
OOF9 F5OOF9 21001BOOFC 1 i 00 10OOFF CD00020102 3E240104 D3E9010¿ DBE90108 E¿02010A CAOÓ01OíOD DBE3010F 770110 2C0111 FE110113 CA50010116 7DOU7 FEC8OÍ19 CA1FOÍ01 1C C3FCOO01 1F01ÍF 3E1BOí 21 770122 2C0123 3E110125 770126 2ÍAOQ70129 CD9301012C I1FFFFOÍ2F CD00020132 11FFFF0135 CD0002
i
TEXTO: LXI H,DiTEXCALL 8BTXRET
j
LETRA; LXI H,DILETCALL B3TXRET
i
NUMERO: LXI H,DINUMCALL SBTXRET
i
REPET: PUSH PSHLXI H,SRAM
LOOPS: LXI D ,51000CALL DELAYHVI A,«4QUT PAM
LGQPÓ! IN PAMANI Í02n LOOPÍIN PADMOV M,AINR LCPI íllJZ RTRANSnQV A,LCPI $C3JZ FMEHJMP LOOPS
FMEH: MVI A,1BHHOV M,AINR LHVI A,*ilMOV M,ALXI H,Í1EHCñLL SBTXLXI Dj$FFFFCALL DELAYLXI DjíFFFFCALL DELAY
jSUBRUTINA DE TEXTO
;CAR6A HL CON DIRECCIÓN DE TEXTO;LLAnA A SUBRUTINA DE TRANSMISIÓN
iSUBRUTINA DE LETRAS
;CARSA HL CON DIRECCIÓN DE LETRAS{LLAMA A SUBRUTIHA DE TRANSMISIÓN
/•SUBRUTINA DE HUMEROS Y FIGURAS
jCARGA HL CON DIRECCIÓN DE NÚMEROSjLLAMA A SUSRUTINA DE TRANSHISION
;?RIHERA SUBRUTINA DE REPETICIÓN
;AREA DE MEMORIA RAN PARA ALMACENARj RETARDO
\O PARA HABILITAR RECEPCIÓN
¡LECTURA DEL REGISTRO DE ESTADO IRXRDYí
REGRESA A LEER ESTADOLECTURA DE DATOALMACENAMIENTO EN RAMINCREMENTA REGISTRO LCOMPARA CON tPARA RETRANSMITIRCOMPARA DIRECCIÓN DE MEMORIARAM DISPONIBLE, SI SOBREPASASALTO A INTERRUPCIÓN DE RECEPCIÓNCONTINUA RECIBIENDO
¡ALMACENA CAMBIO A NÚMEROSíINCREMENTA REGISTRO L
;ALHACENA + EN MEMORIA¡CARGA HL CON DIRECCIÓN fiEHjTRANSMITE SECUENCIA DE TTTTT O 55555¡RETARDO
97
OI3B ÜFFFF0138 C00002OÍ3E ÜFFFF0141 CD00020144 ílFFFFOí 47 CD0002OÍ4A 2IC307014D CD9BOÍ
01500150
01500150 2100180153 DBE90155 EfiOl0157 CA5301015A 3E21015C D3E9015E 7E015F D3EB0161 FE110163 CA6A010160 2C0167 C3530101ÓA Fl0166 C9
016C016C
016C F5016D 2Í7B070170 CD9BOI0173 11FF5F017¿ CD00020179 3E2101 78 D3E9017D 3E1B017F D3EB0191 1100200184 CD00020167 3E210189 D3E9OÍSB 3E0901BD D3E801BF Fí0190 CD07020193 C90194
U I OjíFFFFCALL DELAYLa D,*FFFFCALL DELAYLXI D,ÍFFFFCALL DELAYLXI H,HEMlCALL SBTX
i
RTRANS: LXI H,SRAHLOOP7: IH PAh
ANI íüiJZ LÜOP7HVI A.Í21OUT PAÍ1MOV A,HQUT PADCPi $11úl SAL01INR LJMP LOQP7
SAL01: PQP PSiíRET
5
INDIO: PUSH PSHLXI H,DIINDCALL SBTXLXI D,Í5FFFCALL DELAYHVÍ A,«lOÜT PAHHVI AjlBHOUT PADLXI D,«000CñLL DELAYHVI A,^21QUT PAHHVI A,09HOUT PADPOP PSHCALL REPETÍRET
jCARSA HL CON DIRECCIÓN HEH1¡TRANSMITE ' ÍIEHORIA LLENA '
i RETRANSMISIÓN
jREDIRECCIONA .HEHORIA INICIALjLECTURA DEL REGISTRO DE ESTADO (TXRDY)
¡REGRESA A LEER EL ESTADOjCDHANDQ DE TRANSMISIÓN
¡RETRANSMISIÓN DE DATO ALHACENADQ¡COMPARA DATO DE FIN DE TEXTO (*)¿SALIDA DE SUBRUTINA¡INCREMENTA L¡REGRESA A LEER ESTADO
¡SUBRUTINA INDICATIVO
jCñRGA HL CON DIRECCIÓN DIIND¡TRANSMISIÓN DE INDICATIVO¡RETARDO
;COMANDO DE TRANSMISIÓN
íCAHBIO A NUHEROSjRETARDO
¡COMANDO DE TRANSMISIÓN
;TRANS [CRUZ DE MALTA) SOLICITUD DE INDICATIVO DELjCOLATERALjSUBRUTINA PARA RECIBIR DATOS;ALMACENARLOS EN MEMORIA Y¡RETRANSMITIRLOS
38
*
•*
01940194
0194 218E070197 CD9B01019A 76OÍ9B
019B0198OI9B F5019C 3E21019E D3E9OiAO I1FF5FOÍA3 CD000201AÓ 7EOIA7 D3E9
OÍA9 DBE901AB E60ÍOÍAD CAA90101BO 230181 3E21OÍB3 D3E9OÍ85 7EOIB6 FEFF01B8 CACOOt01BB D3E8OÍBD C3A90101CO Fl01CÍ C9
01C2OÍC201C2OÍC202000200 IB0201 7A0202 B30203 C200020206 C9
02070207
0207 F50208 210018020B 110010020E CD00020211 3E240213 D3E9
j
FIN: LXI HjEXITCALL S8TXHLT '
3
SBTX; PUSH PSHHVI A,21HOUT PAHLXI D,Í5FFFCñLL DELAYMOV A,hOUT PAD
LOOP3: IN PAHANí $01JZ LDOP3INX HMVI A, 521OUT PAMHQV A,HCPI ÍFFJZ SALIDOUT PADJMP LQOP3
SALID: POP PSHRET
i
ORG 0200HDELAY; DCX D
MOV A,DORA EJNZ DELAYRET
i
REPETÍ: PUSH PSHU! H,SRAM
LOOP8: LX.I D,$iOOOCALL DELAYMVI A,Í24OUT PAM
jSUBRTUHA DE SALIDA******************
;CARBA HL CON DIRECCIÓN EXITjSUBRUTINA DE TRANSHSION
jSUBRUTINA DE SERVICIO GENERAL PARA TRANSMISIÓN**********************************************
¡COMANDO PARA HABILITAR TRANSMISIÓN
;RETARDO
¡ENVÍA DATO
¡LECTURA DEL REGISTRO STATUS (TXRDY1
;REGRESA A LEER ESTADOi INCREMENTO PAR DE RE8. HL¡COMANDO PARA TRANSMISIÓN
¡DATO AL ACUMULADOR¡BUSSUEDA DE FIN DE TEXTO ÍFFH1
¡SE OBTIENE DATO;SE MANTIENE EN EL LAZO HASTA ENCONTRAR FIN DE TEXTO
'jSUBRUTIMA DE RETARDO********************
jDECREMENTA EL CONTENIDO DE REGISTROS D,E
;SE MANTIENE EN EL LAZO HASTA LLEBAR A OOH;SE AFECTAN LOS REGISTROS D,E,A,SPH
¡SEGUNDA SÜBRUTINA DE REPETICIÓN*******************************
;AREA DE MEMORIA PARA ALMACENAMIENTOi RETARDO
¡HABILITACIÓN DE RECEPCIÓN
0215 DBE90217 E¿020219 CA2702021C DBEB02IE 77021F 2C0220 06000222 OEOO0224 C30B020227 110010022A CD0002022D 03022E 79022F FEBO0231 CA37020234 C315020237 3EÍÍ0239 77023A 0600023C OEOO023E C3500I
LOQP9;
LOOP10:
HAS:
IN PAMANI $02JZ LOOP10IH PADHQV H,AINR LHVI B,$00HVI C,$00JHP LQOP8LXI DjíiOOOCALLÍNX 8MOV A,CCPI Í80¿Z HASJ«P LGOP9HVI A,$liHQV R,AHVI B,$00HVI C,$00JHP RTRANS
¡LECTURA DEL REGISTRO DE ESTADO ÍRXRDYi
ASALTA SI NO RECIBE DATO¡RECIBE UH DATOi ALMACENA DATO EN MEMORIAi INCREMENTA RE6ISTRQ L V.¡CONTADOR EN CERO PORQUE RECIBIÓ DATO
¡SE MANTIENE EN LAZO HASTA TERMINAR DE RECIBIR DATOS¡RETARDO
¡CONTADOR SE INCREHENTA AL NO RECIBIR DATOS
¡SUARDA f O Z EN HEHORIA¡PONE EN CERO CONTADORES
0241 ¡TABLAS DE DATOS
03000300
03000300 080301 020302 080303 020304 080305 ÍF0306 090307 Oí0308 050309 01030A 03030B 04030C 1F030D 01030E 12030F 040310 1F0311 1C0312 010313 OC0314 070315 04031¿ 1F0317 090318 010319 04
OR6 0300H ¡DIRECCIÓN DE ORI6EN EN,;8755 t
; TABLAS DE DATOSDISEL; -DB $08 ;<
DB 102 ¡=DB Í08 j DESEA EL MENÚ DE SELECCIÓN DE PRUEBAS 'S/NDB «2 -. ;DB $08 iDB Í1FDB $09DB MDB $05DB $01DB $03DB $04DB $1FDB $01DB $12 'DB $04DB $1FDB $1CDB $01DB $OCDB $07DB $04DB $1FDB $09DB $01DB $04
90
031B 05031C 01031D 12031E 01031F OE0320 OE0321 060322 180323 OC0324 040325 1F0326 090327 010328 040329 1F032A 16032B OA032C 07032D 01032E 19032F 030330 050331 040332 IB0333 190334 040335 040336 040337 1F0338 050339 IB033A ID033B 1F033C OC033D 08033E 02033F 020340 020341 020342 020343 020344 020345 FF0346 FF
DB $05DB $01DB $12DB $01DB $OEDB $OEDB $06DB $18DB $OCDB $04DB $1FDB $09DB $01DB $04DB $1FDB $16DB $OADB $07DB $01DB $19DB $03DB $05DB $04DB 1BHDB $19DB $04DB $04DB $04DB $1FDB $05DB 1BHDB 1DHDB $1FDB $OCDB $08DB $02DB $02DB $02DB $02DB $02DB $02DB $02DB $FFDB $FF
;S;L;E;c;C;l;0;N;ESPACIO;CAMBIO A LETRAS;D;E;ESPACIO;CAMBIO A LETRAS;P;R •; U;E;B;A;s;ESPACIO;CAMBIO A NÚMEROS• ?;ESPACIO
;CAMBIO A LETRAS;S;CAMBIO A NÚMEROS;/;CAMBIO A LETRAS;N; RETROCESO DE CARRO;CAMBIO DE RENGLÓN
;FIN DE TEXTO
0347 080348 020349 08034A 02034B 08
DIMEN: DB $08DB $02DB $08DB $02DB $08
91
034C 02034D 04034E 04034F 040350 040351 040352 040353 040354 IB0355 030356 030357 030358 030359 03035A 03035B 03035C 03035D 03035E 03035F 030360 030361 030362 030363 030364 030365 030366 030367 030368 030369 03036A 03036B 03036C 03036D 03036E 03036F 030370 030371 030372 030373 030374 030375 030376 030377 030378 030379 03037A 03037B 03037C 03037D 03037E 03037F 030380 030381 030382 03
DB $02DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB 1BHDB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03
;ESPAGIO
;CAMBIO A NÚMEROS
92
0383 030384 030385 030386 030387 030388 080389 02038A 08038B 02038C 04038D 04038E 04038F 040390 040391 040392 040393 040394 040395 040396 040397 040398 040399 04039A 04039B 04039C 04039D 04039E 04039F 1F03AO 0503A1 04
, 03A2 1F03A3 0603Á4 0403A5 1F03A6 0503A7 0403A8 1F03A9 1003AA 04
' 03AB 1F03AC 01OSAD 0403AE 1F03AF 1C03BO 0403B1 1F03B2 0303B3 0403B4 0403B5 0403B6 1F03B7 1603B8 0403B9 1F
DB $03DB $03DB $03DB $03DB $03DB $08DB $02DB $08DB $02DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $1FDB $05DB $04DB $1FDB $06DB $04DB $1FDB $05DB $04DB $1FDB $10DB $04DB $1FDB $01DB $04DB '$1FDB $1CDB $04DB $1FDB $03DB $04DB $04DB $04DB $1FDB $16DB $04DB $1F
;ESPACIO
;CAMBIO A LETRAS;S;ESPAGIO;CAMBIO A LETRAS
;sj
;Ti
;Ei
; Mj
;A
•ESPACIO>i;P
93
03BA 0303BB 0403BC 1F03BD OA03BE 0403BF-1F03CO 0303C1 0803C2 0203C3 0803C4 0203C5 0403C6 0403C7 0403C8 0403C9 0403CA 0403CB 0403CC 0403CD 0403CE 0403CF 0403DO 1F03D1 OA03D2 0403D3 1F03D4 0103D5 0403D6 1F03D7 1E03D8 0403D9 1F03DA 0603DB 0403DC 1F03DD 0503DE 0403DF 1F03EO 0603E1 0403E2 1F03E3 1803E4 04OSES 1F03E6 OC03E7 0403E8 0403E9 0403EA 0403EB 1F03EC 1503ED 0403EE 0403EF 0403FO 04
DB $03DB $04DB $1FDB $OADB $04DB $1FDB $03DB $08DB $02DB $08DB $02DB-$04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $1FDB $OADB $04DB $1FDB $01DB $04DB $1FDB $1EDB $04DB $1FDB $06DB $04DB $1FDB $05DB $04DB $1FDB $06DB $04DB $1FDB $18DB $04DB $1FDB $OCDB $04DB $04DB $04DB $04DB $1FDB $15DB $04DB $04DB $04DB $04
;A;ESPACIO;CAMBIO A LETRAS
;A;<
;R>
;E>
i
;V
;S
;0
;N
;Y
;ESPACIO
94
03F1 1F03F2 1603F3 0403F4 1F03F5 OA03F6 0403F7 1F03F8 0703F9 0403FA 1F03FB 0103FC 0403FD 1F03FE 1903FF 040400 1F0401 030402 040403 040404 040405 040406 040407 1F0408 090409 04040A 1F040B 01040C 08040D 02040E 08040F 020410 040411 040412 040413 040414 040415 040416 040417 040418 040419 04041A 04041B 04041C 04041D 04041E 04041F 040420 040421 1F0422 100423 040424 1F0425 010426 040427 1F
DB $1FDB $16DB $04DB $1FDB $OADB $04DB $1FDB $07DB $04DB $1FDB $01DB $04DB $1FDB $19-DB $04DB $1FDB $03DB $04DB $04DB $04DB $04DB $04DB $1FDB $09DB $04DB $1FDB $01DB $08DB $02DB $08DB $02DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $1FDB $10DB $04DB.$1FDB $01DB $04DB $1F
;CAMBIO A LETRAS;P
;Rí
;0>
;EI
)
;Bj
j;A
;D
;E
;T
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95
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DB $12DB $04DB $1FDB $01DB $04DB $1FDB $06DB $04DB $1FDB $1CDB $04DB $1FDB $16DB $04DB $1FDB $OADB $04DB $1FDB $01DB $04DB $1FDB $05DB $04DB $1FDB $18DB $04DB. $1FDB $OADB $04DB $1FDB $01DB $04DB $1FDB $05DB $08DB $02DB $08DB $02DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB 1BHDB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03DB $03
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DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $1FDB $1CDB $04DB $1FDB $01DB $04DB $1FDB $OCDB $04'DB $1FDB $07DB $04DB $04DB $04DB $1FDB $09DB $04DB $1FDB $01DB $04DB $04DB $04DB $1FDB $16DB $04DB $1FDB $OADB $04DB $1FDB $07DB $04DB $1FDB $01DB $04DB $1FDB $19DB $04DB $1FDB $03DB $04DB $1FDB $05DB $08DB $02DB $08DB $02DB $04DB $04
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98
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DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $1FDB $OADB $01DB $OEDB $01DB $16DB $OEDB $06DB $18DB $OCDB 1BHDB $OEDB $08DB $02DB $08DB $02DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB 1BHDB $17DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $1FDB $OA
;CAMBIO A LETRAS;R;E;C;E;P;G;i;0;N;CAMBIO A NÚMEROS
;CAMBIO A NÚMEROS
;CAMBIO A LETRAS;R
99
0504 010505 OE0506 010507 160508 OE0509 06050A 1805OB OC050C 0405 OD 1F050E 09050F 010510 040511 1F0512 100513 010514 ID0515 100516 180517 080518 020519 04051A 0405 IB 04051C 04051D 04051E 04051F 040520 040521 040522 040523 040524 040525 040526 040527 IB0528 130529 04052A 04052B 04052C 04052D 04052E 04052F 040530 1F0531 OA0532 010533 OE0534 010535 160536 OE0537 060538 180539 OC053A 04
DB $01DB $OEDB $01DB $16DB $OEDB $06DB $18DB $OCDB $04DB $1FDB $09DB $01DB $04DB $1FDB $10DB $01DB 1DHDB $10DB $18DB $08DB $02DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB 1BHDB $13DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $1FDB $OADB $01DB $OEDB $01DB $16DB $OEDB $06DB $18DB $OCDB $04
;E;c;E;P;c;l;0;N
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;E;X SE CONFUNDE $1D;T;0
; ESPACIO
;CAMBIO A NÚMEROS
; CAMBIO A LETRAS;R .;E;C;E;P;C
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100
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;L;E;T;R;A;s
;CAMBIO A NÚMEROS;3
; CAMBIO A LETRAS;R;E.;C;E;P
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; CAMBIO A LETRAS;D;E
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101
0572 010573 OA0574 180575 050576 040577 1F0578 150579 04057A 1F057B OD057C 06057D 1A057E 07057F OA0580 030581 050582 080583 020584 080585 020586 040587 040588 040589 04058A 04058B 04058C 04058D 04058E 04058F 040590 040591 040592 040593 040594 040595 040596 1F0597 100598 OA0599 03059A OC059B 05059C 1C059D 06059E 05059F 0605AO 1805A1 OC05A2 IB05A3 OE05A4 0805A5 0205A6 0805A7 0205A8 04
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;Y
•CAMBIO A LETRAS;F SE CONFUNDE CON $OD;i;G;U;R;A
;CAMBIO A LETRAS;T;R;A;N;s;M;l;s;i;o;N;CAMBIO A NÚMEROS
102
05AA 0405AB 0405AG 0405AD 0405AE 0405AF 0405BO 0405B1 0405B2 0405B3 0405B4 0405B5 0405B6 IB05B7 OA05B8 0405B9 0405BA 0405BB 0405BC 0405BD 0405BE 0405BF 1F05CO OA05C1 0105C2 1605G3 0105C4 1005C5 0605C6 OE05C7 0605C8 1805C9 OC05CA 0805CB 0205CC 0405CD 0405CE 0405CF 0405DO 0405D1 0405D2 0405D3 0405D4 0405D5 0405D6 0405D7 0405D8 0405D9 0405DA IB05DB 1005DC 0405DD 0405DE 0405DF 04OSEO 04
DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB 1BHDB $OADB $04DB $04DB $04DB $04DB $04DB $04DB' $04DB $1FDB $OADB $01DB $16DB $01DB $10DB $06DB $OEDB $06DB $18DB $OCDB $08DB $02DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB $04DB 1BHDB $10DB $04DB $04DB $04DB $04DB $04
;CAMBIO A NÚMEROS
;CAMBIO A LETRAS;R;E;P;E;T;i;C;i;0
;5
103
05E1 0405E2 0405E3 1F05E4 0605E5 OC05E6 1005E7 0105E8 OA05E9 OE05EA 0305EB 1G05EC 1905ED 0605EE 1805EF 0405FO 1F05F1 0905F2 0105F3 1205F4 0405F5 1F05F6 0605F7 OC05F8 0905F9 0605FA OE05FB 0305FC 1005FD 0605FE 1E05FF 180600 040601 1F0602 OE0603 180604 OC0605 040606 1F0607 OA0608 010609 16060A 01060B 10060C 06060D OE060E 06060F 180610 OC0611 080612 020613 080614 020615 IB0616 OB0617 OB
DB $04DB $04DB $1FDB $06DB $OCDB $10DB $01DB $OADB $OEDB $03DB $1CDB $19DB $06DB $18DB $04DB $1FDB $09DB $01DB $12DB $04DB $1FDB $06DB $OCDB $09DB $06DB $OEDB $03DB $10DB $06 'DB $1EDB $18DB $04DB $1FDB $OEDB $18DB $OCDB $04DB $1FDB $OADB $01DB $16DB $01DB $10DB $06DB $OEDB $06DB $18DB $OCDB $08DB $02DB $08DB $02DB 1BHDB OBHDB OBH
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DITEX:
DB OBHDB OBHDB OBHDB $04DB $04DB $04DB $04DB $1FDB $17DB $07DB $01DB $04DB $1FDB $OCDB $07DB $1CDB $01DB $OADB $18DB $04DB $04DB 1BHDB $19DB $02DB $08DB $08DB $02DB $02DB $FFDB $FFDB $00DB $00DB $00DB $00DB $08DB $02DB $1FDB $10DB $01DB 1DHDB $10DB $18DB $08DB $02DB $08DB $02DB $04DB $04DB $04DB $1FDB $12DB $03DB $04DB $1FDB $19
;@;@
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;ü;M;E;R;0
;CAMBIO A NÚMEROS
;FIN DEL TEXTO DEL MENÚ
• COMBINACIÓN LIBRE)j
'-TEXTO DE PRUEBA
;T;E;X;T;0
;L;A
;B
105
90T
ai 6i$ aa eiaa 3T £890HQ 0 3990
s- so$ aa so 1990V- £0$ aa £0 0990RÍ 01$ aa oí ¿¿90
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S-f 10$ ga TO 8¿9Qu- vo$ ga vo ¿¿90di 91$ 9a • 91 9¿90H- 01$ ga oí s¿9oar 10$ ga TO ^¿90If 90$ ga 90 £¿90s- eo$ ga so s¿9o
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s- so$ ga so ¿9903í 10$ ga 10 3990
ga n a990ga o 0990
s'-c so$ ga • so g990af 10$ ga TO V990E- V0$ ga VO 6990O- 91$ ga 91 8990Tí ST$ ga 21 ¿9900-f 9T$ ga 9T 9990Oí 30$ ga 30 S990
aa tii ^990ga ^o £990
Sí 90$ Ha 90 29903í 10$ aa TO T990HÍ vo$ aa vo 0990¿í OT$ aa OT ¿990
ga ¿i 2990aa ^o as90
Sí 90$ aa 90 0990Oí 8T$ aa 8T 9990qí 2T$ aa ST 'VS90
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06BC 0306BD 0406BE 1F06BF 1206CO 0606C1 1906C2 0106C3 OÁ06C4 1006C5 0306C6 0906C? 0406C8 IB06C9 1C06CA 0806CB 0206CC IB06CD 1706CE 1306GF 0106DO OA06D1 1006D2 1506D3 0706D4 0606D5 1806D6 1606D7 OB06D8 0806D9 0206DA 0806DB 0206DC 0406DD 0406DE 0406DF 1FOSEO 1006E1 1406E2 0106E3 0406E4 1F06E5 1706E6 0706E7 0606E8 OE06E9 OF06EA 0406EB 1F06EC 1906ED OA06EE 1806EF 1306FO OC06F1 0406F2 1F
DB $03DB $04DB $1FDB $12DB $06DB $19DB $01DB $OADB $10DB $03DB $09DB $04DB 1BHDB $1CDB $08DB $02DB 1BHDB $17DB $13DB $01DB $OADB $10DB $15DB $07DB $06DB $18DB $16DB OBHDB $08DB $02DB $08DB $02DB $04DB $04DB $04DB $1FDB $10DB $14DB $01DB $04DB $1FDB $17
' DB $07DB $06DB $OEDB $OFDB $04DB $1FDB $19DB $OADB $18DB $13DB $OCDB $04DB $1F
;A
;L;l;B;E;R ';T;A;D
•CAMBIO A NÚMEROS
;2;3;4;5;6;7;8;9;0
;TEXTO EN INGLES
;H;E
;0;i;c;K
;R;0;W;N
108
06F3 OD06F4 1806F5 ID06F6 0406F7 1F06F8 OB06F9 0706FA 1C06FB 1606FC 0506FD 0406FE 1F06FF 180700 1E0701 010702 OA0703 040704 1F0705 100706 140707 010708 040709 1F070A 12070B 03070C 11070D 15070E 04070F 1F0710 090711 180712 1A0713 080714 020715 FF0716 FF0717 08.0718 020719 1F071A 12071B 01071G 10071D OA071E 03071F 050720 080721 020722 080723 020724 040725 040726 040727 1F0728 030729 19
DILET:
DB ODHDB $18DB 1DHDB $04DB $1FDB OBHDB $07DB $1GDB $16DB $05DB $04DB $1FDB $18DB $1EDB $01DB $OÁDB $04DB $1FDB $10DB $14DB $01DB $04DB $1FDB $12DB $03DB $11DB $15DB $04DB $1FDB $09DE" $18DB $1ADB $08-DB $02DB $FFDB $FFDB $08DB $02DB $1FDB $12DB $01DB $10DB $OADB $03DB $05DB $08DB $02DB $08DB $02DB $04DB $04DB $04DB $1FDB $03DB $19
;F;0;x
;0;M;P
;0;v;E;R
;T;H;E
;L;A;z;Y
;D;o
;FIN DEL TEXTO
LETRAS;L;E;T;R;A;s
;CAMBIO A LETRAS;A;B
109
072A OE072B 09072C 01072D OD072E 1A072F 140730 060731 OB0732 OF0733 120734 1C0735 OC0736 180737 160738 170739 OA073A 05073B 10073C 07073D 1E073E 13073F ID0740 150741 110742 080743 020744 080745 020746 FF0747 FF0748 080749 02074A 1F074B OC074C 07074D 1C074E 04074F 1F0750 150751 040752 1F0753 OD0754 060755 1A0756 020757 080758 IB0759 17075A 13075B 01075C OÁ075D 10075E 15075F 070760 06
DINUM:
DB $OEDB $09DB $01DB ODHDB $1ADB $14DB $06DB OBHDB $OFDB $12DB $1GDB $OCDB $18DB $16DB $17DB $OADB $05DB $10DB $07DB $1EDB $13DB 1DHDB $15DB $11DB $08DB $02DB $08DB $02DB $FFDB $FFDB $08DB $02DB $1FDB $OCDB $07DB $1CDB $04DB $1FDB $15DB $04DB $1FDB ODHDB $06DB $1ADB $02DB $08DB 1BHDB $17DB $13DB $01DB $OÁDB $10DB $15DB $07DB $06
;c
;F DIFERENTE;G;H;l;J DIFERENTE;K;L - -;M;N;0;P
;S;T;U;V;w;X DIFERENTE;Y
;FIN DEL LETRAS
•NÚMEROS Y FIGURAS}
;N;D;M;ESPAGIO¡CAMBIO A LETRAS;Y;ESPAGIO
;F
;2;3;4;5;6;7
no
0762 160763 OF0764 120765 OD0766 110767 OE0768 1E0769 19076A 1A076B 05076C OC076D 1C076E 03076F ID0770 OB0771 OB0772 OB0773 OB0774 080775 020776 080777 020778 FF0779 FF077Á FF077B 1F077C 08077D 02077E IB077F 170780 130781 010782 OÁ0783 040784 1F0785 1C0786 1C0787 OE0788 040789 1F078Á 01078B 09078C 1F078D FF
DIIND:
DB $16DB $OFDB $12DB ODHDB $11DB $OEDB $1EDB $19DB $1ADB $05DB $OCDB $1CDB $03DB 1DHDB OBHDB OBHDB OBHDB OBHDB $08DB $02DB $08DB $02DB $FFDB $FFDB $FFDB $1FDB $08DB $02DB 1BHDB $17DB $13DB $01DB $OADB $04DB $1FDB $1CDB $1CDB $OEDB $04DB $1FDB $01DB $09DB $1FDB $FF
;o
;$
J 3. 3
;@;@;@
;FIN DE NÚMEROS Y FIGURAS
; INDICATIVO
•CAMBIO A HUMEROS;l;2;3;4'DESPACIO; CAMBIO A LETRAS;M;M;c;ESAPCIO; CAMBIO A LETRAS;E;D; CAMBIO A LETRAS;FIN DEL INDICATIVO
078E 08078F 020790 080791 020792 1F0793 1A0794 OA0795 030796 OE
EXIT: DB $08DB $02DB $08DB $02DB $1FDB $1ADB $OADB $03DB $OE
;CAMBIO A LETRAS;G;R;A;c
111
0797 060798 030799 05079A 02079B 08079C 02079D 08079E FF079F FF07AO07AO 0807A1 0207A2 0207A3 0207A4 1F07A5 1F07A6 1F07A7 1F07A8 1007A9 1007AA 1007AB 1007AC 1007AD 1007AE 1007AF 1007BO 1007B1 1007B2 1007B3 1007B4 1007B5 1007B6 1007B7 1007B8 1007B9 1007BA 1007BB 1007BC 1007BD 1007BE 1007BF 1007CO 1007C1 FF07C2 FF07C3 0807C4 0207C5 1F07C6 1C07C7 0107C8 1C07C9 1807CA OA07CB 0607CC 03
MEM:
MEM1
DB $06DB $03DB $05DB $02DB $08DB $02DB $08DB $FFDB- $FF
DB $08DB $02DB $02DB $02DB $1FDB $1FDB $1FDB $1FDB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $10DB $FFDB $FFDB $08DB $02DB $1FDB $1CDB $01DB $1CDB $18DB $OADB $06DB $03
;s
;CAMBIO A LETRAS
;T;T;T
;FIN DE SECUENCIA DE T
;MEMORIA LLENA;M;E;M;0;R .;l;A
112
07CD 0407CE 0407CF 1F07DO 1207D1 1207D2 0107D3 OC07D4 0307D5 IB07D6 1C07D7 FF07D8 FF
DB $04DB $04DB $1FDB $12DB $12DB $01DB $OCDB $03DB 1BHDB $1CDB $FFDB $FF
;A
'9
CUNTÍCQHT2CSR1DORADORBDEUYDERRDI1NDDILETDÍMENDINUrt
0000
0086OOA3001B000200030200001F077B07Í703470748
DISEL
DITEXE X I TFINFHEHIERRIND1CI N I ZLETRALüOPlL O G P Í O
03000639078E0194011F007D016C0000OOEAooac0227
EHD
LÜOP2LOOP3LQOP5LOOP6LGOP7LQQP8LOÜP9LS81HASHEMHEHl
OÜAD01A9OOFC01060153020B0215001C023707AO07C3
HSB1NUMEROPAOPAHPORTAPQRTBPOSTAPQSTBPOSTC
•REPETREPETÍ
001DOOFLOOE8OOE900000001001900200021OOF80207
RTRflNS 0150SAL01 01ÓASALID OIGOSBH 019BSELHEN OODCSRAH 1800TEXTO OOE3
ERRQRS DETECTED ***«
113
CAPITULO 4
PRUEBAS DEL SISTEMA.
4-1 IMPLEMENTACION DEL CIRCUITO
4-2 PRUEBAS REALIZADAS
4-3 SIMULACIÓN Y DETECCIÓN DE FALLAS
114
4.1 IMPLEMENTACIÓN DEL CIRCUITO.
4.1.1 El simulador de línea construido contiene los, <•*
elementos para constituir un sistema básico de
microprocesador y- adema's el interface necesario que es
controlado por el microprocesador para lograr la
comunicación con el teleimpresor.
En el presente capitulo se pretende describir
como se ha dearrollado el simulador de linea, en lo que se
refiere a la construcción; una vez que ya se ha explicados
como se desarrollo tanto el software como el hardware.
En las figs. 4.1 y 4.2 se muestran los diagramas
de la disposición que tienen los elementos electrónicos en
las dos placas del circuito y en la tabla 4.1 se muestra
la descripción de los componentes, lo cual resulta de
mucha utilidad a quie'n tenga interés de profundizar en el
estudio del diseño e implementacion del simulador construido.
115
cu
Cl
CI2
C3
C13
C16
R5
R6
CI5
CI7 R7
DISP
OSIC
IÓN
FÍSI
CA D
E LO
S EL
EMEN
TOS
ELEC
TRÓN
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UTI
LIZA
DOS
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A TA
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A DE
CON
TROL
FIO, 4.1,
TI C5 NI
—c
C6
DIO
RI5
3-
o 04
R16
Olí
R13
OQl
R12
21 O
Rll
RH
04
D3
02
Ul
DI
DISPOSICIÓN FÍSICA OE LOS DISPOSITIVOS ELECTRÓNICOS UTILIZADOS EN LA
TARJETA DE INTERFACE
FIG. 4.2.
117
PLACA N. 1N. ÍTEM
123456789101112131415161718192021
TABLA 4. 1
DESIGNACIÓN
CI 1CI 2CI 3CI 4CI 5CI 6CI 7XTÁLRlR2R3R4R5R6R7R8CIC2C3C4D9
DESCRIPCIÓN.
MICROPROCESÁDOR 8085AMEMORIA EPROM 8755AMEMORIA RAM 8156DEC. BINARIO 8205ÜSÁRT 8251 ASN74LS123SN74LS14CRISTAL 2.097 MHZ.
68ECA, 1/2W,5 KA5
RESIST.RESIST.RESIST.RESIST.RESIST.RESIST.RESIST.RESIST.CONDENSADOR 20 pFCONDENSADOR O. 1 /¿F, 25VCONDENSADOR 47 ¿tF, 16VCONDENSADOR 47 //F, 16VDIODO 1N4001
1/4??,1/4W,1/2W,1/2W,
270.a, 1/2W,270J3., 1/2W,2700., 1/2W,
20%5%5%20%20%20%20%20%
PLACA N.2
N.ÍTEM
222324252627282930313233343536373839
DESIGNACIÓN
01, 02Ql, Q4Zl,Z2,Z301,02,03,0405, 08010OlíR9RIORllR12R13,R14R15R16C5C6TINI
DESCRIPCIÓN
OPTOÁCOPLADOR TLP 508TRANSISTOR MJE 340DIODO ZENER 39 V.DIODO 1N4001DIODO 1N4001RECTIFICADOR S1VBRECTIFICADOR S2VB
1/2W1/4W1/4W1/4W
RESIST.RESIST.RESIST.RESIST.RESIST.RESIST.RESIST.CONDENSCONDENS. 100TRANSFORMADORREGULADOR VOLT.
5.100 ¿X330Ja330 11.9. , 3r/í330n., 1/2W, 20%3300 A-F, 100V.
250V.
118
A continuación se presentan las fotografías de
las placas construidas . En la fotografía n.1 se muestra
lo que constituye la parte de control, y se observa el
microprocesador, las memorias y el interface de
comunicaciones programable que constituyen los circuitos
integrados básicos del sistema de control.
En la fotografía n.2 se muestra la distribución
de los elementos del interface analógico y la fuente
regulada de 120 voltios y en la fotografía n.3 un conjunto
de las dos placas que se encuentran interconectadas entre
sí, mas los elementos que constituyen la fuente regulada
de 5 voltios.
En la fotografía n.4 se muestra el panel de
operación del simulador de linea construido; en las
fotografías n.5 y n.6 se muestra la salida serial del
procesador de comunicaciones programable 8251A que ha
sido muestreado por el analizador lógico al inicio del
programa.
Todos los circuitos integrados han sido
colocados en sócalos, lo cual resulta conveniente en caso
de daño de algún chip por lo fácil que resulta su
reposición.
El diagrama completamente detallado del cicuito
se presenta en la fig. 4.3. En base a este diagrama y las
figs. 4.1 y 4.2 es posible identificar rápidamente en
las placas todos y cada uno de los elementos usados en la
implementacion del circuito.
119
PLACA DE CONTROL
FOTOGRAFÍA N° 1
r
PLACA DE INTERFACE
FOTOGRAFÍA N° 2
PLACA DE CONTROL Y PLACA
OE 1NTERFACE'
FOTOGRAFÍA N° 3
PANEL DE OPERACIÓN
FOTOGRAFÍA N° 4
121
o eno en
-_ 1
-1
£
•í
r
D3 noRXO Vcc
CUQ RUT —
£'° 0!
07_ * RESET
es
i ,¿
DIAGRAMA DEL CIRCUTIO: SIMULADOR DE LÍNEA DE TELEXFIG. 4.3 -HOJA N° 1
123
D8
110V
AC
FUEN
TE
120
VO
C
INTE
RR
UPT
OR
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1
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rt-5
1«<
"Í9
r i
M) 2
'
v i
1 '
-i
~
t± +
(TXD
)
C17 DE HOJA
N° 1
(RXD
)
DIAG
RAMA
DE
CIRC
UITO
: SI
MULA
DOR
DE L
INEA
DE
TELE
XFI
G. 4
.3HO
JA N° 2
RXD
DE HOJA N° 1
(RXO)
TXD
DE HOJA N° 1
(TXD)
LED RX +5
-15K270
16 15 14 13 12 11 10 9
74LS123
1 2 3 4 5 6 7
+5
LEDTX
T_ 4770
T
Í5K
+5
DE HOJA N° 1(PB7)
5 |XU6 9L^ ISI '
LED
ERROR
270
+5
DIAGRAMA DEL CIRCUITO: SIMULADOR DE LINEA DE TELEX
• - FIG. 4.3
HOJA N° 3
124
4.1.2 Parte importante de la implementación del circuito
constituyen también las conexiones necesarias entre las/
placas, el panel de operación del simulador y la
alimentación de corriente alterna, en la fig. 4.4 se
muestra esta parte de la implementacion . Para fácil
reconocimiento de las conexiones estas se hallan
convenientemente identificadas.
Las conexiones entre los diferentes dispositivos/
electrónicos : circuitos integrados, transistores, diodos,
etc. están hechas con cable rígido y soldado para
conseguir seguridad en las conexiones, lo cual da mayor
conflabilidad al sistema.
Las conexiones entre las placas y hacia el panel
de operación están hechas con cable flexible, lo que
disminuye la posibilidad de riesgo de rotura o desconexión
en caso de que se requiera abrir la caja.
125
m
PLA
CA
N"
1.
ÍSD
O>
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LTA
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Ü Q O
o 5~~6
CONM
UTAD
ORDE
SLIZ
ANTE
INTERRUPTOR
DE EN
CEND
IDO
ERROR
TX RX
Ll
INDI
CADO
RDE
ENC
ENDI
DO
CONE
XION
ES A
L PA
NEL
DE O
PERA
CIÓN
FIG. 4.4.
MIL1
AMPE
RIME
TRO
TOMA DE
TELE
IMPR
ESOR
4.2 PRUEBAS REALIZADAS.
4.2.1 Para que entre en operación el sistema completo y
poder efectuar las pruebas, son necesarias las siguientes
conexiones:
- En primer lugar se enlaza el conector telegráfico del
teleimpresor a la toma telegráfica que se encuentra en el
simulador de linea y^
- Tanto el teleimpresor bajo prueba, como el simulador de
linea se conectan a la red eléctrica (110 Vs, 60 Hz) .
Hechas estas conexiones el sistema esta listo
para empezar a operar y efectuar las diversas pruebas.\2 Al realizar las diversas pruebas se pretende
verificar que el simulador de linea construido funcione
/como se había previsto, partiendo del hecho de que el
teleimpresor se halla en perfecto estado.
Para lo cual se realizaron las siguientes pruebas:
4. 2. 2.1 Al energizar el simulador de linea telex,
mediante el respetivo interruptor, se enciende el foco que
indica que el equipo esta conectado a la red eléctrica. En
este momento ya puede verificarse el valor de la
corriente en la linea telegráfica, cuando el teleimpresor
esta en Stand-by. Este valor se puede observar en el
miliamperímetro y debe ser de aproximadamente 5 mA.
4.2.2.2 El siguiente paso es realizar el cambio de
polaridad mediante el interruptor identificado con
POLARIDAD. Esta acción implica que se encienda el
teleimpresor y la corriente en el miliamperímetro cambia
127
de 5 mA a-40 mA aproximadamente, al hacer esta pruebas
verificamos que la tarjeta de transmisión del teleimpresor
es capaz de reconocer el cambio de polaridad y por eso
enciende la maquina telex.
4.2.2.3 Entonces se libera el interruptor de OPERACIÓN
colocándolo en la posición RDN, con lo que el programa
empieza a correr.
La ejecución del programa en primer lugar verifica que el
teleimpresor bajo prueba transmite y recibe. Esta
verificación se realiza cuando el simulador de linea envía
la cruz de malta y este a su vez recibe como respuesta el
indicativo programado en el teleimpresor.
El resultado obtenido de esta prueba es:
22014 Lacsa ed.
Mientras que la prueba de transmisión y recepción por
parte del simulador de linea telex es indicado en los leds
respectivos.
4.2.2.4 Llevada a cabo esta prueba, el simulador de línea
envía el siguiente texto como pregunta al operador del
teleimpresor:
- DESEA EL MENÚ DE SELECCIÓN DE PRUEBAS ? S/N
128
4.2.2.5 Al elegirse la alternativa SI mediante la tecla S
el menú de pruebas es impreso en el papel del
teleimpresor.
í/5-p S I S T E M A P A R A
UJ R E V I S I Ó N Y P R U E B A D E
2 T E L E I M P R E S O R E S
LU
55M E N Ú D E P R U E B A S
R E C E P C I Ó N :
[UU| 1 R E C E P C I Ó N .DE TEXTO2 RECEPCIÓN DE LETRAS3 RECEPCIÓN DE NÚMEROS Y FIGURAS
~P TRANSMISIÓN:
UJ 4 REPETICIÓN5 INTERCAMBIO DEL I N D I C A T I V O CON REPETICIÓN
... TT TT QUE NUMERO ?
Seguidamente fueron probadas la diferentes opciones que se
tienen en el menú" de pruebas:
4.2.2.6 Al presionar la tecla del numero 1, desde . el
teclado del teleimpresor se obtiene el texto standard
recomendado para pruebas tanto en ingles como español.
129
4 LA BANDERA DE LOS TRES COLORES ES SIEMPRE LA MAS BELLA Y™n NOSOTROS QUEREMOS AQUELLA PUES NOS DIO LA LIBERTAD .k=; 1234567890*
THE QUÍCK BROWN FOX JUMPS OVER THE LAZY DOG
—Al presionar la tecla del numero 2 , se obtiene el
conjunto de letras que tiene disponibles el teleimpresor
bajo prueba.
2 2LU LETRAS
ABCDEFGH! JKLMNOPQRSTUVWXYZ
UJ
-Al presionar la tecla del numero 3 , se obtiene el
conjunto de números y figuras . disponibles.
•NUM Y FIG1234567890( )$•*•: = ?: ' , .-
Estas tres pruebas anteriores básicamente verifican la
función de recepción del teleimpresor y la correcta
impresión de todos los caracteres.
4.2.2.7 A continuación se realizaron las pruebas de
transmisión del teleimpresor bajo prueba.
Siguiendo con las opciones que presenta el menú
de pruebas:
- Al presionar la tecla del numero 4, el simulador de
130
linea está' listo a recibir cualquier texto de hasta máximo
200 caracteres terminado en -f, que luego se lo
ran
3retransmitirá al telex.
- 4
texto de prueba.teleimpresor siemens 1 1000s en prueba. f
TEXTO DE PRUEBA.TELEIMPRESOR SIEMENS T1000S EN PRUEBA. +
En el -caso particular de que el operador se sobrepase el
máximo de caracteres admisibles, el simulador de linea
automáticamente envía una secuencia de 20 letras T o 5,
por medio de las cuales se interrupe la transmisión y
seguidamente saldrá impreso en el papel MEMORIA LLENA y a
continuación se retransmitirá* el texto- que fue aceptado
por el simulador de linea.
4
en el teleimpresor tIOOOs de siemens, tanto la redacción de losmensai es como el establecimiento de las comunicaciones telex leresultaran ahora mas sencillos, la función awsb permite transTTTTTTTTTTTTTTTTTTTTTTTTTMEMORIA LLENA.
EN EL TELEIMPRESOR T1000S DE SIEMENS, TANTO LA REDACCIÓN DE LOSMENSAJES COMO EL ESTABLECIMIENTO DE LAS COMUNICACIONES TELEX LERESULTARAN AHORA MAS SENCILLOS. LA FUNCIÓN AWSB PERMITE Ti
- Por último al presionar la tecla del numero 5 , el
simulador envía el indicativo programado y pide luego el
indicativo del colateral al transmitir la cruz de malta.
El teleimpresor envía su indicativo que es almacenado en
la memoria del simulador y después de un lapso de tiempo
131
de no recibirse caracteres, automáticamente se añade el
carácter +, con lo que el indicativo del colateral es
repetido finalizando la prueba.
51234 MMC ED322014 Lacsa ed.22014 LACSA ED.-f-
4.2.2.8 En este punto de las pruebas el programa permite
acceder a cualquiera de ellas. En caso contrario es
suficiente presionar la tecla del numero 6 y la opción de
acceso finaliza. En el teleimpresor se imprime GRACIAS ,
que indica la finalización de las pruebas.
6
G R A C I A S
tñ
La única manera de reinicializar el programa es realizando
la acción de RESET en el interruptor de OPERACIÓN. .
4.3 SIMULACIÓN Y DETECCIÓN DE FALLAS.
Otro aspecto importante dentro de las pruebas
realizadas con el simulador de linea telex, fue la de
provocar cierto tipo de fallas y determinar si el equipo
es capaz de detectarlas, para lo cual se efectuaron las
siguientes pruebas:
- El simulador de linea esta diseñado de tal manera
que en primer lugar verifica las funciones de transmisión
132
y recepción del "terminal telex con el que se encuentra
acoplado. En caso de no concluir esta fase no proseguirá
con el resto de pruebas, dando una indicación de error.
- Para comprobar lo dicho anteriormente se simulo, el
lazo de corriente abierto, manteniendo desconectada la
linea telegráfica. En forma clara se observo que al no/ /*
poder establecerse el lazo para transmisión y recepción,
el simulador dio indicación de error, mediante el led
respectivo. También se obtuvo indicación de error al
desconectar la tarjeta de transmisión de la maquina de
telex.
Comunmente se presentan los siguientes problemas:
La velocidad de transmisión y recepción normalizada es de
50 baudios, si por alguna razón un terminal telex no esta
trabajando a esta velocidad los mensajes que se
intercambien estaran alterados o en su defecto
intelegibles, por esta razón no se puede establecer la
comunicación entre el terminal y el simulador de línea el
cual dará una indicación de error.
Para verificar este caso se programo la maquina para que
opere a otra velocidad de transmisión, 75. 100 o 200
baudios y los resultados fueron los esperados.
Cuando el nivel de corriente en el lazo es inferior o
superior al nivel requerido por el teleimpresor, este no
es capaz de reconocer una llamada, ni tampoco de iniciar
una, en este caso, al igual, no es posible establecer la
comunicación entre el teleimpresor y el simulador de
linea, obteniéndose señal de error. Esto fue simulado en
133
el primer caso colocando una resistencia de 2.2 kohmios en
serie con la linea para limitar la corriente. El aumento
de corriente se simulo al cortocircuitar la resistencia
limitadora de corriente R14 del interface analolgico, y en
los dos casos se obtuvieron los resultados esperados.
El hecho de que en el simulador de linea se tenga
indicación de error condiciona al operador a revisar
nuevamente todas las conexiones realizadas, si una vez
verificadas estas, la señal de ERROR persiste, entonces se
puede estar seguro de que en realidad existe algún
problema en la maquina telex.
En caso de no obtener señal de error., el simulador de
linea continua con su rutina, la cual prueba funciones de
transmisión y recepción; ademas de la consiguiente
verificación de la correcta impresión de todo el set de
caracteres.
134
CAPITULO 5 CONCLUSIONES Y RECOMENDACIONES
5-1 UTILIZACIÓN DEL SIMULADOR DE LINEA EN LA
REPERACION DE TELEIMPRESORES
5-2 PROYECCIÓN FUTURA DEL PROYECTO
5-3 TENDENCIAS DENTRO DE ESTE CAMPO
135
5-1 UTILIZACIÓN DEL SIMULADOR DE LINEA EN LA
REPARACIÓN DE TELEIMPRESORES.
El simulador de linea construido esta previsto para
la puesta en servicio y comprobación de teleimpresores que
están equipados con interfaces de linea cuyas
características son 40 mA 120 Vdc y velocidad de
transmisión de 50 baudios.
Este simulador resulta de suma utilidad cuando se
esta poniendo a punto para servicio un teleimpresor y mas
aun si no se dispone de una linea telegráfica, pues con el
simulador de linea es posible comprobar las funciones
básicas de operación en linea, como son transmisión y
recepción.
Para comprobación de teleimpresores es también muy
utilizado el simulador de linea, asi se tiene por ejemplo:
que el daño mas común que se presenta es la inhabilitación
del servicio por parte de la central telex de ISTEL, en
este caso se hace imposible la recepción y transmisión de
mensajes o en el mejor de los casos, los mensajes
recibidos y/o transmitidos son inentendibles; en muchas
ocasiones puede existir la duda razonable de que el daño
no proviene de la central ; sino que se debe a una averia
en el teleimpresor; en estos casos resulta muy útil el
simulador de linea, pues con el es posible verificar sin
lugar a duda, que el teleimpresor se encuentra en buen o
mal estado de funcionamiento.
136
5-2 PROYECCIÓN FUTURA DEL PROYECTO
Las características de diseño del proyecto que se ha
presentado ofrece una potencialidad muy amplia en futuras
aplicaciones.
La parte de control que constituye un sistema con
microprocesador para aplicaciones generales, el cual puede
fácilmente ser expandido en lo referente a capacidad de
memorias, tanto ROM como RAM > como a otro tipo de
periféricos similares al de comunicaciones programable ya
incorporado, permite que ; partiendo de la misma
configuración de hardware , se incorporen nuevas funciones
al proyecto actual , como también se adapte fácilmente
para realizar otro tipo de pruebas a otros equipos según
sus requerimientos.
Los diferentes proyectos podran exigir que se modifique
el programa solamente y se mantenga el circuito igual al
prototipo^ o se realicen cambios también en el circuito,
estos últimos mas bien en el circuito de interface ya que
los requerimientos de señalización, niveles de voltaje,
niveles de corriente, señales de control, etc. seguramente
serán diferentes.
En la misma linea del prototipo para probar
teleimpresores se podrían implementar nuevas funciones
como por ejemplo:
- Pruebas de transmisión y recepcio'n con diferentes
niveles de distorsión, tanto en la velocidad de
137
transmisión como en la forma de onda de los niveles de
corriente. Los incrementos para implementar este tipo de
pruebas serian en el programa como también a nivel de
nuevos elementos en el circuito de interface.
- Implementacion de elementos de control., para
introducción de datos y visualisacion, en el prototipo, es
decir un teclado y una pantalla que permita efectuar las
pruebas al teleimpresor de una manera remota, esto es,, sin
operar el teclado del teleimpresor y ver los resultados en
su impresor o pantalla,
- Configuraciones en el circuito de interface que
permitan pruebas para otro tipo de conexiones del
teleimpresor; como por ejemplo en conexión punto a punto.,
centrales a cuatro hilos, con diferentes velocidades de
. /transmisión ,etc.
- Pruebas de un teleimpresor, con la posibilidad de
registrar las lecturas de algunos parámetros de su
funcionamiento, almacenarlos para _ posteriormente
compararlos con los registros de otra maquina.
5-3 TENDENCIAS DENTRO DE ESTE CAMPO
En la linea de equipos que utilizan, como medio de
enlace para la transmisión y recepción de datos, elementos
y protocolos de comunicación y control serial similares a
los utilizados por los teleimpresores, tendríamos:
puertos de comunicación serial con señalización RS232 ,
138
RS232C que es un STANDARD INDUSTRIAL que ha tenido una/- /
gran difusión en transmisión de datos, con este protocolo
se enlasan dispositivos como:
- IMPRESORES- TERMINALES- MODEMS- PLOTERS- LECTORES ÓPTICOS- PROGRAMADORES Y CONTROLADORES NUMÉRICOS- ETC.
Las posibilidades en este campo son muy amplias y día a
día aparecen nuevos productos con este Standard. Los
equipos igualmente se han vuelto ma's seguros y
sofisticados en cuanto a su funcionamiento y presentan un
alto grado de fiabilidad lo cual sumado a las
posibilidades de auto chequeo y autodiagnóstico de fallas
facilita las labores de mantenimiento y servicio; sin
embargo el diseño de equipo que verifique las condiciones
de transmisión por simulación.de una de las partes,
siempre sera" de una gran utilidad.
El gran desarrollo actual de las redes de datos,. los
sistemas integrados de información., servicios públicos en
áreas locales (LOCAL ÁREA NETWORKS) .etc. nos dan una idea
del grado de potencialidad de esta parte de la
electrónica.
Estas proyecciones futuras que implican nuevas fuentes de
trabajo exigen igualmente un esfuerzo de estudio y trabajos ^
para los profesionales de la rama electrónica como también
de las instituciones educativas que desarrollan estas
profesiones.
139
ANEXOS
ANEXO 1.
MANUAL DE OPERACIÓN DEL SIMULADOR DE LINEA DE TELEX
1.1 DATOS TÉCNICOS
DIMENSIONES Y PESO.DIMENSIONES TOTALES.-
DATOS ELÉCTRICOS:
ALTURA:ANCHO :PROFUNDIDADPESO:
20 cm.20 cm.9 cm.6 Kg.
TENSIÓN DE ACOMETIDA: 110 Vea
REGÍMENES DE SERVICIO: SEMIDUPLEXCOMUNICACIONES AUTOMÁTICAS,
1.2.1 ELEMENTOS DE MANIOBRA Y DE INDICACIÓN.
En el gráfico de la fig.Á.l se muestra una fotografía
en la que se presenta detalladamente la función que
cumple cada uno de los controles del panel de operación
del SIMULADOR DE LINEA DE TELEX construido.4 x 2 3 .
MANUAL DE OPERACIÓNFIG. A.l
1. miliamperímetro para medición de corriente en la línea.2. foco: red conectada.3. fusible.4. interruptor para encendido/apagado de la red.5. led: indicación de recepción.6. led: indicación de transmisión.7. led: indicación de error.8. interruptor de operación, Reset/Run9. terminales para comprobacio'h de conexión a la toma
telegráfica.10.toma telegráfica.11.interruptor de polaridad.
1.2.2.ACOMETIDA DE RED.
El simulador de línea es conectado a la red por el
cable de acometida disponible.
Se encenderá el foco indicado con 110 V. cuando el
interruptor correspondiente se ponga en la posición ON.
1.2.3 CONEXIÓN DE COMPROBACIÓN DEL TELEIMPRESOR AL
SIMULADOR DE LINEA.
- Establézcase según 1.2.2 la acometida a la red
manteniendo el interruptor de encendido en la posición
OFF.
— Colocar en la posición de reposo (+) el interruptor
POLARIDAD.
- Colocar el interruptor de OPERACIÓN en la posición
RESET.y*
- Enlazar el conector telegráfico del teleimpresor bajo
prueba a la toma telegráfica disponible en el simulador
de linea.
- Alimentar el simulador de linea, posicionando en ON
el interruptor de encendido.s s
— El miliamperímetro disponible indicara 5 mA,
corriente de reposo.s
- Cambiar a la posición indicada con (-) el interruptor
de POLARIDAD; la aguja en el miliamperimetro cambia de
polaridad y- sube a 40 mA. aproximadamente, entonces el
£ teleimpresor arranca.
- Cambiar a la posición RÜN el interruptor de operación
y el programa almecenado comienza a correr, posibilitando
realisar funciones de transmisión desde el simulador de
linea, las sedales sobre la linea se hacen visibles en
forma de desviaciones de la aguja en el miliamperimetro.
1.2.4 Con el simulador de linea se verifican las
fjf. siguientes funciones:
— En primer lugar se prueba si se llevan a cabo las/ /
funciones de transmisión y recepción entre el simulador de
linea y el teleimpresor, el simulador de linea envía- la
cruz de malta (petición del indicativo), y el diodo
indicador de transmisión (TX) se enciende, de forma
semejante, el momento de recibir el indicativo, el diodo
indicador de recepción (RX) se enciende.
jüüj 22014 Lacsa ed .
- En caso de no verificarse las funciones de transmisión
y recepción se encenderá el diodo indicador de error
(EHROH) y no se proseguirá con el resto de pruebas.
- En operación normal, una vea recibido el indicativo,
después de un corto tiempo se imprimirá en el teleimpresor:
C DESEA EL MENÚ DE SELECCIÓN DE PRUEBAS ? S/N
El operador puede optar por presionar S o N, en caso de
presionar S; el menú de selección de pruebas sera impreso:
UI
UlS I S T E M A P A R A
tf)K/J R E V I S I Ó N Y P R U E B A D h
T E L E I M P R E S O R E S
AA M E N Ú D E P R U E B A Sífl
RECEPCIÓN:
1 RECEPCIÓN DE TEXTO2 RECEPCIÓN DE LETRAS
,f- ¿ 3 RECEPCIÓN DE NÚMEROS Y F I G U R A S
LÜ T R A N S M I S I Ó N :
tí) 4 R E P E T I C I Ó N5 I N T E R C A M B I O DEL I N D I C A T I V O CON R E P E T I C I Ó N
QUE NUMERO ?
Gracias al menú de selección, el operador puede escoger
cualquiera de las opciones disponibles, 1,2,3,4,5,6 o S.
- Al presionar N, el simulador de línea se quedara en
espera de recibir una de las opciones disponibles en el
menú: 1,2,3,4,5,6 o S.
Las opciones 1,2 y 3 constituyen las pruebas de recepción
del teleimpresor. Las opciones 4 y 5 las de transmisión y
la opción 6 es la salida del conjunto de pruebas posibles,
- Al presionar la tecla del numero 1 del teleimpresor se
imprimirán los textos standard para pruebas en
transmisión.
52 -2. TEXTO
LA BANDERA DE LOS TRES COLORES ES SIEMPRE LA MAS BELLA Y• NOSOTROS QUEREMOS AQUELLA PUES NOS DIO LA LIBERTAD .
— THE QUICK BROWN FOX JUMPS OVER THE LAZY DOG
- Al presionar la tecla del numero 2 del teleimpresor, el
simulador de linea enviara el set de letras disponibles en
el teleimpresor.
2LETRAS
ABCDEFGHIJKLMNOPQRSTUVWXYZ
- Al presionar la tecla del numero 3 del teleimpresor, el
simulador de línea enviara el set de números y figuras
disponibles en el teleimpresor.
z3NUM Y F I G12345678900$-'-: = ?: ',.-
I U
- Al presionar la tecla del numero 4 del teleimpresor, el
simulador de linea esta listo para recibir un texto
cualquiera el cual sera retransmitido al teleimpresor
cuando el texto finalice con el carácter (+}.
texto de prueba del teleimpresor tIOOOs siemens-H
TEXTO DE PRUEBA DEL TELEIMPRESOR T1000S SIEMENS+
En el caso particular de sobrepasarse en el ' texto de
prueba un máximo de 200 caracteres, el simulador de línea
interrumpirá la transmisión enviando una secuencia de T o
5 y a continuación indicara* MEMORIA LLENA ,
retransmitiendo entonces, únicamente el texto recibido
hasta 200 caracteres.
Los circuitos integrados (ic) pueden clasificarse en lineas generalesen dos grandes grupos : circuitos integrados lineales constituidosprincipalmente por amp lif icadore.s , y circuitos integ
TTTTTTTTTMEMORIA LLENA..
LOS CIRCUITOS INTEGRADOS (IC) PUEDEN C L A S I F I C A R S E EN LINEAS GENERALESEN DOS GRANDES GRUPOS : CIRCUITOS INTEGRADOS LINEALES CONSTITUIDOSPRINCIPALMENTE POR AMPLIFICADORES, Y CIRCUITOS I +
- Al presionar la tecla del numero 5 , el simulador de
linea envía el indicativo que tiene programado y pide el
correspondiente indicativo al teleimpresor mediante la>
cruz de malta, -el teleimpresor responderá con su
indicativo y después de un lapso de tiempo en que el
simulador no reciba ningxin carácter, aproximadamente 30
segundos, el simulador de linea retransmitirá el
indicativo recibido del teleimpresor.
c
1234 MMC EDO22014 Lacsa ed.22014 LACSA ED.-h
- Si el operador desea repetir alguna de las pruebas o
todas, puede hacerlo en cualquier momento, en cambio, si
desea terminar con las mismas, al presionar la tecla del
numero 6 del teleimpresor se finaliza.
I is=6GRACIAS
— Si se desea realizar nuevamente una o todas las pruebas,
la única forma de reingresar a ellas es haciendo una
operación de RESET.
sANEXO 2.
En este anexo se presentan las hojas de datos de los
dispositivos electrónicos utilizados en la construcción
del simulador de linea de telex .
LINEARINTEGRATED CIRCUITS
SERIES uA7800POSIT1VE-VOLTAGE REGULATORS
BULLETIN NO. DL-S 12386, MAY 1976-REVISEO SEPT6MBER 1977
3-Terminal Regulators
Output Current up to 1.5 A
No External Components
Internal Thermal Overload Protection
Direct Replacements for Fairchitd ^A7800 Series
High Power Dissipation Capability
internal Short-Círcuit Current Limiting
Output Transistor Safe-Area Compensation
tíescription
Thís seríes of fixed-voltage monolíthic integrated-circuit voltage regulators is desígned for a wide rangeof applícations. Tnese applications include on-cardregulation for elímination of noise and dístributionproblems associated with single-point regulation. Oneof these regulators can deliver up to 1.5 amperes ofoutput current. The ¡nternal current limiting andthermal shutdown features of these regulators makethem essentially ímmune to overload. In addítion touse as fixed-voltage regulators, these devlces can beused with external components to obtaín adjustableoutput voltages and currents and also as the power-pass element ¡n precisión regulators.
rchernatic
lu»» thovwn ara nomln«l and In ohmt.
NOMINALOUTPUT
VOLTAGE5 V6 V8 V
8,5 V10 V12V
15 V
18 V22 V24 V
REGULATOR
UA7805CUA7806CuA7808CUA7885CUA7810CUA7812C
. UA7815CUA7818CUA7822CUA7824C ./
KC PACKAGE
|TOP VIEWI
TO-220AB
Copyright © 1977 by T«x«» Initrumant» Incorporai«d
TEXAS INSTRUMENTSINCORPORATED
'SERIES uA7800POSITIVE-VOLTAGE REGULATORS
absoluta máximum ratíngs over operating temperatura ranga (unless otherwise noted)
Input voltagauA7822C,uA7824CAll oibars
Continuous total díssipatlon at 25° C (ree-aír temperature [sae Note 1)
Continuoui total disiipatíon at (or balowl 25" C casa temperatura [see Not« 1)Operatíng íraa-aír, case, or virtual junciion tamparature ranga
Storage temperatura rangeLead temperature 1 /1 6 ínch from case (or 1 0 seconds
uA73 C
40
35
2
15
0 to 150
-65 lo 150
260
U*T
V
'rt
*'C
c'c
No» 1: For oporatJon abova 25 C ir a*-* ir or caía lampara tur», ref«r to DisslDaiíon Deratinq Curv»», Figure 1 ana Figure 2.
\
E
FREE-AIR TEMPERATUREDISSIPATION DERATING CURVE
1800
1600
1400
1200
1000
800
600
400
200
n
\ Deratjn
B(JJA =
\ factor =
62.5°CA
\°
V
\ \5
50 75 100- 125 150
TA—Free-Aír Temperature—°C
16
3 14
c•2 12
5 '°
CASE TEMPERATUREDISSIPATION DERATING CURVE
\
Derating factor - 0.25 W/°C
above90°C
\5 50 75 100 125 1*
TC—Case Temperature-aC
FIGUHE2
recommended operating conditions
Input voltaje, V|
UA7805CUA7806CUA7808CUA7885CUA7810CUA7812CUA7B15CUA7818CUA7822CUA7824C
Output currem, IQOperating virtual ¡unciion tamperature, Tj
MIN MAX7 25
8 2510.5 25
10.5 2512.5 28
14.5 30
17.5 30
21 3325 3627 38
1.5
0 125
UWT
V
A
'C
TEXAS INSTRUMENTS[ N C O H H O K A I E D
150
TYPES UA7805C, uA7806CPOSITIVE-VOLTAGE REGULATORS
uA7805C eléctrica! characteristics at specified virtual junction temperature,V| = 10 V, IQ = 500 mA (unless otherwise noted)
PARAMETER
Outout voltagí
Input regulntlon
Riople rejectíon
Output regularon
Output resiuanca
Tempsratura coefficíent
of output v o lia ge
Output nolis voltage
Dropout vo llago
Blas current
Blai current chango
Short-circuit output current
TESTCONDITlONSt
IQ ' 5 mA to 1 A, V] - 7 V to 20 V,
P < 15W
V| -7 V to25 V
V] -8 V to 12 V
V| - 8 V to 18 V, f - 120 Hz
IQ " 5 mA to 1.5 A
IQ - 250 mA to750mA
f - 1 kHz
IQ - 5 mA
f - IQHzto 100 kHz
10-1 A
Vj - 7 V to 25 V
IQ • 5 mA to 1 A
Peak output currsnt |
25° C
0"Cto 125"C
25° C
O'C to 125"C
25° C
0°C to 125"C
0°C to 125°C
25" C
25" C
25° C
O a C t o 125° C
25" C
25 *C
UA7805C
MIN TYP MAX
4.8 5 5.2
4.75 5.25
3 100
1 50
62 78
15 100
5 50
0.017
-1.1
40
2.0
4.2 8
1.3
0.5
750
2.2
UNIT
V
mV
dB
mV
ri
mV/°C
nV
V .
mA
mA
mA
A
uA7806C alectrical characteristics at specífied virtual ¡unction temperature,V¡ = 11 V, IQ = 500 mA (unless otherwise noted}
PARAMETER
Output voltage
Input regulatlon
Ripple rejecrion
Output regulation
Outout rniítanca
Temoaraturo coofflcient
of output voltage
Outout nolio voltage
Oropout voltage
Biai currenl
Blat current chango
Short -circuí t output current
Penk output current
TESTCONDITIONS^
I0 - 5 mA to 1 A, V] - 8 V to 21 V,
P < 15W
Vj - 8 V to 25 V
V| =-9 V to 13 V
V | -9 V to 19 V, f - 120 Hz
IQ " 5 mA to 1.5 A
IQ * 250 mA to 750 mA
f • 1 kHz
IQ • 5 mA
í- lOHzto 100 kHz
10- 1 A
V| -8 V to25 V
IQ " 5mA to 1 A
25" C
0°C to 125°C
25" C
0°Cto 125" C
25° C
08C to 125"C
O'C to 125"C
25° C
25° C
25" C
0"C to 125°C
25" C
25" C
UA7806C
MIN TYp MAX
5.75 6 6.25
5.7 6.3
5 120
1.5 60
59 75
14 120
4 60
0.019
-0.8
45
2.0
4.3 8
1.3
0.5
550
2.2
UNIT
V
mV
dB
mV
n
mV/"C
íJV
V
mA
mA
mA
A
fAII ch«racT«rlttlci «r» m«a*urad wlth » capacitor serón th« Inout of 0.33 jiF and a capacitor acro« tha outpui of 0.1 pF. All charactarlitict
• xcapt noli* voltag* *nd rlpol» rv{actlon r*tlo ar« msoiured utíng puh« tachnlquM (tw ^ 10 mi, duty cyclni *" 5%). Oumut voltnqe changei
du« to chang« In Intsrnal t«moBf»tur« mutt ba t«k«n Into «ccount inparnialy.
TEXAS INSTRUMENTSI N C O U P O M A Í ED
151
TYPES UA7808C, uA7885CPOSITIVE-VOLTAGE REGULATQRS
uA7808C electrical characteristics at specified virtual junction temperature,Vi = 14 V, lg = 500 mA (unless otherwise noted)
PARAMETER
Outpui voltage
Input regulación
Ripgle rejeciíon
Output regulation
Outpuí reststance
Temperature coeflicient
of output voltage
Ouiput nolse voltage
Dropout voltage
Bias currem
Bras current change
Shon-circuit output current
Peak output current
TESTCONDITIONST
IQ u 5 mA to 1 A, V j = 10.5 V to 23 V,
P < 15 W
V] - 10.5 V to25 V
V| - 11 V to 17 V
V| - 11.5 Vio 21.5 V, f - 120 Hz
IQ " 5 mA 10 1.5 A
IQ - 250 mA lo 750 mA
f - 1 kHz
¡O " 5 mA
f = lOHzto 100 kHz
IQ- 1 A
V| - 10.5 V to25 V
!Q = 5 mA to 1 A
25" C
0"C 10 125ÜC
25° C
0°Cto 125°C
25" C
0JC to 125JC
0a Cío 125* C
25" C
25" C
25" C
O^C to 125JC
25" C
25" C
UA7B08C
MIN TYP MAX
7.7 8 8.3
7.6 8.4
6 160
2 SO
56 72
12 160
4 SO
0.016
-O.B
52
2.0
UN1T
V
mV
aB
mV
n
mVfC
UV
V
J.3 8 | mA
1
0.5
450
2.2
mA
mA
A
uA7885C electrical characteristics at specified virtual junction temperature,V. = 15 V, IQ = 500 mA (unless otherwise notedj
PARAMETER
Output voltaga
Input regulation
RIpple rejection
Output regulation
Output res litan ce
Temperatura coeffícient
of output voltage
Output noise voltaje
Dropout voltage
Blai current
Bíai current change
Short-circult output cu r reñí
Peak output current
TESTCONDITIONST
lO 'SmA to 1 A, V| « 11 V to 23.5 V,
P < 15 W
V) - 10.5 V to25 V
V| - 11 V to 17 V
V| = 11.SVto21.SV, f - 120 Hz
IQ = 5 mA to 1.5 A
IQ " 250 mA to 750 mA
f • 1 kHz
IQ ^ 5 mA
f - 10 Hz to 100 kHz
IQ- 1 A
V| * 10.5 V to 25 V
IQ.* 5 mA to 1 A
25° C
0°C to 125"C
25" C
O'C to 125"C
25° C
0°C 10 125"C
0°Cio 125°C
25° C
25° C
25 JC
0°C to 125°C
25" C
25" C
UA7885C
MIN TYP MAX
8.15 8.5 8.85
8.1 8.9
6 170
2 85
54 70
12 170
4 SS
0.016
-0.8
55
2.0
4.3 8
1
0.5
450
2.2
UNIT
V
mV
afl
mV
n
mVrc
Í*V
V
mA
mA
mA
A
1 All characterhtici are maaiured wlth a capacitar acron trie ínpu[ al 0.33 ^iF and a capacitor aero» trie autput of 0.1 ^F. A[| cnar»ci*<!itia
• xcapi noli» volt«9« and ripple rejeciion ratio are mea*urad u»!ng pulíe Tacnniquot (t^, < 10 mi. auty cycleí < 5%). Output valug* en«^«
du« to changa* ln In(ernal temperatura rnutt be takan into account separataly.
TEXAS I N S T R U M E N T SINC I IKPOHA I E.Ü
152
TYPES SN54122, SN54123, SN54L122. SN54L123, SN54LS122, SN54LS123,SN74122 SN74123, SN74L122, SN74L123, SN74LS122, SN74LS123
RETRIGGERABLE MONOSTABLE MULTIVIBRATORS
D-C Tríggered from Active-Hígh orActive-Low Gated Logic Inputs
Retriggerable for Very Long OutputPulses, Up to 100% Duty Cycle
Ovenridíng Clear Tarminates Output Pulse
Compensated for VGC and TemperaturaVaria tíons
'122, 'L122, 'LS122 Have InternalTiming Rasistors
'122,'U122.'LS122FUNCTIONTABLE
'123,'L123,'LS123FUNCTIONTABLE
CLEARL
X
H
H
H
H
H
H
\
INFUTSAl A2 B1 82
X X X X
H H X X
X X X L
L X T H
L X H I
X L H t
H 1 H H
( 1 H H
1 H H H
L X H H
X U H H
OLJmJTSo aU H
L HL HL H
A T-Tn v
n i/n. uJT. I/n \J-J-L T_rji. TJ-
INPUTSCLEAR
L
X
X
riHt
A aX X
H X
X UL t
1 H
L H
QUTPUTSQ Q
L HL HL H
JT. VJT. T-TJT. U"
S«* «xpUnition of funciion tabla* an pay» 3-ñ,
descríption
These d-c triogered multivibratars feature output
pulsa width control by three methods. The basíc
pulsa time is programmed by selectíon of external
resistance and capacitance valúes (see typícal applica-
tion data), The '122, 'L122, and 'LS122have ínternal
timing resístors that allow the circuíts to be used wíth
only an axternal capacitor, íf so desired. Once
triggered, the basíc pulse width may be extended by
retriggering tha gated low-level-active (A) or high-
level-actíve (B) ¡nputs, or be reduced by use of the
overriding clear. Figure 1'íllustrates pulse control by
retriggering and early clear.
" The 'LS122 and 'LS123 are provided enough Schmitt
hysteresis to ensure jitter-free triggering from the B
ínput with transhion rates as slow as 0.1 millívolt pernanosecond.
SN5dl22,SN54LS122... J OR WSN54L122 ...J OR T
SN74122, SN7AL122, SN74LS122... JOR N[TOP VIEW) {SEE NOTES! THRU 4|
Al AZ 31 B2 CLR fl GND
logíc: iee funcilon tabla
C—No ini«rnal eonnaction.
SN54123.SN54LS123 ... J OR WSNS4U23 .. . J
SN74123,SN74L123,SN74LS123...J OR N(TOP VIEW) (SEE NOTES 1 THRU 4)
logic: toa function tabla
NOTES; 1. An «xur2. To u» tn
3. For imo
•1 tlmlng c»o*clio> !nt*rn>l limlng r »!*ior o( '122. 'U122
w"«n C,x,
r 'LS 122, ct Rirl
4. To abuln vtriabl* pulí* wldtni, con nocí *n »m»rn«l v*rlabl« r«Í>t>nci b«two«n ñ|m or H»xt/C,Kt and '
6-7B TEXAS INSTRUMENTSI N C O R P O R A T E O
rO«T OFFICE «O* SOll . D*0_L>,*, TCXAS 7*133
TYPES SN54122, SN54123, SN54L122, SN54L123, SN54LS122, SN54LS123,S'N74122, SN74123. SN74L122, SN74L123, SN74LS122, SN74LS123
RETRIGGERABLE MONOSTABLE MULTIVIBRATORS
fcwiption (continuad)
L . L"TOUTPUT WITHOUT HET
OUT?UT PULSE CONTROL US1NG HETHICJGER PULSE
OUTPUT WITHOUT CLEARI
OUTfUT rULSE CONTROL US1NC CLEAR 1NPUT
NOTE: B«trlg9«r pulí* mutt not it«n D«for» 0.22 C8J(t [In plcoínrsdi) nnnoj*condj «(t»r orovloui trlgo^r pu
rt*n«¡a of ¡nputj and outputs
FIGURE 1-TYPICAL 1NPUT/OUTPUT PUUSES
'122. '123. 'L122, 'U 123 CIRCUITS
EQUIVALENT OF EACH INPUT
rn
ClMflnputiof'122,'123:
Othw Inpuu ai '122, '123!
Clw inputi o( 'L122, 'L123!
Oth»r lr>ouw of 'L122, 'L123:
- 2 kn NOM
- 4 kn NOM
- 4 Vil NOM
- 8 kn NOM
TYPICAL OF ALL OUTPUTS
'122/123; R - 100 U NOM'L122,'L123: R - 200 n NOM
'LS122.'LS123 CIRCU1TS
EOUIVALENT OF EACH INPUT
17kíl NOM
TYPICAL OF ALL OUTPUTS
TEXAS I N S T R U M E N T S1NCORPORATED
6-77
TYPES SN54122, SN54123. SN74122, SN74123RETRIGGERABLE MONOSTABLE MULTIVIBRATORS
recommended operating condítions
SuppJy voluo», VccHIgh-l«v*l output curront, IQHLow-javal output current, |QI_
Pulía wídth, tw
Extornol tíming rwlitanca, R9xtExtornaJ capacitanca, CBXt
Wiring ca pac ¡tanca at R9xV-flXt terminalOparatlng fr»»-aír temperatura. TA
SN54'
MIN NOM MAX
4.5 5 5.5
-800
16
40
5 25
No reitriciíon50
-55 125
SN74'
MIN NOM MAX
4.75 5 5.25
-800
16
40
5 50
No raitriciion50
0 70
UNIT
V
pA
mA
ni
Ül
PF
"c
eléctrica! characteristics over recommended free-air operating temperatura range (unless otherwíse noted)
PAflAMETER
V|H Hlgh-lavel Input voltagaVIL Lovvleval input voltageVIK Input clamp voltaoe
VQH Hlgh-lavel output voltage
VQL Lowlavel output voltaga
1| Input current ai máximum ínput voltagn
IjH Higri-leval input current
I|L Low-levfll ínput current
Data inpul»Clear ínputData ínputjClear input
IQS Short-ctrcuit outpui currenr*ICC Supplv curren! (quíeicent or trigflerad)
TESTCONDmONSt
VcC'MIN, l| -— !2mAVcc " MIN, IQH " -8°° MA,Sea Note 1Vcc " MIN, IQL * '6 mA,See Note 1Vcc ' MAX, V, - 5.5 V
VCG ' MAX, V| -2.4 V
Vcc " MAX, V| - 0.4 V
VCc " MAX, See Note 5VCc " MAX, Sea Notei 6 and 7
'122
MIN TYPl MAX'123
MIN TYPt MAX2 | 2
0.8 | 0.8-1.5
2.4 3.4
0.2 0.4
140
80
-1.6
-3.2-10 -^0
23 28
-1.5
2.4 3.4
0.2 0.4
140
ao-1.6
-3.2-10 -40
46 66
UNIT
VV
V
V
V
mA
fiA
mA
mA
mA
TFor condltloni t í una*r r»cornfn*no»a op*r*tlng eonaltlon».•* MIN or MAX, uw th« v«lu« *oÍAI1 tVPtc»! V«/UM .r« .t Vcc - 5 V, TA • 2S°C.*Noi mor* th»o on* output Motila b« ihortvd n * tlm«.NOTES; 5. G round C,xt to m««^Jr« VQH »t a, VQL ai Q, or IQS «t Q, C,Kt li og«o to rn«"Uf* VQ^ «t Q, VQ¡_ «t Q,
6. Qul**c«nt ICG '* m»-"Jr«d (ifisr cl»«rinoJ wltn 2.4 V aap|[*d to «II cl*«r ana A Inpu», B Inpun ground«d,• Q.02 ^F, .nd R,Rt - 25 kíl. fl|nt at '122 U op»n.
'• IGC '* m»»»ur*o |n th« trlga«r*d it»t» wltn 2.4 V fcpllta to >ll cl»*r »nd B Inouti, A Inputi ground»d, al0.02 MF, .nd R^t - 25 WÍ1. ñ¡nl oí '122 I» op-n.
swítchína characteristics, VCG = 5 V, TA = 25° C, see note 8
or IQS al °-*l\i oo«
OUTPUU op«n,
. PARAMETEHl
'PLH
tpHL
^PHLtPLHTWQ Imln)
lwQ
FROM(INPUT1
A
B
A
B
ClMf
Aor B
Aor B
TO
(OUTPUT1
Q
aQaQ
Q
TESTCONOITIONS
CBXT-O. f lex i -SkO,CL-15pF, RL-400Í1
C,xt - 1000 pF, Rext - 10 kfi,
CL-15pF, RL-400n
•122
MIN TYP MAX
22 33
19 28
30 40
27 36
18 2730 40
45 65
3.08 3.42 3.76
'123
MIN TYP MAX
22 33
19 2830 4027 3618 2730 4045 65
2.76 3.03 3.37
UNIT
ni
m
ni
IU
M»
1 TPL.H m Pfoo«««lon a«l«v tlm«, |otput. * prop»g»tlon d*ltv Tlm«, hlgt^Q » wldtn of PU[M it outnut Q
NOTE 8: Lofrd clrcult »na volt*o« w
-l«v«l ourout-l*v«J ourout
B-78 TEXAS I N S T R U M E N T SINCORPORATED
QFFICI »OX S01J O*LL>», TCXAI 75133
TYPES SN54L122, SN54L123, SN74L122, SN74L123RETRIGGERABLE MONOSTABLE MULTIVIBRATORS
recommended operating conditíons
Suooíy vollsge, VGCH(gh-Jwv«< outout cutT*rrt. IQH
Low"4«v»l outpui cU(T«nt, IoL
Pulw widtfi, t«
cxtmnaJ timing romanea, HemExterné csoscitaoc», C*xt
Wirinq caoacitance ai Rjxt/^xt terminalOtw»ting fre«-«¡r tamperature, TA
SN5-»L* | SN74L'
MIN NOM MAX
4.5 5 5.5
-7-1OO
a50
5 25
No mtríciion
50
-55 125
MIN NOM MAX
4.75 5 5.25
— 40Q
3
50
5 50
No rwtrictlon
50
0 70
UNIT
V
MA
mA
m
kn
PF
•c
electrical cha ráete rirti es over recommended free-aír operating temperatura range (unless otherwrse noted)
PARAMETERV|H HigrHevel Inout voltageVIL Lowjeve1 inout valtageVIK Inout clamo volt age
VQH Hfgh-level ourout vohngt
VQL Low-Iev*l outout voligge
l| Inout eurrent ai máximum inout voltag*
I]H Hlgh-level inout eurrent
I|L Low-í«v«f Input current
'OS Short-circult outout cucrant*
Osu motínCitar inoutData inoutiClear inout
ICQ Suoply eurrent (auieicenf or trlgg*r»dl
TESTCONDITlONSt
VGC "MIN, l[ • -12 mAVGC -MIN, IQH " — toouA,5ee Noie tVcc -MIN, IQI_ " 8 mA,See Note 1VGC -MAX, V| - 5.5 V
VGC * MAX, V, - 2.4 V
VGC -MAX. V| - 0.4 v
VCC-MAX, s««NotB9
Vcc 'MAX, SntNotM IQandU
'U122MIN TYPÍ MAX
2
o.a-1.5
2.4 3A
0.2 0.4
i2040
-o.a-1.6
-5 -20
11 1*
'1.123MIN TYPÍ MAX
2
0.8-1. 5
2.4 3.4
0.2 0.4
UNIT
V
VV
V
V
1 | mA2040
-0.8-1.6
-5 -20
23 33
,,A
mA
mA
mA
rFor condltlaní mown *• MIN or MAX, uu tn» vilu* <a»clM*d und«r r*comm«nd*d oo«f
*All tyolc«J v.íu« w» M Vcc - 5 V, TA - 2S*C.
*Noi mor* m«n on» oumut uiould tu >nort*d ti i tim»,
NOTES: 9. Ground C,Kt lo m«««jr« VQH tt Q, VQ^_ tt Q. or IQJ ti Q. C,Kt I* op*<i to
10. Quf»*c«nl lr;c '' fn«««ur«d (»t»r cí«»rlngl wltn 2.4 V toDl!*d to til cl«w «^
- a02 yf=. »nd ñ,KT - 23 kH. H|n, of 'L122 li ao«i.
11. 'CC '• m«««ur«d (n tfi« irloovrw] it«t» wltn 2.4 V tOOl'xl to til cl«*r «odO.O2 yF, «na fl.Kt - 23 fcíl. Hlnt o( 'L122 H oo»o.
tlng conOltlon*.
m«Mur« VOH »t Q; VQL »tQ. <>r 'OS « °-
id A Inout», B inouti 7round»d. «íl outouti oo
B Inoun, A Inouti grouno*d, *^l outtiun oo*r
switching charactaristics, VCG a 5 V, 25a C, see note 8
PARAMETER1
IPLH
'PHL
IPHLIPLHtv*Q Imin)
t>vQ
FROMIINPUT1
A
' B
A
B
C!*x
Aor B
A or B
TOlocrrPUT)
o
aaaaa
TEST CONDITÍONS
Cext ' 0. Pext - 5 MI,CL - 15 oF, RL- soon
Cex, -400oF, Rt x t - lOKílCL - is oF, RL • soon
'L122MIN TYP MAX
A4 5638 5660 9054 7236 5460 SO90 135
1.7 1.9 2.1
't-123MIN TYP MAX
44 6638 5660 8054 7236 5460 BO90 135
1.3 2.1
UNIT
n»
ni
ni
m
M*
"tp(_H " oroo««»tlon d*try ifm», Iow-io-Mfítv.(••*•< outnut
"*HL * t>roo«««tloo d«l*v tlm«, hl l-l»-low.l«v«4 outout
t Q M vnldttl OÍ DUl«« II OUtCUl Q
NOTE B; Lord clrcuii *nd volt"?* w»v*forrm •<•• ihovm or
TEXAS INSTRUMENTSI H C O M M O H A I E.D
S-79
TYPES SN54LS122, SN54LS123, SN74LS122, SN74LS123RETRIGGERABLE MONOSTABLE MULTIVIBRATORS
recommended operatmg conditions
•
Supply voltage, VQQ
High-)ev«l output current, IQH
Low-Jeva( output current, IQL
Pulsa wídih, tw
Extarnal timing reiistance, R9Xt
ExtarnaJ capacitance, Coxt
Wiring capacitare* at Rext/C«xt I8rm'na'
Oporatíng frea-aír romperá tu re, TA
SNS4.LS1
MIN NOM MAX
4.5 5 5.5
-400
4
40
5 ISO
No restrictlon
50
-55 125
SN74LS-
MIN NOM MAX
4.75 5 5.25
—400
3
40
5 260
No reitriction
50
0 70
UN1T
V
KA
mA
tu
Jen
PF
"c
electrical characteristics over recommended operatíng free-air temperatura range (unless otherwisa noted)
PARAMETEHVIH Hiy'vIuvHl inpui valunu
V(l Lew-leve! mpul voltagtt
VIK Input clamp voltage
VQH Hlgh-level ouiout voltage
VQL Low-Jevel outnut voltaga
|nput current at
' máximum input voltage
1[H High-lavel input current
1)L Low-level inpul curren!
iQS Snort-<:lrcuji output current*
Supply current
(quiüíCBnt or tríggered)
TESTCONDITIONST
Vnc " MIN, I| - -18 mAVcc • MIN, VIH • 2 V,
VIL = V|j_max IQH * — 400 A
Vcc - MIN, V]H - 2 V,
VIL " V|l_max
IOL a * mA
IOL * 8 mA
VC C-MAX, v ¡ - - 7 V
VGC * MAX, V| - 2.7 vVGC " MAX, V| • 0,4 VVCC -MAX
VGC - MAX, Se« Nole 13'LSI 22'LS123
SN54LS' 1 SN74LS'
MIN TYPt MAX
70.7
MIN TYPt MAX
2o.a
-1.5 | -1.5
7.5 3.5
0.25 0.4
0,1
20-0.4
-20 -100
6 1112 20
2.7 2.5
0.25 0.40.35 0,5
0.1
20-0.4
-20 -10O
6 1112 20
UNIT
VV
V
V
V
mA
HA
mA
mA
mA
tpor conaltlant »hown " MIN or MAX, un tn« aporopriat* valúa tooclllcd undar rocommandaa aparatlno condltloni,
ÍAII rypfcal valu« ar* ai Vcc . 3 V, TA • 2S"c.
*Not mor» (h«n ona output inoultJ D« marrad it a tima and dur«tion oí tna íhorr-elrcult (hould not axcsad on« t»conü.
NOTES: 12. To rruMUr* VQJ_| at Q, VQ¡_ ac Q, or IQS al Q- flroond R0xt/caxti «3PlV 2 V to B and eJaar, and pul» A ¡rom 2 V lo Q V.13. Witn «II outpuu op«n and 4.5 V tao\\»a tn all a»t* and claar Incut». Icc it m««»ur«d afur a momantwv ground, m»n A,5 V, i
aopli*d to clock.
switching characteristics, Vcc = 5 V, TA = 25° C, see note 14
PÁRAMETE Rl
IPLH
'PHL
tPHl,
'PLH
twQ (minl
IwQ
FHOM
(INPUT)
A
B
AS
Claar
A ar B
A or B
TO(OUTPUT1
Q
aQaQ
Q
TEST CONDITIONS
C8xl - 0, Rext - 5 Jen.
C L - 15 pF, RL-2kí l
CBXI • 1000 pF, Rext " 10 kfl,
CU- 15 pF, RL-2kI l
MIN TYP MAX
23 3323 44
32 45
34 56
20 27
28 45116 2OO
4 4.5 5
UNIT
ni
ni
ni
ni
M*
1tpl_H a propagaron O»lay tlm», |ow-to-nl8n-'««al output
tp^i_ a prODKatlon dalay tima, nfon-tO'low-l«val outout
t%vQ m vwldtn of pulí* *t output O
NOTE 14: toad circult and voltag» wav«f orm* ar» ifiown on pofl» 3-11.
5*80 TEXAS INSTRUMENTSI N C O R P O R A T E D
TYPES SN54122, SN74122. SN54123. SN74123SN54L122, SN74L122, SN54L123, SN74L123,
RETR1GGERABLE MONQSTABLE MULTIVIBRATORS
TYP1CAL APPLICATION DATA FOR '122r '123, 'L122, 'L123
For pulse wídths when Cext ** 100° P , SeeFigures 4 and 5.
The output pulse is primarily a functíon of theexternal capacitor and resistor. For Cext > 1000 pF,the output pulse width ¡tw) Ís defined as:
, 0,7'tw 3 K " Ry • Cext
RTwhere
K Is 0.32 for '122, 0.28 for '123,0.37 for ' L122, 0.33 for 'L123
RT is in kíí (internal or external timíng resistance.
twis in nanoseconds
To prevent reverse voltage across Cexj, ¡t is recom-mended that the method shown ¡n Figure 2 beemployed when using electrolytic capacttors and inapplications utilizing the clear function, In all aoplica-tions using the diode, the pulse width Ís:
-K .c A+Htw- D - R T - ext^ + RT
KD is 0.28 for'122, 0.25 for'123,0.33 for'L122, 0.29 for 'L123
R.vr í 0,6 Rs.,,mBx.ext 9xt(See recommended oo«rating
condltlons íor Raxtmax.)
To C5X(
terminal
Any sllIcon iwitchlng diodo
- - ludí ai 1N916, 1N3064, etc.
To Rext/cext
terminal
TIMING COMPCNENT CONNECTIONS WHEN
Coxt> IWOpF AND CLEAR IS USED
FIGURE 2
Applications requiring more precise pulse widths (upto 28 seconds) and not requíring the clear feature canbest be satísfied with the '121 or 'U 21.
•"T" Cexi
TIMING COMPONENT CONNECTtONS
FIGURE 3
'122. '123
TYPICAL OUTPUT PULSE WIDTHVí
EXTERN AL TIMING CAPACÍTANOS
'L122TYPICAL OUTPUT PULSE WIDTH
EXTERNALTIMING CAPACÍTANOS
FIGURESv*lu« o( rn[it*nc* «xc*ed th» máximum r»comm«nd«d for u»1
ov«r ih« full t«mD«r«(ur« ri of Ir» SN5<1' and 5N54L' clrculti.
TEXAS I N S T R U M E N T SI N C O R P O R A T E D
6-81
DALL>». TEX*« 7SS32
TYPES SN54LS122, SN74LS122, SN54LS123, SN74LS123RETRIGGERABLE MONOSTABLE MULT1VIBRATORS
TYPICAL APPLICATION DATA FOR 'LS122,'LS123
The basic output pulse width ís essentíally deter-míned by the valúes of exiernal capacitance andtiming resísiance. For pulse widths when Cext <1000 pF, see Figure 7.
When Cext > 1000 pF, the output pulse width ¡sdefíned as:
tw = 0.45 • RT - Cext
where
Rj ¡s ín kfl (internal or external timing resistance.)
Cex [ is¡npF
t ¡s Ín nanoseconds
VGC
í T~S
To Cext To Rext/Cg
tanninal terminal
For best results, system ground should be applied tothe Cext terminal. The switching díode is not neededfor electrolytic capacitance applicatíons.
TIMING COMPON6NT CONNECTIONS
FIGURE 6
OI
100000
10000
1000
100
'LS122,'LS123TYPICAL OUTPUT PULSE WIOTH
vsEXTERNALTIMING CAPACITANCE
10 " 100 1000
Cext—External Timing Capacitance—pF
*Thli ualue of rwls tanca exca«di thn máximum rocomfrundad for ui« ovar
tn« futí tamparatura rana» of th« SN54LS circufts.
6-82 TEXAS I N S T R U M E N T SINCOKPOHAfGD
8085AH/8085AH-2/8085AH-18-BIT HMOS MICROPROCESSORS
Single + 5V Power Supply with 10%Voltage Margina
3 MHz, 5 MHz and 6 MHz SelectionsAvailable
20% Lower Power Consumption than8085A fbr 3 MHz and 5 MHz
1.3 ¡¿a Instruction Cycle (8085AH); 0.8US (8085AH-2); 0.67 p.s (8085AH-1)
On-Chip System Controller; AdvancedCycle Status Information Available forLarge System ControlFour Vectored Interrupt Inputs (One isNon-Maskable) Plus an8080A-Compatible Interrupt
Serial In/Serial Out PortDecimal, Blnary and Double PrecisiónArithmeticDirect Addressing Capability to 64KBytes of Memory
Avaílabie in EXPRESS- Standard Temperatura Range- Extended Temperatura Range
• 100% Compatible with 808SA
• 100% Software Compatible with 8080A
• On-Chip Clock Generator (withExternal Crystal, LC or RC Network)
The lnteí; 8085AH is a complete B bit paraliel Central Processing Unit (CPU) implemented in N-channel,depletion load, siücon gate technology (HMOS). Its instruction set ¡s 100% software compatible with the 8080Amícroprocessor, and it is designed to improve the present 8080A's performance by higher system speed. Itshígh level of system integration allows a minimum system of three IC's J8085AH (CPU), 8156H (RAM/IO) and8355/8755A (ROM/PROM/IO)! while maintaining total system expandabilíty. The 80B5AH-2 and 8085AH-1 arefaster versions of the 8085AH.
The 8085AH incorporates all of the features that the 8224 (clock generator} and 8228 (system controller)provided for the 8080A, thereby offering a high level of system integration.
The 8085AH uses a multiplexed data bus. The address is spiit between the 8 bit address bus and the 8 bit databus. The on-chip address iatches of 8155H/8156H/8355/8755A memory products allow a direct interface withthe 8085AH.
«6 Á ILt t, t, >Oi u ¥
soSI
I R A«SI THST6HST5
INT1NT
AOAD
HOLDJ MLD43 CLKIOUI1
D HEAOY3D3
1 3LE
Figure 1. 8085AH CPU Functional Block DiagramFigure 2. 8085AH Pin
Configuraron
n Ai«mn»« Ho FUtpoiuibílty l<x tn» U** al Any Circuilry Otnw Th«n Clfcuilry Em
•INTEL CORPORATION. 1881.
¡n *n InUl Pfoducl. No Olh*f Ciicuit P*I«it tlc*n«*t *r* lmpU«d.
8085AH/8085AH-2/8085AH-1
Tablc 1. Pin Descriptlon
Symbol
A9-A15
AD0_7
ALE
So.S-i.andlO/M
HD
WR
Type
O
1/0
O
o
o
o
Ñame and Funcllon
Address Bus: The most significan!S bits of the memory address or the8 bits of the I/O address. 3-statedduring Hold and Halt modes andduring RESET.
Multlplexed Address/Dala Búa:Lower 8 bits of the memory address(or I/O address) appear on the busduring the lirst clock cycle (Tstate)of a machine cycle. It then becomesthe data bus during the second andthird clock cycles.
Address Laten Enable: It occursduring the lirst clock state of a ma-chine cycle and enables the addressto get latched into the on-chip latenof peripherals. The fallíng edge ofALE is set to guarantee setup andhold times for the address informa-tion, The íalling edge of ALE canalso be used to strobe the statusinformation. ALE is never 3-stated.
Machine Cycle Status:
IO/M S, S0 Status0 0 1 Memory write0 1 0 Memory read1 0 1 1 / 0 write1 1 0 1 / 0 read0 1 1 Opcode fetch1 1 1 Opcode ¡etch1 1 1 Interrupt
Acknowledge0 0 HaltX X HoldX X Reset
' = 3-state (high impedance)X - unspecllíed
S-j can be used as an advanced R/Wstatus. IO/M, S0 and S-] becomevalíd at the beginníng of a machinecycle and remain stable throughoutthe cycle. The íalling edge of ALEmay be used to latch the state ofthese unes.
Read Control: A low level on RDindícales the selected memory orI/O device Ís to be read and that theData Bus is available for the datatransfer, 3-stated during Hold andHall modes and during HESET.
Wrtte Control: A low level on WRindícales the data on the Data Bus isto be wrltten Into the selectedmemory or I/O location. Data Is setup al the trailíng edge o[ WR. 3-stated during Hold and Halt modesand during RESET. ,
Symbol
READY
HOLD
HLDA
INTR
INTA
RST 5.5RST 6.5RST 7.5
Type
1
1
o
1
o
I
Ñame and Functlon
Ready: lí READY !s high duríng aread or write cycle, it indícaíes thatthe memory or peripheral Ís ready tosend or receive data. If READY islow, the cpu witl walt an integralnumber oí clock cycles for READYto go high before completing theread or write cycle, READY musíconform lo specified setup and holdtimes.
Hold: Indícales that another masteris requesting the use of the addressand data buses. The cpu, uponreceiving the hold request, willrelinquish the use of the bus assoon as the completlon of the cur-rent bus transfer. Internal process-¡ng can continué. The processorcan regain the bus only after theHOLD is removed, Wnen the HOLDis acknowledged, the Address.Data RD. WR. and IO/M Unes are3-stated.
Hold Acknowledge: Indicates that[he cpu has received the HOLD re-quest and Ihat ¡t will relinquish thebus in the next clock cycle. HLDAgoes low after the Hold request ¡sremoved. The cpu takes the bus onehalf clock cycle after HLDA goeslow.
Interrupt Request: Is used as ageneral purpose interrupt, It ¡ssampled only durlng the next to thelast clock cycle of an ínstrucíionand during Hold and Halt states. If it¡s active, the Program Counter(PC)will be inhlblted from incrementingand an INTA will be issued. Ouringthis cycle a RESTARTor CALL In-struction can be ¡nserted to jump tothe interrupt service routine, TheINTR is enabled and disabled bysoftware. It Ís disabled by Reset andimmedlately after an interrupt Ís ac-cepted.
Interrupt Acknowledge: Isusedin-stead of (and has the same timingas) RD duríng (he Instruction cycleafter an INTR Ís accepted. It can beused to actívate an 8259A Interruptchip or some other interrupt port.
Reatar! Interrupti: These Ihree in-puts have the same tíming as INTRexcept they cause an ¡nternalRESTART to be automatícally¡nserted.
The priority of these ínterrupts Isordered as shown in Table 2. TheseIntsrrupts have a hígher prioritythan INTR. In addltlon, they may beíndivídually mas-ked out using theS1M ínstruction.
6-11
8085AH/8085AH-2/8085AH-1
Symbol
TRAP
RESET IN
Type
I '
I
Ñama and Function
Trap: Trap interrupt is a non-maskable RESTART interrupt. It ¡srecognized at the same lime asINTR or RST 5.5-7.5. ]t is unaffectedby any mask or Interrupt Enable. Ithas the highest priority of any inter-rupt. (See Table 2.)
R*««t Ir»; Sets the ProgramCountar to zero and resets the Inter-rupt Enable and HLDA flip-flops.The data and address buses and thecontrol unes are 3-stated duríngRESET and because of the asyn-chronous naiure of HESET, ihe pro-cessor's ¡nlernal regisíers and flagsmay be altered by RESET with un-predidable results. RESET IN is aSchmitt-triggered input, allowíngcnnnection to an R-C network for3ower-on RESET delay (sea Figure3). Upon power-up, RESET IN mustremain low for at least 10 ms afíerminimum VCG has been reached.:or proper reset operation after theaower-up duration, RESET INshould be kept low a mínimum ofhree clock periods. The CPU ¡s heldn the reset condition as long asRESET IN is applied.
Table 1. Pin Description (Continued)
Symbol
RESET OUT
*-i.X2
CLK
SID
SOD
VCC
vss
Type
O
1
O
1
o
Ñama and Function
Reset Out: Reset Outindícates cpuis being reset. Can be usedas a system reset. The signal issynchronized to the processorclock and lasts an integral numberof clock periods.
X-i and X.2" Are connecíed to acrystal, LC, or RC network to orivethe infernal clock generator. X-j canalso be an external clock input froma logic gate. The input frequency isdivided by 2 to give the processor'sinternal operatmg /requency.
Clock: dock outpuí íor use as asys-tem clock. The period oí CLK istwice the X^ X2 input period.
Sartal Input Data Una: The data onthis line is loaded into accumulatorbit 7 whenever a RIM instruction ¡sexecuted.
Serial Output Data Une: The out-put SOD ¡s set or reset as specifiedby the SIM instruction.
Power: r5 volt supply.
Ground: Reference.
Table 2. Interrupt Priority, Restart Address, and Sensitivity
Ñame
TRAP
RST 7.5
RST 6.5
RST 5.5
INTR
Priority
1
2
3
4
5
A adre 5-5 Sranche-d To {1)When Iníerrupt Occurs
LMH
3CH
34H
2CH
See Note i2i.
Type Trígger
Hiáing eage AND high level until sampled,,
Rising edge ilatchedi.High level until sampled.
High leve! until sampled.High level until sampled.
NOTBU:1. rilo p(ULoa*u( pUbfloa IM» PC un Illa alauk Uoluiu üiunulllfig tu Ihu KliJlUaluiJ addrubtt.
2. Th« üddr«t»tt brunchod tu dbp«nds on iriti instruction pruvidbd to me cpu whon the imerrupi is acknowledged.
Tí PICAL POWGñ-ON ñESET HCVAUJES-H, -75KÍ1C, - 1 ^F
•VAUJES MAY HAVETOVAHY DUETOAPPUED POWEH SUPPLY RAMP UPTIME.
Flgu 3. Power-On Reset Circuit
6-12 AFN-OI835C
8085AH/8085AH-2/8085AH-1
FUNCTIONAL DESCRIPTION
The 8085AH is a complete 8-bit parallel central pro-cessor. It ¡s designed wíth N-channel, depletionload, silicon gate technology (HMOS), and requiresa single +5 volt supply. Its basic clock speed is3 MHz (8085AH), 5 MHz (8085AH-2), or 6 MHz(8085AH-1), thus improving on the present SOSOA'sperformance with higher system speed. Also it isdesigned to fit into a mínimum system of three ÍC's:The CPU (8085AH), a RAM/IO (8156H), and a ROM orEPROM/iO chip (8355 or 8755A).
The 8085AH has twelve ad'dressable 8-bit registers.Fourof them can function onlyastwo 16-b¡t registerpaire-. Six others can be used ¡nterchangeably as8-b¡t registers or as 16-b¡t register pairs. The 8085AHregister set is as follows:
Mnemonlc
ACC or APC
BC.DE.HL
SP
Flags or F
Reglster
AccumulatorProgram CounterGeneral-PurposeRegisíers; datapointer (HL)Stack PointerFlag Register
Contenta
8 bits16-bit address6 bits x 6 or1 6 bits x 3
16-bit address5 flags (B-bit space
The 8085AH uses a multiplexed Data flus. Theaddress is split beíween the hígher 8-bit AddressBus and íhe lower 8-bit Address/Data Bus. Duríngthe first T síate (clock cycle} of a machine c-'cle thelow order address is sent ouí on the Addre;ss/Databus. These lower 8 bits may be latched externally bythe Address Latch Enable signal (ALE). During íherest of the machine cycle the data bus is used formemory or I/O data.
The 8085AH provides ~KÜ, WR~, S0l S1( and IO/Msignáis for bus control. An Interrupt Acknowledgesignal (INTA) ís also provided. HOLD and all Inter-rupís are synchronized with íhe processor's internalclock. The 8085AH also provides Serial Input Daía(SID) and Serial Output Daía (SOD) lines for simpleserial interface.
In addition ío íhese feaíures, the 8085AH has threemaskable, vector iníerrupí pins, one nonmaskableTRAP interrupí, and a bus vecíored inlerrupt, INTR.
INTERRUPT AND SERIAL I/O
The 8085AH has 5 interrupt inpuís: INTR, RST 5.5,RST 6.5, RST 7.5, and TRAP. INTR is idéntica! infunction to íhe 8080A INT, Each of the three RE-START inputs, 5.5, 6.5, and 7.5, hasaprogrammablemask. TRAP Ís also a RESTART interrupí but ¡í ¡snonmaskable.
The three maskable iníerrupts cause íhe internalexecution of RESTART (saving íhe program counterin thesíack and branching to the RESTART address)¡f íheiníerrupísareenabledand ¡f íhe interrupl maskis not seí. The nonmaskable TRAP causes the iníer-nal execution of a RESTART veclor ¡ndependentof the state of íhe iníerrupt enable or masks. (SeeTable 2.)
There are two different types of inputs in the resíartinterrupís, RST 5.5 and RST 6.5 are high ¡evel-sensitíve like INTR (and INT on the 8080) and arerecognized with the same tíming as INTR. RST7.5 Ísrising edge-sensitive.
For RST 7.5, only a pulse Ís required ío set an inler-nal flip-flop whích generales the internal iníerruptrequest (a normally high level signal wiíh a lowgoin'g pulse is recommended for highesí sysíemnoise immunily). The RST 7.5 requesí flip-flopremains set until the request is servíced. Then" is reset auíomatically. This flip-flop may also beM'set by using the SIM ínsíruction or by issuíng aRESÉT IN to the 8085AH. The RST 7.5 ¡nternal flip-flop will be set by a pulse on the RST 7.5 pin evenwhen the-RST 7.5 iníerrupt ís masked out.
Thesíaíusof the íhree RST iníerrupí masks can onlybe affected by the SIM instrucííon and RESET IN.(See SIM, Chapter 5 of íhe MCS-80/85 User'sManual.)
The interrupts are arranged in a fixed prioriíy íhatdetermines which interrupí is Eo be recognized ifmore than one Ís pending as follows: TRAP—highest priority, RST 7.5, RST 6.5, RST 5.5, INTR—lowesí priority. This prioriíy scheme does not takeinto account the priority of a rouíine that was startedby a hígher priority interrupt. RST 5.5 can ¡nlerrupían RST 7.5 routine if the interrupts are re-enabledbefore the end of íhe RST 7.5 routíne.
The TRAP interrupt is useful for catastrophic eventssuch as powerfailure orbus error. The TRAP input ísrecognized j'ust as any other ¡nlerrupt but has thehighesí priority. It is not affected by any flag or mask.The TRAP input is both &dge and leve! sensitiva. TheTRAP input musí go hígh and remaín high until it isacknowledged. It will not be recognized agaEn until itgoes low, then high again. This avoids any falsetriggering due lo noise or logic glítches. Figure 4íllustrates the TRAP interrupt request circuitrywithin the 8085AH. Note that the servicing of anyinterrupt (TRAP, RST 7.5, RST 6.5, RST 5.5, INTR)disables all futura ¡nterrupts (except TRAPs) unlil anEl instruction ¡s executed.
6-13
8085AH/8085AH-2/8085AH-1
TRAPACKNOWLEÜGE
Figure 4. TRAP and RESET IN Circuit
TheTRAP interrupt isspecial in that it disables inter-rupts, but preserves the previous interrupt enabiestatus. Performíng the first RIM instructíon follow-ing a TRAP interrupt allows you to determinewhetherínterrupts wereenabled or disabied prior tothe TRAP. All subsequent RIM ¡nstructions próvidacurrent interrupt enabie status. Performing a RIMinstruction folíowing INTR, or RST 5.5-7.5 willprovide current interrupt Enabie status, revealingthat Interrupts are disabied. See the description ofthe RIM instruction in the MCS-80/85 Family User'sManual.
The serial I/O system is also controlled by the RIMand SIM ¡nsíructions. SID is read by RIM, and SIMsets the SOD data.
DRIVING THE XT AND X2 INPUTS
You may drive the clock inputs of the 8085AH,8085AH-2, or 8085AH-1 with a crystal, an LC tunedcircuit, an RC network, or an external clock source.The crystal frequency must be at laast 1 MHz, andmust be twice the desired ¡nternal clock frequency;henee, the 8085AH is operated wiíh a 6 MHz crystal{for 3 MHz clock), the 8085AH-2 operated with a 10MHz crystal (for 5 MHz clock), and the 80B5AH-1 canbe operated with a 12 MHz crysíal (for 6 MHz clock).If a crystal is used, ¡t must have the folíowingcharacteristics:
Parallel resonance at twice the clock frequencydesíredCL (load capacitance) =£ 30 pFGS (shunt capacitance) =e 7 pFRS (equivalent shunt resistance) =£ 75 OhmsDrive level: 10 mWFrequency tolerance: :r.005% (suggested)
Note the use of the 20 pF capacitor between X2 andground. This capacitor is required with crystal fre-quencies below4 MHzto assureosciliatorstartupatthe correct frequency. A parallei-resonant LC circuitmay be used as the frequency-determining networkfor the 8085AH, providing that its frequencytoierance of approximateiy si 0% ¡s acceptable. Thecomponents are chosen from the formula:
1
27r\/L(CexI + Cint)
To minímize variations in frequency, it is recom-mended that you choose a valué for Cex( that is atleast twice that of C¡nt, or 30 pF. The use of an LCcircuit is noí recommended for frequencies higherthan approximateiy 5 MHz.
An RC circuit may be used as the frequency-dütermining network for the 8085AH if maintaining aprecise clock frequency is of no importance. Var-iations ¡n the on-chip timing generation can cause awide variatíon ¡n frequency when using the RCmode. Its advantage ¡s iís iow component cost. Thedriving frequency generated by the circuit shown isapproximateiy 3 MHz. It ¡s not recommended thatfrequencies greatly higher or íower than this beattempted.
Figure 5 shows the recommended clock dríver cir-cuits. Note ín D and E that pullup resistors are re-quired to assure that the high leve! voltage of theinput is at least 4V and máximum Iow level voltageofO.SV.
For driving frequencies up to and includíng 6 MHzyou may supply the driving signal to X^ and leave X2
open-circuited (Figure 5D). If the driving frequencyis from 6 MHz to 12 MHz, stability of the clockgeneratorwillbeimproved by driving both XT and X2
with a push-pull source (Figure SE). To preventself-oscillation of the 8085AH, be sure that X2 is notcoupled back to XT through the driving circuit.
6-14
8085AH/8085AH-2/8085AH-1
_L -i-ri
L•JO pF CAPACITORS R6OUIRED FOR _CHYSTAL FREOUSNCY s 4 MHi ONLY.
a. Quartz Crystal Clock Driver
L€XT CEXT
Í' I
b. LC Tuned Circuit Clock Driver
-C
c. RC Circuit Clock Driver
LOWT1ME- Wnt
•XjLEFTFlOATlNG
d. 1-6 MHz Input Frequency External ClockDriver Circuit
LOWT1ME •• *on«
•7011 /
/
Ve. 1-12 MHz Input Frequency External Clock
Driver Circuit
FIgureS. Clock Drlver Circuita
GENERATING AN 8085AH WAIT STATE
If your sysíem requirements are such that slowmemories or perípheral devices are being used, íhecircuít shown ¡n Figure 6 may be used to insert oneWAIT state in each 8085AH machine cycle.
The D fllp-flops should be chosen so that• CLK is risíng edge-triggered• CLEAR is lcY*-level active.
ALE' —
*5V •
•ALE ANEXCESO
rCLEAR
CLK
"D"F'F
D
KMMHCUÍ OVJTFUT —
0
CLK
"D"F/F
D"ü
TO90MAHREAOYINPUT
3 CLK (OUT) SHOULD BE BUFFERED IF CLK INPUT OF LATCHS flOflSAH üL OR (OH.
Figure 5. G*n«rfltion of a WaK State for 8085AHCPU
6-15
8085AH/8085AH-2/8Q85AH-1
As in the 8080, the READY line is used to extend íheruad and writo pulse langths so that tho 8085AH canbe used with slow memory. HOLD causes the CPU toreünquish the bus when ii is through with it by float-ing the Address and Data Buses.
SYSTEM INTERFACE
The S085AH family includes memory components,which are directly compatible to the SOB5AH CPU.For example, a sysíem consisting of the three chips,8085AH, 8156H, and 8355 will have the followingfeatures:
• 2K Bytes ROM• 256 Byíes RAM• 1 Timer/Counter• 4 8-bit I/O Ports• 1 6-bit I/O Port• 4 Interrupt Levéis• Serial In/Seriaf Out Ports
This mínimum system, using íhe standard I/O tech-nique is as shown in Figure 7.
In addítion to standard I/O, íhe memory mapped I/Ooffers an efficient I/O addressing technique. Withthis technique, an área of memory address space isassigned for I/O address, thereby, using the memoryaddress for I/O manípulation. Figure 8 shows thesystem configuraron of Memory Mapped I/O using8085AH.
The 8085AH CPU can aiso iníerface with íhe stan-dard memory that does not have the multiplexedaddress/data bus. It will require a simple 8212 (8-bitlaten) as shown in Figure 9.
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83S5/8755A
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Figure 7. 8085AH Mínimum System (Standard I/OTechnique)
6-16
8085AH/8085AH-2/8085AH-1
7S"
1¿
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915«M|RAM i UO * COUNTER/TIMEÍRI
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Figure 8. MCS-851-" Mínimum System (Memory Mapped I/O)
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ADOR DATA ALE HO rt"" IO M ROY CL<
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Rgure 9. MCS-85^ System (Using Standard Memorias)
6-17
8085AH/8085AH-2/8085AH-1
BASIC SYSTEM TIMING
The 80B5AH has a multiplexed Data Bus. ALE is usedas a strobe to sample the lower 8-b¡is of address onthe Data Bus. Figure 10 shows an instruction fetch,memory read and I/O write cycle (as would occurduring processing of the OUT instruction). Notethatduring the I/O write and read cycle that the I/O portaddress is copied on both the upper and lower halfof the address.
There are seven possible types of machine óyeles.Which of these seven takes placejs defined by thestatus of the three status unes (10/M, S-i, S0) and thethree control signáis (RD, WR, and INTA). (See Table3.) The status lines can be used as advanced con-trols (for device selection, for example), since theybecome active at the T-] state, at the outset of eachmachine cycle. Control lines "RD and WR becomeactive later, at the time when the transfer of data is totake place, so are used as command unes.
A machine cycle normally consists of three T states,with the exception of OPCODE FETCH, which nor-mally has either four or síx T states (unless WAIT orHOLD states are forced by the receipt of READY orHOLD ¡nputs). Any T state must be one of tenpossible states, shown in Table 4.
Table 3. 8085AH Machine Cycle Chart
MACHINE CYCUE
OPCDDE FETCH 1OP)MEMORY READ (MR)M6MOHYWR1TS IMW]1/OHEAD IIOH)
1/OWfllTE IIQWIACKNOWLEDGEOF ]NTR UNA)
BUS IOLE IBI): DADACK.OFHST.TRAP
HALT
STATUSIO/M
0
0
0
1
1
1
0
1TS
Sl
1
1
0
10
11
10
so1ai01
10
10
CONTROLflD
0
0
1
0
1
1
1
1TS
WR
1
1
0
1
0
11
1TS
INTA
1
1
I
1
1
0
1
1
1
Table 4. 8085AH Machine State Chart
Machín.
StatÉ
r,
Statuí & BUMI
S1.SO
X
X
TwAlT Í X
Ti • XJ
T4 1
Ts : iT6 ; i
TflESET . X
THALT 0
THOLO ' X
1O/M
X
X
X
X
0 '
0 '
0 -
TS
TS
TS
Aa-A,5|AD0-AD7
X
X
X
X
X
X
X
X
x ; TSX
X
TS
TS
TS
TS
TS
TS
TS i TS
Control
RD.WR
1
X
INTA
1
X
X ¡ X
X ; X
1 1
1 1 '1TS
1
1
TS ! 1
TS 1
ALE
r0
0
0
0
000
0
0
TS • Híqn lmo*cl«nc.
I 10íM - 1 uur.ng Tj-Tg of INA r
ILOWORDEH DATAFflOMADDRESS1 MEMORY
IINSTRUCTIONI
S,So (FETCHI
Y IPCMJ,,
r\
xx
n
Y Y
Rgure 10. B085AH Basle Syatem Tlming
6-18
8085AH/8085AH-2/8085AH-1
ABSOLUTE MÁXIMUM RATINGS*
Ambient Temperatura Under Blas 0°C to 70"CStorage Temperature -65"C to •M50°CVoltags on Any Pin
Wíth Résped to Ground -0.5V to +7VPower Dlssipatíon 1.5 Watt
'NOTICE: Stresses above those Usted under "AbsolutaMáximum Ratíngs" may cause permanení damage to thedevice. This ¡s a stress ratíng only and functíonal opera-tion oí the device at these or any other conditions abovethose indicated in the operational sections o( Ihls specífí-catíon is not implied. Exposure to absolute máximumrating conditions for extended periods may affect devicereliabüity.
D.C. CHARACTERISTICS8085AH. 8085AH-2: (TA = °°c to 70°C' vcc = 5V ±10%. Vss =OV; unless otherwise specified)'8085AH-1: (TA = 0°C to 70°C, Vcc = 5V ±5%, Vss = ov: unless otherwise specified}
Symbof
VIL
VIH
VOL
Parameter
Input Low Voltage
Input High Voltage
Output Low Voltage
VQH j Output High Voltage
'ce
IIL
'LO
VILR
VIHR
VHY
Power Supply Current
Input Leakage
Output Leakage
Input Low Level, RESET
Input Hígh Level, RESET
Hysteresis, RESET
Mln.
-0.5
2.0
2.4
-0.5
2.4
0.25
Max.
+0.8
VGC -^0.5
0.45
135
200
±10
±10
4-0.8
VCG +0.5
Unfts
V
V
V
V
mA
mA
MA
/lA
V
V
V
Test Conditions
IOL = 2mA
IOH = -400MA
8085AH, 8085AH-2
8085AH-1 (Preliminary)
o * v,N * vcc
0.45V ^ VOUT s Vcc
A.C. CHARACTERISTICS8085AH, 8085AH-2: fTA = 0°C to 70°C, Vcc = 5V ±10%. Vss = OV}'8085AH-1: (TA = 0°C to 70°C, Vcc = 5V -5%. Vss = OV)
Symbol
ICYC
h
'2
tr- t f
'XKR
tXKF
IAC
'ACL
Uo
UFR
'AL
Parameter
CLK Cycle Period
CLK Low Time (Standard CLK Loading)
CLK High Time (Standard CLK Loading)
CLK Rise and Fall Time
XT Rising to CLK Rising
XT Rising to CLK Falllng
Ag.-js Valid to Leading Edge of Control'
Ao-y Valid to Leading Edge of Control
A0-15 Valld to Valld Data ln
Address Float Aíter Leading Edge of •READ (INTA)
AB.IS Valld Belore Tralling Edge oí ALE E t l
8085AHÍ2!
(Final)
Min.
320
80
120
25
30
270
240
115
Max.
2000
30
120
150
575
0
8085AH-2t2'(Final)
Mln.
200
40
70
25
30
115
115
50
Max.
2000
30
100
110
350
0
8085AH-1(Preliminary)
Mln.
167
20
50
20-
25
70
60
25
Max.
2000
30
100
110
225
0
Unfts
na
ns
ns
ns
na
ns
ns
ns
ns
ns
ns
*Not«: For Extended Temperature EXPRESS use M8085AH Eleclricals Parameters.
6-19
8085AH/8085AH-2/8085AH-1
A.C. CHARACTERISTICS (Continued)
Symbol
(ALL
URY
tCA
tcc
tCL
IDW
1HAB£
'HABF
ÍHACK
ÍHDH
IHOS
t|NH
[INS
'U
tLC
ELCK
1LDR
ILDW
tLL
ÍLRY
1RAE
1RD
1RV
*RDH
ÍRYH
rRYS
*wo
HVOL
Parameter
Ao_7 Valid Before Trailing Edge of ALE
R6ADY Valid (rom Address Valid
Address (Ag.-]SJ Vaiid After Control
Width of Control Low (R~D, WfT, ÍÑTA)Edge of ALE
Trailing Edge of Control to Leading EdgeOÍALE
Data Valid to Trailing Edge of WRITE
HLDA to Bus Enable
Bus Float After HLDA
HLDA Valid to Trailing Edge o[ CLK
HOLD Hold Time
HOLD Setup Time to Trailing Edge of CLK
INTR Hold Time
INTR, RST, and TRAP Setup Time toFailing Edge of CLK
Address Hold Time After ALE
Tralllng Edge of ALE to Leading Edgeof Control
ALE Low During CLK High
ALE to Valid Data During Read
ALE to Vaüd Data During Write
ALE Width
ALEto READYStabíe
Trailing Edge of READ to Re-Enablingof Address
R~ÜA~D (oríÑTA) to Valld Data
Control Trailing Edge to Leading Edgeof Next Control
Data Hold Time After ñ~EAÜ ífTTS
READY Hold Time
READY Setup Time to Leading Edgeof CLK
Data Valid AfterTraiüng Edge of WRITE
LEADING Edge of WRITE to Data Valid
aoesAH121
(Final)
Min.
90
120
400
50
420
110
0
170
0
160
100
130
100
140
150
400
0
0
110
100
Max.
220
210
210
460
200
110
300
40
808SAH-2[21
(Final)
Mln.
50
60
230
25
230
40
0
120
0
15Ü
50
60
50
80
90
220
0
0
100
60
Max,
100
150
150
.
270
120
30
150
20
8085AH-1(Prelimlnary)
Mln.
25
30
150
0
140
0
0
120
0
150
20
25
15
50
50
160
0
5
100
30
Max.
40
150
150
175
110
10
75
30
Unlta
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
na
ns
ns
ns
ns
ns
ns
ns
ns
ns
6-20
ínter. 8085AH/8085AH-2/8085AH-1
NOTES:1. Ag-A-|5 address Specs apply IO/R, SQ, and ST except Ag-Ais
are undefined during T4-TS of OF cycle whereas IO/M, SQ. andS-j are atable.
2. Test Condítions: tCYc = 320 ns (B085AHJ/200 ns (8085AH-2);/167 ns (8085AH-1); CL = 150 pF.
A.C. TESTING INPUT. OUTPUT WAVEFORM
3. For all output timing where CL =f 150 pF use the followingcorrection factors:
25 pF * CL < 150 pF: -0.10 ns/pF150 pF - CL -s 300 pF: +0.30 ns/pF
4. Output timings are measured with purely capacitivo load.5. To calcúlate timíng spectficatlons at olher valúes of ICYC use
Table 5.
A.C. TESTING LOAD CIRCUIT
INPUT'OUTPUT
*C IESTING INPUTSARe* LOG'C O riMlNG MEASAHDQ3V FOR A LOGIC O
E W»OE AT 2 OV FOR A LOGIC 1
•Z, "JCLUDES JIG CAPACITARE
Table 5. Bus Timing Specífication as a TCYC Depcndent
Symbol
UL
tu
ILL
ILCK
ILC
ÍAD
ÍRO
tRAE
tCA
tow
tWD
tcc
tCL
[ARY
IHACK
ÍHABF
IHABE
tAC
ti
ta
tRV
ÍLDR
8085AH
(1/2} T - 45
(1/2) T - 60
(1/2) T - 20
(1/2) T - 60
(1/2JT- 30
(5/2 -f- N) T - 225
(3/2 •*• NJT - 180
(1/2) T - 10
(1/2JT-40
(3/2 4 -N)T- 60
(1/2) T - 60
(3/2 4- N) T - 80
(1/2) T- 110
(3/2) T - 260
(1/2) T - 50
(1/2) T + 50
(1/2) T + 50
(2/2) T - 50
(1/2) T - 80
(1/2)T-40
(3/2) T - 80
(4/2) T- 180
8085AH-2
(1/2) T - 50
(1/2} T - 50
(1/2JT- 20
(1/2) T • 50
(1/2)T- 40
(5/2 4- NJT - 150
(3/2 + NJT - 150
(1/2) T - 10
(1/2JT-40
(3/2 -f N) T - 70
(1/2)T- 40
(3/24- N)T -70
(1/2JT-75
(3/2) T - 200
(1/2) T - 60
(1/2) T 4- 50
(1/2) T 4- 50
(2/2) T - 85
(1/2}T- 60
(1/2) T - 30
(3/2) T- 80
(4/2) T- 130
8085AH-1
[1/2)T- 58
(1/2) T - 63
(1/2) T -33
(1/2) T - 68
(1/2) T - 58
(5/2 4- N)T - 192
(3/2 4- N) T - 175
(1/2) T- 33
(1/2JT- 53
(3/2 4- N)T- 110
(1/2) T- 53
(3/2 4- N)T- 100
(1/2) T - 83
(3/2) T - 210
(1/2) T - 83
(1/2) T + 67
(1/2) T 4- 67
(2/2) T - 97
(1/2) T - 63
(1/2) T - 33
(3/2) T - 90
(4/2) T- 159
Mínimum
Mínimum
Mínimum
Mínimum
Mínimum
Máximum
Máximum
Mínimum
Mínimum
Mínimum
Mínimum
Mínimum
Mínimum
Máximum
Mínimum
Máximum
Máximum
Mínimum
Mínimum
Mínimum
Mínimum
Máximum
NOTE: N Is equal to the total WAFT statea. T - tCYC-
6-21
8085AH/8085AH-2/8085AH-1
WAVEFORMS
CLOCK
REAO
WRITE
t
}
[~. -'u, r**-!AQORESS V DATA OUI V
-lu
— — ;
-H...-I
j
» '«Ul
ice -j
,
í .'*-*• • 1 i r • ILL •
/
HOLD
BUS (ADOREES. CONTROLS!
[-•-• ,,.,.
6-22
8085AH/8085AH-2/8085AH-1
WAVEFORMS (Continued)
READ OPERATION WITH WAIT CYCLE (TYPICAL) — SAME REAOY TIMING APPLIESTO WRITE
INTERRUPTAND HOLD
BUS FLOATING'
•IQ/fl IS ALSO FLOATING DURING THIS TIME.
6-23
8085AH/8085AH-2/8085AH-1
Table 6. Inatrucílon Set Summary
Mrwmonkln«tructlon Coda
07 06 D5 D4 DC D2 D! D0
MOVE, LOAD, ANO STORE
MOVrl r2MOVM.rMOVr.MMVI rMVIMLXIB
LXl 0
LXIH
STAXBSTAXDLDAX BLDAX DSTALOASHLDLHLDXCHG
STACK OPSPUSHB
PUSHD
PUSHH
PUSH PSW
POP B
POP D
POP H
POP PSW
XTHL
SPHLLXl SP
INXSPDCXSP
JUMPJMPJCJNCJZJNZJPJMJPEJPOPCHL
CALLCALLCCCNC
0 1 D D D S S S0 1 t 1 0 S S S0 1 D D 0 1 1 00 0 D D D 1 1 00 0 1 1 0 1 1 00 0 0 0 0 0 0 1
0 0 0 1 0 0 0 1
0 0 1 0 0 0 0 1
0 0 0 0 0 0 1 00 0 0 1 0 0 1 00 0 0 0 1 0 1 00 0 0 1 1 0 1 00 0 1 1 0 0 1 00 0 1 1 1 0 1 00 0 1 0 0 0 1 00 0 1 0 1 0 1 01 1 1 0 1 0 1 1
1 1 0 0 0 1 0 1
1 1 0 1 0 1 0 1
1 1 1 0 0 1 0 1
1 1 1 1 0 1 0 1
1 1 0 0 0 0 0 1
1 1 0 1 0 0 0 1
1 1 1 0 0 0 0 1
1 1 1 1 0 0 0 1
1 1 1 0 0 0 1 1
1 1 1 1 1 0 0 10 0 1 1 0 0 0 1
0 0 1 1 0 0 1 10 0 1 1 1 0 1 1
1 1 0 0 0 0 1 11 1 0 1 1 0 1 01 1 0 1 0 0 1 01 1 0 0 1 0 1 01 1 0 0 0 0 1 01 1 1 1 0 0 1 01 1 1 1 1 0 1 01 1 1 0 1 0 1 01 1 1 0 0 0 1 01 1 1 0 1 0 0 1
1 1 0 0 1 1 0 11 1 0 1 1 1 0 01 1 0 1 0 1 0 0
Op*r*llon»
D«Bcr[pilon
Move regí star lo regisierMov« register lo memoryMove mamory lo regisierMove immediate registerMove immediate memoryLoad immediaie regislerPaír B 4 CLoad immediale registerPair D A ELoad immedíale registerPair H & LSlore A mdirecíSlore A mdireciLoad A mdirectLoad A indireclSlore A direciLoao A directSlore H A L directLoad H A L aireclExchange D & E. H i Lflegislers
Pusíi register Paír B 4C on stackPush regisier Paír D 4E on stackPush fegisier Paír H 4L on stackPush A and Flagson stackPop regisier Paír B &C oft siackPop register Paír 0 4.E off siackPop register Paír H 4L olí siackPop A ano Flagsolí stackE*cna.nge top o(siack. H & LH 4 L lo stack polnterLoad immediate siackpointerIncremenI siack pointerDecremeni stacknointer
Jump unconditionalJump on carryJump on no carryJump on ¿eroJump on no zeroJump on posiliveJump on minusJump on panly evenJump on parity oddH 4 L lo programcounter
Cali unconditionaiCali on carryCali on no carry
Mn*monlc
CZCNZCPCMCPECPORETURN
RETRCRNCHZRNZRPRMRPEHPORESTAR!RST
o?111111
11
1
1
INPUT/QUTPUTIN 1 1OUT | 1
ln*tructlon Cod«D6 05 04 D3 D2 O, D0
1 0 0 1 1 0 01 0 0 0 1 0 01 1 1 0 1 0 01 1 1 1 1 0 01 1 0 1 1 0 0I 1 0 0 1 0 0
1 0 0 1 0 0 11 0 1 1 0 0 01 0 1 0 0 0 01 0 0 1 0 0 01 0 0 0 0 0 01 1 1 0 0 0 01 1 1 1 0 0 01 1 0 1 0 0 01 1 0 0 0 0 0
1 A A A 1 1 1
1 0 1 1 0 1 11 0 1 0 0 1 1
INCREMENT AND DECHEMSNTINRrDCRrINRMDCR M1NX B
INX D
INXH
DCX BÜCXODCX HADOADD rADCí
ADDMADCM
ADIACI
DAD BDAD DDADHDAD SP
SUBTRACTSUB r
SBB r
SUBM
SBBM
SUI
SBI
00000
0
0
00C
11
11
11
0000
1
1
1
1
1
1
0 D D D 1 0 00 D D D 1 0 10 1 1 0 1 0 00 1 1 0 1 0 10 0 0 0 0 1 1
0 0 1 0 0 1 1
0 1 0 0 0 1 1
0 0 0 1 0 1 10 0 1 i 0 1 10 I 0 1 0 1 1
0 0 0 0 S S 50 0 0 1 S S S
0 C 0 0 1 1 00 0 0 1 1 1 0
I 0 0 0 1 1 01 0 0 1 1 1 0
0 0 0 1 0 0 10 0 1 1 0 0 10 1 0 1 0 0 10 1 1 1 0 0 1
0 0 1 0 S S S
0 0 1 1 S S S
0 0 1 0 1 1 0
0 0 1 1 1 1 0
1 0 1 0 1 1 0
1 0 1 1 1 1 0
Op«ratlonftDvtcrlptlofl
Cali on zeroCali on no zeroCali on positivaCali on mlnusCali on panty evenCali on oaritv odd
HetumHeturn on carryReturn on no carryñaturn on zeroRelurn on no zeroRelurn on posiliveRelurn on minusReturn on panty evenRelurn en pariiy odd
Restad
InpuiOuiput
Increment regislerDecremtín! regisierIncrement memoryOecrement memoryIncrement B 4 ClegislaraIncremenI D & Eregís tersIncremenI H 4 Lregiste rsDecremenl B & CDecremenl D 4 EDecremant H 4 L
Add regisler to AAüd regisier to Awith carryAdd memory lo AAdd memory lo Aw«n carryAdd immediale to AAdd immediate to Awiin carryAdd B 4 C lo H 4 LAdd D 4 E lo H 4 LAdd H 4 L lo H 4 LAdd siack pointer loH4 L
Subtracl registar(rom ASu b trac: register íromA with borrowSuotrací memoryírom ASubiract mamory (romA with borrowSubtracl ¡m medí ate(rom A
SuDIract Immedlatefrom A with Dorrow
6-24
8085AH/8085AH-2/8085AH-1
Tabie 6. Instruction Set Summary {Continued)
Mnemonic
LOGICALANA rXRAr
ORA rCMP rANA MXRA M
ORAMCMP M
ANIXRI
ORÍCPI
R OTATERLC
RRCRAL
RAR
InstrucHon
°7
1
1
1
1
11
1
1
11
1
1
0
00
0
De
00
0000
00
11
11
0
00
0
°5
11
1111
11
11
11
0
00
0
D4
00
1100
11
00
11
0
01
1
D3
01
0101
01
01
01
0
10
1
CodeD2
SS
SS11
11
11
11
111
1
DI
SS
SS11
11
11
11
111
1
DO
SS
SS00
00
00
00
111
1
OperatlonsDescrlpttotí
And register with AExclusive OR registerwith AOR register with ACompare register with AAnd memory with AExclusive OR memorywith AOR memory with AComparememory wilh AAnd ¡mmediate with AExclusive OR immedialewith AOR ¡mmediate with ACompare ¡mmediatewith A
Roíate A leftRoíate A rightRoíate A left throughcarryRoíate A right throughnarry
Mnemonlc
SPECIALSCMA
STCCMC
DAA
CONTROLEl01NOPHLTNEW 808 5A IfRIMSIM
Instructlon Code°7 D6 D5 Od D3 Q2 0, DQ
0 0 1 0 1 1 1
0 0 1 1 0 1 10 0 1 1 1 1 1
0 0 1 0 0 1 1
1 1 1 1 1 0 11 1 1 1 0 0 10 0 0 0 0 0 00 1 1 1 0 1 1
•JSTRUCTIONS0 0 1 0 0 0 00 0 1 1 0 0 0
1
11
1
1100
00
Ope rallonaDescrlptlon
ComplementASet carryComplementcarryDecimal adjust A
Enable InterruptsDisable interrUDtNo-operationHall
Read Interrupt MaskSet Interrupt Mask
DTES:DOS or SSS: B 000, C 001, D 010. E011, H 100, L 101. Memory 110, A 111.Two possible cycle times (6/12) indícale instruction cycles dependent on conditíon (lags.
11 mnemonics copyrighted ic.-lntel Corporation 1976.
6-25AFN-01S35C
8085A/8085A-2SINGLE CHIP 8-BIT N-CHANNEL MICROPROCESSORS
Single-f5V Power Supply100% Software Compatible with 8080A
1.3 i¿s Instrucüon Cycle (8085A);0.8 ¿íS (8085A-2)On-Chip Clock Generator (with ExternalCrystal, LC or RC Network)On-Chip System Controller; AdvancedCycle Status Information Avaílable forLarge System Control
Four Vectored Interrupt Inputs (One laNon-Maskable) Plus an 8080A-Compatlble Interrupt
Serial In/Seriai Out Port
Decimal, Binary and Double PrecisiónArithmetic
Direct Addresstng Capability to 64kBytes of Memory
The Intel» 8085A is a complete 8 bit parallel Central Processing Unit (CPU). Its ínstructfon setis 100% software compatiblewíth the 8080A microprocessor, and it is designed to improve the present 8080A's performance by higher system speed.Its high level of system Integration allows a mínimum system of three IC's [B085A (CPU), 8156 (RAM/IO) and 8355/8755A(ROM/PROM/1O)] whüe maíntainíng total system expandabiiity. The 8085A-2 is a faster versión of the 8085A.
The 8085A incorporates all of íhe [satures that íhe 8224 (clock generator] and 8228 (system controller) províded (orthe3080A, íhereby offering a high level of system integraíion.
The 8085A uses a multlplexed data bus, The address is split between the 8 bit address bus and íhe 8 bit data bus. Theon-chip address latches of 8155/8156/8355/8755A memory producís allow a direct Interface with the 8085A.
T II «Tí I
ll .
xi cX7 C
HESETOUT CSOO C
SIO CTRAJ- C
SST7.5 C
RSTB.S CHSTSJi C
INTR C1NTA C
ADg C
A°i CAOj C
AD3 C
AO« CADS CA0« CAD7 C
v« C
ii2
5B
7
«
3
10 JQJ1113
13
1*1611
17U
1*20
m393t
37
3*3534
33
3131
JO39
la1736IS
34
213131
3 Vcc3 hOLO
3 HLDA
3 CLK IOOTIS HESETIM3 READV
P IO/M
D Si3 noD wfl3 ALE3 SO
3 A S
3 A t3 A 33 A 23 A i
D A Q3 A,3 A,
OUT ¿Í *4 AU ¥Rgur* 1. 808SA CPU Functlonal Block Olagram
Figura 2. 8085A PinConfiguratlon
6-26
8085A/8085A-2
ABSOLUTE MÁXIMUM RATINGS*
AmbientTemperature Under Bias. . . . . . . . . O C to 70 C
Storage Tempera ture .—65° C to+150 C
Voltage on Any PinWith Respect to Ground -0.5V to +7V
Power Dissipation 1.5 Watt
'NOTICE: Stresses above those Usted under "AbsolutaMáximum Ratlngs" may cause permanent damage to thedevíce. Thls ¡s a stress raíing oniy and (unctional opera-tion of the devíce ai these or any other condltions abovethose índicaíed ¡n the operatíonal sectíons of th¡sspeddcation ¡s not ímplíed. Exposure to absolutomáximum rating conditions for extended períods mayaffect device rellablllty.
D.C.jCHARACTERISTICS {TA = 0°Cto70°C, Vcc = OV -5%, Vss = OV; unlesa otherwise specffled)
Symbol
VIL
VIH
VOL
VOH
i ce
IIL
!LO
V,LR
V,HR
VHY
Pamrrwter
Input Low Voltage
Input Hígh Voltage
Output Low Voltage
Output Hígh Voltage
Power Supply Current
Input Leakage
Output Lenkaqe
Input Low Leve), RESET
Input Hígh Level, RESET
Hysteresis, RESET
Min.
-0.5
2.0
2.4
-0.5
2.4
0.25
Max.
40.8
vcc-HX5
0.45
170
±10
HO
40.8
Vcc 40.S
Unitj
V
V
V
V
mA
MA
MA
V
V
V
Test Conditíoni
lol_ = 2mA
IOH = oo^A
0=s V!M =sVcc
0.45V<Vn t J t<Vc c
6-27
ínter 8085A/8085A-2
A.C. CHARACTERISTICS (TA = o°c to 70ac, Vcc = ov =5%, vss = ovj
Symbol
(CYC
h
*2
tr,t|
*XKflIYWC
IAC1ACL
IAO1AFR
W
IALL1ARY
tr*
'ce
'CL
*DWWaE
1HABF
1HACK
1HDH
1HDS
11NH
1INS
tt>
'LO
kcK[LDfl
[LDW
tu.llflY
P«ram»t«r
CLK Cycle PerlodCLK Low Time (Standard CLK Loading)
CLK Hlgh Time (Standard CLK Loadlng)
CLK Rlse and Fall TimeX, Rlslng to CLK RisingX, Ríalng to CLK FalliríaAfl-15 Valld to Leading Edge of Control^'Ao_7 Valld to Leading Edge of ControlAQ-IS Valld to Valld Data InAddreas Float After Leading Edge of
READ (INTA)Ag.,5 Valld Before Tralllng Edge of ALE111
AO-? Valld Before Trailing Edge of ALEREADY Valid (rom Addreaa ValidAddress (Aa-is) Vaild Af ter ControlWidth of Control Low (RD, WR, INTA)
Edge of ALETralllng Edge of Control to Leading Edge
OÍALEData Valld to Tralllng Edge of WRITEHLDA to Búa EnableBúa Float After HLDAHLDA Valld to Tralllng Edge of CLKHOLD HoldTlmeHOLD Setup Time to Trailing Edge of CLKINFH HoídTImaINTR, RST, and TRAP Setup Time to
Falllng Edge of CLKAddreaa Hold Time After ALETrailing Edge of ALE to Leading Edge
of ControlALE Low During CLK HlghALE to Valld Data During ReadALE to Valld Data During WrlteALE WldthALE lo READY Stable
808SA'21
Mln.
32080
120
3030270240
11590
120
400
50420
1100
1700
160
100
130
100
140
Max.
2000
30
120150
575
0
220
210
210
460
200
110
6085A-2121
Min.
200
40
70
3030
115
115
50
50
60
230
25
230
400
1200
150
50
60
50
80
Max
2000
30
100
110
350
0
100
U ni U
nana
ns
nanansnanana
nananana
I ns
150150
270120
30
ns
nsnsnsnsnansnana
nsns
nsnanansnsns
6-28
8085A/8085A-2
A.C. CHARACTERISTICS (Contlnued)
Symbol
1RAE
1RD
1RV
(RDH
1RYH
'RYS
(WD
1WDL
Parameter
Tralllng Edge oí READ to Re-Enabllngof Addresa
READ (or INTA) to Val Id Data
Control Traillng Edge to Leadlng Edgeof Next Control
Data Hold Time After READ INTAf/l
READY Hold Time
READY Setup Time to Leadlng Edgeof CLK
Data Valld After Tralllng Edge of WRITE
LEADING Edge of WRITE lo Data Valld
8085AÍ2'Mln.
150
400
0
0
110
100
Max.
300
40
8085A-2(2lMln.
90
220
0
0
100
60
Max..
150
20
Unlts
na
ns
ns
ns
ns
ns
ns
ns
NOTES: _1. Ag'A]5 address Specs apply to 10/M, S0, and
whereas 10/M, S0, andS! are siable.Test condlllons: tCYc = 320ns {8085A)/200ns (8085A-2); CL= 150pF.
excepl A8-A15 are undeflned durlng Td-T6 oí OF cycle
For all oulpul Uming where CL= 150pF use the following correction factors:25pF< CL<: 150pF: -O.IOnsrpF150pF< CL< GOOpF: -fO.aOns/pFOutpul tfmings are measureíJ wllh purely capacltlve load,
All tlmlngs are measured at output votage VL = O.SV, VH = 2.0V, and 1.5V wilh 20 ns rise and lall lime on ¡nputs.To calcúlate tlming speclflcatlons al otner valúes of tCYC use Table 7.Data hold time ls guaranteed under all loadíng condlllons.
A.C. TESTING INPUT, OUTPUT WAVEFORM A.C. TESTING LOAD CIRCUIT
A.C. TEST1NQ: INPl/TS AflE ORfVEN AT 7.»V FOfí A LOGIC "I" ANO O.^SV FORA LOGIC "0.- TIMiNG MEASUREMENTS AFE MADE AT ÍCJV FOR A LOGIC TANO 0.8V FOfl A LOGIC "0." CL - 150 0F
CLIHCLUDESJIOCAP*aTANCE
6-29
8755A/8755A-2'16,384-BIT EPROM WITH I/Ó
2048 Words x 8 Bits
Single + 5V Power Supply (Vcc)
Dlrectly Compatible wlth 8085Aand 8088 Mlcroproceaaors
U.V. Erasable and ElectrlcallyReprogrammable
Internal Address Laten
• 2 General Purpose 8-Blt I/O Ports•"•.• • °''i • •
• Each 1/0 Port Une Indlvldually-- Programmable as Input or Output
• Multlplexed Address and Data Bus
• 40-Pln DIP
• Avallable !n EXPRESS- Standard Temperature Range- Extended Temperature Range
'Thó Intel* 8755A Is án erasable and electrlcally reprogrammable ROM (EPROM) and I/O chlp to be used In the 8085A and'IAPX 88 microprocessor systems. The EPROM portion Is organized as 2043 words by 8 bits. !t has a máximum accesgtime of 450 ns to permlt use with no walt states In an 80S5A CPU.
The l/O portion conslsts of 2 general purpose I/O ports. Each I/O port has 8 port Unes, and each I/O port Une Is Indlvlduallyprogrammable as Input or output.
The 8755A-2 Is a hlgh speed selected versión of the 8755A compatible with the 5'MfHz 8085A-2 and the 5 MHz IAPX 83microprocessor. • • • • • • - • - - • • . - . . . . .
Rgure 1. Block Dlagram Figure 2'. Pin Configuraron
1n1*4 Ctxporatlon A«*um«« Na R»tpon»¡í)lÍty fof tti» U«« oí A/iy Clícuitry CHh*f Th*n Circuit ry Embodlvd in *n ln1»J Pccxluct. Mo Oth*r Circuí I Pil*nt Uc»n»»t
"OlKTEUCORPOflATlON, 1O&Q
• 2-146
lmpJi*i.
8755A/8755A-2
Tabla 1. Pin Descriptlon
Symbol
7~L£
AOg-7
Aa-io
?ROG/CTiCEa
10/M
HD
IOW '
CLK
Type
1
1
1
1
1
1
1
1
Ñame and FunctJon ^
Addraaa Laten Enabla: Whan AddrauLatcfl Enabla goaa_/i/gn( AD0_7, IO/XÍ,Ag_10. CE;. and'CEi anter tha addreaa[atenea. Tha sígnala (AD, IOVM AD»_|o,CE¿ OEi) aro latched In at the tralllngftdge of ALE.
Bldlractlonal Addr«aa/0at« Búa: Th»lawer S-blta of tha PROM or 1/0 addraaa•re appllad to tha bu»l(naa whan ALE Uhlgh.
Ourlng an 1/0 cycla, Port A or B laaelectad baaad on the latchad valué ofAD0. IF R5" or ÍOR Is low when the latchedChip Enables ara active, the autput buf-fers prssent data on tha bus.
A4dra»a Búa: Tneea are the hlgh orderbits of the PROM addreaa, They do notaffect l/O operatlons.
Chlp EnaWa Inptrt»: CE] la active low•nd CE2 Is active hign.The 8755Acan beacceased only when botfí Chlp Enablasare active at th« time the ALE aignallatchea them up. U elther Chip .Enableinput U not activa, the AD0_7 andREAOY outputa_wlll be In a hlgh Impe-dance state.CE^ Is also used as a pro-grammíng pin. (Sea aectlon onprogrammlng.)
1/0 Uamory: II tha latched 10/M la hlghwhen RO ia low, tha autput data comea(rom an l/O port. lí It la low _lha outputdata comea from tha PROM.
Raad: !f tha jat^ched Chlp Enablaa areactive when RO goea low, tha AD0_7
output buffers are nabled and putputeJtliertne selacted PROM locatlon or l/Opon. Whan both RD and IO_R ara hlgh,.the AO0_7 output buffera ar» 3-atated.
1/0 Wrtte: if tha latchtd Chlp Enablaa areactiva, a low on IOW cauaea tha output'pon polntad to by tha latch«d valúa ofA00 lo b« wrlttenwíth tha data on AD0_7.Tha sute of 10/M la Ignorad.
Clock: Tha CLK la uaed to torce theREAOY Into lia hlgh Impvdanc* itate•ítar U haa bo«n (oread low by CE] low,CE2 hlgh, and ALE hlgh.
3ymboJ
REAOY
• i
PAa-7^
PBo-7
RESET
IOH
i •
Vcc
Vss
VDD,
Typ«
0
yo
1/0
i
i
• ; -
Ñame »nd Functloo
H**dy la a 3-atate output controllod byC£i, CEa. ALE and CLK. READY !• (ore-ad low whon tha Chlp Enablea are activoduring the time ALE la. hlgh, and re-malns low untll the rlslng edgo of the.next CLK. (See Figura Oc.)
Port A: The«a tre genaral purpoae l/Opina. Their Input/output dtrectlon la de-terminad by th« contenta oí Data Olrac-tlon Regiater (DDR). Port A (a wfected íorwrita operatlona when tha Chlp Enable»ara activa and tOW 1* low and a 0 wajprevloualy latched (rom A00, AD-j.
Read Oparation la selected by eitharlOfi _low and active Chip Enablea and AD0
andAÜ! low.or 10/M hlgh, RD low, activaChlp Enablea, and AD0 and AO-¡ low.
Port B: Tilla ganara! purpoaa I/O pon iaIdnntlcal to Pon A axcopt that !t [aaelected by a 1 lalchad from ADg and a 0(rom AD-j.
ñeaet; In normal oparatlon, an inputhígn on RESET causas all pina In Porta A•nd B to aaauma Input moda (claar OORreglater).
I/O Raad: Whan tna_Chlp Ensblaa ara•ctlva, a low on ÍOR wlll output thaaeíactad 1/0 port onto tha AO bus. RJH¡QW paríorms tha aama [unctlon aa thacomblnatlon of 10/M hlgh and flD low.Whan ÍOR la not u*ad tn a syslom, ÍOR•hould be tled to VCc ("*!").
Pow»r -í-5 voít aupply.
Qround: Referenca.
Power auppíy: VDD I» • programmíngvoltags. and. rnUst b« tled to V^-i- wheqthe 8755A la betna read.
For progrsmmlng, á. hlgh voltago Issupplled with VDD - 25V( typlcal. {Se«aactlorfon programmíng,)
2-147
ínter 3755A/8755A-2
FUNCTIONAL DESCRIPTION .
PROM Sectlon
The 8755A contalna an 8-bIt address [atch whích allows Itta Interíace dlractly.to MCS-48, MCS-85 and IAPX 88/10Mlcrocomputers without addltlonal hardware;
The PROM secílon oí the chlp la addressed by the_11-bltaddreaa and the Chlp Enables. The addreaa, C&\dC£2 are latched Into the addreaa latche^on the (alllngedgjj of ALE If the Ijitched Chlp Enables are active andIO/M la low when RQ goes low, the contenta of the
' PROM locatlon addreaaed by the latched addresa-areput out on the ADn-ylinea (provlded that VDD.Ia tled toVcc.) •
The I/Ó section of the chíp is addressed by the latchedvalué of ADo-i. Two 8-b¡t Data Directión Regísters (DDR)ín 8755A determine the ¡nput/output status oí each pinin the corresponding pprts. A "O" In a particular bit posí-tion of a DDR signifíes that the corresponding I/O port bitis ínthe ¡nput mode,'A"1" Ín a particular bilpositionsigní-íles that the corresponding I/O port bit Is in the outputmode. In this manner the I/O ports oí the S755A are bit-by-bit programmable as Inputs or _outputs, The tablesummarizes part and DDR desígnatlon. DOR's cannot beread.
ADi
001 .1
ADo
0101
S«lection
Pon A • . -. -•Porta .Port A Data Dtrecílpn Register (DDR AlPort B Data Dfrectfbn Register (DDR B)
When IOW goes low and the Chlp Enablea are active,the data on the AD0_7 la written Into I/O port aelectedby the fatched valué of AD0_1. Durlng thla operatlon allI/O bita oí the aelecíedport are aífected, ragardlesa ofthelr I/O moda and the stateof IO/M. The aclual outputlevel does not chango uní 11 lOWréturna hlgh. (glltch freeoutput} '. . . , .
A port can be read_out when the latched Chip Enables are• active and eitherRD goes low with IO/M high.orlOR goes
low. Boíh input and output mode-bits of a selected portwill appear on Unes ADo-?.'
To clarify the functlon of the I/O Ports and Data DirectionRegisters, the following diagram shows the conflgurationof one bit oí PORT A and DDR A. The same logic appliesto PORT B and DDR B.
H 111(0(01u ACTIVO «i*j*t »*oomnm(m»i
«TE; WKITE PA II *OT DUMJFIEO IT IQ(Í.
Note that hardware RESET or writíng a zero to the ODRlaten will cause the output latch's output bufíer to be
, disabled, preventing the data irvthe Output Laich frombeing passed through to the pin. This ¡s equivalen! loputtlng íhe port in the input mode. Note also that the datacan be written to'the Output Laten even thougn the OutputBufler has been disabled. This enables a pon Eo be ini-tialízed w¡th a valué prior to enabling the output.
The diagram also shows that the contents oí PORT A andPORT B can be read even when the ports are configuredas outputs. • , ,
TABLE 1. 8755A PROGRAMMING MODULE CROSSREFERENCE
MODULE ÑAME USE W1TH
UPP 955UPP UP2(2)PROMPT 975PROMPT 475
UPP(4)UPP 855RROMPT 80/85(3)PROMPT 48(1]
NOTES;1. Described on p. 13-34 of 1978 Data CataJcg.2. Spea'al adapto r socket.
' 3. Described on p. 13-39 of 1978 Data Catalcg.4. Described on p. 13-71 of 1978 Data Cataíog.
2-148
8755A/8755A-2
ERASURE CHARACTERIST1CSTÍIB erasure characteristfcs oí the 8755A are such thatsrasure begins to occur when exposed to Ifght withwavelengtha ahorter man approxlmately 4000 Angatroma(A). U ahould be noted that aunllght and cartain types o(lloorascent lamps have wavelengths ¡n the 3000-4000Árango. Data show that constan! exposure to room levelJluorescent Hghting could erase the typícal 8755A In'approximately 3 years whlle ¡twould takeapproximately 1weefc to cause erasure whan axposed to dlrect sunlíghí.-H tria 3755A Is to be axposed to these typea oí Hghtíngconditíons íbr extended periods of time, opaque [abéisare a.vailable /rom Intel which should be placed over the3755 window to prevent unintentionál erasure.
7ñe recommended erasure procedure for the 8755A iaaxposure to shonwave ultraviolet light which has a wave-langtn of 2537 Angstroms (A). The Integrated dose {¡.e.,UV intensity X exposure time), íor erasure should be amínimum of 15W-sec/cm2, The erasura time with thiadosage la approximately 15 to 20 minutes uslng an ultra-violeí lamp with a 12000/jW/cm2 power rating. The1
8755A should be placed wiíhin one inch from the lamplubes during erasure. Same lamps have a filter on their¡ubes and this filter should be removed before erasure.
PROGRAMMING.
Initialíy, and after each erásure, all bits oí the EPROMportions of the 8755A'are ¡n the "1" state. Information ¡s .¡ntroduced by selectively programming ."O" into thedesired bit locations.; A programmed "O" can only bechanged to a "V by UV erasure.
Trie S755A can be 'programmed on the Intel* UniversalPROM Programmer (UPP), and the PRÓMPT" 80/85 andPROMPT-461" desígn aids. The appropríate programmingmodules and adapters for use ¡n programming both3755A's and 3755's aré shown iri Table 1.
TTie program mode Itself consists of programming asingle address at a time, giving a single 50 msec pulse(or every atídress. Generally, It Is desirable to have averify cycle after a program cycle for the same addressSs snown ¡n the aitached tlming diagram. lntha,yerify_
li.j. __ngrrnal_me_mory read cycle) 'Vop' should
SYSTEM APPLIGATIONSSystem Interfaca-wlth 8085A and ÍAPX 88A syatem uaing the_8755Á can uae elther one of the two I/ÓInteriaca technlquea: ' ' •• •
• «-Standard I/O .' ¿\.' ..• Memory Wapped I/O 1 .
lí a standard I/O technlqua lajjaed, tha systém can usethe feaíure of both CE2 and CE,. By ualng a combina-tion of unused address Unes A11_15 and the ChlpEnafale Inputs, tha 3085A aysíam can use up to 5 each8755A'3 wlthout requlrlng a CE decoder. See Figure 4aand 4b.
If a meniory mapped I/O approach la used tha 8755A wlllbe selecied by J_he combinatlon of both tha ChipEnablea and IO/M uslng AD9__15 address Unes. SeeFigure 3.
be at -^-SV.
preliminar/ tlmlng diagrama and parameter valúes per-talnlng to the 8755A programming operatlon are con-lained In Figure ?. '.
•
3O8SA-.
1
< **•«\
ALE
ÍÍO
wACLK («21
REAQY
ÍO/M
¡ N/
—
—
7 t-\
N
T T >
7
1
\i i r
| \
_
•»/Di-l At-n flÓ CLX IO/MJOfl • ALE |7IW flEAOY CE
3738A
• " • • • : . - '
Rguro 3. 3755A In 8085A System(Memory-Mapped I/O)
8755A/8755A-2
"Y
ÍAPX 88 RVE CHIP SYSTEM •
Rgura 4 shows a flvo chip system contalnlng:
• 1.25K Bytea RAM• 2K Bytes ROM• 38 I/O Plns ' ' .• 1 Intsrval Tlmer• 2 Intarrupt Lévela . . .
/y/\l ,
\7\7
¡i
M
^
.
/\
.,.
' í
, k-
^
r1
s.X
! 1U PORT
WB *PORT
I13M
AL£ POHT
IN
*LE PORT
.**-IO
ou-ir
POHT
. - I L''M vcc ^DO
1 tiu-i-
A^A,
A0fc,
1 !Vu Vcc
Flgur» 4«. ÍAPX 88 Flv« Chlp Syrttm Conflfluratlon
2-150
8755A/8755A-2
•
,
•
V
• 1•
"
e
'C
/N
1
'
'
í
V f
\=
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7 ^
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—
Q. .
J
ín
£í
£5r.
".
S- ' •_2e •
la
r-„
i1
—
!*"s
3z
Rgur«.4b. 8755A ín 8085A System (Standard l/O)\1
8755A/8755A-2
3SOLUTE MÁXIMUM RAT1NGS*
TiperaiureUnderBias 0°Cto-70°Cir age Tempera ture .,.',.......,.,., -65" C tb -150°Clage on Any PinVith Hespect to Ground '. v ,. -Ü.5V to +7V.ver Olasipatlon ; _.' 1.5W
'NOTtCE: Streases above thoso lisiad under "AbsolutaMáximum Ratlngs" may cause parmanent damaga to thsdavlca. Jhis ¡s a stress ratfng oniy and functlonal opera~f/on of tha devíca ai (hese or any other condlíions aóovethoae Indlcatad In iha operatlonal sectlona oí íhla apedli-catión ¡s not Impllad, Exposure to absoluto rnaximumratíng condMons for extended perlods may affact devlca 'rellablllty.
.C. GHARACTERIST1CS • (TA - °°c to 7o*. vcc - VDD =- sv = 5%;,. - Vcc - VDD ~5V =10% for 8755Á-2) '
;YMBOL
^!L
/!H
/OL-
/OH
1L
LO •
CC
DO
3|N
=1/0
PARAMETER
Input Low Voltage
Input High Voltage
Output Low Voltage
Output High Voltage
Input Leakage
Output Leakage Current
VGC Suppiy Current
VOD Suppiy Current
Capacitanca of Input BufferCapacítanca oí I/O Buffer
M!N.
• -0.5
2.0
14
MAX.
0.3
VCC-HJ.S
0.45
10
±10
180 -
30
10
15
UNITS
V
V
V
v -fiA
fiA
mA
mA
PF, .pF
TESTCONDITIONS.
Vcc - 5.0V
Vcc - 5.0V
loLa2mA
IOH E -40ÜMA
Vss * V|N * Vcc0.45V s VQUT < Vcc
VDD - Vccfc - t^Hz 'fc - 1/iHz
'.C.CHARACTERIST1CS — PROGRAMMINGVcc 5V =10%for8755A-2)
Symbol
Voo
loo
Piram«4«r • .
Programmlng Voltage (during Writsto EPHOM)
• Prog Supply Current
Mln.
24
Typ- '
25
15
Max.
25
30 '
Unlí
V
mA •
2-152
3755A/8755A-2
l.C. CHARACTERIST1CS (TA - O'C lo 70', Vcc - 5V = 5%;
VGC " VOD - 5V =10% for 8755A-2)
.Symbol •
ICYC
Ti
T3
ll.lr
tAU
ILA
tlC
IRD
lAO
til
iHCTf
ICL
ICC
IDW
Iwo
IWP
I?R
IflP
IRYH
UflY
IRV
IflDE
Parameter
plock Cycle Time
CLK Pulse Widíh
CLK Pulse Width
CLK Risa and Fall Time
. 8755A
Mln.
320
80
120
Adoress to Laten Set Up Time . j 50
Address Hold Time after Laten
Laten to READAVRITE Control
Valid Data Out Delay from READ Control'
Address Stable to Data Out Valid"
Laten Enable Width
Data Bus Float aíter READ
SO
100
•
100
0
READ/WR1TE Control to Latch Enable | 20
RSAD/WRITE Control Width
Data In to Wrlte Set Up Time
Data In Hold Time Afíer WRITE
WRiTE to Por! Ouíput
Port Input Set Up Time
Port Input Hold Time to Control
READY HOLD Time to. Control
AODRESS (CEi to READY •
Recovery Time Between Controls .
READ Control to Data Bus Enable
250
150
30
50
50
. -0
300
10 -
Max.
30
170
450
100
' 400
160
160
•
8755A-2{Prellmfnary)
Mln,
200 •
40
• 70
30
45
40
' - ' 70 '
0
10
200
150
10
'.50
50.
0
200
10
Max.
30
140
300
85
Units
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns '
ns
1 ns
ns
1 ns
300
160 -
'160 '
ns
ns
ns
ns
ns
ns
ns
ns
•Of TAO " (TAL + TLC) i whichever I» grsatar.-Dfllínas ALE to Data Out Valfd In conjunctlon with T^L-
LC.CHARACTERISTICS —PROGRAMMING (TC to 70-, Vcc - 5V = 5%, Vss - OV, VDO' - 25V =1V;
- VDD - 5V =10% for 8755A-2)
Symboi
tps
tpo
ts
tH
tpfl
tPF
tPHCJ
Par>m«(»r - - • • • •
Data Setup Time
Data Hold Time
Prog Pulse Setup Time
Prog Pulse Hold Time
Prog Pulse Rise Time
Prog Pulse Fail Time
Prog Pulse Width
- Mln. -
10
0
2
2
0.01
0.01
45-
Typ.
2
2
50
Max. Unlt
na
ns
fíS
MS
MS
^S
msec
2-153
3755AJ8755A-2.
A.C. TESTING INPUT, OUTPUT WAVEFORM A.C. TESTING LOAD CIRCUIT
A C. TE5TJNG: INPUT5 AflE DRIVEN AT 1.tV FOR A LOGIC T AND Q.^SV FORA LOGIC 0.' T1MING weASURewGNTS ARE MADE AI !.ÚV FOH A LOGIC 1"ANO 0.8V fQfl A LOGIC 0.M i - 150 of
. INCUJDE3 J1Q CAPlCfTAWCE
WAVEFORMS
CLOCK SPECIFÍCATION FOR 8755A
PROM READ, I/O READ AND WRITE
2-154
8755A/8755A-2
'AVEFORMS (Continuad).
1/0 PORT
A. INPUT MODE
ffí OHíüfl XPOHTINPUT'•DÉDATA*BUS
Á
yzB. OUTPUT MODE.
iow'
POflTOUTPUT
DATABUS '•IIIIIDC
GUTCH FREEOUTPUT
X
WAIT STATE (READY = 0)
— U«Y—] —|
2-155-
8755A;8755A-2
WAVEFORMS (Continued)
8755A PROGRAM MODE
•IX"pf*oa/cZi
- V(fUFY CYCLI-
2-156'
8155H/8156H/8155H-2/8156H-22048-BIT STATIC HMOS RAMWITH I/O PORTS AND TIMER
Single -f 5V Power Supply w!th 10%
Voltage Margina
30% Lower Power Consumption than
the 8155 and 8156100% Compatible with 8155 and 8156
256 Word x 8 Bits
Completely Statlc Operation
Internal Address Latch
2 Programmable 8-BÍt I/O Ports " " "
1 Programmable 6-BIt I/O Port
Programmable 14-Bít Binary Counter/TimerCompatible with 8085AH, 8085A and "8088 CPUMultiplexed Address and Data Bus
The Intel" S155H and B156H are RAM and I/O chips ¡mplemented In N-Channel, depletion load, silicon gate technolony(HMOSJ, to be used in the 8085AH and 8088 microprocessor systems. The RAM portion ¡s deslgned with 2048 statlccotiiorganized as 256 x 8. They have a máximum access time oí 400 ns to permit use with no wait stales in 3055AH CPU 7k3155H-2 and 81S6H-2 have máximum access times o/ 330 ns íor use with the 808SAH-2 and the 5 MHz 8088 Crlj' *
The I/O portion consísts oí three general purpose I/O ports. One oí the three ports can be programmed to bepins, Ihus aliowíng the olher lwo porta to opérate in handshake mode.
A 14-b¡t programmable counter/timer ¡s also included on chlp to provide either a square wave or terminal count pulg,for the CPU system depending on íimer mode.
«
T1MEH CLlí
2 5 6 X 8
STATIC
RAM
f" TtMER
_J
A
B
C
L_
I1S4H/Í1MH-3 - CE. I1S*Hͧ1Í4M-J - Ct
Figure 1. Block Diagram Rgure 2. Pin Conílguratlon
Ift Corptxiüon A.»um«» No fl»»poniiOiHy lor in« U»« oi Any Clfcuilty Olh«f Thin Cl/cuilfy Emt>oo(«3 in »n Inl*l Proaucl, Ho Otn»< Circuí! Pn*nl LIc*nt»t rr* lm^
i IWTEL CORPORATION. 18fll. 7-30
linter 8155H/8156H/8155H-2/8156H-2
Tabie 1. Pin Deacriptlon
Symbol
HESET
A00-7
CEor Ce
HD
Wñ
ALE
!0/tf
?Ao_7(8)
pariría)
FCo-s(S)
TIMEfl 1N
" fJMEROUT
NccVss
'Typ«
1
yo
i
i
i
i
i
1/0
I/O
I<O
1o
Nam* and Funcllonfl«a«l: Pulsa provlded by [fia aoaSAH to Inftlallxa tria ayalam (connect lo flOSSAH HESET OUT). Inpuihlgn on thla lina raeeti iho chip ind Inltlaílzea iha irire* I/O porta lo Inpul moda. Tha wldlh oí RES67pul*» artould typlolly ba :wo 8085AH clock cycla times.
AdtíraaaJOiU: 3-* uta Addr»»*/Dat* llnaa th«t Interfaca with tha CPU lowar 3-blt AddraM/DaU Búa.Tha ft-blt addreei U Utchud Inlo th« «ddr«aj laten Inslda the 8155H/56H on tha íalllng adg« oí ALE-Th»
. «ddr»aj can ba «Itharforlh* m«mory aactlon orthel/Oaecilon depandlng on thalO/Mlnput.Tha 8-bitdata la «linar wrltlen Into Iha chlp or raad írom tha cfíip, dapendlng on (h* Wfl or HD Input slgnal.
Chtp Eiiabt*; On Iha 3155H, lhi« pin U Ce and la ACTIVE LOW. On (no 8156H, thl» pin U CE and laACTIVE HIGH.fla*d Control: Input low on Ihis lina witn til» Chlp Enaols aciive anacías and A00_7 bu/lers. It IO/M pin¡3 low, (he RAM conlent will be read ou: to tha AD bus. Olherwise lh« coniant of tne selected I/Q part orcommand/3tatU3 registers will be read lo the AD bus.
Wrlía Control: Inpul low on Ihís Une wílh Ihe Chlp ñnaole active causes Ihe dala on Ihe Address/Databus lo be written lo the HAM or I/O ports ana command/statua regisler. depending on IO/M.
Addr«« Latch En«bl«: This control signal latches bolh Ihe address on the AD0_7 linas and the statoof Ihe Chip Snaale and lO'M into the chip al ihe falling edge of ALE.
I/O M*mory: Selects memory il low and I/O and command/statua registers if hign.
Port A: These 9 pms are general ourpose liO pina. The míout airecnon is selectefl by programmingIne command register.
Port 8: These 3 pms are general purpose IiQ prns. The tníoul direclion is s¿Iec;ed ny programming|r*í commanü reglsler.
•'ortC: These 6 pinscan functionaseilherinpuiporl.outputporl.oras con iroi signáis íorPA and PB.Programming is done througn the command register, When PC0_5 are used 33 control sígnala, theywill proviúe Ihe /ollowing:PC0 — A INTR (Port A InterrupOPC, — ABF (Port A Buífer Full)PC2 — A ST3 (Port A Slrobe}PC-j — a INTR (Pon B Inierrupt]PC4 — B BF (Port B Buffer Fufl)PC5 — 3 STB [Port B Strobe]
Timar Input: Input lo the caunler-timer.
Tlmer Output: This outpul can be eilher a square wave or a oulse. depenalng on Ihe timar moda
Voltiga: -5 volt supply.
Ground: Ground reference.
pUNCTIONAL DESCRIPTION
rfla 3155H/8156H contalns tha (ollowing:
( 2k BU Slatic RAM organizad as 256 x 9i Two 3-bit I/O ports i PA á PB i and one 6-bit I/O port. PC i( id-oil limer-counter
pie IO/M -lO/Memory Se!ect> pin selecis eiiher the Uve-sgisters 'Command. Status. PAo-7. PBo-7, PCo-s' arjfie memory iflAMi ponían.
frje 8-b¡t address on the A_ddress/Oata Unes, Chip EnableViput CE or CH, and IO/M are ail laiched on-cnip at the
edge of ALE.Figure 3. 3155H/8156H Internal RegUtera
7-31
8155H/8156H/815SH-2/3156H-2
X DATA VALIÓ
NOTE: FOH DETAÍLED TlMING INFORMATION, S£E FIGURE 12 ANO A.C. CHAflACTERISTICS.
Figure 4. 81S5H/8T56H On-8oard Mamory flaad/Write Cycle
PROGRAMMING OF THECOMMAND REGISTEñ
The command register consists of eight latches. Fourbits '0-3i define the mode of the poris, two bits i4-5ienable or disable the inlerrupt /rom pori C when i! actsas control pon. and the [ast twobiís 16-71 are íorthetimer.The command register coníents can be altered at anytime by using the I/O address XXXXXOOO during a WRITEoperation wiíh the Chip Enable active and IO/R = 1. Themeaning of each bit of the command byte is defíned ¡nFigure 5. The contents oí the command register maynever be read.
READING THE STATUS REGISTERTheslatus register consists of seven latches.one (oreacíibit: six .0-5i for the status of the parís and one 161 for thestatus of the timer,The siatus.of the timer and ¡ne I/O section can be palledby reaaíng the Status Hegister (Address XXXXXOOO).Status word formal is shown in Figure 6. Note that youmay never write to the status register sincs the commandregister shares the same I/O address and the commandregister is seiected when a write to that address is issued.
7-32
Figura 5. Command
8155H/8156H/8155H-2/8156H-2
AO, AO] AOj
l_ «JHT * INTERRUrT ntOUEST
fORT A aUFFER fULLJEWTY[INI-UT/OUTfUTi
("QRT A JNTEHRUrT ENABLE
KJflT S INTEflRUfT HEQUESÍ
. K3HT B BUFFEfl fULUEM^TYIINWT/OUTnJTI
«JRT S INTEHRUrr ENABLED
• TIM6R JNTÍHRUPT (THIS BIT[S l-ATCHEO HIGM WHENTERMINAL COUNI ISREACHED. AND IS HESET TOLOVr UPON REAOING OF THEC/SREC1STEH AND BYHARDWARE flEMTI.
Figure 5. Status Register 8Ít Assi'gnment
-ÍPUT/OUTPUT SECTION
na I/O gectíon of the S155H/S156H consists oí Uve regís-,.ra: (See Figura 7.)
Command/Status Register (C/S) — Both registers areassigned me address XXXXXOOO. The C/S aodressserves the dual purpose.
When the C/S registers are selected durmg WRITEoperation. a command is wruten into the commandregíster. The coments oí this register are no/accessibletrtrough the pins..
When Ihe C/S (XXXXXOOOi ¡s selected during a REAOoperation, the status ¡nformation of the I/O ports andine timer becomes available on the ADo-7 Unes.
PA Regiiter — This register can be programmed to beeither input or output ports depending on the status oí(ríe contents of trie C/S Register. Also depending on!fie command. this port can opérate in either the basicmode or Ihe strobed rnode iSee tíming diagram'. TheI/O pins assigned in relation to this register are PAo-7.The address of thls regjster ¡s XXXXX001.
PB Regíaler — This register functions the same as PARegister. The I/O pins assigned are PBo-7. The addressof this register is XXXXX010.
PC Register—This register has the address XXXXXOl 1and contains only 6 bits, The 6 bits can be program-med to be eitner input ports, output ports or as controlsignáis for PA and PB by properiy programming theAD? and AOa bits of the C/S register.
Wher PCo-s is. used as a control port, 3 bits areassic -id for Pon A and 3 (or Port 8. The first bit is an
Interrupt that the 8155H sends out. The second ¡s anoutput signal indicating whether the buffer ¡s full orempty, and Ihe third ¡s an input pin to accept a strooefor the strobed input mode. (Sea Tabla 2.)
When the 'C' port ¡s programmed to either ALT3 or ALT4,the control signáis for PA and PB are initialized as follows:
CONTROL
BF
INTR '.
STB
INPUT MODE
Low
Low
Input Control
OUTPUT MODE
Low
High
input Control
1/0 AODHCSSi
A7
X
X.
;<
¿x
AS
X
X
X
X..X
AS
X
X
X
X
X
A4 ¡A3JA2 JAI ¡AO
X X 0X X 0X X CX X 0
X 1 X I
!
a0
•i
0
0
10
1
1
ln|ervj| CommadQ. Slalus P-;giitefGfníral Piuooie 1 O Porr ACenTii P-JOOSÍ t.O =oíl 0PC/I C — G-fne'íi P'jfaas* ' O or Cornal
Mign 6 3"ls C' T.<n»r Counl -lf>0 2 =IUOí Tim«f Mece
X; OorVI CJL.
T: 1/OAoar™ muir t>« gu-iliÜM By CE - 1 (fl!S*H) or CE - 0 (BI55M) uxl IO/M - i |n
Figure 7. I/O Porí and Tlmer Addressing Scheme
Figure 8 shows how I/O PORTS A and B ara structuredwithin the 9155H and 8156H:
OM« MT Of TORT A Ofl
fl OUTPUTtATCM
CLX CTft
1
Qt L_
N
rRITE•ORT ,
V
«ole.*
REAQ^QRT
<H
WOTES:ni OUTMT.UOOE "j MÜ,T«.E)(121 SIMPLE INWJT rfTiMT¿ni(31 STflOBED INrUT J ror*1Hul-REAO fORT- IIO/W-U • Iffü-OJ . [Ct ACTIVE! • I^OrtTAOORCSISELECTEDlfTRITE rOHT- 1IO/S-Ü- iffiR-DI- (CE ACTIVE! • (PORT ADORES»3£LECTED|
Figure 8. 3155H/8156H Port Functíons
7-33
8155H/8156H/8155H-2/8156H-2
Table 2. Port Control Aaslgnment
Pin
PCOPCIPC2PC3PC4PCS
ALT1
Input PortInput PortInput PortInput PortInput PonInout Port
ALT 2
Output PortOutput PortOutput PortOutput PortOutput PortOutput Port
ALT 3
A INTR (Pon A InterruptlA BF (Port A Buffer Full]
A STB (Port A Strobe]Output PortOutput PortOutput Port
ALT 4
A INTR iPort A InterruptiA BF (Porí A Buffer Ful!)
A STB (Port A Strobe)B INTR 'Pon B Interrupt)B BF (Pon 3 Bufíer Full)
B STB (Pon B Strobe i
Note ¡n the diagram that whan the I/O pona are pro-grammed to be output ports, the contenta oí the ouíputports can still be read by a REAO operation when appro-prialely addressed.
The outputs of the8155H/8156H ara "glltch-frea" meaningthat you can write a "1" to a bit position that was preví-ously "1" and the level at the output pin will not changa.
Note also Ihat the output latch is clearad when the ponenters the input made. The output latch cannot be loadedby writing to the pon if the pon is in the input mode. Theresult is that each time a pon mode is changed from inputto output, theoutputpins will golow. When the8155H/56H¡s RESHT, tha output latchea are all ciaared and all 3 ponaenter íha input mode,
When in the ALT 1 or ALT 2 modas, the bits of PORT Care structured líke the diagram above in the simple inputor output mode, respectívely.
Readlng from an input pon with nothlng connected to thepins will provide unpredictable results.
Figure 9 shows how the 8155H/8156H I/O ports míght beconfigurad in a typical MCS-35 system.
TORTA
fORTC -
fOHTB
TO MMAW par INPUT
OUT?UlQ «3RT A
* BF ISIGNALJ DATA RtAOYt -\. DATA RECEIVEDI
B ST8 [LOAOS POHT B LATCMI -f EBIPHERAL9 BF ISIGNALS OUFFtR IS FULL) inienr«i.e
3 1NIR ISICNALS aUFPtR J
flEAOY fOH HEAOING)
\T 1 TO iwjTfQKTIOfTIQNAL]
TO 80«aAH RST IHPUT
Figure 9. Example: Command Heglster = 00111001
TIMEñ SECTION
The tímeris a 14-b¡tdown-counter thatcountstheTIMEflIN pulses and provides either a square wave or pu¡¡,when terminal count (TC) is reached.
The timer has the I/O address XXXXX100 for the low ordef
byte of the register and the I/O address XXXXXlOi |gf
the high order byte of the register. (See Figure 7.)
To program the timer. the COUNT LENGTH "REG ¡,loaded íirst. one byte at a time., by selecting the timeraddresses. Bits 0-13 of the high order count register^m"speciíy the iength of the next count and bits 14-15 0| high order register will specify the timer output moda(sea Figure 10). The valué loaded into the count lenqthregiater can have any valué írom 2H through 3FFH inBits 0-13.
1
7 6 5 4
M7 M, Tu T]Z
>i
3
Tn
2
TÍO
I 0
T' TI
IMER MODE MSB OF CNT LENGTH
7 6 5 4 3 2 1 0
T7 T. T5 T, T3 T, | T, T0
LSB OF CNT LENGTH
Figúrelo. Tlmer Format
There are four modes to choose from: M2 and M1 (
the timer mode, as shown in Figure 11.
7-34
8155H/8156H/8155H-2/8156H-2
| Bits 6-7 iTMt and TMi) of cornmand regísler contents' are used ¡o start and stop the counter. There are íour¿ commands to choose /rom:
TMi
O
V
NOP— Do not affeci counter operation.
STOP — NOP if timer has not started;siop'counting if íhe timer is running..
STOP AFTER TC — Stop ¡mmediatelyafter presentTCisreached (NOP ü limarhas not started)
START — Load mode and CNT lengtnand start ¡mmedlately aíter loadíng (¡ítimer is not presently running). If timeris running, start the new mode and CNTlength immediately a/ter present TC ¡sreached.
| Note that while the counter is counting, you may load a'. new count and mode into the count length registers.• Beíore the new counl and mode will be used by thecounter, you musí issue a START command Eo thecounter. This applies even th9ugh you may only want tocíiange the count and jse the previous mode.
j In case of án odd-numbered count, the first halí-cyclei] of íhe squarewave output, which is nigh. is one countj ¡onger than the second. liowi haif-cycie, as-shown in
.-.¡Figure 12.
Figure 12. Aaymmetricai Square-Wave OutputReaultfng from Couní oí 9
Tho counter In the 8155H Is not Initializad to any particularmode orcountwhan hardware RESEToccura, but R£SETdoessrop the counting. Therafore, countíng cannot beginlollowing RESETuntil a STAflT command ia ¡sauedvfa thaC/S regiatar.
Please nota that the timer círcuit on the 3155H/3156H chlpis designed to be a square-wave timer, not an eventcounter. To achieve this, ít counts down by twos twícein completing one cycle, Thus, its registers do not con-tain valúes directly representing the numberof TIMER INpulses received. You cannot load an initial valué of 1 intothe count reglster and cause the timer to opérate, as ¡taterminal count valué ¡3 10 (binaryj or 2 (decimal). (Forthe detection of single pulses, it is suggested that oneof the hardware ¡ntarrupt pins on the 8085AH be used.)After the timer has started counting down, the valúesresidíng in the count registers can be used to calcúlatethe actual number of TIMER IN pulses required to com-plete the timer cycle if desired, To obtai'n ¡he remainingcount, perform the following operations in order:
1. Stoo the count
2. Read in the 16-bit valué from the count length registers
3. Reset the upper two mode bits
4. Reset the carry and rotate right one position all 16 bitsthrough carry
5. if carry is set, add 1/2 of the full original count 11/2 fuilcount — 1 ¡í full count ¡a odd).
Note: If you started with an odd count and you read thecount fength register before the third count pulse occurs,you will not be able to discern whetherone or two countshas occurred. Regardless of this, íhe 3155H/56H alwayacounts.gut the right number of pulses in generating theTIMER OUT waveíorms.
7-35
8155H/8156H/8155H-2/8156H-2
8085A MÍNIMUM SYSTEM CONFIGURATION
Figure 13a shows a mínimum system using tfiree chips,containmg:
• 256 Byles HAM• 2K Byies ROM• 38 I/O Pins• 1 Interval Timer• 4 Inlerrupi Levéis
ao«s MÍNIMUM SYSTEM CONFIGURATION
«EADY [
IlMEflOUT
\z_
CONTBQI.
1 1— | LATCHES
— 175a . i
RAM
1
as ce
\
1 1
$r
U6S IflOM * I/O|Ofl
1755A [fflOM -1/O|
II I»
Rgur* 13a. 8085AH Mínimum System Conflguratíon (Momory Mapped I/O)
7-36
8155H/8156H/8155H-2/8156H-2
3088 F1VE-CH1P SYSTEM
•igure T3b shows a five chip system containing:
3 1.25K Bytes RAM
» 2K Bytea ROM
• 38 I/O Pina
• 1 Inlerval Timer
• 2 Interrupt Lévala
O * ¿Í GNO
i ,M*NIML
I2B4
BES El
ROY I
ssr jj no
Wfl
IQíM
o
\7 V
_
/s
r1ne*OT
I ¡ L ,Vlí VCC V00
I1«»-J
*o=./
1 1
1VIS VCC
Rgure 13b. 8088 Flve Chlp System Conflguratlon
7-37
8155H/8156H/8155H-2/8156H-2
ABSOLUTE MÁXIMUM RATINGS'
Temperalure UnderBías . 0BCtOT70°CSlorageTemperature -65°C 10*150°CVoltage on Any Pin
Wíth Respect to Ground -0.5V to +7VPower Oissipat ¡on 1.5W
'NOTICE: Slresses atiove those Usted under "AbseH^ IMáximum Ratings" may cause permanent damagg (0 ,L \ Thís is a stress rating oniy and funcslonal ope/v ;
(ion oí the device ai ¡hese or any otner conditiom a¿_^thosa indicated in the opera{¡onal sectfons 0¡ jt,/, !specificatíon is ñor implíed, Exposure to absoluto /núí. •mum rating canditt'ons lor extended periods may a//._ *•davica reüaoility. '•
D.C. CHARACTERISTICS (TA = osc to 70'C, vcc = sv = 10%)
Symbol
VIL
VIH
VOL
VQH
IIL
ILO
'ce
IIL (CE)
ParameterInput Low Voltage
Input HIgh Voltage
Output Low Voltage
Output Hígh Voltage
Input Leakage
Output Leakage Curren:
MIn.
-0.5
2.0
2.4
Max.
o.aVCC-KJ.S
0.45
= 10
Unlta
V
V
V
V
VA
| ~ 10 | ¿iA
VCG Supply Current
Chip Enable Leakage8155H8156H
125
+ 100-100
mA
MA
MA
Toat Condltlons
loL"2mA "~~
IQH - -400^A
ov« VIN<VC C
o.45V<vOUT < Vcc
ov * V|N ^ vcc
A.C. CHARACTERIST1CS (TA = o°c to 7u°c. vcc = sv =
Symbol
UL
tLA
ILC
íflO
Uo
ILL
ÍROF
tCL
lcc
tow
[WD
tRV
IWP
'PR
tRP
tSBF
tss
'Rse
tsi
Parameter
Address lo Latch Sn Up Time
Addrew Hold Time after Latch
Latch to READ/V/R1TE Control
Valid Data Out Oelay from READ Control
Address Stable to Data Out Valid
Latch Enable Wídíh
Data Bus Float After HEAD
HEADAVRITE Control to Latch Enable
R EAOAVR ITE Control Width
Data In to WR ITE Set Up Time
Data In Hold Time After WRITE
Rccovery Time Between Controls
WRITE lo Port Outout
Port Inpul Setup Time
Port Input Hold Time
Strob* to Bufíer Full
Strobe Wldth
READ lo Buffer Empty
Sirobe to INTR On
8155H/8156H.
Mín.
50
SO
100
100
0
20
250
150
25
300
70
50
200
Max.
170
400
100
400
400
400
400
B155H-2/8156H-2
Min.
30
30
40
70
0
10
200
100
25
200
50
10 •
150
Max.
140
330
80
300
300
300
Unlta
ns
ns
ns
ni
ni
ni
ns
ni
ns
ni
ni
ns
ns
ni
ns
ni
ni
nj
300 ' ni
¡niel" 3155H/8156H/8155H-2/8156H-2
A-C. CHARACTERISTICS (Continuad) (TA = 0DC lo 70°C. Vcc - 5V =10%)
Symbol
[RDI
t?ss
IpHS
ISBE
t\V8F
twi
ITL
ÍTH '
ÍRD6
M
12
Parameter
REAO to INTR Off
Pon S«tupTime to Sirobe Strobe
Port Hold TIm« After Strobe
Strobe to Butfer Empty
WR1TE to Buffer Ful!
WRITE lo INTR Off
TIMER-1N to TIMER-OUT Low
T1MER-IN to TIMER-OUT High
Data Bus Enable from REAO Control
TIMER-1N Low Time
T1MER-IN High Time
3155H/8156H
MIn.
50
120
10
80
120
Max.
400
400
8155H-2/81S6H-2
Mln.
0
100
400 |
400
400
400
10
40
70
Max.300
Unltm
ns
! ns
300
300
300
300
300
ns
ns
ns
ns
ns
ns
ns
ns
ns
;¡ A.C. TESTING INPUT, OUTPUT V/AVEFORM
WAVEFORMS
A.C. TESTING LOAD CIRCUIT
DEVPCEUNDEfl
TE3T.|~ Ci • IM of
_L
C,. 1NCLUQES JIG CAP*Ci r»NCE
i
READ
\A VALIÓ i>
.i
|-lBDE-¡
1-'«OF— ]
7-39
8155H/8156H/3155H-2/8156H-2
WAVEFORMS (Continued)
WRITE
DATA VALIÓ
STROBED INPUT
STB'OBE
INPUT DAT*FflOM PQHT
/í
7-40
8155H/8156H/81 55H-2/8156H-2
/AVEFORMS (Continued)
STROBED OUTPUT
OUTPUT DATATOPORT )€
BASIC INPUT BASIC OUTPUT
íffi
DATA BUS'
\ / 1Ui !
X I1
ourrui V
•DATA 3US TIMINC IS SHOW* IN f IGU«E 7
TIMER OUTPUT COUNTDOWN FROM 5 TO 1
VO*UCOUNrt« ("O« CLH 1
7-41
8155/8156/8155-2/8156-22048 BIT STATIC MOS RAM W1TH I/O PORTS AND
256 Word x 8 Bits
Single -i-5V Power Supply
Completeiy Static Operation
Internal Address Latch
2 Programmable 8 Bit I/O Ports
1 Programmable 6-Blt I/O Port¿ .' :
Programmable 14-Bit Blnary Couníer/TImerCompatible with 8085A and 8088 CW|Multiplexed Address and Data Bus40 Pin DIP
Tha 8155 and 8156 are RAM and I/O chipa to be uaed in the 8085A and 8088 mlcroprocesaor svstems. The RAM ponió, W-íla dealgned wlth 2048 atatlc calis organizad aa 256 x 8. They have a máximum accaaa time of 400 na lo permlt uas^ifa &no wait states in 8085 A CPU. The 8155-2 and 8156-2 hava máximum accass timas of 330 nsíoruse vvith the 8085A-2 and !>> feJ5 MHz 8088 CPU. |\e I/O portion consista of three general purpoae I/O porta. One of the three porta can be programmed to be «t^ j&:
pina, thua allowing the other two porta to opérate in handahake moda. *-
A 14-blt programmable counter/tlmer la alao Included on chlp to próvida eíther a aquara wave or terminal count puK,íor the CPU ayaíem dependlng on tlmer moda.
_
A°3-;<T J>
RES6T
TIME« CLX
2Sé x aSTAT1C
flAW
| T1M
_J
R
A
3
C
L_
CE, aiSS/8l5B-2 - C£
Flgur» 1. Block Dlagram
7-42
Rgure 2. Pin Configuraron
3155/8156/8155-2/8156-2
.3SOLUTE MÁXIMUM RATINGS*
cmperaiureUnderSIas ................ 0"C tai-70°C•orageTemperature -63"C to -15Q°Coltage on Any PinWith Résped ío Ground -0.5V to -Í-7V
owerOissipation 1.5W
'NOTICE: Stresses abovg //lose Usted under "AbsolutaMáximum ñatings" may cause permananc damaga to thedevfce. Thís ¡s a stress rating only and funcílonal opera-íion of íhe devlco ai these or any other condltlons abovathosa ¡ndlcated ¡n the operatíonal sectlons oí Ibisspecifícation ¡s not impiled. Exposure (o absoluta máxi-mum rating condltions íor extended perfods may a/facídovice retiabiüty.
' j.C. CHARACTERISTICS {TA - o°c to 7oac; vcc - sv ±
SYMBOL
VIL
VIH
VOL
VOH
IIL
ILO
ice
l!LÍCE)
PARAMETER
Input Low Voltage
Input Hígh Voltage
Output Low Voltage
Output High Voltage
Input Láakage
Output Leakage Current
VCG Suoply Current
Chip --nable Leakage81:,$8156
MIN.
-0.5
2.0
Z4
MAX.
0.3
VCC40.5
0.45
= 10
±10
180
+ 100-100
UNITS
V
V
V
V
p\
mA
MA^A
TEST CONDIT1ONS
IOL * 2mA
IOH - -400^
ov<V|N s Vcc
0.45V < VOUT < Vcc
ov < VIN ^ vcc
*
«>
#
•
int J 8155/8156/8155-2/8156-2
A.C. CHARACTERISTICS {TA -o 'Cto 70°c: vcc - sv± s%)
SYMBOL
ULtLA
'LCÍRO
tAO
'LL
tROF
*CL
*cc
tDW
two
tRV
tWP
PARAMETER
Addreis to Latch Set Up Time
Addrea Hold Time after Latch
Utch to R EAOAVR ITE Control
Valid Data Out Delay from REAO Control
Addrea Stable to Data Out Valld
Utch Enable Width
Data Bus Float After R EAD
READ/WRITE Control to Latch Enable
READ/WR ITE Control Width
Data |n to WRITE Set U p Time
Data InHold Time After WRITE
RecoveryTime Between Controls
WRITE to Port Output
IPR [ Port Input Setup Time
IRP
tSBF
tss
tRBE
'SI
IRDI
tpss
'PHS
'SBE
IWBF
twi
ITL
'TH
{RDE
M
t2
Port Input Hold Time
Strobe to Buffer Full
Strobe Width
READ to Buffer Empty
Strobe to 1NTR On
READ to INTR Off
Port S«tupTÍme to Strobe Strobe
Port Hold Time After Strobe
Strobe to Buffer Empty
WRITE to Buffer Full
WRITE to INTR Off
TIMER-IN to TIMER-OUT Low
TIMEñ-IN to TIMER-OUT High
Data Bus Enable from READ Control
TIMER-IN Low Time
TIMER-IN High Time
-
3155/8156
MIN.
50
80
100
100
0
20
250
150
25
300
70
SO
200
50
120
10
. 80
120
MAX.
170
400
100
"
400
400
400
400
4OO
400
400
400
400
400
A.C. TESTING INPUT, OUTPUT WAVEFORM A.C. TEST1NG
7.4 .
8.4» '
ACTESTING; f.A LOGIC o.1 nwAnO O.SV F OH A
-/•3.a 18 -V /
V " > TtíTPOIMTS <^ Y
X-o.» o.i -j~ \S AflC ORCVEN AT 7.JV FOR A LOGIC ' f AMO 0 '5V FQfl
iNGMEASUflEMENTSAflE WAOE AT 3 tTV FOfl A LOGIC 1LOGK: -o.'
\ ''
81S5- 2/8156-2
MIN.
30
30
40
70
' 0
10
200.
100
25 ; •200
50
10
150
0
100
10
MAX.
•
140
330
80
300
300
300
300
300
300
300
300
300
300
40 |
70
UNITS
ni
. ni
ni
ni •'
m— — _
ni
ni— ~~i
ni
"nT^
ni
ni •
ni
ns
~^~~ns
ni
ni •
ni
ns
ni
ni
ni
ni
ni
ni
ns
ni
ns
ni
ñt """
LOAD CIRCUIT
OEVICEUNGCR
TE3T
GV JKUioea j«a c
~ Ci - 1M *f
1
JU^OTANCE
1 M.
inte?8251A
PROGRAMMABLE COMMUNICATION INTERFACE
• Synchronous and AsynchronousOperation
• Synchronous 5-8 Bit Characters;Interna! or Externa! CharacterSynchronization; Automatic SyncInsertion
• Asynchronous 5-8 Bit Characters;Clock Rate—1,16 or 64 Times BaudRate; Break Character Generation;1,11/2, or 2 Stop Bits; False Start BitDetection; Automatic Break Detectand Handling
• Synchronous Baud Rate—DC to64K Baud
Asynchronous Baud Rate—DC to19.2K BaudFull-Duplex, Double-BufferedTransmitter and ReceiverError Detection—Parity, Overrun andFramingCompatible with an Extended Rangeof Intel Microprocessors28-Pin DIP PackageAll Inputs and Outputs are TTLCompatibleSingle 4-5V SupplySingle TTL Clock
The Inte!'* 8251A ¡s the enhanced versión of the industry standard, Intel 8251 Universal Synchronous/Asynchronous Receiver/Transmitter (USART), designed for data Communications with Intel's microprocessorfamilies such as MCS-68, 80, 85, and ¡APX-86, 88.The 8251A is used as a peripheral device and is programmedby IhR CPU to opérate using virtually any serial data transmission techníque presently in use (including IBM"bl-flynr.").Thn USARTnncnplí! dntn chnrnctnrs (rom thn CPU In pnrallnl formal nnd thnn convorts thorn into aonnlínifnim qnrlnl ilnln nlrnmn ínr Irminminnlnn. .Slmiillnnnoiinly, II nnn mnnlvn snrlnl dfiln .qtrnnmn nnrí nnnvortllinlM Hilo tintnllol ijnln r - | in in f> ln |q |n| Ihn f ¡I'ti I lin UHAIVÍ wlll qJUnnl Ihn ClMI wlinM«VBf II i:nn flCnnpl fl Ilnw(ihnrni)lMt luí lintininl'iHlnn oí wh'HiiWMi U luiH im nlvnil M i.lminiilc) foi Ihn Cl'll | hn (¡f 'H fihn jnnM Ihnaomplnln nlnlllB nf |||n I IMAM I ni finy Mlim I ll«nn I Mullid" itnln U niintnhqloii ni i orí «ntl fMinltol nlunnls q|Ji:lt nq3YNDI" I", I xl MPI Y. Ihn clll|í \n fnlti lt inlnd iininu N (¡linnnnl Hlllcoii (jnln I
1 I
"; líl j i
CLK ^__ciñ _,_RD 0
Wfl, _c
cS
C5R «;
C7S. _<
nilf HrH
REAO/wnlTECONTROL
LOGtC
J
MOOEMCONTROL
1
'-I
S-
/"-V
1
1
-N-i/
-N-V
INTFRNAl,RATA RUS
' ' • •
x1-V
m ir miII- -A l
I
CONTROL
RECEIVEBUFFER
IS-PI
HECtlVECONTROL
R.D
c,nn
77
36
?b
23
82B1A ri31
ro19
18
17
16
15
J D0
3 vcc
DñTcJ 57Ti^ RTS
13 HSR
D "ESET
DCLK^ T . O
3 T-EMPTY
3 CTS
^ SYNDET/BO
^ T.ROY
Figure 1. Block Diagram Figure 2. Pin Configuraron
1-165
8251A
FEATURESAND ENHANCHMENTS "
The 8251A ¡s an advancsd desígn of the indusírystandard USART, íhe Intel* 8251. The 8251Aopérales with an extended ranga of Intelmicroprocassors and maintains compatibility withthe 8251. Familíarizaííon lime ¡s mínimal because ofcompatibility and involves only knowing the addi-íional features and enhancemenls, and reviewingtheAC and DC specificaíions of the 8251 A.
The 9251A incorporales all the key íeaturos oí the8251 and has the (ollowíng addllional íeatures andenhancaments:
• 8251A has double-buffered dala paíhs with sepá-rate I/O registers for control, staíus, Data In, andData Out, which considerably simplífies controlprogramming and minimizes CPU overhead.
• In asynchronous operations, the Receiver deíectsand handles "break" automatically, relíeving theCPU of this task.
• A- refined Rx inítializalion prevenís íhe Receiverfrom slarling when in "break" state, preventingunwanted interrupís from a disconnecíed USART.
• Al the conclusión of a transmission, TxD une willalways return lo the marking staíe unless SBRK íaprogrammed.
• Tx Enable logic enhancement prevenís a Tx Dis-able command from halling Iransmission uníü alldata previousfy written has been transmitted.Thelogic also prevenís the Iransmiíter from turningoff in íhe middle of a word.
• Whén Exlernal Sync Deíecí is programmed, Inter-nal Sync Deíecí is disabled, and an Exlernal SyncDeíecí status is provided vía a flip-fiop whichciears itself upon a status read.
• Possibility of falsa sync detect is minimized byensuring that if double characíersyncis program-med, the characters be conliguously detected andalso by ciearing the Rx register to all oneswhenever Enter Hunt command is ¡ssued in Syncmode.
• Asjong as the 8251A is not selected, the "RD andWR do not affect íhe interna! operation of íhedevice.
• The 8251A Slatus can be read ai any time bul thestatus updaíe will be ¡nhibited during slatus read.
• The 8251A is free from extraneous glitches andhas enhanced AC and DC characíerislics, provld-¡ng higher speed and betler operaling margins.
• Synchronous Baud rale from DC to 64K.
FUNCTIONAL DESCRIPTtON
General
The 8251A is a Universal Synchronous/Asynchronous Receiver/Transmitíer designed for a Wderange of Intel microcomputers such as 8048, 8080,8085, 8086 and 8088. ü'ke other I/O devíces in amicrocomputer sysiem, its functíonal conflguralion¡s programmed by the system's software for máxi-mum flexibillty. The 8251A can support most Baria!data tachnlques In use, Includlng IBM "bi-sync,"
In a communication environmení an inlerfacadevice musí converl parallel formal sysiem data iníoserial formal for Iransmission and convert incomingserial formal dala ¡nto parallel system data for recep-tion. The interface device musí also deíete or inseríbils or characlers Ihat are funclionally uníque to thecommunicalion technique. In essence, the ¡nlerfaceshould appear "transparenl" ío íhe CPU, a simpleinpul or outpuí of byíe-oriented system data.
Data Bus Buffer
This 3-stale, bidlrecííonal, 8-bil buffer is used lo in-terface the 8251A to the system Data Bus. Data istransmiíled or received by the buffer upon execudonof INput or OUTpuí instruclions of the CPU. Controlwords, Command words and Staíus Information arealso transferred through the Data Bus Buffer. TheCommand Staíus, Data-!n and Data-Oul registersare sepárale, 8-bil regislers communicaling wiíh thesysiem bus Ihrough the Data Bus Buffer.
This functíonal block accepts inputs from the systemControl bus and generales control signáis foroveralldevica operalion. ll conlaíns the Control Word Reg-¡sler and Command Word Register that store thevarious control formáis 'for the device functionaldefinition.
A"high"on thlsinput forces the 8251A into an "Idle"mode.The device wiil remain at "Idle" until a new selof control words ¡s wntlen into the 3251A lo program¡Is funcíional definiíion. Mínimum RESET pulsewidlh is 6 tCY (ciock musí be runníng).
A command reset operation also puts the device Intothe "Idle" state.
1-166
8251A
OX (Clock)
3» CLX inpuí ís used to genérate interna! devíceHan? and is normaíly connected to the Phase 2£71 íx/tput of (he Clock Generator. No externa!ñpvts or outputs are referenced to CLK but thetajuency of CLK must be greater than 30 times thefleceiver or Transmitter data bit rates.
ffi (Write)
i A "low" on thís ¡nput informs the 8251A that the CPUawriting data or control words to the 8251 A.
fil5 (Read)
A"low"on thisinput informs the 8251A thaí the CPUís reading data orstatus information f rom the 8251 A.
flESET
CLK
CID
flB
*A..
<— NJ— !/
— J
'• OAI» •.- aus-"-' .;• 9Vf FEB •
iflEMMVrñfn:
cowTflot.-'UXilC
•)
MOOEMCONTPOU
/^
^r
^"
c
_fy
-v/
-N-»/
-N-•
S
1NTERNALDATA BUS
"1— 1\
N1
TOANSMIIBUFFEH
IP-SI
TRANSM TCONTROL
RECEIVEBUFFEfl
I5.PJ
1
RECEIVECONTROL
- r*RDY
-C.EMPTY
SYNOET/BRICDET
Rgure 3. 8251A Block Olagram Showlng DataBus Buffer and Read/Write LogicFunctlons
CID RO WR es00
t1XX
010
11X
1010
tX
000
0
01
8251 A DATA- DATA BUSDATA BUS - 8251A DATASTATUS- DATA BUSDATA BUS - CONTROL
DATA BUS- 3-STATEDATA BUS- 3-STATE
C/D (Control/Data)
This input, in conjunction wíth the Wñ and P^D ¡n-puís, ¡nforms the 8251A that the word on the DataSus Ís eííher a data characíer, control word or statusinformation.
1 = CONTROL7STATUS; O = DATA.
Ü5 (Chlp Select)
A "low" on thís ¡nput selects the 8251 A. No reading orwrítíng will occur unless the device Ís selected.When CSishigh, íhe Data Bus is in the float state andRD and WR have no effect on the chip.
Modem Control
The 8251A has a set of control Inputs and outputsthat can be used to símplify the interface to almostany modem.The modem control signáis are generalpurpose ¡n nature and can be used for functionsother íhan modem control, if necessary.
DSR (Data Set Ready)
The DSR ínput signal is a general-purpose, 1-bit in-verting Ínput port. Its condition can be tested by theCPU using a Status Read operation, The DSR ¡nputIs normally used to test modem condítions such asData Set Ready.
DTR (Data Terminal Ready)
The DTR output signal is a general-purpose, 1-bítinvertíng output port. It can be set "low" by pro-gramming the appropriate bit in the Command In-strucíion word. The DTR output signal is normallyused for modem control such as Data TerminalReady.
RTS (Request to Send)
The RTS output signal is a general-purpose, 1-bit¡nvertíng output port. It can be set "íow" by pro-gramming the approjpriate bit in the Command In-struction word. The RTS output signal is normallyused for modem control such as Request to Send.
CTS (Clear to Send)
A "iow" on thís ¡nput enables the 8251A to transmitserial data if the Tx Enable bit in the Command byteÍs set to a "one." If either aTx Enable off or CTS offcondition occurs while the Tx is ¡n operation, the Txwill transmit all the data ¡n the USART, written priorto Tx Disable command before shutting down.
1-167
82S1A
Tranamltter Buffer
ThoTrurmmlltor Butteracc&pts parallül data (rom theData Bus Buffer, convens it to a aerial bit stream,inserta the appropriate characters or bits {basad onthe communicatíon techníque) and outputs a com-poaitu aurlul ylruum oí clntu un ihuTxD oulpul pin onIhe fulllnQ udyu of TxC. Thu trunaiinttur wNI buylntrunsmisalon upon beíng unublud i( CTS .- 0. TMoTxD lino wlll bu huid |n Ihu niurklruj átalo liiiiiiodl-ately uoon a rrmster Renal or whun Tx Enüble or CTSIs of f or thu Iransmlttuf la tjmpiy.
Transmltter Control
The Transmitter Control managea all activlties asso-ciatod with the transmlaslon of serial data. It acceptsand Isauoa sígnala both exltjrnally and inlernally toaccompllah this funcíion.
TxROY (Trunnmlltor Roudy)
I hl» uuljiul i.luiiult» Iha CIMI lluil lluí liiinitliilllin IM
|jln í;u|i tía Ubtiij im un Inl^i ni|ll In Ihn iiyulmii, ptlnuu II
I.IMI inin i ' l iMt-K | " | | < I T HMlnu H fi lulim M<mi| n|mmlluil 1 -MMV lu iiiiliiiiiKllixilly n«ni|,|iy HiH Inuillinjuilth' »l Wl 1 wluHi i( i ln jw I.|UHH"(I>I |¡i luuilinl [IIIIMMlu ul-MI
IJiilu l|hil %i<| i> ' i i iiiiinif llin l'iillnif 11 |HM- l i l iM I . | ln>I f MI 1'] wNhm Iil| («MUÍ |||Hi'l>Mi| hy Ul ii.ililu 11|11 wlll
uiiiv ]III||I..I¡M Mitf I injily't "M 'H iih i- "| || IM I - I MI ti
-1. U'^hlA Uluck ÜUurniii bhuwlnu Mutloniand Tr«n*iiilt(vr Uudwr nucí Cuniiul
I hn IhiMiilullliM l 'luí.!* i.ii| Nuil ti Ihu lHl« n| whli'h UlM1-hi l i t l i ' l iM |M | t < IIM ll i l l l - i inl It iMl In UIH ' l y i n - J n HinMIHli i i i i i i tMltt i i l ini j i iMiln |||H lliuiil llnUt l ! " l li fi j l inl |nlili' ) • > ( • Ilui|i|ui|l>y | l l Anyll l .111 Itlll MlM llHIlMinh^llMIniJiit it ih« liHinl nili' IH it íiiihlhuí ni t l iM HI-|IIM| T-DIiM.|ut.ni-y A |IIM l l i M i M l Mi '» 1 1 u u In ln«li in-lii-u -«|HI.|«llllu I.M'll'l II ...... |lll I. I f - I H Hl l- l l - l llhl | - I '
I «U { t fmi»niHlwr tni|Hy)
wiiun ihu ÜJUIA ii.iti rin I'|MIJi.i>'iu [u filI - I . M I ' I Y ul l I f l lH wlll U" " l i l i l í» -" I I luooloruituivlnu <* nh<*i«';lui íiuin Ihu (¡IJU ir lh» Inni|a ailalllwil. Txt-MH I Y lonialllb luw wlluí) lliu Ildlia-
niltter \á dísabled even If It is actually empty.TxEMPTY can be used to indícate the end of a Trans-mission mode, so that íhe CPU "knows" when to"turn the Une around" ¡n the half-duplex operationalmode.
In the Synchronous mode,- a "high" on this outputíndicates that a characíer has not been loaded andthe SYNC characíer or characíers are about to be orare beíng transmitled automatically as "fillers."TxEMPTY does not go-low when the SYNC charac-ters are being shifted out.
U I lHih| tlolu M||lin|u | III U-tlhl,i >i; ui|uuiu i ID iu IM lluí i» iiid. u.I »C UI|IIU|M I /!> KH/ 1(1 thu Hu niuilnI «C iKjiuilb / IM Kl U Mi Ihu IH* inndu.
The (atling edge of TxC shifís the serial daía ouí ofthe 8251 A.
Receiver Buffer
The Receiver accepís serial data, converís this serialinput ío parallel formaí, checks for bits or charactersthat are unique to the communication techniqueand sends an "assembled" characíer to the CPU.Serial data is inpuíjg RxD pin, and ¡s clocked in onthe rising edge of RxC.
1-168
8251A
Receiver Control
TWs functional block manages all receiver-relatedacíivities which consists of the following features.
The RxD initialízation círcuit prevents the 8251Afrom mistaking an unused ¡nput line for an activelow data line in the "break condition." Béforestarting to receive serial characters on the RxDune, a valid "1" must first be detected after a chípmaster Reset. Once this has been determined, asearch for a valid low (Start bit) is enabled. Thisfeature is only active in the asynchronous mode,and In only done onco foreach master Rasot.
The False Start bit detection circuit prevents falsestarts due to a transient noíse spike by first detecí-ing the fallíng edge and then strobing the nominalcenter of the Start bit (RxD = íow).
Parity error detection sets the correspondingstatus bit.
The Framíng Error status bit is set ¡f the Stop bit isabnont nt Ihn ond oí Itm dnln bytn (nr.ynchrononnmodo).
RxRDY (Recelvor Rendy)
rhía output Indlufiloa llinl llio fli*fí1A tinnlnlim rt clinr-acter that Is ready to be input to the CPU. HxRDY canbe connected to the Interrupt structure of the CPUor, for polled operatlon, tho CPU con check tho con-dltlon of RxRDY uslng a Status Read operatlon.
RxEnable, when off, holds RxRDY In Ihe Rosot Con-dítlon. For Asynchronous mode, to aet RxRDY, theñecelver must be enabled to sense a Start Bit and acomplete characíer must be assembled and trans-ferred to the Data Output Register. For Synchronousmode, to set RxRDY, the Receiver must be enabledand a character must finish assembly and be trans-ferred to the Data Output Register.
Failure to read the received character from the RxData Output Register prior to the assembly of thenext Rx Data character will set overrun conditionerror and the previous character will be written overand lost. If the Rx Data is being read by the CPUwhen the internal transfer is occurring, overrun er-ror will be set and the oíd character will be lost.
RxC (Receiver dock)
The Receiver Clock controls the rate at which íhecharacter ¡s to be received. In Synchronous Mode,theBaud Rate (1 x) is equal to the actual frequency ofRxC. In Asynchronous Mode, the Baud Rate is afraction of the actual RxC frequency. A portion ofthe mode instructíon selects this factor: '1, 1/16 or1/64 the RxC.
For example:
Baud Rate equals 300 Baud, ifRxC equals 300 Hz in the 1x mode;RxC equals 4800 Hz in the 16x mode;RxC oqunls 19.2 kHz In tho 64x modo.
Baud Rate equals 2400 Baud, ifRxC equals 2400 Hz in the 1x mode;RxC equals 38.4 kHz in the 16x mode;RxC equals 153.6 kHz in the 64x mode.
Data is sampled ¡nto the 8251A on the rising edge ofRxC.
NOTE: In most Communications systems, the 8251Awill be handllng both the trRnsmisslon and receptlonoporatlonn of n nlnqln llnk. Oon.ioqunnlly, IhnRocolvn nnd Trnu.imlt llnurí Rnlnn will bn Iho rmmn.Both TxC and RxC will roquire identlcal frequenclea(or thia operntlon and cnn be tled together and con-nnctod to H alnaln froquency sourco (Bñud RnteClnnnrntnr) lo .ilinpllly Ihn Intnrfnnn.
Rgure 5. 8251A Block Dlagram ShowlngReceiver Buifer and Control Functlons
1-169
intJ 8251A
SYNDET (SYNC Detect/BRKDET Break Detect)
This. pin ¡s used in Synchronous Mode for SYN-DET and may be used. as either ínput or output,programmable íhrough the Control Word. It is resetto output mode low upon RESET. When used as anoutput (¡nternal Sync mode), íhe SYNDET pin will go"high" to indícate íhat the S251A has located theSYNC character in the Receive mode. If the 8251A isprogrammed to use double Sync characters (bi-sync), thep SYNDET will go "high" in the middle ofthelastbit of thesecond Sync character. SYNDET isautomaíically reset upon a Status Read operation.
When used as an input (external SYNC detect mode),a positive going signa! will cause the 8251A to startassemblíng data characters on the rising edge of thenext RxC. Once in SYNC, the "high" input signal canbe removed. When External SYNC Detect Is pro-grammed, Internal SYNC Detecí is disabled.
BREAK (Async Mode Only)
This output will go high whenever the receiverremains low through two consecutivo stop bit se-quences (including the starí bits, data bits, andparity bits). Break Detect may also be read as aStatus bit. It ¡s reset only upon a master chip Reset orRx Data returning to a "bne" síate.
', ADOKÉ.SS bUS \0
\O fl I/O VV fl€SET Oj
ITTLIDATA 8 US 1
í j11 1 1
CíG S Dj-D0 K5 «ff RESET CLK
S251A
DETAILED OPERATION DESCRIPTION
General
The complete functional definition of the 8251A isprogrammed by the system's software. A set of con-trol words musí be sent out by the CPU to initialízathe 8251A ío support the desired Communicationsformat.These control words will program the: BAUDRATE, CHARACTER LENGTH, NUMBER OF STOPBITS, SYNCHRONOUS orASYNCHRONOUS OPER-ATION, EVEN/ODD/OFF PARITY, etc. In theSynchronous Mode, options are also provided toselect either i nternal or external charactersynchronization.
Once programmed, the 8251 Ais readyto perform itscommunication functions. The TxRDY ouíput israised "high" to signal the CPU that íhe 8251A isready to receive a data character from the CPU.Thisouíput (TxRDY) is reset automatically when the CPUwrites a characíer into the 8251 A. On the other hand,íhe 8251A receives serial data from the MODEM orI/O devica. Upon receiving an entire character, theRxRDYoutput is raised "high" to signal the CPU thatthe 8251A has a complete character ready íor íheCPU to fetch. RxRDY is reset auíomatically upon theCPU data read operation.
The 8251A cannot begin transmission until the TxEnable (Transmitter Enable) bit is set in tha Com-mand instruction and it has received a ClearTo Send(CTS) input.TheTxD output will be heidín the mark-ing. siaifi upen
Figure 6. 8251A Interface to 8080 StandardSystem Bus
• TU. •• coM SYWCnt* •>• »aaiA M UHgé*O^ma^n t,, MO,**) • MOOCA*VMC IHM* m EzWnM HTHC
• MQOC8YMC UoM. OCA JY>*Cp«>era«»M «M Olí A »
Figure 7. Typlcal Data Block
1-170
8251A
Programmlng the 8251A
Prior to starting data transmission or reception, the3251A must be loaded with a set oí control wordsgenerated by the CPU. These control signáis definethe complete functional definítion of the 8251A anomust immediatety íollow a Reset operation {internalor externa!).
The control words are split into two formáis:
1. Mode Instruction2. Command insírucíion
the same package. The format definition can bechanged only after a master chip Reset. For explana-tíon purposes the two formáis wíll be ¡solated.
NOTE: When parity is enabled ít is not consideradas one of ¡he data bits for the purpose of program-ming the word length.The actual parity bit receivedon the Rx Data Une cannot be read on the Data Bus.In the case of aprogrammed characíerlength of íessthan 8 bits, the least significant Data Bus bits wiílhold the data; unused bits are "don't care" whenwriting data to the 8251A, and will be "zeros" whenreading the data from the 8251 A. •
Moda Instruction
This instruction defines the general operationalcharacteristics of the 8251A. It must follow a Resetoperation (interna! or external). Once the Mode In-struction has been written into the 8251A by theCPU, SYNC characters or Command Insíruciionsmay be written.
Command Instruction
This ¡nstruction defines a word that is used to controlthe actual operation of the S251A.
Both the Mode and Command Insíructions mustconform to a specified sequence for proper deviceoperation (see Figure 7).The Mode Instruction musíbe wr f t ten Immediately following a Resetoperation, prior to using the 8251A for datacommunicatlon.
All control words written into the 8251A after theMode Instruction will load the Command Instruc-(Ion. Command Instrucílons can be written into the8251 Aatany time In the data biockduring the opera-tion of the 8251 A. To return to the Mode Instrucííonformat, the master Reset bit in the Command In-struction word can be set to ínitiaíe an interna! Resetoperation whích automatically places the 8251Aback into the Mode Instruction formal. CommandInstructlons must follow the Mode Instructíons orSync characíers.
Mode Instrucción Definition
The 8251A can be used for eiiher Asynchronous orSynchronous data communication. To understandhow the Mode Instrucíion defines the functionalop«ratlon of the 8251A, the designer can bestviewthe devica as two separaíe components, oneAsynchronous and the other Synchronous, sharing
Asynchronoua Mode (Transmission)
Whenever a data character is sent by the CPU the8251A automatically adds a Start bit (low level) fol-lowed by the data biís (leasl significan! bit firsi), andthe programmed number of Stop bits to each char-acter. Also, an ev°n orodd Parity bit is insertad priorto the Stop bit(s), as defined by the Mode Instruc-tion. The characíer is then transmitted as a serialdala stream on the TxD output. The serial data isshifted out on the falllng edge ofTxC at a rate equalío 1, 1/16, or 1/64 that of theTxC", as defined by íheMode Instruction. BREAK characters can be contln-uously sent to the TxD if commanded to do so.
When no data characíers have been loaded into the8251-A the TxD oulpuí reamins "hígh" (markíng) un-less a Break (coníinuously low) has beenprogrammed.
.NEVER REOU1RES MORETHAM ONE STOP BFD
Figurad. Moda Instructlon Format,Asynchronous Moda
1-171
8251A
Asynchronous Mode (Receive)
The RxD line is normally high. A falling edge on thisune triggers the beginning of a START bit. Thevalídity of this START bit is checked by again strob-ing this bit at its nominal center (16X or 64X mode-only). If a low is detected again, it is a valid START bit,and the bit counter willstarl counting.The bltcoun-ter thus locales the center of the data bits, the paritybit (¡f ¡t exists) and íhe stop bits. If parity error oc-curs, the pariíy error flag is set. Data and parity bitsare sampled on the RxD pin with the rísing edge ofRxC. If a low level is detected as íhe STOP bit, theFraming Error flag will be set. The STOP bit signáisthe end of a characíer. Note that the rece/Ver re-quires only one stop bit, regardlessof thenumberofstop bits programmed.This character ísthen loadedinto the parallel I/O buffer of the 8251A. The RxRDYpin is raised to signal the CPU that a characíer isready to be fetched. If a previous character has notbeen fetched by the CPU, the present characterreplaces it ¡n the I/O buffer, and the OVERRUN Errorflag ¡s raised (thus íhe previous character is lost).Allof the error flags can be reset by an Error Resetínstruction. The occurrence of any of íhese errorswiil not affect the operatíon of the 8251A.
DOÉSftOTAPfEAfl
ntCEIVCfl lf»«JT
BITSTai
DATA CHA*ACTEfl
— U" •
A£SCM«LED SERIAL DATA OUTrUT IT.OI
STAflTaiT
fAHITYBIT
RCCIIVÉ FORMA!
STAflTait
CM BYTE 15-» BlTSJCMAfll-
QArACHAftACTEH•( !
•NOrit If CMAHACTEfl LÉNdlMlSDfFINtD AS i, * OH 7un THE UNusEDBUSAHt «7 ra"ztno~
Synchronous Mode (Transmission)
TheTxD output is continuousiy high untü the CPUsends its first character to the 8251A which usually isa SYNC character. When the CTS line goes low, thefirst character ísserially transmitíed oul. All charac-ters are shifted out on the falling edge ofTxC. Data ¡sshifted out at ¡he same rate as the TxC.
Once transmission has síaríed, the data stream attheTxD output must continué at íhe TxC rate. If theCPU does not províde the 8251A with a data charac-ter before the 8251A Transmitter Buffers becomeempty, the SYNC characíers (or character If in singleSYNC characíer mode) will be automatically ¡n-serted ¡n the TxD data stream. In this case, íheTxEMPTY pin ¡s raised high to signal that the 8251Aís empty and SYNC characíers are being sent out.TxEMPTY does not go low when the SYNC Ís beingshifted out (see figure below). The TxEMPTY pin isinternally reset by a data character being writteninto the 8251A.
AUTOMAT1CALLY INSEHTED BY USAflT
\\\\\\\v—
Rgura 9. Asynchronous Mode
NOMINAL CENTEfl Of LAST BIT
Synchronous Mode (Receive)
In this mode, charactersynchronization can be inter-nally or externally achieved. If the SYNC mode hasbeen programmed, ENTER HUNTcommand shouldbe included in the fírst command ¡nstruction wordwritten. Data on the RxD pin ¡s then sampled oníhe risíng edge of RxC.The contení of the Rx bufferis compared at every bit boundary with the firstSYNC character until a match occurs. If the 8251Ahas been programmed for lwo.SYNC characlers, thesubsequent received characíer is also compared;when bolh SYNC characters have been detecíed,the USARTends the HUNT mode and Ís ¡n charactersynchronízation. The SYNDET pin is then set high,and is reset automatícally by a STATUS READ. Ifparity is programmed, SYNDET will not be set untílthe míddle of the pariíy bit ¡nstead of the middie ofthe last data bit.
In the externa! SYNC mode, synchronizatlon ¡sachieved by applying a high level on the SYNDETpin, íhus forcing the 8251A out of the HUNT moda.The high lavel can be removed after one RxC cycle.An ENTER HUNTcommand has no effecí in trieasynchronous mode of operation.
1-172
8251A
Parity error and overrun error are boíh checked Inthe same way as ín the Asynchronous Rx mode.Parity ¡s checked when not in Hunt, regardless ofwhether the Receíver ¡s enabied or not.
CHAHACTER LENGTH
HITí ENABLE- ENA8LEI• OISAflLE]
VEN PAfltTY GENER-ATION/CHECX•EVEN• ODO
XTEPNAL SYNC DETECT- SYNDET ISAN INPUT• SYNOET 15 AM OUTPUT
NOLE CHAHACTER IYNC• SINGLE SYNC CHARACTER• OOUBLE SYNC CHAflACTEH
Rgure 10. Mode Inutructlon Format,Synchronous Mode
The CPU can command the receíver to enter theHUNT mode ¡f synchronization ¡s lost. This will alsosel all the used characíer bits in the buffer to a"one," thus prevénting a possible false SYNDETcausad by data that happens to be in the Rx Buffer atÉNTER HUNT time. Note that the SYNDET F/F isreset at each Status Read, regardless of whetherinlernal or exlernal SYNC has been programmed.This does not cause the 8251A to return to the HUNTmode. When Ín SYNC mode, buí noí in HUNT SyncDetectlon is stíll functional, but only occurs at the"known" word boundaries.Thus, if one Slatus Readindícales SYNDET and a second Status Read alsoIndícales SYNDET, then the programmed SYNDETcharacters have been received since the previousStatus Read. (If double character sync has beenprogrammed, then both sync characters have beencontiguously received to gate a SYNDET ¡ndication.)When externa! SYNDET mode is selected, internalSync Oetect is disabled, and the SYNDET F/F may be»t at any bit boundary.
CPU BYTES IS-Í BITSJCHAHI
DATACHAHACTEflS
ASSEMBIED SERIAL DATA OUTPUT (TiOl
SYNCCHAR 1
SYNCCHARZ
DATACHAHACTERS
SERIAL DATA INPUT IR'OI
SYNCCHAR 1
SYNCCHAR 7
DATACHAfiACTEPS
C?U BYTES 1S-S BITS/CHAfl)
DATA CHAflACTEPS
Rgure 11. Data Format, Synchronoua Mode
COMMAND INSTRUCTÍON DEFINITION
Once the functíonal definition of the 8251A has beenprogrammed by íhe Mode Instrucíion and the synccharacters are loaded (if in Sync Mode) then thedevice is ready to be used for data communication.The Command Instrucííon controls the actual opera-tion of the selected format. Functions such as:Enable Transmit/Receive, Error Reset and ModemControls are províded by íhe Command Instrucción.
Once the Mode Instructíon has been written into the8251A and Sync characíers ¡nserted, if necessary,then all further "control writes" (CID = 1) will load aCommand Instructíon. A Reset Operation (internalor external) will return the 8251A to the Mode In-strucíion format.
Note: Internal Reset on Power-up
Whenpowerisfírstapplied, the 8251A may come upin íhe Mode, Sync character or Command íormat.Toguaraníee that the device is in the Command In-structíon format before the Reset command is ¡s-sued, ¡t ¡s safest to execute tha worst-caseinitiaíization sequence (sync mode with two synccharacters). Loading three OOHs consecutively intothe device with C/D = 1 configures sync operationand writea two dummy OOH sync characíers. An In-terna! Reseí command (40H) may íhen be ¡ssued toreturn the device ío the "Idle" state.
1-173
8251A
EH IR RTS ER SBRK H.£ Olfl T.EN
DAIA TERMINALREAOY _-h.jn" -,ll lente Ó7R
RCCEIVE ENAHLE-
SENO BREAKCHftflACTEfl( - loie.i T«D "to-"
EHHOH RESEI1 • i^l «lo. ll
PE.OE. FE
REOUESr TO SENO•-h«p' -iH J«et RIS
1NTERNALRESET •-h.i)n" f.iumi 3IS1A lo
ENTER HUNfMOD£'1 ' mu>J. uvcn Iw S.
IHASNO EfFtCI!N ASYNCMOOEI
Not«: Error Reiet muit ba períormed whanever
and Entor Hunt aro programm«d.
Figure 12. Command Instructfon Format .
STATUS READ DEFINITION
In data'communication systems it is often necessaryto examine the "status" of the active devicelo ascer-tain if errors have occurred or other conditions thatrequire the processor's attention. The 8251A hasfacilities íhat allow the programmer to "read" thestatus of the device at any time during the func-tional operatíon. (Status update is ¡nhibited duringstatus read.)
A norma! "read" command is ¡ssued by the CPU withC/D = 1 to accomplish this function.
Some of the bits in the Status Read Format haveidentical meanings to externa! output pins so thatthe 8251A can be used in a'comp!ete!y polled oriníerrupt-driven environment. TxRDY ís anexception.
Note that status update can have a máximum delayof 28 clock periods from the actual event affectingthe status. ;
0, Ds Ds 0, D, ' ' D, 0, D.,
DSR oSS!? Ft OE fí T.£M»TY fl.flDY T.HDY
Nc
Noltl
SAME DEFINITIONS AS I/O PINS
PAHITYEHROHTS.PE 1 «,nu(~«.n • w.if
. inoi u OUMIM. ll II IÍMI ÜVir» £fl IKI oí irn Coaim«™iInnrucuon. PE rio« nol inn.tuíom.uonDl th.a;SIA
OVEHHUNEflñOfiTU. QE ll»i ll »( -n.n liw CPU
ttx nint on* tHcmn« j.j.lJjltll 11 rntllty ih« f R Bil Di Ifit
en» K|» ti Ion
FHAMtNC ERROR lAi1nconi,lTh. FE lliiif i.I ~n«n4,.l,aSioo bii ii nal atiicua jt iniind ul ..tiY ínJ'-cl.i lliii<»lliyrm E R l»( ni ini Cm»m.,id
lh> cH»ui>ufíot ir» 32SIA
GATA SET READY Iitil.cJtnmil in> OSR ii K j itf o lt><ri
le I: TxñDY status bit has differem meanings from theTxñDY output p rr. The former is not conditiontd
by CTU and TxEN; [he lauer is conduianed by bothcTSandTxEN.
: !.«. TxRDY itatuí bit - DB Bulfer E-mpiy -' •
TxRDY pin oui * DS Buller Empiy -(CTS-O).ITxEN-D
Figure 13. Status Read Format
APPLICATIONS OF THE 8251A
ADDHESS BUS
CONTROL BUS
CRTTERMINAL
Figure 14. Asynchronous Serla) Interíace to CRTTerminal, DC—9600 Baud
1-174
8251A
AOORES3 BUS
CONTROL BUS
Figure 15. Syrtchronou» lotería ce to Terminal orPertpheral Devlca
\R ESS BUS \L flUS \
\A SUS \u • . .
B.D
T.O
OSR
6TB
82S1A CT5
«Ti
ffTcf-c
'
IZI
A3YNCMOOEM
BAUO«ATE
GENÉHATO»
•
PMON6LIN6
ÍNTER-FACE
TELEPHONELINE
Figure 18. Asynchronous Interface to Teíephonei Unes
ADOHES3 BU3
COffTRQL fl US
fl.D
r.o8231A
ffTE
r7£SVWCT
CTSífR
ff!B
B
[>•
1YNC
MOOCM
fMOfrtL1NC
ÍNTER.F*C(
TELEFONÉLINE
Rgure 17. Synchronoua InterYace to TeíephoneUnes
1-175
8251A
ABSOLUTE MÁXIMUM RATINGS*
Ambient Temperatura Under Blas 0DC to 70°C-StorageTemperatura -65°C to +1SO°CVoltage On Any Pin
Wíth Respect To Ground -0.5V to +7VPower Dissipation 1 Watt
'NOTICE: Stresses above those Usted under "Absoluta-Máximum Ratings" may cause permanent damage to tha -device. This is a stress rating onlyandfuncíional opera f/onof tha device at thesa or any other conditions above thoseindicated in the operational sactions of íhis specífication •is notimpHed. Exposure ío absoluta máximum rating con-_ditions for extended períods may affect device raliability.'
D.C. CHARACTERISTICS (TA = 0°c to70°c, vcc = s.ov =5%, GND = ov)
Symbol
VIL ¡VIHVOL 'VOH '"'OFL
l|L
!CC
Parameter '
Input Low Voltage
Input High Voltage
Output Low Voltage
Output High Voltage .
Output Float Leakage
Input Leakage
Power Supply Curreni
Mln.
-0.5
2.2
2.4
Max.
o.a
VCG0.45
= 10
= 10
100
Unit
V
V
V
V
^A
AA
mA
Test Conditions
]OL = 2,2mA
IOL = -400 ¡íA
V0UT=VCCT00.45V.
Vm=VC CT00.45V
All Outpuís = High
CAPAC1TANCE (TA.= 25°c,vcc = GND = ov)
Symbol
CIN
Cl/0
Parameter
Input Capacitance
I/O Capacitance
Mln. Max.
10
20
Unlt
PF
PF
Test Condltiont
fe = 1MHz
Unmeasured pins returnedto GND
A.C. CHARACTERISTICS (TA = o°c to 70°c,vcc = s.ov ±5%, GND = ovjBus Parameters (Note 1)READ CYCLE . ..
Symbol
*AH
tRA
TRR
rRD
tDF
Parameter
Address Stable Before REAO (CS, C/D)
Address HoldTime forflEAO (CS, C/D)
READ Pulse Width
Data Delay from READ
READ to Data Floating
Mln.
0
0
250
10
Max.
200
100
Unit
ns .
ns
ns
ns.
ns
Test Condltfons
Note 2
Note 2
3, Cc=1SOpF.
WRITE CYCLE
Symbol
1AW
[WA
lww
EDW
tWD
[RV
Parameter
Address Stable Before WRITE
Address Hold Time for WRITE
WRITE Pulsa Width
Data Set-Up Time for WRITE
Data HoldTime for WRITE
RecoveryTime Between WRITES
Mln.
0
0
250
150
20
6
Max. Unlt
ns
ns
ns
ns
ns
fCY
Test Condtlona
Note 4
1-176
8251A
l^C. CHARACTERISTICS (Continued)
SOTHERTIMINGSSymbol
ICYtrf
tí '
tn.tp
Inrx
ITX
tTPw
ITPO
ffl*
tppw
IRPO
iTxRDY
tTxRDY CLEAR
tflxRDY
IfUflDY CLEAR
iis
'ES
ItiEMPTY
'WC
iTfl
Parameter
Clock Perlod
Clock Hlgh Pulse Wídlh
Clock Low Pulse Width -
Clock Rise and FalITÍme
TxD Delay (rom Falling Edge of TxC
Transmítter Input Clock Frequency1x Baud RaleI6x Baud Raíe ,64x Baud Rato
TransmíUer Input Clock Pulse Wídihix Baud RaleI6x and 64x Baud Rale
Transmutar Input Clock Pulse Delny1x Baud HateI6x and 64x Baud Rale
Receiver Inpul Clock Frequencyix Baud RaleI6x Baud Rale64x Baud Rale
Receiver Input Clock Pulse Wldthlx Baud Rale16x and 64x Baud Rale
Receiver Input Clock Pulsa Delay1x Baud Rale ;16x and 64* Baud Rale
TxRDY Pin Delay (rom Center oí Last Bit
TxRDY i (rom Leading Edge of WR~ '
RxRDY Pin Oelay (rom Center oí Last Bit
RxRDY J (rom Leading Edge oí R~E
Internal SYNDET D«fay Irom RisingEdge of RxC
Externa! SYNOET Sel-UpTíme AílerRising Edge oí RxC
TxEMPTY Delay (rom Center oí Last Bit
Control Delay (rom Rlaing Edge ofWR!TE(TxEn. DTR. RTS)
Control to READ Set-Up Time (OTR. CTS)
Mln.
320
120
90
DCDCDC
121
153
DCOCDC
121
153
.
18
20
8
20
Max.
1350
to—90
20
1
64310615
64310 '615
8
400
26
4QO
26
Unrt
ns
na
ns
ns
M»
kHzkHzkHz
ICY[CY
1CYICY
kHckHikHz
ICY'CY
'CY
'CY
ICYns
k:Yns
«CY
'CY
*CY
ÍCY
ICY
Ttit Condltlont
Ñolas 5, 6
Note 7
Nole 7
Note 7 '
Note 7 '
Ñola 7
Nota 7
Note 7
Ñola 7
Note 7
1-177
*
8251A
*
A.C. CHARACTERISTICS (Continuad)NOTES:1. AC tlmings measured VOH = 2.0 VOL = 2.0, VOL = 0.8, and wíth load circuit oí Figure 1.2. Chip Select (CS) and Command/Data (C/D) are considerad as Addressea.3. Assumes that Address Is valid before RQJ.4. This recovery time is for Mode Initiaüzation only. Write Data Is allowed only when TxRDY = 1 . Recovery Time between
Writes for Asynchronous Mode is 8 ICY and f°r Syncnronous Mode Is 16 ICY-5. TheTxCand RxC frequencies have the followmg limitatlons with respectto CLK: Forlx Baud Rate, fTx orfRx < 1/(3Q
For 16x and 64x Baud Rate, fTx or fñx =s;l/(4.5 tCY).6. Reset Pulse Width = 6 ICY mínimum; System Clock must be running duríng Reset.7. Status update can have a máximum delay of 28 clock periods (rom the event affecting the status.
TYPICAL A OUTPUT DELAY VS. A. CAPACITANCE (pF)
-100 -60 O *50 »100
A CAPACITANCE (pF)
A.C.TESTING INPUT, OUTPUT WAVEFORM A.C. TESTING LOAD CIRCUIT
*
A.C. TESTING: IMPUTS AflE DRIV6N AT 2.4V FOR A LOGIC ' \ AND 0.45V FOHA LOGIC "0.*T1MtNG MEASUREMENTS ARE MAOE AT 2.0V FOfl ALOGtC"]-ANO O.aV FOR A LOGIC "O."
1-178
8251A
WAVEFORMS
SYSTEM CLOCK INPUT
TRANSMITTER CLOCKAND DATA
VAAAAAAAAAAAAAAAAA/WVVV\AAAAAAAAAAAAA/V-1 h'- -«-I H-
[Ri BAUD COUNTER STARTS MERE]
«.DATA ^ / SÍART8IT
RuClUMODE)
RuC (1BMODE)
WRÍTE DATA CYCLE (CPU -> USART)
U—-jtTíROYCLÍ
rwm^—
DATA IN (O.).]
- . . 1*-i, D
1\[UJ-
u_
^ ^- IDW *: 1™
-Hly
-H
REAO DATA CYCLE (CPU••*- USART)
«.«OY
OATA OUT [O.I.IDATAFLOAT ^K
M
N|•*,
"*!/,
• ")/
1-179
8251A
WAVEFORMS (Continued)
WRITE CONTROL OR OUTPUT PORT CYCLE (CPU -* USART)DTH. RTS
\HQ1l -11 . —--
/\
-f1
< <*1DV»
AW
-i1f~
«D
IWA
V
IHA/
READ CONTROL OR INPUT PORT (CPU «- USART)
DSR, CTS
INOTE-- I I
OATAOUIIO.B.1
_n . IRD _/•
-j IAfl —
/f
-H AR- —
1— IDF
I
IRA \—
NOTE «1¡ 7^. lf4CLUDES TME HtSPONSE TIMINO OF A CONTROL 8YTE.
NOTE «2: rcs INCLUOESTHEEFFECTOf CTS DH THE TiENflL C1HCUITHY.
TRANSMITTER CONTROL AND FLAGTIMING (ASYNC MODE)
EXAM^tt FOflMAT - 7 BIT CHAHACTER «ITM f ARITY k 3 STOÍ BITS.
QATA CHA« *
1-180
8251A
WAVEFORMS (Continued)
RECEIVER CONTROL AND FLAG TIMING (ASYNCMODE)
— *—•••""n fl l \\ ¡1 |
1 '1
l,0,r'
f
_/*"™
UU
*"
n —u
\JI1
u
TRANSMITTER CONTROL AND FLAG TIMING (SYNC MODE)
IZGGGGSí ^
RECEIVER CONTROL AND FLAG TIMING (SYNC MODE)
i 1-181 AFM-01573C
8205HIGH SPEED 1 OUT OF 8 BINARY DECODER
I/O Port or Memory Selector
Simple Expansión — Enable Inputs
High Speed Schottky BipolarTechnology — 18ns Max. Delay
Directly Compatible with TTL LogicCircuits
Low Input Load Current — .25 mAmax., 1/6 Standard TTL Input LoadMínimum Líne Reflectíon — LowVoltage Diode Inpuf Clamp
Outputs Sink 10 mA min.16-Pin Dual-In-Lirre Ceramic orPlástic Package
Tha Intel" 8205 decoder can be uaed íor expansión of systems whlch utiliza input porta, output porta, and memorycomponents with active low chip select Input. When tha 8205 !s enabled, one oí ¡ts 8 outputs goes "low," thus a singla rowof a memory system is selected. Tne 3-chip enable Inputs on the.8205 allow easy system expansión. For very large sysíems,8205 decoders can be cascaded such that each dacoder can drive 8 other decoders for arbítrary memory expansions.
The 8205 \ packaged In a standard 16-pín dual in-Üne package, and its performance is specifíed over the temperaturaranga of 0°C £o -í-750C, ambient. The use of Schottky barrier diode clamped transistors to obtain fast switchtng spaedaresults in higher performance than equivalen! devices made with a gold diflussion process.
1
2
3
4
5
6
7
3
— v^ 116
15
íu
13
820512
11
• 10
9
13o,
E ) ! O I
H M H M
AO-A, AOORESSlNPUrSE, - E , EHABLEiNPUrS00- 0> DECODED QUT'UTS
Figure 1. Logic Symbol Figure 2. Pin Conllguratlon
2-50
8205
FUNCTIONAL DESCRIPT1ON
Decoder ' ' , ' •
The 8205 containj a'one out of eight binary decodar; It ac-cepts a three bit binary code and by gating this input, createaan exclusive output that represents rhe' valué of the inputcodo. . .. . _.
For example, ¡f a binar/ code oí 101 was present on the AO,A1 and A2 addrea input Iínes,.and the devíce was enabled,an active low signaJ would appear on the 05 output line.Note thát aJI of the other output pini are sitting at a (ogíchígh, thui the decoded output ÍJ said to be exclusive. Thedecoders outpuu wíll foüow the truth table ihown below ínthe same manner for all other input variatfons.
Enable Gata ' ' : ' • » . • . - . - • •
When uiing a decoder it ÍJ often necessary to gate the out-puts wíth timing or enabling signáis so that the exclusiveouiput of the decoded valué Íi jvnchronous wíth the overalllystem.
The 8205 has a buílt-m function for such gatíng. The threeenable ínputs (Él, £2, E31 are ANDed together and créatea single enable sígnal for the decoder. The combinatíon ofboth active "hígh" and active "low'' devíce enafale ¡nputsprovide* tha designar with a powerfully flexible gatíng func-tion to heip reduce pacxage count in h¡s lyitem.
Dicaotn -
ENA«L( CATt
Rgure 3. Enable Gato
AODRESS
A0 A, A,
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ENABLE
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2-51.
8251A
WAVEFORMS
SYSTEM CLOCK INPUT
TRANSMITTER CLOCKAND DATA
- ITT»-,!
T7CM««*OOE1
VAAAAAAAAAAAAAAAAAAAAAAA/\AAAAAAAAAAAA/V—I
RECEIVER CLOCKAND DATA
«•CATA \_Z__
fl» BAUD COUNTÍ» STARTS HEREI
Sf AflT BIT
H*C llx MODE)
WRITE DATA CYCLE (CPU -» USART)
ITiflOYCLEAfl
DATA IH (0.1,1PON-TCAat 'f
OATASTABLE-V POUTCAHE
READ DATA CYCLE (CPU•<- USART)
«.«OY
if— I
DATA OUT ID.BJ
1U-I
1-179
Ínter 8251A
WAVEFORMS (Continued)
WRITE CONTROL OR OUTPUT PORT CYCLE (CPU — USART)
HEAD CONTROL Oñ INPUT PORT (CPU «- USART)
| «R (I
Hd
DATA OU1IO.BJ
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X
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NOTE «!: !,„; 1NCLUOES THE RESK3NSE TIMISG OF A CONTROL 3YTE.
NOTE «I: TCH JNCLUOES TH£ EFFECT OF CTS ON THE T.ENflL CIHCUITflY.
TRANSMITTER CONTROL AND FLAGTIMING (ASYNC MODE)
DATACMAfll OATACMAHI DATACHAHl
EXAMPLE FOBMAT - 7 BIT CHAftACTEfl WITH f »«ITY » 2STOÍ BITS.
DATA CMAfl 4
1-180
8251A
WAVEFORMS (Continuad)
RECEIVER CONTROL AND FLAG TIMING {ASYNC MODE)
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UU
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TRANSMITTER CONTROL AND FLAG TIMING (SYNC MODE)
TGGXEOMGfí^^
RECEIVER CONTROL AND FLAG TIMING {SYNC MODE)
i 1-181
8205HIGH SPEED 1 OUT OF 8 BINARY DECODER
I/O Port or Memory Selector
Simple Expansión — Enable Inputs •High Speed Schottky BipolarTechnology — 18ns Max. DelayDirectly Compatible with TTL LogicCircuits
Low Input Load Current — .25 mAmax., 1/6 Standard TTL Input LoadMínimum Line Reflection — LowVoltage Diode Input ClampOutputs Sink 10 mA min.16-Pin Dual-ln-Lirre Ceramic orPlástic Package .
Tha Intel* 8205 decoder can be used (or expansión of systems whlch utllize input ports, output porta, and memorycomponentawith active lowchlpselectinput. Whenthe 82Q5Isenabled, oneof ItaSoutputsgoea'Mow," thus a single rowoí a memory system is selected. The 3-chip enable Inputs on the 8205 allow easy system expansión. Forvery large systams,8205 decoders can be cascaded such that each decoder can drive 8 other decoders for arbitrary memory expansiona.
The 8205 is packaged in a standard 16-pin dual ¡n-line package, and its performance is specified over the temperaturarange of 0°C to -f 75°C, ambíent, The use of Schottky barrier diode clamped transistors to obtain fast switching speedaresults in htgher performance than equivalent devices made with a goid diftussion process.
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Ap-A7 ^QDBgSSjNPUTS
OECODEDOUI'UTS
Figura 1. Logic Symbol Figuro 2. Pin Configuraron
2-50
8205
FUNCTIONAL DESCRIPT1ON
Decodar ' ' _ ' •
Tha 8205 contaim a one out of éight binar/ decodar: It ac-cepts a three bit binary code and by gating this input, createsan exclusiva output that represents the valué of the inputcode. ,.",
Forexampla, ¡f a binar/ code of 101 waj present pn the AO,Al and A2 addresi input lines..and the device waj enabled,an active low signaí would appear on ihe 05 output Une.Note thát all of the other output pins are sitting at a logichígh, thui the decoded output ¡s said to be exclusive. Thedecoders outputa wilt follow the truth table ihown below ínthe sama manner for all otíier ínput variations.
Enable Gate ' ' : • • • • • • . - . • • •
When using a decoder it ÍJ often necessary to gate th« out-puts with timíng or enablíng lígnals 10 that the exclusiveoutput of the decoded valué is lyochronous wíth the overalljyítem.
The 8205 has a built-ín functíon for such gating. The threeenable inputs {£=1, £2, E3| are ANOed together and créatea single enable signaí for the decoder. The combínation ofboth active "hígh" and active "]ow" device enafale ¡nputsprovides ihe designerwíth a powerfully flexible gating func-tíon to help reduce package count ¡n hís system.
Dicaocn -
ENABLI OATt
Rgure 3. Enable Gata
AOORESS
A0 A, A?
L L- LH L LL H LH M LU L HH L HL H HH H HX X XX X XX X XX X XX X XX' X XX X X
ENA3LE
E, E; E]
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2-51.
'8205
Applications of the 3205
The 8205 can t» used ín a wide varíety of applícatíons ¡nmicrocomputer sy*tems." I/O ports can be dacoded from theaddrea bus, chíp select signáis, can be generated to selectmemory devíces and the typ« of machina ítare such « ín8008 jystemj can be derivad from a simple decoding of the
rtite linas (SO, S1/S2) of the 8008 CPU. . ..
I/O PORT DECODER -.Shown in the figure bdow ¡j a typícai applicatíon of the8205. Address input lirms are decoded by a group of 8205*(3). Each ínput hts a binary weight. For example, AO ÍJ 33-JÍgned a valué of 1 and ís th« LS8; A4 ÍJ assígned a valué of16 and is the MSB. By connectíng them to the decoders asinown, an active iow ifgnal that Ís exclusive ¡n nature andrepresenta the valué of the Input addre» Unes, íi avalla ble atthe outputs of íhe 8205j.
Thís círcuit can be used to genérate enable signáis for I/Opora or any other decoder related applícatíon.
Note that no external gatíng ís required to decode up to 24exclusive devíces and that a simple addition of an ínveneror two will allow expansión to even larger decoder net-works,
CHIPSEUECTDECOOER -Using a very similar círcuit to the I/O port decoder, an ar-
f, 0,
ray of 8205s can b« usad to cresta a simple ínterfaco to a24K memory jystem. •> ;
TTia mamory davfcas uaed can be either ROM or RAM andare 1K In storaga capacity. 270Ss and 2l14As are devlcaatyplcally used for thla appllcatlon. Thia type of memorydevica haj tan (10) addraaa |nput« and an active "low"chip select (SS). The lower order addresa bita AO-A9which come from the micro pro ca sao r are "buased" to ailmemory alements and the chlp aeíecí to enable a speciflcdevíce or group of devícea comea /rom the array of 8205a.The output of the 8205 ia active low so It ia directly compat-ible with the memory components. . , .
Basic operation Is that the CPU Issues an address to identífya specific memory location In which ít wíshes to "write" or"read" data. The most signífícant address bits A1Q-A14 aredecoded by the array of S205s and an exclusive, active low,chíp select ÍJ generated that enables a specific memory de-více. The least signíficant address bits AO-A9 ideniífy aspecífic location withín the aelected device. Thus, all ad*-dresses throughout the entlre memory array are exclusivein nature and are non-redundant.
Thís technique can be expanded almost indefínitelv to sup-port even larger systemswith ihe addítíon of a few ¡nvenersand an extra decoder (8205).
-Nr-l/
-•3,,
-12;,
-«T.
Flgur* 4. I/O Port Decoder Flgur» 5. 24K Memory Interine»
2-52
8205
ABSOLUTE MÁXIMUM RATINGS' . . . .NOTICE. 3tnaau aboyt -hou ,¡sted Ufí¿¿. '.:Abaolut1t
Temperatura Under Blas: .; . ,. " Máximum Ratlngs" may cause permanent damago to theCeramic •.,.......-, ....•,...-. ...... •;..'. -65"C to" +Í25°C devlce. Tnis ¡3 a stress ratíng only and functional opera-Plaatfc ... ................... ........ -65°C to +75"C tion afine device aítnesa orat any oí/jar conditlon abovo
Storage Temperatura .... .......... ,% -65"C to -f 1 60"C those indlcaíad ¡n tno oporatlonai sectlons of f/í/a specifl-Aíl Output orSüpply Voltages .. ..... . -0.5 to -í-7 Volts catión, ¡s not impl!ed..Ejcposure to absoluta máximumAII Input Voltages ..... ............. -1.0 to -r-5.5 Volts raííng condlílons for extended perlada may attecí devicoOutput Currents . . ............... . ....... . . . . 1¿5 mA rBÜaotllty. . ' •
D.C. CHAflACTERISTICS fTA - (TCío fJ^C, Vcc - 5V ±5%)
Symbol
'P
'nVC
VOL
VOH
V.L
V,H
'se
vox
'ce
• Pir»m*t«r
INPUT LOAD CURRENT
INPUT LEAKAGE CURRENT
INPUT FORWAflO CLAMP VOLTAGE
OUTPUT "LOW" VOLTAGE
OUTPUT HIGH VOLTAGE
INPUT "LOW" VOLTAGE
INPUT "HIGH" VOLTAGE
OUTPUT HIGH SHORTCIRCUIT CURRENT
OUTPUT "LOW" VOLTAGE@ HIGH CURRENT
POWER SUPPLY CURRENT
Um~Mlñ:
.
2.4
2.0
-40
It" Max.
-0.25
10
-1.0
0.45
0.85
-120
o.a
70
Unlt
mA
MA
V
V
V
V
V
mA
V
mA
T«»í Condltions
Vcc - 5.25V. VF - 0.45V
Vcc - 5.25V, Vfl - 5.2SV
VCC * 4-75v- 'c " ~5-° mA
Vcc -4.75V. IQL • 10.0 mA-
Vcc-OSV.I^.-LSmA
Vcc - 5.0V
Vcc ^ 5.0V
vcc-5.ov,vouj..ov v.v.
Vcc =-5.0V, IQX « 40 mA
Vcc * 5.25V
A.C. CHARACTEPIST1CS (TA - 0°C to +75°C, Vcc - 5V -5%; unlesa otherwise specífied)
Symbol
r, .
1-.
t. _
t _ _
r diSN
Piram«t«r
AODRESS OR ENABLE TOOUTPUT DELAY
.INPUT CAPACITANCE P8205C3205
Max. Umlt
19
18
18 .
13 .
• ¿(typ.)Sttyp.l .
Unlt
m
ni
ns
m
pF •pF
Ta»1 Condltlona
1 • 1 MHi, VCC - OV
VBIAS -2.0V.TA-750C
I. Tíin t»íífri»ff ii p*"oa(Cíll¥ )*fnoi«l índ-ii nol 100% IttiM.
TYPICAL CHARACTERISTICS
OUTPUT CURRENT VS..OUTPUT"LOW"VOLTAGE
OUTPUT CURR6NT VS,OUTPUT "HIGH" VOLTAGE DATATRANSFER FUNCT10N
VOLIAGt |V|
2-53
8205
TYPICAL CHARACTERISTICS (Continuad)
AODRESS OR ENABLE TO OUTPUT'. DELAY V3, LOAO CAP A CITAN CE
100 550
LOAD CWAOTANCS ttf)
ADDRES3 Ofl ENABLE TO Ol/TPUT ' •. DELAYVa.AM8IENTTEMPERATURE ' '
AMBI ENT7EMPEFWHJH6
SWITCHING CHARACTERISTICS
TEST LOAD ,
CONDmONS OF TEST:
Input pulse amplitudes: 2.5V
Input' rise and fall times: 5 nsecbetween _1V and 2V
Measurcments are made at 1.5V
TEST LOAD:
T
All Tomniort 2N2369 o* Eau..*^«nt. C^ -'30 of
WAVEFORMS
AOOflESS OR ENA8LEINPUT PULSE
2-54 . AFM-003WC
HCX SCHMITT-TRIQGER1KVERTERS
SN5414 (J, W) SN7414 (J, NISN54LS14|J,VY) SN74LS14 (J, N)
SCHMITT-TRIGGEñ POSITIVE-NAND GATES AND INVERTEfiSWITH TOTEM-POLE OUTPUTS
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fi-14 TEXAS INSTRUMENTS
aonoaHi-GlasS1VB
0.6A200V
IncombustibleSilicon Rectifier
• Outlln«
(1 Oot)
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1. Non-oom&uitlblaUaa of íiljfily non-oomDujtiDla raain molcli(oqulvalant 10 UL-94, 94V-0).
2. "Hí'Gíat' aarUa raotlfiar {baiad on iht *[*••gaaaivttíon teonnlqua) rtai »xo«ll*nt moiatura-proofnsaa tnd hl|n callacílliy.
3. 3mtil alza and Uní welint.
• Applloailon• Por • aaiittci» wi tn radio• For hiir ary«r• For Ifitnrpfiont
11 »m
Color ooo*
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A.C. input Voltaga (rjn-i) .
Oüioui Cürrant
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• Prvoautlons
1, 3old«rln|. o( laid wlra» ihould b» oompíeted witnfn 2 «aoond«, (aorupuiou* oara )« n*«dtd *ap*ct«lly wh*n «nonia«d wiraa ara lo b« aokiarad.)
2, in tnt oaaa oí iht oaptoitor input oirouii, tna ouiout currant anould oa 905< oí tno raslitanoa Io4d.
SAino&n
0.6A(S1VB)
• Amtalant t«mp«r*tur*V*ouipui curr*nt
í, U
1.1
J 1,1
M\_
N* tur ti Cwlmi
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^\ U tt ¡04 |M 1W I«TC
•• Ti
>Ovarcurrant oapaclty
Jflwer
•CJt Ab*«rb«r!/ • |rwi»lorm«r w « p«rtli«l Inductiva !o«d i* pftttnt on
!h« AC uam oí ulioon r*ou/t*/ oalli •• inown )n FIJ.A <xfí(.B, rtMMOtivvly. ][ mty hacc*fl tnal tfi* ftotifUf Mil ortikioo wn •[ in« tlm« oí lUrnof au» lo tn tañer mal voluce wmon!• o»v»lop«a Dy cfliu»rtni oí 3W. To or»v«n! im» UcKJÜIí,04towUti Ci And fli úy ihd (oltawini íormulii andih*m •• wrown in ifn r«ftpfloi¡vt
. «-^! o.»Li! tnitltl vi|u« o| >IM ouríini ílowlnt >n in* io*orD>r
• In tnt MM al Fif-A -Po«k VtlU4 oí tníícoond-•ry ratod curreni oí motfinilwmar
• In tft» can oí Fif.J—Po«k vtlu» oí th» filot)1 oufronl llowini in ino p4-
r i l lv l múuoilVí load• <x F!|.9, ict'uálly mei*uro in« tftn»mat
•Miuní ourr«nt upon. oiotini oí SW. |( \f\» ioiu*l mo-»»u/«m«ni i* ImooiaibU. now*vor, ino íol|ow)n( ínrmulamoy M u*«d «• i |uiai,
Vi-liN ! In lí>o Q*M oí fii.A • Sooondary rn^a currnni
of ir» irin»íwm(jf[ft if» C4wi of Fip.fl ñm mi aurrmii »í I lie iw-
r»llo| mouciivo luid
lavalllciiianí glven ira (tnlative ind .Tía
Nalt I Vi
otau-te, . ÍAPAN
.A 1nt«rrupt)on of th«•f th« trarufarmar
eurr*nt
PuallM moijaif.* IIMO : ¡
flf.m lnt«rruptl*fi »f p*rall«l Inductivaload
sub|«oi lo onaní» witnout noitc*.
Hl-Qlit serias
S2VB2A 40ov Silicon Rectifier
• Outllt*«
• Platine»
i, Non-combuaiiDln
Ihü o) mgnly nan-oamoustmln rosin mnlds
(oquiv«lon( to UL-04, S4V-C).
2- ~Hi-QiéM~ Mor io f * root i f ia r (banod un llic ¡lasaonaaivatian locnniuuo) has excoilaní mo 13luco-
proafnom and hign rcliamlity,
• 3, Sniali BUO and lijht woi|h!,
• Application
• Fu/ a Kti.iactic iVi[h rntlio
• For TV jo-.s,
• For moroo oower supplioa.
l i im Symbol onV --..T.yp'J S2VB10 | S3VB20 | 52VB40 ¡ Unil
Colar cooe I Hea | YaHow f
MAX
ñningí
Elioinc»!
{Tá-as'C}
Slorago Tsmoaraturo
'Junotion TamD«r»lUf»
P«ak B«vor«» Voliage
Surgo Curf*nt
Ouiput Gurrant
Fowiro Voltm Droo
A«v*rat Curront
T*ig
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50H2 Ponk ValuóOuring layóla
Ta = *CTCU Full w»v«
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-30-- 150
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100 | 200 | 400
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MAX 10
•c•cv
A
A
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• O*«i(n standard*
A. C, Input Vollago (r.m.tt) V, 70 140
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En el programa de autodiagnostico de la pagina anterior.,
correspondiente al teleimpresor T1000S de Siemens., se
observa que se verifica el funcionamiento de los distintos
módulos de los que esta compuesto, cuyo significado de l.ns
siglas se muestra a continuación:
AS - MEMORIA INTERNA
NS - MEMORIA DE MENSAJES
VS - MEMORIA DE VARIANTES
PR = MEMORIA DE PROGRAMA
STT= LÓGICA DE LA TARJETA DE TRANSMISIÓN (ÁSL)
KS - MEMORIA DE USUARIO
DR - IMPRESOR
TA = TECLADO
GB - UNIDAD DE MANEJO
MD - CONDUCTOR DE DISCO
BS - UNIDAD DE VIDEO.
1ÍNDICE
PAG.
CAPITULO 1 DESCRIPCIÓN GENERAL DEL SISTEMA.
1-1 INTRODUCCIÓN 2
1-2 DESCRIPCIÓN DE LAS FUNCIONES. 18
1-3 OPERACIÓN 19
1-4 CÓDIGO TELEGRÁFICO INTERNACIONAL N.2 22
CAPITULO 2 DISEÑO DEL CIRCUITO (HARDWARE)
2-1 DIAGRAMAS DE BLOQUES 26
2-2 DISEÑO DE LA PARTE CORRESPONDIENTE AL
MICROPROCESADOR Y MEMORIA 28
2-3 DISEÑO DE LOS INTERFACES 43
CAPITULO 3 DISEÑO DEL PROGRAMA (SOFTWARE)
3-1 DESCRIPCIÓN GENERAL DEL PROGRAMA 50
3-2 SUBRUTINAS: SUBRUTINAS DE TRANSMISIÓN,
RECEPCIÓN E INDICACIÓN DE ERRORES 64
3-3 LISTADOS DEL PROGRAMA. . 83
CAPITULO 4 PRUEBAS DEL SISTEMA.
4-1 IMPLEMENTACION DEL CIRCUITO 115
4-2 PRUEBAS REALIZADAS 127
4-3 SIMULACIÓN Y DETECCIÓN DE FALLAS. 132
CAPITULO 5 CONCLUSIONES Y RECOMENDACIONES
5-1 UTILIZACIÓN DEL SIMULADOR DE LINEA EN LA
REPARACIÓN DE TELEIMPRESORES. . .' '........ 136
5-2 PROYECCIÓN FUTURA DEL PROYECTO 137
5-3 TENDENCIAS DENTRO DE ESTE CAMPO 138
ANEXOS,-ANEXO 1.
MANUAL DE OPERACIÓN
ANEXO 2.
HGJAS DE DATOS
BIBLIOGRAFÍA.
ÍNDICE
BIBLIOGRAFÍA
INTRODUCTION TO TELEGRAPH ENGINEERINGPOR: Josef LehnertSIEMENS AKTIENGESELLSCHAFT 1974
THE MCS-80/85 FAMILY ÜSERS MANUALINTEL CORPORATION 1983
COMPONET DATA CATALOGINTEL CORPORATION 1982
PERIPHERAL DESING HANDBOOKINTEL CORPORATION 1981Literature Departament SV3-33065 Bowers AvenueSanta Clara CA 95051
MICROCOMPUTER INTERFACINGPOR: Edward J. PasahowMcGraw-Hill Book Company
INTERCONEXIÓN DE MICROPROCESADORESPOR: M. Robin y Th. MaurinEditorial Paraninfo, Madrid 1982
8085 ASSEMBLER USERJS MANUALAVOCET SYSTEMS INC.
DISK OPERATING SYSTEM Versión 2.10BY MICROSOFT CORP.IBM Personal Computer, Computer Language series
TECHNICAL REFERENCEIBM Personal Computer, Hardware Reference Library
REFERENCE DATA FOR ENGINEERS:RADIO, ELECTRONICS, COMPUTER ANDCOMUNICATIONS. SEVENTH EDITION.EDHARD C. JORDÁN.
TELEIMPRESOR 1000S -MANUAL DE TALLER PARTE IIISISTEMA DE CONEXIÓN ASE 45SIEMENS 1983. DPTO. DE COMUNICACIONES,
TELEIMPRESOR 1000SMANUAL DE ASISTENCIA TÉCNICA.SIEMENS 1983. DPTO. DE COMUNICACIONES.