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609 problemas resueltos, perfectamente desarrollados•...••---430 problemas suplementarios, que contribuyen a laconsolidación de los conocimientos adquiridos

•

Proporciona la información necesaria para que el lectorpueda resolver los problemos de electrónica digital quepuedan presentarse como esíudioníe, técnico o ingeniero

PRINCIPIOS DIGITALES

, TERCERA EDICION Roger L. Tokheim

609 problemas resueltos, perfectamente desarrollados

--~---430 problemas suplementarios, que contribuyen a la consolidación de los conocimientos adquiridos

•

Proporciona la información necesaria para que el lector pueda resolver los problemas de electrónica digital que puedan presentarse como estudiante, técnico o ingeniero

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PRINCIPIOSDIGITALES

Tercera edición


Tercera edición


CONSULTORES EDITORIALESAREA DE INFORMATICA y COMPUTACION

Antonio Vaquero SánchezCatedrático de Lenguajes y Sistemas InformáticosEscuela Superior de InformáticaUniversidad Complutense de MadridESPAÑA

Gerardo Quiroz VieyraIngeniero en Comunicaciones y Electrónicapor la ESIME del Instituto Politécnico NacionalProfesor de la Universidad Autónoma MetropolitanaUnidad XochimilcoMEXICO

TraduciJUjDepFaclUni

RevisióANCateEsclUni

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CONSULTORES EDITORIALES AREA DE INFORMATICA y COMPUTACION

Antonio Vaquero Sánchez Catedrático de Lenguajes y Sistemas Informáticos Escuela Superior de Informática Universidad Complutense de Madrid ESPAÑA

Gerardo Quiroz Vieyra Ingeniero en Comunicaciones y Electrónica por la ESIME del Instituto Politécnico Nacional Profesor de la Universidad Autónoma Metropolitana Unidad Xochimilco MEXICO


McGraw-Hill

PRINCIPIOSDIGITALES

Tercera edición

ROGER L. TOKHEIMHenry Sibley High School

Mendota Heights, Minnesota

Traducción:JUAN MANUEL SANCHEZDepartamento de Informática y AutomáticaFacultad de Ciencias FísicasUniversidad Complutense de Madrid

Revisión técnica:ANTONIO VAQUERO SANCHEZCatedrático de Lenguajes y Sistemas InformáticosEscuela Superior de InformáticaUniversidad Complutense de Madrid

MADRID. BUENOSAIRES. CARACAS. GUATEMALA. LISBOA. MEXICONUEVA YORK. PANAMA. SAN JUAN. SANTAFE DE BOGOTA. SANTIAGO. SAO PAULO

AUCKLAND • HAMBURGO • LONDRES. MILAN • MONTREAL • NUEVA DELHIPARIS. SAN FRANCISCO. SIDNEY • SINGAPUR • STo LUIS. TOKIO. TORONTO

Traducción:


Tercera edición

ROGER L. TOKHEIM Henry Sibley High School

Mendota Heights, Minnesota

JUAN MANUEL SANCHEZ Departamento de Informática y Automática Facultad de Ciencias Físicas Universidad Complutense de Madrid

Revisión técnica:

ANTONIO VAQUERO SANCHEZ Catedrático de Lenguajes y Sistemas Informáticos Escuela Superior de Informática Universidad Complutense de Madrid

McGraw-Hill MADRID. BUENOS AIRES. CARACAS. GUATEMALA. LISBOA. MEXICO

NUEVA YORK. PANAMA. SAN JUAN. SANTAFE DE BOGOTA. SANTIAGO. SAO PAULO AUCKLAND • HAMBURGO • LONDRES. MILAN • MONTREAL • NUEVA DELHI

PARIS. SAN FRANCISCO . SIDNEY • SINGAPUR • STo LUIS. TOKIO. TaRaNTa


Capítulo 1.

Capítulo 2.

PRINCIPIOS DIGITALES (Tercera edición)

No está permitida la reproducción total o parcial de este libro, ni su tratamientoinformático, ni la transmisión de ninguna forma o por cualquier medio, ya seaelectrónico, mecánico, por fotocopia, por registro u otros métodos, sin el permisoprevio y por escrito de los titulares del Copyright.

Capítulo 3.

DERECHOS RESERVADOS © 1995, respecto a la segunda edición 'en español, porMcGRAW-HILLjINTERAMERICANA DE ESPAÑA, S. A. U.Edificio Valrealty, l." plantaBasauri, 1728023 Aravaca (Madrid)

Traducido de la tercera edición en inglés deDIGITAL PRINCIPLES

Copyright © MCMXCIV, por McGraw-Hill, Inc. Capítulo 4.

ISBN: 0-07-065050-0

ISBN: 84-481-1737-9Depósito legal: M.49.967-2000

Editor de la edición en español: Andrés Otero

Compuesto en: FER, Fotocomposición, S. A.Impreso en: Lavel, S. A.

IMPRESO EN ESPAÑA - PRINTED IN SPAIN

PRINCIPIOS DIGITALES (Tercera edición)

No está permitida la reproducción total o parcial de este libro, ni su tratamiento informático, ni la transmisión de ninguna forma o por cualquier medio, ya sea electrónico, mecánico, por fotocopia, por registro u otros métodos, sin el permiso previo y por escrito de los titulares del Copyright.

DERECHOS RESERVADOS © 1995, respecto a la segunda edición 'en español, por McGRAW-HILLjINTERAMERICANA DE ESPAÑA, S. A. U. Edificio Valrealty, La planta Basauri, 17 28023 Aravaca (Madrid)

Traducido de la tercera edición en inglés de DIGITAL PRINOPLES

Copyright © MCMXCIV, por McGraw-Hill, Inc.

ISBN: 0-07-065050-0

ISBN: 84-481 -1737-9 Depósito legal: M. 49.967-2000

Editor de la edición en español: Andrés Otero

Compuesto en: FER, Fotocomposición, S. A. Impreso en: Lavel, S. A.

IMPRESO EN ESPAÑA - PRINTED IN SPAIN


CONTENIDO

PROLOGO ix

Capítulo 1. NUMERO S UTILIZADOS EN ELECfRONICA DIGITAL 11.1. Introducción 11.2. Números binarios 11.3. Números hexadecimales 71.4. Números en complemento a 2 11

Capítulo 2. CODIGOS BINARIOS 182.1. Introducción 182.2. Códigos binarios con peso 182.3. Códigos binarios sin peso 222.4. Códigos alfanuméricos 27

Capítulo 3. PUERTAS LOGICAS BASICAS 323.1. Introducción 323.2. La puerta AND 323.3. La puerta OR 363.4. La puerta NOT 393.5. Combinación de puertas lógicas 413.6. Utilización de puertas lógicas prácticas 45

Capítulo 4. OTRAS PUERTAS LOGICAS 544.1. Introducción 544.2. La puerta NAND 544.3. La puerta NOR 574.4. La puerta OR exclusiva 584.5. La puerta NOR exclusiva 614.6. Conversión de puertas utilizando inversores 624.7. NAND como puerta universal 664.8. Utilización de puertas lógicas prácticas 68

v

CONTENIDO

PROLOGO ix

Capítulo 1. NUMERO S UTILIZADOS EN ELECfRONICA DIGITAL ......... 1 1.1. Introducción ..... .. .......................... .. ............ . . 1.2. Números binarios ...... . ............................... ... .. . 1.3. Números hexadecimales ..... .. ............. . ........... .. ..... 7 lA. Números en complemento a 2 ................... . ............. 11

Capítulo 2. CODIGOS BINARIOS . ...... ... ..... .. . .......................... 18 2.1. Introducción ........ .... ............................. .... .... 18 2.2. Códigos binarios con peso .. .. ........... ..... .. . ...... . . ...... 18 2.3. Códigos binarios sin peso ..................................... 22 204. Códigos alfanuméricos ........................................ 27

Capítulo 3. PUERTAS LOGICAS BASICAS ........ ... ...... ... .. ... ... ... .... 32 3.1. Introducción ................................................. 32 3.2. La puerta AND .......................... ..... .......... . .... 32 3.3. La puerta OR .... ... ....... ..... .... ........ .. .............. 36 304. La puerta NOT ........... . . . . .. ........... . . ........ ..... ... 39 3.5. Combinación de puertas lógicas ......... ... .. ... ....... . . .. .... 41 3.6. Utilización de puertas lógicas prácticas .......................... 45

Capítulo 4. OTRAS PUERTAS LOGICAS ............ .................... ... .. 54 4.1. Introducción ................................................. 54 4.2. La puerta NAND .... .................. . ..................... 54 4.3. La puerta NOR ... ... .. ... .............................. . .... 57 404. La puerta OR exclusiva .......... . ............................ 58 4.5. La puerta NOR exclusiva ........ . ........... . .... ............ 61 4.6. Conversión de puertas utilizando inversores .......... . ...... . .. . . 62 4.7. NAND como puerta universal ..... .. .. .... ... ... .. ............ 66 4.8. Utilización de puertas lógicas prácticas .......................... 68

v


-----------------------------------------------------------------------------~----

vi CONTENIDO

Capítulo 5. SIMPLIFICACION DE CIRCUITOS LOGICOS: DIAGRAMAS 785.1. Introducción 78

.5.2. Expresiones booleanas en forma de suma de productos 795.3. Expresiones booleanas en forma de producto de sumas 815.4. Utilización de los teoremas de De Morgan 855.5. Utilización de la lógica NAND 875.6. Utilización de la lógica NOR 905.7. Diagramas de Karnaugh 935.8. Diagramas de Karnaugh con cuatro variables 965.9. Utilización de diagramas con expresiones en forma de maxterms 1005.10. Términos irrelevantes en los diagramas de Karnaugh 1045.11. Diagramas de Karnaugh con cinco variables 106

Capítulo 6. CIRCUITOS INTEGRADOS TTL Y CMOS: CARACTERISTICASE INTERFACE S 1176.1. Introducción 1176.2. Términos de los CI digitales "'........ 1186.3. Circuitos integrados TTL 1236.4. Circuitos integrados CMOS 1286.5. Interfaces entre CI TTL y CMOS 1336.6. Interconexión TTL y CMOS con conmutadores. . . . . . . . . . . . . . . . .. 1416.7. Interconexión (interfaz) TTLjCMOS con dispositivos de salida 1456.8. Conversión DjA y AjD 148

Capítulo 7. CONVERSION DE CODIGOS .7.1. Introducción .7.2. Codificación .7.3. Decodificación: BCD a decimal .7.4. Decodificación: BCD a código de siete segmentos .7.5. Visualizadores de cristal líquido .7.6. Controladores de LCD .7.7. Visualizadores fluorescentes de vacío .7.8. Control de visualizadores VF con CMOS .

Capítulo 8. CIRCUITOS ARITMETICOS y ARITMETICA BINARIA .8.1. Introducción .8.2. Suma binaria .8.3. Resta binaria .8.4. Sumadores y restadores paralelos .8.5. Utilización de sumadores completos .

Capítulo 9.

Capítulo 10. (1111111

158 Capítulo 11. I158

I159I162I166I172I175

179183

Capítulo 12.

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158158159162166172175179183

192192192197202209

CONTENIDO vii

8.6. Utilización de sumadores para la resta 2128.7. Suma y resta en complemento a 2 217

Capítulo 9. FLIP-FLOPS y OTROS MUL TIVIBRADORES 2309.1. Introducción 2309.2. Flip-flop RS 2309.3. Flip-flop RS síncrono 2339.4. Flip-flop D 2369.5. Flip-flop JK 2399.6. Disparo de los flip-flops 2449.7. Multivibradores astables: relojes 2499.8. Multivibradores monoestables 253

Capítulo 10. CONTADORES 26010.1. Introducción 26010.2. Contadores de rizado 26010.3. Contadores paralelos 26410.4. Otros contadores. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. 26710.5. Contadores con CI TTL 27210.6. Contadores con CI CMOS 27810.7. División de frecuencia: el reloj digital 284

Capítulo 11. REGISTROS DE DESPLAZAMIENTO 29511.1. Introducción 29511.2. Registro de desplazamiento de carga serie 29511.3. Registro de desplazamiento de carga paralelo 30011.4. Registros de desplazamiento TTL 30511.5. Registros de desplazamiento CMOS 309

Capítulo 12. MEMORIAS DE LA MICROCOMPUTADORA 31712.1. Introducción 31712.2. Memoria de acceso aleatorio (RAM) 31712.3. Memoria de sólo lectura (ROM) 32612.4. Memoria programable de sólo lectura 33312.5. Memorias masivas de la microcomputadora 341

CONTENIDO vii

8.6. Utilización de sumadores para la resta ........ . .......... .. ..... 212 8.7. Suma y resta en complemento a 2 ............... . ....... . .. ... 217

Capítulo 9. FLIP-FLOPS y OTROS MUL TIVIBRADORES .................... 230 9.1. Introducción . . .... . ....... . .................... . .... . ........ 230 9 .. 2. Flip-flop RS .. ........... .. ....... ......... ..... ............. 230 9.3. Flip-flop RS síncrono ............ .... . .... .. . .. ........... . ... 233 9.4. Flip-flop D . ......................... .. .................. . ... 236 9.5 . Flip-flop JK ...... .. .. .. ....... . ............................. 239 9.6. Disparo de los flip-flops . ........... . ... .. ......... ... ..... .... 244 9.7. Multivibradores astables: relojes ...... .. . ......... . . .......... . . 249 9.8. Multivibradores monoestables . ........... .. .................... 253

Capítulo 10. CONTADORES .... ... ... . ..... . .... ... .... .. ............. ........ 260 10.1. Introducción . ...... .. ...................... . ........... . . . ... 260 10.2. Contadores de rizado .. .. ... ............. . . .. .......... .. ..... 260 10.3. Contadores paralelos . . ........... .. ........................... 264 10.4. Otros contadores . ............ . ............... .. .............. 267 10.5. Contadores con CI TTL ... ... ........ . . .... ... ...... . ...... . .. 272 10.6. Contadores con CI CMOS ... ... .. ... .. ........................ 278 10.7. División de frecuencia: el reloj digital .... ... .... ... ·...... .. ..... 284

Capítulo 11. REGISTROS DE DESPLAZAMIENTO ..... .. .. ........ ... .. .... .. 295 11.1. Introducción . .. . ........... ... ... .. ............. . ............ 295 11.2. Registro de desplazamiento de carga serie .. ................ ... .. 295 11.3. Registro de desplazamiento de carga paralelo .......... .. ..... .. . 300 11.4. Registros de desplazamiento TTL . ..... . .................. . .... 305 11.5. Registros de desplazamiento CMOS .. ..... . ............ .. ....... 309

Capítulo 12. MEMORIAS DE LA MICROCOMPUTADORA . .... ... .. .......... 317 12.1. Introducción ..... . ....................... . ................... 317 12.2. Memoria de acceso aleatorio (RAM) ...................... . ..... 317 12.3. Memoria de sólo lectura (ROM) ... ..... .. ..................... 326 12.4. Memoria programable de sólo lectura ................ . .. . ...... . 333 12.5. Memorias masivas de la microcomputadora ..... . ......... . ..... 341


viii CONTENIDO

Capítulo 13. OTROS DISPOSITIVOS Y TECNICAS .13.1. Introducción .

.13.2. Se1ectores de datosjMultiplexores .13.3. Visualizar la multiplexación .13.4. Demultiplexores .13.5. Cerrojos y butTers de tres estados .13.6. Transmisión digital de datos .13.7. Arrays lógicos programables .13.8. Comparadores de magnitud .13.9. Dispositivos disparadores Schmitt .

352352352357360363369372381388

INDICE 395

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viii CONTENIDO

Capítulo 13. OTROS DISPOSITIVOS Y TECNICAS 352 13.1. Introducción .......................... .. ..................... 352 13.2. Selectores de datos/Multiplexores ......... ... .... ..... .. ........ 352 13.3. Visualizar la multiplexación . .. ... .. . .. . .... .... .. .... ..... .... 357 13.4. Demultiplexores ........ . ..... ..... ................... . .... ... 360 13.5. Cerrojos y buffers de tres estados .............................. 363 13.6. Transmisión digital de datos ................................... 369 13.7. Arrays lógicos programables ................................... 372 13.8. Comparadores de magnitud .................................... 381 13.9. Dispositivos disparadores Schmitt ............................... 388

INDICE 395


352352352357360363369372381388

...... 395

PROLOGO

La electrónica digital es una tecnología en rápido crecimiento. Los circuitos digitales seusan en gran cantidad de nuevos productos de consumo, equipos industriales y control,de oficina e incluso de comunicaciones. Este uso expansivo de los circuitos digitales esel resultado del desarrollo de circuitos integrados a bajo precio y la aplicación de lastecnologías de memorias de computadoras y de visualizadores.

Este libro proporciona la información necesaria para que el lector pueda resolver losproblemas de electrónica digital que se puede encontrar como estudiante, técnico, ingenieroo aficionado. Aunque los principios de la materia son necesarios, la filosofía de la SerieSchaum se basa en mostrar al estudiante cómo aplicar los principios de la electrónicadigital mediante problemas prácticos resueltos. Esta nueva edición contiene ahora unos1.000 problemas resueltos y suplementarios.

La tercera edición de este libro contiene muchos de los mismos tópicos que hicieronque las dos primeras ediciones alcanzasen gran éxito. Se han introducido ligeros cambiospara reflejar las tendencias tecnológicas utilizando más circuitos integrados CMOS, NMOSy PMOS. Se han introducido algunas cuestiones relativas a microprocesadores/microcorn-putadoras, reflejando la práctica actual de enseñar un curso de microprocesadores despuésde o con la electrónica digital. Además de las secciones que tratan sobre las característicasCMOS y TTL, se ha añadido una sección para las interfaces CMOS-TTL. Se incluyentambién algunas tecnologías de visual izado res, como los visualizadores de cristal líquido(LCD) y los visualizadores fluorescentes de vacío. El capítulo sobre la memoria de lamicrocomputadora se ha revisado y se ha aumentado con los discos ópticos y rígidos.También se han añadido secciones sobre arrays lógicos programables (PLA), comparadoresde magnitud, demultiplexores y dispositivos disparadores Schmitt.

Los tópicos esbozados en este libro se seleccionaron cuidadosamente para quecoincidiesen con los impartidos en escuelas de nivel superior, profesionales y a nivel decolegio. Se analizaron diversos libros de texto y manuales de laboratorio de los másutilizados en electrónica digital. Los tópicos y problemas incluidos en este libro sonsimilares a los encontrados en estos libros estándares.

Principios digitales de la Serie Schaum, 3.a edición, comienza con sistemas denumeración y códigos digitales y continúa con puertas lógicas y circuitos lógicoscombinacionales. A continuación se exploran codificadores, decodificadores y controladoresde visualizadores, junto a los LED, LCD y visualizadores de siete segmentos. Se examinantambién diversos circuitos aritméticos. Después se cubren flip-flops, otros multivibradoresy lógica secuencial, seguido por contadores y registros de desplazamiento. A continuaciónse exploran las memorias de semiconductores y de gran capacidad. Finalmente se investigasobre multiplexores, demultiplexores, cerrojos y «buffers», transmisión digital de datos,comparadores de magnitud, dispositivos disparadores Schmitt y arrays lógicos programables.El libro hace énfasis en el uso de CI digitales estándares en la industria (TTL y CMOS)para que el lector se familiarice con aspectos prácticos del hardware de la electrónicadigital. La mayoría de los circuitos de este libro pueden construirse utilizando CI digitalesestándares. .

PROLOGO

La electrónica digital es una tecnología en rápido creCImIento. Los circuitos digitales se usan en gran cantidad de nuevos productos de consumo, equipos industriales y control, de oficina e incluso de comunicaciones. Este uso expansivo de los circuitos digitales es el resultado del desarrollo de circuitos integrados a bajo precio y la aplicación de las tecnologías de memorias de computadoras y de visualizadores.

Este libro proporciona la información necesaria para que el lector pueda resolver los problemas de electrónica digital que se puede encontrar como estudiante, técnico, ingeniero o aficionado. Aunque los principios de la materia son necesarios, la filosofía de la Serie Schaum se basa en mostrar al estudiante cómo aplicar los principios de la electrónica digital mediante problemas prácticos resueltos. Esta nueva edición contiene ahora unos 1.000 problemas resueltos y suplementarios.

La tercera edición de este libro contiene muchos de los mismos tópicos que hicieron que las dos primeras ediciones alcanzasen gran éxito. Se han introducido ligeros cambios para reflejar las tendencias tecnológicas utilizando más circuitos integrados CMOS, NMOS y PMOS. Se han introducido algunas cuestiones relativas a microprocesadoresjmicrocomputadoras, reflejando la práctica actual de enseñar un curso de microprocesadores después de o con la electrónica digital. Además de las secciones que tratan sobre las características CMOS y TTL, se ha añadido una sección para las interfaces CMOS-TTL. Se incluyen también algunas tecnologías de visualizadores, como los visualizadores de cristal líquido (LCD) y los visualizadores fluorescentes de vacío. El capítulo sobre la memoria de la microcomputadora se ha revisado y se ha aumentado con los discos ópticos y rígidos. También se han añadido secciones sobre arrays lógicos programables (PLA), comparadores de magnitud, demultiplexores y dispositivos disparadores Schmitt.

Los tópicos esbozados en este libro se seleccionaron cuidadosamente para que coincidiesen con los impartidos en escuelas de nivel superior, profesionales y a nivel de colegio. Se analizaron diversos libros de texto y manuales de laboratorio de los más utilizados en electrónica digital. Los tópicos y problemas incluidos en este libro son similares a los encontrados en estos libros estándares.

Principios digitales de la Serie Schaum, 3.a edición, comienza con sistemas de numeración y códigos digitales y continúa con puertas lógicas y circuitos lógicos combinacionales. A continuación se exploran codificadores, decodificadores y controladores de visualizadores, junto a los LED, LCD y visualizadores de siete segmentos. Se examinan también diversos circuitos aritméticos. Después se cubren tlip-flops, otros multivibradores y lógica secuencial, seguido por contadores y registros de desplazamiento. A continuación se exploran las memorias de semiconductores y de gran capacidad. Finalmente se investiga sobre multiplexores, demultiplexores, cerrojos y «buffers», transmisión digital de datos, comparadores de magnitud, dispositivos disparadores Schmitt y arrays lógicos programables. El libro hace énfasis en el uso de CI digitales estándares en la industria (TTL y CMOS) para que el lector se familiarice con aspectos prácticos del hardware de la electrónica digital. La mayoría de los circuitos de este libro pueden construirse utilizando CI digitales estándares. .

ix


r==============================================---------------------------------

x PROLOGO

Deseo agradecer a mi hijo Marshall sus muchas horas de mecanografiado, lectura depruebas y test de los circuitos para que este libro sea lo más preciso posible. Finalmente,extiendo mi agradecimiento a los demás miembros de mi familia, Daniel y Carrie, porsu ayuda y paciencia.

ROGER L. TOKHEIM

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x PROLOGO

Deseo agradecer a mi hijo Marshall sus muchas horas de mecanografiado, lectura de pruebas y test de los circuitos para que este libro sea lo más preciso posible. Finalmente, extiendo mi agradecimiento a los demás miembros de mi familia, Daniel y Carrie, por su ayuda y paciencia.

ROGER L. TOKHEIM

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Capítulo 1

NUMERaS UTILIZADOSEN ElECTRONICA DIGITAl

1.1. INTRODUCCION

El sistema de numeración decimal es familiar a todo el mundo. Este sistema utiliza lossímbolos O, 1, 2, 3, 4, 5, 6, 7, 8 Y 9. El sistema decimal también tiene una característica devalor por posición. Considérese el número decimal 238. El 8 está en la posición o lugarde las unidades. El 3 está en la posición de las decenas y, por tanto, las tres decenas significan30 unidades. El 2 está en la posición de las centenas y significa dos centenas, o 200 unidades.Sumando 200 + 30 + 8 se obtiene el número decimal total de 238. El sistema de numeracióndecimal también se llama sistema de base 10. Se denomina de base 10 porque tiene diezsímbolos diferentes. También se dice que el sistema de base 10 tiene una raíz 10. «Raíz» y«base» son términos que significan exactamente lo mismo.

Los números binarios (base 2) se utilizan mucho en electrónica digital y en computado-ras. Los números del sistema hexadecimal (base 16) y octal (base 8) son utilizados pararepresentar grupos de dígitos binarios. Los números binarios y hexadecimales tienen unconsiderable uso en las modernas microcomputadoras.

Todos los sistemas de numeración mencionados (decimal, binario, octal y hexadecimal)pueden utilizarse para contar. También tienen todos una característica de valor porposición.

1.2. NUMERO S BINARIOS

El sistema de numeración binario utiliza solamente dos símbolos (O, 1). Se dice que tieneuna raíz 2 y comúnmente se denomina sistema de numeración en base 2. Cada dígito binariose denomina bit.

Contar en binario se ilustra en la Figura 1.1. El número binario se muestra a la derechacon su equivalente decimal. Observar que el bit menos significativo (LSB) es la posición del l.En otras palabras, si aparece un 1 en la columna derecha, se suma un 1 a la cuenta binaria.La segunda posición a partir de la derecha es el lugar del 2. Un 1 en esta columna (comoen la fila de las decenas en los decimales) significa que a la cuenta se suma un 2. Los otrostres valores de las posiciones también se muestran en la Figura 1.1 (posiciones del 4, 8y 16). Observar que a cada posición se le asigna una potencia de 2. La 'posición del 1realmente es 2°, la del 2 es 21, la del 4 es 22, la del 8 es 23, y la del 16 es 24. Es costumbreen electrónica digital memorizar, al menos, la secuencia de cuenta binaria desde 0000 hasta1111 (que se pronuncia, uno, uno, uno, uno) o decimal 15.

Capítulo 1

NUMERaS UTILIZADOS EN ELECTRONICA DIGITAL

1.1. INTRODUCCION

El sistema de numeración decimal es familiar a todo el mundo. Este sistema utiliza los símbolos O, 1, 2, 3, 4, 5, 6, 7, 8 Y 9. El sistema decimal también tiene una característica de valor por posición. Considérese el número decimal 238. El 8 está en la posición o lugar de las unidades. El 3 está en la posición de las decenas y, por tanto, las tres decenas significan 30 unidades. El 2 está en la posición de las centenas y significa dos centenas, o 200 unidades. Sumando 200 + 30 + 8 se obtiene el número decimal total de 238. El sistema de numeración decimal también se llama sistema de base 10. Se denomina de base 10 porque tiene diez símbolos diferentes. También se dice que el sistema de base 10 tiene una raíz 10. «Raíz» y «base» son términos que significan exactamente 10 mismo.

Los números binarios (base 2) se utilizan mucho en electrónica digital y en computadoras. Los números del sistema hexadecimal (base 16) y octal (base 8) son utilizados para representar grupos de dígitos binarios. Los números binarios y hexadecimales tienen un considerable uso en las modernas microcomputadoras.

Todos los sistemas de numeración mencionados (decimal, binario, octal y hexadecimal) pueden utilizarse para contar. También tienen todos una característica de valor por posición.

1.2. NUMERO S BINARIOS

El sistema de numeración binario utiliza solamente dos símbolos (O, 1). Se dice que tiene una raíz 2 y comúnmente se denomina sistema de numeración en base 2. Cada dígito binario se denomina bit.

Contar en binario se ilustra en la Figura 1.1. El número binario se muestra a la derecha con su equivalente decimal. Observar que el bit menos significativo (LSB) es la posición del 1. En otras palabras, si aparece un 1 en la columna derecha, se suma un 1 a la cuenta binaria. La segJ.lnda posición a partir de la derecha es el lugar del 2. Un 1 en esta columna (como en la fila de las decenas en los decimales) significa que a la cuenta se suma un 2. Los otros tres valores de las posiciones también se muestran en la Figura 1.1 (posiciones del 4, 8 y 16). Observar que a cada posición se le asigna una potencia de 2. La 'posición del 1 realmente es 2°, la del 2 es 21

, la del 4 es 22, la del 8 es 23

, y la del 16 es 24. Es costumbre

en electrónica digital memorizar, al menos, la secuencia de cuenta binaria desde 0000 hasta 1111 (que se pronuncia, uno, uno, uno, uno) o decimal 15.

1


2 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

CuentaCuenta binaria

decimal 16 8 4 2 1

O O1 12 1 O3 1 14 1 O O5 1 O 16 1 1 O7 1 1 18 1 O O O9 1 O O 1

10 1 O 1 O11 1 O 1 112 1 1 O O13 1 1 O 114 1 1 1 O15 1 1 1 116 1 O O O O17 1 O O O 118 1 O O 1 O19 1 O O 1 1

24 23 22 21 2°

Potencias de 2

Potencias de 2

Valor de laposición

Binario

Decimal

Potencias de 2


Binario

Decimal

(e) Re

Figura 1.1. Contar en binario y decimal.

base, o raíz, depequeño subíncmuestra el subírbinario-decimal

¿Cómo se ccel número bina!aparecen en labinario. El proenteros. El valonúmero decima

Considerar el número mostrado en la Figura 1.2a. Esta figura muestra cómo convertirel binario 10011 (uno, cero, cero, uno, uno) a su decimal equivalente. Observar que, paracada bit I del número binario, se escribe debajo el decimal equivalente de esa posición. Losnúmeros decimales se suman después (16 + 2 + I = 19) para obtener el decimal equivalente.El binario 10011 es igual al decimal 19.

Considerar el número binario 101110 de la Figura 1.2b. Utilizando el mismo proce-dimiento, cada bit I del número binario genera un decimal equivalente según la posiciónque ocupe. El bit más significativo (MSB) del número binario es 32. Sumar 8 más 4 más 2a 32 da un total de 46. El número binario 101110, entonces, es igual al decimal 46. La Figu-ra 1.2b también identifica el punto binario (similar al punto decimal en los números decima-les). Es costumbre omitir el punto binario cuando se trabaja con números binarios enteros.

¿Cuál es el valor del número III? Podría ser ciento once en decimal o uno, uno, unoen binario. Algunos libros utilizan el sistema mostrado en la Figura 1.2c para designar la


Potencias de .

Binario

Decimal

Convertir elrealizar esta caresto de l. El re


mo convertirar que, paraosición. Losequivalente.

ismo proce-la posición

más 4 más 246. La Figu-eras decima-rios enteros.o, uno, unodesignar la

----------~--------------------------------------------------------------------~NUMEROS UTILIZADOS EN ELECTRONICA DIGITAL 3

Potencias de 2 24 23 22 21 2°

Valor de la 16 8 4 2 Iposición

o oBinario

Decimal

1 • -Punto binario1

16

1

2 ++ 19(a) Conversión binario-decimal

Potencias de 2 25 24 23 22 21 2°

Valor de la 32 16 8 4 2 1posición

Binario o 1

8

11

32

1 o <--Punto binario

4 + 2 46Decimal ++(b) Conversión binario-decirnal

100112 = 1910 1011102 = 4610

(e) Resumen de conversiones y uso de pequeños subíndices para indicar la base del número

Figura 1.2.

base, o raíz, de un número. En este caso 10011 es un número en base 2 como muestra elpequeño subíndice 2 detrás del número. El número 19 es un número en base 10 comomuestra el subíndice 10 detrás del número. La Figura 1.2c es un resumen de las conversionesbinario-decimal de la Figura 1.2a y b.

¿Cómo se convierten los números fraccionario s? La Figura 1.3 ilustra cómo se convierteel número binario 1110.101 a su decimal equivalente. Los valores asignados a cada posiciónaparecen en la parte superior. Obs.ervar el valor de cada posición a la derecha del puntobinario. El procedimiento para realizar la conversión es el mismo que con los númerosenteros. El valor de la posición de cada bit 1 del número binario se suma para formar elnúmero decimal. En este problema 8 + 4 + 2 + 0.5 + 0.125 = 14.625 en decimal.

Potencias de 2 23 22 21 2° 1/21 1/22 1/23

Valor de la 8 4 2 l 0.5 0.25 0.125posición

oo 1

0.125 14.625

Binario 1 11 1

Decimal 8 + 4 2 0.5 ++ +

Figura 1.3. Conversión binario-decimal.

Convertir el número 87 a binario. La Figura lA muestra un método adecuado pararealizar esta conversión. El número decimal 87 se divide primero por 2, dando 43 con unresto de l. El resto es importante y se anota a la derecha. Se convierte en el LSB (bit menos


significativo) del número binario. El cociente (43) entonces es transferido, como muestra laflecha, y se convierte en dividendo. Los cocientes son divididos, repetidamente, por 2 hastaque el cociente es O con un resto de 1, como en la última línea de la Figura 1.4. En la parteinferior de la figura aparece el decimal 87 igual al binario 1010111.

LSU8710 -i- 2 = 43 resto de 1

1.¡;43 -i- 2 = 21 resto de 1,¡: I

21-:-2=10 resto de 1

fI

10 -i- 2 = 5 resto de O.¡: 1

5-:-2= 2 resto de 1

~

.¡; I

2-:-2= resto de O

~1-:-2= O resto de 1

8710 = 1 O 1 O 1 1 12

Figura 1.4. Conversión decimal-binario.

Convertir el número decimal 0.375 a binario. La Figura 1.5a ilustra un método pararealizar esta tarea. Observar que el número decimal (0.375) se multiplica por 2. Esto da unproducto de 0.75. El O del lugar entero (posición de las unidades) se convierte en el bit máspróximo al punto binario. El 0.75 es entonces multiplicado por 2, dando 1.50. El arrastrede 1 a la parte entera (posición de las unidades) es el siguiente bit del número binario. El0.50 se multiplica entonces por 2, dando un producto de 1.00. El arrastre de 1 a la parteentera es el 1 final del número binarío. Cuando el producto es 1.00, finaliza el procesode conversión. La Figura 1.5a muestra el decimal 0.375 convertido en su equivalente bina-río 0.011.

4375 x 2 = 1.6875

1,

875 x 2 = 1.375!

!

75 x 2 = 0.75

!I

5 x 2 = 1.50!

I

O x 2 = 1.00 1

0.8

0.6

I0.375 x :2 = 0.75

10.75 x 2 = 1.50

!0.50 x:2 = 1.00 0.5

0.3

0.7

10.37510 = .0 1 12 0.8437510 = .1 1 O 1 12

(a) (b)

Figura 1.5. Conversiones de fraccionario decimal a binario.

La Figura 1nuevo que 0.8,formando el nproblema mues

Considerar 'dos procesos. Lsuperior de la 1del número decLa parte fraccicLas secciones e

1.1. El sistema

Solución:El sister

1.2. Cuando SI

Solución:Bit sign

1.3. ¿Cómo se

Solución:El núrn

1.4. El númer

Solución:El núrr


Solución:1 12 El número 1001 se pronuncia: (a) uno, cero, cero, uno; (b) mil uno.

parada unit másrrastrerio. Elparte

rocesobina-

NUMEROS UTILIZADOS EN ELECTRONICA DIGIT AL 5

La Figura 1.5b muestra el número decimal 0.84375 convertido en binario. Observar denuevo que 0.84375 se multiplica por 2. El entero de cada producto se coloca debajo,formando. el número binario. Cuando el producto es 1.00, finaliza la conversión. Esteproblema muestra el decimal 0.84375 convertido en el binario 0.11011.

Considerar el número decimal 5.625. La conversión de este número binario involucrados procesos. La parte entera del número (5) es procesada por división repetida en la partesuperior de la Figura 1.6. El decimal 5 se convierte en el binario 101. La parte fraccionariadel número decimal (.625) es convertida al binario .10 1 en la parte inferior de la Figura 1.6.La parte fraccionaria es convertida a binario mediante el proceso de multiplicación repetida.Las secciones entera y fraccionaria del decimal 5.625 se juntan para dar el binario 101.10 1.

5 -7- 2 = 2 resto de 1 •I.¡:

2 -7- 2 = ¡ resto de O~.¡:1 -7- 2 = O resto de 1

15.62510 = 1 O 1 . 1 O 12

t ]1O.~25 x 2 == 1,...'.2_( ----'

0.25 x 2 = 0.50I

! .--,------------~0.50 x 2 = 1.00

Figura 1.6. Conversión decimal a binario.

PROBLEMAS RESUELTOS

1.1. El sistema binario de numeración es el sistema de base y tiene una raíz de _

Solución:El sistema binario de numeración es el sistema de base 2 y tiene una raíz de 2.

1.2. Cuando se trata con números binarios, el término bit significa _

Solución:Bit significa dígito binario.

1.3. ¿Cómo se pronunciaría el número 1001 en (a) binario y (b) decimal?

1.4. El número 11010 es un número en base o

Solución:El número 11010 es un número en base lO, como indica el pequeño 10 detrás del número.

NUMEROS UTILIZADOS EN ELECTRONICA DIGITAL 5

La Figura 1.5b muestra el número decimal 0.84375 convertido en binario. Observar de nuevo que 0.84375 se multiplica por 2. El entero de cada producto se coloca debajo, formando . el número binario. Cuando el producto es 1.00, finaliza la conversión. Este problema muestra el decimal 0.84375 convertido en el binario 0.1101l.

Considerar el número decimal 5.625. La conversión de este número binario involucra dos procesos. La parte entera del número (5) es procesada por división repetida en la parte su perior de la Figura 1. 6. El decimal 5 se con vierte en el binario 101. La parte fraccionaria del número decimal (.625) es convertida al binario .10 1 en la parte inferior de la Figura 1.6. La parte fraccionaria es convertida a binario mediante el proceso de multiplicación repetida. Las secciones entera y fraccionaria del decimal 5.625 se juntan para dar el binario 10 1.10 1.

5 -;- 2 = 2 resto de 1 ____ --.

J: I

t~::l::::::: 11 5.625 10 = 1 O 1 . 1 O 12

t 11 0.~25 x 2 == Ir' .2_( _ _________ ----'

0.25 x 2 = 0.50 I

! , 0.50 X 2 = LOO

Figura 1.6. Conversión decimal a binario.

PROBLEMAS RESUELTOS

1.1. El sistema binario de numeración es el sistema de base _ __ y tiene una raíz de __ _

Solución:

El sistema binario de numeración es el sistema de base 2 y tiene una raíz de 2.

1.2. Cuando se trata con números binarios, el término bit significa ___ __ _

Solución:

Bit significa dígito binario.

1.3. ¿Cómo se pronunciaría el número 1001 en (a) binario y (h) decimal?

Solución: El número 1001 se pronuncia: (a) uno, cero, cero, uno; (b) mil uno.

1.4. El número 11010 es un número en base ___ o

Solución: El número 11010 es un número en base 10, como indica el pequeño 10 detrás del número .



1.3. NUMEl1.5. Escribir en base 2 el número uno, uno, cero, cero, uno.

Solución:110012. El sistema de

numeración encolumna hexadpara el 11, la (del sistema he)4 bits. Observacuatro bits, del

1.6. Convertir los siguientes números binarios a sus equivalentes decimales:(a) 001100, (b) 000011, (e) 011100, (d) 111100, (e) 101010, (f)(g) 100001, (h) 111000.

111111,

Solución:Seguir el procedimiento mostrado en la Figura 1.2. Los equivalentes decimales son:

(a) 0011002 = 1210 (e) 0111002 = 2810 (e) 1010102 = 4210 (g) 1000012 = 3310(b) 0000112=310 (d) 1111002=6010 (f) 1111112=6310 (h) 1110002=5610

1.7. 111100011112 = --10

Solución:Seguir el procedimiento mostrado en la Figura 1.2. 111100011112 = 193510.

Dec

1.8. 11100.0112 = --10

Solución:

Seguir el procedimiento mostrado en la Figura 1.3. 11100.0112 = 28.37510.

1.9. 110011.100112 =--10

Solución:Seguir el procedimiento mostrado en la"Figura 1.3. 110011.100112 = 51.5937510.

1.10. 1010101010.12 = --10

Solución:


1.11. Convertir los siguientes números decimales a sus equivalentes binarios:(a) 64, (b) 100, (e) 111, (d) 145, (e) 255, (f) 500.

Solución:Seguir el procedimiento mostrado en la Figura lA. Los equivalentes binarios de los números decimales son:

(a) 6410 = 10000002 (e) l l l j¿ = 11011112 (e) 25510 = 111111112(b) 10010=11001002 (d) 14510=100100012 (f) 50010=1111101002

1.12. 34.75;0 = ---2

Figura t.'

Observar lahexadecimal equtiliza la idea,el O significa ce

Convertir elfamiliar. El 2 esdecimal. El dígique el hexadecidando 176. Elcolumna del 1sumados (512-1a 69410.

Convertir edetalla este prc

Solución:


1.13. 25.2510= ---2

Solución:Seguir el procedimiento mostrado en la Figura 1.6. 25.2510 = 11001.012.

1.14. 27.187510 = --2

Solución:Seguir el procedimiento mostrado en la Figura 1.6. 27.187510 = 11011.00112.


1.5. Escribir en base 2 el número uno, uno, cero, cero, uno.

Solución:

11001 2

1.6. Convertir los siguientes números binarios a sus equivalentes decimales: (a) 001100, (b) 000011 , (e) 011100, (d) 111100, (e) 101010, (g) 100001 , (h) 111000.

Solución: Seguir el procedimiento mostrado en la Figura 1.2. Los equivalentes decimales son:

(f) 111111 ,

(a) 001100 2 = 1210 (e) 0111002 = 28 10 (e) 1010102 = 4210 (g) 100001 2 = 33 10 (b) 000011 2 =3 10 (el) 1111002 =6010 (f) 111111 2 =63 10 (h) 1110002 =56 10

1.7. 11110001111 2 = --10

Solución: Seguir el procedimiento mostrado en la Figura 1.2. 11110001111 2 = 193510 .

1.8. 11100.011 2 = --10

Solución:

Seguir el procedimiento mostrado en la Figura 1.3. 11100.011 2 = 28.375 10 .

1.9. 11001l.l00 11 2 = --10

Solución:

Seguir el procedimiento mostrado en la· Figura 1.3. 110011.10011 2 = 51.593 75 10.

1.10. 1010101010.1 2 = --10

Solución:

Seguir el procedimiento mostrado en la Figura 1.3. 1010101010.1 2 = 682.5 10.

1.11. Convertir los siguientes números decimales a sus equiva1.entes binarios: (a) 64, (b) 100, (e) 111, (d) 145, (e) 255, (f) 500.

Solución: Seguir el procedimiento mostrado en la Figura 1.4. Los equivalentes binarios de los números decimales son:

(a) 64 10 =10000002 (e) 111 10 =1101111 2 (e) 255 10 =11111111 2

(b) 10010 = 11001002 (el) 145 10 = 10010001 2 (f) 500 10 = 1111101002

1.12. 34.75;0 = ---2

Solución:

Seguir el procedimiento mostrado en la Figura 1.6. 34.75 10 = 100010.11 2 .

1.13. 25.25 10 = ---2

Solución: Seguir el procedimiento mostrado en la Figura 1.6. 25 .25 10 = 11001.01 2 .

1.14. 27.1875 10 = --2

Solución:

Seguir el procedimiento mostrado en la Figura 1.6. 27.1 875 10 = 11011.0011 2 .


) 111111,

10

10

ecimales son:

NUMEROS UTILIZADOS EN ELEeTRONIeA DIGITAL 7

1.3. NUMERO S HEXADECIMALES

El sistema de numeración hexadecimal tiene una raíz de 16. Se denomina sistema denumeración en base 16. Utiliza los símbolos 0-9, A, B, C, D, E Y F como se muestra en lacolumna hexadecimal de la tabla de la Figura 1.7. La letra A se utiliza para ellO, la Bpara el 11, la C para el 12, la D para el 13, la E para el 14, y la F para el 15. La ventajadel sistema hexadecimal es que es útil para convertir directamente números binarios de4 bits. Observar en la sección sombreada de la Figura 1.7 que cada número binario decuatro bits, del 0000 al 1111, puede ser representado por un único dígito hexadecimal.

Decimal Binario Hexadecimal Decimal Binario Hexadecimal

O 0000 O 16 10000 101 0001 1 17 10001 I 112 0010 2 18 10010 123 0011 3 19 10011 134 0100 4 20 10100 145 0101 5 21 10101 156 0110 6 22

I10110 16

7 0111 7 23 10111 178 1000 8 24 11000 189 1001 9 25 11001 19

10 1010 A 26 11010 lA11 1011 B 27 11011 lB12 1100 e 28 11100 le13 1101 D 29 11101 ID14 1110 E 30 11110 lE15 1111 F 31 11111 IF

Figura 1.7. Contar en los sistemas de numeración decimal, binario y hexadecimal.

Observar. la línea que corresponde al 16 en la columna decimal de la Figura l.7. Elhexadecimal equivalente es 10. Esto muestra que el sistema de numeración hexadecimalutiliza la idea de valor por posición. El 1 (en 1016) significa 16 unidades, mientras queel O significa cero unidades.

Convertir el número hexadecimal 2B6 en decimal. La Figura 1.8a muestra el procesofamiliar. El 2 está en la posición del 256, por tanto 2 x 256 = 512, que se escribe en la líneadecimal. El dígito hexadecimal B aparece en la columna del 16. Observar en la Figura l.8que el hexadecimal B corresponde al decimal 1l. Esto significa que hay once 16 (16 x l l ),dando 176. El 176 se suma al total decimal en la parte inferior de la Figura 1.8a. Lacolumna del 1 muestra seis l. El 6 se suma a la línea decimal. Los valores decimales sonsumados (512 + 176 + 6 = 694), dando 69410, La Figura l.8a muestra que 2B616 es iguala 69410,

Convertir el número hexadecimal A3F.C en su decimal equivalente. La Figura l.8bdetalla este problema. Primero considerar la columna del 256. El dígito hexadecimal A


.---------------------------------------------------------------~---------------8 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

significa que 256 debe ser multiplicado por 10, dando un producto de 2560. El númerohexadecimal muestra que contiene tres 16, y por tanto 16 x 3 = 48 que se suma a la líneadecimal. La columna del 1 contiene el dígito hexadecimal F, que significa 1 x 15 = 15.El 15 se suma a la línea decimal. La columna del 0.0625 contiene el dígito hexadecimal C,que significa 12 x 0.0625 = 0.75. El 0.75 se suma a la línea decimal. Al sumar los contenidosde la línea decimal (2560 + 48 + 15 + 0.75 = 2623.75) se obtiene el número decimal 2623.75.La Figura 1.8b convierte A3F,C16 en 2623.7510,

Potencias de 16 162 161 16°

Valor de la posición 256 16 l

Número hexadecimal 2 B 6256 16 1x 2 xii x 6

Decimal 512 + 176 + 6 69410

(a) Conversión hexadecimal-decimal

Potencias de 16 162 161 16° 1/161

Valor de la posición 256 16 1 .0625

Número hexadecimal A 3 F C

256 16 1 .0625xIO x 3 x 15 x 12

Decimal 2560 + 48 + 15 + 0.75 2623.7510

(b) Conversión hexadecimal fraccionario-decimal

Figura 1.8.

Ahora invertir el proceso y convertir el número decimal 45 en su equivalente hexadeci-mal. La Figura 1.9a detalla el proceso familiar de división repetida por 16. El númerodécimal 45 se divide primero por 16, dando un 2 de cociente con resto 13. El resto 13(D en hexadecimal) se convierte en el LSD del número hexadecimal. El cociente (2) setransfiere a la posición del dividendo y se divide por 16. Así se obtiene un cociente de Ocon un resto de 2. El 2 se convierte en el siguiente dígito del número hexadecimal. El procesofinaliza cuando la parte entera del cociente es O. El proceso de la Figura 1.9a convierte elnúmero decimal 45 en el número hexadecimal 2D.

Convertir el número decimal 250.25 a hexadecimal. La conversión debe hacerse utili-zando dos procesos como muestra la Figura 1.9b. La parte entera del número decimal (250)se convierte en hexadecimal utilizando el proceso de división repetida por 16. Los restosde 10 (A en hexadecimal) y 15 (F en hexadecimal) forman el número hexadecimal entero FA.

45 -;- 16 = 2 restoI

4'2 -;- 16 = O resto

(a) Conversión de

La parte fraccnentero 4 es tra:muestra que el

La principara 1.10a muestrhexadecimal foentonces comb111O 1110012.

Otra convedígito hexadechexadecimal es


1 númeroa la línea15= 15.

ecimal e,ontenidos12623.75.

hexadeci-1 númeroresto 13te (2) se

ente de O1procesonvierte el

rse utili-mal (250)os restostero FA.


250 -;- 16 = 15 resto de 1O-¡

15 -;- 16 = O resto de 15-1 1250.2510 = FA· 416

145 -;- 16 = 2 resto de 13~

I I0.25 x 16 = 4.00

I

.¡;

2 -i- 16 = O resto de 2J451(i = 2 DI6

¡0.00 x 16 = 0.00

(a) Conversión decimal-hexadecimal (b) Conversión decimal fraccionario-hexadecimal

Figura 1.9.

La parte fraccionaria del 250.25 se multiplica por 16 (0.25 x 16). El resultado es 4.00. Elentero 4 es transferido a la posición mostrada en la Figura 1.9b. La conversión completamuestra que el número decimal 250.25 es igual al hexadecimal FAA.

La principal ventaja del sistema hexadecimal es su fácil conversión al binario. La Figu-ra 1.lOa muestra el número hexadecimal 3B9 convertido a binario. Observar que cada dígitohexadecimal forma un grupo de cuatro dígitos binarios o bits. Los grupos de bits sonentonces combinados para formar el número binario. En este caso 3B916 es igual a11101110012.

3 Bt t

0011 10113B916 = 11101110012

(a) Conversión hexadecimal-binario

4 7 F Et t t t

0100 0111. IIII 111047.FEI6= 1000111.l1111112

(b) Conversión hexadecimal fraccionario-binario

1010 1000 0101! ! tA 8 5

1010100001012 = A8516

(e) Conversión binario-hexadecimal

IlGC:tC

0(:(;1 0010 • 0110t t2 • 6

10010.0110112 = 12.6C16t1

(d) Conversión binario fraccionario-hexadecimal

Figura 1.10.

Otra conversión hexadecimal a binario se detalla en la Figura 1.1Ob. De nuevo, cadadígito hexadecimal forma un grupo de cuatro bits en el número binario. El puntohexadecimal es bajado para formar el punto binario. El número hexadecimal 47.FE se

/


250 -;- 16 = 15 resto de 10 ~

45 -;- 16 = 2 resto de 13=;1 I

.¡;

2 -;- 16 = O resto de 2 J

15 -;- 16 = O resto de 15( 1 250.2510 = FA· 416

I 0.25 x 16 = 4.00

J; I

1

45 1ó = 2 DI6 0.00 x 16 = 0.00

(a) Conversión decimal-hexadecimal (b) Conversión decimal fraccionario-hexadecimal

Figura 1.9.

La parte fraccionaria del 250.25 se multiplica por 16 (0.25 x 16). El resultado es 4.00. El entero 4 es transferido a la posición mostrada en la Figura 1.9b. La conversión completa muestra que el número decimal 250.25 es igual al hexadecimal F A.4.

La principal ventaja del sistema hexadecimal es su fácil conversión al binario. La Figura 1.1Oa muestra el número hexadecimal 3B9 convertido a binario. Observar que cada dígito hexadecimal forma un grupo de cuatro dígitos binarios o bits. Los grupos de bits son entonces combinados para formar el número binario. En este ca30 3B9 16 es igual a 1110 111 00 12 .

3 B

1 1 0011 1011

916

1 1001

3B9 16 = 1110111001 2

(a) Conversión hexadecimal-binario

4 7. F E

1 1 1 1 47.FE 16 = 1000111.1111111 2

0100 0111 1111 1110

(b) Conversión hexadecimal fraccionario-binario

1010 1000 0101.

1 1 1 101010000101 2 = A85 16

A 8 5

(e) Conversión binario-hexadecimal

:::(:(;1 0010. 0110 110:;

111 1 10010.011011 2 = 12.6C 16

2 • 6 C

(d) Conversión binario fraccionario-hexadecimal

Figura 1.10.

Otra conversión hexadecimal a binario se detalla en la Figura 1.10b. De nuevo, cada dígito hexadecimal forma un grupo de cuatro bits en el número binario. El punto hexadecimal es bajado para formar el punto binario. El número hexadecimal 47.FE se

/


-------------------------------------"""::"'---------


convierte en el número binario 1000111.1111111. Es claro que los números hexadecimales,debido a su compactación, son mucho más fáciles de escribir que largas cadenas de 1 y Oen binario. El sistema hexadecimal puede considerarse como un método abreviado deescribir números binarios.

La Figura 1.l0c muestra la conversión del número binario 101010000101 a hexadecimal.Primero dividir el número binario en grupos de cuatro bits comenzando en el punto binario.Cada grupo de cuatro bits se traduce a su dígito hexadecimal equivalente. La Figura 1.10cmuestra que el número binario 101010000101 es igual al hexadecimal A85.

Otra conversión binario a hexadecimal se ilustra en la Figura 1.10d. Aquí el númerobinario 10010.011011 se traduce a hexadecimal. Primero el número binario se divide engrupos de cuatro bits comenzando en el punto binario. Tres O se añaden al grupo de mása la izquierda, formando 0001. Dos O se añaden al grupo de más a la derecha, formando1100. Cada grupo tiene ahora 4 bits y se traduce a un dígito hexadecimal como muestra laFigura 1.l0d. El número binario 10010.01101 es igual a 12.6C16.

En la práctica, muchas modernas calculadoras manuales realizan conversiones entresistemas de numeración. La mayoría pueden convertir entre decimal, hexadecimal, octal ybinario. Estas calculadoras también pueden realizar operaciones aritméticas en varias bases(como por ejemplo hexadecimal).

PROBLEMAS RESUELTOS

1.15. El sistema de numeración hexadecimal, a veces, se denomina sistema de base

Solución:El sistema de numeración hexadecimal, a veces, se denomina sistema de base 16.

1.16. Listar los dieciséis símbolos usados en el sistema de numeración hexadecimal.

Solución:Acudir a la Figura 1.7. Los dieciséis símbolos usados en el sistema de numeración hexadecimal son O, 1,

2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E Y F.

1.17. Convertir los siguientes números enteros hexadecimales a sus equivalentes decimales:(a) C, (b) ?F, (e) D52, (d) 67E, (e) ABCD.

Solución:Seguir el procedimiento mostrado en la Figura 1.8a. Acudir también a la Figura 1.7. Los equivalentes

decimales de los números hexadecimales son:(a) CI6 = 1210

(b) 9FI6 = 15910

(e) ABCDI6 = 4398110(e) D5216 = 341010

(d) 67EI6 = 166210

1.18. Convertir los siguientes números hexadecimales a sus equivalentes decimales:(a) FA, (b) D3.E, (e) 1111,1, (d) 888.8, (e) EBA.C.

Solución:Seguir el procedimiento mostrado en la Figura 1.8b. Acudir también a la Figura 1.7. Los equivalentes

decimales de los números hexadecimales son:(a) F.416 = 15.2510

(b) D3.E16 = 211.87510

(e) 1111.116 = 4369.062510

(d) 888.816 = 2184.510

(e) EBA.CI6 = 3770.7510

1.19. Convertir los

(a) 8, (b)

Solución:Seguir el p

hexadecimales(a) 810 = 816

(b) 1010 = A

1.20. Convertir lo:

(a) 204.125

Solución:Seguir el ¡:

hexadecimales(a) 204.1251,

(b) 255.8751

1.21. Convertir lo(a) B, (i

Solución:Seguir el¡

lentes binario(a) BI6 = \((b) E16 = l '

1.22. Convertir le

(a) 1001.1(b) 10000C

Solución:Seguir el

lentes hexade(a) 1001.11(b) 1000000

1.4. NUMEE

El método de rbasados en micpositivos. Sin e:negativos. Utili:la magnitud de

Suponer unmás significativpositivo. Sin el7 bits restantes

La tabla déalgunos númen


xadecimales,as de l y °breviado de

hexadecimal.unto binario.Figura 1.1Oc

í el númerose divide enupo de mása, formandoo muestra la

siones entre'mal, octal yvarias bases

cimal son O, 1,

s equivalentes

s equivalentes

NUMERO S UTILIZADOS EN ELECTRONICA DIGITAL 11

1.19. Convertir los siguientes números enteros decimales a sus equivalentes hexadecimales:(a) 8, (b) lO, (e) 14, (d) 16, (e) 80, (f) 2560, (g) 3000, (h) 62500.

Solución:Seguir el procedimiento mostrado en la Figura 1.9a. Acudir también a la Figura 1.7. Los equivalentes

hexadecimales de los números decimales son:(a) 810 = 816 (e) 1410 = E16 (e) 8010 = 5016

(b) 1010 = A16 (d) 1610 = 1016 (f) 256010 = A0016

(g) 300010 = BB816

(h) 6250010 = F42416

1.20. Convertir los siguientes números decimales a sus equivalentes hexadecimales:(a) 204.125, (b) 255.875, (e) 631.25, (d) 10 000.003 90625.

Solución:Seguir el procedimiento mostrado en la Figura 1.9b. Acudir también a la Figura 1.7. Los equivalentes

hexadecimales de los números decimales son:(a) 204.12510 = CC.216 (e) 631.2510 = 277.416(b) 255.87510 = FF.EI6 (d) 10000.0039062510 = 2710.0116

1.21. Convertir los siguientes números hexadecimales a sus equivalentes binarios:(a) B, (b) E, (e) lC, (d) A64, (e) lF.C, (f) 239.4.

Solución:Seguir el procedimiento mostrado en la Figura 1.I0a y b. Acudir también a la Figura 1.7. Los equiva-

lentes binarios de los números hexadecimales son:(a) B16 = 10112 (e) IC16 = 111002

(b) E16 = 11102 (d) A6416 = 1010011001002

(e) IF,CI6= 11111.112

(f) 239.416 = 1000111001.012

1.22. Convertir los siguientes números binarios a sus equivalentes hexadecimales:(a) 1001.1111 (e) 110101.011001 (e) 10100111.111011(b) 10000001.110 1 (d) 10000. 1 (f) 1000000.0000111

Solución:Seguir el procedimiento mostrado en la Figura I.I0e y d. Acudir también a la Figura 1.7. Los equiva-

lentes hexadecimales de los números decimales binarios son:(a) 1001.l1112=9.FI6(b) 10000001.11012 = 81.D16

(e) 110.101.0110012 = 35.6416

(d) 10000.12 = 10.816

(e) 10100111.1110112=A7.ECI6(f) 1000000.00001112 = 40.0E16

1.4. NUMEROS EN COMPLEMENTO A 2

El método de representar números en complemento a 2 es muy utilizado en los equiposbasados en microprocesador. Hasta ahora, hemos supuesto que todos los números sonpositivos. Sin embargo, los microprocesadores deben tratar tanto números positivos comonegativos. Utilizando la representación del complemento a 2, pueden determinarse el signo yla magnitud de un número.

Suponer un registro de 8 bits de un microprocesador como el de la Figura 1.11a. El bitmás significativo (MSB) es el bit de signo. Si este bit es 0, entonces el número es (+)positivo. Sin embargo, si el bit de signo es 1, entonces el número es (-) negativo. Los7 bits restantes del registro "representan la magnitud del número.

La tabla de la Figura 1.11b muestra las representaciones en complemento a 2 paraalgunos números positivos y negativos. Por ejemplo, + 127 está representado en comple-


1.19. Convertir los siguientes números enteros decimales a sus equivalentes hexadecimales: (a) 8, (b) 10, (e) 14, (d) 16, (e) 80, (f) 2560, (g) 3000, (h) 62500.

Solución:

Seguir el procedimiento mostrado en la Figura 1.9a. Acudir también a la Figura 1.7. Los equivalentes hexadecimales de los números decimales son:

(a) 810 = 816 (e) 1410 = E 16 (e) 8010 = 50 16 (b) 10 10 = A16 (d) 16 10 = 1016 (f) 256010 = A0016

(g) 3000 10 = BB8 16 (h) 62 500 10 = F42416

1.20. Convertir los siguientes números decimales a sus equivalentes hexadecimales: (a) 204.125, (b) 255.875, (e) 631.25, (d) 10 000.003 90625.

Solución:

Seguir el procedimiento mostrado en la Figura 1.9b. Acudir también a la Figura 1.7. Los equivalentes hexadecimales de los números decimales son:

(a) 204.125 10 = CC.2 16 (e) 631.25 10 = 277.416 (b) 255.875 10 = FF.EI6 (d) 10000.00390625 10 = 2710.01 16

1.21. Convertir los siguientes números hexadecimales a sus equivalentes binarios: (a) B, (b) E, (e) IC, (d) A64, (e) IF.C, (j) 239.4.

Solución: Seguir el procedimiento mostrado en la Figura 1.l0a y b. Acudir también a la Figura 1.7. Los equiva

lentes binarios de los números hexadecimales son:

(a) B16 = 1011 2 (e) IC 16 = 111 002 (b) EI6 = 11102 (d) A6416 = 1010011001002

(e) (f)

IF.C I6 = 11111.11 2

239.416 = 1000111001.01 2

1.22. Convertir los siguientes números binarios a sus equivalentes hexadecimales: (a) 1001.1111 (e) 110101.011001 (e) 10100111.111011 (b) 10000001.110 1 (d) 10000. 1 (f) 1000000.0000111

Solución: Seguir el procedimiento mostrado en la Figura 1. lOe y d. Acudir también a la Figura 1.7. Los equiva

lentes hexadecimales de los números decimales binarios son:

(a) 100l.l1112=9.FI6 (b) I 000000 l.l 101 2 = 81.D16

(e) 110.IOI.OIIOOl z = 35.6416 (d) 10000.1 2 = 10.8 16

1.4. NUMEROS EN COMPLEMENTO A 2

(e) 10100111.III011 z = A7 .EC I6 (f) 1000000.0000111 2 = 40.0E 16

El método de representar números en complemento a 2 es muy utilizado en los equipos basados en microprocesador. Hasta ahora, hemos supuesto que todos los números son positivos. Sin embargo, los microprocesadores deben tratar tanto números positivos como negativos. Utilizando la representación del complemento a 2, pueden determinarse el signo y la magnitud de un número .

Suponer un registro de 8 bits de un microprocesador como el de la Figura l.11 a. El bit más significativo (MSB) es el bit de signo. Si este bit es O, entonces el número es (+) positivo. Sin embargo, si el bit de signo es 1, entonces el número es (-) negativo. Los 7 bits restantes del registro . representan la magnitud del número.

La tabla de la Figura l.11 b muestra las representaciones en complemento a 2 para algunos números positivos y negativos. Por ejemplo, + 127 está representado en comple-


12 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES

Bit de signo O = (+)1=(-)

Magnitud

(a) El MSB de un registro de 8 bits es el bit de signo

DecimalRepresentación

con signoen complementoa 2, con 8 bits

+ 127 O III 1111

+126 O 111 1110

+ 125 O 111 1101

+ 124 O 111 1100

+5 O 000 0101

+4 O 000 0100

+3 O 000 0011

+2 O 000 0010

+1 O 000 0001

+0 O 000 0000

-1 1 111 1111-2 1 111 1110

-3 1 II1 1101-4 1 1I J 1100-5 J I !1 1011

-125 1 000 0011

-126 1 000 0010

-127 1 000 0001

-128 1 000 0000

Signo Magnitud

Igual quelos númerosbinarios

(b) Representaciones en complemento a 2 de númerospositivos y negativos

Figura 1.11.

1mento a 2 pea 2 por el nrtodos los valo

ConvertirFigura 1.12 s

Paso 1. ~signo será 1 e

Paso 2. (decimal 1 es

Paso 3. (el binario OO(por 1 y cada

Paso 4. (este ejemploal complemei

Paso 5. 1correspondiei

El resultadoa 2. El númFigura 1.12.

Fi



mento a 2 por el número 01111111. El decimal -128 está representado en complementoa 2 por el número 10000000. Observar que las representaciones en complemento a 2 paratodos los valores positivos son iguales a los equivalentes binarios de ese número decimal.

Convertir el decimal con signo -1 en un número en complemento a 2. Siguiendo laFigura 1.12 se puede realizar la conversión en los cinco pasos siguientes:

Paso 1. Separar el signo y magnitud de - 1. El signo negativo significa que el bit designo será 1 en la representación en complemento a 2.

Paso 2. Convertir el decimal 1 a su equivalente binario de 7 bits. En ese ejemplo eldecimal 1 es igual a 0000001 en binario.

Paso 3. Convertir el binario 0000001 a su forma en complemento a 1. En este ejemploel binario 0000001 es igual a 1111110 en complemento a 1. Observar que cada O se cambiapor 1 y cada 1 por O.

Paso 4. Convertir el número en complemento a 1 a su forma en complemento a 2. Eneste ejemplo 1111110 en complemento a 1 es 1111111 en complemento a 2. Se suma + 1al complemento a 1 para obtener el número en complemento a 2.

Paso 5. El número de 7 bits en complemento a 2 (1111111 en este ejemplo) es la partecorrespondiente a la magnitud del número entero de 8 bits en complemento a 2.

El resultado es que el decimal con signo - 1 es 11111111 en la notación en complementoa 2. El número en complemento a 2 se muestra en el registro de la parte superior de laFigura 1.12.

Número en complemento a 2

MagnitudPaso CD Bit de signo Bit de signo

-1'0

1Paso Q) Convierte decimal a binario (7 bits)

0000001

1Paso Q) Complemento a l

1111110

1Paso @ Complemento a 2 (suma + 1)

111 1111

Figura 1.12. Conversión de un número decimal con signo a su notaciónen complemento a 2.

NUMERO S UTILIZADOS EN ELECTRO NI CA DIGITAL 13

mento a 2 por el número 01111111. El decimal -128 está representado en complemento a 2 por el número 10000000. Observar que las representaciones en complemento a 2 para todos los valores positivos son iguales a los equivalentes binarios de ese número decimal.

Convertir el decimal con signo -1 en un número en complemento a 2. Siguiendo la Figura 1.12 se puede realizar la conversión en los cinco pasos siguientes:

Paso 1. Separar el signo y magnitud de - 1. El signo negativo significa que el bit de signo será 1 en la representación en complemento a 2.

Paso 2. Convertir el decimal 1 a su equivalente binario de 7 bits. En ese ejemplo el decimal 1 es igual a 0000001 en binario.

Paso 3. Convertir el binario 0000001 a su forma en complemento a 1. En este ejemplo el binario 0000001 es igual a 1111110 en complemento a 1. Observar que cada O se cambia por 1 y cada 1 por O.

Paso 4. Convertir el número en complemento a 1 a su forma en complemento a 2. En este ejemplo 1111110 en complemento a 1 es 1111111 en complemento a 2. Se suma + 1 al complemento a 1 para obtener el número en complemento a 2.

Paso 5. El número de 7 bits en complemento a 2 (1111111 en este ejemplo) es la parte correspondiente a la magnitud del número entero de 8 bits en complemento a 2.

El resultado es que el deCimal con signo - 1 es 11111111 en la notación en complemento a 2. El número en complemento a 2 se muestra en el registro de la parte superior de la Figura 1.12.

Número en complemento a 2

Magnitud

Paso CD Bit de signo Bit de signo

- 1'0

1 Paso Q) Convierte decimal a binario (7 bits)

0000001

1 Paso Q) Complemento a I

lIIIIJO

1 Paso @ Complemento a 2 (suma + 1)

111 1111

Figura 1.12. Conversión de un número decimal con signo a su notación en complemento a 2.



Invertir el proceso y convertir 11111000, en complemento a 2, en un número decimalcon signo. Siguiendo la Figura 1.13 la conversión se hace en los cuatro pasos siguientes:

Paso l. Separar el bit de signo de la parte de magnitud del número en complementoa 2. El MSB es un 1; por tanto, el signo del número decimal será (-) negativo.

Paso 2. Determinar el complemento a 1 de la parte magnitud. La magnitud de los7 bits 1111000 es 0000111 en la notación en complemento a 1.

Paso 3. Sumar + 1 al número en complemento a 1. Al sumar a 0000111 se obtiene0001000. El número de 7 bits 0001000 está ahora en binario.

Paso 4. Convertir el número binario a su equivalente decimal. En este ejemplo, elbinario 0001000 es igual a 8 en notación decimal. La parte magnitud del número es 8.

El procedimiento de la Figura 1.13 muestra cómo convertir números en la notación encomplemento a 2 a números decimales negativos con signo. En este ejemplo, el número11111000 en complemento a 2 es igual a + 8 en notación decimal.

La conversión regular binario-decimal (véase Figura lA) se utiliza para convertir losnúmeros en complemento a 2 que son iguales a los números decimales positivos. Recordarque para los números decimales positivos, los equivalentes en binario y en complementoa 2 son iguales.

MagnitudPaso CD Bit de signo

8

¡paso ®

0001000

Convierte binario a decimal

1Paso Ql Suma + I

0000111

1Paso Q) Complemento a 1

1111000

Figura 1.13. Conversión de un número en notación de complemento a 2a número decimal con signo.

1.23. El (LSB,

Solución:E1W

1.24. El núme

Solución:Seguir

decimal·

1.25. El núme

Solución:El O I

reglas us

1.26. El númr

Solución:Segui

a 2 y bir

1.27. El núm

SoluciónSeguí

al decim

1.28. Elnúm

SoluciónSegu

to a 2.

1.29. El núrr

SoluciórSegu

mento ¡

1.30. El núrr

SolucióiSegi

a 2 y b

1.31. El sisttRes. t


o decimaluientes:

e obtiene

emplo, eles 8.

tación enl número

vertir losRecordarplemento

NUMERaS UTILIZADOS EN ELECTRONICA DIGIT AL 15

PROBLEMAS RESUELTOS

1.23. El (LSB, MSB) de un número en complemento a 2 es el bit del signo.

Solución:El MSB (bit más significativo) de un número en complemento al 2 es el bit del signo.

1.24. El número, en complemento a 2, 10000000 es el decimal con signo o

Solución:Seguir el procedimiento mostrado en la Figura 1.13. El número, en complemento a 2, 10000000 es el

decimal -128. .

1.25. El número 01110000 es igual al decimal con signo o

Solución:El O en la posición del MSB significa que es un número positivo, y la conversión a decimal sigue las

reglas usadas en binario a decimal. El número 01110000 es igual al decimal con signo + 112.

1.26. El número decimal con signo + 75 es igual a en complemento a 2 con 8 bits.

Solución:Seguir el procedimiento mostrado en la Figura 1.4. El decimal + 75 es igual a 010001011 en complemento

a 2 y binario.

1.27. El número, en complemento a 2, 11110001 es igual al decimal con signo .

Solución:Seguir el procedimiento mostrado en la Figura 1.13. El número, en complemento a 2, 11110001 es igual

al decimal con signo - 15. "

1.28. El número decimal con signo - 35 es igual a en complemento a 2 con 8 bits.

Solución:Seguir el procedimiento mostrado en la Figura 1.12. El decimal -35 es igual a 11011101 en complemen-

to a 2.

1.29. El número decimal con signo - 100 es igual a en complemento a 2 con 8 bits.

Solución:Seguir el procedimiento mostrado en la Figura 1.12. El decimal - 100 es igual a 100III 00 en comple-

mento a 2.

1.30. El número decimal con signo +20 es igual a en complemento a 2 con 8 bits.

Solución:Seguir el procedimiento mostrado en la Figura 1.4. El decimal +20 es igual a 00010100 en complemento

a 2 y binario.

PROBLEMAS SUPLEMENTARIOS

1.31. El sistema de numeración de base 2 se denomina sistema de numeración o

Res. binario.


PROBLEMAS RESUELTOS

1.23. El (LSB, MSB) ___ de un número en complemento a 2 es el bit del signo.

Solución:

El MSB (bit más significativo) de un número en complemento al 2 es el bit del signo.

1.24. El número, en complemento a 2, 10000000 es el decimal con signo _ __ o

Solución:

Seguir el procedimiento mostrado en la Figura 1.13. El número, en complemento a 2, 10000000 es el decimal -128. .

1.25. El número 01110000 es igual al decimal con signo ___ o

Solución:

El O en la posición del MSB significa que es un número positivo, y la conversión a decimal sigue las reglas usadas en binario a decimal. El número 01110000 es igual al decimal con signo + 112.

1.26. El número decimal con signo + 75 es igual a ___ en complemento a 2 con 8 bits.

Solución:

Seguir el procedimiento mostrado en la Figura 1.4. El decimal + 75 es igual a 01000 I O II en complemento a 2 y binario.

1.27. El número, en complemento a 2, 11110001 es igual al decimal con signo _ __ .

Solución:

Seguir el procedimiento mostrado en la Figura 1.13. El número, en complemento a 2, 11110001 es igual al decimal con signo -15. "

1.28. El número decimal con signo - 35 es igual a ___ en complemento a 2 con 8 bits.

Solución:

Seguir el procedimiento mostrado en la Figura 1.12. El decimal - 35 es igual a 11011101 en complemento a 2.

1.29. El número decimal con signo - 100 es igual a ___ en complemento a 2 con 8 bits.

Solución:

Seguir el procedimiento mostrado en la Figura 1.12. El decimal - 100 es igual a 100 III 00 en complemento a 2.

1.30. El número decimal con signo + 20 es igual a ___ en complemento a 2 con 8 bits.

Solución:

Seguir el procedimiento mostrado en la Figura 1.4. El decimal + 20 es igual a 00010 100 en complemento a 2 y binario.


1.31. El sistema de numeración de base 2 se denomina sistema de numeración ___ o

Res. binario.




Res. decimal.


Res. octal.


Res. hexadecimal.

1.35. Digito binario de forma abreviada se denomina _Res. bit.

1.36. ¿Cómo se pronunciará el número 1101 en (a) binario y (b) decimal?Res. (a) uno, uno, cero, uno, (b) mil ciento uno.

1.37. El número 10102 es un número en base ~ y se pronuncia~.Res. (a) 2, (b) uno, cero, uno, cero.

1.38. Convertir los siguientes números binarios en sus equivalentes decimales:(a) 00001110, (b) 11100000, (e) 10000011, (d) 10011010.Res. (a) 000011102 = 1410 (e) 100000112 = 13110

(b) 111000002 = 22410 (d) 100110102 = 15410

1.39. 110011.112 = --10

Res. 51.75.

1.40. 11110000.00112 = --10

Res. 240.1875.

1.41. Convertir los siguientes números decimales en sus equivalentes binarios:(a) 32, (b) 200, (e) 170, (d) 250.Res. (a) 3210 = 1000002 (e) 17010 = 101010102

(b) 20010 = 110010002 (d) 25810 = 1000000102

1.42. 40.87510 = --2

Res. 101000.111.

1.43. 999.12510 = --2

Res. 1111100111.001.

1.44. Convertir los siguientes números hexadecimales en sus equivalentes decimales:(a) 13AF, (b) 25E6, (e) B4.C9, (d) 78.D3.Res. (a) 13AFI6 = 503910 (e) B4.C916 = 180.7851510

(b) 25E616 = 970210 (d) 78.D316 = 120.8242110

1.45. Convertir los siguientes números decimales en sus equivalentes hexadecimales:(a) 3016, (b) 64881, (e) 17386.75, (d) 9817.625.Res. (a) 301610 = BC816 (e) 17386.7510 = 43EA,C16

(b) 6488110 = FD7116 (d) 9817.62510 = 2659.A16

1.46. Conver(a) A(Res. (a

(t

1.47. Conver(a) 11Res. (1

(/

1.48. CuandiRes. si

1.49. Convercon 8 I(a) +Res. (,

(i

1.50. Convet(a) ORes. (,

(,



Res. decimal.


R es. octal.


Res. hexadecimal.

1.35. Dígito binario de forma abreviada se denomina __ _ R es. bit.

1.36. ¿Cómo se pronunciará el número 1101 en (a) binario y (b) decimal? R es. (a ) uno, uno, cero, uno, (b) mil ciento uno.

1.37. El número 10102 es un número en base ~ y se pronuncia~. Res. (a) 2, (b) uno, cero, uno, cero.

1.38. Convertir los siguientes números binarios en sus equivalentes decimales: (a) 00001110, (h) 11100000, (e) 10000011, (d) 10011010. Res. (a) 000011102 = 14 10

(b) 111000002 = 22410

1.39. 110011.11 2 = - - 10

Res. 51.75.

1.40. 11110000.0011 2 = --10

R es. 240.1875.

(e) 10000011 2 = 131 10

(d) 100110102 = 154 10

1.41. Convertir los siguientes números decimales en sus equivalentes binarios: (a) 32, (h) 200, (e) 170, (d ) 250. Res. (a) 32 10 = 1000002

(b) 20010 = 110010002

1.42. 40.875 10 = - -2

Res. 101000.111.

1.43. 999.125 1 0 = - - 2

Res. 1111100111.001.

(e) 17010 = 101010102

(d) 258 10 = 1000000102

1.44. Convertir los siguientes números hexadecimales en sus equivalentes decimales: (a) 13AF, (h) 25E6, (e) B4.C9, (d) 78.D3. Res. (a) 13AFI 6 =5039 1O

(b) 25E6 16 = 9702 1 0

(e) B4.C9 16 = 180.78515 10

(d) 78.D3 16 = 120.82421 10

1.45. Convertir los siguientes números decimales en sus equivalentes hexadecimales: (a) 3016, (h) 64881 , (e) 17386.75, (d) 9817.625 . Res. (a ) 3016 10 = BC8 1 6

(b) 6488110 = F D71 16

(e) 17386.75 10 = 43EA,C 1 6

(d) 9817.625 1 0 = 2659.A1 6


NUMERaS UTILIZADOS EN ELECTRONICA DIGITAL 17

1.46. Convertir los siguientes números hexadecimales en sus equivalentes binarios:(a) A6, (b) 19, (e) E5.04, (d) IB.78.Res. (a) A616 = 101001102 (e) E5.0416 = 1110010\.0000012

(b) 1916 = 110012 (d) 1B.7816 = 1101 \.011112

1.47. Convertir los siguientes números binarios en sus equivalentes hexadecimales:(a) 11110010, (b) 11011001, (e) 111110.000011, (d) 10001.1111l.Res. (a) 111100102 = F216 (e) 111110.0000112 = 3E.OCI6

(b) 110110012 = D916 (d) 10001.111112 = 1\.F816

1.48. Cuando se usa la notación del complemento a 2, el MSB es el bit de o

Res. signo.

1.49. Convertir los siguientes números decimales con signo a sus equivalentes en complemento a 2,con 8 bits:(a) + 13, (b) + 110, (e) -25, (d) -90.Res. (a) 00001101 (e) 11100111

(b) 01101110 (d) 10100110

1.50. Convertir los siguientes números en complemento a 2 a sus equivalentes decimales:(a) 01110000, (b) 00011111, (e) 11011001, (d) 11001000.Res. (a) +112 (e) -39

(b) +31 (d) -56

•


1.46. Convertir los siguientes números hexadecimales en sus equivalentes binarios: (a) A6, (b) 19, (e) E5.04, (d) IB.78. Res. (a) A6 16 = 101001102

(b) 19 16 = 11001 2

(e) E5.04 16 = 11100101.000001 2

(d) lB.78 16 = 11011.01111 2

1.47. Convertir los siguientes números binarios en sus equivalentes hexadecimales: (a) 11110010, (b) 11011001 , (e) 111110.000011, (d) 10001.11111. Res. (a) 111100102 = F2 16

(b) 110 1100 12 = D916

(e) 111110.000011 2 = 3E.OC I6

(d) 10001.11111 2 = 11.F8 16

1.48. Cuando se usa la notación del complemento a 2, el MSB es el bit de ___ o

Res. signo.

1.49. Convertir los siguientes números decimales con signo a sus equivalentes en complemento a 2, con 8 bits: (a) +13, (h) +110, (e) -25, (d) -90. Res. (a) 00001101

(b) 01101110 ( e) 11100111 (d) 10100110

1.50. Convertir los siguientes números en complemento a 2 a sus equivalentes decimales: (a) 01110000, (h) 00011111, (e) 11011001 , (d) 11001000. Res. (a) + 112 (e) -39

(b) + 31 (d) - 56


Capítulo 2

CODIGOS BINARIOS

2.1. INTRODUCCION

Los sistemas digitales procesan solamente códigos que constan de O y 1 (códigos binarios).Esto es debido a la naturaleza biestable de los circuitos de la electrónica digital. El códigobinario puro se explicó en el Capítulo l. Otros códigos, especialmente binarios, hanevolucionado en el transcurso de los años para realizar funciones específicas en los equiposdigitales. Todos esos códigos utilizan O y 1, pero sus significados pueden variar. Algunoscódigos binarios se detallarán aquí, junto con los métodos utilizados para convertirlos aforma decimal. En un sistema digital, los traductores' electrónicos (denominados codifica-dores y decodificadores) se utilizan para pasar de un código a otro. Las siguientes seccionesexplican con detalle el proceso de conversión de un código a otro.

2.2. CODIGOS BINARIOS CON PESO

Los números binarios puros son algo dificil de comprender. Por ejemplo, tratar de convertirel número binario 100101102 a un número decimal. Se comprueba que 100101102 = 15010,

pero lleva bastante tiempo y esfuerzo realizar esta conversión sin calculadora.El código decimal codificado binario (BCD) realiza la conversión a decimal de forma

mucho más fácil. La Figura 2.1 muestra el código BCD de cuatro bits para los digitos

BeDDecimal

8 4 2 1

O O O O OI O O O I2 O O I O3 O O 1 l4 O I O O5 O I O I6 O l l O7 O 1 I I8 I O O O9 I O O I

Figura 2.1. El código BeD 8421.

18

r

decimalessignificativprecisamerposición eposicionescódigo Be

¿Cómomuy simplse convieres entonce

De

BC

La COI

Figura 2.:4 bits COI

dígito de,entonces,

LaFi¡Cada digipunto bii00110010

ConveLa Figur:4 bits, coequivalenLa Figurdecimal í

ConsiFigura 2.divididotraduce ¡

00100000El pa

binario. ]división 1


lo 2

s binarios).. El códigoarios, hanlos equiposr. Algunosvertirlos a

os codifica-s secciones

e convertirO2 = 15010,

1 de formalos digitos

eODIGOS BINARIOS 19

decimales del O al 9. Observar que el código BCD es un código con peso. El bit mássignificativo tiene un peso de 8, y el menos significativo de 1. Este código se conoce másprecisamente como código BCD 8421. La parte 8421 del nombre da los pesos de cadaposición en el código de 4 bits. Hay otros códigos BCD que asignan otros pesos a las cuatroposiciones. Como el código BCD 8421 es más popular, es costumbre referenciarlo comocódigo BCD.

¿Cómo se expresa el número decimal 150 en BCD? La Figura 2.2a muestra la técnica,muy simple, para convertir números decimales a números (8421) BCD. Cada dígito decimalse convierte en su equivalente BCD de 4 bit s (véase Figura 2.1). El número decimal 150es entonces igual al número BCD 000101010000.

Decimal 3 2. 8 4! ! ! !

0011 0010. 1000 0100

Decimal 150! ! !

0001 0101 0000 BCDBCD

(a) Conversión decimal-BCD (e) Conversión decimal fraccionario-BCD

BeD BeD 0111 0001. 0000 1000! ! ! !7 l. O 8

1001 0110.! !9 6 DecimalDecimal

(b) Conversión BCD-decimal (d) Conversión BCD-fraccionario-decimal

Figura 2.2.

La conversión de números BCD a números decimales también es bastante simple. LaFigura 2.2b muestra la técnica. El número BCD 10010110 se divide primero en grupos de4 bits comenzando en el punto.binario. Cada grupo de 4 bits se convierte entonces en sudígito decimal equivalente, que se anota debajo. El número BCD 10010110 es igual,entonces, al decimal 96.

La Figura 2.2c ilustra un número decimal fraccionario convertido a su equivalente BCD.Cada dígito decimal se convierte a su equivalente BCD. El punto decimal se convierte enpunto binario. La Figura 2.2c muestra que el decimal 32.84 es igual al núrriero BCD00110010.10000100.

Convertir el número fraccionario BCD 01110001.00001000 en su equivalente decimal.La Figura 2.2d muestra el procedimiento. El número BCD se divide primero en grupos de4 bits, comenzando en el punto binario. Cada grupo de 4 bits se convierte entonces en suequivalente decimal. El punto binario se convierte en el punto decimal del número decimal.La Figura 2.2d muestra el número BCD 01110001.00001000 convertido en su equivalentedecimal 71.08.

Considerar la conversión de un número BCD a su equivalente binario puro. LaFigura 2.3 muestra el procedimiento de tres pasos. El paso 1 muestra el número BCDdividido en grupos de 4 bits comenzando en el punto binario. Cada grupo de 4 bits setraduce a su equivalente decimal. El paso 1 de la Figura 2.3 muestra el número BCD00100000011.0101 convertido en el número decimal 103.5.

El paso 2 de la Figura 2.3 muestra la parte entera del número decimal convertida abinario. El 10310 se convierte en 11001112 en el paso 2, al repetir el procedimiento de ladivisión por 2.

CODIGOS BINARIOS 19

decimales del O al 9. Observar que el código BCD es un código con peso. El bit más significativo tiene un peso de 8, y el menos significativo de 1. Este código se conoce más precisamente como código BCD 8421. La parte 8421 del nombre da los pesos de cada posición en el código de 4 bits. Hay otros códigos BCD que asignan otros pesos a las cuatro posiciones. Como el código BCD 8421 es más popular, es costumbre referenciarlo como código BCD.

¿Cómo se expresa el número decimal 150 en BCD? La Figura 2.2a muestra la técnica, muy simple, para convertir números decimales a números (8421) BCD. Cada dígito decimal se convierte en su equivalente BCD de 4 bits (véase Figura 2.1). El número decimal 150 es entonces igual al número BCD 000101010000.

Decimal

BCD

150

! ! ! 0001 0101 0000

(a) Conversión decimal-BCD

BCD

Decimal

1001 0110.

! ! 9 6

(b) Conversión BCD-decimal

Decimal

BCD

3 2 8 4 ! ! ! !

0011 0010. 1000 0100

(e) Conversión decimal fraccionario-BCD

BCD

Decimal

0111 0001. 0000 1000

! ! ! ! 7 • O 8

(d) Conversión BCD-fraccionario-decimal

Figura 2.2.

La conversión de números BCD a números decimales también es bastante simple. La Figura 2.2b muestra la técnica. El número BCD 10010110 se divide primero en grupos de 4 bits comenzando en el punte--binario. Cada grupo de 4 bits se convierte entonces en su dígito decimal equivalente, que se anota debajo. El número BCD 10010110 es igual, entonces, al decimal 96.

La Figura 2.2c ilustra un número decimal fraccionario convertido a su equivalente BCD. Cada dígito decimal se convierte a su equivalente BCD. El punto decimal se convierte en punto binario. La Figura 2.2c muestra que el decimal 32.84 es igual al núrriero BCD 00110010.10000100.

Co.nvertir el número fraccionario BCD 01110001.00001000 en su equivalente decimal. La Figura 2.2d muestra el procedimiento. El número BCD se divide primero en grupos de 4 bits, comenzando en el punto binario. Cada grupo de 4 bits se convierte entonces en su equivalente decimal. El punto binario se convierte en el punto decimal del número decimal. La Figura 2.2d muestra el número BCD 01110001.00001000 convertido en su equivalente decimal 71.08.

Considerar la conversión de un número BCD a su equivalente binario puro. La Figura 2.3 muestra el procedimiento de tres pasos. El paso 1 muestra el número BCD dividido en grupos de 4 bits comenzando en el punto binario. Cada grupo de 4 bits se traduce a su equivalente decimal. El paso 1 de la Figura 2.3 muestra el número BCD 00100000011.0101 convertido en el número decimal 103.5.

El paso 2 de la Figura 2.3 muestra la parte entera del número decimal convertida a binario. El 103 10 se convierte en 1100111 2 en el paso 2, al repetir el procedimiento de la división por 2.



BCD 0001 0000 0011.01011 1 1 11 o 3. 5Decimal

103 -7-2 = 51 resto de 1 ------------,5 1 -7-2 = 25 resto de 125 -7-2 = 12 resto de 1

12 -7-2 = 6 resto de O ~

6 -7- 2 = 3 resto de O=;il3 -7- 2 = 1 resto de 1 ~

1 -7- 2 = O resto de l! 1Binario 1 1 O O 1

I0.5 x 2 = 1.0

~0.0 x 2 = 0.0

Figura 2.3. Conversión BCD-binario.

El paso 3 de la Figura 2.3 ilustra la conversión a binario de la parte fraccionaria delnúmero decimal. 0.510 se convierte en 0.12 en el paso 3 por el procedimiento de lamultiplicación repetida por 2. Las partes entera y fraccionaria del número binario se unen.El número BCD 000100000011.010 1 es igual al número binario 1100111.1.

Observar que, habitualmente, es más eficiente escribir un número con números binariospuros que con números BCD. Los números binarios, virtualmente, contienen menos 1 y O,como se ve en la conversión de la Figura 2.3. Aunque más largos, los números BCD sonutilizados en los sistemas digitales cuando los números deben ser convertidos fácilmente endecimales.

Convertir el número binario 10001010.101 en su equivalente (8421) BCD. El procedi-miento se muestra en la Figura 2.4. El número binario se convierte primero en su equiva-

Binario 1 O O O 10 10.10 11 1 r' r r"

128 + 8 + 2 + 0.5 + 0.125 = 1 3 8. 6 2 5Decimal

BCD 0001 0011 1000. OlIO 0010 0101

Figura 2.4. Conversión binario-BCD.

¡

lente de,se conviconvertítonces,l

«Deccualquie4, 2 Y 1de 4 bit:

2.1. L,So

2.2. O(a(j

S(

(a(b(e


ia delde launen.

rocedi-quiva-

CODIGOS BINARIOS 21

lente decimal. El número binario 10001010.101 es igual a 138.62510, Cada dígito decimalse convierte entonces en su equivalente BCD. La Figura 2.4 muestra el decimal 138.625convertido en el número BCD 000100111000.011000100101. La conversión completa, en-tonces, traduce el binario 10001010.1012 al número BCD 000100111000.011000100101.

«Decimal codificado binario (BCD)>> es un término general que puede aplicarse acualquiera de diferentes códigos. El código BCD más popular es el 8421. Los números 8,4, 2 Y 1 indican el peso de cada bit en el grupo de 4 bits. Ejemplos de otros códigos BCDde 4 bits se muestran en la Figura 2.5.

8421 BCD 4221 BCD 5421 BCDDecimal

842 1 8 4 2 1 422 1 4 2 2 1 542 1 542 1

O O O O O O O O O O O O O1 O O O 1 O O O 1 O O O 12 O O 1 O O O 1 O O O 1 O3 O O 1 1 O O 1 1 O O 1 14 O 1 O O 1 O O O O 1005 O 1 O 1 O 1 1 1 1 O O O6 O 1 1 O 1 1 O O 1 O O 17 O 1 1 1 1 1 O 1 1 O 1 O8 1 O O O 1 1 1 O 1 O 1 19 1 O O 1 1 1 1 1 1 1 O O

\O O O O 1 O O O O O O O 1 O O O O O O O 1 O O O O11 O O O 1 O O O 1 O O O 1 O O O 1 O O O 1 O O O 112 O O O 1 O O 1 O O O O 1 O O 1 O O O O 1 O O 1 O\3 O O O 1 O O 1 1 O O O 1 O O 1 1 O O O 1 O O 1 1

Figura 2.5. Tres códigos BeD con peso.

PROBLEMAS RESUELTOS

2.1. Las letras BCD significan __ - __ - __ .

Solución:Las letras BCD significan decimal-codificado-binario.

2.2. Convertir los siguientes números BCD 8421 a sus equivalentes decimales:(a) 1010, (b) 00010111, (e) 10000110, (d) 010101000011, (e) 00110010.10010 100,(f) 0001000000000000. 010 1.

Solución:Los equivalentes decimales de los números BCD son:

(a) 1010 = ERROR (número BCD no semejante) (d) 010101000011 = 543(b) 00010111 = 17 (e) 00110010.10010100 = 32.94(e) 10000110 = 86 (f) 0001000000000000.0101 = 1000.5



2.3. Convertir los siguientes números decimales a sus equivalentes BCD 8421:(a) 6, (b) 13, (e) 99.9, (d) 872.8, (e) 145.6, (f) 21.001.

Solución: .Los equivalentes BCO de los números decimales son:

(a) 6 = 0110 (e) 99.9 = 10011001.1001(b) 13 = 00010011 (d) 872.8 = 100001110010.1000

(e) 145.6 = 000101000101.0110(f) 21.001 = 00100001.000000000001

2.4. Convertir los siguientes números binarios a sus equivalentes BCD 8421:(a) 10000, (b) 11100.1, (e) 101011.01, (d) 100111.11, (e) 1010.001,(f) 1111110001.

Solución:Los equivalentes BCD de los números binarios son:

(a) 10000=00010110 (d) 100111.11=00111001.01110101(b) 11100.1 = 00101000.0101 (e) 1010.001 = 00010000.000100100101(e) 101011.01 = 01000011.00100101 (f) 1111110001 = 0001000000001001

2.5. Convertir los siguientes números BCD 8421 a sus equivalentes binarios:(a) 00011000, (b) 01001001, (e) 110.01110101, (d) 00110111.0101,(e) 01100000.00100101, (f) 0001.001101110101.

Solución:Los equivalentes binarios de los números BCO son:

(a) 00011000 = 10010 (d) 00110111.0101 = 100101.1(b) 01001001 = 110001 (e) 01100000.00100101 = 111100.01(e) 0110.01110101 = 110.11 (f) 0001.001101110101 = 1.011

2.6. Listar tres códigos BCD con peso.

Solución:Los tres códigos BCO son: (a) BCD 8421, (b) BCD 4221, (e) BCD 5421.

2.7. El equivalente BCD 4221 del decimal 98 es o

Solución:El equivalente BCO 4221 del decimal 98 es 11111110.


Solución:El equivalente BCD 5421 del decimal 75 es 10101000.

2.9. ¿Qué clase de número (BCD o binario) sería más fácil de traducir a decimal?

Solución:Los números BCO son más fáciles de traducir a sus decimales equivalentes.

2.3. CODIGOS BINARIOS SIN PESO

Algunos códigos binarios no tienen peso. Cada bit, por tanto, no tiene peso especial. Doscódigos sin peso son el de exceso 3 y el de Gray.

El cód¡decimal eligual a Ut

equivalen!8421 BCI

ConsiFigura 2.se convienúmero J

Conviel proced

Decim:

1XS3


2.3. Convertir los siguientes números decimales a sus equivalentes BCD 8421: (a) 6, (b) 13, (e) 99.9, (d) 872.8, (e) 145.6, (f) 21.001.

Solución: .

Los equivalentes BCD de los números decimales son:

(a) 6 = OlIO (e) 99.9 = 10011001.1001 (e) 145.6 = 000101000101.0110 (b) 13 = 000100 II (d) 872.8 = 1000011100 I 0.1000 (f) 21.001 = 00100001.000000000001

2.4. Convertir los siguientes números binarios a sus equivalentes BCD 8421: (a) 10000, (b) 11100.1 , (e) 101011.01, (d) 100111.11, (e) 1010.001, (f) 1111110001.

Solución:

Los equivalentes BCD de los números binarios son:

(a) 10000 = 00010110 (d) 100111.11 = 00111001.01110101 (b) 11100.1 = 00101000.0101 (e) 1010.001 = 00010000.000100100101 (e) 101011.01 = 01000011.00100101 (f) 1111110001 = 0001000000001001

2.5. Convertir los siguientes números BCD 8421 a sus equivalentes binarios: (a) 00011000, (b) 01001001, (e) 110.01110101, (d) 00110111.0101 , (e) 01100000.00100101, (f) 0001.001101110101.

Solución:

Los equivalentes binarios de los números BCD son:

(a) 00011000 = 10010 (d) 00110111.0101 = 100101.1 (b) 01001001 = 110001 (e) 01100000.00100101 = 111100.0 1 (e) 0110.01110101 = 110.11 (f) 0001.001101110101 = 1.011

2.6. Listar tres códigos BCD con peso.

Solución:

Los tres códigos BCD son: (a) BCD 8421, (b) BCD 4221, (e) BCD 5421.

2.7. El equivalente BCD 4221 del decimal 98 es ___ o

Solución:

El equivalente BCD 4221 del decimal 98 es 11111110.


Solución:

El equivalente BCD 5421 del decimal 75 es 10101000.

2.9. ¿Qué clase de número (BCD o binario) sería más fácil de traducir a decimal?

Solución:

Los números BCD son más fáciles de traducir a sus decimales equivalentes.

2.3. CODIGOS BINARIOS SIN PESO

Algunos códigos binarios no tienen peso. Cada bit, por tanto, no tiene peso especial. Dos códigos sin peso son el de exceso 3 y el de Gray.


001

ial. Dos

CODIGOS BINARIOS 23

El código de exceso 3 (XS3) está relacionado con el código BCD 8421 por su naturalezadecimal codificada en binario. En otras palabras, cada grupo de 4 bits del código XS3 esigual a un dígito decimal específico. La Figura 2.6 muestra el código XS3 junto con susequivalentes decimales y 8421 BCD. Observar que el número XS3 siempre es el número8421 BCD más 3.

BCD 8421 BCD XS3Decimal

10 1 10 1

O 0000 00 II DOIII 0001 00 II 01002 0010 00 II 01013 0011 00 11 01104 0100 00 11 01115 0101 00 II 10006 0110 00 II 10017 0111 00 11 10108 1000 00 11 10119 1001 00 11 1100

10 0001 0000 0100 00 1111 0001 0001 0100 0100

Figura 2.6. El código de exceso 3 (XS3).

Considerar la conversión del número decimal 62 a su equivalente XS3. El paso 1 de laFigura 2.7a muestra que se suma 3 a cada dígito decimal. El paso 2 muestra cómo 9 y 5se convierten a sus equivalentes 8421 BCD. El número decimal 62 es entonces igual alnúmero XS3 BCD 10010101.

Convertir el número 8421 BCD 01000000 en su equivalente XS3. La Figura 2.7b muestrael procedimiento más simple. El número BCD se divide en grupos de 4 bits comenzando

Decimal 6 2 GJ Suma 3

1+3 +3

9 5 BCD 0100 0000 GJ Suma 3! ! GJ Conversión a binario ! +0011 +0011XS3 100 1 0101 XS3 0111 0011

(a) Conversión decimal-XS3 (b) Conversión BCD-XS3

XS3 1000 1100 GJ Resta 3! -0011 -0011BCD 0101 1001

! ! ! GJ Conversión a decimalDecimal 5 9

(e) Conversión XS3-decimal

Figura 2.7.



en el punto binario. El paso 1 muestra que el 3 (binario 0011) se suma a cada grupo de4 bits. La suma es el número resultante XS3. La Figura 2.7b muestra el número 8421 BCD01000000 convertido a su equivalente XS3 BCD, que es 0111001l.

Considerar la conversión del código XS3 a decimal. La Figura 2.7c muestra el númeroXS3 10001100 convertido a su equivalente decimal. El número XS3 se divide en grupos de4 bits comenzando en el punto binario. El paso 1 muestra que se resta 3 (binario 0011) decada grupo de 4 bits. Como resultado se obtiene un número 8421 BCD. El paso 2 muestracada grupo de 4 bits en el número 8421 BCD convertido en su decimal equivalente. Elnúmero XS3 10001100 es igual al decimal 59 de acuerdo con el procedimiento de laFigura 2.7c.

El código XS3 tiene un valor significativo en los circuitos aritméticos. El valor del códigoconsiste en su facilidad para complementar. Si cada bit es complementado (los O a 1 y los1 a O), la palabra resultante de 4 bits será el complemento a 9 del número. Los sumado respueden utilizar números en complemento a 9 para realizar la sustracción.

El código de Gray es otro código binario sin peso. El código de Gray no es un códigotipo BCD. La Figura 2.8 compara números en código de Gray con sus equivalentes binariosy decimales. Observar cuidadosamente el código de Gray: cada incremento en la cuenta vaacompañado solamente por el cambio de estado de 1 bit. Observar el cambio de la línea deldecimal 7 a la del decimal 8. En binario los 4 bits cambian de estado (del 0111 al 1000).En la misma línea, el código de Gray ha cambiado de estado solamente el bit de la izquierda(0100 a 1100). Este cambio de un solo bit, en el grupo del código, a causa del incrementoes importante en algunas aplicaciones de electrónica digital.

Decimal Binario Código Gray Decimal Binario Código Gray

O 0000 0000 8 1000 11001 0001 0001 9 1001 11012 0010 0011 10 1010 d113 0011 0010 11 1011 11104 0100 0110 12 1100 10105 0101 0111 13 1101 10116 0110 0101 14 1110 10017 0111 0100 15 1111 1000

Figura 2.8. El código de Gray.

Considerar la conversión de un número binario a su equivalente en código de Gray. LaFigura 2.9a muestra el número binario 0010 convertido a su equivalente en código de Gray.Comenzar en el MSB del número binario. Transferir éste a la posición izquierda en el códigoGray como muestra la flecha hacia abajo. Ahora sumar el bit del 8 al siguiente bit (bitdel 4). La suma es O (O + O = O), que se transfiere y escribe como segundo bit de la izquierdadel código de Gray. El bit del 4 es ahora sumado al bit del 2, del número binario. La sumaes 1 (O + 1 =-1) Y es transferida y escrita como tercer bit a la izquierda en el código deGray. El bit del 2 se suma ahora al bit del 1, del número binario. La suma es 1 (1 + O = 1)

y es transentonces'decimal 2

Bi

o

Las nlas siguie

l. El2. Su

pnGr

3. Ccha

4. Elbil

Utilizar I

Figura 2.númeroLa sum,(segundobinario.Gray (tenúmeroregistra I

A contii(1 + O =Así se elnúmero

Comdetalla epara forsiguienteque se 1:

entoncesse escrilde la del


upo de21BCD

númeroupos de011) demuestraente. Elo de la

l código1 y losadores

códigoinariosenta vainea del

1000).quierdaemento

ay. LaGray.

códigoit (bituierdasuma

igo de0=1)

CODIGOS BINARIOS 25

y es transferida y escrita como el bit de la derecha del código de Gray. El binario 0010 esentonces igual al número en código de Gray 0011. Esto puede verificarse en la línea deldecimal 2 de la tabla de la Figura 2.8.

Binario O---~ ,..-----.~...-----.b

1I I I

suma suma suma1 1 1

Código Gray O O 1 1

...._1.------"0..._____.1~1Binario 1 O 1 1 Ol++a++Código Gray 1 1 1 O 1

(a) (b)

Figura 2.9. Conversión binario-código de Gray.

Las reglas para convertir un número binario a su equivalente en código de Gray sonlas siguientes:

1. El bit izquierdo es el mismo para el número en código de Gray que en binario.2. Sumar el MSB al bit situado a su derecha inmediata y registrar la suma (des-

preciar el arrastre) debajo, en la línea donde aparecerá el número en código deGray.

3. Continuar sumando bits a los bits situados a la derecha y registrando las sumas,hasta que se llegue al LSB.

4. El número en código de Gray siempre tendrá el mismo número de bits que el númerobinario.

Utilizar estas reglas para convertir el binario 10110 a su equivalente en código de Gray. LaFigura 2.9b muestra el MSB (1) del número binario transferido y registrado como parte delnúmero en código de Gray. El bit del 16 se suma entonces al bit del 8, del número binario.La suma es 1 (1 + O = 1), que se registra como parte del número en código de Gray(segundo bit desde la izquierda). A continuación, el bit del 8 se suma al bit del 4 del númerobinario. La suma es 1 (O + 1 = 1), que se registra como parte del número en el código deGray (tercer bit desde la izquierda). A continuación, el bit del 4 se suma al bit del 2 delnúmero binario. La suma es O (1 + 1 = 10) ya que no se considera el arrastre. El O seregistra en la segunda posición de la derecha como parte del número en el código de Gray.A continuación, el bit del 2 se suma al bit del 1 del número binario. La suma es 1(1 + O = 1), y se registra como parte del número en el código de Gray (bit de la derecha).Así se completa el proceso. La Figura 2.9b muestra el número binario 10110 convertido alnúmero en código de Gray 11101.

Convertir el número en código de Gray 1001 a su equivalente binario. La Figura 2.lOadetalla el procedimiento. Primero el bit de la izquierda (1) es transferido a la línea binariapara formar el bit del 8. El bit del 8 del número binario es transferido (véase flecha) alsiguiente bit del número en código de Gray, y se suman los dos. La suma es 1 (1 + O = 1),que se escribe en la posición del bit del 4 del número binario. El bit del 4 (1) se sumaentonces al siguiente bit del número en código de Gray. La suma es 1 (1 + O = 1). Este 1se escribe en la posición del 2 del número binario. El bit del 2 binario (1) se suma al bitde la derecha del número en código de Gray. La suma es O (1 + 1 = 10) ya que se.desprecia

CODIGOS BINARIOS 25

y es transferida y escrita como el bit de la derecha del código de Gray. El binario 0010 es entonces igual al número en código de Gray 0011. Esto puede verificarse en la línea del decimal 2 de la tabla de la Figura 2.8.

Binario O---~ ..------.~..-----. b ...._1.-----"0 .._____.1 ~1 Binario 1 O 1 1 O

1 I I I

suma suma suma 1 1 1

Código Gray O O 1 1 l++a++a

Código Gray 1 1 1 O 1

(a) (b)

Figura 2.9. Conversión binario-código de Gray.

Las reglas para convertir un número binario a su equivalente en código de Gray son las siguientes:

1. El bit izquierdo es el mismo para el número en código de Gray que en binario. 2. Sumar el MSB al bit situado a su derecha inmediata y registrar la suma (des

preciar el arrastre) debajo, en la línea donde aparecerá el número en código de Gray.

3. Continuar sumando bits a los bits situados a la derecha y registrando las sumas, hasta que se llegue al LSB.

4. El número en código de Gray siempre tendrá el mismo número de bits que el número binario.

Utilizar estas reglas para convertir el binario 10 110 a su equivalente en código de Gray. La Figura 2.9b muestra el MSB (1) del número binario transferido y registrado como parte del número en código de Gray. El bit del 16 se suma entonces al bit del 8, del número binario. La suma es 1 (1 + O = 1), que se registra como parte del número en código de Gray (segundo bit desde la izquierda). A continuación, el bit del 8 se suma al bit del 4 del número binario. La suma es 1 (O + 1 = 1), que se registra como parte del número en el código de Gray (tercer bit desde la izquierda). A continuación, el bit del 4 se suma al bit del 2 del número qinario. La suma es O (1 + 1 = 10) ya que no se considera el arrastre. El O se registra en la segunda posición de la derecha como parte del número en el código de Gray. A continuación, el bit del 2 se suma al bit del 1 del número binario. La suma es 1 (1 + O = 1), y se registra como parte del número en el código de Gray (bit de la derecha). Así se completa el proceso. La Figura 2.9b muestra el número binario 10110 convertido al número en código de Gray 11101.

Convertir el número en código de Gray 1001 a su equivalente binario. La Figura 2.10a detalla el procedimiento. Primero el bit de la izquierda (1) es transferido a la línea binaria para formar el bit del 8. El bit del 8 del número binario es transferido (véase flecha) al siguiente bit del número en código de Gray, y se suman los dos. La suma es 1 (1 + O = 1), que se escribe en la posición del bit del 4 del número binario. El bit del 4 (1) se suma entonces al siguiente bit del número en código de Gray. La suma es 1 (1 + O = 1). Este 1 se escribe en la posición del 2 del número binario. El bit del 2 binario (1) se suma al bit de la derecha del número en código de Gray. La suma es O (1 + 1 = 10) ya que se. desprecia



el arrastre. Este O se escribe en la posición del 1 del número binario. La Figura 2.10amuestra el número en código de Gray 1001 convertido en su número binario equivalente1110. Esta conversión puede verificarse observando la línea del decimal 14 en la Figura 2.8.

Código Gray

FlflflI O O Il+++I I I O Binario

Código Gray fOflfofoflO 1 1 O 1 1

1+++++O 1 O O I OBinario

(a) (b)

Figura 2.10. Conversionescódigo de Gray-binario.

Convertir el número en código de Gray 011011 a su equivalente binario de 6 bits.Comenzar en la izquierda y seguir las flechas de la Figura 2.10b. Seguir el procedimiento,recordando que 1 + 1 = 10. El arrastre de 1 se desprecia, y el O se registra en la líneabinaria. La Figura 2.10b muestra que el número en código de Gray 011011 es igual alnúmero binario 010010.

PROBLEMAS RESUELTOS

2.10. Las letras y números XS3 significan código - _

Solución:XS3 significa código de exceso 3.

2.11. El código BCD (8421, XS3) es un ejemplo de código sin peso.

Solución:El código BCD XS3 es un ejemplo de código sin peso.

2.12. El código (Gray, XS3) __ es un código BCD.

Solución:El código XS3 es un código BCD.

2.13. Convertir los siguientes números decimales a sus equivalentes en código XS3:(a) 9, (b) 18, (e) 37, (d) 42, (e) 650.

Solución:Los equivalentes XS3 de los números decimales son:

(a) 9 = 1100 (e) 37 = 01101010 (e) 650 = 100110000011(b) 18 = 01001011 (d) 42 = 01110101

2.14. Convertir los siguientes números BCD 8421 a sus equivalentes en código XS3:(a) 0001, (b) 0111, (e) 01100000, (d) 00101001, (e) 10000100.

,Solut

L(a)(b)

2.15. Con(a)Solu

L

(a)(b)

2.16. El edigii

SoluE

2.17. Con(a)Sol u

1(a)(b)

2.18. COI(a)

Soh

(a)(b)

2.19. La(m:

Soll

bit

2.4. (

Hasta,sistemanúmeroInforme(A~gLrepresei


gura 2.10aquivalentegura 2.8.

I

1I

suma

1O

de 6 bits.dimiento,

n la líneas igual al

CODIGOS BINARIOS 27

Solución:Los equivalentes XS3 de los números BCD 8421 son:

(a) 0001 = 0100 (e) 01100000 = 10010011 (e) 10000100 = 10110111(b) 0111 = 1010 (d) 00101001 = 01011100

2.15. Convertir los siguientes números XS3 a sus equivalentes decimales:(a) 0011, (b) 01100100, (e) 11001011, (d) 10011010, (e) 10000101.

Solución:Los equivalentes decimales de los números XS3 son:

(a) 0011 = O (e) 11001011 = 98 (e) 10000101 = 52(b) 01100100 = 31 (d) 10011010 = 67

2.16. El código (Gray, XS3) es habitualmente usado en aplicaciones aritméticas de circuitosdigitales.

Solución:El código XS3 es habitualmente usado en aplicaciones aritméticas.

2.17. Convertir los siguientes números binarios a sus equivalentes en código Gray:(a) 1010, (b) 10000, (e) 10001, (d) 10010, (e) 10011.

Solución:Los equivalentes en código Gray de los números binarios son:

(a) 1010 = 1111 (e) 1001 = 1101 (e) 10011 = 11010(b) 10000 = 11000 (d) 10010 = 11011

2.18. Convertir los siguientes números en código Gray a sus equivalentes binarios:(a) 0100, (b ) 11111, (e) 101O1, (d) 110011, (e) 011100.

Solución:Los equivalentes binarios de los números en código Gray son:

(a) 0100 = 0111 (e) 10101 = 11001 (e) 011100 = 010111(b) 11111 = 10101 (d) 110011 = 100010

2.19. La característica más importante del código Gray es que cuando la cuenta se incrementa en 1(más de, sólo), 1 bit cambia de estado.

Solución:La característica más importante del código Gray es que cuando la cuenta se incrementa en 1, sólo 1

bit cambia de estado.

2.4. CODIGOS ALFANUMERICOS

Hasta ahora los O y 1 binarios se han utilizado para representar números en diversossistemas. Los bits también pueden ser codificados para que representen letras del alfabeto,números y símbolos de puntuación.jl.ln código de 7 bits es el American Standard Code forInformation Interchange (Código Estándar Americano para Intercambio de Información)(ASCII, pronunciado «as-ki»), mostrado en la Figura 2.11. Observar que la letra A se

~t.••-representa por 1000001, mientras que la B en código ASCII es 10000 10. El código ASCII

CODIGOS BINARIOS 27

Solución:

Los equivalentes XS3 de los números BCD 8421 son:

(a) 0001 = 0100 (e) 01100000 = 10010011 (e) 10000100 = 10110111 (b) 0111 = 1010 (d) 00101001 = 01011100

2.15. Convertir los siguientes números XS3 a sus equivalentes decimales: (a) 0011 , (b) 01100100, (e) 11001011 , (d) 10011010, (e) 10000101.

Solución:

Los equivalentes decimales de los números XS3 son:

(a) 0011 = O (e) 11001011 = 98 (e) 10000101 = 52 (b) 01100100 = 31 (d) 10011010 = 67

2.16. El código ___ (Gray, XS3) es habitualmente usado en aplicaciones aritméticas de circuitos digitales.

Solución:

El código XS3 es habitualmente usado en aplicaciones aritméticas.

2.17. Convertir los siguientes números binarios a sus equivalentes en código Gray: (a) 1010, (b) 10000, (e) 10001 , (d) 10010, (e) 10011.

Solución:

Los equivalentes en código Gray de los números binarios son:

(a) 1010 = 1111 (e) 1001 = 1101 (e) 10011 = 11010 (b) 10000 = 11000 (d) 10010 = 11011

2.18. Convertir los siguientes números en código Gray a sus equivalentes binarios: (a) 0100, (b ) 11111 , (e) 10 1 O 1 , (d) 1100 11 , (e) 011100.

Solución:

Los equivalentes binarios de los números en código Gray son:

(a) 0100 = 0111 (e) 10101 = 11001 (e) 011100 = 010111 (b) 11111 = 10101 (d) 110011 = 100010

2.19. La característica más importante del código Gray es que cuando la cuenta se incrementa en 1 (más de, sólo), 1 bit cambia de estado.

Solución:

La característica más importante del código Gray es que cuando la cuenta se incrementa en 1, sólo I bit cambia de estado.

2.4. CODIGOS ALFANUMERICOS

Hasta ahora los O y 1 binarios se han utilizado para representar números en diversos sistemas. Los bits también pueden ser codificados para que representen letras del alfabeto, números y símbolos de puntuación. ,Un código de 7 bits es el American Standard Code for Information Interchange (Código Estándar Americano para Intercambio de Información) (ASCII, pronunciado «as-ki»), mostrado en la Figura 2.11. Observar que la letra A se rep;esenta por 1000001 , mientras que la B en código ASCII es 10000 10. El código ASCII


es muy utilizado en los pequeños sistemas computadores para traducir los caracteres delteclado al lenguaje de la computadora. La tabla de la Figura 2.11 no es una lista completade todas las combinaciones del código ASCII.

Los códigos que pueden representar letras y números se denominan códigos alfanuméri-coso Otro código alfanumérico, muy utilizado, es el Extended Binary-Coded Decimal Inter-change Code (el Código de Intercambio Binario Codificado Decimal Extendido) (EBCDIC,pronunciado «eb-si-dik»). Parte del código EBCDIC se muestra en la Figura 2.11. Observarque el código EBCDIC es un código de 8 bits y, por tanto, puede tener más variaciones ycaracteres que el código ASCII. El código EBCDIC se utiliza en muchos grandes sistemasde computadoras.

El código alfanumérico ASCII es un código moderno para introducir y sacar informaciónde las microcomputadoras. ASCII es utilizado para realizar interfaces en teclados de compu-tadoras, impresoras y pantallas de vídeo. ASCII ha llegado a ser el código están dar deentrada/salida para las microcomputadoras.

Carácter ASCII EBCDIC Carácter ASCII EBCDIC

Espacio 010 0000 0100 0000 A 100 0001 1100 0001! 010 0001 0101 1010 B 100 0010 1100 0010rr 010 0010 0111 1111 C 100 0011 1100 0011# 010 0011 0111 1011 D 100 0100 1100 0100$ 010 0100 0101 1011 E 100 0101 1100 0101% 010 0101 0110 1100 F 100 0110 1100 0110& 010 0110 0101 0000 G 100 0111 1100 0111,

010 0111 0111 1101 H 100 1000 1100 1000( Ola 1000 0100 1101 1 100 1001 1100 1001) 010 1001 0101 1101 J 100 1010 1101 0001* Ola 1010 0101 1100 K 100 1011 1101 0010

+ 010 1011 0100 1110 L 100 1100 1101 0011, 010 1100 0110 1011 M 100 1101 1101 0100- 010 1101 0110 0000 N 100 1110 1101 0101

010 1110 0100 1011 o 100 1111 1101 0110/ 010 1111 0110 0001 P 101 0000 1101 0111

O 011 0000 1111 0000 Q 101 0001 1101 10001 011 0001 1111 0001 R 101 0010 1101 10012 011 0010 1111 0010 S 101 0011 1110 00103 011 0011 1111 0011 T 101 0100 1110 00114 011 0100 1111 0100 U 101 0101 1110 01005 011 0101 1111 0101 V 101 0110 1110 01016 011 0110 1111 0110 W 101 0111 1110 01107 011 0111 1111 0111 X 101 1000 1110 01118 011 1000 1111 1000 Y. 101 1001 1110 10009 011 1001 1111 1001 Z 101 1010 1110 1001

Figura 2.11. Códigos alfanuméricos.

Otro1. B2. E

t.3. S<

4. f

2.20. Lo~

Sol

2.21. ¿Q(a)Sol(a)(b)

2.22. AcK

So

2.23. A11

s delpleta

aciónmpu-ar de

ComGOS BINARIOS 29

Otros códigos alfanuméricos que se pueden encontrar son:

1. BCo.IC de 7 bits (Código de Intercambio Decimal Binario Codificado).2. EBCDIC de 8 bits (Código Extendido de Intercambio Decimal Codificado Binario).

Utilizado en algunos equipos de IBM.3. Selectric de 7 bits. Utilizado para controlar la cabeza giratoria en las máquinas de

escr!bir IBM Selectric.4. Hollerith de 12 bits. Utilizado en tarjetas perforadas.

PROBLEMAS RESUELTOS

2.20. Los códigos binarios que pueden representar números y letras se denominan códigos _

Solución:Los códigos alfanuméricos pueden representar números y letras.

2.21. ¿Qué representan las abreviaturas siguientes?(a) ASCII, (b) EBCmc.

Solución:(a) ASCII = American Standard Code for lnformation Interchange.(b) EBCDIC = Extended Binary-Coded-Decimal Interchange Codeo

2.22. Acudir a la Figura 2.12. La salida del codificador del teclado ASCII será si se pulsaK en el teclado.

Solución:La salida ASCII será 1001011 si se pulsa K en el teclado.

Alsistema

computador

MSB LSB

Mensaje del operador del teclado -->

Codifi-01r--------'

cadortecladoASCII

Entrada Salida

Figura 2.12. Sistema codificador de teclado ASCII.

2.23. Acudir a la Figura 2.12. Listar las doce salidas del codificador del teclado ASCII paraintroducir el mensaje «pay $1000.00».



Solución:Los códigos ASCII para los caracteres del mensaje son:

(a) P = 1010000 (d) Espacio = 0100000 (g) 0=0110000(b) A = 1000001 (e) $ = 0100100 (h) 0=0110000(e) Y=1011001 (f) 1=0110001 (i) 0=0110000

U) . = 0101110(k) 0=0110000(1) 0=0110000

2.24. El código __ es un código alfanumérico de 12 bits utilizado en las tarjetas perforadas.

Solución:El código Hollerith de 12 bits es utilizado en las tarjetas perforadas.

2.25. El código de 7 bits es considerado el industrial estándar para entrada/salida enmicrocomputadoras.

Solución:El código ASCII (American Standard Code for Information Interchange) de 7 bits es considerado el

industrial estándar para entradas y salidas en microcomputadoras.


2.26. Los dispositivos electrónicos que convierten de un código a otro se denominan ~ y ~.Res. (a) codificadores, (b) decodificadores.

2.27. Convertir los siguientes números BCD 8421 a sus equivalentes decimales:(a) 100 10000, (b ) 11111111 , (e) O 111.00 11, (d) O 110000 1.00000 1O 1.Res. (a) 10010000 = 90 (e) 0111.0011 = 7.3

(b) 11111111 = ERROR (número BCD no semejante) (d) 01100001.00000101 = 61.05

2.28. Convertir los siguientes números decimales a sus equivalentes BCD 8421.(a) 10, (b) 342, (e) 679.8, (d) 500.6.Res. (a) 10 = 00010000 (e) 679.8 = 011001111001.1000

(b) 342 = 001101000010 (d) 500.6 = 010100000000.0110

2.29. Convertir los siguientes números binarios a sus equivalentes BCD 8421:(a) 10100, (b) 1101l.l, (e) 100000.01, (d) 11101l.l1.Res. (a) 10100 = 00100000 (e) 100000.01 = 00110010.00100101

(b) 11011.1 = 00100111.0101 (d) 111011.11 = 01011001.01110101

2.30. Convertir los siguientes números BCD 8421 a sus equivalentes binarios:(a) 010 11000, (b) 000100000000, (e) 1001.01110 101, (d) 011.0000011000100101.Res. (a) 01011000 = 111010 (e) 1001.01110101 = 1001.11

(b) 000100000000:= 1100100 (d) 0011.0000011000100101 = 11.0001


Res. 11011000.


Res. 0011001000010000.

2.33. El edeciRes.

2.34. CódRes.

2.35. Con(a)Res.

2.36. COI

(a)Res.

2.37. COI

(a)Res.

2.38. Co(a)ReJ

2.39. EBRe~

2.40. ElenRe.


Solución: Los códigos ASCII para los caracteres del mensaje son:

(a) P = 1010000 (d) Espacio = 0100000 (g) 0=0110000 (b) A = 1000001 (e) $ = 0100100 (h) 0=0110000 (e) y = 1011001 (f) 1 = 0110001 (i) 0=0110000

U) . = 0101110 (k) 0 = 0110000 (1) 0=0110000

2.24. El código __ es un código alfanumérico de 12 bits utilizado en las tarjetas perforadas.

Solución:

El código Hollerith de 12 bits es utilizado en las tarjetas perforadas.

2.25. El código ___ de 7 bits es considerado el industrial estándar para entrada/salida en microcomputadoras.

Solución:

El código ASCII (American Standard Code for Information Interchange) de 7 bits es considerado el industrial estándar para entradas y salidas en microcomputadoras.


2.26. Los dispositivos electrónicos que convierten de un código a otro se denominan ~ y ~. Res. (a) codificadores, (b) decodificadores.

2.27. Convertir los siguientes números BCD 8421 a sus equivalentes decimales: (a) 100 10000, (b ) 11111111 , (e) O 111. 00 11 , (d) O 110000 1. 00000 1 O 1. Res. (a) 10010000 = 90 (e) 01 11.0011 = 7.3

(b) 11111111 = ERROR (número BCD no semejante) (d) 01100001.0000010 1 = 61.05

2.28. Convertir los siguientes números decimales a sus equivalentes BCD 8421. (a) 10, (b) 342, (e) 679.8, (d) 500.6. Res. (a) 10 = 00010000

(b) 342 = 001101000010 ( e) 679.8 = 011001111001.1000 (d) 500.6 = 010100000000.0110

2.29. Convertir los siguientes números binarios a sus equivalentes BCD 8421: (a) 10100, (h) 1101l.l, (e) 100000.01, (d) 11101l.l1. Res. (a) 10100 = 00100000

(b) 11011.1 = 00100111.0101 (e) 100000.01 = 00110010.00100101 (d) 111011.11 = 01011001.01110101

2.30. Convertir los siguientes números BCD 8421 a sus equivalentes binarios: (a) 01011000, (h) 000100000000, (e) 1001.01110101, (d) 011.0000011000100101. Res. (a) 01011000 = 111010 (e) 1001.01110101 = 1001.11

(b) 000100000000 ~ 1100100 (d) 0011.0000011000100101 = 11.0001


Res. 11011000.

2.32. El equivalente BCD 5421 del decimal 3210 es _ _ _ o

Res. 0011001000010000.


adas.

da en

ado el

(b) .

101.

CODIGOS BINARIOS 31

2.33. El código BCD es conveniente cuando las conversiones se hacen a números (binarios,decimales).Res. decimales.

2.34. Código de «exceso 3» se abrevia frecuentemente por .Res. XS3.

2.35. Convertir los siguientes números decimales a sus equivalentes en codigo XS3:(a) 7, (b) 16, (e) 32, (d) 4089.Res. (a) 7 = 1010 (e) 32 = 01100101

(b) 16 = 01001001 (d) 4089 = 0111001110111100

2.36. Convertir los siguientes números en código XS3 a sus equivalentes decimales:(a) 1100, (b) 10101000, (e) 100001110011, (d) 01001ÓII01100101.Res. (a) 1100 = 9 (e) 100001110011 = 540

(b) 10101000 = 75 (d) 0100101101100101 = 1832

2.37. Convertir los siguientes números en binario puro a sus equivalentes en código Gray:(a) OlIO, (b) 10100, (e) 10101, (d) 10110.Res. (a) 0110 = 0101 (e) 10101 = 11111

(b) 10100=11110 (d) 10110=11101

2.38. Convertir los siguientes números en código Gray a sus equivalentes en binario puro:(a) 0001, (b) 11100, (e) 10100, (d) 10101.Res (a) 0001 = 0001 (e) 10100 = 11000

(b) 11100 = 10111 (d) 10101 = 11001

2.39. EBCDIC es un código alfanumérico de bits utilizado en algunos equipos IBM.Res. 8.

2.40. El código alfanumérico de 7 bits SIrve como estándar industrial para entrada/salidaen microcomputadoras.Res. ASCII.

CODIGOS BINARIOS 31

2.33. El código BCD es conveniente cuando las conversiones se hacen a números ___ (binarios, decimales). R es. decimales.

2.34. Código de «exceso 3» se abrevia frecuentemente por _ _ _ . R es. XS3.

2.35. Convertir los siguientes números decimales a sus equivalentes en codigo XS3: (a) 7, (b) 16, (e) 32, (d) 4089. R es. (a) 7 = 1010 (e) 32 = 01100101

(b) 16 = 01001001 (d) 4089 = 0111001110111100

2.36. Convertir los siguientes números en código XS3 a sus equivalentes decimales: (a) 1100, (b) 10101000, (e) 100001110011 , (d) 01001Óll01100101. R es. (a) 1100 = 9 ( e) 100001110011 = 540

(b) 10101000 = 75 (d) 0100101101100101 = 1832

2.37. Convertir los siguientes números en binario puro a sus equivalentes en código Gray: (a) OlIO, (b) 10100, (e) 10101 , (d) 10110. R es. (a) 0110 = 0101

(b) 10100 = 11110 ( e) 10101 = 11111 (d) 10110 = 11101

2.38. Convertir los siguientes números en código Gray a sus equivalentes en binario puro: (a) 0001 , (b) 11100, (e) 10100, (d) 10101. Res. (a) 0001 = 0001

(b) 11100 = 10111 (e) 10100 = 11000 (d) 10101 = 11001

2.39. EBCDIC es un código alfanumérico de ___ bits utilizado en algunos equipos IBM. R es. 8.

2.40. El código alfanumérico _ __ de 7 bits sirve como estándar industrial para entrada/salida en microcomputadoras. R es. ASCII.


Capítulo 3

PUERTAS LOGICAS BASICAS

3.1. INTRODUCCION

La puerta lógica es el bloque de construcción básico de los sistemas digitales. Las puertaslógicas operan con números binarios. Por tanto, las puertas lógicas se denominan puertaslógicas binarias, Todas las tensiones utilizadas con las puertas lógicas son ALTA o BAJA.En ese libro, una tensión ALTA significa un 1 binario y una tensión BAJA significa un Obinario. Recordar que las puertas lógicas son circuitos electrónicos. Estos circuitos respon-den solamente a tensiones ALTAS (llamadas 1) o BAJAS (tierra) (llamadas 0)./

Todos los sistemas digitales se construyen utilizando tres puertas lógicas básicas. Estasson la puerta AND, la puerta OR, y la puerta NOT. Este capítulo trata de estasimportantes puertas o funciones lógicas básicas.

3.2. LA PUERTA AND

La puerta AND se denomina la puerta de «todo o nada». El esquema de la Figura 3.1amuestra la idea de la puerta AND. La lámpara (Y) lucirá solamente cuando ambosconmutadores de entrada (A y B) estén cerrados. Todas las posibles combinaciones paralos conmutadores A y B se muestran en la Figura 3.1b. La tabla de esta figura se denominatabla de verdad e indica que la salida (Y) está habilitada (luce) solamente cuando ambasentradas están cerradas.

El símbolo lógico convencional de una puerta AND está representado en la Figura 3.2a.Este símbolo muestra las entradas A y B. La salida es Y. Este es el símbolo de una puertaAND de dos entradas. La tabla de verdad para la puerta AND de dos entradas se muestraen la Figura 3.2b. Las entradas aparecen como dígitos binarios (bits). Observar que sólocuando ambas entradas A y B son 1 la salida es l. El binario O se define como una tensiónBAJ A, o tierra. El binario 1 se define como una tensión ALTA. En este libro, una tensiónALTA significará unos + 5 voltios (V).

El álgebra booleana es una forma de lógica simbólica que muestra cómo operan laspuertas lógicas. Una expresión booleana es un método «taquigráfico» de mostrar qué ocurreen un circuito lógico. La expresión booleana para el circuito de la Figura 3.2 es

A·B= Y

La expresión booleana se lee A AND (- significa AND) B igual a la salida Y. El punto (-)significa la función lógica AND en álgebra booleana, y no la operación de multiplicar comoen el álgebra regular.

32

A VI

la puen

La expi

Capítulo 3

PUERTAS LOGICAS BASICAS

3.1. INTRODUCCION

La puerta lógica es el bloque de construcción básico de los sistemas digitales. Las puertas lógicas operan con números binarios. Por tanto, las puertas lógicas se denominan puertas lógicas binarias. Todas las tensiones utilizadas con las puertas lógicas son ALTA o BAJA. En ese libro, una tensión ALTA significa un 1 binario y una tensión BAJA significa un O binario. Recordar que las puertas lógicas son circuitos electrónicos. Estos circuitos responden solamente a tensiones ALTAS (llamadas 1) o BAJAS (tierra) (llamadas 0). /

Todos los sistemas digitales se construyen utilizando tres puertas lógicas básicas. Estas son la puerta AND, la puerta OR, y la puerta NOT. Este capítulo trata de estas importantes puertas o funciones lógicas básicas.

3.2. LA PUERTA AND

La puerta AND se denomina la puerta de «todo o nada». El esquema de la Figura 3.1a muestra la idea de la puerta AND. La lámpara (Y) lucirá solamente cuando ambos conmutadores de entrada (A y B) estén cerrados. Todas las posibles combinaciones para los conmutadores A y B se muestran en la Figura 3.1 b. La tabla de esta figura se denomina tabla de verdad e indica que la salida (Y) está habilitada (luce) solamente cuando ambas entradas están cerradas.

El símbolo lógico convencional de una puerta AND está representado en la Figura 3.2a . Este símbolo muestra las entradas A y B. La salida es Y. Este es el símbolo de una puerta AND de dos entradas. La tabla de verdad para la puerta AND de dos entradas se muestra en la Figura 3.2b. Las entradas aparecen como dígitos binarios (bits). Observar que sólo cuando ambas entradas A y B son 1 la salida es l. El binario O se define como una tensión BAJ A, o tierra. El binario 1 se define como una tensión ALTA. En este libro, una tensión ALTA significará unos + 5 voltios (V).

El álgebra booleana es una forma de lógica simbólica que muestra cómo operan las puertas lógicas. Una expresión booleana es un método «taquigráfico» de mostrar qué ocurre en un circuito lógico. La expresión booleana para el circuito de la Figura 3.2 es

A·B = Y

La expresión booleana se lee A AND (- significa AND) B igual a la salida Y. El punto (.) significa la función lógica AND en álgebra booleana, y no la operación de multiplicar como en el álgebra regular.

32


3

puertaspuertasBAJA.a un O

respon-

. Estase estas

a 3.1aamboss paraominaambas

a 3.2a.puertauestra

ue sólotensióntensión

ran lasocurre

nto (-)r como

PUERTAS LOGICAS BASICAS 33

L3Y

+ -(a) Circuito ANO de conmutadores

Conmutadores Luz dede entrada salida

B A Y

abierto abierto noabierto cerrado nocerrado abierto nocerrado cerrado sí

(b) Tabla de verdad

Figura 3.1 .

A veces el punto (.) se omite en las expresiones booleanas. La expresión booleana, parala puerta AND de dos entradas, es entonces:

AB= Y

La expresión booleana se lee A AND B igual a la salida Y.

Entradas : ~ y Salida

(a) Símbolo de una puerta ANO

Entradas Salida

B A Y

O O OO 1 O1 O O1 1 1

O = tensión baja1 = tensión alta

(b) Tabla de verdad ANO

Figura 3.2.


34 TEOiuA DE PROBLEMAS DE PRINCIPIOS DIGITALES

Entradas Salida

e B A Y

o o o oo o 1 oo 1 o oo 1 1 o1 o o o1 o 1 o1 1 o o1 1 1 1

(e) Tabla de verdad con tres variables

(a) Expresión booleana de tres variables

Entradas ~~ y Salida

(b) Símbolo de una puerta AND de tres entradas

Figura 3.3.

Con frecuencia un circuito lógico tiene tres variables. La Figura 3.3a muestra laexpresión booleana para una puerta AND de tres entradas. Las variables de entrada sonA, B Y C. La salida es Y. El símbolo lógico para esta expresión AND de tres entradas estádibujado en la Figura 3.3b. Las tres entradas (A, B, C) están a la izquierda del símbolo.La salida (Y) a la derecha del símbolo. La tabla de verdad de la Figura 3.3c muestra lasocho posibles combinaciones de las variables A, B Y C. Observar que la línea superior de latabla es la cuenta binaria 000. La cuenta binaria sigue después con 001, 010, 011, 100, 101,110, y finalmente con 111. Observar que sólo cuando todas las entradas están a 1 la salidade la puerta AND se habilita a l.

Considerar las tablas de verdad AND mostradas en las Figuras 3.2b y 3.3c. En cadatabla de verdad la única salida de la puerta AND está en ALTA solamente cuando todaslas entradas están en ALTA. Los diseñadores observan cada salida única de la puerta,cuando deciden qué puerta va a realizar una cierta tarea.

Las leyes del álgebra booleana gobiernan la forma de operación de la puerta AND. Lasleyes formales para la función AN D son:

A· O = OA· 1 = AA·A=AA·A =0

Se puede probar la verdad de estas leyes volviendo a la tabla de verdad de la Figura 3.2.Estas son sentencias generales que son siempre ciertas sobre la función AND. Las puertasAND deben seguir estas leyes. Observar la barra sobre la variable en la última ley. La barrasobre la variable significa no A, o el opuesto de A.

PROBLEMAS RESUELTOS

3.1. Escribir expresiones booleanas para una puerta AND de cuatro entradas.

Solución:A . B . C . D = Y o ABCD = y

3.2. Dibuj

Soluckv«

3.3. Dibuj

Soluci

3.4. En la

SoluciEl

pulsopulso

3.5. En Len 1,

SolucE

pulsopulso


les

estra laada sondas estásímbolo.estra lasior de la00, 101,la salida

D. Las

ura 3.2.puertasa barra


3.2. Dibujar el símbolo lógico para una puerta AND de cuatro entradas.

Solución:Véase Figura 3.4.

Figura 3.4. Símbolo de una puerta AND de cuatro entradas.

3.3. Dibujar la tabla de verdad para una puerta AND de cuatro entradas.

Solución:

Entradas Salida Entradas Salida

D e B A Y D e B A Y

o o o o o 1 o o o oo o o 1 o 1 o o 1 oo o 1 o o 1 o 1 o oo o 1 1 o 1 o 1 1 oo 1 o o o 1 1 o o oo 1 o 1 o 1 1 o 1 oo 1 1 o o 1 1 1 o oo 1 1 1 o 1 1 1 1 1

3.4. En la Figura 3.5, ¿cuál será el tren de pulsos de salida?

Solución:En la Figura 3.5, la forma de onda de salida será exactamente como la forma de onda de la entrada A.

pulso a = l pulso e = O pulso e = l pulso 9 = lpulso b = O pulso d = l pulso f = O pulso h = O

~L.-1JAhgfedcba y?1

B

Figura 3.5. Problema del tren de pulsos.

3.5. En la Figura 3.6, ¿cuál será el tren de pulsos de salida? Observar que hay dos trenes de pulsosen la puerta AND.

Solución:En la Figura 3.6, los pulsos de salida serán como se indica:

pulso a = O pulso e = O pulso e = O pulso 9 = Opulso b = l pulso d = l pulso f = O pulso h = O



~'-~hgfedcba ~?

O 0011 1 1 I~~B


3.3. LA PUERTA OR

La puerta OR se denomina la puerta de «cualquiera o todo». El esquema de la Figura 3.7amuestra la idea de la puerta ORo La lámpara (Y) lucirá cuando esté cerrado el conmutadorA o el B. La lámpara lucirá también cuando estén cerrados ambos conmutadores A y B.La lámpara (Y) no lucirá cuando estén abiertos ambos conmutadores. Todas las posiblescombinaciones de los conmutadores se muestran en la Figura 3.7b. La tabla de verdaddetalla la función OR del circuito de conmutadores y lámpara. La salida del circuito ORestará habilitada cuando cualquiera de los conmutadores de entrada esté cerrado.

Conmutadoresde entrada

Luz desalida

y

B A yB

abiertoabiertocerradocerrado

abiertocerradoabiertocerrado

nosísísíL..-----+.,-IIII-_--------'

(a) Circuito OR de conmutadores (b) Tabla de verdad

Figura 3.7.

El símbolo lógico estándar para la puerta OR está dibujado en la Figura 3.8a. Observarla forma diferente de la puerta ORo La puerta OR tiene dos entradas A y B. La salida es Y.La expresión booleana abreviada para esta función OR es A + B = Y. Observar que elsímbolo más (+) significa OR en álgebra booleana. La expresión (A + B = Y) se lee A OR( + significa OR) B igual a la salida Y. Se observará que el signo más no significa sumarcomo en álgebra regular.

La tabla de verdad de la puerta OR de dos entradas está en la Figura 3.8b. Las variablesde entrada (A y B) están en la izquierda. La salida resultante (Y) está en la columna derechade la tabla. La puerta OR está habilitada (la salida es 1) en cualquier instante que aparezcaun 1 en cualquiera o todas las entradas. Como antes, un O está definido por una tensiónBAJA (tierra). Un 1 en la tabla de verdad representa una tensión ALTA (+ 5 V).

r

La eLa exprfunción

UnLas en1símbolc

La1variablela coluiserá 1.

Conla saliclas entrdecider

Lasleyes fe

La obsEstas pla últin


~'-~ h gfedcba ~?

O 0011 1 1 I~~B


3.3. LA PUERTA OR

La puerta OR se denomina la puerta de «cualquiera o todo». El esquema de la Figura 3.7a muestra la idea de la puerta ORo La lámpara (Y) lucirá cuando esté cerrado el conmutador A o el B. La lámpara lucirá también cuando estén cerrados ambos conmutadores A y B. La lámpara (Y) no lucirá cuando estén abiertos ambos conmutadores. Todas las posibles combinaciones de los conmutadores se muestran en la Figura 3.7b. La tabla de verdad detalla la función OR del circuito de conmutadores y lámpara. La salida del circuito OR estará habilitada cuando cualquiera de los conmutadores de entrada esté cerrado.

Conmutadores Luz de de entrada salida

B A Y

y abierto abierto no abierto cerrado sí cerrado abierto sí cerrado cerrado sí L...-----+.,-IIII-_--- --...J

(a) Circuito OR de conmutadores (b) Tabla de verdad

Figura 3 .7.

El símbolo lógico estándar para la puerta OR está dibujado en la Figura 3.8a. Observar la forma diferente de la puerta ORo La puerta OR tiene dos entradas A y B. La salida es Y. La expresión booleana abreviada para esta función OR es A + B = Y. Observar que el símbolo más (+) significa OR en álgebra booleana. La expresión (A + B = Y) se lee A OR ( + significa OR) B igual a la salida Y. Se observará que el signo más no significa sumar como en álgebra regular.

La tabla de verdad de la puerta OR de dos entradas está en la Figura 3.8b. Las variables de entrada (A y B) están en la izquierda. La salida resultante (Y) está en la columna derecha de la tabla. La puerta OR está habilitada (la salida es 1) en cualquier instante que aparezca un 1 en cualquiera o todas las entradas. Como antes, un O está definido por una tensión BAJA (tierra). Un 1 en la tabla de verdad representa una tensión ALTA (+ 5 V).


ura 3.7amutadors A y B.posibles

e verdaduito OR

Observarida es Y.

que eleeA OR

ariablesderecha

aparezcatensión


AB~.YEntradas ~ Salida

(a) Símbolo de una puerta OR

Entradas Salida

B A Y

O O OO 1 11 O 11 1 1

._/1

/

o = tensión baja1 = tensión alta

(b) Tabla de verdad OR

Figura 3.8.

La expresión booleana para una puerta OR de tres entradas está escrita en la Figura 3.9a.La expresión se lee A OR B OR C igual a la salida Y. El signo más, de nuevo, significa lafunción ORo

Un símbolo lógico para la puerta OR de tres entradas está dibujado en la Figura 3.9b.Las entradas A, B Y C están a la izquierda del símbolo. La salida (Y) a la derecha delsímbolo ORo Este símbolo representa un circuito que realiza la función ORo

La tabla de verdad para la puerta OR de tres entradas se muestra en la Figura 3.9c. Lasvariables (A, B Y C) se muestran a la parte izquierda de la tabla. La salida (Y) aparece enla columna derecha. En cualquier instante que aparezca un 1 en cualquier entrada la salidaserá l.

Considerar las tablas de verdad OR de las Figuras 3.8b y 3.9c. En cada tabla de verdadla salida única de la puerta OR es un nivel de tensión BAJA solamente cuando todaslas entradas son BAJAS. Los diseñadores observan cada salida única de la puerta cuandodeciden con qué puerta van a realizar una cierta tarea.

Las leyes del álgebra booleana gobiernan la forma de operación de la puerta ORo Lasleyes formales para la función OR son:

A+O=AA + 1 = 1A+A=AA+A=l

La observación de la tabla de verdad de la Figura 3.8 ayudará a comprobar estas leyes.Estas proposiciones generales son siempre verdaderas para la función ORo La barra sobrela última variable significa no A, o el opuesto de A.


1.

Entradas Salida 3.9. En

SollC B A Y 1

pulsO O O O puls

O O 1 1O 1 O 1O 1 1 11 O O 11 O 1 11 1 O 11 1 1 1

(e) Tabla de verdad con tres variables

38 TEORlA DE PROBLEMAS DE PRINCIPIOS DIGITALES

A+B+C=Y(a) Expresión booleana de tres variables

Entradas ~ ~ y SalidaC~

(b) Símbolo de una puerta OR de tres entradas

Figura 3.9.

PROBLEMAS RESUELTOS

3.6. Escribir la expresión booleana para una puerta OR de cuatro entradas.

Solución:A+B+C+D=Y

3.7. Dibujar el símbolo lógico de una puerta OR de cuatro entradas.


Figura 3.10. Símbolo para una puerta OR de cuatro entradas.

3.8. Dibujar la tabla de verdad para una puerta OR de cuatro entradas.

Solución:


D C B A Y D C B A Y

O O O O O 1 O O O 1O O O 1 1 1 O O 1 1

O O 1 O 1 1 O 1 O 1O O 1 1 1 1 O 1 1 1O 1 O O 1 1 1 O O 1

O 1 O 1 1 1 1 O 1 1O 1 1 O 1 1 1 1 O 1O 1 1 1 1 1 1 1 1 1

3.10. Enpul:

Solt1

pulspuls

3.4. L

La puerinusual.el símbc

ElpNOT. 1dará sucomplernegacioi

La (A =AiLa Figuestán eses inver




Solución:En la Figura 3.11, la forma de onda de salida será exactamente como la forma de onda de la entrada A.

pulso a = 1 pulso e = l pulso e = 1 pulgo 9 = Opulso b = O pulso d = O pulso f = I

~~ Ag f e d e b a -------~?

o~

Figura 3.11. Problemadel tren de pulsos.

3.10. En la Figura 3.12, ¿cuál será el tren de pulsos de salida? Observar que aparecen dos trenes depulsos en la puerta ORo

Solución:En la Figura 3.12, los pulsos de salida serán como se indica:

pulso a = I . pulso e = O pulso e = I pulso 9 = Opulso b = 1 pulso d = l pulso f = I pulso h = l

~ A

hgfedcba ~?

~~B


3.4. LA PUERTA NOT

La puerta NOT también se denomina inversor. Una puerta NOT, o inversor, es una puertainusual. La puerta NOT tiene solamente una entrada y una salida. La Figura 3.13a ilustrael símbolo lógico para el inversor o puerta NOT.

El proceso de invertir es simple. La Figura 3.13b es la tabla de verdad para la puertaNOT. La entrada se cambia siempre por su opuesto. Si la entrada es 0, la puerta NOTdará su complemento, u opuesto, que es 1. Si la entrada a la puerta NOT es 1, el circuitocomplementará para dar un O. Esta inversión también se denomina complementación onegación. Los términos negación, complementación e inversión significan lo mismo.

La expresión booleana para la inversión se muestra en la Figura 3.13c. La expresiónA = A indica que A es igual a la salida no A. La barra sobre A significa complementar A.La Figura 3.13d ilustra qué ocurrirá si se utilizan dos inversores. Las expresiones booleanasestán escritas sobre las líneas entre los inversores. La salida A es invertida a A (no A). Aes invertida, de nuevo, para formar A (no no A). La doble inversión de A (A) es igual al



Solución:

En la Figura 3. 11, la forma de onda de salida será exactamente como la forma de onda de la entrada A .

pulso a = l pulso e = l pulso e = I pulgo 9 = O pu lso b = O pulso d = O pulso f = I

~----....... A g f e d e b a -------~?

O~

Figura 3.11 . Problema del tren de pulsos.

3.10. En la Figura 3.12, ¿cuál será el tren de pulsos de salida? Observar que aparecen dos trenes de pulsos en la puerta ORo

Solución:

En la Figura 3.12, los pulsos de salida serán como se indica:

pulso a = I . pulso e = O pulso e = I pulso 9 = O pulso b = I pulso d = l pulso f = I pulso h = l


3.4. LA PUERTA NOT

La puerta NOT también se denomina inversor. Una puerta NOT, o inversor, es una puerta inusual. La puerta NOT tiene solamente una entrada y una salida. La Figura 3.13a ilustra el símbolo lógico para el inversor o puerta NOT.

El proceso de invertir es simple. La Figura 3.13b es la tabla de verdad para la puerta NOT. La entrada se cambia siempre por su opuesto. Si la entrada es O, la puerta NOT dará su complemento, u opuesto, que es 1. Si la entrada a la puerta NOT es 1, el circuito complementará para dar un O. Esta inversión también se denomina complementación o negación. Los términos negación, complementación e inversión significan lo mismo.

La expresión booleana para la inversión se muestra en la Figura 3.13c. La expresión A = ji indica que A es igual a la salida no A . La barra sobre A significa complementar A . La Figura 3.13d ilustra qué ocurrirá si se utilizan dos inversores. Las expresiones booleanas están escritas sobre las líneas entre los inversores. La salida A es invertida a ji (no A). ji es invertida, de nuevo, para formar A (no no A). La doble inversión de A (A) es igual al



original (A), como muestra la Figura 3.l3d. En la sección sombreada debajo de los inversores,la entrada es el bit O. El bit O es complementado a l. El bit 1 es complementado de nuevoa O. Después de que una señal digital va a través de dos inversores, vuelve a su formaoriginal.

Un símbolo lógico alternativo para la puerta NOT, o inversor, se muestra en laFigura 3.l3e. El circulito inversor puede estar en la parte de entrada o de salida del símbolotriangular. Cuando el circulito inversor aparece en la parte de la entrada del símbolo NOT(como en la Figura 3.l3e), el diseñador habitualmente intenta sugerir que ésta es una señalactiva en BAJA. Una entrada activa en BAJA requiere que una tensión BAJA active algunafunción en el circuito lógico. El símbolo alternativo NOT se utiliza comúnmente en losdiagramas lógicos que suministran los fabricantes.

Entrada A -V- y Salida(e) Expresión booleana NOT

(a) Símbolo de la puerta NOT

A [> A [> AoA--=- ~ -

Entrada Salida o o(d) Doble inversión

A Y

Entrada A -v--- y Salidao 11 O

(b) Tablas de verdad de la puerta NOT (e) Símbolo alternativo del inversor

Figura 3.13.

Las leyes del álgebra booleana gobiernan la acción del inversor, o puerta NOT. Lasleyes formales del álgebra booleana para la puerta NOT son las siguientes:

0=1Si A = 1,Si A = O,

entoncesentonces

A=A

Se pueden comprobar estas proposiciones generales con la tabla de verdad y los diagramasde la Figura 3.l3.

PROBLEMAS RESUELTOS

3.11. En la Figura 3.14, ¿cuál es la salida en el punto (e) si la entrada en el punto (a) es el bit O?

Solución:La salida en el punto (e) es un bit O.

1

3.12. ¿Cuál

SolucióLa,

3.13. ¿Cuál

SolucióLa

álgebra

3.14. ¿Cuál

SolucióLa

3.15. ¿Cuál

SoluciíLa

3.16. La puen lu¡

SolucfLa

3.17. La pl

SoluciLa

3.5. CC

Para resológicas. Edenominade la puesalida del


original (A), como muestra la Figura 3.l3d. En la sección sombreada debajo de los inversores, la entrada es el bit O. El bit O es complementado a l. El bit 1 es complementado de nuevo a O. Después de que una señal digital va a través de dos inversores, vuelve a su forma original.

Un símbolo lógico alternativo para la puerta NOT, o inversor, se muestra en la Figura 3.13e. El circulito inversor puede estar en la parte de entrada o de salida del símbolo triangular. Cuando el circulito inversor aparece en la parte de la entrada del símbolo NOT (como en la Figura 3.l3e), el diseñador habitualmente intenta sugerir que ésta es una señal activa en BAJA. Una entrada activa en BAJA requiere que una tensión BAJA active alguna función en el circuito lógico. El símbolo alternativo NOT se utiliza comúnmente en los diagramas lógicos que suministran los fabricantes.

Entrada A -v-- y Salida (e) Expresión booleana NOT

(a) Símbolo de la puerta NOT

~A~~~~A~~~_A_- _O_A_

Entrada Salida o o

A y (d) Doble inversión

o 1 O Entrada A -v--- y Salida

(b) Tablas de verdad de la puerta NOT (e) Símbolo alternativo del inversor

Figura 3.13.

Las leyes del álgebra booleana gobiernan la acción del inversor, o puerta NOT. Las leyes formales del álgebra booleana para la puerta NOT son las siguientes:

0 = 1 1 = 0 Si A = 1, entonces A = O Si A = 0, entonces A = 1

A = A

Se pueden comprobar estas proposiciones generales con la tabla de verdad y los diagramas de la Figura 3.13 .

PROBLEMAS RESUELTOS

3.11. En la Figura 3.14, ¿cuál es la salida en el punto (e) si la entrada en el punto (a) es el bit O?

Solución:

La salida en el punto (e) es un bit O.


mversores,de nuevosu forma

stra en lael símbolobolo NOTuna señal

tive algunante en los

T

AoA

o

Salida

ersor

OT. Las

diagramas

el bit O?


A

(a) (b) (e) (d) (e)

Figura 3.14. Problema del inversor.

3.12. ¿Cuál es la expresión booleana en el punto (b) de la Figura 3.14?

Solución:La expresión booleana en el punto (b) es A (no A).

3.13. ¿Cuál es la expresión booleana en el punto (e) de la Figura 3.14?

Solución:La expresión booleana en el punto (e) es A (no no A). A es igual a A de acuerdo con las leyes del

álgebra booleana.

3.14. ¿Cuál es la expresión booleana en el punto (d) de la Figura 3.14?

Solución:La expresión booleana en el punto (d) es A (no no no A). A es igual a A (no A).

3.15. ¿Cuál es la salida en el punto (d) de la Figura 3.14 si la entrada en el punto (a) es un bit 1?

Solución:La salida en el punto (d) es un bit O.

3.16. La puerta NOT se dice que invierte su entrada. Citar otras dos palabras que se puedan utilizaren lugar de «invertir».

Solución:Las palabras complementar y negar también significan invertir.

3.17. La puerta NOT puede tener (una, muchas) variable(s) de entrada.

Solución:La puerta NOT puede tener una variable de entrada.

3.5. COMBINACION DE PUERTAS LOGICAS

Para resolver muchos problemas cotidianos de lógica digital se utilizan diversas puertaslógicas. El patrón más común de puertas se muestra en la Figura 3.15a. Este patrón sedenomina patrón AND-OR. Las salidas de las puertas AND (1 Y 2) alimentan las entradasde la puerta OR (3). Observar que este circuito lógico tiene tres entradas (A, B Y C). Lasalida del circuito completo se denomina Y.


A

(a) (b) (e) (d) (e)

Figura 3.14. Problema del inversor.

3.12. ¿Cuál es la expresión booleana en el punto (b) de la Figura 3.14?

Solución: La expresión booleana en el punto (b) es A (no A).

3.13. ¿Cuál es la expresión booleana en el punto (e) de la Figura 3.14?

Solución:

La expresión booleana en el punto (e) es ji (no no A). ji es igual a A de acuerdo con las leyes del álgebra booleana.

3.14. ¿Cuál es la expresión booleana en el punto (d) de la Figura 3.14?

Solución: La expresión booleana en el punto (d) es A (no no no A). A es igual a A (no A).

3.15. ¿Cuál es la salida en el punto (d) de la Figura 3.14 si la entrada en el punto (a) es un bit I?

Solución:

La salida en el punto (d) es un bit O.

3.16. La puerta NOT se dice que invierte su entrada. Citar otras dos palabras que se puedan utilizar en lugar de «invertir».

Solución: Las palabras complementar y negar también significan invertir.

3.17. La puerta NOT puede tener ___ (una, muchas) variable(s) de entrada.

Solución: La puerta NOT puede tener una variable de entrada.

3.5. COMBINACION DE PUERTAS LOGICAS

Para resolver muchos problemas cotidianos de lógica digital se utilizan diversas puertas lógicas. El patrón más común de puertas se muestra en la Figura 3.15a. Este patrón se denomina patrón AND-OR. Las salidas de las puertas AND (1 Y 2) alimentan las entradas de la puerta OR (3). Observar que este circuito lógico tiene tres entradas (A, B Y C). La salida del circuito completo se denomina Y.


42 TEORIA DE PROBLEMAS DE PRINCIPIOS DlGIT ALES

Entradas y Salida

A------l

S-~_---l

A----'-"-i

S -----1.----"'-1

C-----=::..¡L-_'/

C-------j

(a) Circuito lógico AND-OR (b) Expresiones booleanas en las salidas de laspuertas AND

A-----;

S -----1>---;L-_'/

AS + BC = y

C-------i

(e) Expresión booleana en la salida de la puerta OR

Figura 3.15.

Determinemos primero la expresión booleana que describe este circuito lógico. Comen-cemos el examen de la puerta (1). Se trata de una puerta AND de dos entradas. La salidade esa puerta será A . B (A AND B). Esta expresión se escribe a la salida de la puerta (1)de la Figura 3.15b. La puerta (2) también es una puerta AND de dos entradas. La salida deesta puerta será B . e (B AND e). Esta expresión se escribe a la salida de la puerta (2). Lassalidas de las puertas (1) y (2) son las entradas a la puerta OR (3). La Figura 3.15c muestrala operación OR de AB con Be. La expresión booleana resultante es AB + Be = y. Laexpresión booleana AB + Be = y se lee (A AND B) OR (B AND e) igual a 1 en lasalida Y. Se observará que se hace primero la operación AND y después la ORo

Se plantea la siguiente pregunta. ¿Cuál es la tabla de verdad del diagrama lógicoAND-OR de la Figura 3.15? La Figura 3.16 nos ayudará a determinar la tabla de verdad dela expresión booleana AB + Be = y. La expresión booleana nos dice que si ambas variablesA AND B son 1, la salida será 1. La Figura 3.16 ilustra que en las dos últimas líneas de latabla de verdad aparecen 1 en las posiciones de A y B. Por tanto, se colocan salidas 1 bajola columna Y.

La expresión dice también que B AND e también generará una salida 1. Observar latabla de verdad, en la quinta línea a partir del extremo aparece un 1 en las posiciones deB y e. La línea inferior tiene también 1 en las posiciones de B y e. Estas líneas generaránuna salida 1. La línea inferior ya tiene un 1 bajo la columna de salida (Y). La línea quintatambién tendrá un 1 en la columna de salida (Y). Estas son las únicas combinaciones quegenerarán una salida 1. El resto de las combinaciones se ponen como salida O bajo lacolumna Y.

1

3.18. ¿CuálSoluCÍI

La

La eXI

3.19. ¿Cuál

Soluci


A ------;

B -----1,...-----;

Entradas

C------i

y Salida

(a) Circuito lógico AND-OR

A -------I

B ------,----1 '----"

C-------; '----'

A ----'-'-i

B - ----<,...---:::...¡

C ----=-j

(b) Expresiones booleanas en las salidas de las puertas AND

AB + BC = y

(e) Expresión booleana en la salida de la puerta OR

Figura 3.15.

Determinemos primero la expresión booleana que describe este circuito lógico. Comencemos el examen de la puerta (1). Se trata de una puerta AND de dos entradas. La salida de esa puerta será A . B (A AND B). Esta expresión se escribe a la salida de la puerta (1) de la Figura 3.15b. La puerta (2) también es una puerta AND de dos entradas. La salida de esta puerta será B . e (B AND e). Esta expresión se escribe a la salida de la puerta (2). Las salidas de las puertas (1) y (2) son las entradas a la puerta OR (3). La Figura 3.15c muestra la operación OR de AB con Be. La expresión booleana resultante es AB + Be = y. La expresión booleana AB + Be = y se lee (A AND B) OR (B AND e) igual a 1 en la salida Y. Se observará que se hace primero la operación AND y después la OR.

Se plantea la siguiente pregunta. ¿Cuál es la tabla de verdad del diagrama lógico AND-OR de la Figura 3.15? La Figura 3.16 nos ayudará a determinar la tabla de verdad de la expresión booleana AB + Be = y. La expresión booleana nos dice que si ambas variables A AND B son 1, la salida será 1. La Figura 3.16 ilustra que en las dos últimas líneas de la tabla de verdad aparecen 1 en las posiciones de A y B. Por tanto, se colocan salidas 1 bajo la columna Y.

La expresión dice también que B AND e también generará una salida 1. Observar la tabla de verdad, en la quinta línea a partir del extremo aparece un 1 en las posiciones de B y e. La línea inferior tiene también 1 en las posiciones de B y e. Estas líneas generarán una salida 1. La línea inferior ya tiene un 1 bajo la columna de salida (Y). La línea quinta también tendrá un 1 en la columna de salida (Y) . Estas son las únicas combinaciones que generarán una salida 1. El resto de las combinaciones se ponen como salida O bajo la columna Y.

B

e

salidas de las

ico. Comen-s. La salidaa puerta (1)La salida deerta (2). LasISe muestraC=Y.Laa 1 en la

ama lógicoe verdad deas variableslíneas de la!idas 1 bajo

Observar laosiciones des generaránlínea quintaaciones quea O bajo la


I IEntradas Salida

A B e }'

o o o oo o 1 oo J o oo 1 1 +-' I1 o o o1 o 1 o1 1 o 11 t 1 1

Figura 3.16. Columna de salidade la tabla de verdad deuna expresión booleana.

PROBLEMAS RESUELTOS

3.18. ¿Cuál es la expresión booleana para el diagrama lógico AND-OR de la Figura 3.177

Solución:La expresión booleana para el circuito lógico de la Figura 3.17 es

AB + AC = y

La expresión se lee (no A ANO B) OR (A ANO C) igual a la salida Y.

Solución:

3.19. ¿Cuál es la tabla de verdad para el diagrama lógico de la Figura 3.177


A B e y A B e y

o o o o 1 o o oo o 1 o 1 o 1 1o 1 o 1 1 1 o oo 1 1 1 1 1 1 1


J44 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

A

B-I---9_../

y

c----=¡

Figura 3.17. Problema del circuito lógico AND-OR.

3.20. ¿Cuál es la expresión booleana para el diagrama lógico AND-OR de la Figura 3.l8?

A-----__.....!:!.r-----.,

B -----1>---I~'4c---,....---+--t-~_-----"

y

Figura 3.18. Problema del circuito" lógico AND-OR.

Solución:La expresión booleana para el circuito lógico de la Figura 3.18 es

ABe + ARe = y

La expresión se lee (A AND B AND C) OR (no A AND no B AND no C) igual a la salida Y.

3.21. ¿Cuál es la tabla de verdad para el diagrama lógico de la Figura 3.l8?

Solución:


A B C y A B C y

O O O 1 1 O O OO O 1 O 1 O 1 OO 1 O O 1 1 O OO 1 1 O 1 1 1 1

3.22. ¿Cuál es la expresión booleana para el diagrama lógico AND-OR de la Figura 3.19?

Solución:La expresión booleana para el circuito lógico mostrado en la Figura 3.19 es ABe + A C + AR = Y. La

expresión se lee (A AND B AND no C) OR (no A AND C) OR (no A AND no B) igual a la salida Y.

3.23. ¿Cm

Solu,

3.6. U

Las funefuncioneintegradctransistor

Un tilos fabrirEste el I

Obseiagujas d.agujasdrCls projObservarde cuatrc



A------~--~~--~B ----+----'~e -+--r-+--i

y

Figura 3.19. Problema del circuito lógico ANO-OR.

3.23. ¿Cuál es la tabla de verdad para el diagrama lógico de la Figura 3.19?

Solución:


A B e y A B e y

o o o 1 1 o o oo o 1 1 1 o 1 oo 1 o o 1 1 o 1o 1 1 1 1 1 1 o

3.6. UTILIZACION DE PUERTAS LOGICAS PRACTICAS

= y. Lay.

Las funciones lógicas pueden ser implementadas de varias formas. En el pasado, lasfunciones se implementaban con tubos y circuitos de relés. Actualmente diminutos circuitosintegrados (CIs) funcionan como puertas lógicas. Estos el contienen el equivalente detransistores, diodos y resistores en miniatura.

Un tipo popular de el se ilustra en la Figura 3.20. Este tipo de circuito lo denominanlos fabricantes de Cls «dual-in-line package» (DlP) -empaquetamiento de doble línea-oEste el particular se denomina circuito integrado DlP de 14 patillas.

Observar que al lado de la muesca del el de la Figura 3.20 y en sentido contrario a lasagujas del reloj está la patilla número 1. Las patillas se numeran en sentido contrario a lasagujas del reloj de 1 a 14 cuando se mira al el desde la parte superior. Los fabricantes deCls proporcionan diagramas de patillas similares al de la Figura 3.21 para un el 7408.Observar que este el contiene cuatro puertas AND de dos entradas; por tanto, se denominade cuatro puertas AND de dos entradas. La Figura 3.21 muestra las patillas del el numeradas



"" Muesca

P'till'l~

Figura 3.20. Circuito integrado DIPde 14 patillas.

Figura 3.21. Diagrama de patillaspara un CI 7408.

del 1 a 14 en sentido contrario a las agujas del reloj a partir de la muesca. Las conexionesde alimentación al CI son GND (patilla 7) y Vee (patilla 14). Todas las demás patillas sonlas entradas y salidas de las cuatro puertas AND. El CI7408 forma parte de una familia dedispositivos lógicos; es uno de los muchos dispositivos de la familia de circuitos lógicos delógica transistor-transistor (TTL). Los dispositivos TTL son actualmente los más populares.

Dado el diagrama lógico de la Figura 3.22a, cablear un circuito utilizando un C17408.El diagrama de conexiones del circuito se muestra en la Figura 3.22b. Con todos losdispositivos TTL se utiliza una fuente de alimentación de 5 V. Las conexiones positiva (Vedy negativa (GND) de la alimentación se hacen en las patillas 14 y 7. Los conmutadores deentrada (A y B) se conectan a las patillas 1 y 2 del CI 7408. Observar que, si un conmutadorestá «hacia arriba», se aplica un 1 lógico (+ 5 V) a la entrada de la puerta AND. A la

Entradas ;~Y Salida

(a) Símbolo lógico de la puerta AND

150 n

D. BEntradas'~'-----'+5 V-=-

Salida

J

derecha, unconectadosdel LED. Sila puerta A

La tablaAND dedo(A y B) est

Los fabFigura 3.24diagrama dcontiene elsimilar a lo

El el 7-contiene seseis inversoCon los cin

Dos ValFigura 3.25muesca. El

LEO

(b) Conexionado de una puerta AND utilizando un Cl 7408

Figura 3.22.


"" Muesca

p,,;n,,~ Figura 3.20. Circuito integrado DI P

de 14 patillas. Figura 3.21. Diagrama de patillas

para un CI 7408.

del 1 a 14 en sentido contrario a las agujas del reloj a partir de la muesca. Las conexiones de alimentación al CI son GND (patilla 7) y Vee (patilla 14). Todas las demás patillas son las entradas y salidas de las cuatro puertas AND. El CI7408 forma parte de una familia de dispositivos lógicos; es uno de los muchos dispositivos de la familia de circuitos lógicos de lógica transistor-transistor (TTL). Los dispositivos TTL son actualmente los más populares.

Dado el diagrama lógico de la Figura 3.22a, cablear un circuito utilizando un C17408. El diagrama de conexiones del circuito se muestra en la Figura 3.22b. Con todos los dispositivos TTL se utiliza una fuente de alimentación de 5 V. Las conexiones positiva (Ved y negativa (GND) de la alimentación se hacen en las patillas 14 y 7. Los conmutadores de entrada (A y B) se conectan a las patillas 1 y 2 del CI 7408. Observar que, si un conmutador está «hacia arriba», se aplica un 1 lógico (+ 5 V) a la entrada de la puerta AND. A la

+ 5 V =-

Entradas :~Y Salida

(a) Símbolo lógico de la puerta AND

(7408)

7 GND

(h) Conexionado de una puerta AND utilizando un CI 7408

Figura 3 .22.

Salida

LED

150 n


de patillas

anexionesatillas sonfamilia delógicosdeopulares.el 7408.

todos lostiva (Vedtadores denmutadorND. A la

150 n


Entradas Salida

A B

TensiónLED¿luce?Tensión Tensión

GND GND GND noGND +5 V GND no+5 V GND GND no+5V +5V aprox. +5V sí

Figura 3.23. Tabla de verdad para una puerta AND tipo TTL.

derecha, un diodo emisor de luz (LED) y un resistor limitador de 150 ohmios (Q) estánconectados a tierra. Si la salida en la patilla 3 está en ALTA ( + 5 V), fluirá corriente a travésdel LED. Si el LED emite luz, indica que una salida ALTA, o un 1 binario, es la salida dela puerta AND.

La tabla de verdad de la Figura 3.23 muestra el resultado de la operación del circuitoAND de dos entradas. El LED en la Figura 3.22b emite luz sólo cuando ambos conmutadores(A y B) están a +5 V.

Los fabricantes de circuitos integrados también producen otras funciones lógicas. LaFigura 3.24 ilustra los diagramas de patillas de dos CI TTL básicos. La Figura 3.24a es eldiagrama de patillas de cuatro puertas OR de dos entradas. En otras palabras, el CI7432contiene cuatro puertas OR de dos entradas. Podría cablearse y comprobarse de manerasimilar a lo realizado en la Figura 3.22b para la puerta AND.

El CI7404 mostrado en la Figura 3.24b es también un dispositivo TTL. El CI7404contiene seis puertas NOT, o inversores. El 7404 lo describe el fabricante como un CI deseis inversores. Observar que cada CI tiene sus conexiones de alimentación (V cc y GND).Con los circuitos lógicos TTL se utiliza siempre una fuente de alimentación de 5 V de.

Dos variantes de los CI DIP aparecen en la Figura 3.25. El circuito integrado de laFigura 3.25a tiene 16 patillas, la patilla 1 se identifica con un punto en lugar de con unamuesca. El CI de la Figura 3.25b es un circuito integrado DIP de 24 patillas, la patilla 1 se

(a) Diagrama de patillas de un Cl 7432 (b) Diagrama de patillas de un Cl 7404

Figura 3.24.


Entradas Salida

A B

Tensión Tensión

GND GND GND +5V +5V GND

Tensión

GND GND GND

LED ¿luce?

no no no

+5V +5V aprox. +5V sí

Figura 3.23. Tabla de verdad para una puerta AND tipo TTL.

derecha, un diodo emisor de luz (LED) y un resistor limitador de 150 ohmios (n) están conectados a tierra. Si la salida en la patilla 3 está en ALTA ( + 5 V), fluirá corriente a través del LED. Si el LED emite luz, indica que una salida ALTA, o un 1 binario, es la salida de la puerta AND.

La tabla de verdad de la Figura 3.23 muestra el resultado de la operación del circuito AND de dos entradas. El LED en la Figura 3.22b emite luz sólo cuando ambos conmutadores (A y B) están a + 5 V.

Los fabricantes de circuitos integrados también producen otras funciones lógicas. La Figura 3.24 ilustra los diagramas de patillas de dos CI TTL básicos. La Figura 3.24a es el diagrama de patillas de cuatro puertas OR de dos entradas. En otras palabras, el CI7432 contiene cuatro puertas OR de dos entradas. Podría cablearse y comprobarse de manera similar a lo realizado en la Figura 3.22b para la puerta AND.

El CI7404 mostrado en la Figura 3.24b es también un dispositivo TTL. El CI7404 contiene seis puertas NOT, o inversores. El 7404 lo describe el fabricante como un CI de seis inversores. Observar que cada CI tiene sus conexiones de alimentación (V ce y GND). Con los circuitos lógicos TTL se utiliza siempre una fuente de alimentación de 5 V de.

Dos variantes de los CI DIP aparecen en la Figura 3.25. El circuito integrado de la Figura 3.25a tiene 16 patillas, la patilla 1 se identifica con un punto en lugar de con una muesca. El CI de la Figura 3.25b es un circuito integrado DIP de 24 patillas, la patilla 1 se

(a) Diagrama de patillas de un Cl 7432 (h) Diagrama de patillas de un Cl 7404

Figura 3.24.



3.25. Escribí

SolucióLal

3.26. ¿CuálCl743

(a) Circuito integrado DIP de 16 patillas12

(b) Circuito integrado DIP de 24 patillas

SolucióLos

Figura 3.25.3.27. Si am

salidaSolucié

Cn;localiza, a partir de la muesca, en sentido contrario de las agujas del reloj (cuando se mirael CI desde la parte superior).

Los C17408, 7432 Y 7404 que se han estudiado en esta sección pertenecen todos a lafamilia lógica TTL. La más moderna familia de Cls metal óxido semiconductor complemen-tario (CM OS) ha ganado popularidad debido a sus bajos requerimientos de potencia. Laspuertas lógicas (AND, OR Y NOT) también están disponibles en forma de Cls DIP en lafamilia CMOS. Cls DIP típicos son: el CMOS «cuatro puertas AND de dos entradas», el74C04 «seis inversores», o el 74C32 «cuatro puertas OR de dos entradas». La serie depuertas CMOS 74CXX no es directamente compatible con la serie 7400 de circuitosintegrados TTL.

3.28. En laLED I

SoluckCu:

de salir

3.29. Las p;

SolucirLm

PROBLEMAS RESUELTOS3.30. Una t

el niv

3.24. ¿Cuál es la función lógica realizada por el circuito de la Figura 3.26?

Solución:El Cl 7432 actúa como una puerta OR de dos entradas cuando se cablea como indica la Figura 3.26.

SolucuLa

3.31. Las si

SoluckLa:

transis

3.32. La fa:

SoluchLa

3.33. Los etarse

SoluciLe

lógicadifere

2T-

II\..:'..j ~ I LED

I r-0 t8l I ~150Q(7432)

-=- -=-

Figura 3.26. Problema del circuito lógico.


se mira

dos a laplemen-cia. LasIP en ladas», elserie decircuitos

3.26.


3.25. Escribir la expresión booleana para el circuito de la Figura 3.26.

Solución:La expresión booleana para la función OR de dos entradas (Fig. 3.26) es A + B = Y.

3.26. ¿Cuál es la tensión de la fuente de alimentación situada a la izquierda en la Figura 3.26? ElCI 7432 es un dispositivo TIL.

Solución:Los dispositivos TTL utilizan una fuente de alimentadción de 5 V dc.

3.27. Si ambos conmutadores A y B en la Figura 3.26 están en la posición «abajo», el LED desalida (lucirá, no lucirá).

Solución:Cuando ambas entradas son 0, la salida de la puerta OR estará a ° y el LED de salida no lucirá.

3.28. En la Figura 3.26, si el conmutador A está «hacia arriba» y el conmutador B «hacia abajo», elLED de salida (lucirá, no lucirá).

Solución:Cuando la entrada A está a l y la entrada BaO (Fig. 3.26), la salida de la puerta OR estará a 1 y el LED

de salida emitirá luz.

3.29. Las patillas 7 y 14 del CI7432 son conexiones de (entrada, salida, alimentación).

Solución:Las patillas 7 y 14 del CI 7432 son conexiones de alimentación.

3.30. Una tensión de (+ 5 V, GND) en la patilla 4 del CI7432 hará que la patilla 6 esté enel nivel lógico ALTO.

Solución:La salida (patilla 6) está en el nivel ALTO siempre que una entrada (como la patilla 4) esté a +5 V.

3.31. Las siglas TTL significan o

Solución:Las siglas TTL denominan la extremadamente popular familia de circuitos integrados de lógica

transistor-transistor.

3.32. La familia lógica (CMOS, TTL) se caracteriza por su bajo consumo de potencia.

Solución:La familia lógica CMOS se caracteriza por su bajo consumo de potencia.

3.33. Los circuitos integrados de las familias TTL y CM OS (pueden, no pueden) interconec-tarse en un circuito digital.

Solución:Los CI TTL y CMOS no pueden interconectarse en un circuito digital. Pueden realizar la misma función

lógica o incluso tener el mismo diagrama de patillas, pero sus características de entrada y salida son bastantediferentes.


3.25. Escribir la expresión booleana para el circuito de la Figura 3.26.

Solución:

La expresión booleana para la función OR de dos entradas (Fig. 3.26) es A + B = Y.

3.26. ¿Cuál es la tensión de la fuente de alimentación situada a la izquierda en la Figura 3.26? El CI 7432 es un dispositivo TIL.

Solución:

Los dispositivos TTL utilizan una fuente de alimentadción de 5 V dc.

3.27. Si ambos conmutadores A y B en la Figura 3.26 están en la posición «abajo», el LED de salida ___ (lucirá, no lucirá).

Solución:

Cuando ambas entradas son O, la salida de la puerta OR estará a O y el LED de salida no lucirá.

3.28. En la Figura 3.26, si el conmutador A está «hacia arriba» y el conmutador B «hacia abajo», el LED de salida ___ (lucirá, no lucirá).

Solución:

Cuando la entrada A está a l y la entrada B a O (Fig. 3.26), la salida de la puerta OR estará a l y el LED de salida emitirá luz.

3.29. Las patillas 7 y 14 del el 7432 son conexiones de _ _ _ (entrada, salida, alimentación).

Solución:

Las patillas 7 y 14 del CI 7432 son conexiones de alimentación.

3.30. Una tensión de ___ (+ 5 V, GND) en la patilla 4 del el 7432 hará que la patilla 6 esté en el nivel lógico ALTO.

Solución:

La salida (patilla 6) está en el nivel ALTO siempre que una entrada (como la patilla 4) esté a +5 V.

3.31. Las siglas TTL significan ___ o

Solución: Las siglas TTL denominan la extremadamente popular familia de circuitos integrados de lógica

transistor-transistor.

3.32. La familia lógica ___ (eMOS, TTL) se caracteriza por su bajo consumo de potencia.

Solución: La familia lógica CMOS se caracteriza por su bajo consumo de potencia.

3.33. Los circuitos integrados de las familias TTL y eMOS ___ (pueden, no pueden) interconec-tarse en un circuito digital.

Solución:

Los CI TTL y CMOS no pueden interconectarse en un circuito digital. Pueden realizar la misma función lógica o incluso tener el mismo diagrama de patillas, pero sus características de entrada y salida son bastante diferentes.




3.34. Dibujar el símbolo de una puerta AND de seis entradas. Etiquetar las entradas con A, B, e, D,E Y F. Y la salida con Y.Res. Véase Figura 3.27.

AB--1--_CDE-4----'F

y

Figura 3.27. Una puerta ANO de seis entradas.

3.35. Dibujar el símbolo lógico de una puerta OR de siete entradas. Etiquetar las entradas con A, B,e, D, E, F Y G. Y la salida con Y.Res. Véase Figura 3.28.

ABCDEFG

y

Figura 3.28. Una puerta OR de siete entradas.

3.36. Describir el tren de pulsos de la salida Y de la puerta AND de la Figura 3.29, si la entrada Bes O.Res. Un O inhabilitará la puerta AND, y la salida estará a O.

3.37. Describir el tren de pulsos de la salida Y de la puerta AND de la Figura 3.29, si la entrada B es 1.Res. La forma de onda de salida será como la forma de onda de la entrada (Fig. 3.29).

~Lhgfedcba ~?

~.


3.38. Describir el tren de pulsos en la salida Y de la puerta OR de la Figura 3.30, si la entrada B es O.Res. La forma de onda de la salida será como la forma de onda de la entrada A (Fig. 3.30).

3.39. Desc!Res.

3.40. EscriRes.

3.41. DibuRes.

3.42. EscrRes.

A---

B-tc--

Figura ~

3.43. Dib



3.34. Dibujar el símbolo de una puerta AND de seis entradas. Etiquetar las entradas con A, B, e, D, E Y F. Y la salida con Y. Res. Véase Figura 3.27 .

A 8 - -1--_ e D E---/----' F

y

Figura 3.27. Una puerta AND de seis entradas.

3.35. Dibujar el símbolo lógico de una puerta OR de siete entradas. Etiquetar las entradas con A, B, e, D, E, F Y G. Y la salida con Y. Res. Véase Figura 3.28.

A B e D E F G

y

Figura 3.28. Una puerta OR de siete entradas .

3.36. Describir el tren de pulsos de la salida Y de la puerta AND de la Figura 3.29, si la entrada B es O. Res. Un O inhabilitará la puerta AND, y la salida estará a O.

3.37. Describir el tren de pulsos de la salida Y de la puerta AND de la Figura 3.29, si la entrada B es 1. Res. La forma de onda de salida será como la forma de onda de la entrada (Fig. 3.29).

~L hgfedcba ~?

~.

Figura 3.29. Problema del tren de pulsos .

3.38. Describir el tren de pulsos en la salida Y de la puerta OR de la Figura 3.30, si la entrada B es O. Res. La forma de onda de la salida será como la forma de onda de la entrada A (Fig. 3.30).


n A, B, e, D,

das con A, B,

. la entrada B

ntrada B es 1.

ntrada B es O.


~LAhgfedcba ~?

~


3.39. Describir el tren de pulsos en la salida Y de la puerta OR de la Figura 3.30, si la entrada B es 1.Res. La salida será siempre 1.

3.40. Escribir la expresión booleana del circuito lógico de la Figura 3.31.Res. A· B + B . e = y o AB + Be = y.

3.41. Dibujar la tabla de verdad del circuito lógico de la Figura 3.31.Res.

Entradas I Salida Entradas Salida

e B A Y e B A Y

o o o o 1 o o 1o o 1. 1 1 o 1 1o 1 o o 1 1 o oo 1 1 o 1 1 1 o

3.42. Escribir la expresión booleana del circuito lógico de la Figura 3.32.Res. A· B . e + B . e = y o ABe + Be = Y.

AB-~---==:::;:=====lA-----~

B y

ec----~::...j

Figura 3.31. Problema del circuitológico AND-OR.

Figura 3.32. Problema del circuitológico AND-OR.

3.43. Dibujar la tabla de verdad del circuito lógico de la Figura 3.32.

y


52 TEORIA DE PROBLEMAS DE PRINCIPIOS DlGITALES

Res.


e B A Y e B A Y

o o o 1 1 o o oo o 1 1 1 o 1 oo 1 o 1 1 1 o oo 1 1 o 1 1 1 o

3.44. Escribir la expresión booleana del circuito lógico de la Figura 3.33.Res. A· 13. e + A . B . C + A . 13. C = y o A13e + ABC + A13C = y.

A--..._-----l

B--I--~--I

y


3.45. Dibujar la tabla de verdad correspondiente al circuito lógico de la Figura 3.33.Res.


e B A Y e B A Y

o o o o 1 o o 1o o 1 1 1 o 1 oo 1 o 1 1 1 o oo 1 1 o 1 1 1 o

3.46. Describir el tren de pulsos de la salida Y de la puerta AND de la Figura 3.34.Res. pulso a = O pulso e = O pulso e = O pulso g = O

pulso b = 1 pulso d = O pulso f = 1 pulso h = l

h g J

~Figura

3.47. DesRes.

3.48. EseRes

3.49. DiteuaRe1

3.50. El(elRe:


1IOOO~LAh g f e d e b a ~?

~JFigura 3.34. Problema del tren de pulsos.


~LAh g f e d e b a ~?

~IFigura 3.35. Problema del tren de pulsos.

3.47. Describir el tren de pulsos en la salida Y de la puerta OR de la Figura 3.35.Res. pulso a = O pulso e = 1 pulso e = l pulso 9 = l

pulso b = l pulso d = l pulso f = l pulso h = O

3.48. Escribir la expresión booleana del circuito lógico de la Figura 3.36.Res. A'B'CD+A-C= y o ABCD+AC= y.

A Be

D----+---~----~

y


3.49. Dibujar la tabla de verdad del circuito lógico de la Figura 3.36. Observar que el circuito tienecuatro variables de entrada. La tabla de verdad tendrá 16 combinaciones posibles.Res.


D e B A Y D e B A Y

o o o o 1 1 o o o 1o o o 1 o 1 o o 1 Oo o 1 o 1 1 o 1 o 1o o 1 1 o 1 o 1 1 oo 1 o o o 1 1 o o oo 1 o 1 o 1 1 o 1 oo 1 1 o o 1 1 1 o oo 1 1 1 o 1 1 1 1 1

3.50. El circuito número 74C08 es de «cuatro puertas AND de dos entradas» de la familia _(CMOS, TTL) de CIs.Res. El 74C08 es un circuito de la familia CMOS de Cls. La C del centro del número de circuito significa

que es un CI tipo CMOS.


Capítulo 4

OTRAS PUERTAS LOGICAS

4.1. INTRODUCCION

Los más complejos sistemas digitales, como, por ejemplo, las grandes computadoras, seconstruyen con puertas lógicas básicas. Las puertas ANO, OR Y NOT son las fundamentales.Cuatro puertas lógicas útiles pueden construirse a partir de las fundamentales. Estas puertasse denominan NANO, NOR, OR exclusiva y NOR exclusiva. Al final de este capítulo, sedarán los símbolos lógicos, tablas de verdad y expresiones booleanas para cada una de lassiete puertas lógicas utilizadas en los sistemas digitales.

4.2. LA PUERTA NAND

Considerar el diagrama de los símbolos lógicos de la parte superior de la Figura 4.1. Unapuerta AND está conectada a un inversor. Las entradas A y B realizan la función ANO yforman la expresión booleana A . B. La puerta NOT invierte A . B. A la derecha del inversorse añade la barra de complementación a la expresión booleana, obteniéndose A . B = Y. Aeste circuito se le denomina not-AND o NANO.

AA· B = Y

B

Entradas Salida:~A'B=YFigura 4.1 .. La puerta NANO.

El símbolo lógico convencional para la puerta NAND se muestra en el diagrama inferiorde la Figura 4.l. Observar que el símbolo NAND es un símbolo AND con un pequeñocirculito a la salida. El circulito, a veces, se denomina circulito inversor. El circulito inversores una forma simplificada de representar la puerta NOT de la parte superior de laFigura 4.1.

54

La tablapara la puese represenlinversas depuerta NAlentradas so

Tradici<La puerta:

Considela puerta l'

4.1. Escril

Soluci

A

4.2. Dibu:

Soluci

v:

4.3. Dibl

Entradas Salida

B A AND NAND

O O O 1doras, se O 1 O 1

mentales. 1 O O 1

s puertas 1 1 1 Opítulo, se Figura 4.2. Tablas de verdadna de las de las puertas ANO y NANO.

lo 4

4.1. UnanAND y1 inversor

= Y. A

a inferiorpequeñoInversor

or de la

OTRAS PUERTAS LOGICAS 55

La tabla de verdad describe la operación exacta de una puerta lógica. La tabla de verdadpara la puerta NAND se ilustra en las columnas no sombreadas de la Figura 4.2. Tambiénse representa la tabla de verdad de la puerta AND para mostrar cómo sus salidas son lasinversas de las salidas de la puerta NAND. A algunos estudiantes les gusta pensar que lapuerta NAND es una puerta AND cuya salida es O cuando está habilitada (cuando ambasentradas son 1).

Tradicionalmente, la puerta NAND ha sido la puerta universal en los circuitos digitales.La puerta NAND se utiliza en la mayoría de los sistemas digitales.

Considerar la tabla de verdad de la puerta NAND de la Figura 4.2. La única salida dela puerta NAND está en BAJA cuando todas las entradas están en ALTA.

PROBLEMAS RESUELTOS

4.1. Escribir la expresión booleana de una puerta NAND de tres entradas.Solución:

A . B . C = y' o ABC = y

4.2. Dibujar el símbolo lógico de una puerta NAND de tres entradas.Solución:

Véase Figura 4.3.

Figura 4.3. Puerta NANO de tres entradas.

4.3. Dibujar la tabla de verdad de una puerta NAND de tres entradas.



Solución:


e B A Y e B A Y

o o o 1 1 o o 1o o 1 1 1 o 1 1o 1 o 1 1 1 o 1o 1 1 1 1 1 1 o

4.4. ¿Cuál será el tren de pulsos de salida de la Figura 4.4 si la entrada B es O?

Solución:La salida de la puerta NAND de la Figura 4.4 será siempre l.

~Ih 9 f e d e b a L..D-?Figura 4.4. Problema del tren de pulsos.

4.5. ¿Cuál sería el tren de pulsos de salida de la Figura 4.4 si la entrada B fuese l?

Solución:La salida sería una copia invertida de la entrada A (Fig. 4.4). Los pulsos de salida serán:

pulso a = O pulso e = l pulso e = l pulso g = Opulso b = l pulso d = O pulso f = O pulso h = l

4.6. Dibujar un diagrama lógico para que una puerta NAND de dos entradas se comporte como uninversor. Poner A en la entrada al inversor, y en la salida A.Solución:

Véase Figura 4.5. Hay dos posibilidades.

-=IY-A

OA Y

A1 B

Figura 4.5. Conexión de la puerta NAND como inversor.

4.3. LA]

Consideraruna puertacomplemenla expresióinot-OR puvencional pque se ha ai

La tablque la cohcolumna Oproduce UI

datorio deConsid

puerta NC

4.7. Escril

SoluciA


e como un


4.3. LA PUERTA NOR

Considerar el diagrama lógico de la Figura 4.6. Se ha conectado un inversor a la salida deuna puerta ORo La expresión booleana en la entrada al inversor es A + B. El inversorcomplementa la salida de la puerta OR, lo que se indica colocando una barra encima dela expresión booleana. Obteniéndose A + B = Y. Esto es una función not-OR. La funciónnot-OR puede representarse por un símbolo lógico llamado puerta NOR. El símbolo con-vencional para la puerta NOR se ilustra en el diagrama inferior de la Figura 4.6. Observarque se ha añadido un pequeño circulito inversor al símbolo OR para formar el símbolo NOR.

Entradas Salida

A~_B~A+B=Y

Figura 4.6. La puerta NOR.

La tabla de verdad de la Figura 4.7 detalla la operación de la puerta NOR. Observarque la columna de salida de la puerta NOR es el complemento (ha sido invertida) de lacolumna OR sombreada. En otras palabras, la puerta NOR pone un O donde la puerta ORproduce un 1. El pequeño círculo inversor a la salida del símbolo NOR sirve como recor-datorio de la idea de salida o.

Considerar la tabla de verdad de la puerta NOR de la Figura 4.7. La única salida de lapuerta NOR está en ALTA cuando todas las entradas están en BAJA.

Entradas Salida

B A OR NOR

o11I

1OOO

O OO 11 O1 1

Figura 4.7. Tablas de verdadde las puertas OR y NOR.

PROBLEMAS RESUELTOS

4.7. Escribir la expresión booleana para una puerta NOR de tres entradas.

Solución:A+B+C=Y

OTRAS PUERTAS LOGIeAS 57

4.3. LA PUERTA NOR

Considerar el diagrama lógico de la Figura 4.6. Se ha conectado un inversor a la salida de una puerta ORo La expresión booleana en la entrada al inversor es A + B. El inversor complementa la salida de la puerta OR, 10 que se indica colocando una barra encima de la expresión booleana. Obteniéndose A + B = Y. Esto es una función not-OR. La función not-OR puede representarse por un símbolo lógico llamado puerta NOR. El símbolo convencional para la puerta NOR se ilustra en el diagrama inferior de la Figura 4.6. Observar que se ha añadido un pequeño circulito inversor al símbolo OR para formar el símbolo NOR.

Entradas Salida

A~_ B~A + B = Y

Figura 4.6. La puerta NOR.

La tabla de verdad de la Figura 4.7 detalla la operación de la puerta NOR. Observar que la columna de salida de la puerta NOR es el complemento (ha sido invertida) de la columna OR sombreada. En otras palabras, la puerta NOR pone un O donde la puerta OR produce un 1. El pequeño círculo inversor a la salida del símbolo NOR sirve como recordatorio de la idea de salida O.

Considerar la tabla de verdad de la puerta NOR de la Figura 4.7 . La única salida de la puerta NOR está en ALTA cuando todas las entradas están en BAJA.

Entradas Salida

B A

o O O

O

OR NOR

O 1 O O O

Figura 4.7. Tablas de verdad de las puertas OR y NOR.

PROBLEMAS RESUELTOS

4.7. Escribir la expresión booleana para una puerta NOR de tres entradas.

Solución:

A+ B + C= Y


4.8. Dibujar el símbolo lógico para la puerta NOR de tres entradas.


~~yc~·

Figura 4.8. Puerta NORde tres entradas.

4.9. Dibujar la tabla de verdad para una puerta NOR de tres entradas.

Solución:


e B A Y e B A Y

o o o 1 1 o o oo o 1 o 1 o 1 oo 1 o o 1 1 o oo 1 1 o 1 1 1 o

4.10. ¿Cuál será el tren de pulsos de salida mostrado en la Figura 4.9 si la entrada B es l?

Solución:La salida de la puerta NOR de la Figura 4.9 será siempre O.

~,-Ah g f e d e b a ~?

B


4.11. ¿Cuál será el tren de pulsos mostrado en la Figura 4.9 si la entrada B es O?

Solución:El pulso de salida será el mostrado en la Figura 4.9, pero invertido. Los pulsos se definen como sigue:

pulso a = O pulso e = l pulso e = O pulso g = lpulso b = l pulso d = O pulso f = O pulso h = O

4.4. LA PUERTA OR EXCLUSIVA

La puerta OR-exclusiva se denomina la puerta de «algunos pero no todos». El término ORexclusiva con frecuencia se sustituye por XOR. La tabla de verdad para la función XORse muestra en la Figura 4.10. Un cuidadoso examen muestra que esta tabla de verdad es

<'

similar a Lgenera unimpar de.la salida s(par de 1 ((puerta XCbits 1.

Una exla Figurapuede con:circuito aj

El símldos diagraexpresiónsímbolo E±de la Figu

(a) Circ

4.12. Escril

SoluciA

I

sigue:

ino ORn XORrdad es


Entradas Salida

B A Y

O O OO 1 11 O 11 1 O

Figura 4.10. Tabla de verdadde la puerta OR-exclusiva.

<'

similar a la tabla de verdad OR, excepto que, cuando ambas entradas son 1, la puerta XORgenera un O. La puerta XOR se habilita sólo cuando en las entradas aparece un númeroimpar de 1. Las líneas 2 y 3 de la tabla de verdad tienen un número impar de 1, por tantola salida se habilita con un 1. Las líneas 1 y 4 de la tabla de verdad contienen un númeropar de 1 (0, 2), Y por tanto la puerta XOR está inhabilitada y aparece un ° en la salida. Lapuerta XOR puede considerarse como un circuito comprobador de un número impar debits 1.

Una expresión booleana para la puerta XOR puede obtenerse de la tabla de verdad dela Figura 4.10. La expresión es A . B + A . B = Y. A partir de esta expresión booleana sepuede construir un circuito lógico utilizando puertas AND, puertas OR, e inversores, Dichocircuito aparece en la Figura 4.11a. Este circuito lógico realizará la función lógica XOR.

El símbolo lógico convencional para la puerta XOR se muestra en la Figura 4.1lb. Losdos diagramas lógicos de la Figura 4.11 producirán la misma tabla de verdad (XOR). Laexpresión booleana, a la derecha de la Figura 4.l1b, es una expresión XOR simplificada. Elsímbolo EB significa la función XOR en álgebra booleana. Se dice que las entradas A y Bde la Figura 4.llb realizan la función OR exclusiva.

A--.----iB~-+-i

(a) Circuito lógico que realiza la función XOR (b) Símbolo lógico convencional para la puerta XOR

Figura 4.11.

PROBLEMAS RESUELTOS

4.12. Escribir la expresión booleana (en forma simplificada) para una puerta XOR de tres entradas.

Solución:A®B®C=Y


4.13. Dibujar el símbolo lógico para una puerta XOR de tres entradas.


Figura 4.12. Una puerta XOR de tres entradas.

4.14. ¿Cuál es la tabla de verdad para una puerta XOR de tres entradas? Recor¿' que un númeroimpar de 1 genera una salida 1.

Solución:


e B A Y e B A Y

o o o o 1 o o 1o o 1 1 1 o 1 oo 1 o 1 1 1 o oo 1 1 o 1 1 1 1

4.15. La puerta XOR puede considerarse como un detector de un número (par, impar) de 1.

Solución:La puerta XOR genera un 1 cuando están presentes un número impar de bits «1». Por esta razón debe

ser considerada como un detector de un número impar de l.

4.16. ¿Cuál será el tren de pulsos en la salida de la puerta XOR de la Figura 4.13?


Solución:Los pulsos en la salida de la puerta XOR, de la Figura 4.13, serán como se indica:

pulso a = O pulso e = l pulso e = O pulso 9 = Ipulso b = l pulso d = O pulso f = I

4.5. LA

La salidadel extrenexpresiónXNOR, fel diagrancirculito e

La co)de la puerde las salimpar desalida 1 e

4.17. Escr

Solu


número

ar) de 1.

razón debe


4.5. LA PUERTA NOR EXCLUSIVA

La salida de una puerta XOR se muestra invertida en la Figura 4.14. La salida del inversordel extremo derecho es la función NOR exclusiva (XNOR). La puerta XOR produce laexpresión A EB B. Cuando ésta se invierte, se obtiene la expresión booleana para la puertaXNOR, A EB B = Y. El símbolo lógico convencional para la puerta XNOR se muestra enel diagrama inferior de la Figura 4.14. Observar que se trata de un símbolo XOR con uncirculito conectado e:", salida.

A

BA@B= Y

Entradas Salida

Figura 4.14. La puerta XNOR.

La columna de la derecha de la tabla de verdad, de la Figura 4.15, detalla la operaciónde la puerta XNOR. Observar que todas las salidas de la puerta XNOR son los complementosde las salidas de la puerta XOR. Mientras la puerta XOR es un detector de un númeroimpar de 1, la puerta XNOR detecta un número par de l. La puerta XNOR producirá unasalida 1 cuando en las entradas aparezca un número par de l.

Entradas Salida

B A XOR XNOR

O O O 1O 1 1 O1 O 1 O1 1 O 1

Figura 4.15. Tablas de verdadde las puertas XNOR y XOR.

PROBLEMAS RESUELTOS

4.17. Escribir la expresión booleana para una puerta XNOR de tres entradas.

Solución:A <iElB<iEIC=y


4.18. Dibujar el símbolo lógico para una puerta XNOR de tres entradas.


Figura 4.16. Puerta XNOR de tres entradas.

4.19. Construir la tabla de verdad para una puerta XNOR de tres entradas. Recordar que un númeropar de 1 genera una salida l.

Solución:


e B A Y e B A Y

o o o 1 1 o o oo o 1 o 1 o 1 1o 1 o o 1 1 o 1o 1 1 1 1 1 1 o

4.20. ¿Cuál será el tren de pulsos en la salida de la puerta XNOR de la Figura 4.17?

~~~g f e d e b a ~?

~~B _


Solución:Los pulsos de salida de la puerta XNOR. de la Figura 4.17, serán como se indica:

pulso a = O pulso e = O pulso e = O pulso g = Opulso b = l pulso d = l pulso f = l

4.6. CONVERSION DE PUERTAS UTILIZANDO INVERSORES

Cuando se 'utilizan puertas lógicas, surge la necesidad de convertirlas para realizar otrafunción lógica. Un método fácil de conversión es colocar inversores en las salidas o entradasde las puertas. Se ha visto que un inversor conectado a la salida de una puerta AND produ-ce la función NAND. También, un inversor conectado a la salida de una puerta OR producela función NOR. El diagrama de la Figura 4.18 ilustra estas y otras conversiones.

La colresultadospuerta Al'a la salidaentradas ::sugieren n

lnveien-la (

-t-t--c--c----t-C-C-C

En este(

Figura 4.1



Puerta Inversor Nueva funciónoriginal a la salida lógica

D- + ~ NANO

=r>- + ~ ANO

un número n- + ~ NOR

=D- + ~ OR

alizar otrao entradasD produ-

R produces.

En este diagrama el símbolo (+) significa añadir.

Figura 4.18. Efecto de invertir la salida de las puertas.

La colocación de inversores en todas las entradas de una puerta lógica produce losresultados ilustrados en la Figura 4.19. En la primera línea se invierten las entradas a unapuerta AND (el símbolo más indica añadir en esta figura). Esto produce la función NORa la salida de la puerta AND. La segunda línea de la Figura 4.19 muestra invertidas lasentradas a una puerta ORo Esto produce la función NAND. Los dos primeros ejemplossugieren nuevos símbolos para las funciones NOR y NAND. La Figura 4.20 ilustra dos

lnversoresen-la entrada

Puertaoriginal

Nueva funciónlógica

;=D-~=Y(b) Símbolo de la puerta NANO

~

~

~

~

~

~

~

~

NOR+

+ NANO ;=L)-A+B= Y

(a) Símbolo de la puerta NOROR+

ANO+

En este diagrama el símbolo ( +) significa añadir.Figura 4.20. Símbolos lógicos

alternativos.Figura 4.19. Efecto de invertir entradas de puertas.


Inversores Puerta Inversor Nueva funciónen la entrada original a la salida lógica

4.23. Dad¡-{>c-- =o- dos (

+ + -{>c-- OR Soluc-{>c--V

-{>c-- =D- -{>c--+ + AND-{>c--

-{>c-- =L>- -{>c--+ + NOR-{>c--

-{>c-- 4.24. Dad;

I>- -(>o-- de d+ + NAND-{>c-- Solut

VEn este diagrama el símbolo (+ ) significa añadir.

Figura 4.21. Efecto de invertir tanto entradas como salidas en las puertas.


símbolos lógicos, utilizados, a veces, para las funciones NOR y NAND. La Figura 4.20aes un símbolo lógico alternativo de la puerta NOR. La Figura 4.20b es un símbolo lógicoalternativo de la puerta NAND. Estos símbolos se encuentran en algunos manuales.

El efecto de invertir las entradas y salidas de una puerta lógica se muestra en laFigura 4.21. De nuevo, el símbolo más significa añadir. Esta técnica no se utiliza confrecuencia, debido probablemente al gran número de puertas que se necesitan. Observarque éste es el método de convertir la función AND a la OR, la función OR a la AND, lafuncion NAND a la NOR y la función NOR a la NAND.

PROBLEMAS RESUELTOS

4.21. Dada una puerta OR e inversores, dibujar un diagrama lógico que realice la función NAND dedos entradas.


Figura 4.22. Función NANO de dos entradas.

4.22. Dadatres e

SoluciV(

4.25. Daddos

Solu\


fa 4.20ao lógicos.a en laIza conbservarND, la

AND de


4.22. Dada una puerta OR e inversores, dibujar un diagrama lógico que realice la función AND detres entradas.


~=cP"~.c=yFigura 4.23. Función ANO de tres entradas.

4.23. Dada una puerta NAND e inversores, dibujar un diagrama lógico que realice la función OR dedos entradas.


A~A+B=YB~ .

Figura 4.24. Función OR de dos entradas.

4.24. Dada una puerta NAND e inversores, dibujar un diagrama lógico que realice la función ANDde dos entradas.


~~A'B'C=Y

Figura 4.25. Función ANO de tres entradas.

4.25. Dada una puerta AND e inversores, dibujar un diagrama lógico que realice la función NOR dedos entradas.

Solución:Véase la Figura 4.26.

Figura 4.26. Función NOR de dos entradas.


4.22. Dada una puerta OR e inversores, dibujar un diagrama lógico que realice la función AND de tres entradas.

Solución:

Véase Figura 4.23.

~~.c=y


4.23. Dada una puerta NAND e inversores, dibujar un diagrama lógico que realice la función OR de dos entradas.

Solución:

Véase Figura 4.24.

A~A+B=Y B~ .

Figura 4.24. Función OR de dos entradas.

4.24. Dada una puerta NAND e inversores, dibujar un diagrama lógico que realice la función AND de dos entradas.

Solución:

Véase Figura 4.25.

~~A'B'C=Y Figura 4.25. Función ANO de tres entradas .

4.25. Dada una puerta AND e inversores, dibujar un diagrama lógico que realice la función NOR de dos entradas.

Solución:

Véase la Figura 4.26.

Figura 4.26 . Función NOR de dos entradas.



4.7. NAND COMO PUERTA UNIVERSAL

Considerar el circuito lógico de la Figura 4.27 a. Se le denomina patrón de puertas AND-OR.Las puertas AND se conectan a la puerta final OR. La expresión booleana de este circuitose muestra a la derecha y es A . B + A . B = Y. Para construir el circuito, se necesitan trestipos de puertas diferentes (dos puertas AND, una puerta OR y un inversor). En un catálogocomercial se puede ver que serán necesarios tres CI diferentes para implementar el circuitomostrado en la Figura 4.27 a.

AA---.----~~------~

Una pmuestra epuerta 2 ya los simlen la Figipuerta OFjuntas, COI

4.26. Redilentra

Soluey,

4.27. Diblpuer

Solucy

8B-1-+--------------~

A

8


B-1-+--------------~

(b) Circuito lógico NAND equivalente

Figura 4.27.

Anteriormente se mencionó que la puerta NAND se considera una puerta universal. LaFigura 4.27b muestra las puertas NAND usadas para implementar la lógica A· B + A· B = Y.Esta lógica es la que realiza el circuito AND-OR de la Figura 4.27a. Recordar que la puertaque parece una OR (puerta 4) con circulitos inversores en las entradas es una puerta NAND.El circuito de la Figura 4.27b es más sencillo, ya que todas sus puertas son NAND. Secomprueba que solamente se necesita un CI (cuatro puertas NAND de dos entradas) paraimplementar la lógica NAND de la Figura 4.27 b. Son necesarios menos CI para implementarel circuito lógico NAND que el "patrón AND-OR de puertas lógicas.

Es aconsejable, al pasar de lógica AND-OR a lógica NAND, dibujar primero el patrónAND-OR. Esto puede hacerse a partir de la expresión booleana. El diagrama lógi-co AND-OR sería similar al de la Figura 4.27a. Entonces inversores, puertas AND y puertasOR son sustituidos por puertas NAND. El patrón lógico NAND será similar al circuito dela Figura 4.27b.


4.7. NAND COMO PUERTA UNIVERSAL

Considerar el circuito lógico de la Figura 4.27 a. Se le denomina patrón de puertas AND-OR. Las puertas AND se conectan a la puerta final OR. La expresión booleana de este circuito se muestra a la derecha y es A . B + A . B = Y. Para construir el circuito, se necesitan tres tipos de puertas diferentes (dos puertas AND, una puerta OR y un inversor). En un catálogo comercial se puede ver que serán necesarios tres CI diferentes para implementar el circuito mostrado en la Figura 4.27 a.

A--~----~ ~------~

B~-+---------------;


A-----..

B-1-+--------------~

(b) Circuito lógico NAND equivalente

Figura 4.27.

Anteriormente se mencionó que la puerta NAND se considera una puerta universal. La Figura 4.27b muestra las puertas NAND usadas para implementar la lógica A· B + A· B = Y. Esta lógica es la que realiza el circuito AND-OR de la Figura 4.27a. Recordar que la puerta que parece una OR (puerta 4) con circulitos inversores en las entradas es una puerta NAND. El circuito de la Figura 4.27b es más sencillo, ya que todas sus puertas son NAND. Se comprueba que solamente se necesita un CI (cuatro puertas NAND de dos entradas) para implementar la lógica NAND de la Figura 4.27 b. Son necesarios menos CI para implementar el circuito lógico NAND que el patrón AND-OR de puertas lógicas.

Es aconsejable, al pasar de lógica AND-OR a lógica NAND, dibujar primero el patrón ANO-OR. Esto puede hacerse a partir de la expresión booleana. El diagrama lógico AND-OR sería similar al de la Figura 4.27a. Entonces inversores, puertas AND y puertas OR son sustituidos por puertas NAND. El patrón lógico NAND será similar al circuito de la Figura 4.27b.


D-OR.circuito

itan trescatálogocircuito

rsal. La·B= y.

a puertaNAND.ND. Seas) paraementar

1patróna lógi-puertas

cuito de


Una pista de por qué la lógica AND-OR puede ser sustituida por lógica NAND semuestra en la Figura 4.27b. Observar los dos circulitos inversores entre la salida de lapuerta 2 y la entrada de la puerta 4. Dos circulitos inversores se cancelan entre sí. Esto dejaa los símbolos AND-OR como en la Figura 4.27a. La doble inversión también tiene lugaren la Figura 4.27b entre las puertas 3 y 4. Esto deja a la puerta AND 3 alimentando lapuerta OR 4. La puerta NAND 1 actúa como un inversor cuando sus entradas se conectanjuntas, como muestra la Figura 4.27b.

PROBLEMAS RESUELTOS

4.26. Redibujar el circuito AND-OR de la Figura 4.11 a utilizando cinco puertas NAND de dosentradas. El circuito lógico deberá realizar la función lógica A . jj + A . B = Y.


A--~--------------~

B_-+-~. B = Y

Figura 4.28. Solución utilizando lógica NANO.

4.27. Dibujar un diagrama lógico para la expresión booleana ;¡ . jj + A . B = Y. Y utilizar inversores,puertas AND y puertas ORo


A ---....------i >D------~

B _-+-----1 >D------~

Figura 4.29. Circuito lógico ANO-OR.


Una pista de por qué la lógica AND-OR puede ser sustituida por lógica NAND se muestra en la Figura 4.27b. Observar los dos circulitos inversores entre la salida de la puerta 2 y la entrada de la puerta 4. Dos circulitos inversores se cancelan entre sí. Esto deja a los símbolos AND-OR como en la Figura 4.27a. La doble inversión también tiene lugar en la Figura 4.27b entre las puertas 3 y 4. Esto deja a la puerta AND 3 alimentando la puerta OR 4. La puerta NAND 1 actúa como un inversor cuando sus entradas se conectan juntas, como muestra la Figura 4.27b.

PROBLEMAS RESUELTOS

4.26. Redibujar el circuito AND-OR de la Figura 4.11 a utilizando cinco puertas NAND de dos entradas. El circuito lógico deberá realizar la función lógica A . 13 + A . B = Y.

Solución:

Véase Figura 4.28.

A --~------------~~--~

B_-+~

. B = Y

Figura 4.28. Soluc ión utilizando lógica NANO.

4.27. Dibujar un diagrama lógico para la expresión booleana A . 13 + A . B = Y. Y utilizar inversores, puertas AND y puertas ORo

Solución:

Véase Figura 4.29.

A --~----_1 :><>---.c.:....j

B--+----~ ~>-----~

Figura 4.29. Circuito lógico ANO -OR.


4.28. Redibujar el diagrama lógico del Problema 4.27 utilizando solamente cinco puertas NAND dedos entradas. El circuito deberá realizar la [unción lógica A . 13 + A . B = Y.


A-_--.B_--+--.

Figura 4.30. Circuito lógico NAND equivalente.


Las puertas lógicas más útiles están empaquetadas como circuitos integrados. La Figura 4.31ilustra dos puertas lógicas TTL que pueden comprarse en forma de el. El diagrama depatillas del el 7400 se muestra en la Figura 4.31a. El 7400 es descrito por los fabricantescomo un el de cuatro puertas NAND de dos entradas. Observar que el el 7400 tiene lasconexiones habituales de alimentación (Vcc y GND). Las demás patillas son las entradas ysalidas de las cuatro puertas NAND de dos entradas. .

Puertas NAND de tres entradas están en el el TTL 7410. El diagrama de patillas el 7410se muestra en la Figura 4.31b. Este dispositivo es descrito por el fabricante como un el detres puertas NAND de tres entradas. Puertas NAND con más de tres entradas tambiénexisten comercialmente.

14 ~c

4B IC

4A 1 Y

3C

2Y 3A3A

3Y 3Y

(a) Diagrama de patillas de un CI 7400 (b) Diagrama de patillas de un CI 7410

Figura 4.31.

Los elproducen (podrían seuna puertaAlgunas pNOR de (puertas 01entradas yestán en lay CMOS f

4.29. Const

Soluci

4.30. ¿CuáC17'Solue

U

4.31. Si anel LISolue

O


4.28. Redibujar el diagrama lógico del Problema 4.27 utilizando solamente cinco puertas NAND de dos entradas. El circuito deberá realizar la [unción lógica A . 13 + A . B = Y.

Solución:

Véase Figura 4.30.

A-_--.

Figura 4.30. Circuito lógico NANO equivalente.


Las puertas lógicas más útiles están empaquetadas como circuitos integrados. La Figura 4.31 ilustra dos puertas lógicas TTL que pueden comprarse en forma de el. El diagrama de patillas del el 7400 se muestra en la Figura 4.31a. El 7400 es descrito por los fabricantes como un el de cuatro puertas NAND de dos entradas. Observar que el el 7400 tiene las conexiones habituales de alimentación (Vcc y GND). Las demás patillas son las entradas y salidas de las cuatro puertas NAND de dos entradas. .

Puertas NAND de tres entradas están en el el TTL 7410. El diagrama de patillas el 7410 se muestra en la Figura 4.31b. Este dispositivo es descrito por el fabricante como un el de tres puertas NAND de tres entradas. Puertas NAND con más de tres entradas también existen comercialmente.

14 ¡,;,

(a) Diagrama de patillas de un CI 7400 (b) Diagrama de patillas de un CI 74 10

Figura 4.31.


AND de

ura 4.31ama dericantes

tiene lastradas y

Cl7410n Cl detambién


Los Cl 7400 y 7410 son muy comunes en la familia lógica TTL Los fabricantes tambiénproducen diversas puertas NAND, OR y XOR en CIs tipo CMOS. Puertas NAND típicaspodrían ser los Cl DlP CMOS 74COO de cuatro puertas NAND de dos entradas, 74C30 deuna puerta NAND de ocho entradas, y 4012 de dos puertas NAND de cuatro entradas.Algunas puertas NOR CMOS en forma de Cl DlP están en el 74C02 de cuatro puertasNOR de dos entradas y el 4002 de dos puertas NOR de cuatro entradas. También haypuertas OR exclusiva en CMOS. Ejemplos son el 74C86 de cuatro puertas XOR de dosentradas y el 4030 de cuatro puertas XOR de dos entradas. Observar que los Cl CMOSestán en las series 74COO y 4000. Se debe recordar que sin interfaces especiales los Cl TTLy CMOS no son compatibles.

PROBLEMAS RESUELTOS

4.29. Construir la tabla de verdad para el circuito mostrado en la Figura 4.32.

150 n

+A Entradas

el7400

Figura 4.32. Diagrama de conexiones de un problema de circuito lógico.

Solución:

Entradas Salida-

B A Y

O O OO 1 1

1 O O1 1 1

4.30. ¿Cuál es la tensión de la fuente de alimentación situada a la izquierda de la Figura 4.32? ElCI 7400 es un dispositivo TTL.Solución:

Un dispositivo TTL utiliza una fuente de alimentación de 5 V dc.

4.31. Si ambos conmutadores (A y B) mostrados en la Figura 4.32 están en la posición hacia arriba,el LED de salida (lucirá, no lucirá).Solución:

Cuando ambas entradas son 1, la salida del circuito estará a l y el LED de salida lucirá.



4.32. El Cl7400 lo describe el fabricante como de cuatro '__

Solución:El CI 7400 tiene cuatro puertas NAND de dos entradas.

4.33. El circuito de la Figura 4.32 podría describirse como un circuito lógico (AND-OR,NAND).

Solución:El circuito de la Figura 4.32 utiliza lógica NAND.

4.34. El CI 4012 tiene dos puertas NAND de cuatro entradas fabricadas en tecnología (CMOS,TTL).

Solución:Los números de serie 4000 designan CI digitales CMOS.


4.35. Escribir la expresión booleana para una puerta NAND de cuatro entradas.Res. A· B . C . D = Y o ABCD = y.

4.36. Dibujar el símbolo lógico para una puerta NAND de cuatro entradas.Res. Véase Figura 4.33.

Figura 4.33. Puerta NANO de cuatro entradas.

4.37. Construir la tabla de verdad para una puerta NAND de cuatro entradas.Res.


D C B A Y D C B A Y

O O O O 1 1 O O O 1O O O 1 1 1 O O 1 1

O O 1 O 1 1 O 1 O 1O O 1 1 1 1 O 1 1 1O 1 O O 1 1 1 O O 1O 1 O 1 1 1 1 O 1 1O 1 1 O 1 1 1 1 O 1O 1 1 1 1 1 1 1 1 O

4.38. ¿CuRes.

4.39. ¿CuRes.

4.40. EscriRes.

4.41. DibuRes.

4.42. ConsRes.

4.43. ¿CuRes.


ND-OR,

(eMOS,


4.38. ¿Cuál será el tren de pulsos de salida mostrado en la Figura 4.34 si la entrada e fuese O?Res. La salida de la puerta NAND sería siempre l.


4.39. ¿Cuál será el tren de pulsos de salida mostrado en la Figura 4.34 si la entrada e fuese l?Res. pulso a = O pulso e = l pulso e = l pulso 9 = 1

pulso b = 1 pulso d = O pulso f = O

4.40. Escribir la expresión booleana para una puerta NOR de cuatro entradas.Res. A + B + e + D = Y.

4.41. Dibujar el símbolo lógico para una puerta NOR de cuatro entradas.Res. Véase Figura 4.35.

Figura 4.35. Una puerta NOR de cuatro entradas.

4.42. Construir la tabla de verdad para una puerta NOR de cuatro entradas.Res.


D e B A Y D e B A Y

O o o o 1 1 o o o oo o o 1 o 1 o o 1 oo o 1 o O 1 o 1 o oo o 1 1 o t o 1 1 oo 1 o o o 1 1 o o oo 1 o 1 o 1 1 o 1 oo 1 1 o o 1 1 1 o oo 1 1 1 o 1 1 1 1 o

4.43. ¿Cuál será el tren de pulsos de salida mostrado en la Figura 4.36 si la entrada e fuese l?Res. La salida de la puerta NOR sería siempre O.



4.44. ¿Cuál será el tren de pulsos de salida mostrado en la Figura 4.36 si la entrada e fuese O?Res. pulso a = O pulso e = 1 pulso e = O pulso 9 = 1

pulso b = l pulso d = O pulso f = O

~\gfedcba A

~-~?


4.45. Escribir la expresión booleana para una puerta XOR de cuatro entradas.Res. A EB BEBe EB D = Y.

4.46. Dibujar el símbolo lógico para una puerta XOR de cuatro entradas.Res. Véase Figura 4.37.

§~YFigura 4.37. Una puerta XOR de cuatro entradas.

4.47. Construir la tabla de verdad para una puerta XOR de cuatro entradas.Res.


D e B A Y D e B A Y

o o o o o 1 o o o 1o o o 1 1 1 o o 1 oo o 1 o 1 1 o 1 o oo o 1 1 o 1 o 1 1 1o 1 o o 1 1 1 o o oo 1 O 1 o 1 1 o 1 1o 1 1 o o 1 1 1 o 1o 1 1 1 1 1 1 1 1 o

4.48. ¿Cuál será el tren de pulsos en la salida de la puerta XOR mostrada en la Figura 4.38?Res. pulso a = O pulso e = 1 pulso e = O pulso 9 = O

pulso b = l pulso d = 1 pulso f = O pulso h = 1

1

4.49. Ese!Res.

4.50. DibRes.

4.51. ConRes.

4.52. ¿CRe


O?


~\A~--BIY--?~/

h g f e d e b a


4.49. Escribir la expresión booleana para una puerta XNOR de cuatro entradas.Res. A EB BEBe EB D = Y.

4.50. Dibujar el símbolo lógico para una puerta XNOR de cuatro entradas.Res. Véase Figura 4.39.

Figura 4.39. Una puerta XNOR de cuatro entradas.

4.51. Construir una tabla de verdad para una puerta XNOR de cuatro entradas.Res.


D e B A Y D e B A Y

o o o o 1 1 o o o oo o o 1 o 1 o o 1 1o o 1 o o 1 o 1 o 1o o 1 1 1 1 o 1 1 oo 1 o o o 1 1 o o 1o 1 o 1 1 1 1 o 1 oo 1 1 o 1 1 1 1 o oo 1 1 1 o 1 1 1 1 1

4.52. ¿Cuál será el tren de pulsos en la salida de la puerta XNOR mostrada en la Figura 4.40?Res. pulso a = I pulso e = O pulso e = O pulso 9 = I

pulso b = O pulso d = I pulso f = I pulso h = O



~""A

~---EL>-?~/hgfedcba


4.53. Dada una puerta OR e inversores, dibujar un diagrama lógico que realice la función NAND detres entradas.Res. Véase Figura 4.4 l.

Figura 4.41. Función NANO de tres entradas.

4.54. Dada una puerta NOR e inversores, dibujar un diagrama lógico que realice la función AND detres entradas.Res. Véase Figura 4.42.


4.55. Dada una puerta NOR e inversores, dibujar un diagrama lógico que realice la función OR decinco entradas.Res. Véase Figura 4.43.

ABeDE

A+B+C+D+E=Y

Figura 4.43. Función OR de cinco entradas.

4.56. Ditmv,

Res.

4.57. RedentrRes.

4.58. Ese!Res.


~~A ~--EI>--? ~/ hgfedcba


4.53. Dada una puerta OR e inversores, dibujar un diagrama lógico que realice la función NAND de tres entradas. Res. Véase Figura 4.41.

Figura 4.41. Función NANO de tres entradas.

4.54. Dada una puerta NOR e inversores, dibujar un diagrama lógico que realice la función AND de tres entradas. Res. Véase Figura 4.42.


4.55. Dada una puerta NOR e inversores, dibujar un diagrama lógico que realice la función OR de cinco entradas. Res. Véase Figura 4.43.

A B e A+ B + C + D + E=Y D E

Figura 4.43. Función OR de cinco entradas.


4.56. Dibujar un diagrama lógico para la expresión A· B· e + A -B> e + A . B· e = y. Utilizarinversores, puertas AND y ORoRes. Véase Figura 4.44.

A----...-----1

B---1r-.-t---I yAND de

C---~-1


4.57. Redibujar el diagrama lógico para el Problema 4.56 utilizando tres puertas NAND de dosentradas y cuatro puertas NAND de tres entradas.Res. Véase Figura 4.45.

A D de

A--...---~

yB--+--<.....-t-~

n OR de

c-----~


4.58. Escribir las expresiones booleanas para el circuito de la Figura 4.46.Res. A· B + A . B . e = y.


4.56. Dibujar un diagrama lógico para la expresión ;¡. B· e + A ·S· e + A . B . e = y. Utilizar inversores, puertas AND y ORo

Res. Véase Figura 4.44.

A ---1r------!

B--H >-t----i y

c ----+---!


4.57. Redibujar el diagrama lógico para el Problema 4.56 utilizando tres puertas NAND de dos entradas y cuatro puertas NAND de tres entradas. Res. Véase Figura 4.45.

A--.---~

B --HH-~ y

c ----+- -;


4.58. Escribir las expresiones booleanas para el circuito de la Figura 4.46. Res. A· B + A . B . e = y.


4.62. La saliBAJA.Res. 1-

4.63. La pueEn- en AL'

tradas Res. (

CI7400

el7410

Saliday

~L-------------------------------------~~~r_--_.

LED 150 n

Figura 4.46. Diagrama de conexiones de un problema de circuito lógico.

4.59. Construir la tabla de verdad para el circuito de la Figura 4.46.Res.


e B A Y e B A Y

o o o o 1 o o 1o o 1 o 1 o 1 oo 1 o o 1 1 o oo 1 1 1 1 1 1 1

4.60. Si los conmutadores A, B Y e mostrados en la Figura 4.46 están en la posición hacia arriba, elLEO de salida (lucirá, no lucirá).Res. Cuando todas las entradas son 1, la salida del circuito estará a I de acuerdo con la tabla de verdad y

el LEO de salida lucirá.

4.61. La salida única de la puerta lógica está en BAJA cuando todas las entradas están enALTA.Res. NANO.


150n

triba, el

verdad y

están en


4.62. La salida única de la puerta lógica está en ALTA cuando todas las entradas están enBAJA.Res. NOR.

4.63. La puerta lógica genera una salida en ALTA cuando un número impar de entradas estánen ALTA.Res. OR exclusiva o XOR.

...


4.62. La salida única de la puerta lógica ___ está en ALTA cuando todas las entradas están en BAJA. Res. NOR.

4.63. La puerta lógica ___ genera una salida en ALTA cuando un número impar de entradas están en ALTA. Res. OR exclusiva o XOR.


Capítulo 5

SIMPLIFICACION DE CIRCUITOSLOGICOS: DIAGRAMAS

5.1. INTRODUCCION

Considerar la expresión booleana A . 13 + A . B + A . B = Y, un diagrama lógico de estaexpresión aparece en la Figura S.la. Observar que deben utilizarse seis puertas paraimplementar este circuito lógico, que realiza la lógica detallada en la tabla de verdad(Fig. S.le). Después de examinar la tabla de verdad, se llega a la conclusión que una solapuerta OR de dos entradas realiza esa función. La puerta OR de la Figura S.lb es el métodomás simple para realizar esa lógica. Los circuitos lógicos de la Figura 5.1a y b implementanexactamente la misma función lógica. Obviamente un diseñador escogería el circuito mássimple y menos caro, el de la Figura S.lb. Se ha demostrado que la expresión booleana nosimplificada (A . 13 + A . B + A . B = Y) puede reducirse a A + B = Y. La simplificaciónse hizo examinando la tabla de verdad y reconociendo el patrón ORo Como muchasexpresiones booleanas pueden simplificarse enormemente, en este capítulo se examinaránalgunos métodos sistemáticos de simplificación.

A -----1~------'!:!.1

B----+---I

Entradas SalidaAB + AB + AB = Y

B A Y

A o O OO 1 11 O 11 1 1

B

(a) Circuito lógico no simplificado.

(e) Tabla de verdad de la función OR

(b) Circuito lógico simplificado

Figura 5.1.

En estecional. Tanentre las ql(arrays lógprogramab

5.2. EXIDE

Cuando setabla de v(

verdad decombinaci:líneas actano e y (Amuestra ercombinaciéLa línea 8una salidaEstas dosexpresión Ie B·A+de la expnEsta exprede la Figury genera le

(a) El

e

oooo1111

(b) Expresión

Capítulo 5

SIMPLIFICACION DE CIRCUITOS LOGICOS: DIAGRAMAS

5.1. INTRODUCCION

Considerar la expresión booleana A . 13 + JI . B + A . B = Y, un diagrama lógico de esta expresión aparece en la Figura S.la. Observar que deben utilizarse seis puertas para implementar este circuito lógico, que realiza la lógica detallada en la tabla de verdad (Fig. S.le). Después de examinar la tabla de verdad, se llega a la conclusión que una sola puerta OR de dos entradas realiza esa función. La puerta OR de la Figura S.lb es el método más simple para realizar esa lógica. Los circuitos lógicos de la Figura S.la y b implementan exactamente la misma función lógica. Obviamente un diseñador escogería el circuito más simple y menos caro, el de la Figura S.lb. Se ha demostrado que la expresión booleana no simplificada (A . 13 + A . B + A . B = Y) puede reducirse a A + B = Y. La simplificación se hizo examinando la tabla de verdad y reconociendo el patrón ORo Como muchas expresiones booleanas pueden simplificarse enormemente, en este capítulo se examinarán algunos métodos sistemáticos de simplificación.

A ----~~----~~

B --.--+---l

AB + AB + AB = Y

'--__ ---=.A.:.j---... B

(a) Circuito lógico no simplificado .

A=D-B Y

(b) Circuito lógico simplificado

Figura 5.1.

78

Entradas Salida

B A Y

o O O 1 1 O

1

O

(e) Tabla de verdad de la función OR


(a) Entradas Salida AAB

Salida C B A Y e

y o o o oO O 1 1 E'B'A

O o 1 o

L~yB

1 o 1 1

1 1 o o1 1 o 1

1 1 ode la función OR 1 1 1 r~ e

(b) Expresión booleana C· B . A + C: B . A = Y (e) Circuito lógico equivalente AND-OR

Figura 5.2.

ulo 5

s

gico de estauertas para

a de verdadue una sola

es el método.mplementancircuito másbooleana noimplificaciónmo muchasexaminarán

SIMPLIFlCACION DE CIRCUITOS LOGICOS: DIAGRAMAS 79

En este capítulo se utilizan puertas lógicas simples para implementar lógica combina-cional. También se utilizan otras técnicas para simplificar problemas lógicos más complejos,entre las que se incluyen el uso de seleetores de datos (multiplexores), deeodifieadores, PLAs(arrays lógicos programables), ROMs (memorias de sólo lectura) y PROMs (memoriasprogramables de sólo lectura).

5.2. EXPRESIONES BOOLEANAS EN FORMADE SUMA DE PRODUCTOS

Cuando se comienza un problema de diseño lógico, lo normal es construir primero unatabla de verdad, que detalle la operación exacta del circuito digital. Considerar la tabla deverdad de la Figura S.2a, que contiene las variables e, B y A. Observar que sólo doscombinaciones de variables generan una salida 1. Estas combinaciones se muestran en laslíneas octava y segunda (sombreadas) de la tabla de verdad. La línea 2 se lee «una entradano e y (AND) una entrada no B Y (AND) una entrada A generan una salida 1».-Esto semuestra en la parte derecha de la línea 2 con la expresión booleana c· B . A. La otracombinación de variables que genera un 1 se muestra en la línea 8 de la tabla de verdad.La línea 8 se lee «una entrada e y (AND) una entrada B Y (AND) una entrada A generanuna salida 1». La expresión booleana de la línea 8 aparece a la derecha y es c· B· A .Estas dos posibles combinaciones se relacionan mediante el operador OR para formar laexpresión booleana completa de la tabla de verdad, que se muestra en la Figura S.2b. comoe .B . A + e .B . A = Y. Esta expresión, a veces, se denomina forma en suma de productosde la expresión booleana. Los ingenieros también llaman a esta forma, forma de minterms.Esta expresión puede traducirse al patrón AND-OR de puertas lógicas. El diagrama lógicode la Figura S.2e realiza la lógica descrita por la expresión booleana c· B . A + c· B . A = YY genera la tabla de verdad de la Figura S.2a.



El procedimiento típico que se sigue en el trabajo de diseño lógico consiste en construirprimero una tabla de verdad. A continuación, determinar una expresión booleana en formade minterms a partir de la tabla de verdad. Finalmente, dibujar el circuito lógico AND-ORa partir de la expresión booleana en minterms. Este procedimiento se esboza en el problemaejemplo de la Figura 5.2.

PROBLEMAS RESUELTOS

5.1. Escribir una expresión booleana en minterms para la tabla de verdad de la Figura 5.3.


e B A Y e B A Y

o o o o 1 o o oo o 1 o 1 o 1 oo 1 o o 1 1 o 1o 1 1 1 1 1 1 o

Figura 5.3.

Solución:e .B . A + e .B . A = y o eBA + eBA = y

5.2. La expresión booleana desarrollada en el Problema 5.1 es una expresión en forma de _(maxterms, minterms). Este tipo de expresión también se denomina forma de (productode sumas, suma de productos).

Solución:Este tipo de expresión booleana (e· B· A + e· B . A = Y) se denomina forma de minterms o forma de

suma de productos.

5.3. Dibujar el diagrama de un circuito lógico que realice la función lógica de la tabla de verdad dela Figura 5.3.


A------~--~~--~

C·B·A+C·B·A=yB-+- ...•

e-+-----~~

J5.4. Escribir

Figura:

Solución:e·Jj

5.5. DibujarFigura.

Solución:Véast

A-

B-

c-

5.3. EXPDEl

Considerar •de verdad ¡:expresión bCada 1 en 1mediante elpara esta ti

Figura 5.4. Solución del diagrama lógico.


onstruirn formaND-ORroblema

e __roducto

formade

erdad de

SIMPLIFlCACION DE CIRCUITOS LOGICOS: DIAGRAMAS 81

5.4_ Escribir una expresión booleana en forma de suma de productos para la tabla de verdad de laFigura 5.5.


e B A Y e B A Y

o o o 1 1 o o oo o 1 o 1 o 1 1o 1 o o 1 1 o oo 1 1 1 1 1 1 o

Figura 5.5.

Solución:C·Jj·A.+C·B·A+CJj·A= y

5.5. Dibujar el diagrama de un circuito lógico que realice la lógica de la tabla de verdad de laFigura 5.5.


A------~------------~I---~

B--~~_4-----------+~~ C·jj·A.+C·B·A+Cjj·A= y

e

Figura 5.6. Solución del diagrama lógico.

5.3. EXPRESIONES BOOLEANAS EN FORMADE PRODUCTO DE SUMAS

Considerar la tabla de verdad OR de la Figura 5.7b. La expresión booleana para esta tablade verdad puede escribirse de dos formas, como se observó en la sección introductoria. Laexpresión booleana en minterms se obtiene de las salidas que son 1 en la tabla de verdad.Cada 1 en la columna de salida se convierte en un término, que se relaciona con los demás,mediante el operador OR, en la expresión en forma de minterms. La expresión en mintermspara esta tabla de verdad se da en la Figura 5.7e como

B·A+B·A+S·A=Y


(a) Expresión booleana en forma de maxterms: B + A = Y

L~.o:\l

"¡::'";>

•...•...<!);>e

(b) Entradas

Tabla de verdad OR

Salida

B A y

Hll 1(e) Expresión booleana en forma de minterms: B" A + B" ;¡ + B" A = Y

o OO 11 O1 1

0-----'111

Figura 5.7.

La tabla de verdad de la Figura 5.7 también puede describirse utilizando una expresiónbooleana en forma de maxterms. Este tipo de expresión se desarrolla a partir de los O de lacolumna de salida de la tabla de verdad. Por cada O de la columna de salida se realiza unaoperación ORo Observar que las. variables de entrada se invierten y después se realiza laoperación ORo La expresión booleana en maxterms de esta tabla de verdad aparece en laFigura 5.7a. La expresión en maxterms para la tabla de verdad OR es B + A = Y. Estosignifica lo mismo que la familiar expresión OR: A + B = Y. Para la tabla de verdad de laFigura 5.7, la expresión booleana en maxterms es la más simple, aunque ambas formas"describen con precisión la lógica de dicha tabla de verdad.

Considerar la tabla de verdad de la Figura 5.8a. La expresión en minterms para estatabla es demasiado larga. La expresión booleana en maxterms se obtiene a partiar de lasvariables de las líneas 5 y 8. Cada una de estas líneas tiene un O en la columna de salida.Las variables se invierten y se relacionan con operadores ORo Los términos así obtenidos

(a) Entradas Salida

e B A Y

11110--------,1

1 Invertir lasO variables 1

(h) Expresión booleana en maxterms: (E + B + .4)' (E + B + A) = Y

OOOO11I1

O OO 1I O1 1O OO 11 O1 1

Invertir las

variables

Figura 5.8. Desarrollo de una expresión en maxterms.

se ponencompletade producorganizar

Una I

puertas l1están alinse impler

A-

B-

c-

5.6. EsC!

Solu

5.7. La(maduc

SoluI

dq

expresiónos O de laaliza unarealiza laece en la= Y. Estodad de laas formas

para estaiar de lasde salida.obtenidos

SIMPLIFlCACION DE CIRCUITOS LOGICOS: DIAGRAMA S 83

se ponen entre paréntesis y se relacionan con operadores AND. La expresión booleanacompleta, en forma de maxterms, se da en la Figura 5.8b, y también se la denomina formade producto de sumas de la expresión booleana. El término producto de sumas viene de laorganización de los símbolos de suma ( +) y producto (').

Una expresión booleana en maxterms se implementa utilizando el patrón OR-AND depuertas lógicas según indica la Figura 5.9. Observar que las salidas de las dos puertas ORestán alimentando una puerta AND. La expresión en maxterms (C + 13+ A)· (C + B + A) = Yse implementa utilizando el patrón OR-AND de puertas lógicas de la Figura 5.9.

B (C + B + 11) . (C + B + A) = Y

A------~--------------~

c-------I

Figura 5.9. Expresión en maxterms implementada como circuito OR-AND.

PROBLEMAS RESUELTOS

5.6. Escribir una expresión booleana en maxterms para la tabla de verdad de la Figura 5.10.


C B A Y C B A Y

O O O 1 1 O O 1O O 1 O 1 O 1 1O 1 O 1 1 1 O OO 1 1 1 1 1 1 1

Figura 5.10.

Solución:(C + B + A) . (C + B + A) = Y

5.7. La expresión booleana desarrollada en el Problema 5.6 es una expresión en forma de _(maxterms, minterms). Este tipo de expresiones también se denomina en forma de (pro-ducto de sumas, suma de productos).

Solución:El tipo de expresión booleana obtenido en la Figura 5.6 se denomina en forma de maxterms o en forma

de producto de sumas.


5.8. Dibujar el diagrama de un circuito lógico que realice la lógica de la tabla de verdad dela Figura 5.10.


5.9. El diagrama lógico del Problema 5.8 se denomina patrón (AND-OR, OR-AND) depuertas lógicas.

Solución:El patrón de puertas mostrado en la Figura 5.11 se denomina patrón OR-AND.

A-----_--i

B (C + B + A) . (C + ]j + A) = Y

A---

B-+--+-

C-+--

5.4. UTEl álgebrateoremas G

booleana I

C eliminar 1<Los te

Figura 5.11. Expresiónen maxterms implementada con un circuito OR-AND.

5.10. Escribir la expresión booleana en forma de producto de sumas de la tabla de verdad de laFigura 5.12.


e B A Y e B A Y

o o o o 1 o o 1o o 1 1 1 o 1 oo 1 o 1 1 1 o 1o 1 1 o 1 1 1 1

Figura 5.12.

Solución:(C + B + A) . (C + B + A)· (C + B + A) = Y

5.11. Dibujar el diagrama de un circuito lógico que realice la lógica de la tabla de verdad de laFigura 5.12.


I

El primerpráctico drealiza laObservarcomo mu:complememintermsFigura,5.l

A + B =

El segpráctico drealiza lanuevo.se I

ND) de

ad de la

dad de la

SIMPLIFICACION DE CIRCUITOS LOGICOS: DIAGRAMA S 85

A -----------'A~B

(C + B + A) . (C + B + A) . (C + B + A) = y

e

B -+--+--+----l

C-+-------l

Figura 5.13. Expresión en maxterms implementada con un circuito OR-AND.

5.4. UTILIZACION DE LOS TEOREMAS DE DE MORGAN

El álgebra booleana, el álgebra de los circuitos lógicos, tiene muchas leyes o teoremas. Losteoremas de De M organ son muy útiles. Permiten una conversión rápida de una expresiónbooleana dada en forma de minterms a forma de maxterms y viceversa. También permiteneliminar las barras de complementación que están sobre las variables.

Los teoremas de De Morgan pueden plantearse como sigue:

Primer teorema: A + B = ;¡ . 13 Segundo teorema: A· B = ;¡ + 13

El primer teorema cambia la situación básica OR a una situación AND. Un ejemplopráctico del primer teorema se ilustra en la Figura,5.14a. La puerta NOR de la izquierdarealiza la misma función que la puerta AND (con las entradas invertidas) de la derecha.Observar que la conversión es de una situación básica OR a una situación básica ANDcomo muestran las puertas sombreadas. Esta conversión es útil para eliminar la barra decomplementación en la puerta NOR y puede utilizarse para pasar de una expresión enminterms a una expresión en maxterms. El símbolo «AND aparente» de la derecha de laFigura.5.14a produce la tabla de verdad NOR.

;=D-y = ;=L>-yA + B = Y ;¡-:-¡j = y

(a) Funciones NOR (b) Funciones NAND

Figura 5.14. Aplicaciones de los teoremas de De Morgan.

El segundo teorema cambia la situación básica AND a una situación ORo Un ejemplopráctico del segundo teorema se ilustra en la Figura 5.14b. La puerta NAND de la izquierdarealiza la misma función que la puerta OR (con las entradas invertidas) de la derecha. Denuevo se elimina la barra de complementación, y la conversión puede utilizarse para pasar

SIMPLIFICACION DE CIRCUITOS LOGICOS: DIAGRAMAS 85

A ____ --------A~

B e

e (C + B + A) . (C + 13 + A) . (C + B + A) = y B-+---+--+- - --i

C - +.------i

Figura 5.13. Expresión en maxterms implementada con un circuito OR-AND.

5.4. UTILIZACION DE LOS TEOREMAS DE DE MORGAN

El álgebra booleana, el álgebra de los circuitos lógicos, tiene muchas leyes o teoremas. Los teoremas de De M organ son muy útiles. Permiten una conversión rápida de una expresión booleana dada en forma de minterms a forma de maxterms y viceversa. También permiten eliminar las barras de complementación que están sobre las variables.

Los teoremas de De Morgan pueden plantearse como sigue:

Primer teorema: A + B = A . B Segundo teorema: A · B = A + B

El primer teorema cambia la situación básica OR a una situación AND. Un ejemplo práctico del primer teorema se ilustra en la Figura, 5.14a. La puerta NOR de la izquierda realiza la misma función que la puerta AND (con las entradas invertidas) de la derecha. Observar que la conversión es de una situación básica OR a una situación básica AND como muestran las puertas sombreadas. Esta conversión es útil para eliminar la barra de complementación en la puerta NOR y puede utilizarse para pasar de una expresión en minterms a una expresión en maxterms. El símbolo «AND aparente» de la derecha de la Figura. 5.14a produce la tabla de verdad NOR.

;=D-y = ;=L)-y

A + B = Y A--:-¡f = y

(a) Funciones NOR (b) Funciones NAND

Figura 5.14. Aplicaciones de los teoremas de De Morgan .

El segundo teorema cambia la situación básica AND a una situación ORo Un ejemplo práctico del segundo teorema se ilustra en la Figura 5.14b. La puerta NAND de la izquierda realiza la misma función que la puerta OR (con las entradas invertidas) de la derecha. De nuevo se elimina la barra de complementación, y la conversión puede utilizarse para pasar



de una expresión booleana en forma de maxterms a su forma de minterms, El símbolo ORde la parte derecha de la Figura 5.14b produce la tabla de verdad NAND.

Los símbolos de la parte derecha de la Figura 5.14 son símbolos alternativos, utilizadospara las funciones lógicas NOR y NAND. La Figura 5.14 ilustra una forma de aplicar losteoremas de De Morgan.,

Se necesitan cuatro pasos para pasar de una situación básica AND a una situación OR(o de una OR a una AND). Los cuatro pasos, basados en los teoremas de De Morgan, sonlos siguientes:

1. Cambiar todas las OR por AND y todas las AND por ORo2. Complementar cada variable individual (colocando una barra sobre cada variable).3. Complementar toda la función (colocando una barra sobre la función completa).4. Eliminar todos los grupos de dobles barras.

Considerar la expresión en maxterms de la Figura 5.15a. Utilizando el procedimientoanterior, transformar la expresión en maxterms a una expresión en minterms. El primerpaso (Fig. 5.15b) consiste en cambiar todas las OR por AND y todas las AND por ORo Elsegundo paso (Fig. 5.15c) consiste en poner una barra sobre cada variable individual. Eltercer paso (Fig. 5.15d) consiste en poner una barra sobre la función completa. El cuartopaso consiste en eliminar las dobles barras y obtener la expresión final en forma deminterms. Los cinco grupos de dobles barras que se eliminan se muestran en las áreassombreadas de la Figura 5.15e. La expresión final en minterms aparece en la Figura 5.15f.La expresión en maxterms de la Figura 5.15a y la expresión en minterms de la Figura 5.15!producen la misma tabla de verdad.

(A + B + C) . (A + B + C) = y

(a) Expresión en maxterms (d) Tercer paso

A·B·C+A·B·C

(b) Primer paso (e) Cuarto paso

(e) Segundo paso (f) Expresión en minterms

Figura 5.15. Conversión de una expresión de maxterms a minterms utilizandolos teoremas de De Morgan.

PROBLEMAS RESUELTOS

5.12. Convertir la expresión booleana (A + B + C) . (A + B + C) = y a su forma de minterms.Mostrar cada paso como en la Figura 5.15.

Solución:

Expresión en maxterms

Primer paso

(A + B + e) . eA + B + e) = y

A·B·e+A·B·e

Se

T¡

OE,

5.13. Compaso

SolucE:

PlS¡

eE

5.14. Con

SolucA

5.15 Conv

SolucA

5.5. Ul

Todos lo!y NOT. 1sustituirlógica Ni

1. Di2. Cc3. Cc4. Cc

sal

Cansíexpresiórprimer pconsistelas puert


de una expresión booleana en forma de maxterms a su forma de minterms~ El símbolo OR de la parte derecha de la Figura 5.14b produce la tabla de verdad NAND.

Los símbolos de la parte derecha de la Figura 5.14 son símbolos alternativos, utilizados para las funciones lógicas NOR y NAND. La Figura 5.14 ilustra una forma de aplicar los teoremas de De Morgan.,

Se necesitan cuatro pasos para pasar de una situación básica AND a una situación OR (o de una OR a una AND). Los cuatro pasos, basados en los teoremas de De Morgan, son los siguientes:

1. Cambiar todas las OR por AND y todas las AND por ORo 2. Complementar cada variable individual (colocando una barra sobre cada variable). 3. Complementar toda la función (colocando una barra sobre la función completa). 4. Eliminar todos los grupos de dobles barras .

Considerar la expresión en maxterms de la Figura 5.15a. Utilizando el procedimiento anterior, transformar la expresión en maxterms a una expresión en minterms. El primer paso (Fig. 5.15b) consiste en cambiar todas las OR por AND y todas las AND por ORo El segundo paso (Fig. 5.15c) consiste en poner una barra sobre cada variable individual. El tercer paso (Fig. 5.15d) consiste en poner una barra sobre la función completa. El cuarto paso consiste en eliminar las dobles barras y obtener la expresión final en forma de minterms. Los cinco grupos de dobles barras que se eliminan se muestran en las áreas sombreadas de la Figura 5.15e. La expresión final en minterms aparece en la Figura 5.15f. La expresión en maxterms de la Figura 5.15a y la expresión en minterms de la Figura 5.15! producen la misma tabla de verdad.

(A + B + C) . (A + B + e) = y

(a) Expresión en maxterms (d) Tercer paso

A · B·e+A·B · e

(b) Primer paso (e) Cuarto paso

A · jj·C+A·B · E

(e) Segundo paso (f) Expresión en minterms

Figura 5.15. Conversión de una expresión de maxterms a minterms utilizando los teoremas de De Margan .

PROBLEMAS RESUELTOS

5.12. Convertir la expresión booleana (A + B + C) . (A + B + C) = y a su forma de minterms. Mostrar cada paso como en la Figura 5.15.

Solución:

Expresión en maxterms (A + B + e) . (A + B + e) = y

Primer paso A . B . e + A . B . e


ímbolo OR

s, utilizadosaplicar los

organ, son

variable).mpleta).

ocedimientos. El primerpor ORo Eldividual. Ela. El cuarton forma den las áreasigura 5.15f.igura 5.15J

ando

de minterms.

Segundo paso

Tercer paso

Cuarto paso

Expresión en minterms

T


A·B·C+A·B·CA-B·C+A-B·CEliminar las dobles complementaciones

A-B·C+A'B'C= y

5.13. Convertir la expresión booleana e .B . A + e .B . A = Ya su forma de maxterms, Mostrar cadapaso del procedimiento.

Solución:


Primer paso

Segundo paso

Tercer paso

Cuarto paso


CB·A+CB·A= y

(C + B + A) . (C + B + A)

(C + B + A) . (C + B + A)(C + B + A) . (C + B + A)Eliminar las dobles complementaciones

(C + B+ A)' (C + B + A) = Y

5.14. Convertir la expresión booleana A' B = Ya forma de suma de productos.

Solución:A+B=Y

5.15 Convertir la expresión booleana A + B = Ya forma de producto de sumas.

Solución:A ·B= Y

5.5. UTILIZACION DE LA LOGICA NAND

Todos los sistemas digitales pueden ser construidos con las puertas fundamentales AND, ORY NOT. Debido a su bajo coste y disponibilidad, las puertas NAND son muy utilizadas parasustituir las puertas AND, OR y NOT. Para convertir un circuito de lógica AND-OR alógica NAND, hay que dar los siguientes pasos:

1. Dibujar un circuito lógico AND-OR.2. Colocar un circulito a la salida de cada puerta AND.3. Colocar un circulito en cada entrada de la puerta ORo4. Comprobar los niveles lógicos en las líneas que provienen de las entradas y van a las

salidas.

Considerar la expresión booleana en minterms de la Figura 5.16a. Para implementar estaexpresión utilizando lógica NAND, deben seguirse los pasos esbozados anteriormente. Elprimer paso (Fig. 5.16b) consiste en dibujar el circuito lógico AND-OR. El segundo pasoconsiste en colocar un pequeño círculo a la salida de cada puerta AND. Así se conviertenlas puertas AND en NAND. La Figura 5.16c muestra los circulitos añadidos a las puertas 1


Segundo paso A . B . e + A . B . e Tercer paso A' B' e + A' B· e Cuarto paso Eliminar las dobles complementaciones

Expresión en minterms A . B . e + A . B . e = y

5.13. Convertir la expresión booleana e . B . A + e . B . A = Ya su forma de maxterms. Mostrar cada paso del procedimiento.

Solución:

Expresión en minterms e . B . A + e . B . A = Y

Primer paso (e + B + A) . (e + B + A)

Segundo paso (e + B + A) . (e + B + A) Tercer paso (e + B + A) . (e + B + A) Cuarto paso Eliminar las dobles complementaciones

Expresión en maxterms (e + B+ A)' (e + B + A) = Y

5.14. Convertir la expresión booleana A' B = Ya forma de suma de productos.

Solución:

A+B=Y

5.15 Convertir la expresión booleana A + B = Ya forma de producto de sumas.

Solución:

A ·B= Y

5.5. UTILIZACION DE LA LOGICA NAND

Todos los sistemas digitales pueden ser construidos con las puertas fundamentales AND, OR Y NOT. Debido a su bajo coste y disponibilidad, las puertas NAND son muy utilizadas para sustituir las puertas AND, OR Y NOT. Para convertir un circuito de lógica AND-OR a lógica NAND, hay que dar los siguientes pasos:

1. Dibujar un circuito lógico AND-OR. 2. Colocar un circulito a la salida de cada puerta AND. 3. Colocar un circulito en cada entrada de la puerta ORo 4. Comprobar los niveles lógicos en las líneas que provienen de las entradas y van a las

salidas.

Considerar la expresión booleana en minterms de la Figura 5.16a. Para implementar esta expresión utilizando lógica NAND, deben seguirse los pasos esbozados anteriormente. El primer paso (Fig. 5.16b) consiste en dibujar el circuito lógico AND-OR. El segundo paso consiste en colocar un pequeño círculo a la salida de cada puerta AND. Así se convierten las puertas AND en NAND. La Figura 5.16c muestra los circulitos añadidos a las puertas 1



y 2. El tercer paso consiste en colocar un circulito en cada entrada de la puerta ORo Deesta forma se convierte la puerta OR en una puerta NAND. La Figura 5.16c muestra trescirculitos añadidos a las entradas de la puerta 3. El cuarto paso implica el examen de laslíneas de entrada y salida de los símbolos AND y OR para ver si ha cambiado alguno delos niveles lógicos al añadir los circulitos. Al examinar el circuito de la Figura 5.16c seencuentra que el circulito añadido en el punto X ha cambiado el nivel lógico en el símboloOR 3. El diagrama AND-OR de la Figura 5.16b muestra que un nivel lógico ALTO seconecta desde la entrada E hasta la puerta ORo El ALTO, o 1, activa la puerta ORo Tambiéndebe llegar un nivel ALTO a la entrada del símbolo 3 de la Figura 5.16c. Esto se lograañadiendo el inversor sombreado en la línea de entrada E. En la práctica, una puerta NANDse utiliza como inversor. La doble inversión proporciona el nivel lógico ALTO que activa lapuerta ORo Los circulitos inversores entre las puertas 1 y 3 se cancelan entre sí, de igualforma que los circulitos inversores entre las puertas 2 y 3. El circuito lógico NAND mostradoen la Figura 5.16c producirá la misma tabla de verdad que el circuito AND-OR.

(A • B) + (C • D) + E = Y

(a)A

B

y

E

E--------------~NAND conectada

corno inversor

(b) Circuito lógico equivalente AND-OR (e) Circuito lógico equivalente NAND

Figura 5.16.

La utilización de la lógica NAND no siempre simplifica un circuito. El ejemplo de laFigura 5.16 muestra que probablemente se escogería el circuito AND-OR en lugar delcircuito NAND, debido al menor número de puertas usadas. La mayoría de los fabricantesde Cls producen gran variedad de todo tipo de puertas. El diseñador lógico, habitualmente,puede seleccionar la lógica que produzca el circuito más sencillo.

PROBLEMAS RESUELTOS

5.16. Dibujar un circuito lógico AND-OR para la expresión booleana A . B + e + D . E = Y.


y

5.17. DibujaNAN[Soluciór

Véai

5.18. Dibujé

SolucióVéa

5.19. Dibujcircuit

SoluciiVé¡


y 2. El tercer paso consiste en colocar un circulito en cada entrada de la puerta ORo De esta forma se convierte la puerta OR en una puerta NAND. La Figura 5.16c muestra tres circulitos añadidos a las entradas de la puerta 3. El cuarto paso implica el examen de las líneas de entrada y salida de los símbolos AND y OR para ver si ha cambiado alguno de los niveles lógicos al añadir los circulitos. Al examinar el circuito de la Figura 5.16c se encuentra que el circulito añadido en el punto X ha cambiado el nivel lógico en el símbolo OR 3. El diagrama AND-OR de la Figura 5.16b muestra que un nivel lógico ALTO se conecta desde la entrada E hasta la puerta ORo El ALTO, o 1, activa la puerta ORo También debe llegar un nivel ALTO a la entrada del símbolo 3 de la Figura 5.16c. Esto se logra añadiendo el inversor sombreado en la línea de entrada E. En la práctica, una puerta NAND se utiliza como inversor. La doble inversión proporciona el nivel lógico ALTO que activa la puerta ORo Los circulitos inversores entre las puertas 1 y 3 se cancelan entre sí, de igual forma que los circulitos inversores entre las puertas 2 y 3. El circuito lógico NAND mostrado en la Figura 5.l6c producirá la misma tabla de verdad que el circuito AND-OR.

(A • B) + (C • D) + E = Y

(a)

E--------------~

(b) Circuito lógico equivalente AND-OR

y

Figura 5.16.

A

B

E

NAND conectada corno inversor

(c) Circuito lógico equivalente NAND

y

La utilización de la lógica NAND no siempre simplifica un circuito. El ejemplo de la Figura 5.16 muestra que probablemente se escogería el circuito AND-OR en lugar del circuito NAND, debido al menor número de puertas usadas. La mayoría de los fabricantes de Cls producen gran variedad de todo tipo de puertas. El diseñador lógico, habitualmente, puede seleccionar la lógica que produzca el circuito más sencillo.

PROBLEMAS RESUELTOS

5.16. Dibujar un circuito lógico AND-OR para la expresión booleana A . B + e + D . E = Y.

Solución: Véase Figura 5.17.


· Dea tresde lasno de6c seboloO sebiénlograANDiva laigual

strado

y

de laar delcantes

ente,


AB

A . B + e + D'E = Ye

DE

Figura 5.17. Solución del circuito lógico ANO-OR.

5.17. Dibujar un circuito lógico NAND a partir del circuito AND-OR del Problema 5.16. El circuitoNAND deberá realizar la lógica de la expresión A . B + e + D . E = Y.


AB

c-------Q

Figura 5.18. Solución del circuito lógico NANO.

5.18. Dibujar un circuito lógico AND-OR para la expresión booleana A + (B' C) + 15 = y.


A------,

B

CA + (8' C) + D = Y

Figura 5.19. Solución del circuito lógico AN O-ORo

5.19. Dibujar el circuito lógico NAND correspondiente al circuito AND-OR del Problema 5.18. Elcircuito NAND deberá realizar la lógica de la expresión A + (B' C) + 15 = y.


A B

c


A . B + e + D · E = Y

Figura 5.17. Solución del circuito lógico ANO-OR.

5.17. Dibujar un circuito lógico NAND a partir del circuito AND-OR del Problema 5.16. El circuito NAND deberá realizar la lógica de la expresión A . B + e + D . E = Y.


A B

c-------------Q

D E

Figura 5.18. Solución del circuito lógico NANO.

5.18. Dibujar un circuito lógico AND-OR para la expresión booleana A + (B . C) + 15 = y.

Solución:

Véase Figura 5.19.

A-----------,

B

C

D

A + (8· C) + D = Y

Figura 5.19. Solución del circuito lógico AN O-OR o

5.19. Dibujar el circuito lógico NAND correspondiente al circuito AND-OR del Problema 5.18. El circuito NAND deberá realizar la lógica de la expresión A + (B· C) + 15 = y.




A

A + (8· C) + D = yBe

D------'

Figura 5.20. Solución del circuito lógico NAND.

5.6. UTILIZACION DE LA LOGICA NOR

La puerta NAND es la «puerta universal» utilizada para sustituir el patrón lógico AND-OR.Cuando una expresión boa lean a en maxterms forma un patrón de puertas OR-AND, lapuerta NAND no es la más adecuada. La puerta NOR se convierte en «puerta universal»para sustituir el patrón lógico OR-AND. La puerta NOR no se utiliza tanto como la puertaNAND.

Considerar la expresión booleana en maxterms de la Figura 5.2Ia. La expresión sedibuja como un diagrama lógico OR-AND en la Figura 5.2Ib. El patrón OR-AND esredibujado con puertas NOR en la Figura 5.2Ic. Cada puerta OR y cada puerta AND sesustituyen por una puerta NOR. Las puertas l y 2 de la Figura 5.21c aparecen comosímbolos NOR convencionales. La puerta 3 es el símbolo NOR alternativo. La sustituciónfunciona porque los dos circulitos inversores entre las puertas l y 3 se cancelan entre sí, deigual forma que los dos circulitos inversores entre las puertas 2 y 3. De esta forma los dossímbolos OR (1 y 2) se conectan a un símbolo AND (3). Este es el patrón utilizado en eldiagrama lógico original OR-AND de la Figura 5.2Ib.

(A + B) . (e + D) = Y

(a)

AB

(A + B) . (e + D) = Y(A + B) . (e + D) = Y

eD

(b) Circuito lógico equivalente AND-OR (e) Circuito lógico equivalente NOR

Figura 5.21.

El procedimiento para pasar de una expresión booleana en forma de maxterms a uncircuito lógico NOR es similar al utilizado en la lógica NAND. Los pasos para pasar alógica NOR son los siguientes:

l. Dibr2. Colo3. Colo4. Com

las s

Consid:mentar estoanteriormeEl segundoconvirtiénden las entr:un pequeñiy 2 de la 1para ver SI

añadido erefecto inve(inversor 4probablemse conviertrealizan la

(A + 8)· (e

E---

(b) Circuit

La puede la lógicel circuito

5.20. Dibuj:

Soluckve


A

B e

D------'

A + (B' C) + D = y

Figura 5.20. Solución del circuito lógico NAND.

5.6. UTILIZACION DE LA LOGICA NOR

La puerta NAND es la «puerta universal» utilizada para sustituir el patrón lógico AND-OR. Cuando una expresión booleana en maxterms forma un patrón de puertas OR-AND, la puerta NAND no es la más adecuada. La puerta NOR se convierte en «puerta universal» para sustituir el patrón lógico OR-AND. La puerta NOR no se utiliza tanto como la puerta NAND.

Considerar la expresión booleana en maxterms de la Figura 5.2Ia. La expresión se dibuja como un diagrama lógico OR-AND en la Figura 5.2Ib. El patrón OR-AND es redibujado con puertas NOR en la Figura 5.2Ic. Cada puerta OR y cada puerta AND se sustituyen por una puerta NOR. Las puertas 1 y 2 de la Figura 5.21c aparecen como símbolos NOR convencionales. La puerta 3 es el símbolo NOR alternativo. La sustitución funciona porque los dos circulitos inversores entre las puertas 1 y 3 se cancelan entre sí, de igual forma que los dos circulitos inversores entre las puertas 2 y 3. De esta forma los dos símbolos OR (1 y 2) se conectan a un símbolo AND (3). Este es el patrón utilizado en el diagrama lógico original OR-AND de la Figura 5.2Ib.

(A + B) . (e + D) = Y

(a)

A

B

e D

(A + B) . (e + D) = Y


Figura 5.21.

(A + B) . (e + D) = Y

(e) Circuito lógico equivalente NOR

El procedimiento para pasar de una expresión booleana en forma de maxterms a un circuito lógico NOR es similar al utilizado en la lógica NAND. Los pasos para pasar a lógica NOR son los siguientes:


AND-OR.-AND, launiversal»la puerta

presión se-AND es

a AND secen comoustituciónntre sí, dea los dosado en el

(e + D) = Y

OR

erms a unra pasar a


l. Dibujar un circuito lógico OR-AND.2. Colocar un circulito en cada entrada de la puerta AND .

. 3. Colocar un circulito a la salida de cada puerta ORo4. Comprobar los niveles lógicos en las líneas que provienen de las entradas y van a

las salidas.

Considerar la expresión booleana en forma de maxterms de la Figura 5.22a. Para imple-mentar esta expresión utilizando lógica NOR, deben seguirse los cuatro pasos esbozadosanteriormente. El primer paso (Fig. 5.22b) consiste en dibujar un circuito lógico OR-AND.El segundo paso consiste en colocar un pequeño círculo en cada entrada de la puerta AND,convirtiéndose así en una puerta NOR. El símbolo «AND-aparente» con los tres circulitosen las entradas es entonces una puerta NOR (Fig. 5.22c). El tercer paso consiste en colocarun pequeño círculo a la salida de cada puerta ORo Los círculos se añaden a las puertas 1y 2 de la Figura 5.22c. El cuarto paso consiste en examinar las líneas de entrada y salidapara ver si hay cambios, en los niveles lógicos, debido a los circulitos añadidos. El circulitoañadido en el punto Z de la Figura 5.22c es un cambio del patrón original OR-AND. Elefecto inversor del circulito Z se cancela añadiendo el inversor 4. La doble inversión(inversor 4 y circulito inversor Z) se cancela en la línea E. En la práctica, el inversor 4probablemente es una puerta NOR. Cortocircuitando todas las entradas, una puerta NORse convierte en un inversor. Los circuitos OR-AND y NOR dibujados en la Figura 5.22realizan la misma función lógica.

(A + B) . (e + D) . E = Y

(a)A

AB

B ee

D

E- 4E---------'

(b) Circuito lógico equivalente AND-OR (e) Circuito lógico equivalente NORFigura 5.22.

La puerta NOR se utilizó como «puerta universal» en el ejemplo anterior. La utilizaciónde la lógica NOR puede o no simplificar un circuito. En este caso, probablemente es mejorel circuito OR-AND.

PROBLEMAS RESUELTOS

5.20. Dibujar un circuito lógico OR-AND para la expresión booleana (A + B) . C: (D + E) = Y.


y


l. Dibujar un circuito lógico OR-AND. 2. Colocar un circulito en cada entrada de la puerta AND .

. 3. Colocar un circulito a la salida de cada puerta OR. 4. Comprobar los niveles lógicos en las líneas que provienen de las entradas y van a

las salidas.

Considerar la expresión booleana en forma de maxterms de la Figura 5.22a. Para implementar esta expresión utilizando lógica NOR, deben seguirse los cuatro pasos esbozados anteriormente. El primer paso (Fig. 5.22b) consiste en dibujar un circuito lógico OR-AND. El segundo paso consiste en colocar un pequeño círculo en cada entrada de la puerta AND, convirtiéndose así en una puerta NOR. El símbolo «AND-aparente» con los tres circulitos en las entradas es entonces una puerta NOR (Fig. 5.22c). El tercer paso consiste en colocar un pequeño círculo a la salida de cada puerta OR. Los círculos se añaden a las puertas 1 y 2 de la Figura 5.22c. El cuarto paso consiste en examinar las líneas de entrada y salida para ver si hay cambios, en los niveles lógicos, debido a los circulitos añadidos. El circulito añadido en el punto Z de la Figura 5.22c es un cambio del patrón original OR-AND. El efecto inversor del circulito Z se cancela añadiendo el inversor 4. La doble inversión (inversor 4 y circulito inversor Z) se cancela en la línea E. En la práctica, el inversor 4 probablemente es una puerta NOR. Cortocircuitando todas las entradas, una puerta NOR se convierte en un inversor. Los circuitos OR-AND y NOR dibujados en la Figura 5.22 realizan la misma función lógica.

(A + B) . (e + D) . E = Y

(a)

A

B

e

D

E---------'


A

B

e y

D

E- 4

(e) Circuito lógico equivalente NOR

Figura 5.22.

La puerta NOR se utilizó como «puerta universal» en el ejemplo anterior. La utilización de la lógica NOR puede o no simplificar un circuito. En este caso, probablemente es mejor el circuito OR-AND.

PROBLEMAS RESUELTOS

5.20. Dibujar un circuito lógico OR-AND para la expresión booleana (A + B) . e . (D + E) = Y.

Solución:

Véase Figura 5.23.



AB

e (A + B) . e . (D + E) = y

Figura 5.23. Solución del circuito lógico OR-AND.

5.21. Dibujar un circuito lógico NOR a partir del circuito OR-AND del Problema 5.20. El circuitoNOR deberá realizar la lógica de la expresión booleana (A + B) . e . (D + E) = Y.


AB

(A + B) . E . (D + E) = yc-----.q

DE

Figura 5.24. Problema del circuito lógico NOR.

5.22. Dibujar un circuito lógico OR-AND para la expresión booleana A· (B + C) . D = Y.


A . (B + C) . D = Y

A

Be


5.23. Dibujar un circuito lógico NOR a partir del circuito OR-AND del Problema 5.22. El circuitoNOR deberá realizar la lógica de la expresión booleana A· (B + C) . D = Y.


5.7. DV

El álgebralas formasdiagramas

(a)

(b)

(e)

(d)

(e)


(A + B) . e . (D + E) = y


5.21. Dibujar un circuito lógico NOR a partir del circuito OR-AND del Problema 5.20. El circuito NOR deberá realizar la lógica de la expresión booleana (A + B) . e . (D + E) = Y.


A B

e (A + B) . E . (D + E) = y

Figura 5.24. Problema del circuito lógico NOR.

5.22. Dibujar un circuito lógico OR-AND para la expresión booleana A . (B + C) . D = Y.

Solución:

Véase Figura 5.25.

A

B e

D----....J

A . (B + C) . D = Y


5.23. Dibujar un circuito lógico NOR a partir del circuito OR-AND del Problema 5.22. El circuito NOR deberá realizar la lógica de la expresión booleana A' (B + C) . D = Y.



circuito

1 circuito


A ---------,

BA . (B + C) . D = Y

C

D

Figura 5.26. Solución del circuito lógico NOR.

5.7. DIAGRAMAS DE KARNAUGH

El álgebra booleana es la base para cualquier simplificación de circuitos lógicos. Una delas formas más fáciles de simplificar circuitos lógicos consiste en utilizar el método de losdiagramas de Karnaugh. Este método gráfico está basado en los teoremas booleanos, y es

(a) Entradas Salida

A B Y

O O OO 1 11 O 11 1 1 H~ 1

(b) Expresión booleana en forma de minterms: A . B + A . B + A . B = Y

(e) Dibujar 1 en el diagrama jj B

1

1 1 1--r

A

(d) Agrupar los 1 B

.4

Ii" elimina A

K:l \.11)elimina B

¡

(e) Eliminación de variables para formar la expresión booleana simplificada A + B = Y

Figura 5.27. Utilización de un diagrama.



uno de los diversos métodos utilizados, por los diseñadores lógicos, para simplificar circuitoslógicos. Los diagramas de Karnaugh a veces se denominan diagramas K.

El primer paso de este procedimiento consiste en obtener una expresión booleana enforma de minterms a partir de la tabla de verdad. Considerar la familiar tabla de verdadde la Figura S.27a. Cada 1 de la columna Y de la tabla corresponde a dos variablesrelacionadas mediante el operador AND. Estos grupos de variables se enlazan mediante eloperador OR para obtener una expresión booleana en forma de suma de productos(minterms) (Fig. S.27b). Esta expresión se denomina expresión booleana no simplificada. Elsegundo paso del procedimiento consiste en poner 1 en el diagrama de Karnaugh de laFigura S.27c. Cada conjunto de variables, enlazadas con operadores AND, y pertenecientea la expresión en minterms, se coloca en el cuadrado adecuado del diagrama. El diagramaes exactamente una columna de salida muy especial de la tabla de verdad. El tercer pasoconsiste en agrupar los conjuntos adyacentes de dos, cuatro u ocho 1. La Figura 5.27muestra dos agrupaciones dibujadas en el diagrama. Cada agrupación contiene dos 1. Elcuarto paso consiste en eliminar variables. Considerar primero el lazo sombreado de laFigura S.27d. Observar que B y E (no B) están en el lazo sombreado. Cuando una variabley su complemento están en un lazo, esa variable se elimina. Así, en el lazo sombreado, seeliminan los términos B y E, dejando la variable A (Fig. S.27e). Por la misma razón, en ellazo sin sombrear de la Figura S.27d, se eliminan A y A, dejando sólo la variable B(Fig.S.27e). El quinto paso consiste en enlazar con operadores OR las variables restantes.La expresión booleana final simplificada es A + B = Y (Fig S.27e). La expresión simplificadaes la de una puerta OR de dos entradas.

En resumen, los pasos para simplificar una expresión lógica utilizando un diagrama deKarnaugh son los siguientes:

1. Escribir una expresión booleana en forma de minterms a partir de la tabla de verdad.2. Poner un 1 en el diagrama por cada grupo de variables enlazadas con operadores

AND. (El número de 1 de la columna Y de la tabla de verdad ha de coincidir conel número de 1 del diagrama.)

3. Agrupar en el diagrama los conjuntos adyacentes de dos, cuatro u ocho 1. (Lasagrupaciones pueden superponerse.)

4. Eliminar la(s) variable(s) que aparezca(n) con su(s) complemento(s) en un lazo, yguardar la(s) restante(s).

5. Enlazar con operadores OR los grupos obtenidos para formar la expresión simplifi-cada en forma de minterms.

Considerar' la tabla de verdad de la Figura S.28a. El primer paso para utilizar undiagrama de Karnaugh es escribir la expresión booleana en minterms obtenida de la tablade verdad. La Figura S.28b muestra la expresión no simplificada. El segundo paso consisteen dibujar 1 en el diagrama. Se dibujan cinco 1 en el diagrama de la Figura S.28c. Cada 1corresponde a un grupo de variables enlazadas por operadores AND (como, por ejemplo,A . B . C). El tercer paso consiste en agrupar en el diagrama los conjuntos adyacentes de 1.Se forman grupos de ocho, cuatro o dos 1. En el diagrama de la Figura S.28d se realizandos agrupaciones. La agrupación sombreada contiene dos 1. La otra contiene cuatro 1. Elcuarto paso consiste en eliminar variables. La agrupación sombreada de la Figura S.28dcontiene los términos C y e, por lo que puede eliminarse la variable C dejando el términoA . B. La agrupación mayor contiene A y A así como B y E, que pueden ser eliminadas,

1(a)

(

(

(

(

111J

f

(b) Expres

(e) Dibujaen el (

(d) Agrup

(e) Expre:

dejando stérminos 1

ficada es (Cls que 1,tabla de v


uno de los diversos métodos utilizados, por los diseñadores lógicos, para simplificar circuitos lógicos. Los diagramas de Karnaugh a veces se denominan diagramps K.

El primer paso de este procedimiento consiste en obtener una expresión booleana en forma de minterms a partir de la tabla de verdad. Considerar la familiar tabla de verdad de la Figura S.27a . Cada 1 de la columna Y de la tabla corresponde a dos variables relacionadas mediante el operador AND. Estos grupos de variables se enlazan mediante el operador OR para obtener una expresión booleana en forma de suma de productos (minterms) (Fig. S.27b). Esta expresión se denomina expresión booleana no simplificada. El segundo paso del procedimiento consiste en poner 1 en el diagrama de Karnaugh de la Figura S.27c. Cada conjunto de variables, enlazadas con operadores AND, y perteneciente a la expresión en minterms, se coloca en el cuadrado adecuado del diagrama. El diagrama es exactamente una columna de salida muy especial de la tabla de verdad. El tercer paso consiste en agrupar los conjuntos adyacentes de dos, cuatro u ocho 1. La Figura 5.27 muestra dos agrupaciones dibujadas en el diagrama. Cada agrupación contiene dos l . El cuarto paso consiste en eliminar variables. Considerar primero el lazo sombreado de la Figura S.27d. Observar que B y B (no B) están en el lazo sombreado. Cuando una variable y su complemento están en un lazo, esa variable se elimina. Así, en el lazo sombreado, se eliminan los términos B y B, dejando la variable A (Fig. S.27e). Por la misma razón, en el lazo sin sombrear de la Figura S.27d, se eliminan A y A, dejando sólo la variable B (Fig. S.27e). El quinto paso consiste en enlazar con operadores OR las variables restantes. La expresión booleana final simplificada es A + B = Y (Fig S.27e). La expresión simplificada es la de una puerta OR de dos entradas.

En resumen, los pasos para simplificar una expresión lógica utilizando un diagrama de Karnaugh son los siguientes:

1. Escribir una expresión booleana en forma de minterms a partir de la tabla de verdad. 2. Poner un 1 en el diagrama por cada grupo de variables enlazadas con operadores

AND. (El número de 1 de la columna Y de la tabla de verdad ha de coincidir con el número de 1 del diagrama.)

3. Agrupar en el diagrama los conjuntos adyacentes de dos, cuatro u ocho 1. (Las agrupaciones pueden superponerse.)

4. Eliminar la(s) variable(s) que aparezca(n) con su(s) complemento(s) en un lazo, y guardar la(s) restante(s).

5. Enlazar con operadores OR los grupos obtenidos para formar la expresión simplificada en forma de minterms.

Considerar ' la tabla de verdad de la Figura S.28a. El primer paso para utilizar un diagrama de Karnaugh es escribir la expresión booleana en minterms obtenida de la tabla de verdad. La Figura S.28b muestra la expresión no simplificada. El segundo paso consiste en dibujar 1 en el diagrama. Se dibujan cinco 1 en el diagrama de la Figura S.28c. Cada 1 corresponde a un grupo de variables enlazadas por operadores AND (como, por ejemplo, A . B . C). El tercer paso consiste en agrupar en el diagrama los conjuntos adyacentes de l. Se forman grupos de ocho, cuatro o dos 1. En el diagrama de la Figura S.28d se realizan dos agrupaciones. La agrupación sombreada contiene dos 1. La otra contiene cuatro 1. El cuarto paso consiste en eliminar variables. La agrupación sombreada de la Figura S.28d contiene los términos C y e, por 10 que puede eliminarse la variable C dejando el término ;¡ . B. La agrupación mayor contiene A y ;¡ así como B y E, que pueden ser eliminadas,


circuitos

leana ene verdadvariablesdiante elroductosicada. Elgh de laenecientediagramarcer pasoura 5.27os 1. El

do de lavariable

reado, seón, en elariable Brestantes.plificada

grama de

verdad.peradorescidir con

lazo, y

simplifi-

tilizar une la tablao consistec. Cada 1irejemplo,ntes de l.e realizanatro 1. Elura 5.28d

el términoIiminadas,


(a) Entradas Salida

A B e y

o o o oo o 1 1o 1 o 1o 1 1 11 o o o1 o 1 11 1 o o1 1 1 1

A·R·e IA·B·e I

A·B·e I

A.R.e_

A'B.el 1(b)Expresión booleana no simplificada: A· B .e + A . R .e + A .B .e + A .B .e + A .B . e = y(e) Dibujar I

en el diagramaA·ti

A'B

e e

1

1 1

1 <

1

A·B

A·ti

(d) Agrupar los I e e

A·ti

~a::¡'6 >.~'<:

'"e:§Q3

A'B

A'B \..¡

Ati

(e) Expresión booleana simplificada: e + ;¡ . B = Y

Figura 5.28. Utilización de un diagrama de tres variables.

dejando sólo la variable C. El quinto paso consiste en enlazar con operadores OR lostérminos restantes. Como se indica en la Figura 5.28e. La expresión booleana final simpli-ficada es entonces e + ;¡ .B = Y. Esta expresión es mucho más fácil de implementar conCIs que la versión no simplificada de la Figura 5.28b. La expresión simplificada genera latabla de verdad de la Figura 5.28a.


PROBLEMAS RESUELTOS

5.24. Escribir la expresión booleana no simplificada, en forma de minterms, de la tabla de verdad dela Figura 5.29.


A B e y A B e y

o o o 1 1 o o oo o 1 o 1 o 1 1o 1 o 1 1 1 o oo 1 1 o 1 1 1 1

Figura 5.29.

Solución:A·B,C+A·B,C+A·B·C+A·B·C=Y

5.25. Dibujar un diagrama de Karnaugh de tres variables. Dibujar cuatro 1 en el diagrama, a partirde la expresión booleana desarrollada en el Problema 5.24. Agrupar adecuadamente el conjuntode 1 del diagrama.Solución:

Véase Figura 5.30.C e

A·jJ fi\

Dfi\

~

A'B

A'B

A·jJ

Figura 5.30. Solución del diagrama de Karnaugh.

5.26. Escribir la expresión booleana simplificada basada en el diagrama de Karnaugh del Pro-blema 5.25.

Solución:;¡'C+A'C=Y

5.8. DIAGRAMAS DE KARNAUGH CON CUATRO VARIABLES

Considerar la tabla de verdad con cuatro variables de la Figura 5.3Ia. El primer paso enla simplificación, utilizando diagramas de Karnaugh, consiste en escribir la expresión

booleana I

Figura 5.3cuatro varel diagrarren el diagiexpresióno dos 1 acsimplificacocho l. Era 5.31c elelimina lacon operacada en feste ejemp

(a) En

A

O I

O ,

OOOOOO11111111

Considla figurapueden remnguna a

El dia¡los extrendos 1 PUl

eliminar t


de

rtirnto

Pro-

ensión


booleana en forma de minterms. La expresión no simplificada en minterms aparece en laFigura 5.31b. Por cada 1 en la columna Y de la tabla de verdad se escribe un grupo decuatro variables enlazadas con operadores AND. El segundo paso consiste en colocar 1 enel diagrama de Karnaugh. Se colocan nueve 1 en el diagrama de la Figura: 5.31c. Cada 1en el diagrama representa un grupo de variables, relacionadas con operadores AND, de laexpresión no simplificada. El tercer paso consiste en realizar agrupaciones de ocho, cuatroo dos 1 adyacentes, teniendo en cuenta que mientras mayor sea la agrupación mayor es lasimplificación. Se han dibujado dos agrupaciones en la Figura 5.31c. La mayor contieneocho 1. El cuarto paso consiste en eliminar variables. La agrupación mayor de la Figu-ra 5.31c elimina las variables A, B y e, dejando el término D. La menor contiene dos 1 yelimina la variable D, dejando el término A . B . C. El quinto paso consiste en relacionarcon operadores OR los términos restantes. La Figura 5.31d muestra la expresión simplifi-cada en forma de minterms D + A . B . e = Y. El número de variables, simplificadas eneste ejemplo, es obvio cuando se comparan las dos expresiones booleanas de la Figura 5.31.

(a) Entradas Salida

A B C D y

O O O O OO O O 1 1O O 1 O OO O 1 1 1O 1 O O OO 1 O 1 1O 1 1 O 1O 1 1 1 11 O O O O1 O O 1 11 O 1 O O1 O 1 1 11 1 O O O1 1 O 1 11 1 1 O O1 1 1 1 1

(b) Expresión no simplificada en forma de minterms

A . B . e .D +'A . B ' C . D + A . B . e .D + A . B . C- i5+A'B'C'D+A'B'C'D+A'B'C'D+A'B'C'D+A'B'C-D=Y

(e) Dibujo y agrupación de l en el diagrama

c» C'D CD c-D

A·S (lf1\( 1 (1 1/

elimina D

1 1I

¡~

y-T elimina ,

A'B

A·B

A·S

A, B Y e

Figura 5.31. Utilización de un diagrama de Karnaugh de cuatro variables.

(d) Expresión booleana simplificada: D + A . B . D = Y

Considerar el diagrama de Karnaugh de tres variables de la Figura 5.32a. Para simplificarla figura se han omitido las letras de los extremos del diagrama. ¿Cuántas agrupacionespueden realizarse en este diagrama? No hay grupos adyacentes de 1, y por tanto no se realizaninguna agrupación en la Figura 5.32a. No es posible ninguna simplificación en el ejemplo.

El diagrama de Karnaugh de tres variables de la Figura 5.32b contiene dos 1. Imaginarlos extremos superior e inferior del diagrama conectados como si formasen un tubo. Losdos 1 pueden agruparse entonces, como muestra la Figura 5.32b, por lo que se puedeeliminar una variable.


I~ Y

r:G\t

1

1

1

il'1 10LV ~

K) .0y---

/~ \1 <,

t/ "t[_J

(a) (e) (d) (e)

Figura 5.32. Formas poco usuales de agrupaciones.

Considerar los diagramas de Karnaugh de cuatro variables de la Figura 5.32c y d. Losextremos superior e inferior del diagrama de la Figura 5.32c se consideran conectados comosi formasen un tubo. Los 1 pueden entonces formar un grupo de cuatro 1, y pueden elimi-narse dos términos. En la Figura 5.32d el extremo derecho del diagrama se consideraconectado al izquierdo. Se agrupan los cuatro 1, eliminándose así dos variables.

Otra forma de agrupación se ilustra en la Figura 5.32e. Las esquinas del diagrama seconsideran conectadas como si el diagrama estuviese formando una pelota. Los cuatro 1de las esquinas del diagrama pueden agruparse, eliminándose así dos variables.

PROBLEMAS RESUELTOS

5.27. Escribir la expresión booleana no simplificada en forma minterms para la tabla de verdad de laFigura 5.33.


A B e D y A B e D y

o o o o 1 1 o o o oo o o 1 o 1 o o 1 oo o 1 o o 1 o 1 o 1o o 1 1 o 1 o 1 1 1o 1 o o 1 1 1 o o oo 1 o 1 o 1 1 o 1 oo 1 1 o o 1 1 1 o 1o 1 1 1 o 1 1 1 1 1

Figura 5.33.

Solución:A· B· (;'·15 + A' B· c.15 + A· B· c-15 + A· B· C- D + A· B· c-15 + A . B· C- D = Y

5.28. Dibula e)diagr

Solucv,

5.29. Escrma:

SolucA

5.30. Escr:verd:

Solucjj

e y d. Losados comoeden elimi-

considera

iagrama ses cuatro 1

verdad de la

y

SIMPLlFlCACION DE CIRCUITOS LOGICOS: DIAGRAMA S 99

5.28. Dibujar un diagrama de Karnaugh de cuatro variables. Marcar seis 1 en el diagrama a partir dela expresión booleana desarrollada en el Problema 5.27. Agrupar adecuadamente a los 1 deldiagrama.


C'V C'D CD CV

A·ti Í¡'\

1

(1 ¡"\

1~\...

A'B

A·B


5.29. Escribir la expresión booleana simplificada basada en el diagrama del Karnaugh del Proble-ma 5.28.

Solución:A'C+A-C'V=Y

5.30. Escribir la expresión booleana no simplificada en forma de suma de productos de la tabla deverdad de la Figura 5.35.


A B e D y A B e D y

o o o o 1 1 o o o oo o o 1 o 1 o o 1 oo o 1 o 1 1 o 1 o oo o 1 1 o 1 o 1 1 oo 1 o o 1 1 1 o o oo 1 o 1 o 1 1 o 1 oo 1 1 o 1 1 1 1 o oo 1 1 1 o 1 1 1 1 1

Figura 5.35.

Solución:A' B· e- n + A' B· C- [j + A' B· e n + A' B· C- n + A . B· C- D = Y



5.31. Dibujar un diagrama de Karnaugh de cuatro variables. Marcar cinco l en el diagrama a partirde la expresión booleana desarrollada en el Problema 5.30. Agrupar adecuadamente los 1 deldiagrama.


[ e t5 e De· D e 06JA'

A·

-tz 11*B~

B~ I~

B (0jj


5.32. Escribir la expresión booleana simplificada basada en el diagrama del Karnaugh del Proble-ma 5.31.

Solución:fI.J5+A-B·CD= y

5.9. UTILIZACION DE DIAGRAMAS CON EXPRESIONESEN FORMA DE MAXTERMS

Se utiliza una forma diferente de diagramas de Karnaugh con las expresiones booleanas enforma de maxterms. Los pasos para simplificar las expresiones en forma de maxterms sonlos siguientes:

1. Escribir una expresión booleana en forma de maxterms a partir de la tabla de verdad.(Observar la forma invertida en la Figura 5.37a).

2. Dibujar un 1 en el diagrama por cada grupo de variables relacionadas por el operadorORo El número de O de la columna Y de la tabla de verdad debe ser igual al númerode 1 del diagrama.

3. Realizar en el diagrama agrupaciones de dos, cuatro y ocho 1 adyacentes.4. Eliminar la(s) variable(s) que aparezca(n) con su(s) complemento(s) en un lazo,

y guardar la(s) restante(s).5. Relacionar con operadores AND las agrupaciones obtenidas para formar la expresión

simplificada en maxterms.

Considerar la tabla de verdad de la Figura 5.37a. El primer paso para simplificar unaexpresión en maxterms, utilizando diagramas de Karnaugh, consiste en escribir dicha

expresión epor cada Ooperador eunidos conbooleana nconsiste endor ORo Ldiagrama eadyacentesel diagramseliminar vala variable

(a)

(b) Desarroll+ C) =

(e) Correspc

(d) Eliminar



a a partirlos 1 del

expresión en forma no simplificada. La Figura 5.37a ilustra cómo se escribe un maxtermpor cada O de la columna Y de la tabla de verdad. Los términos del grupo, unidos por eloperador OR, se invierten tal como se indica en la tabla de verdad. Después, los gruposunidos con operadores OR, se enlazan con operadores AND para formar la expresiónbooleana no simplificada, en forma de maxterms, de la Figura 5.37b. El segundo pasoconsiste en dibujar un 1 en el diagrama por cada grupo de variables unidas con el opera-dor ORo Los tres maxterms de la expresión no simplificada se colocan como tres 1 en eldiagrama de Karnaugh corregido (Fig. 5.37c). El tercer paso consiste en unir los gruposadyacentes de ocho, cuatro o dos 1 en el diagrama. Se han realizado dos agrupaciones enel diagrama de la Figura 5.37c. Cada agrupación contiene dos 1. El cuarto paso consiste eneliminar variables. La agrupación sombreada de la Figura 5.37c nos indica cómo se eliminala variable A, dejando únicamente el maxterm (B + C). La agrupación sombreada parcial-

(a) Entradas Salida

A B e y

o o o oo o 1 1o 1 o 1o 1 1 11 o o o1 o 1 11 1 o o1 1 1 1

invierte----> A + B + e -------------,

el Proble-

I

inviert~ A + B + e

~A+B+Cl(b) Desarrollar la expresión no simplificada en forma de maxterms: (,4 + 13+ C) . (,4 + B + C) . (A + B +

+ C) = y

leanas enerms son

(e) Corresponden cia ~\ eA+B ~

A+B~

A+B Í¡' elimina B

A+B l~~

'-- ielimina A

--¡

e verdad.

operadornúmero

un lazo,

expresión

(d) Eliminar variables hasta obtener la expresión simplificada: (B + C) . (A + C) = yificar unabir dicha Figura 5.37. Diagrama con expresiones en maxterms.



mente nos indica cómo se elimina la variable B, dejando únicamente el maxterm (A + C).El quinto paso consiste en relacionar con operadores AND los términos restantes. LaFigura 5.37d muestra los dos maxterms relacionados con operadores AND para formar laexpresión booleana simplificada en forma de maxterms (B + C) . (A + C) = Y. Compararesta expresión simplificada en maxterms con la expresión simplificada en minterms de laFigura 5.28e. Las dos expresiones se obtuvieron de la misma tabla de verdad. La expresiónen minterms (e + A . B = Y) es ligeramente más fácil de implementar utilizando puertaslógicas.

El procedimiento de simplificación de expresiones en forma de maxterrns y los diagramasde Karnaugh son diferentes a los utilizados para las expresiones en forma de minterms.Ambas técnicas deben utilizarse para determinar el circuito lógico de menor coste.

En la Figura 5.38 se muestra un diagrama de cuatro variables para las expresiones enforma de maxterms. Observar el patrón especial de letras en los lados izquierdo y superiordel diagrama. Hay que tener cuidado de colocar todos los términos en su posición correctacuando se dibujen los diagramas.

A+B

Figura 5.38. Diagrama de Karnaugh de cuatro variablespara expresiones en maxterms.

PROBLEMAS RESUELTOS

5.33. Escribir la expresión booleana no simplificada en forma de maxterms para la tabla de verdadde la Figura 5.39. (Recordar la forma invertida.)

Solución:

(A + B + C) . (A + B + C) . (A + 13 + C) . (A + 13 + C) = y


A B C y A B e y

o o o 1 1 o o 1o o 1 o 1 o 1 oo 1 o 1 1 1 o oo 1 1 1 1 1 1 o

Figura 5.39.

5.34. Dibuja]Dibuja]Probler

SoluciórVéas

5.35. Escribirma 5.3'

Solución

(A+

5.36. Escribirverdad

Solución

(A +


C).. Laar laarare lasiónertas

masrms.

s enenorrecta

rdad


5.34. Dibujar un diagrama de Karnaugh de tres variables para expresiones en forma de maxterms.Dibujar cuatro 1 en el diagrama para la expresión booleana en maxterms obtenida en elProblema 5.33. Agrupar adecuadamente los 1 del diagrama.So·lución:

Véase Figura 5.40.

Figura 5.40. Solución deldiagrama de maxterms.

5.35. Escribir la expresión booleana simplificada basada en el diagrama de Karnaugh del Proble-ma 5.34.

Solución:(A + B) . (B + C) = y

5.36. Escribir la expresión booleana no simplificada en forma de producto de sumas para la tabla deverdad de la Figura 5.41.

Solución:(A + B + e + D) . (A + B + e + D) . (A + B + C + D) . (A + B + e + D) . (A + B + C + D) = Y


A B e D y A B e D y

o o o o o 1 o o o oo o o 1 o 1 o o 1 1o o 1 o o 1 o 1 o oo o 1 1 1 1 o 1 1 1o 1 o o 1 1 1 o o 1o 1 o 1 1 1 1 o 1 1o 1 1 o 1 1 1 1 o 1o 1 1 1 1 1 1 1 1 1

Figura 5.41.



5.37. Dibujar un diagrama de Karnaugh de cuatro variables del tipo producto de sumas. Colocarcinco 1 en el diagrama que correspondan a la expresión booleana desarrollada en el Problema 5.36.Agrupar adecuadamente los 1 del diagrama.


A+B

,~ .:,..(1) 1

rl CI' i'/t

Figura 5.42. Solución del diagramade Karnaugh de maxterms.

5.38. Escribir la expresión booleana simplificada en forma de producto de sumas basada en eldiagrama de Karnaugh del Problema 5.37.

Solución:(A + B + C) . (B + D) = Y

5.10. TERMINO S IRRELEVANTESEN LOS DIAGRAMAS DE KARNAUGH

Considerar la tabla de números BCD (8421) de la Figura 5.43. Observar que los númerosbinarios del 0000 al 1001 de la tabla se utilizan para representar los números decimales delO al 9. Por conveniencia, la tabla se completa con la sección sombreada, que muestra otrasposibles combinaciones de las variables D, e, B y A. Estas seis combinaciones (1010, 1011,1100,1101,1110 Y 1111) no las utiliza el código BCD. Estas combinaciones se denominanirrelevantes (don't cares) cuando se ponen en un diagrama de Karnaugh. Los términosirrelevantes pueden tener algún efecto al simplificar cualquier diagrama lógico que puedaconstruirse.

Suponer un problema donde se indica que una luz de aviso debe encenderse (ON)cuando la cuenta BCD alcance 1001 (9 decimal); véase la tabla de verdad de la Figura 5.44.En la columna de salida (Y) de la tabla de verdad aparece un 1 detrás de la entrada 1001~La expresión booleana para esta tabla (para la sección no sombreada) es D . e .13 . A = Y,que se indica a la derecha de la tabla. Las combinaciones «no utilizadas» de la secciónsombreada de la tabla de verdad pueden tener algún efecto en este problema. En laFigura 5.45b se dibuja un diagrama de Karnaugh. El 1 del término D . e .13 . A se pone en

Núm

D

8

oOOOOOOOII111111

Figura!

el diagranponen Cal

contiene Ilas X enque solanagrupacióexpresión


car.36.

n el

ON)5.44.IOO(= Y,ciónn lae en


Número BCD (8421)Decimal

D e B A equivalente

8 4 2 l

O O O O OO O O 1 1O O l O 2O O 1 1 3O 1 O O 4O 1 O 1 5O 1 1 O 6O 1 1 1 71 O O O 81 O O l 91 O 1 O no se usa1 O 1 1 no se usa1 1 O O no se usa1 1 O 1 no se usa1 1 1 O no se usa1 1 1 1 no se usa

Figura 5.43. Tabla de números BeD.

Entradas Salida

D e B AY

8 4 2 l

O O O O OO O O 1 OO O 1 O OO O 1 1 OO I O O OO 1 O I OO 1 1 O OO 1 1 1 O1 O O O O1 O O 1 11 O 1 O X1 O 1 1 X1 1 O O X1 1 O 1 X1 1 1 O X1 1 1 1 X

Figura 5.44.

el diagrama. Los seis términos irrelevantes (don't cares) -X de la tabla de verdad- seponen como X en el diagrama. Una X en el diagrama significa que el cuadrado que lacontiene puede tener un 1 o un O. A continuación hay que agrupar los 1 adyacentes. Comolas X en el diagrama pueden considerarse 1, se pueden agrupar el 1 y tres X. Recordarque solamente se pueden realizar grupos de dos, cuatro u ocho 1 y X adyacentes. Laagrupación contiene cuatro cuadrados, que eliminan dos variables (B y C), obteniéndose laexpresión booleana simplificada D . A = Y de la Figura 5.45c.

D·C·jj·A=Y(a) Expresión booleana no simplificada

D· A = Y(b) Expresión booleana simplificada

c» e De· De· fj

,4'B

x

x x

íx x\

\....,1 ~

A·B

A·jj

Figura 5.45. Utilización de un diagrama.

(e) Diagrama



Como se dijo anteriormente, las combinaciones no utilizadas de una tabla de verdad sedenominan irrelevantes. Se indican con X en los diagramas de Karnaugh. La inclusión delos términos irrelevantes (X) en las agrupaciones de los diagramas ayuda a simplificar lasexpresiones booleanas,

PROBLEMAS RESUELTOS

5.39. Escribir la expresión booleana simplificada, en forma de minterms, para la tabla de verdad BCDde la Figura 5.46.

Solución:D: e -B - A + D - e- B - A = Y


D e B A D e B AY Y

8 4 2 1 8 4 2 1

o o o o o o 1 o 1 oo o o 1 o o 1 1 o oo o 1 o o o 1 1 1 oo o 1 1 o 1 o o o 1o 1 o o o 1 o o 1 1

c» e-D C-D C-f5

A-B

r ~

x x

x x

~:Y

A-B

A-jj

Figura 5.46.Figura 5.47. Solución del

diagrama de Karnaugh.

5.40. Dibujar un diagrama de Karnaugh de cuatro variables para expresiones en minterms. Dibujaren el diagrama dos 1 y seis X (para los irrelevantes), basándose en la tabla de verdad de laFigura 5.46_ Agrupar adecuadamente los 1 y X del diagrama.


5.41. Escribir la expresión booleana simplificada basada en el diagrama de Karnaugh del Proble-ma 5.40.

Solución:D=Y

5.11. DIAGRAMAS DE KARNAUGH CON CINCO VARIABLES

Para resolver problemas lógicos con cinco variables puede utilizarse un diagrama de Kar-naugh tridimensional. El diagrama utilizado para simplificar expresiones booleanas conminterms de cinco variables se muestra en la Figura 5.48c. Observar que el plano superior (E)

y el inferiorSección 5.8.utilizando Ul

Considen

(a)

(b) ExpresiórA .s..

(e) Dibujar y

(d) ExpresiórA-jj- (


ees

D

el

jarla

le-

ar-anE)


y el inferior (E) son réplicas del diagrama de minterms de cuatro variables utilizado en laSección 5.8. El procedimiento utilizado para simplificar una expresión lógica en mintermsutilizando un diagrama de Karnaugh de cinco variables es como los usados anteriormente.

Considerar la tabla de verdad con cinco variables de la Figura 5.48a. El primer paso en

(a)Entradas Salida Entradas Salida

A B e D E Y A B e D E Y

o o o o o o l o o o o lo o o o l o 1 o o o 1 1o o o 1 o 1 1 o o 1 o oo o o 1 1 1 1 o o 1 1 oo o 1 o o o 1 o 1 o o oo o 1 o 1 o 1 o 1 o 1 oo o 1 1 o o 1 o 1 1 o 1o o 1 1 1 o 1 o 1 1 1 oo 1 o o o o 1 1 o o o oo 1 o o 1 o 1 1 o o 1 oo 1 o 1 o 1 1 1 o 1 o oo 1 o 1 1 1 1 1 o 1 1 oo 1 1 o o o 1 1 1 o o oo 1 1 o 1 o 1 1 1 o 1 oo 1 1 1 o o 1 1 1 1 o oo 1 1 1 1 o 1 1 1 1 1 o

(b) Expresión en minterms no simplificada.A- 13 - e D - E + A - 13 - C> D - E + A - B - e- D - E + A -B - e- D - E + A - 13 - e- fj - E +

+A-13-C-fj-E+A-13-CD-E= y

(e) Dibujar y agrupar los 1 en el diagrama.

CD CD CD c15

c15c15 CD~--~~~----r---~E

(d) Expresión en minterms simplificada.A-13-c-fj+A-C-D+A-j3-CD-E= y

Figura 5.48. Solución al diagrama de Karnaugh de cinco variables.



la simplificación es escribir la expresión booleana en minterms. En la Figura 5.48b aparecela expresión booleana sin minimizar. Una agrupación de cinco variables mediante laoperación AND se escribe para cada 1 de la columna Y de la tabla de verdad. El segundopaso es escribir 1 (unos) en el diagrama de cinco variables. En el diagrama de la Figura 5.48cse escriben siete 1 (unos). Cada 1 en el diagrama representa una agrupación AND detérminos de la expresión no simplificada en minterms. El tercer paso es buscar gruposadyacentes de 1. Se encierran en círculos grupos adyacentes de ocho, cuatro o dos 1. Lasagrupaciones se han dibujado en la Figura 5.48c. La agrupación mayor contiene cuatro 1 yforma un cilindro entre los planos superior e inferior del diagrama. La agrupación máspequeña contiene dos 1 y forma el cilindro inferior izquierdo de la Figura 5.48c. El 1 aisladoen el extremo inferior del diagrama no tiene ningún 1 adyacente a él en ninguno de losplanos E y E. El cuarto paso es eliminar variables. La agrupación mayor (cilindro) de laFigura 5.48c elimina las variables B y E dejando el término A . e D. La agrupación máspequeña (cilindro) contiene dos 1 y elimina la variable E dejando el término A . Jj . e .D.El 1 aislado del extremo inferior no está en ninguna agrupación y no permite simplificación.El quinto paso consiste en agrupar con la operación lógica OR los términos obtenidos. LaFigura 5.48d muestra esta agrupación, que es la expresión en minterms simplificada:A . Jj . e .D + A . e .D + A . B . e .D . E = y. La simplificación realizada en este ejem-plo es obvia si se comparan las dos expresiones booleanas de la Figura 5.48.

PROBLEMAS RESUELTOS

5.42. Escribir en minterms la expresión booleana no simplificada de la tabla de verdad de laFigura 5.49.



o o o o o o 1 o o o o oo o o o 1 o 1 o o o 1 1o o o 1 o 1 1 o o 1 o oo o o 1 1 1 1 o o 1 1 oo o 1 o o o 1 o 1 o o oo o 1 o 1 o 1 o 1 o 1 oo o 1 1 o 1 1 o 1 1 o oo o 1 1 1 1 1 o 1 1 1 oo 1 o o o o 1 1 o o o oo 1 o o 1 o 1 1 o o 1 1o 1 o 1 o 1 1 1 o 1 o oo 1 o 1 1 1 1 1 o 1 1 oo 1 1 o o o 1 1 1 o o oo 1 1 o 1 o 1 1 1 o 1 oo 1 1 1 o 1 1 1 1 1 o oo 1 1 1 1 1 1 1 1 1 1 o

Figura 5.49.

SoIuciA++

5.43. Dibujdienupara

SoIuciVé

5.44. EscrilProbl,

SoIuCÍo

A·

5.45. EscrilRes.


apareceante laegundoa 5.48cND degrupos1. Las

tro 1 yón másaisladode los

) de laión más. C. D.icación.idos, Lalificada:e ejem-

d de la

Saliday


Solución:A . n e D· E + A . Jj. e D· E + A . Jj. C- D· E + A . s c· D· E ++ A' B· e D· E + A· B· e D· E + A· B· c· D· E + A· B· C- D· E ++A·Jj·(;·J5·E+A·B·(;·J5·E= Y

5.43. Dibujar un diagrama de Karnaugh de cinco variables. Escribir diez 1 en el diagrama correspon-diente a la expresión booleana obtenida en el Problema 5.42. Dibujar las agrupaciones adecuadaspara agrupar los 1 del diagrama.


c15 CD CD c15

c15

Figura 5.50.

5.44. Escribir en minterms la expresión booleana simplificada basada en el diagrama de Karnaugh delProblema 5.43.

Solución:A·(;·J5·E+A·D= Y


5.45. Escribir una expresión booleana en forma de minterms para la tabla de verdad de la Figura 5.51.Res. A· Jj . e + A . B . (; + A . Jj . C + A . B . e = y.

Entradas Salida " Entradas Salida

A B e y A B e y

o o o o 1 o o 1o o 1 1 1 o 1 oo 1 o 1 1 1 o oo 1 1 o 1 1 1 1

Figura 5.51.



5.46. Dibujar un diagrama lógico AND-OR que realice la lógica especificada por la expresión booleanaobtenida en la Problema 5.45.Res. Véase Figura 5.52.

A ---_._--1 >o---.-=:=-r

B-+--+--+---i

C-+--+--1---1 >0--""""'--1

Figura 5.52. Circuito lógico AND-OR.

5.47. Escribir la expresión booleana en maxterms para la tabla de verdad de la Figura 5.5!.Res. (A + B + C)· (A + B + C)· (A + B + C)· (A + B + C) = y.

5.48. Dibujar el diagrama lógico OR-AND que realice la lógica especificada por la expresión booleanadesarrollada en el Problema 5.47.Res. Véase Figura 5.53.

Res.

5.50. Dibu.dos 1Agru¡Res.

ABC

5.5l. EscritA Karn¡lJ Res.E

A Y5.52. Utiliz:

B a su fE

Res.

A---~-------~~

B -+---+--+---1 >0-+--1

C--~-----i ~o_--~~_+~~

Figura 5.53. Circuito lógico OR-AND.

5.49. Utilizar el teorema de De Morgan para convertir la expresión booleana

(A + B + e + D) . (A + B + e + D) = Y

a su forma en minterms. Mostrar cada paso como en la Figura 5.15.

5.53. Dibu.Dibu:ProblRes.


1

na

na

Res. Expresión en maxterms

Primer paso

. Segundo paso

Tercer paso

Cuarto paso



(A + B + e + D) . (A + B + e + D) = Y

A-B'C-D+A'B'C'D

A ·B·CD+A ·B·CD

A-S·C·i5+A·S·C·i5Elimina la doble complementación

A·B·C·i5+A·B·C-i5=Y

5.50. Dibujar un diagrama de Karnaugh de cuatro variables para expresiones en minterms. Dibujardos 1 en el diagrama para los términos de la expresión en minterms obtenida en el Problema 5.49.Agrupar adecuadamente los 1 del diagrama.Res. Véase Figura 5.54.

C·fj C'D C-D C·fj

A·a

lec ¡¡:......---=-- [J)A·B

A·B

A·a

Figura 5.54. Diagrama de Karnaugh para minterms completo.

5.51. Escribir la expresión booleana simplificada en forma de minterms, basada en el diagrama deKarnaugh del Problema 5.50.Res. A' B ·15 = y.

5.52. Utilizar el teorema de De Morgan para convertir la expresión booleana A . B . e.D + A . B .e ·.D = Ya su forma de maxterms. Mostrar cada paso como en la Figura 5.15.Res. Expresión en minterms

Primer paso

Segundo paso

Tercer paso

Cuarto paso


A ·8· C·D+A ·B· C·D= y(A + fJ + (; + 15) . (A + B + (; + 15)

. (A + B + C + D) . (,4 + B + e + D)

(,4 + B + C + ÍJ) . (A + B + e + D)

Elimina la doble complementacion

(A + B+ e + D)· (A + B + e + D) = Y

5.53. Dibujar un diagrama de Karnaugh de cuatro variables para expresiones en forma de maxterms.Dibujar dos 1 en el diagrama para los términos de la expresión en maxterms obtenida en elProblema 5.52. Agrupar adecuadamente los 1 del diagrama.Res. Véase Figura 5.55.



A +B 1

5.57. DiblRes.

A+B

Figura 5.55. Diagrama demaxterms completo.

5.54. Escribir la expresión booleana simplificada en forma de maxterms, basada en el diagrama deKarnaugh del Problema 5.53.Res. A + e + D = Y.

5.58. DibudebeRes.

5.55. Dibujar un circuito lógico AND-OR para la expresión booleana A . B + C . D + E + F = y.Res. Véase Figura 5.56.

A------lr--,

E5.59. La ló

B----l

eD---~

F Res.

Figura 5.56. Circuito lógico ANO-OR.5.60. Escrit

de ve]Res.5.56. Dibujar el circuito lógico NAND para el circuito AND-OR del Problema 5.55. El circuito

NAND deberá realizar la lógica de la expresión A . B + C . D + E + F = y.Res. Véase Figura 5.57.

A-------1

B-----i

eD-----L ..._--'

E----------~r-~F-------------q

Figura 5.57. Circuito lógico NANO.


A + B 1

A +,8 1

Figura 5.55. Diagrama de maxterms completo.

5.54. Escribir la expresión booleana simplificada en forma de maxterms, basada en el diagrama de Karnaugh del Problema 5.53.

Res. A + e + D = Y.

5.55. Dibujar un circuito lógico AND-OR para la expresión booleana A . B + (; . D + E + F = y. Res. Véase Figura 5.56.

A-----I

B-----I

e

D---~_./

E

F


5.56. Dibujar el circuito lógico NAND para el circuito ANI?-OR del Pr~blema 5.55. El circuito NAND deberá realizar la lógica de la expresión A . B + e . D + E + F = Y. Res. Véase Figura 5.57.

A-----i

B----i

e

D----I

E----------~---% F-----------~

Figura 5.57. Circuito lógico NANO.


de

Y.

uito


5.57. Dibujar un circuito lógico OR-AND para la expresión booleana A . (13+ C) . 15 . E = Y.Res. Véase Figura 5.58.

A

B;¡ . (8 + el . D . E = Ye----;'

D

E---------~Figura 5.58. Circuito lógico OR-AND.

5.58. Dibujar un circuito lógico NOR para el circuito OR-AND del Problema 5.57. El circuito NORdeberá realizar la lógica de la expresión A . (13+ C) . i5 . E = Y.Res. Véase Figura 5.59.

A ----------,

B

A . (8 +- e) . fj . E = Ye------/D----------'E

Figura 5.59. Circuito lógico NOR.

5.59. La lógica NOR puede sustituirse fácilmente por circuitos (AND-OR, OR-AND).Res. La lógica NOR puede ser sustituida por circuitos OR-AND.

5.60. Escribir expresiones booleanas no simplificadas, en forma de suma de productos, para la tablade verdad de la Figura 5.60.Res. A ·8· C.1'5+A ·8· C1'5+fl.B· C1'5 +A ·13·(:·1'5+ A ·B·C1'5·+ A-B·(:·1'5 + A ·B· C1'5= Y.


A B e D y A B e D y

o o o o 1 1 o o o 1o o o 1 o 1 o o 1 oo o 1 o 1 1 o 1 o 1o o 1 1 o 1 o 1 1 oo 1 o o o 1 1 o o 1o 1 o 1 o 1 1 o 1 oo 1 1 o 1 1 1 1 o 1o 1 1 1 o 1 1 1 1 o

Figura 5.60.



5.61. Dibujar un diagrama de Karnaugh de cuatro variables para expresiones en forma de minterms.Dibujar siete 1 en el diagrama correspondiente a la expresión booleana obtenida en el Pro-blema 5.60. Agrupar adecuadamente los 1 del diagrama.Res. Véase Figura 5.6l.

5.62. Escribir la expresión booleana simplificada, en forma de minterms, basada en el diagrama deKarnaugh del Problema 5.6l.Res. c· 15 + A . 15 + B . 15 = y.

5.63. Escribir la expresión booleana no simplificada, en forma de producto de sumas, para la tablade verdad de la Figura 5.60.Res. (A + B + e + 15) . (A + B + e + 15) . (A + B + e + D) . (A + B + C + 15) . (A + B + e + 15) .

. (A + B + e + 15) . (A + B + e + 15) . (A + B + C + 15) . (A + B + e + 15) = y.

5.64. Dibujar un diagrama de Karnaugh de cuatro variables para expresiones en maxterms. Dibujarnueve 1 en el diagrama correspondiente a la expresión booleana obtenida en el Problema 5.63.Agrupar adecuadamente los 1 del diagrama.Res. Véase Figura 5.62.

c·15 C'D CD c15

A+B 1~

(1 0 1

1 1

1 1)

Figura 5.61. Diagramacompletode minterms.

Figura 5.62. Diagrama completode maxterms.

5.65. Escribir la expresión booleana, simplificada en forma de maxterms, basada en el diagrama deKarnaugh del Problema 5.64.Res. (A + B + C) . D = y.

5.66. La forma simplificada en forma de (maxterms, minterms) de la expresión booleana es elcircuito más fácil de implementar para la tabla de verdad de la Figura 5.60.Res. La expresión en forma de maxterms (A + B + C) . D = y parece que es más sencilla de implementar

con puertas lógicas que la expresión en forma de minterms C . D + A . D + B . D = Y.

5.67. Diseñar un circuito lógico cuya salida sea 1 cuando aparezcan en las entradas los números pares(decimales O, 2, 4, 6, 8). La Figura 5.63 es la tabla de verdad BCD (8421) que hay que utilizaren este problema. Escribir la expresión booleana no simplificada en forma de minterms para latabla de verdad.Res. D· (; . B . A + 15 . (; . B . A + D . C . B . A + D . C . B . A + D . (; . B . A = y. Esta expresión re-

presenta los 1 de la columna Y de la tabla de verdad. Se pueden considerar y dibujar en el diagramaotros seis grupos de términos irrelevantes (X).

5.68. Dibuja]DibujaJde la FRes. V

Figur

5.69. EscribiIma5.6iRes. A

5.70. Escribima ó.ó:Res. A

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5.71. En estecombinlógicos.Res. A

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D e B A D e B AY Y

8 4 2 I 8 4 2 I

o o o o 1 1 o o o 1o o o 1 o 1 o o 1 oo o 1 o 1 1 o 1 o Xo o 1 1 o 1 o 1 1 Xo 1 o o 1 1 1 o o xo 1 o 1 o 1 1 o 1 Xo 1 1 o 1 1 1 1 o Xo 1 1 1 o 1 1 1 1 X

Figura 5.63. Tabla de verdad con términos irrelevantes.

5.68. Dibujar un diagrama de Kamaugh de cuatro variables para expresiones en forma de minterms.Dibujar cinco 1 y seis X (para los irrelevantes) en el diagrama, basándose en la tabla de verdadde la Figura 5.63. Agrupar adecuadamente los 1 y X del diagrama.Res. Véase Figura 5.64.

c» C'D C-D c-fj

A·Y 1 1 X ~

1 X X 1

X X

X

A'B

A·B

A·Y

Figura 5.64. Diagrama completo de minterms utilizando términos irrelevantes.

5.69. Escribir la expresión booleana simplificada, basada en el diagrama de Kamaugh del Proble-ma 5.68.Res. A = y.

5.70. Escribir la expresión booleana simplificada basada en el diagrama de Kamaugh del Proble-ma 5.68, sin utilizar los términos irrelevantes para la simplificación.Res. A· D + A . jj . e = y. El uso de los términos irrelevantes ayuda enormemente en la simplificación

de este problema, ya que su utilización reduce la expresión a A = y.

5.71. En este capítulo se utilizaron puertas lógicas individuales para simplificar problemas lógicoscombinacionales. Citar los Cl más complejos utilizados para la simplificación de los circuitoslógicos.Res. Algunos CI utilizados para simplificar problemas lógicos combinacionales son selectores de datos (mul-

tiplexores), decodificadores, PLAs, ROMs y PROMs.



5.72. Escribir en minterms la expresión booleana no simplificada de la tabla de verdad de la Fi-gura 5.65.Res. A· 13 . e .15 . E + A . 13 . e .D . E + A . B . e .15 . E + A . B . e .D . E +

+ A . B· e D· E + A . B· (;. D· E + A . B· C- D· E + A . B· C- D· E = Y.

Entradas 'Salida. Entradas Salida


o o o o o o 1 o o o o oo o o o 1 o 1 o o o 1 oo o o l o o 1 o o 1 o oo o o 1 1 o l o o 1 1 oo o 1 o o o 1 o 1 o o oo o 1 o 1 1 1 o 1 o 1 oo o 1 1 o o 1 o l 1 o oo o l 1 1 1 1 o 1 1 1 oo 1 o o o o 1 1 o o o oo 1 o o 1 o 1 1 o o 1 oo 1 o 1 o o 1 1 o 1 o 1o 1 o 1 1 o 1 1 o 1 1 1o 1 1 o o o 1 1 1 o o oo 1 l o 1 1 1 1 1 o 1 oo 1 1 1 o o 1 1 1 1 o 1o 1 1 1 1 1 1 1 1 1 1 1

Figura 5.65.

5.73. Dibujar un diagrama de Karnaugh de cinco variables. Escribir ocho 1 en el diagrama correspon-diente a la expresión booleana obtenida en el Problema 5.72. Dibujar los bucles adecuados paraagrupar los 1 del diagrama.Res. Véase Figura 5.66.

r» CD CD cl5

cl5 CD CD cl5

Figura 5.66.

5.74. Escribir en minterms la expresión booleana simplificada basada en el diagrama de Karnaugh delProblema 5.73.Res. A· B . D + A . e .E = Y.

el

6.1. INl

La creciencircuitos icircuitos (un sistem:fácilmente

Los efabrican adiscretos.integradosefecto carcomplemesemicondi

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1. SS

3. LS

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Capítulo 6

CIRCUITOS INTEGRADOS TTL Y CMOS:CARACTERISTICAS E INTERFACES

6.1. INTRODUCCION

La creciente popularidad de los circuitos integrados se debe, en parte, a la disponibilidad decircuitos integrados (el) a bajo precio. Los fabricantes han desarrollado muchas familias decircuitos digitales integrados (el) -grupos que pueden ser utilizados juntos para construirun sistema digital-. Los el de una familia se dice que son compatibles, y pueden conectarsefácilmente entre sí.

Los el digitales pueden dividirse en bipolares o unipolares. Los el digitales bipolares sefabrican a partir de elementos comparables a los transistores bipolares, diodos y resistoresdiscretos. La familia TTL es la más popular de los el que usan tecnología bipolar. Los elintegrados unipolares se fabrican a partir de elementos comparables a los transistores deefecto campo de puerta aislada (IGFET). La familia eMOS (metal-óxido semiconductorcomplementario) es un grupo de el ampliamente usado basado en la tecnología metal-óxidosemiconductor (MOS).

Los fabricantes, a veces, agrupan los circuitos integrados por su complejidad. La comple-jidad de los el se define como sigue:

l. SSI (pequeña-escala de integración):Número de puertas:Dispositivos digitales típicos:

2. MSI (media-escala de integración):Número de puertas:Dispositivos digitales típicos:

menos de 12puertas y flip-flops

de 12 a 99sumadores, contadores, decodificadores,

codificadores, multiplexores, demultiplexoresy registros

3. LSI (alta-escala de integración):Número de puertas:Dispositivos digitales típicos:

de 100 a 9.999relojes digitales, chips pequeños de memoria,

calculadoras

4. VLSI (muy alta-escala de integración):Número de puertas: de 10.000 a 99.999Dispositivos digitales típicos: microprocesadores, chips grandes de memoria,

calculadoras avanzadas

Capítulo 6

CIRCUITOS INTEGRADOS TTL Y CMOS: CARACTERISTICAS E INTERFACES

6.1. INTRODUCCION

La creciente popularidad de los circuitos integrados se debe, en parte, a la disponibilidad de circuitos integrados (el) a bajo precio. Los fabricantes han desarrollado muchas familias de circuitos digitales integrados (el) - grupos que pueden ser utilizados juntos para construir un sistema digital- o Los el de una familia se dice que son compatibles, y pueden conectarse fácilmente entre sí.

Los el digitales pueden dividirse en bipolares o unipolares. Los el digitales bipolares se fabrican a partir de elementos comparables a los transistores bipolares, diodos y resistores discretos. La familia TTL es la más popular de los el que usan tecnología bipolar. Los el integrados unipolares se fabrican a partir de elementos comparables a los transistores de efecto campo de puerta aislada (lGFET). La familia eMOS (metal-óxido semiconductor complementario) es un grupo de el ampliamente usado basado en la tecnología metal-óxido semiconductor (MOS).

Los fabricantes, a veces, agrupan los circuitos integrados por su complejidad. La complejidad de los el se define como sigue:

1. SSI (pequeña-escala de integración): Número de puertas: Dispositivos digitales típicos:

2. MSI (media-escala de integración): Número de puertas: Dispositivos digitales típicos:

3. LSI (alta-escala de integración): Número de puertas: Dispositivos digitales típicos:

menos de 12 puertas y flip-flops

de 12 a 99 sumadores, contadores, decodificadores,

codificadores, multiplexores, demultiplexores y registros

de 100 a 9.999 relojes digitales, chips pequeños de memoria,

calculadoras

4. VLSI (muy alta-escala de integración): Número de puertas: de 10.000 a 99.999 Dispositivos digitales típicos: microprocesadores, chips grandes de memoria,

calculadoras avanzadas

117



5. ULSI (ultra alta-escala de integración):Número de puertas: sobre 100.000Dispositivos digitales típicos: microprocesadores avanzados

El diseñador de circuitos digitales dispone de muchas familias CI digitales, algunasde ellas se mencionan a continuación:

l. Familias bipolares:

RTL lógica de resistencia-transistorDTL lógica de diodo-transistorTTL lógica de transistor-transistor

(tipos: TTL estándar, TTL de baja potencia, TTL de alta velocidad,TTL Schottky, TTL Schottky avanzada de baja potencia,TTL Schottky avanzada)

ECL lógica de emisores acoplados(también llamada CML, lógica en modo de corriente)

HTL lógica de alto umbral(también llamada HNIL, lógica de alta inmunidad al ruido)

IIL lógica de inyección integrada.

2. Familias MOS:

PMOSNMOSCMOS

metal-óxido semiconductor canal Pmetal-óxido semiconductor canal Nmetal-óxido semiconductor complementario

Las tecnologías TTL y CMOS son utilizadas comúnmente para fabricar circuitosintegrados SSI y MSI. Estos circuitos incluyen dispositivos funcionales como puertaslógicas, Ilip-flops, codificadores y decodificadores, multiplexores, cerrojos y registros. Losdispositivos MOS (PMOS, NMOS y CMOS) dominan en la fabricación de dispositivos LSIy VLSI. NMOS es especialmente popular en los microprocesadores y en las memorias.CMOS es popular en aplicaciones de muy baja potencia tales como calculadoras, relojesde pulsera y computadoras alimentadas por baterías.

6.2. TERMINOS DE LOS el DIGITALES

Los diversos términos que aparecen en la literatura de los fabricantes de CI le sirven altécnico para utilizar y comparar las familias lógicas. En esta sección se comentarán algunosde los términos más importantes y característicos de los Cl.

¿Cómo se define un O lógico (BAJO) o un 1 lógico (ALTO)? La Figura 6.1a muestraun inversor (como el 7404) de la familia TTL de Cl. El fabricante especifica que, para queopere adecuadamente, una entrada en BAJA debe variar desde tierra a 0.8 V. De igualforma, una entrada en ALTA debe variar de 2.0 a 5.0 V. La porción no sombreada de laFigura 6.1a entre 0.8 y 2.0 V en la parte de la entrada es la región prohibida. Una tensiónde entrada de 0.5 V sería una entrada BAJA, mientras que una entrada de 2.6 V sería unaentrada ALTA. Una entrada de 1.5 V daría resultados impredecibles y se considera unaentrada prohibida. La región prohibida también puede llamarse región indefinida o deincertidumbre.

GN

Las saFigura 6.1Una saliaALTA de]menor terde la Figu

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5. ULSI (ultra alta-escala de integración): Número de puertas: sobre 100.000 Dispositivos digitales típicos: microprocesadores avanzados

El diseñador de circuitos digitales dispone de muchas familias CI digitales, algunas de ellas se mencionan a continuación:

l. Familias bipolares:

RTL lógica de resistencia-transistor DTL lógica de diodo-transistor TTL lógica de transistor-transistor

(tipos: TTL estándar, TTL de baja potencia, TTL de alta velocidad, TTL Schottky, TTL Schottky avanzada de baja potencia, TTL Schottky avanzada)

ECL lógica de emisores acoplados (también llamada CML, lógica en modo de corriente)

HTL lógica de alto umbral (también llamada HNIL, lógica de alta inmunidad al ruido)

IIL lógica de inyección integrada.

2. Familias MOS:

PMOS NMOS CMOS

metal-óxido semiconductor canal P metal-óxido semiconductor canal N metal-óxido semiconductor complementario

Las tecnologías TTL y CM OS son utilizadas comúnmente para fabricar circuitos integrados SSI y MSl. Estos circuitos incluyen dispositivos funcionales como puertas lógicas, flip-flops, codificadores y decodificadores, multiplexores, cerrojos y registros. Los dispositivos MOS (PMOS, NMOS y CMOS) dominan en la fabricación de dispositivos LSI y VLSl. NMOS es especialmente popular en los microprocesadores y en las memorias. CMOS es popular en aplicaciones de muy baja potencia tales como calculadoras, relojes de pulsera y computadoras alimentadas por baterías.

6.2. TERMINO S DE LOS el DIGITALES

Los diversos términos que aparecen en la literatura de los fabricantes de CI le sirven al técnico para utilizar y comparar las familias lógicas. En esta sección se comentarán algunos de los términos más importantes y característicos de los Cl.

¿Cómo se define un O lógico (BAJO) o un 1 lógico (ALTO)? La Figura 6.1a muestra un inversor (como el 7404) de la familia TTL de CI. El fabricante especifica que, para que opere adecuadamente, una entrada en BAJA debe variar desde tierra a 0.8 V. De igual forma, una entrada en ALTA debe variar de 2.0 a 5.0 V. La porción no sombreada de la Figura 6.1a entre 0.8 y 2.0 V en la parte de la entrada es la región prohibida. Una tensión de entrada de 0.5 V sería una entrada BAJA, mientras que una entrada de 2.6 V sería una entrada ALTA. Una entrada de 1.5 V daría resultados impredecibles y se considera una entrada prohibida. La región prohibida también puede llamarse región indefinida o de incertidumbre.


CIRCUITOS INTEGRADOS TTL Y CMOS: CARACTERISTICAS E INTERFACES 119

Tensión de entrada Tensión de salida::~m~ ,///////////////////n;r- + 5

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OS

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(a) Niveles de tensión TTL de entrada y salida

Tensión de entrada+10 V

Tensión de salida

9.95 V ~{;;ZtfoT+lOV

CMOS

1-

7V f-

+5 V

3V

1--{>- 1-- +5 V

GND0.05 V ~MOS BAJO t

c.c.c.rUVZ222Z?Z?? GND

(b) Niveles de tensión CMOS de entrada y salida

Figura 6.1. Definiciones lógicas de ALTO y BAJO.

Las salidas esperadas se muestran en la palie derecha del inversor TTL mostrado en laFigura 6.1a. Una salida BAJA normalmente es de 0.1 V, pero también puede ser de 0.4 V.Una salida ALTA normalmente es de 3.5 V, pero también puede ser de 2.4 V. La salidaALTA depende del valor de la resistencia de carga en la salida. A mayor corriente de carga,menor tensión ALTA de salida. La porción no sombreada en la parte de la tensión de salidade la Figura 6.1a es la región prohibida.

Observar las diferencias en la definición de los niveles ALTO de entrada y salida enla Figura 6.1a. La entrada ALTA se define mayor que 2.0 V, mientras que la salida ALTAes mayor que 2.4 V. La razón de esta diferencia es proporcionar inmunidad al ruido -lainsensibilidad del circuito digital a señales eléctricas no deseadas-o La entrada BAJA esmenor que 0.8 V y la salida BAJA es como máximo 0.4 V. De nuevo, este margen es paraasegurar que no se introduzca ruido no deseado en el sistema digital.

Los rangos de tensión que definen los niveles ALTO y BAJO son diferentes para cadafamilia lógica. Por comparación, las tensiones de entrada y salida para un inversor CMOStípico se dan en la Figura 6.1b. En este ejemplo el fabricante especifica que la salida ALTAestará próxima a la tensión de alimentación (unos +9.95 V). Una salida BAJA estará a0.05 V del potencial de tierra (GND). Los fabricantes también especifican que un CI CMOS



considera como ALTA cualquier tensión de entrada de + 7 V a + 10 V. La Figura 6.1 btambién contempla que un CI CMOS considere como BAJA cualquier tensión de GNDa +3 V.

Los CI CMOS tienen una amplia oscilación en las tensiones de salida, aproximándose aambos extremos de la fuente de alimentación (GND y + 10 V en este ejemplo). Los CICMOS también tienen una buena inmunidad al ruido. Estas características, junto con elbajo consumo de potencia, son las ventajas de los CMOS sobre los TTL.

A causa de las altas velocidades de operación de muchos circuitos digitales, los retardosde conmutación interna son importantes. La Figura 6.2 muestra las formas de onda de laentrada y salida de un circuito inversor. En el punto a del diagrama, la entrada va del nivelBAJO al ALTO (O a 1). Un corto tiempo después, la salida del inversor va del nivel ALTOal BAJO (1 a O). El tiempo de retardo, tpLH, se denomina retardo de propagación del inversor.Este retardo de propagación puede ser de unos 20 nanosegundos (ns) para un inversorTTL estándar. En el punto b de la Figura 6.2, la entrada va del nivel ALTO al BAJO.Un instante posterior la salida va del nivel BAJO al ALTO. El retardo de propagación(tPHd es ahora de unos 15 ns para este inversor estándar TTL. Observar que el retardo depropagación puede ser diferente para la transición de entrada L a H que para la H a L.Algunas familias de CI tienen retardos de propagación más cortos, lo que las hace másadaptables en operaciones de alta velocidad. Los retardos de propagación varían desde unvalor medio bajo, en torno a 1.5 ns, para la familia TTL Schottky avanzada hasta un valormedio alto, de 125 ns, para la familia HTL de CI.

a b

Entrada --1 \I II Tiempo (ns)---- II '\ I kSalida I II II I I II I I I'-v-' '-v-'tpLH tpHL

::::20os ::::15 os

'----- O

O

Figura 6.2. Formas de onda que muestran los retardosde propagación para un inversor estándar TTL.

Los CI CMOS se caracterizan por su baja velocidad (retardos de propagación elevados).Un tipo común de CI CMOS puede tener un retardo de propagación de 25 a 100 ns,dependiendo del dispositivo. Sin embargo, una nueva subfamilia de CI CMOS de altavelocidad ha reducido los retardos de propagación. Por ejemplo, el inversor CMOS 74HC04tiene un retardo de propagación de sólo 8 ns. Estos CI CM OS de alta velocidad hacen muchomás aconsejable la utilización de esta familia en aplicaciones de alta velocidad.

Los circuitos integrados se agrupan en familias porque son compatibles. La Figura 6.3amuestra el inversor TTL de la izquierda cargando al inversor de la derecha. En este casofluye una corriente convencional desde el dispositivo de carga hasta la puerta de control ytierra como se ilustra en la Figura 6.3a. Se dice que el inversor está absorbiendo (sinking) lacorriente. Esta corriente puede ser de unos 1.6 mA (miliamperios) para una simple cargaTTL. Observar la dirección de la corriente de absorción.

CuandoFigura 6.3b.dispositivo I

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Cuando la salida del excitador TTL va al nivel ALTO, se crea la situación de laFigura 6.3b. En este caso fluye una corriente convencional desde el excitador hasta eldispositivo de carga como se ve en la figura. Se dice que el inversor está suministrando lacorriente. Esta corriente es bastante baja cuando se está excitando una simple carga (quizáunos 40 flA, microamperios) .

ALTO

Excitador CargaTTL TTL

~--;;~.;-!-__-t"--_A_L_T_O

(a) Corriente de absorción

ExcitadorTTL

1+5 V

1

CargaTTL+5 V

BAJO--------1

(b) Corriente de fuente

Figura 6.3.

Las posibilidades de conducción de corriente de las puertas lógicas varían de una familiaa otra. Como regla general, los el TTL pueden absorber más corriente que la que puedendar. Por ejemplo, una puerta TTL estándar, utilizada para controlar una carga, puedeabsorber hasta 16 mA, mientras que una puerta TTL Schottky de baja potencia puedeabsorber como máximo 8 mA.

Las corrientes de las salidas CMOS son aproximadamente las mismas cuando absorbeno dan corriente. Una puerta CMOS típica puede tener una capacidad de conducción deunos 0.5 mA. La alta velocidad de la serie CMOS de CI (como, por ejemplo, el 74HC02)tiene corrientes de absorción y de fuente de unos 4 mA.

Es común que las salidas de las puertas de los circuitos lógicos estén conectadas a lasentradas de otras puertas. La limitación de cuántas puertas pueden conectarse a una solasalida se denomina «Jan-out» (abanico de salida) del circuito lógico. El «fan-out» típico delos circuitos lógicos TTL es 10. Esto significa que a una salida TTL pueden conectarse hastadiez entradas TTL. La familia lógica CMOS tiene un fan-out de 50.

Una de las muchas ventajas de los CI sobre otros circuitos es su baja disipación depotencia. Sin embargo, unas familias de CI tienen menor disipación de potencia que otras.El consumo de potencia en la familia TTL estándar es de unos 10 miliwatios, mientras queen la familia TTL de baja potencia es de 1 m W por puerta. La familia CMOS se caracterizapor su extremado bajo consumo de potencia, por lo que se utiliza en productos transporta-bles, operados por batería.


Cuando la salida del excitador TTL va al nivel ALTO, se crea la situación de la Figura 6.3b. En este caso fluye una corriente convencional desde el excitador hasta el dispositivo de carga como se ve en la figura. Se dice que el inversor está suministrando la corriente. Esta corriente es bastante baja cuando se está excitando una simple carga (quizá unos 40/lA, microamperios).

ALTO

Excitador TTL

Carga TTL

(a) Corriente de absorción

Carga TTL +5 V

-------- BAJO 1

(b) Corriente de fuente

Figura 6.3.

Las posibilidades de conducción de corriente de las puertas lógicas varían de una familia a otra. Como regla general, los CI TTL pueden absorber más corriente que la que pueden dar. Por ejemplo, una puerta TTL estándar, utilizada para controlar una carga, puede absorber hasta 16 mA, mientras que una puerta TTL Schottky de baja potencia puede absorber como máximo 8 mA.

Las corrientes de las salidas CMOS son aproximadamente las mismas cuando absorben o dan corriente. Una puerta CM OS típica puede tener una capacidad de conducción de unos 0.5 mA. La alta velocidad de la serie CMOS de CI (como, por ejemplo, el 74HC02) tiene corrientes de absorción y de fuente de unos 4 mA.

Es común que las salidas de las puertas de los circuitos lógicos estén conectadas a las entradas de otras puertas. La limitación de cuántas puertas pueden conectarse a una sola salida se denomina «Jan-out» (abanico de salida) del circuito lógico. El «fan-out» típico de los circuitos lógicos TTL es 10. Esto significa que a una salida TTL pueden conectarse hasta diez entradas TTL. La familia lógica CMOS tiene un fan-out de 50.

Una de las muchas ventajas de los CI sobre otros circuitos es su baja disipación de potencia. Sin embargo, unas familias de CI tienen menor disipación de potencia que otras. El consumo de potencia en la familia TTL estándar es de unos 10 miliwatios, mientras que en la familia TTL de baja potencia es de 1 m W por puerta. La familia CMOS se caracteriza por su extremado bajo consumo de potencia, por lo que se utiliza en productos transportables, operados por batería.



PROBLEMAS RESUELTOS

6.1. Acudir a la Figura 6.1a. Una entrada de 2.2 V al inversor TTL es un (0, 1) lógico.

Solución:Una entrada de 2.2 Va un inversor TTL es una entrada de 1 lógico, porque está en el rango de ALTO.

6.2. Acudir a la Figura 6.la. Una salida de 2.2 V de un inversor TTL es una salida lógica .

Solución:Una salida de 2.2 V en un inversor TTL se define como una salida prohibida, provocada por un fallo

del CI o por una carga excesiva en la salida.

6.3. ¿Cuáles son los voltajes de salida típicos BAJO y ALTO en los circuitos TTL?

Solución:En un circuito TTL el voltaje típico de salida BAJO es 0.1 V Y el ALTO es de unos 3.5 V, pero el voltaje

de salida varía ampliamente con la carga.

6.4. Una entrada de 0.7 V podría considerarse como entrada (prohibida, ALTA, BAJA) aun dispositivo TTL.

Solución:Véase Figura 6.la. Una entrada de 0.7 V podría considerarse una entrada BAJA a un CI TTL.

6.5. El tiempo que tarda la salida de la puerta de un circuito lógico digital en cambiar de estadodespués de que haya cambiado la entrada se denomina .

Solución:El retardo de propagación es el tiempo que tarda en cambiar la salida después de que la entrada haya

cambiado de estado lógico. Véase Figura 6.2.

6.6. Los retardos de propagación en los modernos CI digitales se miden en (mili, micro,nano) segundos.

Solución:Los retardos de propagacion en los modernos CI digitales se miden en nanosegundos. Un nano-

segundo (ns) es 10-9 s.

6.7. El número de cargas en paralelo que pueden ser excitadas por una sola salida de un el digitales una característica llamada .

Solución:«Fan-out» es el número de cargas en paralelo que pueden ser excitadas por una salida de un CI digital.

6.8. La familia de el digitales (eMOS, TTL) se caracteriza por su bajo consumo de potencia.

Solución:La familia CMOS de CI digitales se caracteriza por su bajo consumo de potencia.

6.9. Acudir a la Figura 6.lh. Una entrada de 8.5 V al inversor eMOS es una entrada lógica de__ (0,1).

Solución:Una entrada de 8.5 V a un inversor CMOS es una entrada de I lógico porque está en el rango ALTO,

mostrado en la Figura 6.th.

6.10. AcO

So

Un

6.11. La

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6.12. Acfue

Sol

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6.13. AcenSol

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6.3. enLa famos1964. La j

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Solución:Las tensiones de salida típicas CMOS son muy próximas a los extremos de la fuente de alimentación.

UO. Un BAJO típico puede ser de unos O V (GND), y un ALTO de unos + 10 V.

6.11. La familia lógica (CMOS, TTL) se caracteriza por su buena inmunidad al ruido.

Solución:fallo La familia CMOS se caracteriza por su buena inmunidad al ruido.

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ALTO,


6.10. Acudir a la Figura 6.1 b. ¿Cuáles son los voltajes típicos de salida BAJO y ALTO en los circuitosCM OS?

6.12. Acudir a la Figura 6.4a. La puerta NAND se dice que tiene corriente' de (absorción,fuente) en el circuito lógico de la figura.

Solución:La salida de la puerta NAND mostrada en la Figura 6.4a está en BAJA. La puerta NAND se dice, por

tanto, que tiene corriente de absorción.

6.13. Acudir a la Figura 6.4b. El inversor se dice que tiene una corriente de (absorción, fuente)en el circuito lógico de la figura.

Solución:La salida del inversor mostrado en la Figura 6.4b está en ALTA. El inversor, por tanto, se dice que

tiene corriente de fuente.

H

H

(a) Puerta NAND excitando la entrada de un inversor

L

(b) Inversor excitando una entrada OR

Figura 6.4.

6.3. CIRCUITOS INTEGRADOS TTL

La famosa serie 7400 de circuitos lógicos TTL fue introducida por Texas Instruments en1964. La familia TTL de CI es todavía, probablemente, la más utilizada. En la familia TTLhay una gran variedad de circuitos integrados SSI y MSI.

A lo largo de los años se han realizado mejoras en los circuitos lógicos TTL, que hanconducido a subfamilias de CI de lógica transistor-transistor. Las siguientes seis subfamiliasestán actualmente disponibles en National Semiconductor Corporation:


6.10. Acudir a la Figura 6.1 b. ¿Cuáles son los voltajes típicos de salida BAJO y ALTO en los circuitos CM OS?

Solución:

Las tensiones de salida típicas CMOS son muy próximas a los extremos de la fuente de alimentación. Un BAJO típico puede ser de unos O V (GND), y un ALTO de unos + 10 V.

6.11. La familia lógica ___ (CMOS, TTL) se caracteriza por su buena inmunidad al ruido.

Solución:

La familia CMOS se caracteriza por su buena inmunidad al ruido.

6.12. Acudir a la Figura 6.4a. La puerta NAND se dice que tiene corriente de ___ (absorción, fuente) en el circuito lógico de la figura.

Solución:

La salida de la puerta NAND mostrada en la Figura 6.4a está en BAJA. La puerta NAND se dice, por tanto, que tiene corriente de absorción.

6.13. Acudir a la Figura 6.4b. El inversor se dice que tiene una corriente de ___ (absorción, fuente) en el circuito lógico de la figura.

Solución:

La salida del inversor mostrado en la Figura 6.4b está en ALTA. El inversor, por tanto, se dice que tiene corriente de fuente.

H

H

(a) Puerta NAND excitando la entrada de un inversor

L

(b) Inversor excitando una entrada OR

Figura 6.4.

6.3. CIRCUITOS INTEGRADOS TTL

La famosa serie 7400 de circuitos lógicos TTL fue introducida por Texas Instruments en 1964. La familia TTL de CI es todavía, probablemente, la más utilizada. En la familia TTL hay una gran variedad de circuitos integrados SSI y MSI.

A lo largo de los años se han realizado mejoras en los circuitos lógicos TTL, que han conducido a subfamilias de CI de lógica transistor-transistor. Las siguientes seis subfamilias están actualmente disponibles en National Semiconductor Corporation:



1. Lógica TTL están dar Marca de el típico: 7404 (función: seisinversores)

Marca de el típico: 74L04 (seis inversores)Marca de el típico: 74LS04 (seis inversores)

Figura 6de conrrimpedandisipaciépropagar

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2. Lógica TTL de baja potencia3. Lógica TTL Schottky de baja

potencia4. Lógica TTL Schottky5. Lógica TTL Schottky avanzada de

baja potencia6. Lógica TTL Schottky avanzada

Marca de el típico: 74S04 (seis inversores)Marca de CI típico: 74AL04 (seis inversores)

Marca de el típico: 74AS04 (seis inversores)

Las letras de código L, LS, S, ALS y AS se usan en medio del número de las series 7400para designar la subfamilia. Esto puede observarse en el listado de las marcas de el típicosde las diversas subfamilias TTL. Observar que no se usa ninguna letra de código especial enmedio de un el TTL estándar. Las sub familias con la letra de código S contienen un diodobarrera Schottky para incrementar la velocidad de conmutación. Algunas compañías tambiénusan la letra F (como en 74F04) para indicar un el TTL Schottky avanzado rápido (jast).

Debe observarse que las características de tensión de todas las subfamilias TTL son lasmismas: sus características de velocidad y potencia son distintas, y bajo ciertas condiciones,sustituir una familia por otra puede causar problemas. Por ejemplo, un técnico no cambiaríaun el inversor muy rápido 74S04 por el inversor mucho más lento el 74L04 de la subfamilialógica TTL de baja potencia.

Los detalles internos de la puerta NAND TTL están dar se muestran en la Figura 6.5.Según la descripción de National Semiconductor Corporation. La lógica TTL fue la primerafamilia introducida de circuitos integrados de lógica saturada; constituye el estándar de todaslas subfamilias posteriores. Ofrece una combinación de velocidad, consumo de potencia,fuente de salida y capacidad de absorción de corriente aconsejables para la mayoría de lasaplicaciones, y ofrece la mayor variedad de funciones lógicas. La puerta básica (véase

Entrada A ---,

Entrada B

Salida

130

Figura 6.5. Diagrama esquemático de una puerta estándar TTL NANO.(Cortesía de National Semiconductor Corporation.)

Los dide tempeoperan erserie mili!

La salse denom


1. Lógica TTL estándar

2. Lógica TTL de baja potencia 3. Lógica TTL Schottky de baja

potencia 4. Lógica TTL Schottky 5. Lógica TTL Schottky avanzada de

baja potencia 6. Lógica TTL Schottky avanzada

Marca de el típico: 7404 (función: seis inversores)

Marca de el típico: 74L04 (seis inversores) Marca de el típico: 74LS04 (seis inversores)

Marca de el típico: 74S04 (seis inversores) Marca de el típico: 74AL04 (seis inversores)

Marca de el típico: 74AS04 (seis inversores)

Las letras de código L, LS, S, ALS y AS se usan en medio del número de las series 7400 para designar la subfamilia. Esto puede observarse en el listado de las marcas de el típicos de las diversas subfamilias TTL. Observar que no se usa ninguna letra de código especial en medio de un el TTL estándar. Las sub familias con la letra de código S contienen un diodo barrera Schottky para incrementar la velocidad de conmutación. Algunas compañías también usan la letra F (como en 74F04) para indicar un el TTL Schottky avanzado rápido (jast).

Debe observarse que las características de tensión de todas las sub familias TTL son las mismas: sus características de velocidad y potencia son distintas, y bajo ciertas condiciones, sustituir una familia por otra puede causar problemas. Por ejemplo, un técnico no cambiaría un e l inversor muy rápido 74S04 por el inversor mucho más lento el 74L04 de la subfamilia lógica TTL de baja potencia.

Los detalles internos de la puerta NAND TTL estándar se muestran en la Figura 6.5 . Según la descripción de National Semiconductor eorporation. La lógica TTL fue la primera familia introducida de circuitos integrados de lógica saturada; constituye el estándar de todas las subfamilias posteriores. Ofrece una combinación de velocidad, consumo de potencia, fuente de salida y capacidad de absorción de corriente aconsejables para la mayoría de las aplicaciones, y ofrece la mayor variedad de funciones lógicas. La puerta básica (véase

Entrada A - - -,

130

Entrada B

Salida

Figura 6.5. Diagrama esquemático de una puerta estándar TTL NANO. (Cortesía de National Semiconductor Corporation.)


es)

00

la,lasase


Figura 6.5) caracteriza una configuración de entrada de emisores múltiples para velocidadesde conmutación rápidas y salida activa de «pull-up» que proporciona una fuente de bajaimpedancia que también mejora el margen al ruido y la velocidad del dispositivo. Ladisipación de potencia típica del dispositivo es de 10m W por puerta, y el retardo típico depropagación es de 10 ns cuando controla una carga de 15 pF por 400 ohmios.

Los diseñadores de lógica digital deben considerar dos factores importantes cuandoseleccionen una familia lógica. Estos factores son velocidad y consumo de potencia. En laFigura 6.6a las subfamilias TTL se clasifican de la mejor a la peor (de la más rápida a lamás lenta) según su velocidad, o retardo de propagación. Observar que la subfamilia Schottkyavanzada es la más rápida. En la Figura 6.6b las sub familias TTL están clasificadas porconsumo de potencia. Observar que la TTL de baja potencia es la mejor en consumo depotencia. Tanto la Schottky de baja potencia como la Schottky avanzada de baja potenciason excelentes subfamilias con bajo consumo de potencia y alta velocidad. Actualmente,estas dos familias son muy populares.

Velocidad Subfamilia TTL

Más rápida Schottky avanzada

1SchottkySchottky avanzada de baja potenciaSchottky de baja potenciaTTL están dar

Más lenta Baja potencia

(a) Subfamilias TTL clasificadas por velocidad

Consumo Subfamilia TTLde potencia

Bajo Baja potencia

1Schottky avanzada de baja potenciaSchottky de baja potenciaSchottky avanzadaTTL estándar

Alto Schottky

(b) Subfamilias TTL clasificadas por consumo de potencia

Figura 6.6.

Los dispositivos de la serie 7400 TTL se denominan CI comerciales; operan en un rangode temperatura de O a 70°C. La serie 5400 TTL tiene las mismas funciones lógicas, perooperan en un rango mayor de temperatura ( - 55 a 125°C); esta serie, a veces, se denominaserie militar de circuitos lógicos TTL. Los CI de la serie 5400 son más caros.

La salida de la puerta NAND de la Figura 6.5 está entre dos transistores (Q3 y Q4), yse denomina salida «totem pole». Para que la salida absorba la corriente (salida BAJA), el


transistor Q4 debe estar en «on» o saturado. Para una salida en ALTA, corno muestra laFigura 6.5, el transistor Q3 debe estar saturado, lo cual permite a la puerta NAND convertirseen una fuente de corriente. La mayoría de las puertas lógicas TTL tienen la salida de tipo«totem pole».

Algunos circuitos TTL tienen una salida en colector abierto, en la cual falta el transistorQ3 (véase Figura 6.5). Con este tipo de salida se utiliza un resistor de pull-up. Los resistoresde pull-up se conectan entre la salida y el raíl de + 5 V de la fuente de alimentación en elexterior de la puerta lógica.

Un tercer tipo de salida TTL, utilizada en algunos dispositivos, es la salida de tresestados. Hay tres posibles salidas (ALTA, BAJA, o de alta impedancia). La salida de tresestados se comentó cuando se explicó el buffer de tres estados.

Como regla general, las salidas de los dispositivos TTL no pueden conectarse entre sí.Esto es cierto para puertas con salidas totem poleo Si las salidas son de colector abierto o detres estados, pueden conectarse entre sí sin dañar a los circuitos.

Las marcas en los CI TTL varían con el fabricante. La Figura 6.7a muestra una marcacomún en un CI digital TTL. La patilla 1 se identifica con un punto, muesca o bandacoloreada en un extremo del CI. El logotipo del fabricante aparece en la parte superiorizquierda de la Figura 6.7a. En este ejemplo, el fabricante es National SemiconductorCorporation. El número de circuito es DM7408N. El número central (número genérico)

14 13 12 II 10 9 8

Vistasuperior

2 3 4 S 6 7

(a) Marcas en un CI TTL típico

DM 7408 N Código del fabricanteCódigo do! T JT T para encapsulamientofabncante de doble línea

Serie 7400 TTL Función del CI(tipo comercial) (puerta NAND en este ejemplo)

(b) Decodificación del número de serie de un CI TTL típico

SN74LS04N

(e) Marcas sobre otro CI TTL

Figura 6.7.

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es 74'08, que significa que es un CI TTL de cuatro puertas AND con dos entradas por puerta.El número de circuito (DM7408N) está decodificado en la Figura 6.7b. El prefijo (DM

en este ejemplo) es el código del fabricante. El número central es 7408 y está dividido. Laparte 74 indica que es un circuito comercial de la serie 7400. El 08 la función del CI (cuatropuertas AND de dos entradas en este ejemplo). El sufijo N es el código de fabricante paraun encapsulamiento del CI en doble línea -dual-in-line.

Considerar el CI de la Figura 6.7c. Ellogotipo representa Texas Instruments, el fabricante.La parte SN del número de circuito es un prefijo utilizado por Texas Instruments. El 74especifica que es un CI TTL de tipo comercial. LS significa que es un circuito digitalSchottky de baja potencia. El 04 especifica la función del CI (seis inversores en este ejemplo).La N final especifica un CI DIP.

Debe comprenderse otra característica de las entradas TTL. Las entradas desconectadasa una puerta TTL se dice que están en un «nivel ALTO flotante». En otras palabras,cualquier entrada TTL que se deja desconectada (flotante) se asumirá que está en un 1lógico.

PROBLEMAS RESUELTOS

6.14. Listar seis subfamilias TTL.

Solución:Las seis subfamilias TTL actualmente disponibles son TTL estándar, de baja potencia, Schottky de baja

potencia, Schottky, Schottky avanzada de baja potencia y Schottky avanzada.

6.15. Las características de (velocidad, tensión) de todas las subfamilias TTL son las mismas.

Solución:Las características de tensión de todas las subfamilias TTL son las mismas. Se muestran en la Figura 6.1a.

6.16. La primera familia lógica TTL se desarrolló en la década (de 1960, de 1970).

Solución:La primera familia lógica TTL fue desarrollada en 1964.

6.17. Cuando un diseñador selecciona una familia lógica, ¿qué dos características muy importantesdebe considerar?

Solución:Los diseñadores deben considerar las características de velocidad y consumo de potencia de diversas

familias lógicas en cualquier diseño.

6.18. ¿Qué subfamilia es la más rápida?

Solución:Acudir a la Figura 6.6a. La familia TTL Schottky avanzada proporciona los retardos de propagación

más bajos y, por tanto, las mejores características de velocidad.

6.19. Acudir a la Figura 6.5. Esta puerta NAND estándar de dos entradas TTL utiliza salida _(en colector abierto, «totem poi e»).

Solución:La puerta NAND TTL de dos entradas de la Figura 6.5 utiliza una configuración de salida «totem pole».


es 74'08, que significa que es un CI TTL de cuatro puertas AND con dos entradas por puerta. El número de circuito (DM7408N) está decodificado en la Figura 6.7b. El prefijo (DM

en este ejemplo) es el código del fabricante. El número central es 7408 y está dividido. La parte 74 indica que es un circuito comercial de la serie 7400. El 08 la función del CI (cuatro puertas AND de dos entradas en este ejemplo). El sufijo N es el código de fabricante para un encapsulamiento del CI en doble línea -dual-in-line.

Considerar el CI de la Figura 6.7 c. El logotipo representa Texas Instruments, el fabricante. La parte SN del número de circuito es un prefijo utilizado por Texas Instruments. El 74 especifica que es un CI TTL de tipo comercial. LS significa que es un circuito digital Schottky de baja potencia. El 04 especifica la función del CI (seis inversores en este ejemplo). La N final especifica un CI DIP.

Debe comprenderse otra característica de las entradas TTL. Las entradas desconectadas a una puerta TTL se dice que están en un «nivel ALTO flotante». En otras palabras, cualquier entrada TTL que se deja desconectada (flotante) se asumirá que está en un 1 lógico.

PROBLEMAS RESUELTOS

6.14. Listar seis subfamilias TTL.

Solución:

Las seis subfamilias TTL actualmente disponibles son TTL estándar, de baja potencia, Schottky de baja potencia, Schottky, Schottky avanzada de baja potencia y Schottky avanzada.

6.15. Las características de ___ (velocidad, tensión) de todas las subfamilias TTL son las mismas.

Solución:

Las caracteósticas de tensión de todas las subfamilias TTL son las mismas. Se muestran en la Figura 6.1 a.

6.16. La primera familia lógica TTL se desarrolló en la década ___ (de 1960, de 1970).

Solución:

La primera familia lógica TTL fue desarrollada en 1964.

6.17. Cuando un diseñador selecciona una familia lógica, ¿qué dos características muy importantes debe considerar?

Solución:

Los diseñadores deben considerar las características de velocidad y consumo de potencia de diversas familias lógicas en cualquier diseño.

6.18. ¿Qué subfamilia es la más rápida?

Solución:

Acudir a la Figura 6.6a. La familia TTL Schottky avanzada proporciona los retardos de propagación más bajos y, por tanto, las mejores caracteósticas de velocidad.

6.19. Acudir a la Figura 6.5. Esta puerta NAND estándar de dos entradas TTL utiliza salida __ _ (en colector abierto, <<totem pole))).

Solución:

La puerta NAND TTL de dos entradas de la Figura 6.5 utiliza una configuración de salida «totem pole».

128 TEORIA DE PROBLEMAS DE PRINCIPIOS DIOITALES

6.20. ¿Qué dos sub familias consumen menos potencia?

Solución:Acudir a la Figura 6.6b. Las subfamilias TTL de baja potencia y Schottky de baja potencia son las

mejores para bajo consumo de potencia.

6.21. Los CI TTL con salidas «totem pole» (pueden, no pueden) conectar sus salidas entresí.

Solución:Las salidas «totem pole» TTL no pueden conectar sus salidas entre sí.

6.22. La serie (5400, 7400) de dispositivos lógicos TTL opera sobre un mayor rango detemperaturas, es más cara y se denomina de tipo militar.

Solución:La serie 5400 de dispositivos lógicos TTL opera sobre un mayor rango de temperatura, es más cara y se

denomina de tipo militar.

6.23. Las salidas en colector abierto requieren un resistor de conectado entre la salida y elraíl de + 5 V de la fuente de alimentación.

Solución:Las salidas en colector abierto TTL requieren resistores de «pull-up».

6.24. Acudir a la Figura 6.8. Interpretar las marcas en este CI DIP TTL.

Solución:El logotipo y el prefijo DM indican que National Semiconductor es el fabricante de este Cl. El sufijo N

indica que es un CI encapsulado en doble línea. 74ALS76 es la sección genérica del número de circuito. El74 significa que es un circuito digital de la serie 7400. El 76 especifica la función, que es un doble flip-flopJK. ALS identifica este cl como parte de la subfamilia TTL Schottky avanzada de baja potencia.

Figura 6.8. el TTL.

6.25. Una entrada TTL no conectada flota como un nivel lógico (ALTO, BAJO).

Solución:ALTO.

6.4. CIRCUITOS INTEGRADOS CMOS

La primera familia de CI CMOS metal-óxido semiconductor complementario fue introducidaen 1968 por RCA. Desde entonces son muy populares. Los CI CMOS han crecido enpopularidad debido a su extremadamente bajo consumo de potencia, alta inmunidad alruido y' su posibilidad de funcionar con una fuente de alimentación barata no regulada.Otras ventajas de los CI CMOS sobre los TTL son baja generación de ruido y gran variedad

de funciequivale

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Figura I

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6.20. ¿Qué dos sub familias consumen menos potencia?

Solución:

Acudir a la Figura 6.6b. Las subfamilias TTL de baja potencia y Schottky de baja potencia son las mejores para bajo consumo de potencia.

6.21. Los CI TTL con salidas «totem po le}} ___ (pueden, no pueden) conectar sus salidas entre sí.

Solución:

Las salidas <<totem pole» TTL no pueden conectar sus salidas entre sí.

6.22. La serie ___ (5400, 7400) de dispositivos lógicos TTL opera sobre un mayor rango de temperaturas, es más cara y se denomina de tipo militar.

Solución:

La serie 5400 de dispositivos lógicos TTL opera sobre un mayor rango de temperatura, es más cara y se denomina de tipo militar.

6.23. Las salidas en colector abierto requieren un resistor de ___ conectado entre la salida y el raíl de + 5 V de la fuente de alimentación.

Solución:

Las salidas en colector abierto TTL requieren resistores de «pull-up».

6.24. Acudir a la Figura 6.8. Interpretar las marcas en este el DIP TTL.

Solución:

El logotipo y el prefijo DM indican que National Semiconductor es el fabricante de este Cl. El sufijo N indica que es un CI encapsulado en doble línea. 74ALS76 es la sección genérica del número de circuito. El 74 significa que es un cirfuito digital de la serie 7400. El 76 especifica la función , que es un doble flip-flop JK. ALS identifica este el como parte de la subfamilia TTL Schottky avanzada de baja potencia.

Figura 6.8. el TTL.

6.25. Una entrada TTL no conectada flota como un nivel lógico ___ (ALTO, BAJO).

Solución:

ALTO.

6.4. CIRCUITOS INTEGRADOS CMOS

La primera familia de CI CMOS metal-óxido semiconductor complementario fue introducida en 1968 por RCA. Desde entonces son muy populares. Los CI CMOS han crecido en popularidad debido a su extremadamente bajo consumo de potencia, alta inmunidad al ruido y su posibilidad de funcionar con una fuente de alimentación barata no regulada. Otras ventajas de los CI CMOS sobre los TTL son baja generación de ruido y gran variedad


as

de funciones disponibles. Algunas funciones analógicas existentes en los CI CMOS no tienenequivalente en los TIL.

El diagrama esquemático de un inversor CMOS se muestra en la Figura 6.9a. Se fa-brica utilizando dos transistores MOSFETS (transistores de efecto campo metal-óxidosemiconductor), uno de canal P y otro de canal N. El transistor inferior (Qt ) de laFigura 6.9a es el transistor MOSFET de canal N en modo de enriquecimiento. Eltransistor superior (Q2) es el MOSFET de canal P en modo de enriquecimiento. Observarque en cada FET están rotuladas las conexiones de puerta (G), fuente (S) y sumidero odrenador (D).

Cuando la entrada al inversor CMOS de la Figura 6.9a está en el nivel BAJO (GND),la tensión negativa hace que conduzca el FET de canal P (Q2). Sin embargo, el FET decanal N (Ql ) no conduce. Esto conecta el terminal de salida al polo positivo (VDD) de lafuente de alimentación a través de la baja resistencia del canal P de Q2. El circuito CMOSde la Figura 6.9a produce una salida ALTA (positiva) con una entrada BAJA. Esta es laacción propia de un inversor.

Cuando la entrada al inversor CMOS, mostrado en la Figura 6.9a, alcanza el nivelALTO (VDD), la tensión positiva hace que conduzca el FET de canal N (Qt). Sin embargo,el FET de canal P (Q2) no conduce. Esto conecta el terminal de salida a través del canal Na la tierra (Vss) de la fuente de alimentación. En este ejemplo una entrada ALTA generauna salida BAJA.

La organización de los transistores y la operación de la salida del CMOS de laFigura 6.9a son comparables a las' salidas «totem pole» TTL que aparecen en la Figu-ra 6.5. En cada caso, cada vez conduce uno de los dos transistores de salida. La organi-zación CMOS es más simple y las corrientes utilizadas para conmutar los CM OS sonextremadamente pequeñas comparadas con las de los TTL bipolares.

Un símbolo lógico para el inversor CMOS se muestra en la Figura 6.9b. Observarespecialmente el etiquetado de las conexiones de la fuente de alimentación. Los rótulos VDD

Y Vss (GND) se utilizan en las series más antiguas 4000 y muchos CI CMOS LSI. Lasfamilias más modernas de CI lógicos digitales CMOS, 74HCOO y 74COO, utilizan Vcc

e

e

se

el

Elop

VDD

Entrada+ Salida

~ Vss(b) Conexiones de alimentación en

las series de CI CMOS 4000

can~IP VDD

G ~ S

Q2 SUS

D

~S~i'"

QIG~

canL N ~¡Vss o GND

Vcc

Entrada-t S.Hd.

~ GND(e) Conexiones de alimentación en

los CI CM OS 74COOy 74HCOO

Entrada

1daenala.

ad

(a) Diagrama esquemático de un inversor CMOS

Figura 6.9.


de funciones disponibles. Algunas funciones analógicas existentes en los CI CMOS no tienen equivalente en los TTL.

El diagrama esquemático de un inversor CMOS se muestra en la Figura 6.9a. Se fabrica utilizando dos transistores MOSFETS (transistores de efecto campo metal-óxido semiconductor), uno de canal P y otro de canal N. El transistor inferior (Q 1) de la Figura 6.9a es el transistor MOSFET de canal N en modo de enriquecimiento. El transistor superior (Q2) es el MOSFET de canal P en modo de enriquecimiento. Observar que en cada FET están rotuladas las conexiones de puerta (G), fuente (S) y sumidero o drenador (D).

Cuando la entrada al inversor CMOS de la Figura 6.9a está en el nivel BAJO (GND), la tensión negativa hace que conduzca el FET de canal P (Q2). Sin embargo, el FET de canal N (Ql) no conduce. Esto conecta el terminal de salida al polo positivo (VDD ) de la fuente de alimentación a través de la baja resistencia del canal P de Q2. El circuito CMOS de la Figura 6.9a produce una salida ALTA (positiva) con una entrada BAJA. Esta es la acción propia de un inversor.

Cuando la entrada al inversor CMOS, mostrado en la Figura 6.9a, alcanza el nivel ALTO (VDD ), la tensión positiva hace que conduzca el FET de canal N (Ql). Sin embargo, el FET de canal P (Q2) no conduce. Esto conecta el terminal de salida a través del canal N a la tierra (Vss ) de la fuente de alimentación. En este ejemplo una entrada ALTA genera una salida BAJA.

La organización de los transistores y la operación de la salida del CMOS de la Figura 6.9a son comparables a las' salidas «totem pole» TTL que aparecen en la Figura 6.5. En cada caso, cada vez conduce uno de los dos transistores de salida. La organización CMOS es más simple y las corrientes utilizadas para conmutar los CM OS son extremadamente pequeñas comparadas con las de los TTL bipolares.

Un símbolo lógico para el inversor CMOS se muestra en la Figura 6.9b. Observar especialmente el etiquetado de las conexiones de la fuente de alimentación. Los rótulos V DD

Y Vss (GND) se utilizan en las series más antiguas 4000 y muchos CI CMOS LSI. Las familias más modernas de CI lógicos digitales CMOS, 74HCOO y 74COO, utilizan Vcc

can~IP VDD

G * S

Q2 S US

Entrada

D

~S"id'

1 QIG~

canL N ;:, ¡ Vss

o GND

(a) Diagrama esquemático de un inversor CMOS

Figura 6 .9.

VDD

E,,,,d, + S,'id,

-:- Vss (b) Conexiones de alimentación en

las series de CI CMOS 4000

Vcc

E"nul, +- S,Hd,

-:- GND (e) Conexiones de alimentación en

los CI CM OS 74COO y 74HCOO



CDCódigo del Ifabricante para ---.JCMOS digital

40248 E

L Código del fabricanteDIP plástico

Función del dispositivo.Contador binariode siete etapas

(b) Decodificación de un número de CI CM OS

La seri.series 400Cla velocidapuede varila corrientAlgunos e74HCOOnalimentaci:subfamilia,74HCOO.

Las maen la FiguNational Stiene el mipara indic,CI DIP. 7~la función

La tecnescala en hde potenciede silicio. Jde memoridecodificacdigitales ULCD, VAl

(a) Marcas en un CI MOS típico

Figura 6.10.

y GND como indica la Figura 6.9c. Este etiquetado es similar al de las conexiones dealimentación de los CI TTL.

Los fabricantes producen al menos tres familias comunes de circuitos integrados CMOSSSI/MSI. Incluyen la antigua serie 4000, la serie 74COO y la serie 74HCOO más moderna.

La serie CMOS más popular, la 4000, tiene gran variedad de circuitos. Esta serie hasido mejorada, y la mayor parte de los CI de esta familia tienen ahora bufJers y sedenomina serie 4000B. Algunos de los circuitos disponibles en la serie 4000 son puertaslógicas, flip-flops, registros, cerrojos, sumadores, buffers, conmutadores bilaterales, contadores,decodificadores, multiplexores/demultiplexores y multivibradores (astables y monoestables).

Un CI típico de la serie 4000 se muestra en la Figura 6. lOa. El fabricante es RCA. Lapatilla 1 está localizada, en sentido contrario a las agujas del reloj, al lado de la muesca.El número de circuito (CD4024BE) está decodificado en la Figura 6.10b. El prefijo CD esel código de RCA para circuitos digitales CMOS. El sufijo E es el código de RCA para elempaquetamiento plástico de doble línea. El 4024B es el número central. El 40 identificael circuito como CI CMOS de la serie 4000. El 24 identifica la función del CI como un:contador binario de siete etapas. La B significa serie B o CMOS con buffers.

En la serie 4000 de CI existe un amplio rango de tensiones de alimentación desde 3 a15 V. Los CI también tienen una alta inmunidad al ruido y un bajo consumo de potencia(lO mW es típico). Muchos dispositivos de la serie 4000 pueden conectarse a dos CI TTLde baja potencia o a un CI TTL Schottky de baja potencia.

La serie 4000 sufre en el área de velocidad. Los retardos de propagación pueden variarde 20 a 300 ns dependiendo del dispositivo, temperatura y fuente de alimentación. Laelectricidad estática también puede ser un problema con los CI CMOS. Desgraciadamente,el consumo de potencia de los dispositivos CMOS se incrementa algo cuando aumenta lafrecuencia de operación.

La serie 74COO de CI digitales CMOS tiene funciones y patillas compatibles con elestándar industrial de la serie TTL 7400, lo que ayuda a los diseñadores ya familiarizadoscon esta serie. La familia tiene las mismas características que la serie 4000.

Un CI típico de la serie 74COO se muestra en la Figura 6.11. El logotipo indica que elfabricante es National Semiconductor. La patilla 1 se localiza mediante un punto, bandade color o muesca. El CI tiene los números de circuito de las series 4000 y 74COO. Elnúmero de la serie 74COO es MM74C192N. El prefijo MM es el código del fabricante paraMOS monolíticos. El sufijo N es el código de National Semiconductor para CI DIP enplástico. El 74C192 es el número genérico del circuito. El 74C indica que el CI pertenecea la serie 74COO de CI. El 192 define la función del CI, que es un contador décadareversible síncrono de 4 bits. Este CI también puede pertenecer a la familia de la serie4000. CD40192BCN es el número de circuito de la serie 4000.


(a) Marcas en un Cl MOS típico

CD Código del ¡fabricante para ~ CMOS digital

40248 E

L Código del fabricante DlP plástico

Función del dispositivo. Contador binario de siete etapas

(b) Decodificación de un número de Cl CM OS

Figura 6 .10.

y GND como indica la Figura 6.9c. Este etiquetado es similar al de las coneXIOnes de alimentación de los CI TTL.

Los fabricantes producen al menos tres familias comunes de circuitos integrados CMOS SSI/MSI. Incluyen la antigua serie 4000, la serie 74COO y la serie 74HCOO más moderna.

La serie CMOS más popular, la 4000, tiene gran variedad de circuitos. Esta serie ha sido mejorada, y la mayor parte de los CI de esta familia tienen ahora bujJers y se denomina serie 4000B. Algunos de los circuitos disponibles en la serie 4000 son puertas lógicas, flip-flops, registros, cerrojos, sumadores, buffers, conmutadores bilaterales, contadores, decodificadores, multiplexores/demultiplexores y multivibradores (astables y monoestables).

Un CI típico de la serie 4000 se muestra en la Figura 6. lOa. El fabricante es RCA. La patilla 1 está localizada, en sentido contrario a las agujas del reloj , al lado de la muesca. El número de circuito (CD4024BE) está decodificado en la Figura 6.lOb. El prefijo CD es el código de RCA para circuitos digitales CMOS. El sufijo E es el código de RCA para el empaquetamiento plástico de doble línea. El 4024B es el número central. El 40 identifica el circuito como CI CMOS de la serie 4000. El 24 identifica la función del CI como un contador binario de siete etapas. La B significa serie B o CMOS con buffers.

En la serie 4000 de CI existe un amplio rango de tensiones de alimentación desde 3 a 15 V. Los CI también tienen una alta inmunidad al ruido y un bajo consumo de potencia (lO mW es típico). Muchos dispositivos de la serie 4000 pueden conectarse a dos CI TTL de baja potencia o a un CI TTL Schottky de baja potencia.

La serie 4000 sufre en el área de velocidad. Los retardos de propagación pueden variar de 20 a 300 ns dependiendo del dispositivo, temperatura y fuente de alimentación. La electricidad estática también puede ser un problema con los CI CMOS. Desgraciadamente, el consumo de potencia de los dispositivos CMOS se incrementa algo cuando aumenta la frecuencia de operación.

La serie 74COO de CI digitales CMOS tiene funciones y patillas compatibles con el estándar industrial de la serie TTL 7400, lo que ayuda a los diseñadores ya familiarizados con esta serie. La familia tiene las mismas características que la serie 4000.

Un CI típico de la serie 74COO se muestra en la Figura 6.11. El logotipo indica que el fabricante es National Semiconductor. La patilla 1 se localiza mediante un punto, banda de color o muesca. El CI tiene los números de circuito de las series 4000 y 74COO. El número de la serie 74COO es MM74C192N. El prefijo MM es el código del fabricante para MOS monolíticos. El sufijo N es el código de National Semiconductor para CI DIP en plástico. El 74C192 es el número genérico del circuito. El 74C indica que el CI pertenece a la serie 74COO de CI. El 192 define la función del CI, que es un contador década reversible síncrono de 4 bits. Este CI también puede pertenecer a la familia de la serie 4000. CD40192BCN es el número de circuito de la serie 4000.


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CIRCUITOS INTEGRADOS TTL Y CMOS: CARACTERISTICAS E INTERFACE S 131

16 9

8

Figura 6.11. CI CMOS 74COO típico.

La serie 74HCOO de CI digitales CMOS de alta velocidad es una versión mejorada de lasseries 4000 y 74COO. Los retardos de propagación se han mejorado para que compitan conla velocidad bipolar (74LS). El retardo de propagación de una puerta de la serie 74HCOOpuede variar de 8 a 12 ns. Las ventajas de los CMOS normales se han conservado mejorandola corriente de salida (hasta 4 mA) para lograr un buen «fan-out» (abanico de salida).Algunos CI de la serie 74HCOO tienen un «fan-out» de diez cargas LS-TTL. Las series74HCOO reproducen las funciones más populares de las series 7400 y 4000. Una fuente dealimentación que opera en el rango de 2 a 6 V se ha escogido para las series 74COO. Unasubfamilia, la serie 74HCTOO, se utiliza para realizar interfaces entre los TTL y la serie74HCOO.

Las marcas típicas de la serie 74HCOO de CI CMOS de alta velocidad están reproducidasen la Figura 6.12. La patilla 1 está localizada a continuación del punto. El fabricante esNational Semiconductor Corporation. En el CI aparecen dos números de circuito; cada unotiene el mismo número central 74HC32N. El prefijo MM lo utiliza National Semiconductorpara indicar MOS monolítico, y el prefijo MC lo utiliza Motorola. El sufijo N significaCI DIP. 74HC significa que el CI es de la familia CMOS de alta velocidad. El 32 describela función del CI (cuatro puertas OR de dos entradas).

La tecnología CMOS es más aconsejable para la integración en gran escala y muy granescala en lugar de para CI SSI/MSI. Debido a la sencilla circuitería interna y bajo consumode potencia, muchos elementos se pueden agrupar en un área muy pequeña de una obleade silicio. Algunos CI LSI y VLSI disponibles en CMOS son microprocesadores, dispositivosde memoria (RAM, PROM), microcontroladores, relojes, modems, filtros, codificadores-decodificadores, generadores de tono para telecomunicaciones, conversores analógicos-digitales (A/D) y digitales-analógicos (DI A), excitadores/decodificadores de visualizadoresLCD, UARTS para transmisión de datos en serie y pastillas de calculadoras.

16 9

8

Figura 6.12. Marcas típicas en un CI CMOSde alta velocidad de la serie 74HCOO.


16 9

8

Figura 6.11. CI CMOS 74COO típico.

La serie 74HCOO de CI digitales CMOS de alta velocidad es una versión mejorada de las series 4000 y 74COO. Los retardos de propagación se han mejorado para que compitan con la velocidad bipolar (74LS). El retardo de propagación de una puerta de la serie 74HCOO puede variar de 8 a 12 ns. Las ventajas de los CMOS normales se han conservado mejorando la corriente de salida (hasta 4 mA) para lograr un buen «fan-out» (abanico de salida). Algunos CI de la serie 74HCOO tienen un «fan-out» de diez cargas LS-TTL. Las series 74HCOO reproducen las funciones más populares de las series 7400 y 4000. Una fuente de alimentación que opera en el rango de 2 a 6 V se ha escogido para las series 74COO. Una subfamilia, la serie 74HCTOO, se utiliza para realizar interfaces entre los TTL y la serie 74HCOO.

Las marcas típicas de la serie 74HCOO de CI CMOS de alta velocidad están reproducidas en la Figura 6.12. La patilla 1 está localizada a continuación del punto. El fabricante es National Semiconductor Corporation. En el CI aparecen dos números de cir~uito; cada uno tiene el mismo número central 74HC32N. El prefijo MM lo utiliza National Semiconductor para indicar MOS monolítico, y el prefijo MC lo utiliza Motorola. El sufijo N significa CI DIP. 74HC significa que el CI es de la familia CMOS de alta velocidad. El 32 describe la función del CI (cuatro puertas OR de dos entradas).

La tecnología CMOS es más aconsejable para la integración en gran escala y muy gran escala en lugar de para CI SSI/MSI. Debido a la sencilla circuitería interna y bajo consumo de potencia, muchos elementos se pueden agrupar en un área muy pequeña de una oblea de silicio. Algunos CI LSI y VLSI disponibles en CMOS son microprocesadores, dispositivos de memoria (RAM, PROM), microcontroladores, relojes, modems, filtros, codificadoresdecodificadores, generadores de tono para telecomunicaciones, conversores analógicosdigitales (A/D) y digitales-analógicos (D/A), excitadores/decodificadores de visualizadores LCD, UARTS para transmisión de datos en serie y pastillas de calculadoras.

16 9

1 8

Figura 6.12. Marcas típicas en un CI CMOS de alta velocidad de la serie 74HCOO.


T ¡132 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

Los fabricantes sugieren que, cuando se esté trabajando con CI CMOS, los dañosprovenientes de descargas estáticas y tensiones transitorias pueden prevenirse:

1. Almacenando los CI CMOS en espumas conductoras especiales.2. Utilizando soldadores alimentados por batería cuando se trabaje con circuitos CMOS

o conectando a tierra las puntas de los soldadores alimentados por ac.3. Desconectando la alimentación cuando se vayan a quitar CI CMOS o se cambien las

conexiones en un circuito impreso.4. Asegurando que las señales de entrada no excedan las tensiones de la fuente de

alimentación.5. Desconectando las señales de entrada antes de desconectar la alimentación del

circuito.6. Conectando todas las entradas no utilizadas al polo posistivo o GND de la fuente de

alimentación (sólo pueden dejarse desconectadas las salidas CMOS no utilizadas).

PROBLEMAS RESUELTOS

6.26. Listar tres familias SSI/MSI de el eMOS.

Solución:Tres familias populares SSI/MSI de CI MOS son la 4000, 74COO y 74HCOO.

6.27. La primera familia (eMOS, TTL) de el digitales fue introducida en [964.

Solución:La primera familia TTL fue introducida en 1964. RCA introdujo la CMOS en 1968.

6.28. Acudir a la Figura 6.9a. Si la entrada está al potencial GND, ¿qué transistor MOSFET está en«on» (cond uciendo)?

Solución:Si la entrada del inversor (Fig. 6.9a) es negativa (GND), entonces conduce (está en «on») el transistor

de canal P (Q2). Cuando la entrada está en BAJA, la salida del inversor estará en ALTA.

6.29. Decodificar las marcas del el de la Figura 6.13. Para interpretar todas las marcas, probable-mente será necesario un manual lógico del fabricante o el Master de Cl.Solución:

El fabricante es National Semiconductor (logo); el número central es 4001B. CD es el código de fabri-cante para la serie de CI CMOS 4000. El sufijo N es el código del fabricante para un DIP de plástico.

Figura 6.13. CI empaquetado dual-in-line.

Elinbte

6.30. eS(

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6.31. Ci

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El sufijo C indica un rango de. temperatura de - 40 a 85 "C. El 40 indica la serie 4000 de CI CMOS. El 01indica la función del CI (cuatro puertas NOR de dos entradas en este ejemplo), y B significa CI CM OS conbuffers. Se necesita un manual de datos lógicos CMOS del fabricante o manual general, como el Master deel, para encontrar parte de esta información.

6.30. Citar algunas ventajas de los CI CMOS sobre los dispositivos TTL.

Solución:Las ventajas de los CI CMOS sobre los TTL son bajo consumo de potencia, mejor inmunidad al ruido,

generación de ruido más bajo y posibilidad de operar con una fuente de alimentación barata no regulada.

6.31. Citar algunas desventajas de los CI CMOS comparados con los TTL.

Solución:Las desventajas de los CI CMOS comparados con los TTL son: características de velocidad más pobres,

sensibilidad no deseada a descargas estáticas y tensiones transitorias, y bajas posibilidades de «fan-out»,

6.32. Las entradas CMOS no utilizadas (pueden, no pueden) estar desconectadas.

Solución:Las entradas CMOS no utilizadas no pueden estar desconectadas.

6.33. Cuando se trabaja con pastillas (CMOS, TTL), para proteger los circuitos se recomiendautilizar soldadores alimentados por batería.

Solución:Cuando se trabaja con pastillas CM OS se recomienda utilizar soldadores alimentados por batería para

proteger a los circuitos de posibles descargas estáticas o tensiones transitorias.

6.34. La familia (CM OS, TTL), tiene mejor inmunidad al ruido.

Solución:La familia CM OS tiene mejor inmunidad al ruido que la TTL.

6.35. La serie (4000, 74HCOO) de CI CMOS tiene menores retardos de propagación.

Solución:La serie 74HCOO de CI CMOS tiene menores retardos de propagación y, por tanto, puede utilizarse en

altas frecuencias.

6.5. INTERFACE S ENTRE CI TTL y CMOS

La interfaz es el método de conectar dos dispositivos electrónicos como, por ejemplo, laspuertas lógicas. Los fabricantes garantizan que, en una misma familia de circuitos lógicos,una puerta puede conectarse a otra. Como ejemplo, las dos puertas TTL de la Figura 6.l4aestán simplemente conectadas entre sí sin necesidad de elementos extra y sin problemas. Unsegundo ejemplo, la conexión de dos puertas CMOS, se ilustra en la Figura 6.14b. En ambosejemplos el fabricante ha tenido gran cuidado de hacer seguros los dispositivos para conec-tarlos de forma fácil y adecuada.

¿Qué ocurre para conectar CI de diferentes familias como, por ejemplo, TTL y CMOS?Los niveles lógicos TTL y CMOS (tensiones) están definidos de forma diferente. Acudir a la


El sufijo C indica un rango de. temperatura de - 40 a 85 oc. El 40 indica la serie 4000 de CI CMOS. El 01 indica la función del CI (cuatro puertas NOR de dos entradas en este ejemplo), y B significa CI CM OS con buffers. Se necesita un manual de datos lógicos CMOS del fabricante o manual general, como el Master de el , para encontrar parte de esta información.

6.30. Citar algunas ventajas de los CI CMOS sobre los dispositivos TTL.

Solución:

Las ventajas de los CI CMOS sobre los TTL son bajo consumo de potencia, mejor inmunidad al ruido, generación de ruido más bajo y posibilidad de operar con una fuente de alimentación barata no regulada.

6.31. Citar algunas desventajas de los CI CMOS comparados con los TTL.

Solución:

Las desventajas de los CI CMOS comparados con los TTL son: características de velocidad más pobres, sensibilidad no deseada a descargas estáticas y tensiones transitorias, y bajas posibilidades de «fan-out».

6.32. Las entradas CMOS no utilizadas _ __ (pueden, no pueden) estar desconectadas.

Solución:

Las entradas CMOS no utilizadas no pueden estar desconectadas.

6.33. Cuando se trabaja con pastillas _ _ _ (CMOS, TTL), para proteger los circuitos se recomienda utilizar soldadores alimentados por batería.

Solución:

Cuando se trabaja con pastillas CM OS se recomienda utilizar soldadores alimentados por batería para proteger a los circuitos de posibles descargas estáticas o tensiones transitorias.

6.34. La familia ___ (CMOS, TTL), tiene mejor inmunidad al ruido.

Solución:

La familia CM OS tiene mejor inmunidad al ruido que la TTL.

6.35. La serie ___ (4000, 74HCOO) de CI CMOS tiene menores retardos de propagación.

Solución:

La serie 74HCOO de CI CMOS tiene menores retardos de propagación y, por tanto, puede utilizarse en altas frecuencias.

6.5. INTERFACES ENTRE CI TTL y CMOS

La interfaz es el método de conectar dos dispositivos electrónicos como, por ejemplo, las puertas lógicas. Los fabricantes garantizan que, en una misma familia de circuitos lógicos, una puerta puede conectarse a otra. Como ejemplo, las dos puertas TTL de la Figura 6.l4a están simplemente conectadas entre sí sin necesidad de elementos extra y sin problemas. Un segundo ejemplo, la conexión de dos puertas CMOS, se ilustra en la Figura 6.14b. En ambos ejemplos el fabricante ha tenido gran cuidado de hacer seguros los dispositivos para conectarlos de forma fácil y adecuada.

¿Qué ocurre para conectar CI de diferentes familias como, por ejemplo, TTL y CMOS? Los niveles lógicos TTL y CMOS (tensiones) están definidos de forma diferente. Acudir a la


134 .TE ORlA DE PROBLEMAS DE PRINCIPIOS DIGITALES

CargaTTL

ExcitadorTTL

ExcitadorCMOS

CargaCM OS

740474C04

(a) Interfaz entre dos puertas TTL (b) Interfaz entre dos puertas CM OS

Figura 6.14.

Figura 6.1 para más detalles sobre la definición de los niveles lógicos BAJO y ALTO paralos CI TTL y CMOS. Debido a las diferencias entre los niveles de tensión, los CI CMOSy TTL habitualmente no pueden conectarse directamente entre sí, como si perteneciesena la misma familia. Los requerimientos para los CI CMOS y TTL son bastante diferentes.Por tanto, estos CI, habitualmente, no podrán conectarse directamente. A continuación seesbozarán sencillas técnicas de interconexión (interfaces).

La interfaz entre un CMOS y un TTL es bastante fácil si ambos dispositivos operan conuna fuente de alimentación común de -+ 5 V. La Figura 6.15 muestra cuatro ejemplos deinterface s de TTL a CMOS y de CMOS a TTL.

La Figura 6.15a muestra el uso de un resistor de «pull-up» de 1 kQ para realizar la interfazentre un CI TTL estándar y un CI CMOS. La Figura 6.15b muestra el uso de un resistorde pull-up de 2.2 kQ para realizar la interfaz entre CI TTL de baja potencia y CMOS.

Las interface s entre los CMOS y TTL son aún más fáciles. La Figura 6.15c muestraCI CMOS y TTL de baja potencia compartiendo la misma fuente de alimentación de + 5 V.Puede realizarse una conexión directa entre una salida CMOS y cualquier entrada TTL debaja potencia. Observar que la puerta CMOS puede conectarse solamente a una entradaTTL de baja potencia. La excepción es la serie CMOS 74HCOO, que puede conectarse comomáximo a diez entradas TTL de baja potencia. Cuando se requieren más conexiones, laFigura 6.15d muestra el uso de un buffer especial CMOS 4049 entre las unidades CMOSy TTL. El buffer CMOS puede conectarse como máximo a dos entradas TTL estándar. Unbuffer no inversor, similar a la unidad de la Figura 6.15d, es el CI CMOS 4050.

El problema de la incompatibilidad de tensión de TTL (o NMOS) a CMOS puederesolverse utilizando un resistor de «pull-up» como en la Figura 6.15a. Un segundo métodopara resolver este problema de interconexión se muestra en la Figura 6.15e. La serie74HCTOO de CI CMOS se diseña como un elemento de interfaz entre TTL (o NMOS) yCMOS. Un CI 74HCT34 no inversor se utiliza como elemento de interconexión CI TTL yCMOS en la Figura 6.15e.

La serie 74HCTOO de CI CMOS se usa para interconectar dispositivos LSI NMOS yCMOS. Las características de salida NMOS son casi iguales que las características de los CITTL Schottky de baja potencia.

La realización de la interfaz entre dispositivos CMOS y TTL requiere algunos compo-nentes adicionales cuando cada dispositivo opera con una fuente de alimentación de diferentetensión. La Figura 6.16 muestra tres ejemplos de interfaces TTL a CMOS y CMOS a TTL.La Figura 6.16a muestra el inversor TTL conectado a un transistor NPN de propósitogeneral. El transistor y los resistores asociados traducen las salidas TTL de baja tensión alas entradas de alta tensión necesarias para que opere el inversor CMOS. La salida delinversor CMOS es una tensión que varía entre GND (tierra) y + 10 V.

Entrada TIregular

(a) Interfresisn

FigUlalimer

134 . TE ORlA DE PROBLEMAS DE PRINCIPIOS DIGITALES

Excitador TTL

7404

Carga TTL

(a) Interfaz entre dos puertas TTL

Figura 6.14.

Excitador CMOS

Carga CM OS

74C04

(b) Interfaz entre dos puertas CM OS

Figura 6.1 para más detalles sobre la definición de los niveles lógicos BAJO y ALTO para los CI TTL y CMOS. Debido a las diferencias entre los niveles de tensión, los CI CMOS y TTL habitualmente no pueden conectarse directamente entre sÍ, como si perteneciesen a la misma familia. Los requerimientos para los CI CMOS y TTL son bastante diferentes. Por tanto, estos CI, habitualmente, no podrán conectarse directamente. A continuación se esbozarán sencillas técnicas de interconexión (interfaces).

La interfaz entre un CMOS y un TTL es bastante fácil si ambos dispositivos operan con una fuente de alimentación común de -+ 5 V. La Figura 6.15 muestra cuatro ejemplos de interfaces de TTL a CMOS y de CMOS a TTL.

La Figura 6.15a muestra el uso de un resistor de «pull-up» de 1 kn para realizar la interfaz entre un CI TTL estándar y un CI CMOS. La Figura 6.15b muestra el uso de un resistor de pull-up de 2.2 kn para realizar la interfaz entre CI TTL de baja potencia y CMOS.

Las interfaces entre los CMOS y TTL son aún más fáciles. La Figura 6. 15c muestra CI CMOS y TTL de baja potencia compartiendo la misma fuente de alimentación de + 5 V. Puede realizarse una conexión directa entre una salida CMOS y cualquier entrada TTL de baja potencia. Observar que la puerta CMOS puede conectarse solamente a una entrada TTL de baja potencia. La excepción es la serie CMOS 74HCOO, que puede conectarse como máximo a diez entradas TTL de baja potencia. Cuando se requieren más conexiones, la Figura 6.15d muestra el uso de un buffer especial CMOS 4049 entre las unidades CMOS y TTL. El buffer CMOS puede conectarse como máximo a dos entradas TTL estándar. Un buffer no inversor, similar a la unidad de la Figura 6.15d, es el CI CMOS 4050.

El problema de la incompatibilidad de tensión de TTL (o NMOS) a CMOS puede resolverse utilizando un resistor de «pull-up» como en la Figura 6.15a. Un segundo método para resolver este problema de interconexión se muestra en la Figura 6.15e. La serie 74HCTOO de CI CMOS se diseña como un elemento de interfaz entre TTL (o NMOS) y CMOS. Un CI 74HCT34 no inversor se utiliza como elemento de interconexión CI TTL y CMOS en la Figura 6.15e.

La serie 74HCTOO de CI CMOS se usa para interconectar dispositivos LSI NMOS y CMOS. Las características de salida NMOS son casi iguales que las características de los CI TTL Schottky de baja potencia.

La realización de la interfaz entre dispositivos CMOS y TTL requiere algunos componentes adicionales cuando cada dispositivo opera con una fuente de alimentación de diferente tensión. La Figura 6.16 muestra tres ejemplos de interfaces TTL a CMOS y CMOS a TTL. La Figura 6.16a muestra el inversor TTL conectado a un transistor NPN de propósito general. El transistor y los resistores asociados traducen las salidas TTL de baja tensión a las entradas de alta tensión necesarias para que opere el inversor CMOS. La salida del inversor CMOS es una tensión que varía entre GND (tierra) y + 10 V.


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+5 V +5 V

Entrada TTLregular

SalidaCM OS

SalidaCM OS

Entrada (LS)TTLde baja potencia

(a) Interfaz estándar TTL a CMOS utilizando unresistor de «pull-up»

(b) Interfaz Schottky TTL de baja potencia a CM OSutilizando un resistor de «pull-up»

+5 V

Cualquierentrada CMOS

Salida TTLde baja potencia

(e) Interfaz CMOS a TTL Schottky de baja potencia

+5 V

EntradaCM OS

Cualquiersalida TTL

(d) lnterfaz CMOS a TTL estándar utilizando un buffer de CI CMOS

+5 V

Cualquierentrada

TTLo NMOS

Cualquiersalida

CMOS

GND GND

(e) Interfaz TTL y CMOS usando un CI de la serie 74HCTOO

Figura 6.15. Interfaces entre TTL y CMOS cuando ambos dispositivos operan con unaalimentación común de + 5 V (Roger L. Tokheim, Digital Electronics, 3." ed., McGraw-Hill,

Nueva York, 1990).

Entrada TTL regular


+5 V

Salida CM OS

Entrada (LS)TTL de baja potencia

+5 V

Salida CM OS

(a) Interfaz estándar TTL a CMOS utilizando un resistor de «pull-up»

(b) Interfaz Schottky TTL de baja potencia a CMOS utilizando un resistor de «puil-üp»

Cualquier entrada CMOS

+5 V

Salida TTL de baja potencia

(e) Interfaz CM OS a TTL Schottky de baja potencia

Entrada CM OS

+5 V

Cualquier salida TTL

(d) Interfaz CMOS a TTL estándar utilizando un buffer de CI CM OS

Cualquier entrada

TTL o NMOS

GND

+ 5V

74HCT34

GND

GND

(e) Interfaz TTL y CMOS usando un CI de la serie 74HCTOO

Cualquier salida

CMOS

Figura 6.15. Interfaces entre TTL y CM OS cuando ambos dispositivos operan con una alimentación común de + 5 V (Roger L. Tokheim, Digital Electronics, 3." ed., McGraw-Hill,

Nueva York, 1990).



+IOV

+S V

SalidaCMOS(tensión alta)

Cualquier.entrada TTL

GNDTTL

(a) lnterfaz TTL a CMOS utilizando un transistor _

+10 V

+S V

Cualquierentrada TTL

SalidaCM OS(tensión alta)

VDD

X)_>--~ CMOS

VssGND

(b) Interfaz TTL a CMOS utilizando un buffer TTL de colector abierto

+IOV+S V

EntradaVDD VDD

CMOS Buffer TTLSalida

(tensión alta) CMOS 4049 TTLVss Vss

GND

(e) Interfaz CMOS a TTL utilizando un buffer de Cl CMOS

Figura 6.16. Interfaces entre dispositivos TTL y CMOS cuando cada dispositivo utiliza unafuente de alimentación de diferente tensión (Roger L. Tokheim, Digital Electronics, 3." ed.,

Me Graw-Hill, Nueva York, 1990).

La Figura 6.16b muestra un buffer TTL de colector abierto y un resistor de «pull-up» de10 kQ utilizado para pasar de las tensiones TTL más bajas a las eMOS más altas. Los elTTL 7406 Y 7416 son dos buffers inversores, colector abierto. Los el 7407 y 7417 TTL sonbuffers no inversores de colector abierto similares que también pueden ser utilizados en elcircuito de la Figura 6.16b.

La realización de la interfaz entre un inversor eMOS de tensión más alta y un inversorTTL de tensión más baja se ilustra en la Figura 6.16c. Se utiliza el buffer 4049 entre ambos

mversorede alimer

Los (puertas 1son fácileLED. Latensión b:cuando 1;salida. LeBAJO,lu

EntradaCMOS "

(a) El L

EntradaCMOS -

(e) El L

EntradaCMOS -

(e) Inl

Figura E


a

deel


inversores. Observar que el buffer CMOS de la Figura 6.16c está alimentado por la fuentede alimentación de tensión más baja ( + 5 V).

Los .circuitos digitales pueden también atacar a otros dispositivos diferentes de laspuertas lógicas. Las interfaces de los dispositivos CMOS con lámparas indicadoras LEDson fáciles. La Figura 6.17 muestra seis ejemplos de CI CMOS conectados a indicadoresLED. La Figura 6.17 a y b muestra la fuente de alimentación CM OS de + 5 V. Con estatensión baja no se necesitan resistores de limitación en serie con los LED. En la Figura 6.17 a,cuando la salida del inversor CMOS está en el nivel ALTO, luce el LED indicador de lasalida. Lo opuesto es cierto en la Figura 6.17 b; cuando la salida del CMOS está en el nivelBAJO, luce el indicador LED.

+5 V +5 VSalida

//Luce = ALTO>0-+ .••.+---,

VDD

CMOSEntradaCMOS Entrada

CM OSLuce = BAJOVss Salida

(a) El LED luce cuando la salida está en ALTA (b) El LED luce cuando la salida está en BAJA

EntradaCMOS

+10 V - +15 Vsalida//VDD

CMOS Luce = ALTO

VssLuce = BAJO

+lOV-+l5V

V

DD

"CMOS

vSS Salida

EntradaCMOS

(e) El LED luce cuando la salida está en ALTA (d) El LED luce cuando la salida está en BAJA

+5V-+15VSalida/

VDD /Buffer Luce = ALTOCMOS 4049

Vss

+5 V -+15 V

EntradaCM OS

EntradaCMOS

VDD

"Buffer "CM OS >4-05-0-H•. f---J Luce = BAJO

Vss Salida

(e) Interfaz buffer-inversor-CMOS a LED (f) Interfaz buffer-no inversor-CM OS a LED

Figura 6.17. Interfaces entre CMOS y LED (Roger L. Tokheim, Digital Electronics, 3." ed.,McGraw-Hill, Nueva York, 1990).


inversores. Observar que el buffer CMOS de la Figura 6.16c está alimentado por la fuente de alimentación de tensión más baja ( + 5 V).

Los .circuitos digitales pueden también atacar a otros dispositivos diferentes de las puertas lógicas. Las interfaces de los dispositivos CMOS con lámparas indicadoras LED son fáciles. La Figura 6.17 muestra seis ejemplos de CI CMOS conectados a indicadores LED. La Figura 6.17 a y b muestra la fuente de alimentación CM OS de + 5 V. Con esta tensión baja no se necesitan resistores de limitación en serie con los LED. En la Figura 6.17 a, cuando la salida del inversor CMOS está en el nivel ALTO, luce el LED indicador de la salida. Lo opuesto es cierto en la Figura 6.17 b; cuando la salida del CMOS está en el nivel BAJO, luce el indicador LED.

Entrada CMOS

+5 V

Salida

/ /Luce = ALTO X>-+ __ +---,

VDD

CMOS

(a) El LED luce cuando la salida está en ALTA

Entrada CMOS

+10 V - +15 V

salida// VDD

CMOS Luce = ALTO

Vss IkU

(e) El LED luce cuando la salida está en ALTA

Entrada CMOS

+5V-+15V Salida/

VDD /

Buffer Luce = ALTO CMOS 4049

Vss IkU

(e) Interfaz buffer-inversor-CMOS a LED

Entrada CM OS

VDlj,'

CMOS

Vss Salida

+5 V

Luce = BAJO

(b) El LED luce cuando la salida está en BAJA

Entrada CMOS

+lOV-+15V

1 kU

Luce = BAJO

v SS Salida

(d) El LED luce cuando la salida está en BAJA

Entrada CM OS

+5 V -+15 V

VDD "-

BufTer "CMOS >40-5-0+t..,f---' Luce = BAJO

1 kU

V ss Salida

(j) Interfaz buffer-no inversor-CMOS a LED

Figura 6.17. Interfaces entre CMOS y LED (Roger L Tokheim, Digital Electronics, 3." ed., McGraw-Hill, Nueva York, 1990) .


138 TEO~IA DE PROBLEMAS DE PRINCIPIOS DIGITALES

La Figura 6.17 e y d muestra los CI CMOS conectados a una fuente de alimentación dealta tensión (+ 10 a + 15 V). Debido a esta tensión más alta, se coloca un resistor limitadorde 1 kQ en serie con la salida del indicador LED. Cuando la salida del inversor CMOS dela Figura 6.17c está en el nivel ALTO, luce el indicador LED de salida. Sin embargo, en laFigura 6.17 d, el indicador LED se encuentra activado por un nivel BAJO en la salida delCMOS.

La Figura 6.17 e y f muestra los buffers CMOS utilizados para excitar los indicadores LED.Los circuitos pueden operar con tensiones entre + 5 Y + 15 V. La Figura 6.17 e muestra eluso de un buffer inversor CMOS (como el CI 4049), y la Figura 6.17f utiliza un buffer noinversor (como el CI 4050). En ambos casos debe utilizarse un resistor limitador de 1 kQen serie con el indicador LED de la salida.

En la Figura 6.18 se muestran algunos sencillos circuitos de interfaz entre un TTL yuno o dos indicadores LED. Los inversores TTL están conectados directamente a los LEDde la Figura 6.18a, by c. El LED de la Figura 6.18a luce cuando la salida del inversor estáen ALTA, pero el LED de la Figura 6.18b luce cuando la salida del inversor está en BAJA.Estas ideas se combinan para formar el circuito de la Figura 6.18c. Cuando luce el LEDrojo, la salida del inversor está en ALTA, pero cuando la salida del inversor esté en el nivelBAJO, lucirá el LED verde.

+5 VEntradaTTL

Luce = BAJO

El circiestuviese eEste circuicomprobarde un tranen el nivelen el nivelcorriente d

6.36. ¿Qué

SolueU

tensio

6.37. Most

SoluciAc

hacer

6.38. Mostipoten

Soluci

AcCMm

TTL

EntradaTTL TTL Salida

(a) El LED luce cuando la salida está en ALTA (b) El LED luce cuando la salida está en BAJA

+5 V

Verde

+5 V

Luce = BAJO

EntradaTTL

RojoLuce = ALTO

10 kUEntradaTTL

TTL

(e) Indicadores LED en ALTA y BAJA (d) Interfaz entre TTL y LED utilizando un transistor

Figura 6.18. Interfaces TTL a LEO.



El circuito de la Figura 6.18c tiene una característica añadida. Si la salida del inversorestuviese entre los niveles ALTO y BAJO (en la región indefinida), lucirían ambos LED.Este circuito se puede utilizar, por tanto, como un sencillo indicador de lógica, paracomprobar los niveles en las salidas de los circuitos lógicos. La Figura 6.18d muestra el usode un transistor para activar y desactivar un LED. Cuando la salida del inversor TTL estáen el nivel BAJO, el transistor se corta y el LED no luce. Cuando la salida del inversor estáen el nivel ALTO, el transistor conduce y hace que el LED luzca. Este circuito reduce lacorriente de salida del inversor TTL.

PROBLEMAS RESUELTOS

6.36. ¿Qué es una 'interfaz?

Solución:Una interfaz se utiliza para interconectar dos dispositivos electrónicos separados, de forma tal que sus

tensiones y corrientes de salida y de entrada sean compatibles.

6.37. Mostrar la interfaz de dos puertas TTL (una puerta OR conectada a una puerta AND).

Solución:Acudir a la Figura 6.19. Observar que, en una misma familia de CI lógicos, habitualmente se puede

hacer una conexión directa entre la salida de una puerta y la entrada de la siguiente.

EntradaSalida

Figura 6.19. Solución al Problema 6.37.

6.38. Mostrar la interfaz entre una puerta NAND CMOS y una puerta OR TTL Schottky de bajapotencia. Utilizar una fuente de alimentación de + 5 V.

Solución:Acudir a la Figura 6.20. Al utilizar la Figura 6.l5c como guía, se determina que la salida de la puerta

CMOS puede conectarse a una carga TTL-LS.

+5 V

EntradaSalida

Figura 6.20. Solución al Problema 6.38.)


El circuito de la Figura 6.18c tiene una característica añadida. Si la salida del inversor estuviese entre los niveles ALTO y BAJO (en la región indefinida), lucirían ambos LED. Este circuito se puede utilizar, por tanto, como un sencillo indicador de lógica, para comprobar los niveles en las salidas de los circuitos lógicos. La Figura 6.18d muestra el uso de un transistor para activar y desactivar un LED. Cuando la salida del inversor TTL está en el nivel BAJO, el transistor se corta y el LED no luce. Cuando la salida del inversor está en el nivel ALTO, el transistor conduce y hace que el LED luzca. Este circuito reduce la corriente de salida del inversor TTL.

PROBLEMAS RESUELTOS

6.36. ¿Qué es una 'interfaz?

Solución:

Una interfaz se utiliza para interconectar dos dispositivos electrónicos separados, de forma tal que sus tensiones y corrientes de salida y de entrada sean compatibles.

6.37. Mostrar la interfaz de dos puertas TTL (una puerta OR conectada a una puerta AND).

Solución:

Acudir a la Figura 6.19. Observar que, en una misma familia de CI lógicos, habitualmente se puede hacer una conexión directa entre la salida de una puerta y la entrada de la siguiente.

Entrada Salida


6.38. Mostrar la interfaz entre una puerta NAND CMOS y una puerta OR TTL Schottky de baja potencia. Utilizar una fuente de alimentación de + 5 V.

Solución:

Acudir a la Figura 6.20. Al utilizar la Figura 6. 1 Se como guía, se determina que la salida de la puerta CMOS puede conectarse a una carga TTL-LS.

+5 V

Entrada Salida




6.39. Mostrar la interfaz entre una puerta OR TTL estándar y un inversor CMOS. Utilizar unafuente de alimentación de + 5 V.

Solución:Acudir a la Figura 6.21. Al utilizar la Figura 6.15a como guía, se ve que es necesario un resistor «pull-

up» de 1 kQ para ayudar a la salida TTL a ponerse en un nivel ALTO lo suficientemente positivo para quela entrada CMOS sea reconocida como Ilógico.

+5 V

Salida

Figura 6.21. Solución al Problema6.39.

6.40. Mostrar la interfaz entre una puerta AND TTL estándar (que utiliza una fuente de alimentaciónde +5 V) Y un inversor CMOS (que utiliza una fuente de alimentación de + 10 V).

Solución:En la Figura 6.22 se muestra una interfaz que utiliza un transistor. Un buffer TTL de colector abierto y

un resistor de «pull-up» podrían utilizarse, también, como en el circuito de la Figura 6.16b.

+10V

Salida


6.41. Mostrar una puerta TTL NAND conectada a un indicador de salida LED que luzca cuando lasalida de la puerta NAND esté en el nivel ALTO.

Solución:Acudir a la Figura 6.23. Cuando la salida de la puerta NAND alcance el nivel ALTO, el LED estará

directamente polarizado, la corriente fluye y el LED luce.

6.42. Acudi

SoluchCu

el LEC

6.43. Mostnluzcade +1Solucié

v«

6.6. INTE

Una maneraconmutadoretador a un e

Considereconmutadoral positivo dentrada del (


rto y


na Indicadorde salida

ull-que

Luce = ALTO


6.42. Acudir a la Figura 6.18c. Si la salida del inversor está cerca del potencial de tierra, el LED___ (verde, rojo) luce para indicar un nivel lógico (ALTO, BAJO).

Solución:Cuando la salida del inversor, mostrado en la Figura 6.l8c, está cercana a GND, o al nivel BAJO, luce

el LED verde.

6.43_ Mostrar la interfaz entre una puerta NAND CMOS conectada directamente a un LED queluzca cuando la salida de la puerta esté en ALTA. Utilizar una fuente de alimentaciónde + 10 V.

ión


J +lOV

Entradas

Indicadorde salida

lkil


6.6. INTERCONEXION TTL y CMOS CON CONMUTADORES

o la

Una manera común de introducir información en un sistema digital consiste en utilizarconmutadores (o teclados). Esta sección detalla varios métodos de interconectar un conmu-tador a un CI TTL o CMOS.

Considerar el sencillo circuito de interconexión dibujado en la Figura 6.25a. Cuando elconmutador está abierto (no pulsado), la entrada al inversor TTL se conecta directamenteal positivo de la fuente de alimentación a través del resistor de «pull-up» de 10 kQ; laentrada del conmutador está en el nivel ALTO en la Figura 6.25a cuando el conmutador

estará


Indicador de salida

Luce = ALTO

220n


6.42. Acudir a la Figura 6.18c. Si la salida del inversor está cerca del potencial de tierra, el LED ___ (verde, rojo) luce para indicar un nivel lógico _ __ (ALTO, BAJO).

Solución:

Cuando la salida del inversor, mostrado en la Figura 6.18c, está cercana a GND, o al nivel BAJO, luce el LED verde.

6.43. Mostrar la interfaz entre una puerta NAND CMOS conectada directamente a un LED que luzca cuando la salida de la puerta esté en ALTA. Utilizar una fuente de alimentación de + 10 v. Solución:

Véase Figura 6.24.

lkn

Figura 6.24. Solución al Problema 6.43 .

6.6. INTERCONEXION TTL y CMOS CON CONMUTADORES

Una manera común de introducir información en un sistema digital consiste en utilizar conmutadores (o teclados). Esta sección detalla varios métodos de interconectar un conmutador a un CI TTL o CMOS.

Considerar el sencillo circuito de interconexión dibujado en la Figura 6.25a. Cuando el conmutador está abierto (no pulsado), la entrada al inversor TTL se conecta directamente al positivo de la fuente de alimentación a través del resistor de «pull-up» de 10 kQ; la entrada del conmutador está en el nivel ALTO en la Figura 6.25a cuando el conmutador



+5 V

lOkDEntrada..Lr~1 Salida

(a) Interfaz de conmutador activo en BAJA

+5V

L:o-ra_da_~_-I

52

+5V

Salida

330 n

Figura 6.25. Interfacesde conmutador a TTL.(b) Interfaz de conmutador activo en ALTA

está abierto. Pulsando el conmutador normalmente abierto en la Figura 6.25a se pone atierra la entrada TTL, alcanzando el nivel BAJO. El circuito de la Figura 6.25a puedellamarse conmutador de interconexión activo en el nivel BAJO porque la entrada TTLalcanza el nivel BAJO cuando se activa el conmutador.

Un conmutador de entrada activa en el nivel ALTO se encuentra en la Figura 6.25b.Cuando el conmutador está activado (pulsado), los + 5 V se conectan directamente a laentrada del inversor TTL. Cuando no se pulsa el conmutador (abierto), la entrada inversoraalcanza un nivel BAJO por el resistor de «pull-down» de 330 Q.

Dos sencillos circuitos de interconexión (interfaz) conmutador-a-CMOS se detallan en laFigura 6.26. Un conmutador de entrada activa en el nivel BAJO se muestra en la Figu-ra 6.26a. El resistor de «pull-up» de 100 kQ eleva la tensión a 5 V cuando el conmutadorde entrada está abierto. La entrada del inversor CMOS alcanza el nivel BAJO cuando secierra el conmutador, normalmente abierto, de la Figura 6.26a. Un conmutador de entradaactiva el nivel ALTO se muestra en la Figura 6.26b. La entrada al inversor CMOS está enel nivel BAJO (conectada a través del resistor de «pull-down») cuando el conmutador estáabierto. Cuando el conmutador está cerrado (pulsado) en la Figura 6.26b, la entrada delinversor está en el nivel ALTO.

Considerar el circuito de la Figura 6.27 a. Cada pulsación y liberación del conmutador deentrada debe hacer que el contador aumente en 1. Desgraciadamente, el contador aumentaen 1, 2, 3 o, a veces, más. Este problema lo causa el rebote del conmutador. Cuando unconmutador mecánico se cierra o se abre, los contactos no se hacen o deshacen limpiamente,generando varios picos cortos de tensión. Esto significa que varios pulsos (en lugar de uno)

Ent

(a)


+5V

Entrada lOkD.

-L Salida

ro-----+--------'

(a) Interfaz de conmutador activo en BAJA

+5V +5V

L:o-rad_a ____ --l Salida

52

330 D.

(b) Interfaz de conmutador acti vo en ALTA

Figura 6.25. Interfaces de conmutador a TTL.

está abierto. Pulsando el conmutador normalmente abierto en la Figura 6.25a se pone a tierra la entrada TTL, alcanzando el nivel BAJO. El circuito de la Figura 6.25a puede llamarse conmutador de interconexión activo en el nivel BAJO porque la entrada TTL alcanza el nivel BAJO cuando se activa el conmutador.

Un conmutador de entrada activa en el nivel ALTO se encuentra en la Figura 6.25b. Cuando el conmutador está activado (pulsado), los + 5 V se conectan directamente a la entrada del inversor TTL. Cuando no se pulsa el conmutador (abierto), la entrada inversora alcanza un nivel BAJO por el resistor de «pull-down» de 330 Q.

Dos sencillos circuitos de interconexión (interfaz) conmutador-a-CMOS se detallan en la Figura 6.26. Un conmutador de entrada activa en el nivel BAJO se muestra en la Figura 6.26a. El resistor de «pull-up» de 100 kQ eleva la tensión a 5 V cuando el conmutador de entrada está abierto. La entrada del inversor CMOS alcanza el nivel BAJO cuando se cierra el conmutador, normalmente abierto, de la Figura 6.26a. Un conmutador de entrada activa el nivel ALTO se muestra en la Figura 6.26b. La entrada al inversor CMOS está en el nivel BAJO (conectada a través del resistor de «pull-down») cuando el conmutador está abierto. Cuando el conmutador está cerrado (pulsado) en la Figura 6.26b, la entrada del inversor está en el nivel ALTO.

Considerar el circuito de la Figura 6.27 a. Cada pulsación y liberación del conmutador de entrada debe hacer que el contador aumente en 1. Desgraciadamente, el contador aumenta en 1, 2, 3 o, a veces, más. Este problema lo causa el rebote del conmutador. Cuando un conmutador mecánico se cierra o se abre, los contactos no se hacen o deshacen limpiamente, generando varios picos cortos de tensión. Esto significa que varios pulsos (en lugar de uno)


pone aa puededa TTL

ra 6.25b.nte a lanversora

an en lala Figu-mutadorando seentradaestá en

dar estárada del

tador deaumentaando uniamente,de uno)

.a ; ¡


+5 V+5 V

L:o-ad_a_-.-_--l

-+-5 V

100 kOEntrada.i.[~ SalidaSalida

(a) Interfaz de conmutador activo en BAJA (b) Interfaz de conmutador activo en ALTA

Figura 6.26. Interfaces de conmutador a CMOS.

+5VContador:~ década Salida

ada .. J'CLK OEntr.i.r

(a) La interconexión de un conmutador con un contador decimal causa problemas

+5VCircuito TTLeliminadorde rebotes

Contador10 k O década TTL SalidaJ,

O

(b) El circuito eliminador de rebotes añadido hace que el contador funcione adecuadamente

Figura 6.27.


144TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

se introducen en la entrada de reloj (CLK) del contador del Cl de la Figura 6.27 b en cadacierre del conmutador.

El circuito contador de la Figura 6.27 a necesita circuitería extra para eliminar el problemade rebote del conmutador. Circuitería para eliminar el rebote del conmutador se ha añadidoal circuito contador de la Figura 6.27 b. El Cl contador de cada (O a 9) TTL ahora contará(incrementando sólo en 1) en cada ciclo del nivel ALTO-a-BAJO del conmutador de entrada.Las puertas NAND cableadas en el circuito que elimina el rebote se denomina cerrojo oflip-flop RS. Los flip-flops se tratan con gran detalle en el Capítulo 9.

Otros dos circuitos eliminadores de rebotes de propósito general se representan en laFigura 6.28. El circuito eliminador de rebotes de la Figura 6.28a se utiliza con cualquier ClTTL o CMOS de las series 4000, 74COO o 74HCOO. Otro circuito eliminador de rebotesse dibuja en la Figura 6.28b. Este circuito utiliza el Cl TTL 7403 de colector abierto en elcerrojo con los resistores de «pull-up» necesarios en las salidas de cada puerta NAND.El circuito eliminador de rebotes de la Figura 6.28b se utiliza con Cl TTL o CMOS de lasseries 4000, 74COO o 74HCOO.

100kil

+5V

100 k!1

Salidaa serie CMOS 4000 o

serie CMOS 74HCOO oTTL 7400

Entrada

(a) Utilizando una puerta NAND 74HCOOCMOS

Entrada

+5 V

lkil 1 kil

Salidaa serie CMOS 4000 o

serie CM OS 74HCOO oTTL 7400

(b) Utilizando una puerta 7403 TIL con colector abierto

Figura 6.28. Circuitos eliminadores de rebotes de propósito general.

6.44. Aciellel I

Sol!J

Sil;

6.45. Acreuade t

Solr

en e

6.46. AeupulsdelSolu

Econt

6.47. LosmulSolu

1

6.48. AeUltotei

Sohn1

salidl

6.7. INlDE

La tarea dtener muysencillas dieléctricos J

La macontrolar (transistor I


cada

lemaadidontarátrada.ojo o

en laier elbotesen elND.e las


PROBLEMAS RESUELTOS

6.44. Acudir a la Figura 6.25a. El componente SI se considera un conmutador de entrada activa enel nivel (ALTO, BAJO) porque al cerrar el conmutador la entrada del inversor alcanzael nivel __ (ALTO, BAJO).

Solución:En la Figura 6.25a, SI se considera un conmutador de entrada activa en el nivel BAJO porque al cerrar

SI la entrada del inversor alcanza el nivel BAJO.

6.45. Acudir a la Figura 6.25b. El resistor de 300 Q se denomina resistor de «pull- (down, up)»cuando mantiene la entrada al inversor en el nivel (ALTO, BAJO) cuando el conmutadorde entrada está abierto (no cerrado).

Solución:En la Figura 6.25b el resistor se denomina resistor de «pull-down» cuando mantiene la entrada al inversor

en el nivel BAJO cuando el conmutador de entrada está abierto (no cerrado).

6.46. Acudir a la Figura 6.27a. El Cl contador no cuenta con precisión el número de veces que sepulsa la entrada del conmutador debido a un problema denominado (rebote, histéresis)del conmutador.

Solución:En la Figura 6.27a el contador no cuenta con precisión el número de veces que se pulsa la entrada del

conmutador debido a un problema denominado rebote del conmutador.

~ 6.47. Los circuitos eliminadores de rebotes de los conmutadores, normalmente, son (cerrojos,multiplexores).

Solución:Los circuitos eliminadores de rebotes normalmente son cerrojos.

6.48. Acudir a la Figura 6.28b. Las puertas NAND TTL 7403 tienen salidas de (colector abierto,totem pole) que requieren resistores de pull-up en las salidas de las puertas.

Solución:Las puertas NAND TTL 7403 tienen salidas de colector abierto que requieren resistores de pull-up en las

salidas de las puertas.

6.7. INTERCONEXION (INTERFAZ) TTLjCMOS CON DISPOSITIVOSDE SALIDA

La tarea de muchos sistemas digitales es controlar dispositivos de salida sencilla que puedentener muy diferentes características de tensión y corriente. Esta sección explora técnicassencillas de interconexión con elementos lógicos que controlan zumbadores, relés, motoreseléctricos y solenoides.

La mayor parte de las familias lógicas no tienen suficiente capacidad de corriente paracontrolar directamente dispositivos de salida. Utilizar un elemento lógico para activar untransistor es una técnica de interconexión común. Considerar el circuito de la Figura 6.29.


PROBLEMAS RESUELTOS

6.44. Acudir a la Figura 6.25a. El componente SI se considera un conmutador de entrada activa en el nivel ___ (ALTO, BAJO) porque al cerrar el conmutador la entrada del inversor alcanza el nivel __ (ALTO, BAJO).

Solución:

En la Figura 6.25a, SI se considera un conmutador de entrada activa en el nivel BAJO porque al cerrar SI la entrada del inversor alcanza el nivel BAJO.

6.45. Acudir a la Figura 6.25b. El resistor de 300 n se denomina resistor de «pull- ___ (down, up)>> cuando mantiene la entrada al inversor en el nivel _ __ (ALTO, BAJO) cuando el conmutador de entrada está abierto (no cerrado).

Solución:

En la Figura 6.25b el resistor se denomina resistor de <<pull-doWID) cuando mantiene la entrada al inversor en el nivel BAJO cuando el conmutador de entrada está abierto (no cerrado).

6.46. Acudir a la Figura 6.27 a. El el contador no cuenta con precisión el número de veces que se pulsa la entrada del conmutador debido a un problema denominado _ _ _ (rebote, histéresis) del conmutador.

Solución:

En la Figura 6.27a el contador no cuenta con precisión el número de veces que se pulsa la entrada del conmutador debido a un problema denominado rebote del conmutador.

6.47. Los circuitos eliminadores de rebotes de los conmutadores, normalmente, son ___ (cerrojos, multiplexores).

Solución:

Los circuitos eliminadores de rebotes normalmente son cerrojos.

6.48. Acudir a la Figura 6.28b. Las puertas NAND TTL 7403 tienen salidas de ___ (colector abierto, totem pole) que requieren resistores de pull-up en las salidas de las puertas.

Solución:

Las puertas NAND TTL 7403 tienen salidas de colector abierto que requieren resistores de pull-up en las salidas de las puertas.

6.7. INTERCONEXION (INTERFAZ) TIL/CMOS CON DISPOSITIVOS DE SALIDA

La tarea de muchos sistemas digitales es controlar dispositivos de salida sencilla que pueden tener muy diferentes características de tensión y corriente. Esta sección explora técnicas sencillas de interconexión con elementos lógicos que controlan zumbadores, relés, motores eléctricos y solenoides.

La mayor parte de las familias lógicas no tienen suficiente capacidad de corriente para controlar directamente dispositivos de salida. Utilizar un elemento lógico para activar un transistor es una técnica de interconexión común. Considerar el circuito de la Figura 6.29.


+5 V

Entrada

TTLo

CMOS

Salida

Figura 6.29. TTL o CMOS interconectado con un zumbadorutilizando un controlador de transistor.

Este circuito utiliza el transistor NPN como conmutador. Cuando la salida del inversor vaal nivel BAJO, la tensión entre la base (B) y emisor (E) del transistor bipolar está próximaa O. Esto pone al transistor en «off» (resistencia muy alta entre los terminales E y C), y elzumbador no suena. Cuando la salida del inversor alcanza el nivel ALTO, la tensión positivade la base (B) del transistor activa al transistor (la resistencia entre los terminales E y C sehace muy baja), permitiendo que la corriente fluya a través del zumbador (suena elzumbador). El diodo sirve de protección contra tensiones transitorias (picos de tensión quepueden producirse en el zumbador). Observar que el circuito de interfaz funcionará biencon elementos lógicos TTL o CMOS.

Un relé es un excelente medio de aislar un elemento lógico de un circuito de alta tensióno alta corriente. La Figura 6.30 ilustra cómo se puede utilizar un elemento lógico con un relépara controlar un motor eléctrico o solenoide.

Considerar el circuito de interfaz de la Figura 6.30a. El mismo controlador de transistorNPN empleado anteriormente se utiliza para abrir y cerrar los contactos del relé. Cuando lasalida del inversor está en el nivel BAJO, el transistor se desactiva y no fluye corriente através de la bobina del relé. Los contactos de la espira del relé de carga normalmente cerrados(NC) se mantienen cerrados, como se muestra en la Figura 6.30a. Cuando la salida delinversor alcanza el nivel ALTO, el transistor se activa (conduce) y fluye corriente a través dela bobina del relé. La fuerza magnética de la espira del relé activado atrae la armadura (partemóvil del relé), y el contacto normalmente abierto (NO) se cierra. Los contactos NO del reléfuncionan como un sencillo conmutador mecánico que activa el motor eléctrico de más altatensión. El diodo cortador mediante la espira del relé evita los picos de tensión que puedenser inducidos en el sistema por la espira del relé. Observar en la Figura 6.30a que los circuitoslógicos TTL o CMOS pueden interconectarse de esta manera. Observar también el excelenteaislamiento (no conexión eléctrica) entre los elementos lógicos y el circuito de motor detensión/corriente más elevada.

Un solenoide es un dispositivo eléctrico que puede producir movimiento lineal. El circuitode la Figura 6.30b muestra cómo la salida de una puerta lógica TTL o CMOS puede utili-zarse para controlar corrientes y tensiones más altas en el circuito del solenoide. De

nuevo etransistodel reléNO delespira d(


Entrada

TTL o

CMOS

+5 V

Salida

Figura 6.29. TTL o CMOS interconectado con un zumbador utilizando un cont rolador de transistor.

Este circuito utiliza el transistor NPN como conmutador. Cuando la salida del inversor va al nivel BAJO, la tensión entre la base (B) y emisor (E) del transistor bipolar está próxima a O. Esto pone al transistor en «off» (resistencia muy alta entre los terminales E y C), y el zumbador no suena. Cuando la salida del inversor alcanza el nivel ALTO, la tensión positiva de la base (B) del transistor activa al transistor (la resistencia entre los terminales E y C se hace muy baja), permitiendo que la corriente fluya a través del zumbador (suena el zumbador). El diodo sirve de protección contra tensiones transitorias (picos de tensión que pueden producirse en el zumbador). Observar que el circuito de interfaz funcionará bien con elementos lógicos TTL o CMOS.

Un relé es un excelente medio de aislar un elemento lógico de un circuito de alta tensión o alta corriente. La Figura 6.30 ilustra cómo se puede utilizar un elemento lógico con un relé para controlar un motor eléctrico o solenoide.

Considerar el circuito de interfaz de la Figura 6.30a. El mismo controlador de transistor NPN empleado anteriormente se utiliza para abrir y cerrar los contactos del relé. Cuando la salida del inversor está en el nivel BAJO, el transistor se desactiva y no fluye corriente a través de la bobina del relé. Los contactos de la espira del relé de carga normalmente cerrados (NC) se mantienen cerrados, como se muestra en la Figura 6.30a. Cuando la salida del inversor alcanza el nivel ALTO, el transistor se activa (conduce) y fluye corriente a través de la bobina del relé. La fuerza magnética de la espira del relé activado atrae la armadura (parte móvil del relé), y el contacto normalmente abierto (NO) se cierra. Los contactos NO del relé funcionan como un sencillo conmutador mecánico que activa el motor eléctrico de más alta tensión. El diodo cortador mediante la espira del relé evita los picos de tensión que pueden ser inducidos en el sistema por la espira del relé. Observar en la Figura 6.30a que los circuitos lógicos TTL o CMOS pueden interconectarse de esta manera. Observar también el excelente aislamiento (no conexión eléctrica) entre los elementos lógicos y el circuito de motor de tensión/corriente más elevada.

Un solenoide es un dispositivo eléctrico que puede producir movimiento lineal. El circuito de la Figura 6.30b muestra cómo la salida de una puerta lógica TTL o CMOS puede utilizarse para controlar corrientes y tensiones más altas en el circuito del solenoide. De


en

CIRCUITOS INTEGRADOS TTL Y CMOS: CARACTERISTICAS E INTERFACE S 147

+5 V

TTL

NC I

11 ~,...,.-i__ Sa_li_da__

____~~_J 1\2v'----+

Entrada

(a) Interfaz TIL o CMOS con un motor eléctrico

+5V

nlé Entrada

Salida

Solenoide

(b) Interfaz TIL o CMOS con un solenoide

Figura 6.30. Interfaz utilizando un relé.

nuevo el transistor controlador se activa y desactiva por la salida de la puerta lógica. Eltransistor controla la corriente a través de la espira del relé. La fuerza magnética de la espiradel relé mantiene los contactos, NO, cerrados cuando está activado. Al cerrar los contactosNO del relé se completa el circuito de alta tensión activando la espira del solenoide. Laespira del solenoide hace que el núcleo del solenoide produzca un movimiento lineal.


Entrada

Entrada

TTL o

CMOS

+5 V

NC I

11 ~......-¡-i __ Sa_li_da_---,

____ ~~_J 1-12

V '----+

(a) Interfaz TTL o CMOS con un motor eléctrico

+5V

- -- --- --, : NC:

1 11~~:--~s-a-lid-a-_,

~ - - --~~--~ 1+ 12 V '-----1

Solenoide

(b) Interfaz TTL o CMOS con un solenoide

Figura 6.30. Interfaz utilizando un relé.

nuevo el transistor controlador se activa y desactiva por la salida de la puerta lógica. El transistor controla la corriente a través de la espira del relé. La fuerza magnética de la espira del relé mantiene los contactos, NO, cerrados cuando está activado. Al cerrar los contactos NO del relé se completa el circuito de alta tensión activando la espira del solenoide. La espira del solenoide hace que el núcleo del solenoide produzca un movimiento lineal.



PROBLEMAS RESUELTOS

6.49. Acudir a la Figura 6.29. El zumbador sonará solamente cuando la salida del inversor alcance elnivel (ALTO, BAJO) Y el transistor (conduzca, no conduzca) corriente.

Solución:El zumbador de la Figura 6.29 sonará cuando la salida del inversor alcance el nivel ALTO y el transistor

conduzca corriente.

6.50. Acudir a la Figura 6.29. Si la salida del inversor alcanza el nivel BAJO, el transistor _(conducirá, no conducirá) corriente y el zumbador estará (en silencio, sonando).

Solución:Si la salida del inversor de la Figura 6.29 alcanza el nivel BAJO, el transistor no conducirá y el zumbador

estará en silencio.

6.51. ¿Cuál es la [unción del relé en los circuitos de la Figura 6.30?

Solución:El relé sirve para aislar la circuitería lógica de los circuitos de alta tensión y alta corriente del motor/

solenoide en la Figura 6.30.

6.52. Acudir a la Figura 6.30a. El motor eléctrico opera cuando la salida del elemento lógico (inversor)alcanza el nivel (ALTO, BAJO).

Solución:El motor de la Figura 6.30a opera cuando la salida del inversor alcanza el nivel ALTO.

6.53. Acudir a la Figura 6.30b. ¿Cuál es el propósito del diodo colocado en paralelo con la espira delrelé?

Solución:El diodo elimina picos de tensión no deseados que pueden generarse por la espira del relé. A veces se

denomina diodo cortador.

6.54. Acudir a la Figura 6.29. El transistor actúa como un (amplificador, conmutador) en estecircuito.

Solución:El transistor actúa como un conmutador en este circuito.

6.8. CONVERSION D/A y A/D

Los sistemas digitales con frecuencia deben interconectarse con equipos analógicos. Pararecordar, una señal digital es la que solamente tiene dos niveles discretos de tensión. Unaseñal analágica es la que varía continuamente desde un valor mínimo hasta un valor máximode tensión o corriente. La Figura 6.31 ilustra una situación típica en la cual la unidad deprocesamiento digital o sistema tiene entradas y salidas analógicas. La entrada a la izquierdaes una tensión continua que varía de O a 5 V. El codificador especial, denominado conversaranalágico-digital (conversor A/D), traduce la entrada analógica a información digital. En laparte de salida del sistema digital mostrado en la Figura 6.31, un decodificador especial traduce

la inDdigiuu

LaLa Fi¡las encon oesperaentrad

Calas elllfila 1ALTOsolam:tra sókactivarOlrsenD gensalidaentrad:

Undiagrairesisto.entrad.la tablamplifi

Alglineari:binariaticas esresoluc

COl

ducido8 bits .muestr


PROBLEMAS RESUELTOS

6.49. Acudir a la Figura 6.29. El zumbador sonará solamente cuando la salida del inversor alcance el nivel ___ (ALTO, BAJO) Y el transistor ___ (conduzca, no conduzca) corriente.

Solución:

El zumbador de la Figura 6.29 sonará cuando la salida del inversor alcance el nivel ALTO y el transistor conduzca corriente.

6.50. Acudir a la Figura 6.29. Si la salida del inversor alcanza el nivel BAJO, el transistor __ _ (conducirá, no conducirá) corriente y el zumbador estará ___ (en silencio, sonando).

Solución:

Si la salida del inversor de la Figura 6.29 alcanza el nivel BAJO, el transistor no conducirá y el zumbador estará en silencio.

6.51. ¿Cuál es la función del relé en los circuitos de la Figura 6.30?

Solución:

El relé sirve para aislar la circuitería lógica de los circuitos de alta tensión y alta corriente del motor/ solenoide en la Figura 6.30.

6.52. Acudir a la Figura 6.30a. El motor eléctrico opera cuando la salida del elemento lógico (inversor) alcanza el nivel ___ (ALTO, BAJO).

Solución:

El motor de la Figura 6.30a opera cuando la salida del inversor alcanza el nivel ALTO.

6.53. Acudir a la Figura 6.30b. ¿Cuál es el propósito del diodo colocado en paralelo con la espira del relé?

Solución:

El diodo elimina picos de tensión no deseados que pueden generarse por la espira del relé. A veces se denomina diodo cortador.

6.54. Acudir a la Figura 6.29. El transistor actúa como un _ __ (amplificador, conmutador) en este circuito.

Solución:

El transistor actúa como un conmutador en este circuito.

6.8. CONVERSION D/A y A/D

Los sistemas digitales con frecuencia deben interconectarse con equipos analógicos. Para recordar, una señal digital es la que solamente tiene dos niveles discretos de tensión. Una señal analógica es la que varía continuamente desde un valor mínimo hasta un valor máximo de tensión o corriente. La Figura 6.31 ilustra una situación típica en la cual la unidad de procesamiento digital o sistema tiene entradas y salidas analógicas. La entrada a la izquierda es una tensión continua que varía de O a 5 V. El codificador especial, denominado conversor analógico-digital (conversor A/D), traduce la entrada analógica a información digital. En la parte de salida del sistema digital mostrado en la Figura 6.31 , un decodificador especial traduce


ce el

nsistor

bador

motor/

ersor)

ira del

Para. Una. imoad deuierdaversorEn laaduce


+5 V

ConversorAjD

Sistemadigitalanaló-

gica

Figura 6.31. Utilización de conversores A/D y D/Aen un sistema electrónico.

la información digital a una tensión analógica. Este decodificador se denomina conversardigital-analágico (conversor DI A).

La tarea de un conversor DI A es transformar una entrada digital en una salida analógica.La Figura 6.32a ilustra la función del conversor D/A. Se introduce un número binario enlas entradas de la izquierda con una tensión de salida correspondiente a la derecha. Comocon otros trabajos de electrónica, es bueno definir exactamente las entradas y salidasesperadas del sistema. La tabla de verdad de la Figura 6.32b detalla un conjunto de posiblesentradas y salidas para el conversor DI A.

Considerar la tabla de verdad de la Figura 6.32b para el conversor DI A. Si cada una delas entradas está en el nivel BAJO, la tensión de salida (Vout) es O V, como se define en lafila 1 de la tabla. La fila 2 muestra exactamente la entrada del 1 (A) activada por un nivelALTO. Con la entrada LLLH (0001), la salida del conversor D/A es 1 V. La fila 3 muestrasolamente activadala entrada B (0010). Esto produce una salida de 2 V. La fila 5 mues-tra sólo activada la entrada C (O100). Esto mantiene una salida de 4 V. La fila 9 muestraactivada solamente la entrada D (1000); esto produce una salida de 8 V del conversor D/A.Observar que las entradas (D, C, B, A) tienen peso para que un nivel ALTO en la entradaD genere una salida de 8 V Y un nivel ALTO en la entrada A produzca solamente unasalida de 1 V. El peso relativo de cada entrada está dado por 8 para la entrada D, 4 para laentrada C, 2 para la entrada B, y 1 para la entrada A en la Figura 6.32a.

Un sencillo conversor DI A consta de dos partes funcionales. La Figura 6.32a muestra undiagrama de bloques de un conversor DI A. El conversor está dividido en una red deresistores y un amplificador sumador. La red de resistores pondera adecuadamente lasentradas 1, 2, 4 Y 8, Y el amplificador sumador escala la tensión de salida de acuerdo conla tabla de verdad. Un amp op, o amplificador operacional, se utiliza normalmente comoamplificador de suma.

Algunas especificaciones importantes de los conversores DI A comerciales son resolución,linearidad, tiempo de establecimiento, disipación de potencia, tipo de entrada (binaria,binaria complementada, y signo y magnitud), tecnología (TTL, CMOS o ECL) y caracterís-ticas especiales. Un manual referencia más de cien Cl conversores D/A'diferentes que tienenresoluciones de 4 a 18 bits.

Considerar el diagrama de bloques simplificado de un conversor comercial A/D repro-ducido en la Figura 6.33a. Este es el conversar A/D compatible con el microprocesador de8 bits ADC0804. Las líneas de control indican al conversor A/D ADC0804 que primeromuestree y digitalice la tensión analógica de entrada. Segundo, las líneas de control indican al


+5 V

Conversor

AjD ~==~

Sistema digital

Figura 6.31. Utilización de conversores A/D y D/A en un sistema electrónico.

la información digital a una tensión analógica. Este decodificador se denomina conversor digital-analógico (conversor DI A).

La tarea de un conversor DI A es transformar una entrada digital en una salida analógica. La Figura 6.32a ilustra la función del conversor D/A. Se introduce un número binario en las entradas de la izquierda con una tensión de salida correspondiente a la derecha. Como con otros trabajos de electrónica, es bueno definir exactamente las entradas y salidas esperadas del sistema. La tabla de verdad de la Figura 6.32b detalla un conjunto de posibles entradas y salidas para el conversor D/A.

Considerar la tabla de verdad de la Figura 6.32b para el conversor DI A. Si cada una de las entradas está en el nivel BAJO, la tensión de salida (Vout) es O V, como se define en la fila 1 de la tabla. La fila 2 muestra exactamente la entrada del 1 (A) activada por un nivel ALTO. Con la entrada LLLH (0001), la salida del conversor DI A es 1 V. La fila 3 muestra solamente activada.la entrada B (0010). Esto produce una salida de 2 V. La fila 5 muestra sólo activada la entrada C (O 1 00). Esto mantiene una salida de 4 V. La fila 9 muestra activada solamente la entrada D (1000); esto produce una salida de 8 V del conversor D/A. OlJservar que las entradas (D, C, B, A) tienen peso para que un nivel ALTO en la entrada D genere una salida de 8 V Y un nivel ALTO en la entrada A produzca solamente una salida de 1 V. El peso relativo de cada entrada está dado por 8 para la entrada D, 4 para la entrada C, 2 para la entrada B, y 1 para la entrada A en la Figura 6.32a.

Un sencillo conversor DI A consta de dos partes funcionales. La Figura 6.32a muestra un diagrama de bloques de un conversor DI A. El conversor está dividido en una red de resisto res y un amplificador sumador. La red de resistores pondera adecuadamente las entradas 1, 2, 4 Y 8, Y el amplificador sumador escala la tensión de salida de acuerdo con la tabla de verdad. Un amp op, o amplificador operacional, se utiliza normalmente como amplificador de suma.

Algunas especificaciones importantes de los conversores DI A comerciales son resolución, linearidad, tiempo de establecimiento, disipación de potencia, tipo de entrada (binaria, binaria complementada, y signo y magnitud), tecnología (TTL, CMOS o ECL) y características especiales. Un manual referencia más de cien Cl conversores D/A"diferentes que tienen resoluciones de 4 a 18 bits.

Considerar el diagrama de bloques simplificado de un conversor comercial A/D reproducido en la Figura 6.33a. Este es el conversor A/D compatible con el microprocesador de 8 bits ADC0804. Las líneas de control indican al conversor A/D ADC0804 que primero muestree y digitalice la tensión analógica de entrada. Segunda, las líneas de control indican al



Entradasbinarias

8 4 1 1DeBA e O/Aonversor

Salida'-- analógica

Red de -!Amplificado @--resistores de suma

...,~(a) Diagrama de bloques

Entrada binaria Salida

Fila analógicaD e B A(8) (4) (2) (1) VOU!

l o o o o o2 o o o 1 13 o o 1 o 24 o o 1 1 35 o 1 o o 46 o 1 o 1 57 o l 1 o 68 o 1 1 1 7

9 1 o o o 810 1 o o 1 911 1 o 1 o 1012 1 o 1 1 1113 1 1 o o 1214 1 1 o 1 1315 1 1 1 o 1416 1 1 1 1 15

(b) Tabla de verdad

Figura 6.32. Conversar DjA.

conversor AjD que genere la salida binaria de 8 bits. La salida de 8 bits será directamenteproporcional a la tensión analógica de entrada. Si la tensión de entrada fuese 5 V, la sa-lida binaria sería 11111111, pero si la tensión de entrada fuese O V, la salida binariasería 00000000.

Un diagrama de patillas del CI conversor AjD ADC0804 se muestra en la Figura 6.33b.El CI ADC0804 es un conversor AjD de aproximaciones sucesivas CMOS de 8 bits que sediseña para que opere con el microprocesador 8080A sin interfaz extra. El tiempo deconversión del CI ADC0804 es menor de 100 us, y todas las entradas y salidas son compa-tibles TTL. Opera con una fuente de alimentación de 5 V, Y puede manejar un rangocompleto de entradas analógicas de O a 5 V entre las patillas 6 y 7. El CI ADC0804 tiene un

generadcFigura 6

En hAjDAD

ciómetro

analógie

( 1 "lli x ~igual a len binar

La trmostrad,100 fls n5.000 eadirectamADC080


mentela sa-inaria

6.33b.ue se

po deompa-rangone un


+5 V

(ADC0804)

ConversorAjD

Entradaanalógica ~5V

Salida" binariade 8 bits

Entradade control

(a)

es 1", o l",e"!

RD 2 CLKR

WR 3 18 DBo(LSB)

CLKin 4 17 DBI

INTR 5 16 DB2ADC0804Vin(+) 6 15 DB3

Vin(-) 7 14 DB4

AGND 8 13 DBs

V rer/2 9 12 DB6

DGND 10 11 DB7(MSB)

Vista superior

(b)

Figura 6.33. CI conversar A/D de 8 bits ADC0804.

generador de reloj en el chip que sólo necesita un resistor y capacitor externo (véaseFigura 6.34).

En la Figura 6.34 se muestra un sencillo montaje de laboratorio utilizando el conversorA/D ADC0804. La tensión analógica de entrada se obtiene entre la parte móvil del poten-

ciómetro de 10 kQ Y tierra. La resolución del conversor A/D es iss (28 - 1) de la tensión

analógica a escala completa (5 V en este ejemplo). Por cada incremento de 0,02 V

(_1_ X 5 V = 0.02 V), la salida binaria aumenta en 1. Además, si la entrada analógica es255

igual a U.I V, la salida binaria será 00000101 (0.1 V /0.02 V = 5, Y el decimal 5 = 00000101en binario).

La transición de ALTA a BAJA del pulso de reloj en la entrada WR del CI ADC0804mostrada en la Figura 6.34 comienza el proceso de conversión. La salida binaria aparece100 us más tarde en los indicadores de la derecha. Este conversor A/D puede hacer más de5.000 conversiones por segundo. Las salidas son buffers de tres estados, así pueden conectarsedirectamente al bus de datos del sistema basado en microprocesador. El conversor A/DADC0804 tiene una salida de interrupción (INTR, véase patilla 5, Figura 6.33b) que indica al



+5 V +5 Vlndicadores binarios

de salida

20V+Tensión analógica

de entradaDB7!1DB .~1-=2__ ---.J7 6•....----c>------'-l Vin ( - ) DB5:1"1~3~ __ _____l

T Conversor DB 14Comienza 3 -- AfD de 4i!-!Ic:!5------.J

'. WR 8 bi DB3~-------.Jla conversión ItS 16r--_~1~9CLR DB21-=----------'

DBI~I~7-----------l10 kn ADC0804 DBo~I~8-------------.J

t--__ ...:..¡4CLK en AGNDes Rfj DGNDr150

'F 1 2 8 10

Figura 6.34. Montaje de un circuito de test con el CIconversor AjD de 8 bits ADC0804.

sistema microprocesador cuándo termina la conversión analógica a digital. Se necesitaninterrupciones en los sistemas de microprocesador cuando se interconectan dispositivosasíncromos muy «lentos», como por ejemplo, un conversor AjD, a dispositivos síncronos«muy rápidos», como por ejemplo, un microprocesador.

Especificaciones importantes de los conversores AjD comerciales son resolución, linearidad,tiempo de conversión, disipación de potencia, tipo de salida (binaria, decimal, binaria comple-mentada, signo y magnitud, paralela, serie) y características especiales. Un manual referenciacientos de CI conversores AjD diferentes con resoluciones entre 8 y 20 bits. Comercialmentese dispone de conversores AjD con salidas decimales (igual que los CI de los voltímetrosdigitales) con resoluciones de 3lh y 4lj2 dígitos.

PROBLEMAS RESUELTOS

6.55. Explicar la diferencia fundamental entre conversores AID y DIA.

Solución:

Un conversor AfD cambia una tensión analógica en una salida digital proporcional (habitualmente bina-ria). Un conversar DfA transforma una entrada digital (normalmente binaria) en una tensión analógica desalida proporcional.

6.56. Un sencillo conversor DIA consta de dos partes funcionales, una red de y un amplifi-cador .

Solución:Un sencillo conversor DfA consta de dos partes funcionales, una red de resistores y un amplificador de

suma.

6.57. Pn

s

ppp

6.58. Au

S

VI

6.59. E

S

ta

6.60. E

S

6.61. ASé

S,

Les

6.62. E



6.57. Acudir a la Figura 6.32b. Listar la tensión de salida (Vout) para cada combinación de entradasmostradas en la Figura 6.35.

(1) Entradas

L A

(2) ~ B Conversar Voute D/A ?

(4)---.r-

D

S(8)

j g f e e a

Figura 6.35. Problema del tren de pulsos del conversar DIA.

Solución:Las salidas analógicas (VOUl) del conversar D/A en la Figura 6.35 son como sigue:

pulso a = 2 V pulso d = 13 V pulsog = O V pulso j = 11 Vpulso b = 9 V pulso e = 1 V pulso h = 15 V pulso k = 3 Vpulso e = 6 V pulso f = 8 V pulso i = 5 V pulso 1 = 7 V

6.58. Acudir a la Figura 6.32a. El amplificador de suma en un conversor DjA normalmente esun (multiplexor, amp op).

Solución:Un amp op (amplificador operacional) normalmente se utiliza como amplificador de suma en un con-

versar D/A igual que en la Figura 6.32a.

6.59. El el ADe0804 es un conversor A/D con una salida (paralela, serie).

Solución:El CI ADC0804 es un conversar A/D con salidas paralelas de tres estados que pueden conectarse direc-

tamente. al bus de datos de un microprocesador.

6.60. El el ADe0804 tiene una resolución de (4, 8, 12) bits.

Solución:El conversar A/D ADC0804 tiene una resolución de 8 bits, o 1 de 255 (28 - 1 = 255).

6.61. Acudir a la Figura 6.34. Si la tensión de entrada es 2 V, la salida binaria del conversor A/Dsería el binario .

Solución:El cálculo es como sigue:

2V0.02 V = 100 decimal 100 = 01100100 en binario

ma-de

lifi-La salida binaria del conversar A/D mostrado en la Figura 6.34 es 01100100 cuando la tensión de entradaes 2 V.

de 6.62. El el ADe0804 (es, no es) compatible con sistemas basados en microprocesador.


----------------------------------------------------------------------------------------------------~---- .154 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

Solución:El CI conversor A/D ADC0804 es compatible con sistemas basados en microprocesador. Tiene salidas

en buffers de tres estados, entradas de control compatibles con microprocesadores y una salida de interrup-ción.

6.63. El conversor AjO AOC0804 tiene un tiempo de conversión de aproximadamente 100 _(micro, nano) segundos.

Solución:El CI ADC0804 tiene un tiempo de conversión de menos de 100 us (microsegundos).

6.64. El conversor AjO AOC0804 opera (a la misma velocidad que, con más lentitud que)un microprocesador.

Solución:Los conversores A/D operan con más lentitud que los microprocesadores y por tanto utilizan una

interrupción para indicar al sistema cuándo están preparados para enviar datos válidos.


6.65. Un grupo compatible de CI digitales que se pueden conectar directamente para formar unsistema digital se dice que forman una .Res. familia.

6.66. Los CI digitales de las familias ~ y ~ son los más populares.Res. (a) TTL, (b) CMOS.

6.67. Un CI que contiene de 12 a 99 puertas equivalentes se define como (LSI, MSI, SSI).Res. MSL

6.68. Acudir a la Figura 6.1a. Una entrada de 2.1 V al inversor TTL es un (O, 1) lógico.Res. l.

6.69. Acudir a la Figura 6.1a. Una salida de 2.1 V del inversor TTL es una salida lógica .Res. Una salida de 2.1 V del inversor TTL se define como una salida prohibida y se debe a un CI

defectuoso o que tiene una carga demasiado grande en la salida.

6.70. ¿Qué es el retardo de propagación de un CI digital?Res. El tiempo que tarda la salida en cambiar después de que la entrada haya cambiado de estado lógico.

El retardo de propagación para los modernos CI digitales puede variar de 1.5 a 125 ns.

6.71. ¿Cuál es el «fan-out» de un CI digital?Res. El número de cargas paralelas que pueden conectarse a la salida de un CI digital.

6.72. La familia de CI CM OS se caracteriza por su (alto, bajo) consumo de potencia.Res. bajo.

6.73. J1,

}

6.74.

6.75.

6.76. 1t}

6.77. J}

6.78. AR

6.79. AR

6.80. LR,

6.81. LecR,

6.82. L:veR,

6.83. L:R,

6.84. L:fuRE


e)


asp-

6.73. Acudir a la Figura6.1b. Una entrada de 1 Val inversor CM OS se considera un (0,1)lógico.Res. O o nivel BAJO.

6.74. ¿Qué sub familia TTL es mejor con respecto al consumo de potencia?Res. la TTL de baja potencia (véase Figura 6.6b).

6.75. Listar los tres tipos de salidas TTL.Res. «totem pole», colector abierto, tres estados.

6.76. Los dispositivos lógicos de la serie (5400, 7400) son menos caros y se consideran detipo comercial.Res. 7400.

na 6.77. Acudir a la Figura 6.36. El fabricante del CI mostrado es .Res. National Semiconductor Corporation (véase logo).

n Figura 6.36. el encapsulado DIP.

6.78. Acudir a la Figura 6.36. Se muestra un circuito integrado (CMOS, TTL).Res. TTL.

6.79. Acudir a la Figura 6.36. ¿Qué contiene el CI mostrado?Res. cuatro puertas NAND de dos entradas (CI7400).

6.80. Las letras CMOS significan .Res. metal-óxido semiconductor complementario.

el

6.81. Las familias (CMOS, TTL) generalmente son más aconsejables para utilizarlas enequipos alimentados por batería.Res. CMOS.

eo.

6.82. Las series (4000, 74HCOO) de CI CMOS son más recomendables para que operen a altavelocidad.Res. 74HCOO.

6.83. Las series (4000, 7400) de CI pueden utilizar una fuente de alimentación de 10 V de.Res. 4000.

6.84. Las familias (CMOS, TTL) son más aconsejables para utilizarlas cuando se dispone defuentes de alimentación no reguladas, como, por ejemplo, una batería.Res. CMOS.


6.73. Acudir a la Figura 6.1h. Una entrada de 1 V al inversor CMOS se considera un ___ (O, 1) lógico. Res. O o nivel BAJO.

6.74. ¿Qué sub familia TTL es mejor con respecto al consumo de potencia? Res. la TTL de baja potencia (véase Figura 6.6b).

6.75. Listar los tres tipos de salidas TTL. Res. «totem pole», colector abierto, tres estados.

6.76. Los dispositivos lógicos de la serie ___ (5400, 7400) son menos caros y se consideran de tipo comercial. Res. 7400.

6.77. Acudir a la Figura 6.36. El fabricante del Cl mostrado es ___ . Res. National Semiconductor Corporation (véase logo).

Figura 6.36. el encapsulado DIP.

6.78. Acudir a la Figura 6.36. Se muestra un circuito integrado ___ (CMOS, TTL). Res. TTL.

6.79. Acudir a la Figura 6.36. ¿Qué contiene el Cl mostrado? Res. cuatro puertas NAND de dos entradas (CI 7400).

6.80. Las letras CMOS significan ___ . Res. metal-óxido semiconductor complementario.

6.81. Las familias ___ (CMOS, TTL) generalmente son más aconsejables para utilizarlas en equipos alimentados por batería. Res. CMOS.

6.82. Las series ___ (4000, 74HCOO) de Cl CM OS son más recomendables para que operen a alta velocidad. ReS. 74HCOO.

6.83. Las series ___ (4000, 7400) de Cl pueden utilizar una fuente de alimentación de 10 V de. Res. 4000.

6.84. Las familias ___ (CMOS, TTL) son más aconsejables para utilizarlas cuando se dispone de fuentes de alimentación no reguladas, como, por ejemplo, una batería. Res. CMOS.



6.85. Los Cl de la familia (CMOS, TTL) son especialmente sensibles a las descargas estáticasy tensiones transitorias.Res. CMOS.

6.86. Si un Cl tiene la marca 74C08, es un dispositivo (CMOS, TTL).Res. CMOS.

6.87. Acudir a la Figura 6.18c. Cuando la salida del inversor TTL alcanza unos 3 V, luce elLEO __ (verde, rojo). Esto indica un nivel lógico (ALTO, BAJO).Res. rojo, ALTO.

6.88. Acudir a la Figura 6.18d. Cuando la salida del inversor TTL está en el nivel BAJO, eltransistor (está, no está) conduciendo y el LEO (no luce, luce).Res. no está, no luce.

6.89. Acudir a la Figura 6.15d. El buffer se utiliza como interfaz entre la puerta CMOS y la puertaestándar TTL porque tiene (menor, mayor) corriente de salida que el inversor CMOSestándar.Res. mayor.

6.90. En la Figura 6.16b y e se. utilizan como interfaces (buffers, transistores) especialesentre las puertas TTL y CMOS.Res. buffers.

6.91. Acudir a la Figura 6.25b. El componente S2 se considera un conmutador de entrada activa enel nivel (ALTO, BAJO) porque al cerrar el conmutador la entrada del inversor alcanzael nivel (ALTO, BAJO).Res. ALTO, ALTO.

6.92. Acudir a la Figura 6.27 b. Las puertas NANO que forman el circuito eliminador de rebotes seconectan como un cerrojo o .Res. flip-flop RS.

6.93. Acudir a la Figura 6.28b. Las puertas NANO TTL 7403 tienen salidas de colector abierto querequieren resistores de (pull-down, pull-up) en las salidas de las puertas.Res. pull-up.

6.94. Cuando un conmutador mecánico se cierra y se abre, los contactos no se hacen o deshacenlimpiamente, generando varios picos cortos de tensión. Esto se denomina del conmu-tador.Res. rebote.

6.95. Acudir a la Figura 6.29. Cuando la salida del inversor alcanza el nivel ALTO, el transis-tor (bloquea la corriente, conduce la corriente) y el zumbador (está en silencio,suena).Res. conduce la corriente, suena.

6.96. Acudir a la Figura 6.30a. EI (diodo, relé) aísla la circuitería lógica del circuito del motoreléctrico de alta tensión.Res. relé.

6.97. Actor

Re~

6.98. UnderRes

6.99. UnderRes

6.100. AClentRes

6.101. LaRes

6.102. UnRes

6.103. LatajeRes

6.104. EIIRes

6.105. ACI

Res

6.106. ACIconRes

6.107. El (Res.


6.85. Los CI de la familia ___ (CMOS, TTL) son especialmente sensibles a las descargas estáticas y tensiones transitorias. Res. CMOS.

6.86. Si un CI tiene la marca 74C08, es un dispositivo ___ (CMOS, TTL). Res. CMOS.

6.87. Acudir a la Figura 6.18c. Cuando la salida del inversor TTL alcanza unos 3 V, luce el LEO __ (verde, rojo). Esto indica un nivel lógico ___ (ALTO, BAJO). Res. rojo, ALTO.

6.88. Acudir a la Figura 6.18d. Cuando la salida del inversor TTL está en el nivel BAJO, el transistor ___ (está, no está) conduciendo y el LEO ___ (no luce, luce). Res. no está, no luce.

6.89. Acudir a la Figura 6.15d. El buffer se utiliza como interfaz entre la puerta CMOS y la puerta estándar TTL porque tiene ___ (menor, mayor) corriente de salida que el inversor CMOS estándar. Res. mayor.

6.90. En la Figura 6.16b y e se. utilizan como interfaces ___ (buffers, transistores) especiales entre las puertas TTL y CMOS. Res. buffers.

6.91. Acudir a la Figura 6.25b. El componente S2 se considera un conmutador de entrada activa en el nivel ___ (ALTO, BAJO) porque al cerrar el conmutador la entrada del inversor alcanza el nivel ___ (ALTO, BAJO). Res. ALTO, ALTO.

6.92. Acudir a la Figura 6.27 b. Las puertas NANO que forman el circuito eliminador de rebotes se conectan como un cerrojo o ___ . Res. flip-flop RS.

6.93. Acudir a la Figura 6.28b. Las puertas NANO TTL 7403 tienen salidas de colector abierto que requieren resistores de ___ (pull-down, pull-up) en las salidas de las puertas. Res. pull-up.

6.94. Cuando un conmutador mecánico se cierra y se abre, los contactos no se hacen o deshacen limpiamente, generando varios picos cortos de tensión. Esto se denomina ___ del conmu-tador. Res. rebote.

6.95. Acudir a la Figura 6.29. Cuando la salida del inversor alcanza el nivel ALTO, el transis-tor ___ (bloquea la corriente, conduce la corriente) y el zumbador ___ (está en silencio, suena). Res. conduce la corriente, suena.

6.96. Acudir a la Figura 6.30a. El ___ (diodo, relé) aísla la circuitería lógica del circuito del motor eléctrico de alta tensión. Res. relé.


estáticas

luce el

AJO, el

puertaCMOS

ctiva enalcanza

botes se

erto que

eshacenconmu-

transis-silencio,

el motor

, \

6.98. Un decodificador especial que interconecta un sistema digital y una salida analógica sedenomina .Res. conversor D/A.


6.97. Acudir a la Figura 6.30a. Cuando la salida del inversor alcanza el nivel BAJO, el transis-tor (bloquea la corriente, conduce la corriente), los contactos del relé normalmente___ (cerrados, abiertos) se cierran y el motor eléctrico (no opera, opera).Res. bloquea la corriente, normalmente cerrado, no opera.

6.99. Un codificador especial que interconecta una entrada analógica yun sistema digital sedenomina .Res. conversor A/D.

6.100. Acudir a la Figura 6.32b. Una salida de 6 V del conversor DjA podría ser generada sólo por laentrada binaria .Res. 0110.

6.101. La abreviatura amp op significa .Res. amplificador operacional.

6.102. Un voltímetro digital es una aplicación de un(a) .Res. conversor A/D.

6.103. La resolución de un conversor AjD puede darse como el número de ~ o como porcen-taje~.Res. (a) bits, (b) resolución.

6.104. El conversor AjD ADC0804 tiene una salida (BCD, binaria) de 8 bits.Res. binaria.

6.105. Acudir a la Figura 6.34. Si la tensión de entrada es de 3 V, la salida binaria sería .Res. 10010110 (3 V/0.02 = 150 = 10010110 en binario).

6.106. Acudir a la Figura 6.34. El resistor de 10 kQ Y el capacitor de 150 pF están asociadoscon (el reloj, la fuente de alimentación) del Cl conversor AjD ADC0804.Res. reloj.

6.107. El Cl ADC0804 usa la técnica de conversion A-a-D de .Res. las aproximaciones sucesivas.


6.97. Acudir a la Figura 6.30a. Cuando la salida del inversor alcanza el nivel BAJO, el transis-tor ___ (bloquea la corriente, conduce la corriente), los contactos del relé normalmente ___ (cerrados, abiertos) se cierran y el motor eléctrico ___ (no opera, opera). Res. bloquea la corriente, normalmente cerrado, no opera.

6.98. Un decodificador especial que interconecta un sistema digital y una salida analógica se denomina ______ .

Res. conversor DjA.

6.99. Un codificador especial que interconecta una entrada analógica y 'un sistema digital se denomina ______ .

Res. conversor AjD.

6.100. Acudir a la Figura 6.32b. Una salida de 6 Y del conversor D/A podría ser generada sólo por la entrada binaria ___ . Res. 0 110.

6.101. La abreviatura amp op significa ______ . Res. amplificador operacional.

6.102. Un voltímetro digital es una aplicación de un(a) _ _____ . Res. conversor AjD.

6.103. La resolución de un conversor A/D puede darse como el número de ~ o como porcentaje~. Res. (a) bits, (b) resolución.

6.104. El conversor A/D ADC0804 tiene una salida ___ (BCD, binaria) de 8 bits. R es. binaria.

6.105. Acudir a la Figura 6.34. Si la tensión de entrada es de 3 Y, la salida binaria sería ___ . Res. 10010110 (3 VjO.02 = 150 = 10010110 en binario).

6.106. Acudir a la Figura 6.34. El resistor de 10 kQ Y el capacitor de 150 pF están asociados con ___ (el reloj, la fuente de alimentación) del Cl conversor A/D ADC0804. Res. reloj.

6.107. El Cl ADC0804 usa la técnica de conversion A-a-D de ___ . Res. las aproximaciones sucesivas.


Capítulo 7

CONVERSION DE CODIGOS

7.1. INTRODUCCION

Una aplicación de las puertas lógicas en los sistemas digitales es la de conversores de códigos.Los códigos más usados son el binario BCD (8421), octal, hexadecimal y, por supuesto,eldecimal. Gran parte del «misterio» que rodea a las computadoras y demás sistemas digitalesproviene del lenguaje no familiar de los circuitos integrados. Los dispositivos digitales puedenprocesar solamente los bits 1 y O. Sin embargo, es difícil para las personas comprendergrandes cadenas de 1 y O. Por esa razón, se necesitan los conversores de código para traducirel lenguaje de la lgente al lenguaje de la máquina.

Considerar el sencillo diagrama de bloques de una calculadora manual en la Figura 7 .1.El dispositivo de entrada (a la izquierda) es el teclado. Entre el teclado y la unidad centralde tratamiento (CPU) de la calculadora hay un codificador, que traduce el número decimalpulsado en el teclado a código binario, como por ejemplo código BCD (8421). La CPUrealiza su operación en binario y produce un resultado en código binario. El decodificadortraduce el código binario de la CPU a un código especial que hace que luzcan los segmentosadecuados en el visualizador de siete segmentos. El decodificador, por tanto, traduce delbinario al decimal. El codificador y decodificador de este sistema son traductores electróni-cos de código. El codificador puede ser considerado como un traductor del lenguaje de lagente al lenguaje de la máquina. El decodificador hace lo opuesto; traduce el lenguaje dela máquina al lenguaje humano.

Entrada Salida

000 Ir000 Codifi- Unidad Decodi-

000--- cadorr----- central de r-----

ficador --- Otratamiento

0Teclado Visualizador

decimal

Figura 7.1. Diagrama básico de bloques de una calculadora.

7.2. eEl trabanúmeroa BCD ssalidas asalida. Ecomo m

El di;Figura 7.y salidas,los de lasse activapara vol'codificad(en D, eCuandodecirse q

El COi

prioridadde verda:verdad esalidas fllBCD dela entrad,D, e, B,1001, qu:

La semarcada¡en ALTl


CONVERSION DE CODIGOS 159

- ---------------------~------------------------------------~~7.2. CODIFICACION

El trabajo del codificador en la calculadora consiste en traducir una entrada decimal a unnúmero BCD (8421). El diagrama lógico, en forma simplificada, de un codificador decimala BCD se muestra en la Figura 7.2. El codificador tiene diez entradas a la izquierda y cuatrosalidas a la derecha. El codificador puede tener una entrada activa, que produce una únicasalida. En la Figura 7.2 está activada la entrada decimal 7 que produce la salida BCD 0111,como muestran los indicadores de salida BCD de la derecha.

Indicadores de salida BeD8 4 2 1

o1

Codifi-D

2 cador e3

Entradas 4 Bdecimales 5

A6Activada 7

89

Figura 7.2. Símbolo lógico para un codificador decimal a BeD.

El diagrama de bloques de un codificador comercial decimal a BCD se muestra en laFigura 7.3a. Las características menos usuales son los pequeños circulitos en las entradasy salidas, los de las entradas significan que están activadas por O lógicos, o niveles BAJOS,los de las salidas significan que éstas, normalmente, están en ALTA, o 1 lógico, pero cuandose activan, están en el nivel BAJO, o O lógico. Se han añadido cuatro inversores al circuitopara volver a invertir la salida a su forma normal. Otra característica poco habitual delcodificador es que no hay entrada cero. Una entrada decimal O significa una salida 1111(en D, e, B y A), que es verdadera cuando todas las entradas (1-9) están desconectadas.Cuando las entradas no están conectadas, se dice que están flotando. En este caso puededecirse que están flotando en ALTA. .

El codificador representado en la Figura 7.3 se denomina comercialmente codificador deprioridad de 10 a 4 líneas. Este dispositivo TTL se conoce como codificador 74147. La tablade verdad del codificador 74147 se da en la Figura 7.3b. La primera línea de la tabla deverdad es para cuando no hay entradas. Cuando todas las entradas flotan en ALTO, lassalidas flotan en ALTO, lo cual es interpretado como 0000 por los indicadores de salidaBCD de la Figura 7.3a. La segunda línea de la tabla de verdad de la Figura 7.3b muestrala entrada decimal 9 activada por un nivel BAJO, o O, lo que produce LHHL en las salidasD, e, B, A. Esta salida la invierten los cuatro inversores, y en los ,indicadores BCD se lee1001, que es la representación BCD del decimal 9.

La segunda línea de la tabla de verdad de la Figura 7.3b muestra las entradas 1 a 8marcadas con X. Una X en la tabla significa irrelevante. Una entrada irrelevante puede estaren ALTA o BAJA. Este codificador tiene una característica de prioridad, que activa el


Figura 7.3. Codificador comercial de prioridad decimal a BCDTTL 74147.

oJIII

7.1.

A

B

7.2. I¡:

S

ee

7.3. Id

S

7.4. Sa

S

7.5. A

S

7.6. S(,

S

e

; 9 ~~ __L-~======~2 D

Figura 7.4. Diagrama lógico del codificador de prioridad 74147 decimal a BCD.


idas

B A

H HH LH HL LL HH LH HL LL HH L

CONVERSION DE COmGOS 161

número mayor que tenga una entrada en BAJA. Si los niveles BAJOS estuviesen en lasentradas 9 y 5, la salida sería 1001, correspondiente al 9 decimal. El codificador activa lasalida que corresponde al mayor número de entrada.

El diagrama lógico del codificador 74147, según indica Texas Instruments, Inc., está enla Figura 7.4, donde se muestran las 30 puertas del CI TTL 74147. Primero tratar de activarel 9 decimal en la entrada decimal 9 (nivel BAJO en la entrada 9). Esta entrada a O lainvierte el inversor 1, y se aplica a las puertas NOR 2 y 3, que se activan entonces, dandouna salida en BAJA. Las puertas NOR 4 y 5 se desactivan por la presencia de O en lasentradas de las puertas AND (de la 7 a la 18) desactivadas. Estas puertas AND estándesactivadas por los O de sus entradas inferiores, producidos por la puerta NOR 6. Laspuertas AND (de la 7 a la 18) aseguran que tenga prioridad sobre las demás la entradadecimal correspondiente al número mayor.

También se dispone de codificadores con tecnología CMOS. El codificador de prioridadde 10 a 4 líneas 74HC147 es uno de los muchos CI DIP que tiene National SemiconductorCorporation en su serie 74HCOO.

PROBLEMAS RESUELTOS

7.1. El codificador 74147 traduce el código (decimal, Gray) a código (BCD, octal).

Solución:El 74147 traduce del código decimal al BCD.

7.2. En un instante dado, un codificador puede tener (una, varias) entrada(s) activa(s) queproduce(n) una única salida.

Solución:Por definición un codificador tendrá sólo una entrada activada en cualquier instante. Si aparecen varias

entradas activadas por niveles BAJOS, el número decimal mayor es codificado por la unidad, tal como haceel codificador 74147.

7.3. En la Figura 7.3a, si la entrada 3 se activa con un nivel (ALTO, BAJO), en los indicadoresde salida BCD aparecerán (cuatro bits).

Solución:Un nivel BAJO en la entrada 3 producirá 0011 en los indicadores de salida.

7.4. Si las entradas 4 y 5 se activan con niveles BAJOS, en los indicadores de salida de la Figura 7.3aaparecerán (cuatro bits).

Solución:El codificador 74147 da prioridad a la entrada 5, produciendo la salida 0101 en los indicadores BCD.

7.5. Acudir a la Figura 7.4. Para activar la entrada 1 se necesita un (0, 1) lógico.

Solución:Para activar cualquier entrada del codificador 74147 se necesita un O lógico.

7.6. Suponer que solamente se activa la entrada 1 en el circuito de la Figura 7.4. La salida _(A, B, e, D) estará en BAJA debido a que la puerta AND 18 está (activada, inhabilitada).

Solución:La salida estará en BAJA porque la puerta AND está activada por todos los I de sus entradas.



7.7. Listar las salidas de los indicadores BCD para cada uno de los ocho pulsos de entrada mostradosen la Figura 7.5. (Recordar la característica de prioridad, que activa el número mayor que tieneuna entrada en BAJA.)

Solución:Los indicadores mostrarán las siguientes salidas BCD (8421):

pulso a = 0000 pulso e = 0001 pulso e = 0111 pulso 9 = 0011pulso b = 0111 pulso d = 1001 pulso f = 0101 pulso h = 0000

Indicadores de salida BCD842 1

12 D3 Codifi·

cador e45 B6

A789 (74147)

Figura 7.5. Problema del tren de pulsos del codificador.

7.3. DECODIFICACION:BCD A DECIMAL

Un decodificador puede considerarse lo opuesto de un codificador. Para invertir el procesodescrito en la Sección 7.2 habría que fabricar un decodificador que convirtiese el códigoBCD a decimal. El diagrama de bloques de dicho decodificador se muestra en la Figura 7.6.

Indicadores de salida decimal

EntradasBCD

Activada

9 f----'

A Decofi. 8 ~~~~-=--=--=--=-~_...JB cador 7

6 f--------'5f---------~4f----------------------'3~----------------------~2~----------------------------'1~--------------------------------'O~----------------------------------~

Activada eD

Figura 7.6. Símbolo lógico para un decodificador BeD a decimal.

El códde salilínea da las líen la 1IuciencBCD e

Untivo Tlestán éentrad,diez saque la:activanlos indsalida.

LarepreseLLLLcompledecimael decirque seEste deen el n

COI

represeinválidiseis últ

El eLas entlas entr

Lael bit rrdecimasalidas

Supcuidad ese obseientoncede sus eel diagrestán daliment

DivlCMOS


adostiene

ceso'digo

7.6.


El código (8421) BCD es la entrada y está a la izquierda del decodificador. Las diez líneasde salida se muestran a la derecha. En cualquier instante de tiempo sólo está activada unalínea de salida. Para ver qué salida está activada, se conectan indicadores (LED o lámparas)a las líneas de salida. Las entradas B y C (B = lugar del 2, C = lugar del 4) están activadasen la Figura 7.6. Esto hace que se active la salida decimal 6, como muestra el indicador 6luciendo. Si no se activa ninguna entrada, lucirá el indicador de salida cero. Una entradaBCD 0011 activará el indicador de salida 3.

Un decodificador comercial BCD a decimal se muestra en la Figura 7.7a. Este disposi-tivo TTL tiene el número 7442. Las cuatro entradas BCD a la izquierda del símbolo lógicoestán etiquetadas con D, C, B y A. La entrada D es la entrada del 8, Y la A la del l. Lasentradas se activan con el 1 lógico, o nivel ALTO. A la derecha de la Figura 7.7a están lasdiez salidas del decodificador. Los pequeños circulitos conectados al símbolo lógico indicanque las salidas son activas en BAJA. Normalmente están en ALTA excepto cuando seactivan. Por conveniencia se añaden diez inversores al circuito para controlar las luces delos indicadores decimales. Una salida activa se invierte a 1 lógico en los indicadores desalida.

La tabla de verdad del decodificador 7442 está en la Figura 7.7b. La primera línea (querepresenta el decimal O) muestra todas las entradas en el nivel BAJO (L). Con una entradaLLLL (0000) se activa la salida del O decimal al estado BAJO (L). El inversor inferiorcomplementa esta salida al nivel ALTO, lo cual hace que luzca el indicador de la salidadecimal O, no luciendo ninguno de los demás. De igual forma, la línea quinta (que representael decimal 4) muestra la entrada BCD LHLL (0100). La salida 4 es activa en el nivel BAJO,que se invierte en la Figura 7.7a, haciendo que luzca el indicador de la salida decimal 4.Este decodificador entonces tiene las entradas activas en el nivel ALTO y las salidas activasen el nivel BAJO.

Considerar la línea 11 de la Figura 7.7b. La entrada es HLHL (1010), Y normalmenterepresenta el 10 decimal. Como el código BCD no contiene este número, esta entrada esinválida y no luce ninguna lámpara de salida (ninguna salida se activa). Observar que lasseis últimas líneas de la tabla de verdad muestran entradas inválidas sin salidas activadas.

El diagrama lógico del decodificador 7442, BCD a decimal, se muestra en la Figura 7.8.Las entradas BCD están a la izquierda, y las salidas decimales a la derecha. Las etiquetas delas entradas son ligeramente diferentes de las utilizadas antes.

La entrada A3 es el bit más significativo (MSB), o la entrada del 8. La entrada Aa esel bit menos significativo (LSB), o la entrada del l. Las salidas están etiquetadas con númerosdecimales. Las salidas, activas en BAJA, del decodificador aparecen con barras sobre lassalidas decimales (9, 8, etc.).

Suponer la entrada BCD LLLL (0000) en el decodificador de la Figura 7.8. Si se siguecuidadosamente el camino de las cuatro entradas a través de los inversores 12, 14, 16 Y 18,se observa que a la puerta NAND 1 se aplican cuatro 1 lógicos, que la activan produciendoentonces un O lógico. Todas las demás puertas NAND están in habilitadas por O en algunade sus entradas. De forma análoga podría verificarse cada combinación de entrada analizandoel diagrama lógico del decodificador 7442 en la Figura 7.8. Las 18 puertas de la Figura 7.8están dentro del CI denominado decodificador 7442. Como es habitual, las conexiones dealimentación (Vcc y GND) del CI no se indican en el diagrama lógico.

Diversos fabricantes disponen de decodificadores CMOS BCD a decimal. Algunos CICMOS representativos son el 4028, 74C42 y 74HC42, todos decodificadores BCD a decimal.


El código (8421) BCD es la entrada y está a la izquierda del decodificador. Las diez líneas de salida se muestran a la derecha. En cualquier instante de tiempo sólo está activada una línea de salida. Para ver qué salida está activada, se conectan indicadores (LED o lámparas) a las líneas de salida. Las entradas B y e (B = lugar del 2, e = lugar del 4) están activadas en la Figura 7.6. Esto hace que se active la salida decimal 6, como muestra el indicador 6 luciendo. Si no se activa ninguna entrada, lucirá el indicador de salida cero. Una entrada BCD 0011 activará el indicador de salida 3.

Un decodificador comercial BCD a decimal se muestra en la Figura 7.7a. Este dispositivo TTL tiene el número 7442. Las cuatro entradas BCD a la izquierda del símbolo lógico están etiquetadas con D, e , B y A. La entrada D es la entrada del 8, y la A la del l. Las entradas se activan con el 1 lógico, o nivel ALTO. A la derecha de la Figura 7.7a están las diez salidas del decodificador. Los pequeños circulitos conectados al símbolo lógico indican que las salidas son activas en BAJA. Normalmente están en ALTA excepto cuando se activan. Por conveniencia se añaden diez inversores al circuito para controlar las luces de los indicadores decimales. Una salida activa se invierte a 1 lógico en los indicadores de salida.

La tabla de verdad del decodificador 7442 está en la Figura 7.7b. La primera línea (que representa el decimal O) muestra todas las entradas en el nivel BAJO (L). Con una entrada LLLL (0000) se activa la salida del O decimal al estado BAJO (L). El inversor inferior complementa esta salida al nivel ALTO, lo cual hace que luzca el indicador de la salida decimal O, no luciendo ninguno de los demás. De igual forma, la línea quinta (que representa el decimal 4) muestra la entrada BCD LHLL (0100). La salida 4 es activa en el nivel BAJO, que se invierte en la Figura 7.7a, haciendo que luzca el indicador de la salida decimal 4. Este decodificador entonces tiene las entradas activas en el nivel ALTO y las salidas activas en el nivel BAJO.

Considerar la línea 11 de la Figura 7.7b. La entrada es HLHL (1010), Y normalmente representa el 10 decimal. Como el código BCD no contiene este número, esta entrada es inválida y no luce ninguna lámpara de salida (ninguna salida se activa). Observar que las seis últimas líneas de la tabla de verdad muestran entradas inválidas sin salidas activadas.

El diagrama lógico del decodificador 7442, BCD a decimal, se muestra en la Figura 7.8. Las entradas BCD están a la izquierda, y las salidas decimales a la derecha. Las etiquetas de las entradas son ligeramente diferentes de las utilizadas antes.

La entrada A3 es el bit más significativo (MSB), o la entrada del 8. La entrada Ao es el bit menos significativo (LSB), o la entrada del l. Las salidas están etiquetadas con números decimales. Las salidas, activas en BAJA, del decodificador aparecen con barras sobre las salidas decimales (9, 8, etc.).

Suponer la entrada BCD LLLL (0000) en el decodificador de la Figura 7.8. Si se sigue cuidadosamente el camino de las cuatro entradas a través de los inversores 12, 14, 16 Y 18, se observa que a la puerta NAND 1 se aplican cuatro 1 lógicos, que la activan produciendo entonces un O lógico. Todas las demás puertas NAND están inhabilitadas por O en alguna de sus entradas. De forma análoga podría verificarse cada combinación de entrada analizando el diagrama lógico del decodificador 7442 en la Figura 7.8. Las 18 puertas de la Figura 7.8 están dentro del CI denominado decodificador 7442. Como es habitual, las conexiones de alimentación (Vcc y GND) del CI no se indican en el diagrama lógico.

Diversos fabricantes disponen de decodificadores CMOS BCD a decimal. Algunos CI CMOS representativos son el 4028, 74C42 y 74HC42, todos decodificadores BCD a decimal.


Indicadores de salida decimal

98

A Decodi- 72 ficador 6

Entrada B5BCD 4 e 4

8 3D21

(7442) oDiez inversores

(a) Indicadores de salida con símbolos lógicos

Línea N.o Entradas BCD Salidas decimales

D e B A o 1 2 3 4 5 6 7 8 9

Línea 1 O L L L L L H H H H H H H H HLínea 2 1 L L L H H L H H H H H H H HLínea 3 2 L L H L H H L H H H H H H HLínea 4 3 L L H H H H H L H H H H H HLínea 5 4 L H L L H H H H L H H H H H

Línea 6 5 L H L H H H H H H L H H H HLínea 7 6 L H H L H H H H H H L H H HLínea 8 7 L H H H H H H H H H H L H HLínea 9 8 H L L L H H H H H H H H L HLínea 10 9 H L L H H H H H H H H H H L

Línea 11 H L H L H H H H H H H H H HLínea 12 o H L H H H H H H H H H H H HLínea 13 :9 H H L L H H H H H H H H H H:¡;Línea 14 '> H H L H H H H H H H H H H H¡::

Línea 15•....

H H H L H H H H H H H H H HLínea 16 H H H H H H H H H H H H H H

.:

H = ALTO· L = BAJO

(b) Tabla de verdad

Figura 7.7. Decodificador excitador comercial BeD a decimal 7442.

7.8. A,acS(

7.9. A,

S(

nc

7.10. eelS(

7.11. A<a,


Figura 7.8. Diagrama lógico delJ decodificador BeD a decimal 7442.

) PROBLEMAS RESUELTOS

7.8. Acudir a la Figura 7.7. Cuando las entradas A, B Y e están activadas por (O, 1), seactivará la salida (número decimal).Solución:

Cuando las entradas A, B Y e están activadas por 1 lógicos, se activará la salida 7.

7.9. Acudir a la Figura 7.7. Si las entradas son HHHH (1111), ¿qué salida se activa?Solución:

La entrada HHHH (1111) es una entrada BCD inválida, y, por tanto, de acuerdo con la tabla de verdadno se activa ninguna salida.

7.10. Con referencia a la Figura 7.7, el indicador de salida (número decimal) decimal lucirácuando la entrada sea LHLH (O101).Solución:

Una entrada 0101 activa la salida 5. y el inversor ilumina el indicador 5 de salida.

7.11. Acudir a la Figura 7.8. La puerta número (número decimal) se activa cuando la entradaa este circuito lógico es HLLL (1000).

j


Figura 7.8. Diagrama lógico del decodificador BCD a decimal 7442.

PROBLEMAS RESUELTOS

7.8. Acudir a la Figura 7.7. Cuando las entradas A, B Y e están activadas por ___ (O, 1), se activará la salida ___ (número decimal).

Solución:

Cuando las entradas A, B Y e están activadas por 1 lógicos, se activará la salida 7.

7.9. Acudir a la Figura 7.7. Si las entradas son HHHH (1111), ¿qué salida se activa?

Solución:

La entrada HHHH (1111) es una entrada BCD inválida, y, por tanto, de acuerdo con la tabla de verdad no se activa ninguna salida.

7.10. Con referencia a la Figura 7.7, el indicador de salida _ _ _ (número decimal) decimal lucirá cuando la entrada sea LHLH (O 1 01).

Solución:

Una entrada 0101 activa la salida 5. yel inversor ilumina el indicador 5 de salida.

7.11. Acudir a la Figura 7.8. La puerta número _ _ _ (número decimal) se activa cuando la entrada a este circuito lógico es HLLL (1000).


166 TEQRIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

Solución:Se activa la puerta NAND 9, produciendo una salida BAJA en "8con una entrada HLLL (1000).

7.12. Listar la salida activa para cada uno de los pulsos de entrada mostrados en la Figura 7.9.

Decodi- 9

O Ü O~ ~-- A ficador 87

2 6O O B5 Salida4 4

O O 0-- e 38 2

O O O O O D I

j h g f e e a (7442) O

Figura 7.9. Problema de la decodificación del tren de pulsos.

Solución:Las salidas activas (salida = BAJA) para cada una de las entradas de la Figura 7.9 son las siguientes:

pulso a = 8 pulso e = (salida no activa) pulso e = 7 pulso 9 = l pulso i = 4pulso b = 3 pulso d = 9 pulso f = O pulso h = l pulso j = (salida no activa)

7.4. ~CODIFICACION: BCD A CODIGO DE SIETE SEGMENTOS

Una tarea común de un circuito digital es convertir el lenguaje máquina a númerosdecimales. Un dispositivo de salida muy utilizado para visualizar números decimales es elvisualizador de siete segmentos, mostrado en la Figura 7.1Oa. Los siete segmentos se marcancon las letras de la a a la g. Las primeras diez visualizaciones, que representan los dígitosdecimales del O al 9, se muestran a la izquierda de la Figura 7.lOb. Por ejemplo, si lucenlos segmentos b y e del visualizador, aparece el decimal l. Si lucen los segmentos a, b y c,aparece el decimal 7, etc.

a

(a) Indicación de segmentos (b) Números decimales en el visualizador

Figura 7.10. Visualizador de siete segmentos.

Los vismento pueincandescerdescarga dUn visuali:tensiones tsobre Ionccalculador:brillo rojocolores dislos más pcdispositivo

Como (se tratará I

conectada

Entradasal

cátodoa-+---+"...

f

b-+-.....;,;,o""

g-+----;:;;;;;

e

e

d-+--4 •....

(b) Conexión d(


activa)

15

Los visualizadores de siete segmentos se fabrican con diversas tecnologías. Cada seg-mento puede ser un delgado filamento que brille. A este tipo de visualizador se le denominaincandescente, y es similar a una lámpara común. Otro tipo de visualizador es el de tubo dedescarga de gas, que opera a tensiones altas. Esta unidad da una iluminación anaranjada.Un visualizador de tubo fluorescente da una iluminación verdosa cuando luce y opera contensiones bajas. El visualizador más moderno de cristal líquido (LCD) crea números negrossobre fondo plateado. Los visualizadores LCD son extremadamente populares en lascalculadoras manuales. El visualizador común de diodos emisores de luz (LED) produce unbrillo rojo característico cuando luce. Hay visualizadores LED que cuando lucen emitencolores distintos del rojo. Los visualizadores LED, LCD y fluorescentes son, actualmente,los más populares, pero los visualizadores de cristal líquido se utilizan en casi todos losdispositivos operados por batería y de alimentación solar.

Como es bastante común y fácil de utilizar, el visualizador de siete segmentos tipo LEDse tratará con gran detalle. La Figura 7.11a muestra una fuente de alimentación de 5 Vconectada a un LED. Cuando el conmutador (SWl) está cerrado, la corriente fluye en el


LEO

~?~~+r-YYY~- v..SW1{ 11 1-

-=- GNO -=-

(a) Operación de un diodo emisor de luz (LED).¡J

Entradasal a

cátodoa

b

f

g Anodocomún

d

(b) Conexión del visualizador de siete segmentos LED

Figura 7.11.

ao---vwv-~a~------aa----~

Anodocomún

-=- GNO

(e) Operación del visualizador de siete segmentos LEO



circuito y luce el LED. Unos 20 mA (miliamperios) de corriente circulan por este circuito,que es la corriente típica de un LED. El resistor de 150 n (ohmios) se coloca en el circuitopara limitar la corriente a 20 mA. Sin el resistor, el LED podría quemarse. Los LED puedensoportar sólo 1.7 V a través de sus terminales. Al ser un diodo, el LED es sensible a lapolaridad. El cátodo (K) debe estar hacia la parte negativa (GND) de la fuente de alimen-tación y el ánodo (A) hacia la positiva.

Un visualizador LED de siete segmentos se muestra en la Figura 7.11b. Cada segmento(de a a g) contiene un LED, como muestran los siete símbolos. El visualizador tiene todoslos ánodos conectados entre sí y salen por la parte derecha en una sola conexión (ánodocomún). Las entradas están a la izquierda y se dirigen a los distintos segmentos delvisualizador.

Para comprender cómo se activan y lucen los segmentos del visualizador, considerar elcircuito de la Figura 7.11 c. Si se cierra el conmutador, la corriente fluye desde tierra, através del resistor limitador, al segmento 6 del LED y sale por la conexión del ánodo comúnhacia la fuente de alimentación. Solamente lucirá el segmento b.

Si, por ejemplo, se desea que aparezca el número decimal 7 en el visualizador de laFigura 7.11 c, deben cerrarse los conmutadores a, b y e para que luzcan los segmentos a, by e del LED. De igual forma, si se desea que aparezca el decimal 5, deben cerrarse losconmutadores a, c, d, f y g. Esos cinco conmutadores conectan a tierra los segmentosadecuados para que aparezca el decimal 5 en el visualizador. Observar que una tensión detierra (lli\JA) activa a los segmentos de este visualizador LED.

Considerar el decodificador comercial de la Figura 7.12a. Este dispositivo TTL se de-nomina comercialmente decodificador/excitador 7447A BCD a siete segmentos. La entradaes un número BCD de 4 bits, que se muestra a la izquierda (entradas A, B, e y D). Elnúmero BCD se transforma en un ·código de siete segmentos que ilumina los segmentosadecuados del visualizador LED de la Figura 7.11b. También se muestran tres entradasextra en el símbolo lógico. La entrada de test de lámparas hará lucir todos los segmentospara ver si son operativos. Esencialmente, las entradas de borrado desconectan todos loselementos activados. Las entradas de borrado y de test de lámparas son activadas porniveles de tensión BAJOS, como indican los pequeños circulitos de las entradas. Lasentradas BCD son activadas por 1 lógicos. El decodificador 7447 A tiene las salidas activasen BAJA, como indican los pequeños circuitos en las salidas (a a g) del símbolo lógico dela Figura 7.12a.

La operación del decodificador 7447 A se detalla en la tabla de verdad proporcionadapor Texas Instruments y mostrada en la Figura 7.12b. Considerar la línea 1 de la tabla deverdad. Para que aparezca el O decimal en el visualizador, las entradas BCD (D, e, B y A)deben ser LLLL. Esto activará (o pondrá en ON) los segmentos a, b, c, d, e y fpara formar

, el O decimal en el visualizador de siete segmentos. Observar que las entradas BCD inválidas(decimales 10, 11, 12, 13, 14 y 15) no son números BCD; sin embargo, generan una únicasalida, como se muestra en la tabla de verdad de la Figura 7.12b. Para la línea decimal 10,entradas HLHL, la columna de salida indican que se activan las salidas d, e y g. Formandoasí una pequeña c. Las únicas salidas de este decodificador para los decimales del 10 al 15se muestran, tal y como aparecen en el visualizador de siete segmentos, a la derecha de la

. Figura 7.lOb. Observar que el 15 decimal produce un visualizador blanco (todos los segmen-tos en OFF).

En la Figura 7.13 se muestra un sistema decodificador práctico. Un número BCD seintroduce por la izquierda en el decodificador 7447 A. El decodificador activa las salidas

Decimalo

función

OI23

4·567

s91011

12131415

BIRBI

In

H = nivel ALNotas: 1. La

fuide

2. else)

3. elende

4. Ciun

Fig


la,blostosde

-r- ------------------------------------------------------------------ •••••••••••••••••••••••• ~_r

to,itoenlan-

A a

N'm,m { B Decodi- bBCD e ficador

e SalidaD d Código de siete segmentosEntradas

Test de lámparas LT e

\ Blanquear BI/RBO

Blanquear RB! (7447) g

(a) Símbolo lógico

toosdodel

J

Decimal Entradas Salidaso BI/RBO Nota

funciónLT RBI D e B A a h e d I! f g

O H H L L L L H ON ON ON ON ON ON OFFl H X L L L H H OFF ON ON OFF OFF OFF OFF2 H X L L H L H ON ON OFF ON ON OFF ON3 H X L L H H H ON ON ON ON OFF OFF ON

4 H X L H L L H OFF ON ON OFF OFF ON ON5 H X L H L H H ON OFF ON ON OFF ON ON6 H X L H H L H OFF OFF ON ON ON ON ON7 H X L H H H H ON ON ON OFF OFF OFF OFF

1S H X H L L L H ON ON ON ON ON ON ON9 H X H L L H H ON ON ON OFF OFF ON ON10 H X H L H L H OFF OFF OFF ON ON OFF ON11 H X H L H H H OFF OFF ON ON OFF OFF ON

12 H X H H L L H OFF ON OFF OFF OFF ON ON13 H X H H L H H ON OFF OFF ON OFF ON ON14 H X H H H L H OFF OFF OFF ON ÓN ON ON15 H X H H H H H OFF OFF OFF OFF OFF OFF OFF

BI X X X X X X L OFF OFF OFF OFF OFF OFF OFF 2RBI H L L L L L L OFF OFF OFF OFF OFF OFF OFF 31.1" L X X X X XI H ON ON ON ON ON ON ON 4

el, aún

en-

H = nivel ALTO, L = nivel BAJO, X = irrelevante

Notas: l. La entrada de borrado (Bl) debe estar abierta o mantenida en el nivel lógico ALTO cuando se desean lasfunciones de salida O a 15. La entrada de borrado de rizado (RB!) debe estar abierta o en ALTA si no sedesea borrar ningún cero decimal.

2. Cuando se aplica el nivel lógico BAJO directamente a la entrada de borrado (Bl), todas las salidas de lossegmentos están en OFF sin tener en cuenta el nivel de las otras entradas.

3. Cuando la entrada de borrado de rizado (RBl) y las entradas A, B, C y D están en el nivel BAJO, con laentrada de test de lámparas en ALTO, todos los segmentos de salida están en OFF y la salida de borradode rizado (RBO) va al nivel BAJO (condición de respuesta).

4. Cuando la entrada de borrado/salida de borrado rizado (Bl/RBO) se abre o mantiene en ALTA y se aplicaun nivel BAJO a la entrada de test de lámparas, todos los segmentos de salida están en ON.

sedas

(b) Tabla de verdad (Cortesía de Texas lnstruments, [ne.)

Figura 7.12. Decodificador excitador comercial 7447 BCD a siete segmentos.



+5 V +5 V

4

I Salida decimalav;.c a

- A b b

'- ,Decodi- eficador e- B

dd;1 , f--

- e e

- D (7447A) fGND g

g

.r 150n

Anodocomún

2EntradaBCD

8

Figura 7.13. Conexiones del decodificador y visualizador de siete segmentos.

adecuadas y permite que aparezca el número decimal correcto en el visualizador LED desiete segmentos y ánodo común.

Suponer que las entradas al decodificador de la Figura 7.13 son LLLH (0001) -elcódigo del 1 decimal-. De acuerdo con la tabla de verdad del decodificador 7447A, estacombinación de entradas pone en ON los segmentos b y e, formándose así el decimal 1.Observar que cuando la tabla de verdad dice ON, significa que la salida del 7447A pasa alestado activo BAJO. Podría decirse que el segmento se conecta a tierra a través deldecodificador. Los siete resistores de 150 Q limitan simplemente la corriente que fluye detierra a través del segmento del LED hasta un nivel seguro. Recordar que el 7447A sedescribió como un excitador/decodificador. La descripción excitador (driver) sugiere que lacorriente del visualizador LED fluye directamente a través del Cl 7447A. El decodificadorexcita directamente el visualizador. Se dice que el CI 7447A está absorbiendo (sinking) lacorriente del visualizador.

Se supone en la Figura 7.13 que las dos entradas de borrado (RBl y Bl] RBO) más laentrada de test de lámparas pueden flotar en el nivel ALTO. Por tanto, no están activas yno se muestran en los símbolos lógicos de la Figura 7.13.

Comercialmente hay muchos decodificadores CMOS para visualizadores. Un ejemplo esel decodificador BCD a siete segmentos CMOS 74C48, que es similar al CI TTL 7447A. El74C48 Cl no necesita circuitería extra para la mayoría de los visualizadores LED. Otrosejemplos de Cl decodificadores CMOS son el 4511 y 74HC4511. Los excitadores/decodifi-cadores/cerrojo BCD a siete segmentos CMOS 4543 y 74HC4543 para visualizadores decristal líquido también se venden en forma de Cl DlP.

PROBLEMAS RESUELTOS

7.13. Acudir a la Figura 7.11a. Si se invierte la batería de 5 V, el LEO (lucirá, no lucirá) comoantes.

Solución:El LED no lucirá como antes porque es sensible a la polaridad.

7.14. Acudir a la Figura 7.11c. Se aplica una tensión (GNO, +5 V) a los cátodos de lossegmentos del LEO a través de conmutadores y resistores limitadores.

So

de

7.15. Ac(DI

So.

7.16. Ac(m

Sol

de

7.17. Ac

seg

Sol

ey

7.18. La:el'

Sol

en'

7.19. Lisla I

Soh

pul.pul:pul:pul

7.20. Lispul

~j i


7.19.

ás laivas y

plo esA. ElOtrosodifi- 7.20.es de

D de

como

de los

---CONVERSION DE CODIGOS 171

Solución:A los cátodos de los segmentos LED se aplica la tensión GND cuando se cierra uno de los conmutadores

de la Figura 7.llc.

7.15. Acudir a la Figura 7.11 c. Cuando los conmutadores b, c, f y g se cierran, se verá un _(número decimal) en el visualizador LEO de siete segmentos.

Solución:La iluminación de los segmentos b, c, J y g formará un 4 en el visualizador.

7.16. Acudir a la Figura 7.11c. Cuando se cierran los conmutadores b y c, se visualiza un _(número decimal) y por los LEO circula una corriente de (1, 40) mA.

Solución:Al iluminar los segmentos b y e se formará un 1 en el visualizador, lo que hará que circule una corriente

de unos 40 mA por los LED.

7.17. Acudir a la Figura 7.12b. Para visualizar el decimal 2, las entradas BCO deben ser __________ (H, L), que pondrán en ON a los segmentos (listar todos lossegmentos en ON).

Solución:La visualización del decimal 2 requiere una entrada BCD LLHL, que pone en ON los segmentos a, b, d,

e y g.

7.18. Las entradas inválidas BCO al decodificador 7447A producen lecturas (OFF, únicas) enel visualizador de siete segmentos.

Solución:Las entradas inválidas BCD (10, 11, 12, 13, 14, 15) en el decodificador 7447A producen lecturas únicas

en el visualizador. Véase la Figura 7.1Ob.

Listar la indicación decimal del visualizador de siete segmentos para cada pulso de entrada dela Figura 7.14.

Solución:Las salidas decimales para los distintos pulsos de entrada de la Figura 7.14 son las siguientes:

pulso a = 9 pulso e = 2 pulso i = u (entrada BCD inválida)pulso b = 3 pulso J = visualizador blanco (entrada BCD inválida) pulso j = 6pulso e = 5 pulso 9 = Opulso d = 8 pulso h = 7

Listar los segmentos, del visualizador de siete segmentos, que se iluminan para cada uno de lospulsos de la Figura 7.14.

+5V +5VI 150 Q aJ{.c a

IA b b

'- ,-

2 Decodi- ee- B ficador d4 d

1 , -- .C ee

8(7447A) f

f- D

-sr: GND g g-h g f e d ej a

Figura 7.14. Problema del tren de pulsos del visualizador-decodificador.


172 TEORlA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES

Solución:Los segmentos que lucen en el visualizador de siete segmentos de la Figura 7.14 son los siguientes:

pulso a = a, b, e, f, g pulso f = visualizador blanco (entrada BCD inválida)pulso b = a, b, e, d, g pulso g = a, b, e, d, e, fpulso e = a, e, d.], g pulso h = a, b, epulso d = a, b, e, d, e, f, g pulso i = b, f, g (entrada BCD inválida)pulso e = a, b, d, e, g pulso j = e, d, e,f, g

7.5. VISUALIZADORES DE CRISTAL LIQUIDO

La mayor parte del equipo electrónico alimentado por baterías o por energía solar utilizavisualizadores de cristal líquido (LCD). El LCD de una calculadora de bolsillo, reloj depulsera, teléfono portátil o computadora portátil son algunos ejemplos del uso de visualiza-dores de cristal líquido. Las principales ventajas de los visualizadores de cristal líquido sonsu extremadamente bajo consumo de energía y su larga vida. La principal desventaja de losLCD es su lento tiempo de conmutación (on-off y off-on), que puede ser desde 40 hasta100 ms. El lento tiempo de conmutación es todavía más problemático a bajas temperaturas.Una segunda desventaja es la necesidad de luz ambiental porque el LCD refleja (controla)luz pero no emite luz como los LED, VF o visualizadores incandescentes.

U na sección de un LCD de efecto campo típico se detalla en la Figura 7.15. Cuando seaplica una tensión entre los segmentos metalizados del vidrio superior y del plano posterior,el segmento cambia a negro sobre un fondo plateado. Esto es porque el cristal líquido ofluido «nemático» emparedado entre las partes frontal y posterior del vidrio transmite luzde forma diferente cuando está activado. El LCD de efecto campo usa filtros polarizados enlas partes superior e inferior de la pantalla mostrada en la Figura 7.15. Cada segmento y el

Segmentosmetalizados

Polarizador

Patrón conductoren vidrio

Cristal líquido(fluido nemático)

Plano posterior de vidrioExtremo del planoposterior metalizado

Polarizador

Señales de { JLIl.., p.p.d segmento I!entra a LnJ -_-=:;,.---~

100 Hz .rtr¡ segmento d

Figura 7.15. LeO de efecto campo.

plandelcon:

1bajaALlquefom(invVISU:

señaduplentnd n,VISU:

llamisegrrnúmun rdebees uFiguemp.Cab(

1Adei


Solución:

Los segmentos que lucen en el visualizador de siete segmentos de la Figura 7.14 son los siguientes:

pulso a = a, b, e, f, g pulso f = visualizador blanco (entrada BCD inválida) pulso b = a, b, e, d, g pulso g = a, b, e, d, e, f pulso e = a, e, d,f, g pulso h = a, b, e pulso d = a, b, e, d, e, f, g pulso i = b, f, g (entrada BCD inválida) pulso e = a, b, d, e, g pulso j = e, d, eef, g

7.5. VISUALIZADORES DE CRISTAL LIQUIDO

La mayor parte del equipo electrónico alimentado por baterías o por energía solar utiliza visualizadores de cristal líquido (LCD). El LCD de una calculadora de bolsillo, reloj de pulsera, teléfono portátil o computadora portátil son algunos ejemplos del uso de visualizadores de cristal líquido. Las principales ventajas de los visualizadores de cristal líquido son su extremadamente bajo consumo de energía y su larga vida. La principal desventaja de los LCD es su lento tiempo de conmutación (on-off y off-on), que puede ser desde 40 hasta 100 ms. El lento tiempo de conmutación es todavía más problemático a bajas temperaturas. Una segunda desventaja es la necesidad de luz ambiental porque el LCD refleja (controla) luz pero no emite luz como los LED, VF o visualizadores incandescentes.

U na sección de un LCD de efecto campo típico se detalla en la Figura 7.15. Cuando se aplica una tensión entre los segmentos metalizados del vidrio superior y del plano posterior, el segmento cambia a negro sobre un fondo plateado. Esto es porque el cristal líquido o fluido «nemático» emparedado entre las partes frontal y posterior del vidrio transmite luz de forma diferente cuando está activado. El LCD de efecto campo usa filtros polarizados en las partes superior e inferior de la pantalla mostrada en la Figura 7.1 5. Cada segmento y el

Polarizador

Patrón conductor en vidrio

Cristal líquido (fluido nemático)

Plano posterior de vidrio Extremo del plano posterior metalizado

Polarizador

Senales de { JLSl.., p.p. d segmento I!

entra a u-::LJ -_~-----100 Hz JLSl..' segmento d

Figura 7.15. LeO de efecto campo.

Segmentos metalizados


utilizaloj dealiza-o sonde loshastaturas.trola)


plano posterior están conectados internamente a contactos en el flanco del empaquetamientodel LCD. El diagrama simplificado de la Figura 7.15 muestra sólo tres de los muchosconecto res laterales.

Los LCD están controlados por señales en forma de onda cuadrada (30 a 200 Hz) debaja frecuencia con un ciclo de trabajo del 50 por 100 (el 50 por 100 del tiempo está enALTA). Considerar las señales que entran al LCD de la Figura 7.15. Observar que la señalque entra en el plano posterior (p.p.) está en ALTA (ALTA-BAJA-ALTA). La señal enforma de onda cuadrada aplicada al segmento e es BAB (LHL), que está desfasada 1800

(invertida) con la señal del plano posterior. Una señal desfasada en un segmento activará elvisualizador, como ocurre en el segmento e de la Figura 7.15. A continuación considerar laseñal aplicada al segmento d del LCD de la Figura 7.15. La señal va ABA (LHL), que es unduplicado de la señal del plano posterior, y se dice que están en fase. Las señales en faseentre el plano posterior y el segmento d no producen diferencias de potencial, y el segmentod no se activa y permanece invisible. En resumen, las señales en fase no activan elvisualizador, mientras que las señales desfasadas 1800 activan un segmento del LCD.

Un LCD típico se muestra en la Figura 7.16. Esta unidad se encuentra en un encapsu-lamiento de 40 patillas listo para montarlo en un circuito impreso. Observar que lossegmentos que se pueden activar pueden ser fabricados con alguna forma, incluyendonúmeros, símbolos y letras. A cada segmento, punto decimal, palabra y símbolo se le asignaun número de patilla. Sólo la patilla común o plano posterior está señalada en el dibujo. Sedeben consultar las hojas de datos del fabricante para los números reales de las patillas. Estees un visualizador comercial de los que pueden encontrarse en un medidor digital. En laFigura 7.16, observar la construcción de este LCD de efecto campo con fluido «nemático»emparedado entre placas de cristal y polarizadores en los extremos superior e inferior.Cabeceras de plástico aseguran las placas de vidrio del LCD en las patillas.

Hay que tener cuidado cuando se usen LCD porque están hechos de vidrio y son frágiles.Además, las señales de control deben ser generadas por CI CMOS. Los CI CMOS consumen

Cabecera plástica

Vidrio frontaly po larizador

Plano posterior de vidrioy polarizador

Común(plano posterior)

Figura 7.1 6. LeD comercial de 3 y 1/2 dígitos.


plano posterior están conectados internamente a contactos en el flanco del empaquetamiento del LCD. El diagrama simplificado de la Figura 7.15 muestra sólo tres de los muchos conectores laterales.

Los LCD están controlados por señales en forma de onda cuadrada (30 a 200 Hz) de baja frecuencia con un ciclo de trabajo del 50 por 100 (el 50 por 100 del tiempo está en ALTA). Considerar las señales que entran al LCD de la Figura 7.15. Observar que la señal que entra en el plano posterior (p.p.) está en ALTA (ALTA-BAJA-ALTA). La señal en forma de onda cuadrada aplicada al segmento e es BAB (LHL), que está desfasada 1800

(invertida) con la señal del plano posterior. Una señal desfasada en un segmento activará el visualizador, como ocurre en el segmento e de la Figura 7.15. A continuación considerar la señal aplicada al segmento d del LCD de la Figura 7.15. La señal va ABA (LHL), que es un duplicado de la señal del plano posterior, y se dice que están en fase. Las señales en fase entre el plano posterior y el segmento d no producen diferencias de potencial, y el segmento d no se activa y permanece invisible. En resumen, las señales en fase no activan el visualizador, mientras que las señales desfasadas 1800 activan un segmento del LCD.

Un LCD típico se muestra en la Figura 7.16. Esta unidad se encuentra en un encapsulamiento de 40 patillas listo para montarlo en un circuito impreso. Observar que los segmentos que se pueden activar pueden ser fabricados con alguna forma, incluyendo números, símbolos y letras. A cada segmento, punto decimal, palabra y símbolo se le asigna un número de patilla. Sólo la patilla común o plano posterior está señalada en el dibujo. Se deben consultar las hojas de datos del fabricante para los números reales de las patillas. Este es un visualizador comercial de los que pueden encontrarse en un medidor digital. En la Figura 7.16, observar la construcción de este LCD de efecto campo con fluido «nemático» emparedado entre placas de cristal y polarizado res en los extremos superior e inferior. Cabeceras de plástico aseguran las placas de vidrio del LCD en las patillas.

Hay que tener cuidado cuando se usen LCD porque están hechos de vidrio y son frágiles. Además, las señales de control deben ser generadas por CI CMOS. Los CI CMOS consumen

Vidrio fronta l y polarizador

Cabecera plástica

Plano posterior de vidrio y polarizador

Común (plano posterior)

Figura 7.1 6. Leo comerc ial de 3 y 1/2 dígitos.



muy poca energía como los LCD. La segunda razón es que las señales de los CI CMOS notienen un desplazamiento de tensión de como el que se presenta cuando se utilizan CI TTL.Un desplazamiento de tensión aplicado a través del fluido nemático destruiría el LCDdespués dé un cierto tiempo.

Un tipo de visualizador de cristal líquido más antiguo que produce caracteres blancossobre fondo oscuro es el LCD de dispersión dinámica (dynamic-scattering). Este LCD utilizaun fluido nemático diferente y no emplea polarizadores. Estos deben verse con luminosidady consumen más potencia que los más populares LCD de efecto campo.

PROBLEMAS RESUELTOS

7.21. Los dígitos aparecen (negros, plateados) sobre un fondo (negro, plateado) en unvisualizador de cristal líquido de efecto campo.

Solución:Cuando se usan LCD de efecto campo, los dígitos aparecen negros sobre un fondo plateado.

7.22. Citar dos ventajas de los visualizadores LCD sobre los visualizadores LED.

Solución:Las ventajas de usar un LCD son bajo consumo de energía y larga vida.

7.23. Citar dos desventajas de los LCD.

Solución:Un LCD tiene la desventaja de tiempos de conmutación lentos, especialmente a bajas temperaturas. Una

segunda desventaja es que el LCD no se puede ver en la oscuridad.

7.24. Acudir a la Figura 7.15. Cuando se aplica una tensión a través del fluido nemático en este LCD.el segmento se (activará, desactivará).

Solución:La tensión aplicada a través del fluido nemático en un LCD activa el segmento. En el LCD de la Figura 7.15,

los segmentos activados aparecen negros sobre fondo plateado.

7.25. Los LCD deben ser controlados por señales-en forma de onda cuadrada de (alta, baja)frecuencia.

Solución:Los LCD deben ser controlados por señales con forma de onda cuadrada de baja frecuencia (30 a 200 Hz)

con un ciclo de trabajo del 50 por 100.

7.26. Cuando las señales aplicadas al plano posterior y segmento de un LCD están desfasadas 1800,

el segmento estará (activado, desactivado).

Solución:Las señales desfasadas activan los segmentos del LCD.

7.27. Acudir a la Figura 7.16. ¿Qué está emparedado entre las placas de vidrio en este LCD?

Solución:El fluido nemático (cristal líquido) está emparedado entre las placas de cristal d·el LCD dibujado en la

Figura 7.16.

7.28. 1

7.6.Un di:en la IBCD I

decodición, lautóncque seestán iuna ea

'UnFiguraes 01l.que esdel decsecciónde ondinferiorcambiaal nivea la seiLas serse actix

La100 H;de las

Dosson loscontrole

UnCl74Huna serTambiéinstantebits de

Un74HC4:La entrse cone


muy poca energía como los LCD. La segunda razón es que las señales de los CI CMOS no tienen un desplazamiento de tensión dc como el que se presenta cuando se utilizan CI TTL. Un desplazamiento de tensión aplicado a través del fluido nemático destruiría el LCD después de un cierto tiempo.

Un tipo de visualizador de cristal líquido más antiguo que produce caracteres blancos sobre fondo oscuro es el LCD de dispersión dinámica (dynamic-scattering). Este LCD utiliza un fluido nemático diferente y no emplea polarizadores. Estos deben verse con luminosidad y consumen más potencia que los más populares LCD de efecto campo.

PROBLEMAS RESUELTOS

7.21. Los dígitos aparecen ___ (negros, plateados) sobre un fondo ___ (negro, plateado) en un visualizador de cristal líquido de efecto campo.

Solución:

Cuando se usan LCD de efecto campo, los dígitos aparecen negros sobre un fondo plateado.

7.22. Citar dos ventajas de los visualizadores LCD sobre los visualizadores LED.

Solución:

Las ventajas de usar un LCD son bajo consumo de energía y larga vida.

7.23. Citar dos desventajas de los LCD.

Solución:

Un LCD tiene la desventaja de tiempos de conmutación lentos, especialmente a bajas temperaturas. Una segunda desventaja es que el LCD no se puede ver en la oscuridad.

7.24. Acudir a la Figura 7.15. Cuando se aplica una tensión a través del fluido nemático en este LCD. el segmento se ___ (activará, desactivará).

Solución:

La tensión aplicada a través del fluido nemático en un LCD activa el segmento. En el LCD de la Figura 7.15, los segmentos activados aparecen negros sobre fondo plateado.

7.25. Los LCD deben ser controlados por señales ' en forma de onda cuadrada de ___ (alta, baja) frecuencia.

Solución:

Los LCD deben ser controlados por señales con forma de onda cuadrada de baja frecuencia (30 a 200 Hz) con un ciclo de trabajo del 50 por IOO.

7.26. Cuando las señales aplicadas al plano posterior y segmento de un LCD están desfasadas 180°, el segmento estará ___ (activado, desactivado).

Solución:

Las señales desfasadas activan los segmentos del LCD.

7.27. Acudir a la Figura 7.16. ¿Qué está emparedado entre las placas de vidrio en este LCD?

Solución:

El fluido nemático (cristal líquido) está emparedado entre las placas de cristal d·el LCD dibujado en la Figura 7.16 .


un

Una

CD.

.15,

aja)

Hz)

80°,

n la


7.28. Los LeD pueden ser dañados si están controlados por tensiones (ac, de).

Solución:Los LCD pueden ser dañados si están controlados por tensiones de.

7.6. CONTROLADORES DE LCD

Un diagrama de bloques de un sencillo circuito decodificador/controlador LCO está dibujadoen la Figura 7.17a. La entrada está en código BCD 8421. El decodificador convierte el códigoBCO de entrada a código siete segmentos. Este decodificador opera de forma parecida aldecodificador 7447 TTL de la Sección 7.4, excepto que es una unidad CMOS. A continua-ción, la unidad controladora LCO tomaría la señal de onda cuadrada de 100 Hz del relojautónomo y enviaría señales invertidas (desfasadas 180°) solamente a los segmentos LCDque se van a activar. El controlador LCD enviaría' señales en fase a los segmentos LCO queestán inactivos. El reloj autónomo es un multivibrador astable que continuamente generauna cadena de pulsos de onda cuadrada con un ciclo de trabajo del 50 por 100.

Un diagrama más detallado del controlador/decodificador del LCD se muestra en laFigura 7.17b. En este ejemplo, la entrada BCD al decodificador CMOS BCD a siete segmentoses 011. El decodificador traduce la entrada BCO y activa las salidas a, by e al nivel ALTO,que es el código de siete segmentos adecuado para visualizar el decimal 7. Las demás salidasdel decodificador (d, e, fy g) permanecen en el nivel BAJO o desactivadas. Observar que lasección controladora del LCO contiene siete puertas XOR CMOS de dos entradas. La señalde onda cuadrada de 100 Hz controla la entrada superior de cada puerta XOR. Si la entradainferior de una puerta XOR está en el nivel BAJO, la señal pasa a través de la puerta sincambiar (en fase con la señal de reloj). Pero si la entrada inferior de una puerta XOR estáal nivel ALTO, la señal se invierte y pasa a través de la puerta (se desfasa 180° con respectoa la señal de reloj). Volver a la Figura 4.10 para verificar la operación de una puerta XOR.Las señales desfasadas en la Figura 7.17b son las que controlan los segmentos a, b y e, quese activan y aparecen negras sobre un fondo plateado en el LCD.

La señal de reloj la genera un multivibrador astable en la Figura 7.17b. La señal de100 Hz es dirigida tanto a la parte común (plano posterior) del LCD como a cada unade las puertas XOR de la sección del controlador.

Dos CI CMOS comerciales realizan la tarea del decodificador/controlador LCO. Estosson los CI4543 y 74HC4543, descritos por el fabricante como un cerrojo/decodificador/controlador BCD a siete segmentos para LCD.

Un diagrama de bloques de un circuito decodificador/controlador que utiliza elCI74HC4543 está dibujado en la Figura 7.18a. Observar que el chip 74HC4543 contieneuna sección decodificadora BCO a siete segmentos y una sección controladora del LCO.También tiene una sección de cerrojos de 4 bits para «bloquear» la entrada BCD en uninstante dado. Considerar el cerrojo como una unidad de memoria que almacena los cuatrobits de entrada en la entrada de la sección decodificadora durante un cierto tiempo.

Un diagrama de conexiones del circuito decodificador/controlador ique utiliza el CI74HC4543 se da en la Figura 7.18b. En este ejemplo la entrada BCD es 1001 (decimal 9).La entrada 1001 es decodificada en el código siete segmentos. La señal de reloj de 100 Hzse conecta tanto a la parte común (plano posterior) del LCD como a la entrada Ph (fase)


7.28. Los LeD pueden ser dañados si están controlados por tensiones ___ (ac, de).

Solución:

Los LCD pueden ser dañados si están controlados por tensiones dc.

7.6. CONTROLADORES DE LCD

Un diagrama de bloques de un sencillo circuito decodificador/controlador LCD está dibujado en la Figura 7.17 a. La entrada está en código BCD 8421. El decodificador convierte el código BCD de entrada a código siete segmentos. Este decodificador opera de forma parecida al decodificador 7447 TTL de la Sección 7.4, excepto que es una unidad CMOS. A continuación, la unidad controladora LCD tomaría la señal de onda cuadrada de 100 Hz del reloj autónomo y enviaría señales invertidas (desfasadas 1800

) solamente a los segmentos LCD que se van a activar. El controlador LCD enviaría' señales en fase a los segmentos LCD que están inactivos. El reloj autónomo es un multivibrador astable que continuamente genera una cadena de pulsos de onda cuadrada con un ciclo de trabajo del 50 por 100.

Un diagrama más detallado del controlador/decodificador del LCD se muestra en la Figura 7.17b. En este ejemplo, la entrada BCD al decodificador CMOS BCD a siete segmentos es 011. El decodificador traduce la entrada BCD y activa las salidas a, by c al nivel ALTO, que es el código de siete segmentos adecuado para visualizar el decimal 7. Las demás salidas del decodificador (d, e, f y g) permanecen en el nivel BAJO o desactivadas. Observar que la sección controladora del LCD contiene siete puertas XOR CMOS de dos entradas. La señal de onda cuadrada de 100 Hz controla la entrada superior de cada puerta XOR. Si la entrada inferior de una puerta XOR está en el nivel BAJO, la señal pasa a través de la puerta sin cambiar (en fase con la señal de reloj). Pero si la entrada inferior de una puerta XOR está al nivel ALTO, la señal se invierte y pasa a través de la puerta (se desfasa 1800 con respecto a la señal de reloj). Volver a la Figura 4.10 para verificar la operación de una puerta XOR. Las señales desfasadas en la Figura 7.17 b son las que controlan los segmentos a, b y c, que se activan y aparecen negras sobre un fondo plateado en el LCD.

La señal de reloj la genera un multivibrador astable en la Figura 7.17 b. La señal de 100 Hz es dirigida tanto a la parte común (plano posterior) del LCD como a cada una de las puertas XOR de la sección del controlador.

Dos CI CMOS comerciales realizan la tarea del decodificador/controlador LCD. Estos son los CI4543 y 74HC4543, descritos por el fabricante como un cerrojo/decodificador/ controlador BCD a siete segmentos para LCD.

Un diagrama de bloques de un circuito decodificador/controlador que utiliza el CI74HC4543 está dibujado en la Figura 7.18a. Observar que el chip 74HC4543 contiene una sección decodificadora BCD a siete segmentos y una sección controladora del LCD. También tiene una sección de cerrojos de 4 bits para «bloquear» la entrada BCD en un instante dado. Considerar el cerrojo como una unidad de memoria que almacena los cuatro bits de entrada en la entrada de la sección decodificadora durante un cierto tiempo.

Un diagrama de conexiones del circuito decodificador/controlador que utiliza el CI 74HC4543 se da en la Figura 7.18b. En este ejemplo la entrada BCD es 1001 (decimal 9). La entrada 1001 es decodificada en el código siete segmentos. La señal de reloj de 100 Hz se conecta tanto a la parte común (plano posterior) del LCD como a la entrada Ph (fase)


(176 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES

Códigosiete

segmentosBCD Decodi-----'\1 ficador BCD,I--------"I Controlador 1--__ --'\1

Entrada a siete LCDsegmentos

Códigosiete

segmentos

SalidaLCO

ComúnReloj JL..fL

autónomo

100 HzReloj

(a) Diagrama de bloques

EntradaBCO H

""1...rO 1 1 1 a

H""1...r

A bB H

""1...re eD L

J"LDecoditicador d J"LCMOS L

BCO ae

J"Lsiete f L

segmentosL

J"Lg

(b) Diagrama de conexiones

Figura 7.17. Oecodificador/controlador de un LeO de siete segmentos.

del CI 74HC4543. Observar que la sección controladora del Cl74HC4543 invierte las señalesa los segmentos que se van a activar. En este ejemplo se activan los segmentos a, b, c, d, fy g, visualizando el decimal 9 en el LCD. Las únicas señales en fase que pasan al LCD sonlas de los segmentos inactivos. Sólo el segmento e está inactivo en este ejemplo.

BEntrada


o 2 3 4 9


74HC4543 o 4543/' --"--_.-~--_.

r------------:-,Código Código

SalidaLCD

Entrad

siete siete

"I Decodi- segmentos segmentosBCDl BCD

Cerrojo ficador BCD Controladorade 4 bits a siete OI LCD I

I segmentos ,,\ i',-__._,_,_,__._______________.___________________f-- ____~J

100HzIUlJl(a) Diagrama de bloques del controlador LCD 74HC4543

Entrada +5V s .BCD I ahda1 O O L' LCD

LV Vee a 1M a

lA 1M ab b , f·2 B 1M4 Decodificador e ee

CMOS 1M g8D BeD a d d

siete JU1f

"e esegmentos lfU1f f

lfU1 dBI GND Ph g g ComúnI I.J:.

Reloj 100Hz JU1f

., ,,,L' .- r: ,"

.,L.' , e =- , =- o , o =-

5 6 7 8

(b) Diagrama de conexiones del controlador LCD 74HC4543

ñales, d,f

son(e) Formato de números decimales

Figura 7.18. El CI CMOS 74HC4543 cerrojo/decodificador /controlador.


(178 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES

El formato de los números generados por el decodificador 74HC4543 se detalla en laFigura 7.18e. Observar especialmente los números 6 y 9. Estos números tienen una formadiferente de los generados por el decodificador 7447 estudiado anteriormente en la Sección 7.4.Comparar la Figura 7.18e con la Figura 7.10 para verificar las formas diferentes de losnúmeros 6 y 9.

PROBLEMAS RESUELTOS

7.29. Acudir a la Figura 7.17 a. ¿Cuál es la tarea del bloque decodificador?Solucíón:

El decodificador de la Figura 7.17 a traduce un número codificado BCD a código siete segmentos.

7.30. Acudir a la Figura 7.17a. ¿Cuál es la tarea del bloque controlador?

Solución:El controlador del LCD envía señales invertidas a cada segmento que se va a activar y señales en fase a

cada segmento inactivo del visualizador del cristal líquido.

7.31. Acudir a la Figura 7.17a. El bloque controlador del LCO consta de puertas (NANO,XOR).

Solución:El controlador del LCD consta de puertas XOR (véase Figura 7.17b).

7.32. Acudir a la Figura 7.17b. Si la entrada al decodificador fuese OOOlBcD,¿qué puertas XORproducen salidas invertidas y qué número se ve en el visualizador LCO?

Solución:Con la entrada 0001, sólo las puertas XOR a y b producen señales invertidas en sus salidas, activando los

segmentos a y b en el LCD (el visualizador mostrará el decimal 1).

7.33. Un oscilador de relajación también se denomina multivibrador (astable, monoestable).

Solución:El oscilador de relajación también se puede denominar multivibrador astable.

7.34. Acudir a la Figura 7.19. ¿Cuál es la lectura decimal en el LCO para cada pulso de entrada(a hasta e)?Solución:

Las salidas decimales de la Figura 7.19 son las siguientes:pulso a = 2pulso b = 4pulso e = 8pulso d = 5pulso e = 6

7.35. Acudir a la Figura 7.19. Para el pulso de entrada e solamente, ¿qué línea o líneas que controlanel LCO conducen señales en fase?Solución:

El decimal 6 aparece en el LCD durante el pulso e en la Figura 7.19. U nicamente e! segmento b estáinactivo, y "por tanto sólo la línea b conduce una señal en fase. Ver también la Figura 7.18c para la formaciónde! decimal 6.

7.36. ACl

el]

Soll

g es

7.7. V

El visueUn símltriodo SI

veces seEl cátodde barioentre ea

CuarEste fen.

( 178 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

El formato de los números generados por el decodificador 74HC4543 se detalla en la Figura 7.18e. Observar especialmente los números 6 y 9. Estos números tienen una forma diferente de los generados por el decodificador 7447 estudiado anteriormente en la Sección 7.4. Comparar la Figura 7.18e con la Figura 7.10 para verificar las formas diferentes de los números 6 y 9.

PROBLEMAS RESUELTOS

7.29. Acudir a la Figura 7.17 a. ¿Cuál es la tarea del bloque decodificador?

Solucióñ:

El decodificador de la Figura 7.17 a traduce un número codificado BCD a código siete segmentos.

7.30. Acudir a la Figura 7.17a. ¿Cuál es la tarea del bloque controlador?

Solución:

El controlador del LCD envía señales invertidas a cada segmento que se va a activar y señales en fase a cada segmento inactivo del visualizador del cristal líquido.

7.31. Acudir a la Figura 1.17a. El bloque controlador del LCO consta de puertas ___ (NANO, X OR).

Solución:

El controlador del LCD consta de puertas XOR (véase Figura 7.17b).

7.32. Acudir a la Figura 7.17b. Si la entrada al decodificador fuese 000I BcD, ¿qué puertas XOR producen salidas invertidas y qué número se ve en el visualizador LCO?

Solución:

Con la entrada 0001, sólo las puertas XOR a y b producen señales invertidas en sus salidas, activando los segmentos a y b en el LCD (el visualizador mostrará el decimal 1).

7.33. Un oscilador de relajación también se denomina multivibrador ___ (astable, monoestable).

Solución:

El oscilador de relajación también se puede denominar multivibrador astable.

7.34. Acudir a la Figura 7.19. ¿Cuál es la lectura decimal en el LCO para cada pulso de entrada (a hasta e)?

Solución:

Las salidas decimales de la Figura 7.19 son las siguientes: pulso a = 2 pulso b = 4 pulso e = 8 pulso d = 5 pulso e = 6

7.35. Acudir a la Figura 7.19. Para el pulso de entrada e solamente, ¿qué línea o líneas que controlan el LCO conducen señales en fase?

Solución:

El decimal 6 aparece en el LCD durante el pulso e en la Figura 7.19. Unicamente el segmento b está inactivo, y "por tanto sólo la línea b conduce una señal en fase. Ver también la Figura 7.18c para la formación del decimal 6.


a en laforma

ión 7.4.de los

en fase a

NAND,

table).

entrada

ontrolan

to b estáormación

.._---------------------------------------------~~

/CONVERSION DE CODIGOS 179

Entradas~----~----~----~----e d e b a

+5VSalida

AA

lLCDI

LE Vee a aa

-----L b b

'1 f·A Cerrojo/decodificador/ e e

- B controlador gBCD a d d

- e siete t, "segmentos e e---ª- D(74HC4543) f f

dBI GND Ph g g Común

I I4:-

100 Hz

Figura 7.19. Problema del decodificador del tren de pulsos.

Reloj

7.36. Acudir a la Figura 7.19. Para el pulso de entrada b solamente, ¿qué línea o líneas que controlanel LeD conducen señales desfasadas?Solución:

El decimal 4 aparece en el LCD durante el pulso b en la Figura 7.19. Unicamente los segmentos b, c,.fyg están activos, y por tanto las líneas b, c.] y g conducen señales desfasadas.

7.7. VISUALIZADORES FLUORESCENTES DE VACIO

El visualizador fluorescente de vacío (VF) es un pariente del antiguo tubo triodo de vacío.Un símbolo esquemático de un tubo triodo se ilustra en la Figura 7.20. Las palies del tubotriodo se muestran como la placa (P), rejilla de control (G), y el cátodo (K). La placa aveces se denomina ánodo, mientras que el cátodo puede denominarse filamento o calentador.El cátodo/filamento es un hilo fino que cuando se reviste con un material tal como óxidode bario emite electrones cuando se calienta. La rejilla de control es una pantalla colocadaentre cátodo y placa.

Cuando se calienta el cátodo/filamento, «emite» electrones al vacío que rodea al cátodo.Este fenómeno a veces se denomina emisión termoiónica. Si la rejilla y placa son positivas,

Figura 7.20. Símbolo esquemático de un tubo de vacío triodo.


·.__ .__ _--_._------------------------------------~------180 .TEORIA DE PROBLEMAS DE PRI/cIPIOS DIGIT ALES

los electrones cargados negativamente serán atraídos y fluirán a través de la rejilla hacia laplaca. El triodo está conduciendo corriente del cátodo al ánodo.

Para que el diodo deje de conducir se pueden emplear dos métodos. Primero se puedecolocar una carga negativa en la rejilla de control. Esto repelerá los electrones y dejarán depasar a través de la rejilla hacia la placa. Segundo, la tensión en la rejilla puede caer de suvalor positivo normal hasta O voltios. Sin tensión en la placa, ésta no emitirá electrones yel tubo triodo no conducirá. El visualizador VF tiene partes que se asemejan a las del tubotriodo.

Considerar el diagrama esquemático del visualizador fluorescente de vacío mostrado enla Figura 7.21 a. Este esquema representa un único dígito de siete segmentos que tiene sieteplacas, cada una revestida con un material fluorescente de óxido de cinc. El visualizadorfluorescente VF de la Figura 7.21 a también tiene una rejilla que controla el visualiza-dor completo. También se muestra un único cátodo/filamento (K), mientras que la unidadentera está encerrada en vidrio en el que se ha hecho el vacío.

Materialfluorescente

(a) Diagrama esquemático de un único dígito

o V +12 V +12 V OVr,

OVp¡

K + K

(b) Lucen dos segmentos en el visualizador VF

Figura 7.21. Visualizador siete segmentos fluorescente de vacío.

La operación típica de un solo dígito en un visualizador VF se ilustra en la Figura 7.21b.El filamento/cátodo se calienta usando una tensión dc. La rejilla de control tiene aplicados+ 12 voltios, que «activan» el visualizador completo. En este ejemplo, sólo los segmentos by e se van a activar, por ello sólo las placas Pi, y P; están activadas con + 12 voltios. Loselectrones fluyen solamente desde el cátodo/filamento hasta las placas Pb y P; del visualiza-dor VF. Observar también en el ejemplo de la Figura 7.21 b que las placas de los segmentosdesactivados (Pa, Pd, P¿ P¡ y Pg) tienen aplicada una tensión de O voltios. En resumen, una

tensiónel segm

La,muestrasegmendelgadoque se 1las plac

En 1visualizrelojes I

como 1Figura ~segmempara «apara míen unasegmen1

180 . TEORIA DE PROBLEMAS DE PRI/cIPIOS DIGITALES

los electrones cargados negativamente serán atraídos y fluirán a través de la rejilla hacia la placa. El triodo está conduciendo corriente del cátodo al ánodo.

Para que el diodo deje de conducir se pueden emplear dos métodos. Primero se puede colocar una carga negativa en la rejilla de control. Esto repelerá los electrones y dejarán de pasar a través de la rejilla hacia la placa. Segundo, la tensión en la rejilla puede caer de su valor positivo normal hasta O voltios. Sin tensión en la placa, ésta no emitirá electrones y el tubo triodo no conducirá. El visualizador VF tiene partes que se asemejan a las del tubo triodo.

Considerar el diagrama esquemático del visualizador fluorescente de vacío mostrado en la Figura 7.21 a. Este esquema representa un único dígito de siete segmehtos que tiene siete placas, cada una revestida con un material fluorescente de óxido de cinc. El visualizador fluorescente VF de la Figura 7.21 a también tiene una rejilla que controla el visualizador completo. También se muestra un único cátodo/filamento (K), mientras que la unidad entera está encerrada en vidrio en el que se ha hecho el vacío.

(a) Diagrama esquemático de un único dígito

Material fluorescente

o V + 12 V + 12 V O V O V O V O V

K + K

(b) Lucen dos segmentos en el visualizador VF

Figura 7.21. Visualizador siete segmentos fluorescente de vacío .

La operación típica de un solo dígito en un visualizador VF se ilustra en la Figura 7.21b. El filamento/cátodo se calienta usando una tensión dc. La rejilla de control tiene aplicados + 12 voltios, que «activan» el visualizador completo. En este ejemplo, sólo los segmentos b y e se van a activar, por ello sólo las placas Pb y Pe están activadas con + 12 voltios. Los electrones fluyen solamente desde el cátodo/filamento hasta las placas Pb y Pe del visualizador VF. Observar también en el ejemplo de la Figura 7.21 b que las placas de los segmentos desactivados (Pa, Pd, Pe, Pr y Pg) tienen aplicada una tensión de O voltios. En resumen, una


hacia la

puedearán der de surones yel tubo

ado enne sietealizadorsualiza-unidad

a 7.21b.plicadosentos bios. Losisualiza-gmentosen, una


tensión de placa de 12 V ilumina un segmento, mientras que O V en una placa significa queel segmento no lucirá.

La disposición física de cátodo/filamento, rejillas y placas en un visualizador VF semuestra en la Figura 7.22. Observar que las placas están conformadas para formar lossegmentos individuales de un visualizador siete segmentos. El cátodo está formado por hilosdelgados estirados alrededor de la parte superior. La rejilla es una pantalla como un panelque se posiciona directamente sobre las placas. Cátodo y rejilla están físicamente encima delas placas, pero son transparentes para que se vean las placas cuando luzcan.

En la Figura 7.22b se muestra un tubo fluorescente de vacío comercial. Contiene cuatrovisualizadores de siete segmentos, así como algunos símbolos que lo hacen idóneo pararelojes digitales. Los filamentos/cátodos están alargados a través de la pantalla y aparecencomo hilos muy finos en una unidad comercial VF. La unidad VF mostrada en laFigura 7.22b tiene cinco rejillas de control que aparecen como rectángulos rodeando los sietesegmentos y los dos puntos. Las cinco rejillas de control pueden activarse separadamentepara «activan> un visualizador individual. Las rejillas de control se utilizan normalmentepara multiplexar los visualizadores (activando cada vez un visualizador de siete segmentosen una sucesión rápida). Las placas revestidas de material fluorescente tienen formas desegmentos de los números, triángulos, o dos puntos.

Cátodos (calentadores)

e g d e b KK G f a

(a) Construcción

K K

(b) Visualizador VF comercial de cuatro dígitos

Figura 7.22. Visualizador fluorescente de vacío.


tensión de placa de 12 V ilumina un segmento, mientras que O V en una placa significa que el segmento no lucirá.

La disposición física de cátodo/filamento, rejillas y placas en un visualizador VF se muestra en la Figura 7.22. Observar que las placas están conformadas para formar los segmentos individuales de un visualizador siete segmentos. El cátodo está formado por hilos delgados estirados alrededor de la parte superior. La rejilla es una pantalla como un panel que se posiciona directamente sobre las placas. Cátodo y rejilla están físicamente encima de las placas, pero son transparentes para que se vean las placas cuando luzcan.

En la Figura 7.22b se muestra un tubo fluorescente de vacío comercial. Contiene cuatro visualizadores de siete segmentos, así como algunos símbolos que lo hacen idóneo para relojes digitales. Los filamentos/cátodos están alargados a través de la pantalla y aparecen como hilos muy finos en una unidad comercial VF. La unidad VF mostrada en la Figura 7.22b tiene cinco rejillas de control que aparecen como rectángulos rodeando los siete segmentos y los dos puntos. Las cinco rejillas de control pueden activarse separadamente para «activar» un visualizador individual. Las rejillas de control se utilizan normalmente para multiplexar los visualizadores (activando cada vez un visualizador de siete segmentos en una sucesión rápida). Las placas revestidas de material fluorescente tienen formas de segmentos de los números, triángulos, o dos puntos.

Cátodos (calentadores)

K G f a e g d e b K

(a) Construcción

1[9 lil~ I!~il 81lil [~I ~~~ ~ ~

K K

(b) Visualizador VF comercial de cuatro dígitos

Figura 7.22. Visual izador fluorescente de vacío.


Los visualizadores fluorescentes de vacío se utilizan normalmente en una gran variedadde equipos electrónicos, especialmente los de los automóviles. Un visualizador VF tiene unavida extremadamente larga, respuesta rápida, opera a relativamente bajas tensiones (normal-mente 12 V), consume poca potencia, tiene buena fiabilidad, y es barato. Aunque unvisualizador VF emite una luz de color verde-azulado, se pueden usar filtros para visualizarotros colores. Los visualizadores VF son compatibles con las familias CMOS de CI.

PROBLEMAS RESUELTOS

7.37. Un visualizador fluorescente de vacío brilla con un color cuando está activado.

Solución:Sin filtro, el visualizador VF brilla con un color azul-verdoso.

7.38. Acudir a la Figura 7.21 b. Si se aplicasen + 12 V a la rejilla y a todas las placas de estevisualizador VF, ¿qué segmentos brillarían y qué número aparecería?

Solución:Los + 12 V en cada placa activarían (harían lucir) todos los segmentos (aparece el número 8), mientras

los + 12 V de la rejilla activarían todo el visualizador VF de siete segmentos.

7.39. Acudir a la Figura 7.23. ¿Cuáles son las partes etiquetadas X, Y Y Z en el visualizador VF?

Solución:Parte X = cátodo, filamento o calentador.Parte Y = rejilla de control.Parte Z = placa o ánodo.

7.40. Acudir a la Figura 7.23. ¿Qué segmentos de este visualizador VF lucirán y qué número aparecerá?

Solución:Se activarán los segmentos a, b, d, e y g (+ 12 V en esas placas) y lucirán. El número 2 aparecerá en el

visualizador VF de siete segmentos.

X

y

Vidrioposterior

+ o +Ñ -< Ñ-< -<

+ +..........N N

-< -<L- -~~+~------------~

+ o +Ñ < Ñ-< -<

Figura 7.23. Problema del visualizador VF.

7.41.

7.8.ConsiFigurécontrisalidalas pl:VF d(ción (en secorrieinacti:lucen.

ElsegmecontrcLE) ecerrojdel el


Los visualizadores fluorescentes de vacío se utilizan normalmente en una gran variedad de equipos electrónicos, especialmente los de los automóviles. Un visualizador VF tiene una vida extremadamente larga, respuesta rápida, opera a relativamente bajas tensiones (normalmente 12 V), consume poca potencia, tiene buena fiabilidad, y es barato. Aunque un visualizador VF emite una luz de color verde-azulado, se pueden usar filtros para visualizar otros colores. Los visualizadores VF son compatibles con las familias CMOS de CI.

PROBLEMAS RESUELTOS

7.37. Un visualizador fluorescente de vacío brilla con un color ___ cuando está activado.

Solución:

Sin filtro, el visualizador VF brilla con un color azul-verdoso.

7.38. Acudir a la Figura 7.21 b. Si se aplicasen + 12 V a la rejilla y a todas las placas de este visualizador VF, ¿qué segmentos brillarían y qué número aparecería?

Solución:

Los + 12 V en cada placa activarían (harían lucir) todos los segmentos (aparece el número 8), mientras los + 12 V de la rejilla activarían todo el visualizador VF de siete segmentos.

7.39. Acudir a la Figura 7.23. ¿Cuáles son las partes etiquetadas X, Y Y Z en el visualizador VF?

Solución:

Parte X = cátodo, filamento o calentador. Parte Y = rejilla de control. Parte Z = placa o ánodo.

7.40. Acudir a la Figura 7.23. ¿Qué segmentos de este visualizador VF lucirán y qué número aparecerá?

Solución:

Se activarán los segmentos a, b, d, e y g (+ 12 V en esas placas) y lucirán. El número 2 aparecerá en el visualizador VF de siete segmentos.

+ o + Ñ <: Ñ <: <:

+ + ............ N N

<: <:

X

+ o + Ñ < Ñ <: <:

~--------------~r+~------------~

Figura 7.23. Problema del visual izador VF.

riedadne unaormal-ue unualizar

de este

mientras

F?

recerá?

rá en el


7.41. Citar algunas ventajas de los visualizadores VF.

Solución:Las ventajas de los visualizadores VF incluyen larga vida, tiempo de respuesta rápido, bajo consumo de

potencia, buena fiabilidad, compatibilidad con los CI CM OS y posibilidad de operar a relativamente bajastensiones.

7.8. CONTROL DE VISUALIZADORES VF CON CMOS

Considerar el decodificador/controlador y el circuito visualizador VF dibujado en laFigura 7.24. En este ejemplo, el 0111BCD es decodificado por el CI cerrojo/decodificador/controlador 4511, y el visualizador VF hace visible el decimal 7. Observar que sólo lassalidas a, b y e se activan (nivel ALTO) en el CI 4511. Estos tres niveles ALTOS controlanlas placas de los segmentos a, b y e del visualizador VF a + 12 V. La rejilla del visualizadorVF de la Figura 7.24 se conecta directamente al terminal positivo de la fuente de alimenta-ción de + 12 V que activa todo el visualizador de siete segmentos. El cátodo (K) se conectaen serie con un resistor limitador (R,) para calentar el filamento. El resistor limita lacorriente a través del filamento (cátodo) a un nivel seguro. En este ejemplo, los segmentosinactivos del visualizador VF (d, e, J y g) mantienen sus placas al nivel BAJO (O V) Y nolucen.

El diagrama de bloques del CI4511 cerrojo/decodificador/controlador BCD a sietesegmentos es el mismo que el CI74HC4543 de la Figura 7.18a. El cerrojo/decodificador/controlador tiene un cerrojo de 4 bits (unidad de memoria). La sección de cerrojos (entradaLE) del CI 4511 se inhabilita en la Figura 7.24, manteniéndolo en el nivel BAJO. Con elcerrojo inhabilitado, los datos de la entrada BCD pasan a través de la sección decodificadoradel CI 4511. Observar que se usa una fuente de alimentación de + 12 V de tanto para el

+12 V

+12 VEntradaBCD

O 1 1 1

Salida devisualizador VF

VDDa H aRejilla

] H bA b

2 B Cerrojo/ H e4 decodificador/ ee controlador L d8

D BCD a dsiete L e

segmentos e

fL f

(4511)L g

LE Vss g K

-=- -=-Figura 7.24. Utilización del el 4511 para controlar un visualizador VF.



visualizador fluorescente de vacío como para el chip CMOS 4511. La serie CMOS 4000 estáaconsejada idealmente para controlar visualizadores VF porque esta familia de CI puedeoperar sobre un amplio rango de tensiones de más altas, hasta + 18 V. La sección decodifi-cadora del 4511 traduce el código BCD 8421 a un código siete segmentos. La Figura 7.25bmuestra cómo se forman los números usando el decodificador 4511. Observar especialmentela formación del 6 y del 9 en la Figura 7.25b. La sección controladora del CI 4511 tieneconectadas sus salidas directamente a las placas (ánodos) del visualizador VF. Un nivelALTO en la salida del controlador activa (ilumina) el segmento en el visualizador de sietesegmentos VF (suponiendo que esté activada la rejilla de control del visualizador). Un nivelbajo en la salida del controlador desactiva el segmento del visualizador VF, y no luce.

En la Figura 7.25a se reproduce un diagrama de patillas del CI CMOS 4511 cerrojo/decodificador/controlador BCD a siete segmentos. Recordar que las patillas de alimentaciónse denominan VDD para el positivo (patilla 16) y Vss para el negativo (patilla 7). La patillaLE en el CI 4511 es una entrada de habilitación del cerrojo. La habilitación del cerrojo esuna señal activa ALTA y se muestra inhabilitado en el circuito de la Figura 7.24. Inhabilitarel cerrojo significa que los datos pasarán a través del cerrojo desde las entradas BCD hastael decodificador. El cerrojo se dice que es transparente cuando está inhabilitado. Con LEhabilitada (nivel ALTO), cuatro celdas de memoria (o cerrojos) conservan el dato actual enla entrada del decodificador 4511. Con los cerrojos habilitados los cambios en las entradasBCD (etiquetadas A, B, e y D) al CI4511 no debenconsiderarse. El CI4511 tiene dosentradas activas en el nivel BAJO. Cuando la entrada LT (test de luz) se activa con un nivelBAJO, todas las salidas del CI alcanzan el nivel ALTO para comprobar el correcto funcio-namiento del visualizador conectado. Cuando Bl (entrada de blanqueo) se activa con unnivel BAJO, todas las salidas alcanzan el nivel BAJO y todos los segmentos del visualizadorconectado se ponen en blanco.

Empaquetamiento de doble línea

1 16 VDDB2 15

feLT

3 14 g

BI4 13

a

5 12 bLE6 11

D e

A7 10

d

Vss8 9 e

Vista superior(a) Diagrama de patillas

rt f ,,Lf .- r: ,., .,Lf f e .=i • .=i o f o .=i

o 3 8 92 4 5 6 7(b) Formato de números decimales

Figura 7.25. El CI cerrojo/decodificador/controlador BCD a siete segmentos 4511.

7.42. Adite

VI

7.43. A(a

7.44. Ate

SI

y

7.45. A

7.46. AV

S(

7.47. A,VI

to

7.48. A,(P

S(

vi:

7.49. Aelel

SI

1ll


----.-.~_· a.BB &m .m••••••~~

o esilitarastaLEl enadasdosive!CIO-

undar


PROBLEMAS RESUELTOS

7.42. Acudir a la Figura 7.24. Se utiliza una fuente de alimentación de (5, 12) V porque el CIdecodificador/controlador CMOS 4511 y el visualizador (LCD, VF) operan ambos a estatensión.

Solución:En la Figura 7.24 se utiliza una fuente de alimentación de 12 V porque tanto el CI CM OS 4511 como el

visualizador VF operan a esta tensión.

7.43. Acudir a la Figura 7.24. En este ejemplo, la rejilla de control en el visualizador VF se _(activa, desactiva) al conectarla directamente a + 12 V.

Solución:En este ejemplo, la rejilla de control en el visualizador VF se activa al conectarla directamente a + 12 V.

7.44. Acudir a la Figura 7.24. En este ejemplo, ¿qué placas del visualizador VF tienen aplicada unatensión de + 12 V (nivel ALTO)?

Solución:En este ejemplo, el decimal 7 aparece en el visualizador VF, significando que los segmentos (placas) a, b

y e están activadas (+ 12 V es la tensión aplicada).

7.45. Acudir a la Figura 7.24. ¿Cuál es el propósito del resistor R, en este circuito?

Solución:El resistor en serie R¡ de la Figura 7.24 limita la corriente de los filamentos (cátodo) a un nivel seguro.

7.46. Acudir a la Figura 7.24. Si la entrada BCD fuese 0101, el decimal que aparece en el visualizadorVF sería .

Solución:Si la entrada fuese OIOIBcD en la Figura 7.24, el decimal que aparecería en el visualizador VF sería 5.

7.47. Acudir a la Figura 7.24. Si la entrada BCD fuese 1000, el decimal que aparecería en elvisualizador VF sería y los segmentos (placas) se activarían (nivel ALTO) .

Solución:Si la entrada de la Figura 7.24 fuese O 10 l acr» el visualizador VF mostraría el decimal 8 y se activarían

todos los segmentos (placas).

7.48. Acudir a la Figura 7.24. Si se activase la entrada LT (test de luz) o se pusiera en el nivel _(ALTO, BAJO), lucirían todos los segmentos del visualizador de siete segmentos VF.

Solución:Si se activase la entrada LT de la Figura 7.24 con un nivel BAJO, lucirían todos los segmentos del

visualizador VF.

7.49. Acudir a la Figura 7.2Sa. Cuando se conecta la alimentación a este CI CMOS de la serie 4000,el positivo de la fuente de alimentación se conecta a la patilla (VDD, Vss), mientras queel negativo se conecta a la patilla _.__ (VDD, Vss).Solución:

En los el CMOS de la serie 4000 (ver el 4511 en la Figura 7.25a), la patilla VDD se conecta al positivo,mientras que la patilla Vss se conecta al negativo de la fuente de alimentación.


PROBLEMAS RESUELTOS

7.42. Acudir a la Figura 7.24. Se utiliza una fuente de alimentación de ___ (5, 12) V porque el CI decodificador/controlador CMOS 4511 y el visualizador _ __ (LCD, VF) operan ambos a esta tensión.

Solución:

En la Figura 7.24 se utiliza una fuente de alimentación de 12 V porque tanto el CI CM OS 4511 como el visualizador VF operan a esta tensión.

7.43. Acudir a la Figura 7.24. En este ejemplo, la rejilla de control en el visualizador VF se __ _ (activa, desactiva) al conectarla directamente a + 12 V.

Solución:

En este ejemplo, la rejilla de control en el visualizador VF se activa al conectarla directamente a + 12 V.

7.44. Acudir a la Figura 7.24. En este ejemplo, ¿qué placas del visualizador VF tienen aplicada una tensión de + 12 V (nivel ALTO)?

Solución:

En este ejemplo, el decimal 7 aparece en el visualizador VF, significando que los segmentos (placas) a, b y e están activadas (+ 12 V es la tensión aplicada).

7.45. Acudir a la Figura 7.24. ¿Cuál es el propósito del resistor Rl en este circuito?

Solución:

El resistor en serie R¡ de la Figura 7.24 limita la corriente de los filamentos (cátodo) a un nivel seguro.

7.46. Acudir a la Figura 7.24. Si la entrada BCD fuese 0101, el decimal que aparece en el visualizador VF sería ___ .

Solución:

Si la entrada fuese OIOI BcD en la Figura 7.24, el decimal que aparecería en el visualizador VF sería 5.

7.47. Acudir a la Figura 7.24. Si la entrada BCD fuese 1000, el decimal que aparecería en el visualizador VF sería _ __ y los segmentos (placas) se activarían (nivel ALTO) ___ .

Solución: Si la entrada de la Figura 7.24 fuese O 1 O lsCD, el visualizador VF mostraría el decimal 8 y se activarían

todos los segmentos (placas).

7.48. Acudir a la Figura 7.24. Si se activase la entrada LT (test de luz) o se pusiera en el nivel __ _ (ALTO, BAJO), lucirían todos los segmentos del visualizador de siete segmentos VF.

Solución:

Si se activase la entrada LT de la Figura 7.24 con un nivel BAJO, lucirían todos los segmentos del visualizador VF.

7.49. Acudir a la Figura 7.2Sa. Cuando se conecta la alimentación a este CI CMOS de la serie 4000, el positivo de la fuente de alimentación se conecta a la patilla ___ (VDD, Vss), mientras que el negativo se conecta a la patilla _0 __ (VDD, Vss).

Solución:

En los CI CMOS de la serie 4000 (ver el 4511 en la Figura 7.25a), la patilla VDD se conecta al positivo, mientras que la patilla Vss se conecta al negativo de la fuente de alimentación.




7.50. En una calculadora, un ~ (decodificador, codificador) traduce de decimal a binario mientrasun ~ (decodificador, codificador) traduce de binario a la salida decimal.Res. (a) codificador, (b) decodificador.

7.51. Es característico que un (decodificador, codificador) tenga sólo una entrada activa encualquier instante de tiempo.Res. codificador.

7.52. Acudir a la Figura 7.26. Este codificador tiene las entradas activas en (ALTA, BAJA) Ylas salidas activas en (ALTA, BAJA).Res. El codificador 74148 tiene las entradas activas en BAJA y las salidas activas en BAJA como muestran

los circulitos en las entradas y salidas del símbolo lógico.

Entradas Salidas

O 2 3 4 5 6 7 A2 Al Ao

H H H H H H H H H H HX X X X X X X L L L L 7.57.X X X X X X L H L L H

O X X X X X L H H L H L

1 Codifica- 4 X X X X L H H H L H Hdor de A2 X X X L H H H H H L L2 prioridad

Entrada 3 Al Salida X X L H H H H H H L Hoctal 4 binaria X L H H H H H H H H L

5 Ao L H H H H H H H H H H6 (74148)7 H = ALTA, L = BAJA, X = irrelevante

(a) Símbolo lógico (b) Tabla de verdad simplificada

Figura 7.26. Codificador de prioridad octal a binario 74148.

7.53. Acudir a la Figura 7.26. Si la entrada 7 se activase con un nivel (ALTO, BAJO), la salidasería A2 = __ , Al = __ y Aa = __ (ALTO, BAJO).Res. Si en el codificador 74148 la entrada 7 se activase con un nivel BAJO, las salidas serían A2 = BAJO,

Al = BAJO Y Ao = BAJO.

7.54. Acudir a la Figura 7.26. Si todas las entradas están en ALTA, las salidas serán A2 = ,Al = __ y Aa = __ (ALTA, BAJA).Res. Si todas las entradas del codificador 74148 están en ALTA, las salidas estarán todas en ALTA.

7.55. Acudir a la Figura 7.26. Si se activa la entrada a 3, las salidas son A2 =~, Al = ~ yAa=~(ALTA, BAJA).Res. (a) ALTA, (b) BAJA, (e) BAJA.

7.56. Listar la lectura de los indicadores de salida binaria (3 bits) para cada uno de los pulsos deentrada mostrados en la Figura 7.27.

Res. pulso a = 000 pulso e = 100pulso b = 010 pulso d = III

pulso e = 101pulso f= 010

pulso 9 = 01 Ipulso h = 001

pulso i = 110pulso j = III

EntraXS:

J



Indicadoresde salida

O O Oras Codifica-O O dor de

prioridadA2

O O 2en

1 -- 3A,

) Y4-- 5

ran Ao6

I -- 7 (74148)

j h g f e b a

Figura 7.27. Problema del tren de pulsos del codificador.

7.57. Acudir a la Figura 7.28. El decodificador 7443 tiene las entradas activas en __ (ALTA,BAJA), y las salidas activas en ___ (ALTA, BAJA).Res. El decodificador 7443 tiene las entradas en ALTA, y las salidas activas en BAJA, según el símbolo

lógico y tabla de verdad de la Figura 7.28.

Entradas XS3 Salidas decimales

D e B A o 2 3 4 5 6 7 8 9

o o 1 1 o 1 1 1 1 1 1 1 1 1o 1 o o 1 o 1 1 1 1 1 1 1 1o 1 o 1 1 1 o 1 1 1 1 1 l lo 1 l o l 1 1 o 1 1 1 1 1 1

'da o 1 1 1 1 1 1 1 o 1 1 1 1 ll o o o l l l 1 1 o 1 1 1 1

O, l o o 1 1 1 1 l 1 1 o l l 1O l o 1 o 1 1 1 1 l l l o l 11 1 o 1 1 1 1 1 1 1 1 1 1 o 1A

Decodi-2 1 1 o o 1 l 1 1 1 1 1 1 1 o

Entrada Bficador 3 Salida 1 1 O 1 1 1 1 1 1 1 1 1 1 1

XS3 e XS3 a 4 decimal 1 1 1 O 1 1 1 1 1 l 1 1 1 15 l de 10y decimal 1 1 1 1 1 1 1 1 1 1 1 1 1 1D 67 O O O O 1 1 1 1 1 1 1 1 1 18 O O O 1 1 1 1 1 1 1 1 1 1 1

de(7443) 9 O O 1 O 1 1 1 1 1 1 1 1 1 1

(a) Símbolo lógico (b) Tabla de verdad

Figura 7.28. Codificador comercial XS3 a decimal 7443.


.r-----------------------------------------------------------------------------------------------~~------------


7.58. Acudir a la Figura 7.28. Con la entrada 0110, la salida ~ (número decimal) del decodifi-cador 7443 se activa con un nivel ~ (ALTO, BAJO).Res. (a) 3, (b) BAJO.

7.59. Acudir a la Figura 7.28. La entrada inválida 1111 genera (0, 1) en todas las salidas deldecodificador 7443.Res. l.

7.60. Considerar la Figura 7.28. El Cl 7443 es un decodificador que convierte de código ~ (BCD,XS3) a ~ (decimales, hexadecimales).Res. (a) XS3, (b) decimales.

7.61. Acudir a la Figura 7.28. Cuando las salidas del decodificador 7443 están desactivadas, están al__ (0, 1) lógico.Res. I (nivel ALTO).

7.62. Listar el decimal de los indicadores de salida correspondiente a cada pulso que va al decodificador7443 de la Figura 7.29.Res. pulso a = 6 pulso d = 9 pulso h = 3

pulso b = 4 pulso e = O pulso i = 5pulso e = todas las salidas desactivadas pulso f = 8 pulso j = todas las salidas des activadas

(entrada XS3 inválida) puslo g = l (entrada XS3 inválida).

j hgfedcba

Indicadores de salida

Decodi- 9ficador 8 ~----f

A XS3 a 7 10-------1decimal 6 p.-----------l

5 p.---------------j

4P-----------------j31O-------------------j21O-----------------~lP-----------------------~ ~~--OP-----------------------------j ~--~

B

eD

(7443)

7.66. J

Figura 7.29. Problema del tren de pulsos del decodificador.

7.63. Los equipos alimentados por baterías o energía solar normalmente utilizan visualizadores __. _(LCD, LED).Res. LCD.

7.64. Si un LED emite luz, un visualizador de cristal líquido se dice que (controla, genera)luz.Res. controla.

7.65. ¿Cuál es la principal desventaja de los visualizadores de cristal líquido?Res. La lenta velocidad de conmutación o la necesidad de luz ambiental.

7.67.1

7.68.1

7.69. 11

7.70. )l1

7.71. ))

}

7.72. P¡.,

188 n~ORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

7.58. Acudir a la Figura 7.28. Con la entrada 0110, la salida ~ (número decimal) del decodificador 7443 se activa con un nivel---..SBL (ALTO, BAJO). Res. (a) 3, (h) BAJO.

7.59. Acudir a la Figura 7.28. La entrada inválida 1111 genera _ __ (0, 1) en todas las salidas del decodificador 7443. R es. 1.

7.60. Considerar la Figura 7.28. El Cl 7443 es un decodificador que convierte de código ~ (BCD, XS3) a ---..SBL (decimales, hexadecimales). Res. (a) XS3, (h) decimales.

7.61. Acudir a la Figura 7.28. Cuando las salidas del decodificador 7443 están desactivadas, están al _ _ (0, 1) lógico. Res. 1 (nivel ALTO).

7.62. Listar el decimal de los indicadores de salida correspondiente a cada pulso que va al decodificador 7443 de la Figura 7.29 . Res. pulso a = 6

pulso b = 4 pulso e = todas las salidas desactivadas

(entrada XS3 inválida)

pulso d = 9 pulso e = O pulso f = 8 puslo g = 1

Decodificador

pulso h = 3 pulso i = 5 pulso j = todas las salidas desactivadas

(entrada XS3 inválida).


A XS3 a 710-----1 decimal 6 10--------1

j hgfedcba

B

e D

(7443)

5 p---------j 4P----------j 31O---------~

2P----------~

Figura 7.29. Problema del tren de pulsos del decodificador.

7.63. Los equipos alimentados por baterías o energía solar normalmente utilizan visualizadores _ . __ (LCD, LED). Res. LCD.

7.64. Si un LED emite luz, un visualizador de cristal líquido se dice que ___ (controla, genera) luz. Res. controla.

7.65. ¿Cuál es la principal desventaja de los visualizadores de cristal líquido? Res. La lenta velocidad de conmutación o la necesidad de luz ambiental.


- ------------------------------------------------------------~CONVERSION DE CODlGOS 189

7.66. Acudir a la Figura 7.15. En un LCO solamente los segmentos que están controlados por señalesde onda cuadrada (en fase, desfasadas) están activos y son visibles en el visualizador.Res. desfasadas.

7.67. Los LCO que muestran segmentos (negros, blanco-hielo) en un fondo plateado se deno-minan visualizadores de cristal líquido de efecto campo.Res. negros.

7.68. Para controlar visualizadores de (cristal líquido, VF) se necesitan señales con forma deonda cuadrada.Res. cristal líquido.

7.69. El cristal líquido emparedado entre placas de vidrio en LCO se denomina fluido .Res. nemático.

7.70. Acudir a la Figura 7.17a. El decodificador y controlador LCO son dispositivos (CMOS,TTL).Res. CMOS.

7.71. Acudir a la Figura 7.17a. La sección controladora LCO consta de siete puertas (ANO,XOR).Res. XOR.

7.72. Acudir a la Figura 7.30. ¿Cuál es la lectura decimal en el LCO para cada pulso de entrada (a a d).Res. pulso a = O

pulso b = 9pulso e = 3pulso d = 6o

Entradas~-11l..!!...Jol ---

!lo O O ---~-d e b a

+5V s I"d

AA

1 al a

I LCD

LE Vcc a aa

l b b

" f·- A Cerrojo/decodificador e e

- B controlador gBCDa d d

- e siete t, f·8 segmentos e e- D

(74HC4543) f fd

BI GND Ph g g ComúnI I

"*"100Hz

Figura 7.30. Problema del tren de pulsos del decodificadorjcontrolador.

Reloj



7.73. Acudir a la Figura 7.30. Solamente para el pulso de entrada e, ¿qué líneas de control en el LCDtienen señales desfasadas?Res. Los segmentos a, b, e, d y g están activados por señales fuera de fase.

7.74. Acudir a la Figura 7.30. Solamente para el pulso de entrada b, ¿qué líneas de control en el LCDtienen señales en fase?Res. El segmento e está desactivado con una señal en fase (aparece el decimal 9).

7.75. Un visualizador VF tiene partes comparables aun tubo de vacío (diodo, triodo).Res. triodo.

7.76. Las placas de un visualizador VF están revestidas con un material fluorescente (óxido debario, cloruro de cinc) que brilla cuando es bombardeado por electrones.Res. óxido de bario.

7.77. Acudir a la Figura 7.31. Citar las placas (ánodos) activas en este visualizador VF siete segmentos.Res. Placas activadas = Pb, Pe, P¡ Y Pg.

o V +12 V +12 V o V +12 V +12 Vr, p¡ Pg

, I

7.83. ACó

R

7.84. A(1R

K K

7.85. A(1R

Figura 7.31. Problema del visualizador VF.

7.78. Acudir a la Figura 7.31. ¿Qué número decimal se verá en el visualizador VF siete segmentos?Res. 4.

7.79. Acudir a la Figura 7.22b. ¿Por qué hay cinco rejillas de control separadas en este visualizadorcomercial VF?Res. Cada figura tiene una rejilla de control, así los dígitos (o dos puntos) pueden activarsejdesactivarse

individualmente. Las rejillas de control se utilizan normalmente para multiplexar un visualizador.

7.80. Los visualizadores fluorescente s de vacío son muy utilizados en (automóviles, equiposalimentados por energía solar) debido a la compatibilidad de tensiones, larga vida, bajo coste ybuena fiabilidad.Res. automóviles.

7.81. Acudir a la Figura 7.23. En el visualizador VF, los conductores etiquetados X se deno-minan .Res. cátodos, filamentos o calentadores.

7.82. Acudir a la Figura 7.23. En el visualizador VF, los segmentos etiquetados Z se denominan .Res. placas o ánodos.


7.73. Acudir a la Figura 7.30. Solamente para el pulso de entrada e, ¿qué líneas de control en el LCD tienen señales desfasadas? Res. Los segmentos a, b, e, d y g están activados por señales fuera de fase.

7.74. Acudir a la Figura 7.30. Solamente para el pulso de entrada b, ¿qué líneas de control en el LCD tienen señales en fase? Res. El segmento e está desactivado con una señal en fase (aparece el decimal 9).

7.75. Un visualizador VF tiene partes comparables aun tubo de vacío ___ (diodo, triodo). Res. triodo.

7.76. Las placas de un visualizador VF están revestidas con un material fluorescente ___ (óxido de bario, cloruro de cinc) que brilla cuando es bombardeado por electrones. Res. óxido de bario.

7.77. Acudir a la Figura 7.31. Citar las placas (ánodos) activas en este visualizador VF siete segmentos. Res. Placas activadas = Pb, Pe, Pr y Pg.

o V + 12 V + 12 V O V O V +12 V +12 V

K K

Figura 7 .31 . Problema del visualizador VF.

7.78. Acudir a la Figura 7.31. ¿Qué número decimal se verá en el visualizador VF siete segmentos? Res. 4.

7.79. Acudir a la Figura 7.22b. ¿Por qué hay cinco rejillas de control separadas en este visualizador comercial VF? Res. Cada figura tiene una rejilla de control, así los dígitos (o dos puntos) pueden activarse/desactivarse

individualmente. Las rejillas de control se utilizan normalmente para multiplexar un visualizador.

7.80. Los visualizadores fluorescentes de vacío son muy utilizados en ___ (automóviles, equipos alimentados por energía solar) debido a la compatibilidad de tensiones, larga vida, bajo coste y buena fiabilidad. Res. automóviles.

7.81. Acudir a la Figura 7.23. En el visualizador VF, los conductores etiquetados X se deno-minan ___ .

Res. cátodos, filamentos o calentadores.

7.82. Acudir a la Figura 7.23. En el visualizador VF, los segmentos etiquetados Z se denominan ___ . Res. placas o ánodos.



el LCD7.83. Acudir a la Figura 7.32. Listar los números decimales mostrados en el visualizador VF durante

cada pulso a a d.Res. pulso a = 8

pulso b = 9pulso e = 5pulso d = 2

7.84. Acudir a la Figura 7.32. Solamente durante el pulso a, ¿cuál es el nivel lógico en cada salida(a a g) del C14511?Res. Todas las salidas (a a g) están en el nivel ALTO o activadas (se visualiza el decimal 8).

elLCD

xido de +12 V

+12 VSalida

visualizador VFentos.

Entradas~---. __ 1A

"Tl o O O 2 B---~--- 4 e--º----º..f11 --- 8 D

d e b a

LT BI VDD a I-- a-l Rejillabb 1-------1

Cerrojo/ edecodificador e t-------1

controlador dBCD a d1------1siete

segmentos e 1-------1e

f f--_.....:f--1(4511)

gVss gl----"--jLE K

Figura 7 .32. Problema del tren de pulsos de decodificadorjcontrolador.

ntos?7.85. Acudir a la Figura 7.32. Solamente durante el pulso e, ¿cuál es el nivel lógico en cada salida

(a a g) del C14511?Res. Se visualiza el decimal 5.

pulso a = Salida nivel ALTOpulso b = Salida nivel BAJOpulso e = Salida nivel ALTOpulso d = Salida nivel ALTOpulso e = Salida nivel BAJOpulso f = Salida nivel ALTOpulso g = Salida nivel ALTO

lizador

quiposcoste y

deno-


Capítulo 8

CIRCUITOS ARITMETICOSy ARITMETICA BINARIA

8.1. INTRODUCCION

El público general piensa que los dispositivos digitales son máquinas de calcular rápidas yprecisas. La calculadora y computadora digital son probablemente la razón de ello. Loscircuitos aritméticos son comunes en muchos sistemas digitales y se verá que con sencilloscircuitos lógicos combinacionales (puertas lógicas conectadas) se pueden realizar operacio-nes de: sumar, restar, multiplicar y dividir. Este capítulo cubre la aritmética binaria y laforma en que se realiza con circuitos lógicos.

8.2. SUMA BINARIA

Sumar números binarios es una tarea muy simple. Las reglas (tabla de sumar) para la sumabinaria, utilizando dos bits, se muestran en la Figura 8.1. Las tres primeras reglas son obvias.La regla 4 dice que, en binario, 1 + 1 = 10 (decimal 2). El 1 de la suma debe ser arrastradoa la siguiente columna, como en una suma decimal convencional.

Suma Salida deRegla I O + O = O arrastreRegla 2 O + I = IRegla 3 I + O = 1Regla 4 I + I =0 Y arrastre I = 10el símbolo + significa suma

Figura 8.1. Reglas para la suma binaria.

A continuación se muestran dos problemas ejemplo de suma o adición binaria.

hl 1.,11":1 O O 4 11 1 11 O 11 1 511 11 11

+11 11 11

+0 1 O +2 "0"1"1 +3-- 11 11 u --(suma) 1 1 O 6 (decimal) (suma) 1 :: O 4 O L.:O 8 (decimal)1 1 1

192

dereglqueporpor

blot(surmUI

corANsaliAN

E

Figl

essunnoel (rest


CIRCUITOS ARITMETICOS y ARITMETICA BINARIA 193

Ahora es posible diseñar un circuito con puertas que realicen la adición. Las dos columnasde la izquierda de la Figura 8.1 nos recuerdan una tabla de verdad de dos variables. Lasreglas binarias son reproducidas en forma de tabla de verdad en la Figura 8.2. Las entradasque se van a sumar se denominan A y B. La salida de la suma, con frecuencia, se representapor el símbolo de suma (L:). La columna de la salida de arrastre se representa, con frecuencia,por el símbolo Co (carry out).

La tabla de verdad de la Figura 8.2 es la de un circuito semisumador, cuyo diagrama debloques se representa en la Figura 8.3a, con las dos entradas A y B y las dos salidas L:(suma) y Co (arrastre). Es común denominar al semisumador HA (Half Adder) comomuestra el diagrama de bloques.

Observar que la columna de salida de la suma (L:) de la tabla de verdad de la Figura 8.2corresponde a una función XOR y que la columna de arrastre corresponde a una funciónAND. Un circuito lógico completo para el semisumador con dos entradas (A y B) y dossalidas (L: y Co) se muestra en la Figura 8.3b. Al estar compuesto sólo de puertas (XOR yAND), el semisumador es un circuito lógico combinacional.

as yLosillosClO-

y la

Entradas Salidas

Salida deA B Suma arrastre

O O O OO 1 1 O1 O 1 O1 1 O 1

A+B ~ eoFigura 8.2. Tabla de verdad

del semisumador.Figura 8.3. Semisumador.

A --...---+-'1B-...--+--+IA

HA

B Comalas.do (a) Símbolo de bloque (b) Diagrama lógico

Considerar el problema de la adición binaria de la Figura 8.4a. La La columna (la del 1)es 1 + 1, Y sigue la regla 4 de la Figura 8.1. La suma es O con un arrastre de 1 que debesumarse a la columna del 2. En la columna del 2 tenemos 1 + 1 + 1, que es igual al bina-rio 11 (decimal 3). Un 1 se coloca debajo de la columna del 2 en la posición de la suma,el otro 1 es el arrastre que debe sumarse a la columna del 4 (O en este caso) dando unresultado de 1, que se escribe en la posición de la suma. El resultado es una suma de 110.

arrastre arrastrel<l 1'"1

I 1 ', ,+ '1', I

Entrada de . Salida deA + B + arrastre suma arrastre

Regla 5 1 + 1 + Y arrastre 1 = 11Suma 1 LI LO

(a) Problema de suma binaria simple (b) Regla binaria de la suma adicional

Figura 8.4.

Ca


La regla 5 para la adición binaria está formalmente escrita en la Figura 8.4b. Observarlas tres entradas (A, B Y el arrastre) y las dos salidas (la de suma y la de arrastre). Laregla 5 sugiere que un semisumador no funcionará si surge una situación de entrada dearrastre. Los semisumadores solamente suman dos entradas (A y B), como en la columnadel 1 del problema de sumar. Para sumar la columna del 2 o la del 4 se necesita un nuevocircuito, denominado sumador completo. El diagrama de bloques de un sumador completose muestra en la Figura 8.5a.

El circuito sumador completo tiene tres entradas que se suman y son (Fig. 8.5) A, B YCin ~entrada de arrastre- (Carry in) y las dos salidas habituales ¿ (suma) y Co ,-salidade arrastre- (Carry out).' Observar el uso de las letras FA (FuU Adder) para simbolizar elsumador completo. Repitiendo, cuando se suman números binarios de varios dígitos,el semisumador se utiliza para sumar la primera columna de la derecha (la del 1) Ylos sumadores completos se utilizan para sumar las demás columnas (la del 2, 4, 8, etc.).

Un circuito sumador completo puede construirse con semisumadores y una puerta ORoUn sumador completo se muestra en la Figura 8.5b. El semisumador es el bloque básicopara construir sumadores. La tabla de verdad del sumador completo se da en la Figura 8.5c.

Cin

Entradas A

B

A LCin

HAB Co

LA' L

A

FA Salidas HACo B

B Co Co

¡-=.------L

(a) Símbolo de bloque (b) Conexión de semisumadores y puerta OR

Entradas Salidas

A B Gil L eoO O O O OO O 1 1 O

O I O I OO I 1 O I

1 O O I OI O I O I

1 I O O I

I I I I 1

SalidaA + B + Cin Suma arrastre

(e) Tabla de verdad

Figura 8.5. Sumador completo.

8.1.

8.2.

8.3.

8.4.

8.5.

8.6.

8.7.

8.8.

8.9.


-¡------------------------------------------------------------------ ~

Solución:Un circuito HA suma la columna del 1 en un problema de adición binaria.

CIRCUITOS ARITMETICOS y ARITMETICA BlNARIA 195

rvar. La

dePROBLEMAS RESUELTOS

8.1. . Resolver los siguientes problemas de adición binaria:(a) 100 (b) 1010 (e) 1001

~ + 110 + 101

Solución:Acudir a las Figuras 8.1 y 8.2. Las sumas de los problemas son:

(a) 111, (b) 10000, (e) 1110.

8.2. Calcular las sumas en los siguientes problemas:(a) 1110

±-ll(b) 1011

±-ll!(e) 1111

±-ll!

SICO.se.

Solución:Acudir a las Figuras 8.1 y 8.2. Las sumas binarias de los problemas son las siguientes:

(a) 10001, (b) 10010, (e) 10110.

8.3. Un circuito semisumador tiene entrada(s) y salida(s).

Solución:Un circuito semisumador tiene dos entradas y dos salidas.

8.4. Un circuito sumador completo tiene entrada(s) y salida(s).

Solución:Co Un circuito sumador completo tiene tres entradas y dos salidas.

8.5. Dibujar el diagrama de bloques de un semisumador y etiquetar las entradas y salidas.

Solución:Véase Figura 8.3a.

8.6. Dibujar el diagrama de bloques de un sumador completo y etiquetar las entradas y salidas.

Solución:Véase Figura 8.Sa.

8.7. ¿A partir de qué dos puertas lógicas se construye un circuito semisumador?

Solución:Un circuito semisumador se construye con una puerta XOR de dos entradas y una puerta AND de dos

entradas.

8.8. Un circuito sumador completo puede construirse utilizando dos (FA, HA) Y una puerta___ (ANO, OR) de dos entradas.

Solución:Un circuito sumador completo puede construirse utilizando dos HA y una puerta OR de dos entradas.

8.9. Un circuito HA se utiliza para sumar los bits de la columna (del 1, 2) en un problemade adición binaria.


PROBLEMAS RESUELTOS

8.1. . Resolver los siguientes problemas de adición binaria:

(a) 100 (h) 1010 (e) 1001 ~ + 110 + 101

Solución: Acudir a las Figuras 8.1 y 8.2. Las sumas de los problemas son:

(a) 111, (b) 10000, (e) 1110.

8.2. Calcular las sumas en los siguientes problemas: (a) 1110 (h) 1011 (e) 1111

.±.....ll ±.lli ±.lli Solución:

Acudir a las Figuras 8. 1 y 8.2. Las sumas binarias de los problemas son las siguientes: (a) 10001 , (b) 10010, (e) 10110.

8.3. Un circuito semisumador tiene ___ entrada(s) y ___ salida(s).

Solución:

Un circuito semisumador tiene dos entradas y dos salidas.

8.4. Un circuito sumador completo tiene ___ entrada(s) y ___ salida(s).

Solución:

Un circuito sumador completo tiene tres entradas y dos salidas.

8.5. Dibujar el diagrama de bloques de un semisumador y etiquetar las entradas y salidas.

Solución:

Véase Figura 8.3a.

8.6. Dibujar el diagrama de bloques de un sumador completo y etiquetar las entradas y salidas.

Solución:

Véase Figura 8.Sa.

8.7. ¿A partir de qué dos puertas lógicas se construye un circuito semisumador?

Solución:

Un circuito semisumador se construye con una puerta XOR de dos entradas y una puerta AND de dos entradas.

8.8. Un circuito sumador completo puede construirse utilizando dos ___ (FA, HA) Y una puerta ___ (ANO, OR) de dos entradas.

Solución: Un circuito sumador completo puede construirse utilizando dos HA y una puerta OR de dos entradas.

8.9. Un circuito HA se utiliza para sumar los bits de la columna ___ (del 1, 2) en un problema de adición binaria.

Solución: Un circuito HA suma la columna del 1 en un problema de adición binaria.



8.10. Dibujar el diagrama lógico para el sumador completo utilizando puertas AND, XOR y ORoSolución:

Véase Figura 8.6.

8.14. 1F

s

8.11. Listar las salidas de suma de un HA para cada conjunto de pulsos de entrada mostrados en laFigura 8.7.

sippSolución:

De acuerdo con la tabla de verdad de la Figura 8.2, las salidas de la suma del semisumador de la Figura 8.7son las siguientes:pulso a = I pulso e = Opulso b = O pulso d = O

pulso e = Opulso f= l 8.3.

En estsustraeprobledenorra 1 re:del 1,un O euna diy es Ifson ta

8.12. Listar las salidas de arrastre del semisumador para cada conjunto de pulsos de entrada mostradosen la Figura 8.7.

Solución:Según la tabla de verdad de la Figura 8.2, las salidas de arrastre del semisumador de la Figura 8.7 son las

siguientes:pulso a = Opulso b = O

pulso e = Ipulso d = O

pulso e = Ipulso f= O

Cin A__ -\-\B }-'L=--- L

AA--_4-I.

B_-=B_H'-IA~---

f e d e b aCI' (\ r;¡ (\r;¡ (\r,-

~I~I~I ---

?

HAB CoCo

?

Figura 8.6. Diagrama lógicode un sumador completo.

Figura 8.7. Problema del tren de pulsosdel semisumador.

8.13. Listar las salidas de suma del sumador completo para cada conjunto de pulsos de entradamostrados en la Figura 8.8.

Solución:Según las Figuras 8.1 y 8.4b, las salidas de la suma del FA mostrado en la Figura 8.8 son las siguientes:

pulso a = O pulso e = l pulso e = O pulso 9 = lpulso b = O pulso d = l pulso f = O pulso h = l

Lahan n(Di) cdifereifunciópor lapuerta

110 0001 ~Cin

~AB

~Ihgfedcba

Figura 8.8. Problema del tren de pulsos del sumador completo.

FACo

?


8.10. Dibujar el diagrama lógico para el sumador completo utilizando puertas AND, XOR y ORo

Solución:

Véase Figura 8.6.

8.11. Listar las salidas de suma de un HA para cada conjunto de pulsos de entrada mostrados en la Figura 8.7.

Solución:

De acuerdo con la tabla de verdad de la Figura 8.2, las salidas de la suma del semisumador de la Figura 8.7 son las siguientes:

pulso a = I pulso e = O pulso b = O pulso d = O

pulso e = O pulso f= l

8.12. Listar las salidas de arrastre del semisumador para cada conjunto de pulsos de entrada mostrados en la Figura 8.7.

Solución:

Según la tabla de verdad de la Figura 8.2, las salidas de arrastre del semisumador de la Figura 8.7 son las siguientes:

pulso a = O pulso b = O

pulso e = l pulso d = O

A Cin ---------_--\-\

A __ A_~r-\ B

B---.-++i

B

pulso e = l pulso f= O

I r=-----I

~--f e d e b a

A

HA Co CI) (\ r;¡ " r;¡ (\ r,

~I~I~I --B Co

Figura 8.6. Diagrama lógico de un sumador completo.

Figura 8.7. Problema del tren de pulsos del semisumador.

?

?

8.13. Listar las salidas de suma del sumador completo para cada conjunto de pulsos de entrada mostrados en la Figura 8.8.

Solución:

Según las Figuras 8.1 y 8.4b, las salidas de la suma del FA mostrado en la Figura 8.8 son las siguientes: pulso a = O pulso e = l pulso e = O pulso 9 = I pu lso b = O pulso d = l pulso f = O pulso h = l

110 O O O, ~Cin

~A B

~I hgfedcba

I ?

FA Co

?

Figura 8.8. Problema del tren de pulsos del sumador completo .



--~------------------------------------ .m ••••••~~

8.14. Listar las salidas de arrastre del FA para cada conjunto de pulsos de entrada mostrados en laFigura 8.8.

la

Solución:Acudir a las Figuras 8.1 y 8.4b. Las salidas ea del sumador completo mostrado en la Figura 8.8 son las

siguientes.pulso a = lpulso b = O

pulso e = Opulso d = O

pulso e = lpulso f= l

pulso g = Opulso h = l

8.7

8.3. RESTA BINARIA

os En esta sección se explicarán los semirrestadores y restado res. Las reglas para la resta osustracción binaria de dos bits se dan en la Figura 8.9. El número de arriba, en unproblema de sustracción, se denomina minuendo y el de abajo sustraendo, y la solución sedenomina diferencia. La regla 1 de la Figura 8.9 es obvia. La regla 2 (Fig. 8.9) conciernea 1 restado de un número más pequeño, O. En la Figura 8.10, observar que, en la columnadel 1, 1 se resta de O. Hay que tomar prestado un 1 de la columna del 2 binario, dejandoun O en esa columna. Ahora el sustraendo 1 se resta del minuendo 10 (decimal 2). Esto dauna diferencia de 1 en la columna del l. La columna binaria del 2 utiliza la regla 1 (O - O)Y es igual a o. Por tanto, la regla 2 es O - 1 = 1 tomando prestado un l. Las reglas 3 y 4son también bastante obvias.

las

MinuendoRegla I ORegla 2 ORegla 3 1Regla 4 1

SustraendoO1O1

DiferenciaO11O

Salida de préstamo

y debe 1

s .Figura 8.9. Reglas para la sustracción binaria.

daLas reglas de la sustracción, dadas en la Figura 8.9, parecen una tabla de verdad y se

han reproducido en esta forma en la Figura 8.11. Observar que la salida de la diferencia(Di) de la tabla de verdad representa la función XOR. La función lógica para la salidadiferencia en un restador es la misma que para la salida suma en un semisumador. Lafunción lógica de la columna de préstamo (Ba), en la tabla de verdad, puede representarsepor la expresión booleana A . B = Y, Y puede implementarse utilizando un inversor y unapuerta AND de dos entradas. .

! Binario Decimal I

MinuendoSustraendoDiferencia

préstamoio-"10

-O 1O 1

2-1

1

Figura 8.10. Problema de sustracción binaria mostrando un préstamo.


8.14. Listar las salidas de arrastre del FA para cada conjunto de pulsos de entrada mostrados en la Figura 8.8.

Solución:

Acudir a las Figuras 8. 1 y 8.4b. Las salidas Ca del sumador completo mostrado en la Figura 8.8 son las siguientes.

pulso a = 1 pulso b = O

pulso e = O pulso d = O

8.3. RESTA BINARIA

pulso e = 1 pulso f= 1

pulso 9 = O pulso h = 1

En esta sección se explicarán los semirrestadores y restadores. Las reglas para la resta o sustracción binaria de dos bits se dan en la Figura 8.9. El número de arriba, en un problema de sustracción, se denomina minuendo y el de abajo sustraendo, y la solución se denomina diferencia. La regla 1 de la Figura 8.9 es obvia. La regla 2 (Fig. 8.9) concierne a 1 restado de un número más pequeño, O. En la Figura 8.10, observar que, en la columna del 1, 1 se resta de O. Hay que tomar prestado un 1 de la columna del 2 binario, dejando un O en esa columna. Ahora el sustraendo 1 se resta del minuendo 10 (decimal 2). Esto da una diferencia de 1 en la columna del l. La columna binaria del 2 utiliza la regla 1 (O - O) Y es igual a o. Por tanto, la regla 2 es O - 1 = 1 tomando prestado un l. Las reglas 3 y 4 son también bastante obvias.

Minuendo Regla I O Regla 2 O Regla 3 Regla 4

Sustraendo O 1 O 1

Diferencia O 1 1 O

Salida de préstamo

y debe I

.Figura 8.9. Reglas para la sustracción binaria.

Las reglas de la sustracción, dadas en la Figura 8.9, parecen una tabla de verdad y se han reproducido en esta forma en la Figura 8.11. Observar que la salida de la diferencia (Di) de la tabla de verdad representa la función XOR. La función lógica para la salida diferencia en un restador es la misma que para la salida suma en un semisumador. La función lógica de la columna de préstamo (Bo), en la tabla de verdad, puede representarse por la expresión booleana A . B = Y, Y puede implementarse utilizando un inversor y una puerta AND de dos entradas. .

! Binario Decimal I préstamo

Minuendo iO''AlO 2 Sustraendo - O 1 - 1 Diferencia O 1

Figura 8.10. Problema de sust racción binaria mostrando un préstamo.



Entradas Salidas Elentrad:Di (difa resta

Entradas

A - B-

Bil

Minuendo SustraendoA B Diferencia Préstamo

1-

t

El (subtracsubtracmente,restadocolumr

Laminuerdiferen

El¡del resíFigura.del 1 1

da unaregistra

COI

compley Bin .ambas

o O O OO 1 1 11 O 1 O1 1 O O

A-B Di Bo

Figura 8.11. Tabla de verdad de un semirrestador.

La tabla de verdad de la Figura 8.11 representa un circuito lógico llamado semirrestador(half subtractor). La expresión booleana de la salida de diferencia es A EB B = Di, Y lade salida de préstamos (Ba) es A . B = Bo. Un semirrestador se construye con puertaslógicas, como muestra la Figura 8.12a. La entrada A es el minuendo y la B el sustraendo,la salida Di la diferencia y Bo el préstamo. El diagrama de bloques simplificado de unsemirrestador se da en la Figura 8 .12b.

Entradas

(A - BlA Di

HS(A - B)Salidas SalidasEntradas

B Bo

(al Diagrama lógico (b) Símbolo de bloques

Figura 8.12. Semirrestador.

Comparar el diagrama lógico del semirrestador de la Figura 8.12a con el del semi-sumador de la Figura 8.3b. La única diferencia entre los circuitos lógicos es que elsemirrestador tiene un inversor, añadido, en la entrada A de la puerta AND.

Considerar el problema de la sustracción en la Figura 8.13. En este problema sonevidentes varios préstamos. Si se utilizan seis circuitos restadores para las seis posicionesbinarias, deben considerarse los préstamos. Se puede utilizar un semirrestador para laposición del 1 y para las columnas del 32, 16, 8, 4 Y 2, de este problema, hay que utilizarrestado res completos.

32 16 8 4 2

l~rlO 10 O~lO

A 1 ~ C¡l 1 ~ 1 37-B 1 O 1 O -10

Di 1 O 1 12 2710

Figura 8.13. Ejemplo de problema de sustracciónbinaria que muestra los préstamos.

l'



El diagrama de bloques de un restador completo (FS) se da en la Figura 8.14a. Lasentradas son A (minuendo), B (sustraendo) y Bin (entrada de préstamo). Las salidas sonDi (diferencia) y Bo (salida de préstamo). Las líneas Bo y Bin están conectadas de restadora restador para seguir la pista de los préstamos.

Bin B Di

HSDi A A Di A Bo

Salidas HSBo B B Bo Bo

t-------Di

BinEntradas A FS

BA - B - Bin

(a) Símbolo de bloque (b) Conexión utilizando semirrestadores y una puerta OR

orlaas

Bin0,

HSn AA

BB

HSB DiA r----------- Dir--~r_-~~ ...~

Bo r-----Bo

as(e) Diagrama lógico

Figura 8.14. Restador completo.

l-'

el

El diagrama de la Figura 8.14b muestra cómo conectar dos semirrestadores (HS -Halfsubtractors-) y una puerta OR para formar un circuito restador completo (FS -Fullsubtractor-). Observar que el patrón de conexiones es similar al de los sumadores. Final-mente, la Figura 8.14c muestra cómo se conectan las puertas para formar un circuitorestador completo. Recordar que los restadores completos se utilizan para restar todas lascolumnas, excepto la columna del 1, en la resta binaria.

La tabla de verdad del restador completo se da en la Figura 8.15. Las entradas son elminuendo (A), el sustraendo (B) y la entrada de préstamo (Bin), y las salidas son ladiferencia (Di) y la salida de préstamo (Bo).

El problema de la resta binaria de la Figura 8.16 ayuda a comprender la tabla de verdaddel restador completo. Para resolver este problema, utilizar sólo las tablas de verdad de lasFiguras 8.11 y 8.15. Observar la columna del 1 del problema de la Figura 8.16. La posicióndel 1 utiliza un semirrestador; en la tabla de verdad de la Figura 8.11 se ve que la línea 3da una salida de 1 para la diferencia Di y de O para la salida de préstamo (Bo.). Esto seregistra bajo la columna del 1 en la Figura 8.16.

Considerar la columna del 2 en la Figura 8.16. La columna del 2 utiliza un restadorcompleto. En la tabla de verdad del restador completo, la situación en la que A = O, B = Oy Bin = O corresponde a la línea 1 de la Figura 8.15. De acuerdo con la tabla de verdad,ambas salidas (Di y Bo) son O. Esto se registra bajo la columna del 2 en la Figura 8.16.

neslaar


200 TE ORlA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES

Entradas Salidas

Entrada de Salida deMinuendo Sustraendo préstamo préstamo

Línea (A) (B) (Bin) Diferencia (Ba)

1 O O O O O2 O O I 1 13 O 1 O 1 14 O I 1 O 15 I O O I O6 1 O I O O7 1 1 O O O8 1 1 1 1 1

A - B - Bin Di Ba

Figura 8.15. Tabla de verdad para el restador completo.

Considerar ahora la columna del 4 de la Figura 8.16. Las entradas al restador completoson A = 1, B = 1 Y Bin = 0, que en la tabla de verdad de la Figura 8.15 corresponden a lalínea 7. Las salidas (Di y Ba) son ambas 0, de acuerdo con la tabla de verdad, y se registranen la Figura 8.16 bajo la columna del 4.

Considerar la columna del 8 de la Figura 8.16. Las entradas al restador completo sonA = 0, B = 1 Y Bin = 0, que corresponden a la línea 3 de la tabla de verdad (Fig. 8.15).Las salidas (Di y Ba) correspondientes son ambas 1 y se registran en la columna del 8 dela Figura 8.16.

La columna del 16 de la Figura 8.16 tiene las entradas A = 1, B = 1 Y Bin = 1, quecorresponden a la línea 8 de la tabla de verdad. Las salidas de esta línea (Di = 1 Y Bo = 1)se registran bajo la columna del 16 en el problema.

La columna del 32 tiene las entradas A = 1, B = ° y Bin = 1, que corresponden a lalínea 6 de la tabla de verdad de la Figura 8.15. Las salidas de esta línea son Di = ° yBo = 0, que se registran en la columna del 32 en el problema.

Finalmente, considerar la columna del 64 en la Figura 8.16. Las entradas al restadorcompleto son A = 1, B = ° y Bin = 0, que corresponden a la línea 5 de la tabla de verdad,

64 32 16 8 4 2 1A 1 1 1 O 1 .0 1 117

-B -O O 1 1 1 O O - 28--Di 1 O 1 1 O O 1 89

Bin IOlt1llt Illt IOltlOlt IOltBin Bin Bin Bin Bin Bin

Ba Bo Bo Bo Bo Bo Bo Bo(O) (O) (1) (1) (O) (O) (O)

Figura 8.16. Resolución de un problema de resta binaria utilizando tablas de verdad.

y gene}del birprobleielectró

8.15. R(e

la(a

8.16. D

8.17. rSo

8.18. DE

SI

8.19. ese

SI

8.20. L

SI

P\P\


letoa laran

son15).de

---------------------------------------------------------------~~CIRCUITOS ARITMETICOS y ARITMETICA BINARIA 201

y genera las salidas Di = 1 Y Bo = O. La Figura 8.16 ilustra cómo el binario 11100 se restadel binario 1110 101 utilizando tablas de verdad. Los préstamos se muestran debajo delproblema. Este procedimiento es bastante engorroso para los humanos, pero los circuitoselectrónicos pueden realizar con precisión esta resta en microsegundos.

PROBLEMAS RESUELTOS

8.15. Resolver los siguientes problemas de resta binaria:(a) 110 (b) 1111 (e) 10110 (d)

- 100 - 101O - 110010001

110(e) 110001

111

Solución:Por un procedimiento similar al ilustrado en la Figura 8.13, las diferencias para los problemas son calcu-

ladas como sigue:(a) 010, (b) 101, (e) 1010, (d) 1011, (e) 101010.

8.16. Dibujar el diagrama de bloques de un semirrestador y etiquetar las entradas y salidas.

Solución:Véase Figura 8.12b.

8.17. Dibujar el diagrama de bloques de un restador completo y etiquetar las entradas y salidas.


8.18. Dibujar el diagrama lógico de un semirrestador. Utilizar puertas XOR, AND y un inversor.Etiquetar las entradas y salidas.


a la 8.19.O Ydarad,

8.20.

Cuando se comparan semisumadores y semirrestadores, se encuentra que el circuito lógico delsemirrestador contiene un circuito lógico extra que es un circuito (AND, inversor, ORlo

Solución:Un circuito lógico HS contiene un inversor más que un circuito lógico HA.

Listar las salidas de diferencia (Di) del semirrestador de la Figura 8.17.

Solución:Acudir a la tabla de verdad de la Figura 8.11. Las salidas Di del HS (Fig. 8.17) son las siguientes:

pulso a = I pulso e = O pulso e = Opulso b = O pulso d = l pulso f = I

~ __ A

fedcba~ B

Di?

HSBo

?

A - B

Figura 8.17. Problema del tren de pulsos del semirrestador.


.r-----.- ..---.....--.----.-------.---------------------------~----- __ .,... _


8.21. Listar las salidas del préstamo (Eo) del semirrestador de la Figura 8.17.

Solución:Acudir a la tabla de verdad de la Figura 8.11. Las salidas Bo del HS (Fig. 8.17) son:

pulso a = 1 pulso e = O pulso e = Opulso b = O pulso d = O pulso f = 1

8.22. Listar las salidas de diferencia (Di) del semirrestador de la Figura 8.18.

Solución:Acudir a la tabla de verdad de la Figura 8.15. Las salidas Dide FS (Fig. 8.18) son las siguientes:

pulso a = O pulso e = 1 pulso e = 1 pulso g = Opulso b = I pulso d = O pulso f = O pulso h = I

1 'O O O O LBin r----...,Di

~_AB~r

hgfedcba

Figura 8.18. Problema del tren de pulsos del restador completo.

?

FSBo

(A - S - Bin¡

8.23. Listar las salidas del préstamo (Eo) del restador completo mostrado en la Figura 8.18.

Solución:Acudir a la tabla de verdad de la Figura 8.15. Las salidas Bo del FS (Fig~8.18) son las siguientes:

pulso a = O pulso e = O pulso e = 1 pulso g = 1pulso b = 1 pulso d = O pulso f = O pulso h = 1

8.24. Cuando se restan números de 2 bits, para la columna del 1 se utiliza un (FS, HS) y parala columna del 2 un (FS, HS).

Solución:En la resta binaria se utiliza un HS para la columna del 1 y un FS para la columna del.2.

8.4. SUMADORES y RESTADORES PARALELOS

La suma binaria puede realizarse de dos formas diferentes. Pueden utilizarse sumado res serieo paralelo. Un sumador serie opera de la misma forma en que se realiza una suma manual.Primero se suma la columna del 1, después la del 2 más el arrastre, después la del 4 másel arrastre, y así sucesivamente. La suma en serie tarda en realizarse gran cantidad de tiemposi se suman números binarios grandes. Sin embargo, la suma en paralelo es muy rápida. Enla suma en paralelo, todas las palabras binarias (una palabra es un grupo de bits de unalongitud dada, como 4, 8 o 16) que se van a sumar se aplican a las entradas y la suma escasi inmediata. Los sumadores serie son más sencillos, pero más lentos. Los sumadoresparalelos son más rápidos, pero tienen circuitos lógicos más complejos.

Endar (Hla coluisuma)del semsumadcsuma eforma I

Sup'en la Fizqurercsumadcsumadc

Conrepreseibastanunúmercque B4


8.21. Listar las salidas del préstamo (Eo) del semirrestador de la Figura 8.17.

Solución:

Acudir a la tabla de verdad de la Figura 8.11. Las salidas Eo del HS (Fig. 8.17) son:

pulso a = 1 pulso b = O

pulso e = O pulso d = O

pulso e = O pulso f = 1

8.22. Listar las salidas de diferencia (Di) del semirrestador de la Figura 8.18.

Solución:

Acudir a la tabla de verdad de la Figura 8.15. Las salidas Di de FS (Fig. 8.18) son las siguientes:

pulso a = O pulso e = 1 pulso e = 1 pulso g = O pulso b = I pulso d = O pulso f = O pulso h = l

110 O O 0 1 . L-.Ein Di ?

~ ___ A

E FS

Eo

~r (A - S - Sill)

hgfedcba

Figura 8.18. Problema del tren de pulsos del restador completo.

8.23. Listar las salidas del préstamo (Eo) del restador completo mostrado en la Figura 8.18.

Solución:

Acudir a la tabla de verdad de la Figura 8.15. Las salidas Eo del FS (Fig~ 8.18) son las siguientes: pulso a = O pulso e = O pulso e = l pulso g = 1 pulso b = l pulso d = O pulso f = O pulso h = l

8.24. Cuando se restan números de 2 bits, para la columna del 1 se utiliza un ___ (FS, HS) y para la columna del 2 un ___ (FS, HS).

Solución:

En la resta binaria se utiliza un HS para la columna del 1 y un FS para la columna del.2.

8.4. SUMADORES Y RESTADORES PARALELOS

La suma binaria puede realizarse de dos formas diferentes. Pueden utilizarse sumadores serie o paralelo. Un sumador serie opera de la misma forma en que se realiza una suma manual. Primero se suma la columna del 1, después la del 2 más el arrastre, después la del 4 más el arrastre, y así sucesivamente. La suma en serie tarda en realizarse gran cantidad de tiempo si se suman números binarios grandes. Sin embargo, la suma en paralelo es muy rápida. En la suma en paralelo, todas las palabras binarias (una palabra es un grupo de bits de una longitud dada, como 4, 8 o 16) que se van a sumar se aplican a las entradas y la suma es casi inmediata. Los sumadores serie son más sencillos, pero más lentos. Los sumadores paralelos son más rápidos, pero tienen circuitos lógicos más complejos.


~----------------------------------~~

s serieanual.4 másiempoa. Ene unama es Sumaadores

y para


En la Figura 8.19 se muestra un sumador paralelo de 4 bits. Se utilizan un semisuma-dor (HA) y tres sumadores completos (FA). Observar que el HA de la parte superior sumala columna del 1 (A, Y B,). La columna del 2 utiliza un sumador completo. El FA del 2suma A2 y B2 más el arrastre del HA del l. Observar que la línea de arrastre va desde Codel semisumador hasta Cin del segundo sumador. Los sumadores del 4 y 8 también sonsumadores completos. La salida de suma (:¿) de cada sumador se conecta a un indicador desuma en la parte inferior derecha de la Figura 8.19. El Co del FA del 8 es un «overflow» yforma la posición del 16 en la suma.

Suponer que se suman los números binarios 1111 y 1111 con el sumador paralelo mostradoen la Figura 8.19. Tan pronto como estos números se apliquen a las ocho entradas de laizquierda, en los indicadores de salida de suma aparecerá la salida 11110 (decimal 30). Estesumador paralelo está limitado a 4 bits de entrada. Al circuito pueden conectarse mássumadores completos para las posiciones del 16, 32, etc.

Como con la suma, la resta puede hacerse con restadores serie o paralelo. La Figura 8.20representa un diagrama familiar de un restador paralelo de 4 bits. Sus conexiones sonbastante similares a la del sumador paralelo de 4 bits que se acaba de estudiar. Los dosnúmeros de 4 bits se muestran en la parte superior izquierda de la Figura 8.20. Observarque B4B3B2B, (sustraendo) se resta de A~02A, (minuendo). La diferencia entre estos

Problema de sumaA4 A3 A2 Al

+ B4 B3 B2 BI

~IA 1:

HABI

B 1 Ca

arrastre

Cin 1:A2 A FA

L..--. B B 2 Ca2

Cin 1:A3 A FAB3 B 4 Ca

Cin 1:A4 A FAB4 B 8 Ca

Figura 8.19. Sumador paralelo de 4 bits.


204 TE ORlA DE PROBLEMAS DE PRINCIPIOS DIGITALES

números aparecerá en los indicadores de salida de diferencia situados en la parte interiorderecha de la Figura 8.20.

La columna del 1 en la Figura 8.20 utiliza un semirrestador (HS). Las columnas del8, 4 Y 2 utilizan restado res completos (FS). Cada una de las salidas Di de los restadoresestá conectada a un indicador de salida para mostrar la diferencia. Las líneas de préstamoconectan la salida Bo de un restador a la entrada Bin del siguiente bit más significativo.Las líneas de préstamo siguen la pista de los muchos préstamos de la resta binaria. Si sefuesen a restar números superiores a 4 bits, se añadirían más restadores completos alcircuito. Los FS se añadirían usando el mismo patrón mostrado en la Figura 8.20. Esterestador paralelo actúa sobre las entradas y da la diferencia casi inmediatamente.

Al comparar el sumador paralelo de 4 bits con el restador, puede verse que los circuitosson muy similares (véanse Figuras 8.19 y 8.20). En la práctica, los sumadores completos secompran en forma de CI en lugar de construirlos a partir de puertas lógicas. En efecto,algunos sumadores y unidades lógico-aritméticas (ALU) más complicadas pueden con se-guirse en forma de CI. Normalmente, una unidad sumadora se muestra como el símbolode bloque de la Figura 8.21. Este símbolo lógico es realmente el diagrama de un CIcomercial sumador completo de 4 bits, 7483. También podría ser el símbolo para el sumadorparalelo de 4 bits de la Figura 8.19 si la entrada de arrastre (Cin) estuviese a la izquierda

Problemade resta

A4 A3 A2 Al (minuendo)-B4 B3. B2 e, (sustraendo)

A DiLA¡ HS

B¡ B l Bo

Línea depréstamo

Bin DiA2

A FS'----- B B 2 Bo

2

Bin Di

AJ A FS

B3 B 4 Bo

Bin Di

A4 A FS

B4 B 8

Diferencia

Figura 8.20. Restador paralelo de 4 bits.

del sírrLas eo

. conectéparaleh

8.25. A

8.26. A

8.27. Adi

d:al

8.28. I

S

8.29. (b


s deldorestamotivo.Si seos al

Este

------------------------------------------------------------------ ..~CIRCUITOS ARITMETICOS y ARITMETICA BINARIA 205

enor

Palabra A1AlLIA2 Sumador

A3 paralelo L2A4

de 4 bitsL3

Entradas -1 BI L4

Palabra BB2 CoutB3B4

Entrada arrastre Cin (7483)

Típico-e- Suma

Figura 8.21. Símbolo lógico para el comercial 7483 sumador paralelo de 4 bits.

del símbolo. Las entradas A 1 Y B 1 son las entradas de los LSB (bits menos significativos).Las conexiones A4 y B4 son las entradas de los MSB (bits más significativos). Es común

. conectar Cin (entrada de arrastre) a GND cuando no está conectada a ningún sumadorparalelo precedente.

PROBLEMAS RESUELTOS

8.25. Acudir a la Figura 8.19. El sumador superior (HA del 1) sumará los (LSB, MSB).

Solución:El sumador superior mostrado en la Figura 8.19 sumará los LSB (bits menos significativos).

8.26. Acudir a la Figura 8.20. El restador completo del 8 restará los (LSB, MSB).

Solución:El FS del 8, mostrado en la Figura 8.20, restará los MSB (bits más significativos).

8.27. Acudir a la Figura 8.19. Si Al = 1 Y BI = 1, entonces la línea de arrastre entre los sumadoresdel 1 y del 2 estará en __ (ALTA, BAJA).

Solución:De acuerdo con la línea 4 de la tabla de verdad de la Figura 8.2, con A I Y B I iguales al, la línea

de arrastre entre los sumadores del I y 2, mostrado en la Figura 8.19, estará en ALTA, indicando unarrastre.

8.28. Dibujar el diagrama de un sumador paralelo de 6 bits utilizando un HA y cinco FA.


8.29. Cuando la unidad de 6 bits del Problema 8.28 suma 111111 y 111111, la suma es un _binario, que es igual a decimal.



LSB:Al

BI

A2B2

A3

B3Entradas

A4B4

A5

B5

MSBA6

B6

I

HA1

Co

I

FA2 Co

I

FA4 Co

I

FA.8 Co

I

FA16 Co

I

FA32 Co

Cin

Cin

Cin

Cin

Cin


Suma

Solución:Cuando la unidad de 6 bits del Problema 8.28 suma los binarios 111111 y 111111, la suma es el binario

1111110 por un procedimiento similar al ilustrado en la Figura 8.4a. La suma (1111110) se convierte enton-ces en su equivalente decimal, 126, por el procedimiento mostrado en la Figura 1.2.

8.30. Acudir a la Figura 8.19. Cuando se suma 1100 y 0011, ¿qué líneas de arrastre estarán en ALTA?

Solución:Cuando se suman 1100 Y 0011 con el sumador de la Figura 8.19, ninguna línea de arrastre está en ALTA,

ya que no se presentan arrastres en ese problema de suma.

8.31. Acudir a la Figura 8.19. Si las ocho entradas al sumador paralelo están en ALTA, la salidabinaria será , que es igual a decimal.

Solución:Si todas las entradas al sumador paralelo, mostrado en la Figura 8.19, están en ALTA, la salida (suma)

binaria será11112 + 11112 = 111102 (suma)

La suma 111102 es igual al decimal 30, de acuerdo con el procedimiento mostrado en la Figura 1.2.

8.32. Acu

Solul

8.33. Cua(1,

Soll(

ALlbinz

8.34. Lis:de

r

o n m

Soh

sigupul:pulipulipul:pul:pul:pul:pul



8.32. Acudir a la Figura 8.20. El restador (inferior, superior) resta los bits menos significativos.

Solución:. El restador superior resta los LSB en el problema de la Figura 8.20.

8.33. Cuando se resta 0011 de 1101 en la Figura 8.20, la línea de préstamo entre el restador del _(1, 2, 4) Y el restador del __ (2, 4, 8) está en ALTA.

Solución:Cuando 0011 se resta de 1101 en la Figura 8.20, la línea de préstamo entre los restado res 2 y 4 está en

ALTA. Esto se muestra al observar el préstamo entre las posiciones del 4 y 2 en el problema de la sustracciónbinaria.

~10'I 10 f/J

-o O I

o O

8.34. Listar la suma binaria en los indicadores de salida por cada pulso de entrada al sumador paralelode 4 bits. mostrado en la Figura 8.23.

~Al Sumador rl

L: A2 paraleloA3 de 4 bits r2'-+- A4

e e b a r)~ B,fr B2 r4

B3B4 eoJ Cin

-:inarioIndicadores desuma de salida

Figura 8.23. Problema del tren de pulsos del sumador paralelo.

Solución:Acudir al procedimiento de la Figura 8.4a. Las sumas binarias para los pulsos de la Figura 8.23 son las

siguientes:pulso a = 0101 + 0101 = 01010pulso b = 0010 + 1010 = 01100pulso e = 1000 + 1100 = 10100pulso d = 0110 + 0011 = 01001pulso e = 0001 + 0100 = 00101pulso f = 0011 + 1011 = 01110pulso 9 = IIII + 0111 = 10110pulso h = 1000 + 1101 = 10101

salida pulso i = 0011 + 0010 = 00101pulso j = 1101 + 1111 = 11100pulso k = 1110 + 1001 = 10111pulso 1=0001 +0110=00111pulso m = 0010 + 1001 = 01011pulso n = 1001 + 0111 = 10000pulso o = IIII + 111I = 11110

suma)



Problema de 8.5. U1suma binariaA4 A3 A2 Al

En la Fig+ B4 B3 B2 s,completo:

LBAJOÜ' 1: complica:Al A FA dibujadoB B l Ca sumadore

1la entrad,exactame

La talCin 1: mostrar (

A2A FA entrada (

2 Ca sumadorB2 B

no sombrcon la tal

Cin 1:A3 A FA

4 +B Ca -

B3

CinFA8

A

B Ca

Figura 8.24. Sumador paralelo utilizando cuatro sumadores completos.

Salida de suma

Entradas Salidas

Cin B A L eoO O O O OO O l 1 OO 1 O 1 OO I I O I1 O O I OI O 1 O 11 1 O O 1

I 1 1 1 1

Figura 8.25. Tabla de verdaddel sumador completo.


• CIRCUITOS ARITMETICOS y ARITMETICA BINARIA

8.5. UTILIZACION DE SUMADO RES COMPLETOS

209

En la Figura 8.19 se estudió un sumador paralelo de 4 bits construido con tres sumado rescompletos y un semisumador. Para estandarizar la circuitería y hacer aritmética máscomplicada, se utiliza un sumador de 4 bits algo diferente. Este nuevo sumador aparecedibujado en la Figura 8.24. Observar que en este circuito revisado se utilizan cuatrosumadores completos. Para hacer que el FA del 1 opere como sumador, se coloca a tierrala entrada Cin de FA (nivel BAJO). El circuito revisado mostrado en la Figura 8.24 operaráexactamente de la misma forma que la antigua versión de la Figura 8.19.

La tabla de verdad del sumador completo de la Figura 8.25 se ha reorganizado, paramostrar que el sumador completo puede convertirse en un semisumador manteniendo laentrada Cin en el nivel BAJO. Considerar la mitad superior de la tabla de verdad, delsumador completo, de la Figura 8.25. Observar que Cin = O para cada línea de la secciónno sombreada de la tabla de verdad. Las columnas B, A, 2: y Co se corresponden exactamentecon la tabla de verdad del semisumador de la Figura 8.2.

Problema de suma binaria

As' A7 -% As A4 A3 A2 Al+ Bs B7 B6 Bs B4 B3 B2 BI

•

•

~~o

BI

,---A 2

B2

A3"-------'B 3

A4'------00B4

CinLI~--------------------------'L2r----------------------,L3r-------------------,L4r---------------,

SumadorA I paraleloB I de 4 bitsA2B2

A3B3A4

B4 (7483) Ca

arrastre

CinSumador L If---------------,paralelo L21------------,de 4 bits

L3 f-------,L4f-----,

As'-----------B S

A6'-------------B6

A7L------------

B7

As'-----------------Bs (7483) co


Salida de suma


8.5. UTILIZACION DE SUMADORES COMPLETOS

En la Figura 8.19 se estudió un sumador paralelo de 4 bits construido con tres sumadores completos y un semisumador. Para estandarizar la circuitería y hacer aritmética más complicada, se utiliza un sumador de 4 bits algo diferente. Este nuevo sumador aparece dibujado en la Figura 8.24. Observar que en este circuito revisado se utilizan cuatro sumadores completos. Para hacer que el FA del 1 opere como sumador, se coloca a tierra la entrada Cin de FA (nivel BAJO). El circuito revisado mostrado en la Figura 8.24 operará exactamente de la misma forma que la antigua versión de la Figura 8.19.

La tabla de verdad del sumador completo de la Figura 8.25 se ha reorganizado, para mostrar que el sumador completo puede convertirse en un semisumador manteniendo la entrada Cin en el nivel BAJO. Considerar la mitad superior de la tabla de verdad, del sumador completo, de la Figura 8.25. Observar que Cin = O para cada línea de la sección no sombreada de la tabla de verdad. Las columnas B, A, :¿ Y Co se corresponden exactamente con la tabla de verdad del semisumador de la Figura 8.2.

Problema de suma binaria

As' A7 -% As A4 AJ A2 Al

+ Bs B7 B6 Bs B4 BJ B2 BI

~::o BI A 2

'---B2

AJ L----·

BJ

As '----------'B S

A6 '------------.. B

6

A7 L..------------

B7

As '----------------.. B

s

Cin

Sumador A I paralelo B I de 4 bits A2

~Ir---------------------------' ~2r----------------------. ~Jr-------------------,

~4r---------------, B2

AJ

BJ

arrastre

Cin

Sumador ~ I f---------------, paralelo ~2 de 4 bits f------------,

~Jr------,

~4r---,

(7483) Co

Salida de suma




El sumador completo de 4 bits de la Figura 8.24 es un diagrama de bloques del Clsumador completo 7483 introducido en la Figura 8.21. Pueden conectarse sumadores com-pletos de 4 bits (CI) para formar sumadores paralelos de 8, 12, 16 o incluso 32 bits. Unsumador paralelo de 8 bits está caracterizado en la Figura 8.26. Observar que la entradaCin en la parte superior del CI7483 está a tierra (nivel BAJO). Como en la Figura 8.24,este BAJO en Cin convierte el sumador completo del 1 en un semisumador. La salida eade la parte superior del CI7483 está conectada a la entrada Cin de la unidad inferior. Estasalida maneja el arrastre entre la posición del 8 y la del 16. Los otros arrastres son manejadosen el interior de los CI sumadores paralelos 7483.

PROBLEMAS RESUELTOS

8.35. Dibujar el diagrama de un sumador paralelo de 8 bits utilizando ocho FA.


LSB Al

Bl

A2B2

A 3---

B3

A.Entradas

B.

A,B,

A6

B6

A7

B7

As A FA128MSB B eaBs

Figura 8.27. Circuito sumador paralelo de 8 bits.

Salidade suma

8.36. Actal

So

8.37. AcFA

Sol

pas

8.38. Acdel

Sol

euarr

8.39. Acbin

Sol

tres1.

2.3.

8.40. Elsun

Soh

8.41. ACI

101


com-. Untrada8.24,a ea

. Estajados


8.36. Acudir a la Figura 8.24. El FA del 1 se transforma para que funcione como un conec-tando a tierra la entrada Cin.Solución:

El FA del 1 de la Figura 8.24 se convierte en un semisumador conectando a tierra la entrada Cin.

8.37. Acudir a la Figura 8.24. Los conductores que van desde Co, de un FA, hasta Cin del siguienteFA, se denominan líneas .

Solución:

Los conductores que van desde Co hasta Cin (Fig. 8.24) se denominan líneas de arrastre. Estas líneaspasan arrastres de un FA al siguiente.

8.38. Acudir a la Figura 8.24. Cuando se suman 0001 Y 0001, la línea de arrastre entre el FA del 2 ydel 1 está en __ (ALTA, BAJA).

Solución:Problema de adición binaria:

0001 + 0001 = 0010Cuando se suman 0001 Y 0001 (Fig. 8.24), aparece un arrastre entre la posición del 1 y del 2 y esa línea dearrastre estará en ALTA.

8.39. Acudir a la Figura 8.24. ¿Qué líneas de arrastre están en ALTA cuando se suman los númerosbinarios O111 Y O101?

• Solución:

Véase Figura 8.28. Cuando se suman 0111 y 0101 en el dispositivo cuyo diagrama está en la Figura 8.24,tres líneas de arrastre están en ALTA. Son las líneas de arrastre entre:1. FA del 1 y FA del 2.2. FA del 2 y FA del 4.3. FA del 4 y FA del 8.

1.,O

+0 :0Figura 8.28. Problema de suma binaria.

8.40. El diagrama de bloques de la Figura (8.19, 8.24) describe con más precisión el Clsumador paralelo de 4 bits 7483.

Solución:El diagrama de bloques de la Figura 8.24 describe el CI sumador 7483.

8.41. Acudir a la Figura 8.26. ¿Cuál es la suma cuando se suman los números binarios 10011000 y101O1111?•


8.36. Acudir a la Figura 8.24. El FA del 1 se transforma para que funcione como un ___ conec-tando a tierra la entrada Cin.

Solución:

El FA del 1 de la Figura 8.24 se convierte en un semisumador conectando a tierra la entrada Cin.

8.37. Acudir a la Figura 8.24. Los conductores que van desde Ca, de un FA, hasta Cin del siguiente FA, se denominan líneas ___ .

Solución:

Los conductores que van desde Co hasta Cin (Fig. 8.24) se denominan líneas de arrastre. Estas líneas pasan arrastres de un FA al siguiente.

8.38. Acudir a la Figura 8.24. Cuando se suman 0001 Y 0001 , la línea de arrastre entre el FA del 2 y del 1 está en __ (ALTA, BAJA).

Solución:

Problema de adición binaria:

0001 + 0001 = ODIO

Cuando se suman 0001 yODO 1 (Fig. 8.24), aparece un arrastre entre la posición del 1 y del 2 y esa línea de arrastre estará en ALTA.

8.39. Acudir a la Figura 8.24. ¿Qué líneas de arrastre están en ALTA cuando se suman los números binarios O 111 Y O 10 1 ?

Solución:

Véase Figura 8.28. Cuando se suman O 111 Y O ID 1 en el dispositivo cuyo diagrama está en la Figura 8.24, tres líneas de arrastre están en ALTA. Son las líneas de arrastre entre:

1. FA del 1 y FA del 2. 2. FA del 2 y FA del 4. 3. FA del 4 y FA del 8.

1 ... 1 <-: 1 <-: O : 1

+0 : O

~I :"0 :"0

Figura 8.28. Problema de suma binaria.

8.40. El diagrama de bloques de la Figura ___ (8.19, 8.24) describe con más precisión el Cl sumador paralelo de 4 bits 7483.

Solución:

El diagrama de bloques de la Figura 8.24 describe el CI sumador 7483.

8.41. Acudir a la Figura 8.26. ¿Cuál es la suma cuando se suman los números binarios 10011000 y 10101111?



111

1001 1000+ 1010 1111

101000111 Suma

Figura 8.29. Problema de la suma binaria.

8.6. UTILIZACION DE SUMADORES PARA LA RESTA

Con cambios menores, los sumadores paralelos pueden utilizarse para realizar sustraccionesbinarias. El sumador paralelo de 4 bits de la Figura 8.24 puede modificarse ligeramente para

Resta binaria

A4 A3 A2 Al Minuendo- B4 B3 B2 Bl Sustraendo

L ~ l'ALTO

Al. ~ F¡A ICo

Bl

Cin k

A2 Al

B2 ~Co

FA2

Cin I ¡.=Ik_-,A3 Al

B3 B

FA4

Cin

Co

A4 Al

B4

,.------" k

B

FA8

Diferencia

Co

Figura 8.30. Restador de 4 bits utilizando sumadores completos.

formarObserventrad,Cin alALTO.(B4B3jj

Lamatemen restla sus!


Solución:

Véase Figura 8.29.

111

1001 1000 + 10101111

101000111 Suma

Figura 8.29. Problema de la suma binaria.

8.6. UTILIZACION DE SUMADORES PARA LA RESTA

Con cambios menores, los sumadores paralelos pueden utilizarse para realizar sustracciones binarias. El sumador paralelo de 4 bits de la Figura 8.24 puede modificarse ligeramente para

Resta binaria

A4 A3 A 2 A¡ Minuendo

- B4 B 3 B 2 B ¡ Sustraendo

L Cin~¿ ALTO

A FA A¡------~~ 1

B Ca

Cin

B

FA 2

Ca

Cin .------,¿ 1-=-----..,

B

Cin

FA 4

FA 8

Ca

~----=::BL __ ~ca

Diferencia

Figura 8 .30. Restador de 4 bits utilizando sumadores completos.


ionespara


formar un circuito restador. En la Figura 8.30 aparece un circuito restador paralelo de 4 bits.Observar que se utilizan cuatro sumadores completos (FA) Y que los datos que van a cadaentradaB, de los sumadores completos, están invertidos. Finalmente, observar que la entradaCin al FA del 1 (sumador completo de la parte superior de la Figura 8.30) está en un nivelALTO. El circuito restador paralelo de 4 bits mostrado en la Figura 8.30 restará el sustraendo(B4B3B2B,) del minuendo (A~:02A,).

La teoría de operación del circuito mostrado en la Figura 8.30 está basada en una técnicamatemática especial esbozada en la Figura 8.31. El problema dado en la Figura 8.31 consisteen restar el binario O111 del 1110. El problema se resuelve en la parte superior, utilizandola sustracción, tradicional, decimal y binaria. Los tres pasos que siguen detallan cómo se

Decimal Binario

14 1110 MinuendoProblema: -7 0111 Sustraendo

7 0111 Diferencia

(a) Sustracción binaria y decimal tradicional

Paso CD Cambiar el sustraendo a su forma en complemento a 2.

• Binario Complemento a l Complemento a 2

Complemento a 1 1000Suma 1

I 1001Forma

0111

Paso (2) Sumar el minuendo al sustraendo en complemento a 2.

1

1110 Minuendo+ 1001 Sustraendo en complemento a 2

10111

Paso Q) Descartar el overflow. La diferencia es 0111 en este ejemplo.

1110+ 1001

(Ti 0111/' ..-

MinuendoSustraendo en complemento a 2Diferencia

Descartacl overflow:

(b) Técnica especial de sustracción utilizando el sustraendo en complemento a 2 y una suma

• Figura 8.31 .


~~------~---------------------------,...-----

214 . TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

resolvería el problema de la sustracción, utilizando sumadores y un sustraendo en comple-mento a 2.

Seguir los pasos de la Figura 8.31 para resolver el problema ejemplo.

Paso 1. Cambiar el sustraendo a su forma en complemento a 2. Sólo el sustraendo debeconvertirse a su equivalente en complemento a 2. Primero el número binario 0111 se cambiaa su forma en complemento a 1 (1000), Y después se suma 1 para formar el complementoa 2 (1000 + 1 = 1001).

Paso 2. Sumar el minuendo al sustraendo en complemento a 2. El minuendo origi-nal se suma al complemento a 2 del sustraendo para obtener un resultado temporal(1110 + 1001 = 10111 en este ejemplo).

Paso 3. No considerar el «overflow» (rebose). Se descarta el MSB, y los 4 bits restantesindican la diferencia binaria. En ese ejemplo la diferencia es el binario 0111.

Suma/restaA4A3A2A¡

+/- B4 B3 B2 B¡

l Cin~~

A FAA¡_~ ~, I

B Ca

La rexplicancomplenen el FIcomplenvisualiza

Loscasi idércomo el

El eadicionalas cuaude las pBAJO,lde la pa

Cua:está enel sustnque surinferior

B¡-t---H

Cin ~ ---A2

A FA2

Ca 8.42. LiB2 Fi

So

Cin ~cu

A3 A FA sal4

CaB3 8.43. Al

es~Cin

Se

A4 A FA8 Al

CaB4

8.44. A

Control de mododi

Resta = I Suma

Suma = Oo diferencia SI

Figura 8.32. Circuito sumadorjrestador de 4 bits. m



ongi-poral

La razón por la cual el circuito de la Figura 8.30 funciona como un restador puedeexplicarse ahora. Los cuatro inversores convierten el sustraen do binario a su forma encomplemento a 1 (cada 1 es cambiado a O y cada O a 1). El nivel ALTO de la entrada Cinen el FA del 1 es lo mismo que sumar .+ 1 al sustraendo. El minuendo y sustraendo encomplemento a 2 se suman. El terminal Co de FA del 8 es la salida de «overflow». No sevisualiza la salida Co que descarta el overflow.

Los circuitos sumador y restador paralelo de 4 bits de las Figuras 8.24 y 8.30 parecencasi idénticos. Estos circuitos pueden combinarse para formar un circuito sumador/restador,como el de la Figura 8.32.

El circuito sumador/restador paralelo de 4 bits de la Figura 8.32 tiene una entradaadicional denominada de control de modo. Si esta entrada está en el nivel BAJO (O lógico),las cuatro puertas XOR no tienen efecto en el dato de las entradas B (el dato pasa a travésde las puertas XOR y no es invertido). La entrada Cin al FA del 1 es mantenida en el nivelBAJO, lo cual hace que FA funcione como un semisumador. En los indicadores de salidade la parte inferior derecha aparecerá una suma de 4 bits.

Cuando la entrada de control de modo del circuito sumador/restador de la Figura 8.32está en el nivel ALTO (1 lógico), las cuatro puertas XOR actúan como inversores. Se invierteel sustraendo (B4B3B2B¡). La entrada Cin al FA del 1 está en ALTA, lo que es lo mismoque sumar + 1 al sustraendo en complemento a 1. La diferencia aparecerá en la parteinferior derecha de la Figura 8.32 en forma binaria .

mple-

debeambiamento

PROBLEMAS RESUELTOS

tantes

•8.42. Listar las tres modificaciones que deben hacerse para convertir el sumador de 4 bits de la

Figura 8.24 en un restador paralelo de 4 bits.

Solución:Véase la Figura 8.30 para la solución. Las modificaciones al sumador de la Figura 8.24 son (1) añadir

cuatro inversores, (2) conectar la entrada Cin de los 1 del FA al nivel ALTO, y (3) dejar desconectada lasalida Co del FA de los 8.

8.43. Acudir a la Figura 8.32. Las puertas XOR actúan como inversores cuando el modo de controlestá en el nivel .

Solución:Las puertas XOR de la Figura 8.32 actúan como inversores cuando el modo de control está en el nivel

ALTO (modo de sustracción).

8.44. Acudir a la Figura 8.32. Este circuito actúa como un paralelo de 4 bits cuando la entradade modo de control está en el nivel BAJO.

Solución:El circuito mostrado en la Figura 8.32 actúa como un sumador paralelo de 4 bits cuando la entrada del

modo de control está en el nivel BAJO .•


La razón por la cual el circuito de la Figura 8.30 funciona como un restador puede explicarse ahora. Los cuatro inversores convierten el sustraendo binario a su forma en complemento a l (cada l es cambiado a O y cada O a 1). El nivel ALTO de la entrada Cin en el FA del 1 es lo mismo que sumar . + l al sustraendo. El minuendo y sustraendo en complemento a 2 se suman. El terminal Co de FA del 8 es la salida de «overflow». No se visualiza la salida Co que descarta el overflow.

Los circuitos sumador y restador paralelo de 4 bits de las Figuras 8.24 y 8.30 parecen casi idénticos. Estos circuitos pueden combinarse para formar un circuito sumador/restador, como el de la Figura 8.32.

El circuito sumador/restador paralelo de 4 bits de la Figura 8.32 tiene una entrada adicional denominada de control de modo. Si esta entrada está en el nivel BAJO (O lógico), las cuatro puertas XOR no tienen efecto en el dato de las entradas B (el dato pasa a través de las puertas XOR y no es invertido). La entrada Cin al FA del l es mantenida en el nivel BAJO, lo cual hace que FA funcione como un semisumador. En los indicadores de salida de la patie inferior derecha aparecerá una suma de 4 bits.

Cuando la entrada de control de modo del circuito sumador/restador de la Figura 8.32 está en el nivel ALTO (l lógico), las cuatro puertas XOR actúan como inversores. Se invierte el sustraendo (B4B3B2B¡). La entrada Cin al FA del 1 está en ALTA, lo que es lo mismo que sumar + l al sustraendo en complemento a 1. La diferencia aparecerá en la parte inferior derecha de la Figura 8.32 en forma binaria.

PROBLEMAS RESUELTOS

8.42. Listar las tres modificaciones que deben hacerse para convertir el sumador de 4 bits de la Figura 8.24 en un restador paralelo de 4 bits.

Solución:

Véase la Figura 8.30 para la solución. Las modificaciones al sumador de la Figura 8.24 son (1) añadir cuatro inversores, (2) conectar la entrada Cin de los l del FA al nivel ALTO, y (3) dejar desconectada la salida Ca del FA de los 8.

8.43. Acudir a la Figura 8.32. Las puertas XOR actúan como inversores cuando el modo de control está en el nivel ___ .

Solución:

Las puertas XOR de la Figura 8.32 actúan como inversores cuando el modo de control está en el nivel ALTO (modo de sustracción).

8.44. Acudir a la Figura 8.32. Este circuito actúa como un _ __ paralelo de 4 bits cuando la entrada de modo de control está en el nivel BAJO.

Solución:

El circuito mostrado en la Figura 8.32 actúa como un sumador paralelo de 4 bits cuando la entrada del modo de control está en el nivel BAJO.



8.45. Utilizar la técnica especial mostrada en la Figura 8.31 para restar el binario O11O de 1111.


Paso CD

Binario Complemento a l Complemento a 2Forma Suma 1

1 10100110 1001Complemento a 1

Paso cr>

11

1111+ 1010

11001

Paso Q)

IIIl+ 1010

MinuendoSustraendo en complemento a 2

:I} 1001 DiferenciaDescarta .r::eloverl1ow

,Figura 8.33. Técnica especial para la sustracción.

8.46. Dibujar el diagrama de un restador paralelo de 4 bits utilizando un C17483, sumador paralelode 4 bits y cuatro inversores.


8.47. Acudir a la Figura 8.30. Cuando se resta el binario 0101 de 1100, la diferencia es .

Solución:

Cuando se resta el binario 0101 de 1100, la diferencia es Olll (decimal 12 - 5 = 7).

8.48. Acudir a la Figura 8.30. Listar las entradas B a los cuatro FA cuando se resta 0101 de 1100.

Solución:

El complemento a l del sustraen do aparecerá en las entradas B de las FA mostrados en la Figura 8.30. Siel sustraendo es Ol O1, el complemento a 1 del sustraendo será 10 10.

8.41

8.7

ElmI(

emnegnúrrep

apaenu

une


8.45. Utilizar la técnica especial mostrada en la Figura 8.31 para restar el binario O 110 de 111l.

Solución:

Véase Figura 8.33.

Paso CD

Paso (2)

Paso Q)

Binario Complemento a 1 Complemento a 2

0110 Forma

Complemento a 1 1001

11

1111 + 1010

11001

1111 Minuendo

Suma 1 1 1010

+ 1010 Sustraendo en complemento a 2

Descarta / .D 1001 el overflow

Diferencia

.Figura 8.33. Técnica especial para la sustracción .

8.46. Dibujar el diagrama de un restador paralelo de 4 bits utilizando un C17483, sumador paralelo de 4 bits y cuatro inversores.

Solución:

Véase Figura 8.34.

8.47. Acudir a la Figura 8.30. Cuando se resta el binario 0101 de 1100, la diferencia es ___ .

Solución:

Cuando se resta el binario 0101 de 1100, la diferencia es 0111 (decimal 12 - 5 = 7).

8.48. Acudir a la Figura 8.30. Listar las entradas B a los cuatro FA cuando se resta 0101 de 1100.

Solución:

El complemento a I del sustraendo aparecerá en las entradas B de las FA mostrados en la Figura 8.30. Si el sustraendo es 0101 , el complemento a 1 del sustraendo será 1010.


•

alelo

o.

30. Si

•


+5 V

ALTO Cin

Al AlLSB BI B¡

A2 A2

B2 B2EntradasA3 A3

B3 B3

A4 A4MSB

B4 B4

Sumador k¡r----------------,paralelode 4 bits k2r----------,

k31---------,

k41-------,

(7483)Ca

GND

DiferenciaA4A3A2A¡

- B4B3B2B¡

,Figura8.34. Circuito restador paralelode 4 bits.

8.49. Acudir a la Figura 8.30. Cuando se resta 0101 de 1100, ¿qué líneas de arrastre estarán en ALTA?

Solución:Los FA suman 1100 (minuendo) a 1011 (complemento a 2 del sustraendo), que significa que se presenta

un arrastre sólo en Co del FA del 8. Todas las líneas de arrastre de la Figura 8.30 estarán en el nivel BAJOen esta operación.

8.7. SUMA Y RESTA EN COMPLEMENTO A 2

El método de representación de números en complemento a 2 es muy utilizado en losmicroprocesadores. Hasta ahora, los números a sumar o restar eran números positivos. Sinembargo, los microprocesadores deben sumar y restar tanto números positivos comonegativos. La utilización de números en complemento a 2 hace posible la suma y resta denúmeros con signo. Una revisión de los números en complemento a 2 y cómo se usan pararepresentar valores positivos y negativos se da en la Sección 1.4.

Un circuito que suma y resta números con signo en la notación en complemento a 2aparece en la Figura 8.35, y se trata de un sumador/restador paralelo de 8 bits. Todas lasentradas y salidas del circuito están en la forma de complemento a 2.

Observar que el sumador/restador de 8 bits en complemento a 2 de la Figura 8.35 esuna extensión del circuito sumador/restador de 4 bits de la Figura 8.32. Si el modo de


----------------------------------------~-----


Problema de sumao resta

AsA7A6A5A4A3A2A1} .+/ B B B B B B B B Numeros en complemento a 2

-S7654321

cade

mi

Erex.en01

A1-+------~

r- ~C~in~---,rL~ _,

B1--+--H

B2-4----jLj

A3-+--------~

Cin

B5-+----;H

Cin

B6 -+----;/-1

Cin

Bs

As-+-~==~--~

Control de modoResta = l ----J

Suma = O

FAl Ca

Figura 8.35. Circuito sumadorjrestador paralelo de 8 bits.

LFA2 Ca

LFA4 Ca

LFA8 Ca

LFA16 Ca

~FA32 Ca

~FA64 Ca

~FA128

suunpala

Bit designo Suma o diferencia

en complemento a 2


control de la Figura 8.35 está en el nivel BAJO, el circuito suma. Sin embargo, si el modode control está en el nivel ALTO, el circuito actúa como un restador paralelo de 8 bits.

En la Figura 8.36 se dan cuatro ejemplos de sumas de números en complemento a 2.En "la Figura 8.36a se suman dos números positivos. La suma en complemento a 2 esexactamente igual que la suma binaria cuando se suman números positivos. El MSB es Oen los tres números, en complemento a 2, de la Figura 8.36a; por tanto, todos son positivos.Observar que se utilizan las reglas de la suma binaria.

El segundo ejemplo de suma en complemento a 2 se detalla en la Figura 8.36b. Sesuman dos números negativos. El MSB de un número negativo en complemento a 2 esun 1. En este ejemplo se suman los números en complemento a 2, 11111111 Y 11111101para obtener 111111100. El «overflow» (MSB) de la suma temporal se descarta, obteniendola suma es complemento a 2 de 11111100. El prescindir del overflow lo hace automática-mente un sistema digital, ya que el registro utilizado en este ejemplo tiene solamente 8 bits.

(+27)+( + 10)

+3710

11 1

00011011+ 00001010

0010 0101

1'<' sumando en complemento a 22.° sumando en complemento a 2Suma en complemento a 2

(a) Suma de dos números positivos

(-1)+(-3)

11111111

11111111+ 11111101

l. e, sumando en complemento a 22.° sumando en complemento a 2

Suma en complemento a 2-410 ."y.: 11111100

/Descarta

(b) Suma de dos números negativos

(+20)+( -50)

-3010

11 1

00010100+ 11001110

11100010

1'<' sumando en complemento a 22.° sumando en complemento a 2Suma en complemento a 2

(e) Suma de un número positivo menor a un número negativo mayor

(+40)+( -13)

+2710

111

0010 1000 1'<' sumando en complemento a 2+ 11110011 2.° sumando en complemento a 2

ir: 0001 1011 Suma en complemento a 2/_ ..

Descarta

(el) Suma de un número positivo mayor a un número negativo menor

Figura 8.36. Suma en complemento a 2_


control de la Figura 8.35 está en el nivel BAJO, el circuito suma. Sin embargo, si el modo de control está en el nivel ALTO, el circuito actúa como un restador paralelo de 8 bits.

En la Figura 8.36 se dan cuatro ejemplos de sumas de números en complemento a 2. En ·la Figura 8.36a se suman dos números positivos. La suma en complemento a 2 es exactamente igual que la suma binaria cuando se suman números positivos. El MSB es O en los tres números, en complemento a 2, de la Figura 8.36a; por tanto, todos son positivos. Observar que se utilizan las reglas de la suma binaria.

El segundo ejemplo de suma en complemento a 2 se detalla en la Figura 8.36b. Se suman dos números negativos. El MSB de un número negativo en complemento a 2 es un l. En este ejemplo se suman los números en complemento a 2, 11111111 Y 11111101 para obtener 111111100. El «overflow» (MSB) de la suma temporal se descarta, obteniendo la suma es complemento a 2 de 11111100. El prescindir del overflow lo hace automáticamente un sistema digital, ya que el registro utilizado en este ejemplo tiene solamente 8 bits.

( +27) +( + 10)

+37 10

( -1) +(-3)

11 1

00011011 + 00001010

0010 0101

1'<' sumando en complemento a 2 2.° sumando en complemento a 2

Suma en complemento a 2

(a) Suma de dos números positivos

11111111

11111111 + 1111 1101

1'<' sumando en complemento a 2 2.° sumando en complemento a 2

)t 11111100 Suma en complemento a 2

/ Descarta

( +20) +( -50)

-3010

(b) Suma de dos números negativos

11 1

00010100 + 11001110

1110 0010

Le, sumando en complemento a 2 2.° sumando en complemento a 2

Suma en complemento a 2

(e) Suma de un número positivo menor a un número negativo mayor

( +40) +( -13)

111

0010 1000 1'<' sumando en complemento a 2 + 11110011 2.° sumando en complemento a 2

+ 2710 en 000 1 10 11 Suma en complemento a 2 / ...

Descarta

(el) Suma de un número positivo mayor a un número negativo menor

Figura 8.36. Suma en complemento a 2.

220TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

Un tercer ejemplo de suma en complemento a 2 se da en la Figura 8.36c. Se suma unnúmero positivo a un número negativo mayor (00010 100 + 11001110), la suma es 11100010,o - 30 en decimal. En el cuarto ejemplo se suma un número positivo a un número negativomás pequeño; cuando se suma 0010 1000 a 11110011, el resultado es 1000110 11. El overflow(MSB) se descarta, obteniéndose la suma de 000110 11.

En la Figura 8.37 se dan cuatro ejemplos de sustracción en complemento a 2. En laFigura 8.37a se restan dos números positivos. el +41 se convierte a su forma encomplemento a 2 (00101001), Y después es complementado a 2, de nuevo, para determinarel sustraendo que es 1101011l. El minuendo y sustraendo se suman y se obtiene 100100010.Se descarta en overflow (MSB), siendo la diferencia en complemento a 2 00100010, o + 34en decimal.

El segundo ejemplo de sustracción en complemento a 2 se detalla en la Figura 8.37b,

(+75)-( +41)

+3410

0010 10010100 1011

Forma complemento a 2-----~) + 11010111v-/"(Ü 0010 001O

Descarta

y suma

MinuendoSustraendoDiferencia en complemento a 2

dCI

P( -

d1al-t

nEyS1CI

p:;

Cl

I a

(a) Resta de dos números positivos

y suma

11

1011 0000 Minuendo+ 00011110 Sustraendo

11001110 Diferencia en complemento a 2

8.( ----'80)-( -30)

-5010

11100010Forma complemento a 2

)

y suma

1



8.(b) Resta de dos números negativos

(+24)-( -20)

+4410

11101100Forma complem_entoa 2

)

8.

(e) Resta de un número negativo de un número positivo

(-60)-( + 15)

-7510

00001111

11

11000100Forma complem~nto a ; + 1111ono 1

y suma /:0 1011 0101

Descarta

MinuendoSustraendoDiferencia en complemento a 2

8.

8(d) Resta de un número positivo de un número negativo

Figura 8.37. Sustracción en complemento a 2.


la

--------------------------------------------------------------------------~CIRCUITOS ARITMETICOS y ARITMETICA BINARIA 221

n0,ow

donde se restan dos números negativos. El minuendo (- 80) se convierte a su forma encomplemento a 2 (10 110000). El sustraendo (- 30) se complementa a 2 dos veces dandoprimero 11100010 Y finalmente 00011110. La diferencia en complemento a 2 es 11001110( - 50) cuando se suman el minuendo y el sustraendo.

El tercer ejemplo de sustracción en complemento a 2 se explica en la Figura 8.37c,donde se resta - 20 de + 24. - 20 se complementa a 2 dos veces para obtener temporalmente1110 1100, Y finalmente el sustraendo 00010100. El sustraendo (00010100) se suma entoncesal minuendo (00011000) para obtener la diferencia en complemento a 2 de 0010 1100, o+ 44 en decimal.

El ejemplo final de resta en complemento a 2 se da en la Figura 8.37d, donde + 15 seresta de - 60. El minuendo ( - 60) se convierte a su forma en complemento a 2 (11000100).El sustraendo (+ 15) se complementa dos veces a 2 para obtener el 00001111 temporalmente,y finalmente el sustraendo 11110001. El minuendo (11000100) Y sustraendo (11110001) sesuman y se obtiene 1 1011O101.. El overflow (MSB) se descarta, siendo la diferencia encomplemento a 2 10110101, o - 75 en decimal.

Todos los problemas del ejemplo pueden comprobarse utilizando el sumadorjrestadorparalelo de 8 bits mostrado en la Figura 8.35. Recordar que las entradas y salidas delcircuito sumadorjrestador de la Figura 8.35 deben estar en la notación en complementoa 2.

PROBLEMAS RESUELTOS

8.50. ¿Por qué se utilizan números en complemento a 2 en los sistemas digitales?

Solución:Los números en complemento a 2 se utilizan para representar números con signo.

8.51. Acudir a la Figura 8.35. Este circuito puede sumar o restar números .

Solución:El circuito mostrado en la Figura 8.35 puede sumar o restar números con signo en la notación en com-

plemento a 2.

8.52. Dibujar el diagrama de un sumadorjrestador paralelo de 8 bits utilizando dos el 7483 y ochopuertas XOR. Utilizar como guía las Figuras 8.34 y 8.35.


8.53. Acudir a la Figura 8.35. La entrada de números en el sumadorjrestador, ¿en qué código debeestar?

Solución:La entrada de números al sumador/restador de la Figura 8.35 debe estar en la notación en complemento

a 2.

8.54. Acudir a la Figura 8.35. ¿Qué representan las dos entradas As y Es?

Solución:Las entradas As Y Bs de la Figura 8.35 representan los signos de los números. Si el bit de signo es 0, el

número es positivo; si el bit de signo es 1, el número es negativo.


donde se restan dos números negativos. El minuendo (- 80) se convierte a su forma en complemento a 2 (10 110000). El sustraendo (- 30) se complementa a 2 dos veces dando primero 11100010 Y finalmente 00011110. La diferencia en complemento a 2 es 11 00 111 O ( - 50) cuando se suman el minuendo y el sustraendo.

El tercer ejemplo de sustracción en complemento a 2 se explica en la Figura 8.37c, donde se resta - 20 de + 24. - 20 se complementa a 2 dos veces para obtener temporalmente 11101100, y finalmente el sustraendo 00010100. El sustraendo (00010100) se suma entonces al minuendo (00011000) para obtener la diferencia en complemento a 2 de 0010 11 00, o + 44 en decimal.

El ejemplo final de resta en complemento a 2 se da en la Figura 8.37d, donde + 15 se resta de - 60. El minuendo (- 60) se convierte a su forma en complemento a 2 (11000100). El sustraendo ( + 15) se complementa dos veces a 2 para obtener el 00001111 temporalmente, y finalmente el sustraendo 11110001. El minuendo (11000100) Y sustraendo (11110001) se suman y se obtiene 1 10 11 O 10 1 . . El overflow (MSB) se descarta, siendo la diferencia en complemento a 2 10110101, o -75 en decimal.

Todos los problemas del ejemplo pueden comprobarse utilizando el sumador/restador paralelo de 8 bits mostrado en la Figura 8.35. Recordar que las entradas y salidas del circuito sumador/restador de la Figura 8.35 deben estar en la notación en complemento a 2.

PROBLEMAS RESUELTOS

8.50. ¿Por qué se utilizan números en complemento a 2 en los sistemas digitales?

Solución:

Los números en complemento a 2 se utilizan para representar números con signo.

8.51. Acudir a la Figura 8.35. Este circuito puede sumar o restar números ___ .

Solución:

El circuito mostrado en la Figura 8.35 puede sumar o restar números con signo en la notación en complemento a 2.

8.52. Dibujar el diagrama de un sumador/restador paralelo de 8 bits utilizando dos el 7483 y ocho puertas XOR. Utilizar como guía las Figuras 8.34 y 8.35.

Solución:

Véase Figura 8.38.

8.53. Acudir a la Figura 8.35. La entrada de números en el sumador/restador, ¿en qué código debe estar?

Solución: La entrada de números al sumador/ restador de la Figura 8.35 debe estar en la notación en complemento

a 2.

8.54. Acudir a la Figura 8.35. ¿Qué representan las dos entradas As y Es?

Solución:

Las entradas A8 y B8 de la Figura 8.35 representan los signos de los númúos. Si el bit de signo es 0, el número es positivo; si el bit de signo es 1, el número es negativo.


--------------------------------------------------------------222 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES

+5 V

Cin VCC

Al Al ¿lLSB

BI ¿2BI

A2 A2 ¿38.56

B2 ¿4B2A3 A3

B3 B3

A4 A4 (7483)

B4 B4 GND Ca

~

+5 V

Entradas encomplemento a 2 Cin VCC 8.5i

A5 Al ¿l

BI ¿2B5A6 A2 ¿3

B6 B2 ¿4A7 A3

B7 B3

A8 A4 (7483)MSB

B8 B4GND ea

Control de modo 8.5!Resta = lSuma = O

Bit designo

Suma o diferenciaen complemento a 2

Figura 8.38. Circuito sumadorjrestador de 8 bits.

8.55. Sumar + 83 Y + 17 utilizando números en complemento a 2. Utilizar el procedimiento mostradoen la Figura 8.36.

Solución:

Véase Figura 8.39.



( +83)+(+17)

+ 10010

1 11

01010011+ 00010001

0110 0100

I.•r sumando en complemento a 22.° sumando en complemento a 2Suma en complemento a 2

Figura 8.39. Solución del problema de suma en complemento a 2.

8.56. Sumar + 119 Y - 13 utilizando números en complemento a 2. Utilizar el procedimiento ilustradoen la Figura 8.36.


1-11 111

(+ 119) 0111 0111+ (-13) + 11110011

+ 10610 /1: 01 \O \0\0

Descarta

l ." sumando en complemento a 22.° sumando 'en complemento a 2Suma en complemento a 2

Figura 8.40. Solución al problema de suma en complemento a 2.

8.57. Restar +26 de +64 utilizando números en complemento a 2. Utilizar el procedimiento ilustradoen la Figura 8.37.


( +64)-( +26)

+3810

Complemento a 2--------+, 00011010

1

0\000000Complemento a 2, + 11100110

y suma _. -=~-=-:-::~:v 00\0 01 \O

Descarta

MinuendoSustraendoDiferencia encomplemento a 2

Figura 8.41. Solución al problema de la resta en complemento a 2.

8.58. Restar - 23 de - 53 utilizando números en complemento a 2. Utilizar el procedimiento ilustradoen la Figura 8.37.


y suma

11 111


11100010 Diferencia encomplemento a 2o

(-53)-( -23)

-3010

Complemento a 2 Complemento a 2------+, 1110 1001

Figura 8.42. Solución al problema de sustracción en complemento a 2.


( +83) +( + 17)

+10010

1 11

01010011 + 00010001

01100100

1'" sumando en complemento a 2 2.° sumando en complemento a 2 Suma en complemento a 2

Figura 8.39. Solución del problema de suma en complemento a 2.

8.56. Sumar + 119 Y -13 utilizando números en complemento a 2. Utilizar el procedimiento ilustrado en la Figura 8.36.

Solución:

Véase Figura 8.40.

1-11 111

(+119) 01110111 + (-13) + 1111 0011

+ 10610 /1: 0110 1010

Descarta

1'" sumando en complemento a 2 2.° sumando en complemento a 2 Suma en complemento a 2

Figura 8.40. Solución al problema de suma en complemento a 2 .

8.57. Restar +26 de +64 utilizando números en complemento a 2. Utilizar el procedimiento ilustrado en la Figura 8.37.

Solución:

Véase Figura 8.41.

( +64) -( +26)

+38 10

Complem_ento a 2 -----=--~, 0001 1010

1

01000000 Complemento a 2, + 11100110

y suma _. -::-::-:-::--=-:-:-:: /.1) 0010 0110

Descarta

Minuendo Sustraendo Diferencia en complemento a 2

Figura 8.41. Solución al problema de la resta en complemento a 2.

8.58. Restar - 23 de - 53 utilizando números en complemento a 2. Utilizar el procedimiento ilustrado en la Figura 8.37.

Solución:

Véase Figura 8.42.

( -53) -( -23)

-3010

Complemento a 2 Complemento a 2 -----~, 1110 1001

y suma

11 111

1100 1011 Minuendo + 0001 0111 Sustraendo


Figura 8.42. Solución al problema de sustracción en complemento a 2.




(a) 1111+ 1011

(b) 11110+ 10101

(e) 10111+ 1111

(d) 0111+ 1100

(e) 11111+ 1

(f) 10001+ 11011

8.6:

8.59. Resolver los siguientes problemas de suma binaria:

Res. (a) 110iO, (b) 110011, (e) i001iO, (d) 10011, (e) iOOOOO, (j) 101100.

8.60. Dar los símbolos para las siguientes entradas y salidas de un semisumador (HA):

(a) entrada superior, (b) entrada inferior, (e) salida de suma,(d) salida de arrastre.Res. (a) entrada superior e= x

(b) entrada inferior = B(e) salida de suma e E(d) salida de arrastre = Co

8.61. Dar los símbolos para las siguientes entradas y salidas del sumador completo (FA):(a) entrada de arrastre, (b) entrada de dato superior, (e) entrada de dato inferior,(d) salida de suma, (e) salida de arrastre.Res. (a) entrada de arrastre = Cin (d) salida de suma = l:

(b) entrada de dato superior = A (e) salida de arrastre = Ca(e) entrada de dato inferior = B

8.6(

8.6'8.62. Dibujar un diagrama lógico de un circuito HA utilizando puertas. Rotular las entradas y salidas.

Res. Véase Figura 8.3b.

8.63. Dibujar un diagrama lógico de un circuito FA utilizando puertas XOR y NAND solamente.Etiquetar las entradas y salidas. Usar la Figura 8.6 como guía.Res. Véase Figura 8.43.

8.6:

ACin ------------.-----\-\ 8.6B

AA --;;B:--.---t-\B -=.----+-1'-7 8.7

Co

8.1Figura 8.43. Diagrama lógico del sumador completo

utilizando puertas XOR y NANO.

8.7

8.64. Un HA suma dos variables de entrada, y un FA suma .Res. tres.



8.59. Resolver los siguientes problemas de suma binaria:

(a) 1111 (b) 11110 (e) 10111 (d) 0111 (e) + 1011 + 10101 + 1111 + 1100 +

11111 1

(f)

Res. (a) 11010, (b) 110011 , (e) 100110, (d) 10011 , (e) 100000, (f) 101100.

8.60. Dar los símbolos para las siguientes entradas y salidas de un semisumador (HA):

(a) entrada superior, (b) entrada inferior, (e) salida de suma, (d) salida de arrastre. Res. (a) entrada superior=A

(b) entrada inferior = B (e) salida de suma = ~ (d) salida de arrastre = Ca

8.61. Dar los símbolos para las siguientes entradas y salidas del sumador completo (FA):

10001 + 11011

(a) entrada de arrastre, (b) entrada de dato superior, (e) entrada de dato inferior, (d) salida de suma, (e) salida de arrastre. Res. (a) entrada de arrastre = Cin (d) salida de suma = ~

(b) entrada de dato superior = A (e) salida de arrastre = Ca (e) entrada de dato inferior = B

8.62. Dibujar un diagrama lógico de un circuito HA utilizando puertas. Rotular las entradas y salidas. Res. Véase Figura 8.3b.

8.63. Dibujar un diagrama lógico de un circuito FA utilizando puertas XOR y NANO solamente. Etiquetar las entradas y salidas. Usar la Figura 8.6 como guía. R es. Véase Figura 8.43.

A Cm --------------------~~

B

A A ---=B----4-\ B --+--+--jY

Figura 8.43. Diagrama lógico del sumador completo utilizando puertas XOR y NANO.

8.64. Un HA suma dos variables de entrada, y un FA suma ___ . R es. tres.

Co


• CIRCUITOS ARITMETICOS y ARITMETICA BINARIA

8.65. Listar las salidas ,¿ del sumador completo para cada conjunto de pulsos de entrada mostradosen la Figura 8.44.Res. pulso a = I pulso e = I pulso e = O pulso 9 = I pulso i = O

pulso b = O pulso d = I pulso f = I pulso h = O pulso j = O

~ Cin L?

AFA

B eo~

?O O 1j g f e e b a

Figura 8.44. Problema del tren de pulsos de sumador completo.

r, ea del sumador completo para cada conjunto de pulsos mostrados en la8.66. Listar las salidasFigura 8.44.Res. pulso a = I

pulso b = Ipulso e = Opulso f= I

pulso 9 = Opulso h = I

pulso i = Ipulso j = O

pulso e = Opulso d = O

8.67. Resolver los siguientes problemas de sustracción binaria:(a) 11011 (b) 11100 (e) 11001 (d)

-01110 -01110 -01010idas. 10000

-01001(e) 10111

-10001•ente.

Res. (a) 1101, (b) 1110, (e) 1111, (d) 0111, (e) OliO.

8.68. Dar los nombres de las siguientes entradas y salidas de un semirrestador:(a) A, (b) B, (e) Di, (d) Bo.Res. (a) A = entrada de minuendo (e) Di = salida de diferencia

(b) B = entrada de sustraendo (d) Bo = salida de préstamo

8.69. Dar los símbolos de letras para las siguientes entradas y salidas de FS:(a) entrada de arrastre, (b) entrada minuendo, (e) entrada sustraendo,(d) salida diferencia, (e) salida de préstamo.Res. (a) entrada de arrastre = Bin (e) entrada sustraendo = B (e) salida de préstamo = Bo

(b) entrada minuendo = A (d) salida diferencia = Di

8.70. Acudir a la Figura 8.19. Las entradas A2 y B2 pertenecen a la columna del (1, 2, 4, 8)del problema de la suma.Res. 2.

8.71. Acudir a la Figura 8.20. Las entradas A3 y B3 provienen de la columna del (1, 2, 4, 8)del problema de la resta.Res. 4.

•

8.72. Acudir a la Figura 8.20. Si todas las entradas al FS del 4 son 1, la salida de este FS seráDi = y Ba = o

Res. Cuando todas las entradas al FS del 4 de la Figura 8.20 están en el nivel ALTO, las salidas son Di =YBo = 1. Esto está basado en la línea 8 de la tabla de verdad del FS de la Figura 8.15 .

225



8.73. Acudir a la Figura 8.45. Las salidas del HS del 1 son Di = ~ y Bo = -.!l!L, de acuerdocon la línea ~ de la tabla de verdad de la Figura 8.11.Res. (a) 0, (b) 0, (e) 4.

Problema1 O O 1O O 1 1

HSI

Bo

Di

Bin

A

B

FS2

Bo

Di

Bin

A

B

FS4 Bo

Di

Bin

FS8

8.77

8.n

Min

Diferencia

8.79

Sust

Figura 8.45. Problema del circuito restador paralelo.

8.74. Acudir a la Figura 8.45. Las entradas al FS del 2 son .A = , B = y Bin = _con salidas Di = y Ba = , de acuerdo con la línea de la tabla de verdadde la Figura 8.15.Res. Las entradas al FS del 2 (Fig. 8.45) son A = 0, B = 1 Y Bin = ° con las salidas Di = l Y Bo = 1,

según la línea 3 de la Figura 8.15.

8.81

8.8;8.75. Acudir a la Figura 8.45. Las entradas al FS del 4 son A = , B = y Bin = _

con salidas Di = y Ba = , de acuerdo con la línea de la tabla de verdadde la Figura 8.15.Res. Las entradas al FS del 4 (Fig. 8.45) son A = 0, B = ° y Bin = 1 con las salidas Di = 1 Y Bo = 0,

según la línea 2 de la Figura 8.15.8.8:

8.76. Acudir a la Figura 8.45. Las entradas al FS del 8 son A = , B = y Bin = _con salidas Di = y Bo = , de acuerdo con la línea de la tabla de verdadde la Figura 8.15.Res. Las entradas al FS del 2 (Fig. 8.45) son A = 1, B = ° y Bin = 1 con las salidas Di = ° y Bo = 0,


8.8:


8.73. Acudir a la Figura 8.45 . Las salidas del HS del 1 son Di = ~ y Ba = -.!l!L, de acuerdo con la línea ~ de la tabla de verdad de la Figura 8.11 . Res. (a) 0, (b) 0, (e) 4.

Problema 1 O O 1

- O O 1 1

Bin

A

B

Bin

Bin

A

B

HS 1

FS 2

FS 4

FS 8

Di

Bo

Di

Bo

Di

Bo

Diferencia

Figura 8.45. Problema del circuito restador paralelo.

8.74. Acudir a la Figura 8.45. Las entradas al FS del 2 sanA = _ __ , B = ___ y Bin = __ _ con salidas Di = ___ y Ba = ___ , de acuerdo con la línea ___ de la tabla de verdad de la Figura 8.15. Res. Las entradas al FS del 2 (Fig. 8.45) son A = 0, B = l Y Bin = ° con las salidas Di = l Y Bo = 1,

según la línea 3 de la Figura 8. 15.

8.75. Acudir a la Figura 8.45. Las entradas al FS del 4 son A = ___ , B = ___ y Bin = _ _ _ con salidas Di = ___ y Ba = ___ , de acuerdo con la línea ___ de la tabla de verdad de la Figura 8.15. Res. Las entradas al FS del 4 (Fig. 8.45) son A = 0, B = ° y Bin = 1 con las salidas Di = 1 Y Bo = 0,


8.76. Acudir a la Figura 8.45. Las entradas al FS del 8 son A = _ __ , B = ___ y Bin = __ _ con salidas Di = ___ y Ba = ___ , de acuerdo con la línea _ __ de la tabla de verdad de la Figura 8.15. R es. Las entradas al FS del 2 (Fig. 8.45) son A = 1, B = ° y Bin = 1 con las salidas Di = ° y Bo = 0,



• CIRCUITOS ARITMETICOS y ARITMETICA BINARIA 227

rdo 8.77. Acudir a la Figura 8.45. La diferencia mostrada en los indicadores es el binario .Res. 0110.

8.78. Acudir a la Figura 8.45. Esta unidad es un sumador/restador (paralelo, serie)de bits.Res. restador paralelo de 4 bits.

8.79. Listar las diferencias binarias en los indicadores de salida del circuito restador paralelo de 4 bitsde la Figura 8.46.Res. Las diferencias para los pulsos mostrados en la Figura 8.46 son las siguientes:

pulso a = 0010 pulso e = 0100 pulso e = 0011 pulso 9 = 0001 pulso i = 0011pulso b = 1000 pulso d = 1001 pulso f = 0011 pulso h = 0111 pulso j = 1101

LSB

~Al

Az DiL-

AJ Dil~ A4 Restadore b a Di

paralelo1 '---.- de 4 bits

DiBI

Bz

I~j= BJ

B4

Indicadores de laO 1 O O diferencia de salida

Minuendo

LSB

•Sustraendo

O O O O I

Figura 8.46. Problema del tren de pulsos del restadar paralelo.

dad8.80. Acudir a la Figura 8.46. El restador probablemente contiene ~ HS y ---.S!2L FS.

Res. (a) un, (b) tres.= 1,

dad

8.81. Acudir a la Figura 8.46. El circuito restador se clasifica como un circuito lógico (com-binacional, secuencial).Res. combinacional.

= O, 8.82. Acudir a la Figura 8.24. ¿Cuál es el efecto de poner a tierra la entrada Cin del 1 del sumadorcompleto?Res. El conectar a tierra Cin del FA del 1 de la Figura 8.24 tiene el efecto de convertir el sumador completo

del 1 en un semirrestador.dad

= O,8.83. El CI 7483 TTL se describe como un circuito integrado DIP sumador (paralelo, serie)

de 4 bits.Res. paralelo .••



8.84. Acudir a la Figura 8.26. ¿Cuál es la suma cuando se suman los números binarios 11101010y 0100111O?Res. suma = 100111000.

8.85. P8!1

Problema de suma o restaAs A7 A6 A5 A4 A3A2 Al

+/- 8s 87 86 85 84 8382 81

~

Cin~~ __

A l--t-------..:c.:..¡ FA1 Ca

81-+---+1

Cin .---~~~----------.82-+---+1

FA2 Ca

Cin ,...-----,~~--------~

Cin

FA4

85-+--+1Cin

Ca

FA8 Ca

FA16 Ca

A6-+--- ~A

Cin

As--+-~==~-~A48

8s --1---+1

FA32

Control de modoResta = 1 ....J

Suma = O Suma o diferencia

Ca

FA64 Co

FA128

Figura 8.47. Circuito surnador/restador paralelo de 8 bits.

Ca

8.86. Pe¡.,

8.87. Pd¡,

8.88. I~}

8.89. P¡,

8.90. Pe¡,

8.91. i}

8.92. ~

1

8.93. III


8.84. Acudir a la Figura 8.26. ¿Cuál es la suma cuando se suman los números binarios 11101010 y 0100111O? Res. suma = 100111000.

Control de modo Resta = 1 -----' Suma = O Suma o diferencia

Figura 8.47. Circuito sumador/restador paralelo de 8 bits.


CIRCUITOS ARITMETICOS y ARITMETICA BINARIA 229•10 8.85. Acudir a la Figura 8.26. ¿Cuál es la mayor suma que podría generar el sumador paralelo de

8 bits?Res. 11111111 + 11111111 = 1111111102 (255 + 255 = 51010)

8.86. Acudir a la Figura 8.32. Las puertas XOR actúan como (puertas AND, inversores) cuandoel modo de control está en ALTA.Res. inversores.

8.87. Acudir a la Figura 8.32. Este circuito actúa como un paralelo de 4 bits cuando el modode control está en ALTA.Res. restador.

8.88. Dibujar el diagrama de un sumador/restador paralelo de 8 bits utilizando ocho FA y ochopuertas XOR.Res. Véase Figura 8.47.

8.89. Acudir a la Figura 8.35. La salida del sumador/restador, ¿en qué código está?Res. notación en complemento a 2.

8.90. Acudir a la Figura 8.35. ¿Por qué el circuito sumador/restador especifica el uso de números encomplemento a 2?Res. La notación en complemento a 2 es un método de representar números con signo en los circuitos

digitales.

8.91. Acudir a la Figura 8.35. El MSB en el resultado (suma o diferencia) es el bit de .Res. signo (O = positivo o 1 = negativo).

8.92. Sumar + 18 a-55 utilizando números en complemento a 2. Utilizar el procedimiento mostradoen la Figura 8.36.Res. Véase Figura 8.48.

(+18)+( -55)

-3710

00010010 l ." sumando en complemento a 2+ 11001001 2.° sumando en complemento a 2

11011011 Suma en complemento a 2

Figura 8.48. Solución al problema de la suma en complemento a 2.

8.93. Restar - 14 de +47 utilizando números en complemento a 2. Utilizar el procedimiento de laFigura 8.37.Res. Véase Figura 8.49.

( +47)-(-14) ---d111 0010 -

+6110

Figura 8.49.

1 11

00101111 Minuendo+ 00001110 Sustraendo

00111101 Diferencia en complemento a 2Solución al problema de la sustracción en complemento a 2.


8.85. Acudir a la Figura 8.26. ¿Cuál es la mayor suma que podría generar el sumador paralelo de 8 bits? Res. 11111111 + 11111111 = 1111111102 (255 + 255 = 510 10)

8.86. Acudir a la Figura 8.32. Las puertas XOR actúan como ___ (puertas AND, inversores) cuando el modo de control está en ALTA. ,Res. inversores.

8.87. Acudir a la Figura 8.32. Este circuito actúa como un ___ paralelo de 4 bits cuando el modo de control está en ALTA. Res. restador.

8.88. Dibujar el diagrama de un sumador/restador paralelo de 8 bits utilizando ocho FA y ocho puertas XOR. Res. Véase Figura 8.47.

8.89. Acudir a la Figura 8.35. La salida del sumador/restador, ¿en qué código está? Res. notación en complemento a 2.

8.90. Acudir a la Figura 8.35. ¿Por qué el circuito sumador/restador especifica el uso de números en complemento a 2? Res. La notación en complemento a 2 es un método de representar números con signo en los circuitos

digitales.

8.91. Acudir a la Figura 8.35. El MSB en el resultado (suma o diferencia) es el bit de ___ . Res. signo (O = positivo o 1 = negativo).

8.92. Sumar + 18 a-55 utilizando números en complemento a 2. Utilizar el procedimiento mostrado en la Figura 8.36. Res. Véase Figura 8.48.

( +18) +( -55)

-3710

0001 0010 I.<r sumando en complemento a 2 + 1100 1001 2.° sumando en complemento a 2

1101 1011 Suma en complemento a 2

Figura 8.48. Solución al problema de la suma en complemento a 2.

8.93. Restar - 14 de + 47 utilizando números en complemento a 2. Utilizar el procedimiento de la Figura 8.37. Res. Véase Figura 8.49.

1 11

( +47) -( - 14) ----+ 1111 0010 ----+

00101111 Minuendo + 0000 1110 Sustraendo

+61 10

Figura 8.49 .

0011 1101 Diferencia en complemento a 2

Solución al problema de la sustracción en complemento a 2.

Capítulo 9 lógico«no,(Q) eEn eentor

Eun flcaracuna 1FigurcondcondEstacondpuertdostantoó 0, o

líneaLas scaml

FLIP-FLOPS y OTROSMUL TIVIBRADORES

9.1. INTRODUCCION

Los circuitos lógicos se clasifican en dos categorías. Los grupos de puertas descritos hastaahora se denominan circuitos lógicos combinacionales. En este capítulo se introduce un tipomuy valioso de circuitos: los circuitos lógicos secuenciales. Los bloques básicos para construirlos circuitos lógicos combinacionales son las puertas lógicas. Los bloques básicos paraconstruir los circuitos lógicos secuenciales son los circuitos flip-flops. Los circuitos lógicossecuencia les son extremadamente importantes debido a su característica de memoria.

En este capítulo se estudiarán diversos tipos de flip-flops. Los flip-flops también sedenominan «cerrojos», «multivibradores biestables» o «binarios». En este libro se utilizaráel término «flip-flop». Los flip-flops pueden construirse a partir de puertas lógicas, como,por ejemplo, puertas NAND, o comprarse en forma de el. Los flip-flops se interconectanpara formar circuitos lógicos secuenciales que almacenen datos, generen tiempos, cuenten ysigan secuencias. Además del multivibrador biestable (flip-flops), en este capítulo se intro-ducen otros dos tipos de multivibradores (MV). El multivibrador astable también denomi-nado MV autónomo (free-running). El MV astable produce una serie continua de pulsos deonda cuadrada y normalmente se utiliza como reloj en un sistema digital. El multivibradormonoestable también se denomina MV de un disparo ya que produce un solo pulso cuandoes disparado por una fuente externa.

9.2. FLIP-FLOP RSEl flip-flop básico se denominaflip-flop RS. El símbolo lógico para el flip-flop RS se muestraen la Figura 9.1. El símbolo lógico tiene dos entradas, etiquetadas con set (S) y reset (R),·a la izquierda. El flip-flop RS de este símbolo tiene activas las entradas en el nivel BAJO;lo que se indica por los circulitos de las entradas S y R. De forma distinta a las puertas

QSalidas

ela saa O.la samen1puedRS e

Set NormalEntradas FF

Reset Complementaria

Figura 9.1. Símbolo lógico del flip-flop RS.

230

Capítulo 9

FLIP-FLOPS y OTROS MUL TIVIBRADORES

9.1. INTRODUCCION

Los circuitos lógicos se clasifican en dos categorías. Los grupos de puertas descritos hasta ahora se denominan circuitos lógicos combinacionales. En este capítulo se introduce un tipo muy valioso de circuitos: los circuitos lógicos secuenciales. Los bloques básicos para construir los circuitos lógicos combinacionales son las puertas lógicas. Los bloques básicos para construir los circuitos lógicos secuenciales son los circuitos flip-flops. Los circuitos lógicos secuenciales son extremadamente importantes debido a su característica de memoria.

En este capítulo se estudiarán diversos tipos de flip-flops. Los flip-flops también se denominan «cerrojos», «multivibradores biestables» o «binarios». En este libro se utilizará el término «flip-flop». Los flip-flops pueden construirse a partir de puertas lógicas, como, por ejemplo, puertas NAND, o comprarse en forma de el. Los flip-flops se interconectan para formar circuitos lógicos secuenciales que almacenen datos, generen tiempos, cuenten y sigan secuencias. Además del multivibrador biestable (flip-flops), en este capítulo se introducen otros dos tipos de multivibradores (MV). El multivibrador astable también denominado MV autónomo (free-running). El MV astable produce una serie continua de pulsos de onda cuadrada y normalmente se utiliza como reloj en un sistema digital. El multivibrador monoestable también se denomina MV de un disparo ya que produce un solo pulso cuando es disparado por una fuente externa.

9.2. FLIP-FLOP RS

El flip-flop básico se denomina flip-flop RS. El símbolo lógico para el flip-flop RS se muestra en la Figura 9.1. El símbolo lógico tiene dos entradas, etiquetadas con set (S) y reset (R), · a la izquierda. El flip-flop RS de este símbolo tiene activas las entradas en el nivel BAJO, lo que se indica por los circulitos de las entradas S y R. De forma distinta a las puertas

Sel Q Normal Entradas FF Salidas

Resel Complementaria

Figura 9.1. Símbolo lógico del flip-flop RS.

230


FLIP-FLOPS y OTROS MULTIVIBRADORES 231

• lógicas, los flip-flops tienen dos salidas complementarias, que se denominan Q y Q (es decir,«no Q» o «Q no»). La salida Q se considera la salida «normal» y es la más usada, la otra(Q) es simplemente el complemento de la salida Q, y se denomina salida complementaria.En condiciones normales estas salidas son siempre complementarias. Por tanto, si Q = 1,entonces Q = O; o si Q = 0, entonces Q = 1.

El flip-flop RS se puede construir a partir de puertas lógicas. En la Figura 9.2a se muestraun flip-flop RS construido a partir de dos puertas NAND. Observar la realimentacióncaracterística de una puerta NAND a la entrada de la otra. Igual que en las puertas lógicas,una tabla de verdad define la operación del flip-flop. La línea 1 de la tabla de verdad de laFigura 9.2b es el estado prohibido; en él ambas salidas están a 1, o nivel ALTO. Estacondición no se utiliza en el flip-flop RS. La línea 2 de la tabla de verdad muestra lacondición set del flip-flop. Aquí un nivel BAJO, o ° lógico, activa la entrada de set (S).Esta pone la salida normal Q al nivel ALTO, o 1, como muestra la tabla de verdad. Estacondición de set se comprueba analizando el circuito NAND de la Figura 9.2a. Un ° en lapuerta 1 genera un 1 en la salida Q. Este 1 realimenta a la puerta 2, que ahora tienedos 1 aplicados en sus entradas, lo que fuerza a que su salida sea O. La salida Q es portanto 0, o nivel BAJO. La línea 3 de la Figura 9.2b es la condición de reset. El nivel BAJO,ó 0, activa la entrada de reset, borrando (o poniendo en reset) la salida normal Q. La cuartalínea de la tabla muestra la condición de inhabilitación, o mantenimiento, del flip-flop RS.Las salidas permanecen como estaban antes de que existiese esta condición, es decir, no haycambio en las salidas de sus estados anteriores.

Flip-flop RSModo Entradas Salidas

deoperación S R Q Q

Prohibido O O 1 1Set O 1 1 OReset 1 O O 1Mantenimiento 1 1 no cambia

S--<>----1 p--.---Q

R-O---1p-+.----Q

(a) Conexión utilizando puertas NANO (b) Tabla de verdad

straR),JO,rtas

Figura 9.2. Flip-flopRS.

Observar que, cuando la tabla de la Figura 9.2b indica la condición de set, significa ponerla salida Q a 1. De igual forma, la condición de reset significa poner (borrar) la salida Qa O. Las condiciones de operación, por tanto, se refieren a la salida normal. Observar quela salida complementaria (Q) es exactamente la opuesta. Debido a que mantiene temporal-mente los datos, el flip-flop RS se denomina, con frecuencia, cerrojo RS. Los cerrojos RSpueden construirse a partir de puertas o comprarse en forma de CI. Considerar el flip-flopRS como. un dispositivo de memoria que contiene un solo bit como dato.

--------------------------------------------r-------


PROBLEMAS RESUELTOS

9.1. Acudir a la Figura 9.1. Este flip-flop tiene las entradas activas en (ALTA, BAJA).

Solución:Como indican los circulitos en las entradas del símbolo lógico de la Figura 9.1, el flip-flop RS tiene las

entradas activas en BAJA.

9.2. Si la salida normal del flip-flop RS está en ALTA, entonces la salida Q = (0, 1) yQ = __ (0,1).

Solución:Si la salida normal de un flip-flop RS está en ALTA, entonces la salida Q = 1 y,Q = O.

9.3. Activando, efectivamente, la entrada de reset con un nivel (ALTO, BAJO) la salida ,Q sepone a (0, 1) lógico.

Solución:Al activar la entrada de reset con un nivel BAJO la salida Q se pone a O.

9.4. Listar las salidas binarias en la salida normal (Q) del flip-flop RS de la Figura 9.3.

Solución:Las salidas binarias de la salida Q de la Figura 9.3 son:

pulso a = 1 pulso e = O pulso e = O pulso g = 1pulso b = 1 pulso d = O pulso f = O pulso h = 1

pulso i = 1 (estado prohibido)pulso j = O

9.5. Listar las salidas binarias en la salida Q del flip-flop RS de la Figura 9.3.

Solución:Las salidas binarias de la salida ,12 (Fig. 9.3) son:

pulso a = O pulso e = 1 pulso e = 1 pulso g = Opulso b = O pulso d = 1 pulso f = l pulso h = O

pulso i = 1 (estado prohibido)pulso j = 1

O~ Q .)

j h g f e d e b a

~ Q ?

O O

Figura 9.3. Problema del tren de pulsos del flip-flop RS.

9.6. Listar el modo de operación del flip-flop ,RS para cada pulso de entrada mostrado en laFigura 9.3.

Solución:Los modos de operación del flip-flop RS (Fig. 9.3) son:

pulso a = set pulso d = mantenimientopulso b = mantenimiento pulso e = resetpulso e = reset pulso f = mantenimiento

pulso g = setpulso h = mantenimientopulso i = prohibido

pulso j = reset

9.3.

El cerrdisposide set).cionale

El jflip-flojotras rmuestnbién tú

Elmuestrflip-flojcerrojoal efectactivasde re1cdisparainformhacersrde relode hab

1-

s-

CLK-

"R-

(a) ,


tiene las

en la

reset


9.3. FLIP-FLOP RS SINCRONO

El cerrojo básico RS es un dispositivo asincrono. No opera en conjunción con un reloj odispositivo de temporización. Cuando se activa una entrada (como, por ejemplo, la entradade set), se activa inmediatamente la salida normal como en los circuitos lógicos combina-cionales. Los circuitos de puertas y los cerrojos RS operan de forma asíncrona.

El jlip-jlop RS síncrono añade la valiosa característica de sincronismo al cerrojo RS. Elflip-flop RS síncrono opera en conjunción con el reloj o dispositivo de temporización. Enotras palabras, opera síncronamente. Un símbolo lógico para el flip-flop RS síncrono semuestra en la Figura 9.4. Tiene las entradas de set (S), reset (R) y la de reloj (CLK). Tam-bién tiene las salidas normal (Q) y complementaria (Q).

Set

Entradas Reloj

Reset R

S FF QCLK Salidas

Figura 9.4. Símbolo lógico parael flip-flop RS síncrono.

El flip-flop RS síncrono puede implementarse con puertas NAND. La Figura 9.5amuestra cómo se añaden dos puertas NAND al cerrojo RS (flip-flop) para construir unflip-flop RS síncrono. Las puertas NAND 3 Y 4 añaden la característica sincronismo alcerrojo RS. Observar que las puertas 1 y 2 forman el cerrojo RS, o flip-flop, y que debidoal efecto inversor de las puertas 3 y 4, las entradas set (S) y reset (R) son ahora entradasactivas en ALTA. La entrada de reloj (CLK) dispara el flip-flop (lo habilita) cuando el pulsode reloj alcanza el nivel ALTO. El flip-flop RS síncrono se dice que es un dispositivodisparado por nivel. En cualquier momento que el pulso de reloj esté en el nivel ALTO, lainformación de las entradas de datos (R y S) se transfiere a las salidas. También debehacerse énfasis en que las entradas S y R están activas todo el tiempo que el nivel del pulsode reloj está en ALTA. El nivel ALTO del pulso de reloj puede considerarse como un pulsode habilitación.

Modo Entradas Salidas

deS operación CLK S R Q Q

Q

Mantenimiento ---1"L- O O no cambiaCLK Reset ---1"L- O 1 O 1

Set ---1"L- 1 O 1 OQ Prohibido ---1"L- 1 1 1 1

R ---1"L- = pulso de reloj positivo

(a) Conexión utilizando puertas NAND (b) Tabla de verdad

Figura 9.5. Flip-flop RS con reloj.


~-------------------------------------~-----


La tabla de verdad de la Figura 9.5b detalla la operación del flip-flop RS síncrono. Elmodo de mantenimiento se describe en la línea 1 de la tabla de verdad. Cuando un pulsode reloj llega a la entrada CLK (con O en las entradas S y R), las salidas no cambian,permanecen igual que antes de la llegada del pulso de reloj. Este modo también podríadescribirse como condición de inhabilitación del flip-flop. La línea 2 es el modo de reset.La salida normal (Q) se borrará (se pondrá a O) cuando un nivel ALTO active la entrada Ry un pulso de reloj active la entrada CLK. Se observará que al estar R = 1 YS = O el flip-flopno se pone a O inmediatamente. El flip-flop espera hasta que el pulso de reloj pase del nivelBAJO al ALTO, y entonces se pone a O. Esta unidad opera síncronamente, o en conjuncióncon el reloj. La línea 3 de la tabla de verdad describe el modo set del flip-flop. Un nivelALTO activa la entrada S (con R = O Y un pulso de reloj en el nivel ALTO), poniendo lasalida Q a 1. La línea 4 de la tabla de verdad es una combinación prohibida (todas lasentradas a 1) y no se utiliza porque pone ambas salidas en el nivel ALTO.

Las formas de onda, o diagramas de tiempo, se emplean mucho y son bastante útilespara trabajar con flip-flops y circuitos lógicos secuenciales. La Figura 9.6 es un diagrama detiempo del flip-flop RS síncrono. Las tres líneas superiores representan las señales binariasde reloj, set y reset. Una sola salida (Q) se muestra en la parte inferior. Comenzando porla izquierda, llega el pulso de reloj 1, pero no tiene efecto en Q porque las entradas S y Restán en el modo de mantenimiento; por tanto, la salida Q permanece a O. En el punto adel diagrama de tiempo, la entrada de set se activa al nivel ALTO. Después de ciertotiempo, en el punto b, la salida Q se pone a 1. Observar que el flip-flop ha esperado a queel pulso de reloj 2 pase del nivel BAJO al ALTO antes de poner a 1 la salida Q. El pulso 3ve las entradas (R y S) en modo de mantenimiento, y por tanto la salida no cambia. Enel punto e la entrada de reset se activa con un nivel ALTO. Un instante posterior en elpunto d la salida Q se borra o se pone a O, lo cual ocurre durante la transición del nivelBAJO al ALTO del pulso de reloj. El punto e ve activada la entrada de set, por ello se ponea 1 la salida Q en el punto f del diagrama de tiempo. La entrada S se desactiva y la R seactiva antes del pulso 6, 10 cual hace que la salida Q vaya al nivel BAJO o a la condiciónde reset. El pulso 7 muestra que la salida Q sigue a las entradas S y R todo el tiempo queel reloj está en ALTA. En el_punto g del diagrama de tiempos de la Figura 9.6, la entradaset (S) va al nivel ALTO y la salida Q alcanza también el nivel ALTO. Después la entra-da S va al nivel BAJO. A continuación, en el punto h, la entrada de reset (R) se activa porun nivel ALTO. Eso hace que la salida Q vaya al estado de reset, o nivel BAJO. La entradaR entonces vuelve al nivel BAJO, y finalmente el pulso de reloj 7 finaliza con la transición

del nidespuLa eoestadcporqu

9.7.

9.8. I

9.9.

9.10. 1

9.11. 1

9.12. 1

1

oa e

11

g

Entradas S I I L:Je I I h

RI Id I I I UL~ 9.13. 1

bl 1

/1

Salida Q I I I I L:)Figura 9.6. Diagrama de la forma de onda para el flip-flop RS síncrono.


o. Elpulsobian,odríareset.da R

p-flopnivel

nciónniveldo laas las

nanaso porSyRnto aciertoa queulso 3a. Enen elnivelponeR seiciónque

tradantra-a portradasición

FLIP-FLOPS y OTROS MUL TIVIBRADORES 235

del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en el nivel ALTO ydespués en el BAJO. Observar que entre los pulsos 5 y 6 ambas entradas S y R están a 1.La condición de ambas entradas R y S en el nivel ALTO, normalmente, se consider; unestado prohibido para el flip-flop. En este caso es aceptable que R y S estén en el nivel alto,porque el pulso de reloj está en el nivel BAJO y el flip-flop no está activado.

PROBLEMAS RESUELTOS

9.7. Acudir a la Figura 9.4. Las entradas set y reset del flip-flop RS síncrono se dice que son entradasactivas en el nivel (ALTO, BAJO).

Solución:Las entradas R y S son activas en el nivel ALTO en el flip-flop RS mostrado en la Figura 9.4.

9.8. Un flip-flop que opera en conjunción con el reloj se dice que opera (asíncronamente,síncronamente ).

Solución:Un flip-flop que opera en conjunción con el reloj opera síncronamente.

9.9. El cerrojo RS opera (asíncronamente, síncronamente).

Solución:El cerrojo RS opera asíncronamente.

9.10. El flip-flop RS síncrono opera (asíncronamente, síncronamente).

Solución:El flip-flop RS opera síncronamente.

9.11. Dibujar el símbolo lógico de un flip-flop RS síncrono utilizando puertas NAND.


9.12. Listar la salida binaria en Q, para el flip-flop RS síncrono de la Figura 9.6, durante la entradade pulsos de reloj.

Solución:Las salidas binarias en Q de este flip-flop, opuestas a las de la salida Q, son las siguientes:

pulso l = l pulso 3 = O pulso 5 = O pulso 7 = 1, despues O, y después lpulso 2 = O pulso 4 = l pulso 6 = l

9.13. Listar la salida binaria en Q, del flip-flop de la Figura 9.7, durante los ocho pulsos de reloj.

Solución:Las salidas binarias en Q, para el flip-flop RS síncrono de la Figura 9.7, son las siguientes:

pulso a = l pulso e = l pulso e = O pulso 9 = lpulso b = l pulso d = O pulso f = l (condición prohibida) pulso h = l


del nivel ALTO al BAJO. Durante el pulso de reloj 7, la salida estuvo en el nivel ALTO y después en el BAJO. Observar que entre los pulsos 5 y 6 ambas entradas S y R están a l. La condición de ambas entradas R y S en el nivel ALTO, normalmente, se consider; un estado prohibido para el flip-flop. En este caso es aceptable que R y S estén en el nivel alto, porque el pulso de reloj está en el nivel BAJO y el flip-flop no está activado.

PROBLEMAS RESUELTOS

9.7. Acudir a la Figura 9.4. Las entradas set y reset del flip-flop RS síncrono se dice que son entradas activas en el nivel ___ (ALTO, BAJO).

Solución: Las entradas R y S son activas en el nivel ALTO en el flip-flop RS mostrado en la Figura 9.4.

9.8. Un flip-flop que opera en conjunción con el reloj se dice que opera ___ (asíncronamente, síncronamente).

Solución:

Un flip-flop que opera en conjunción con el reloj opera síncronamente.

9.9. El cerrojo RS opera ___ (asíncronamente, síncronamente).

Solución:

El cerrojo RS opera asíncronamente.

9.10. El flip-flop RS síncrono opera ___ (asíncronamente, síncronamente).

Solución:

El flip-flop RS opera síncronamente.

9.11. Dibujar el símbolo lógico de un flip-flop RS síncrono utilizando puertas NANO.

Solución:

Véase Figura 9.5a.

9.12. Listar la salida binaria en Q, para el flip-flop RS síncrono de la Figura 9.6, durante la entrada de pulsos de reloj .

Solución:

Las salidas binarias en Q de este flip-flop, opuestas a las de la salida Q, son las siguientes: pulso I = I pulso 3 = O pulso 5 = O pulso 7 = 1, despues O, y después l pulso 2 = O pulso 4 = I pulso 6 = I

9.13. Listar la salida binaria en Q, del flip-flop de la Figura 9.7, durante los ocho pulsos de reloj.

Solución: Las salidas binarias en Q, para el flip-flop RS síncrono de la Figura 9.7, son las siguientes:

pulso a = I pulso e = I pulso e = O pulso g = I pulso b = I pulso d = O pulso f = l (condición prohibida) pulso h = I



S FF Q ?

,CLK

S R Q ?

O O O O O

Figura 9.7. Problema del tren de pulsos del flip-flop RS síncrono.

9.14. Listar el modo de operación del flip-flop de la Figura 9.7 durante los ocho pulsos de reloj (usarlos términos: mantenimiento, reset, set, prohibido).

Solución:Los modos de operación del flip-flop RS síncrono de la Figura 9.7 son los siguientes:

pulso a = set pulso e = set pulso e = mantenimiento pulso 9 = setpulso b = mantenimiento pulso d = reset pulso f = prohibido pulso h = mantenimiento

9.15. Acudir a la Figura 9.6. El flip-flop RS síncrono es disparado por niveles, lo cual significa que launidad se habilita durante el tiempo que permanece el pulso de reloj en el nivel (ALTO,BAJO).

Solución:El flip-flop de la Figura 9.6 es disparado por niveles, lo que significa que se habilita durante el tiempo que

permanece el pulso de reloj en el nivel ALTO.

9.4. FLIP-FLOP D

El símbolo lógico para un tipo común de flip-flop se muestra en la Figura 9.8. El flip-jlop D tiene solamente una entrada de datos (D) y una entrada de reloj (CLK). Las salidashabituales Q y Q se muestran en la parte derecha del símbolo. El flip-flop D, con frecuencia,se denomina jlip-jlop de retardo. Este nombre describe con precisión la operación querealiza. Cualquiera que sea el dato en la entrada (D), éste aparece en la salida normalretardado un pulso de reloj. El dato es transferido a la salida durante la transición del nivelBAJO al ALTO del pulso de reloj.

Dato

SalidasD FF QCLKEntradas Reloj

Figura 9.8. Símbolo lógico para un flip-flop D.

El flip-flop RS síncrono puede convertirse en un flip-flop D añadiendo un inversor comose indica en el diagrama de la Figura 9.9a. Observar que se ha invertido la entrada R alflip-flop RS síncrono.

EldenorD y (Las eexplic(CLRdel sípalabi(CLRCuamentra:

L,opera.son p.de pnlas elporqu(CLR


~ (usar

ento

que laLTO,

1 jlip-lidas

comoR al


Preset __ ---,(set)

Dato

Reloj

PRD FF QCLK

(7474) QCLR

Dato -_---15 FFQReloj, CLK

R Q Borrado(reset) -----'

(b) Símbolo lógico para el flip-flop D 7474con entradas asíncronas

(a) Flip-flop D construido a partirde un flip-flop R5 síncrono

Figura 9.9.

En la Figura 9.9b se muestra un flip-flop D comercial, se trata del dispositivo TTLdenominado CI 7474. El símbolo lógico del flip-flop D 7474 muestra las entradas regularesD y CLK, que se denominan entradas sincronas, ya que operan en conjunción con el reloj.Las dos entradas extras son las entradas asincronas, y operan como en el flip-flop RSexplicado previamente. Las entradas asíncronas se denominan de preset (PR) y de borrado(CLR). La de preset (PR) puede ser activada por un nivel BAJO, como muestra el circulitodel símbolo lógico. Cuando se activa el preset (PR), se pone a 1 el flip-flop, En otraspalabras, coloca un 1 en la salida normal (Q). Es decir, Q = l. La entrada de borrado(CLR) puede ser activada por un nivel BAJO, como muestra el circulito del símbolo lógico.Cuando se activa la entrada de borrado (CLR) del flip-flop D, la salida Q se pone a O. Lasentradas asincronas anulan a las sincronas en el flip-flop D.

La tabla de verdad del flip-flop 7474 se muestra en la Figura 9.10. Los modos deoperación están a la izquierda y la tabla de verdad a la derecha. Las tres primeras líneasson para operación asíncrona (entradas de preset y borrado). La línea 1 muestra la entradade preset (PR) activada por un nivel BAJO. Esto pone la salida Q a l. Observar las X bajolas entradas síncronas (CLK y D). Las X significan que estas entradas son irrelevantesporque las entradas asíncronas las anulan. La línea 2 muestra activada la entrada de borrado(CLR), lo que hace que la salida esté en reset, es decir, a O. La línea 3 muestra la entrada

Entradas Salidas

Modo Asíncronas Síncronasde

operación PR CLR CLK D º Q

Set asíncrono O 1 X X 1 OReset asíncrono 1 O X X O 1Prohibido O O X X 1 1Set 1 1 1 1 1 OReset 1 1 1 O O 1

o = BAJO. 1 = ALTO, X = irrelevante, i = Transición BAJA a ALTA del pulso de reloj

Figura 9.10. Tabla de verdad del ilip-flop 07474.


--------------------------------------------------------------------------~----------238 . TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

asíncrona prohibida (PR y CLR a O). Las entradas síncronas (D y CLK) operan cuandoambas entradas síncronas estén inhabilitadas (PR = 1, CLR = 1). La línea 4 muestra un 1en la entrada de datos (D) y un pulso de reloj subiendo (lo indica la flecha hacia arriba).El 1 de la entrada D se transfiere a la salida Q durante el pulso de reloj. La línea 5 muestraque el O de la entrada de datos se transfiere a la salida Q durante la transición BAJA aALTA del reloj.

Si el flip-flop D no tiene entradas asíncronas, solamente se necesitan las dos líneasinferiores de la tabla de verdad de la Figura 9.10. Los flip-flops D son muy utilizados paraalmacenar datos. Debido a este uso, a veces, se denomina flip-flop de datos.

Los símbolos del flip-flop D se muestran en las Figuras 9.8 y 9.9. Observar que laentrada de reloj (CLK) en la Figura 9.9b tiene un pequeño > dentro del símbolo, paraindicar que es un dispositivo disparado por flanco. Este flip-flop disparado por flancotransfiere el dato de la entrada D a la dalida Q durante la transición BAJA a ALTA delpulso de reloj. En el flanco de disparo es el cambio de reloj de BAJO a ALTO (o H a L) elque transfiere el dato. Una vez que el pulso de reloj alcanza el nivel alto en el flip-flopdisparado por flanco, cualquier cambio en la entrada D no tiene efecto en las salidas.

Las Figuras 9.8 y 9.9a muestran un flip-flop D disparado por nivel (opuesto al disparopor flanco). La ausencia del pequeño > dentro del símbolo, en la entrada de reloj, indicaun dispositivo disparado por nivel. En un flip-flop disparado por nivel, un cierto nivel detensión hace que el dato de la entrada D se transfiera a la salida Q. El problema con losdispositivos disparados por nivel es que la salida sigue a la entrada si ésta cambia mientrasel pulso de reloj está en el nivel ALTO. Este tipo de disparo puede ser un problema si eldato de entrada cambia mientras el reloj está en ALTA.

PROBLEMAS RESUELTOS

9.16. ¿Qué otros dos nombres recibe el flip-flop D?Solución:

El flip-flop D también se denomina flip-flop de retardo y de datos.

9.17. Dibujar un diagrama lógico para un flip-flop RS síncrono y un inversor conectados Comoflip-flop D.


9.18. Dibujar el símbolo lógico de un flip-flop D. Marcar las entradas como D, CLK, PR y CLR ylas salidas como Q y Q.Solución:

Véase Figura 9.9b.

9.19. El bit de datos en la entrada D del flip-flop 7474 D se transfiere a la salida (Q, Q) en latransición (H a L, L a H) del pulso de reloj.

Solución:El dato en la entrada D de un flip-flop D se transfiere a la salida Q en la transición L a H del pulso de

reloj.

9.20.

9.21.

9.22.

9.23. J

1

9.5.

El sírrconsicEl sírrJyK

-- --- - - ----------------------------- ----------------------------


asíncrona prohibida (PR y CLR a O). Las entradas síncronas (D y CLK) operan cuando ambas entradas síncronas estén inhabilitadas (PR = 1, CLR = 1). La línea 4 muestra un 1 en la entrada de datos (D) y un pulso de reloj subiendo (lo indica la flecha hacia arriba). Elide la entrada D se transfiere a la salida Q durante el pulso de reloj . La línea 5 muestra que el O de la entrada de datos se transfiere a la salida Q durante la transición BAJA a ALTA del reloj .

Si el flip-flop D no tiene entradas asíncronas, solamente se necesitan las dos líneas inferiores de la tabla de verdad de la Figura 9.10. Los flip-flops D son muy utilizados para almacenar datos. Debido a este uso, a veces, se denomina flip-flop de datos.

Los símbolos del flip-flop D se muestran en las Figuras 9.8 y 9.9. Observar que la entrada de reloj (CLK) en la Figura 9.9b tiene un pequeño > dentro del símbolo, para indicar que es un dispositivo disparado por flanco. Este flip-flop disparado por flanco transfiere el dato de la entrada D a la dalida Q durante la transición BAJA a ALTA del pulso de reloj. En el flanco de disparo es el cambio de reloj de BAJO a ALTO (o H a L) el que transfiere el dato. Una vez que el pulso de reloj alcanza el nivel alto en el flip-flop disparado por flanco, cualquier cambio en la entrada D no tiene efecto en las salidas.

Las Figuras 9.8 y 9.9a muestran un flip-flop D disparado por nivel (opuesto al disparo por flanco) . La ausencia del pequeño > dentro del símbolo, en la entrada de reloj , indica un dispositivo disparado por nivel. En un flip-flop disparado por nivel, un cierto nivel de tensión hace que el dato de la entrada D se transfiera a la salida Q. El problema con los dispositivos disparados por nivel es que la salida sigue a la entrada si ésta cambia mientras el pulso de reloj está en el nivel ALTO. Este tipo de disparo puede ser un problema si el dato de entrada cambia mientras el reloj está en ALTA.

PROBLEMAS RESUELTOS

9.16. ¿Qué otros dos nombres recibe el flip-flop D?

Solución:

El flip-flop D también se denomina flip-flop de retardo y de datos.

9.17. Dibujar un diagrama lógico para un flip-flop RS síncrono y un inversor conectados Como flip-flop D.

Solución:

Véase Figura 9.9a.

9.18. Dibujar el símbolo lógico de un flip-flop D. Marcar las entradas como D, CLK, PR y CLR y las salidas como Q y Q.

Solución:

Véase Figura 9.9b.

9.19. El bit de datos en la entrada D del flip-flop 7474 D se transfiere a la salida ___ (Q, Q) en la transición ___ (H a L, La H) del pulso de reloj.

Solución:

El dato en la entrada D de un flip-flop D se transfiere a la salida Q en la transición L a H del pulso de reloj.


isparondicael den los

entrassi el

como

LR Y

en la

so de

••


9.20. Acudir a la Figura 9.10. Una X en la tabla de verdad significa una entrada (extra,irrelevante).

Solución:

Una X en la tabla de verdad significa una entrada irrelevante. Una entrada X puede ser un O o un 1 yno tiene efecto en la salida.

9.21. Listar las salidas binarias, en la salida complementaria «2) del flip-flop D de la Figura 9. 11,después de cada uno de los pulsos de reloj.

Solución:

Acudir a la tabla de verdad de la Figura 9.10. Las salidas binarias en ,(2 del flip-flop D (Fig. 9.11) son:pulso a = O pulso e = O pulso e = O pulso g = Opulso b = l pulso d = 1 pulso f = l pulso h = 1 (estado prohibido)

9.22. Acudir a la Figura 9.11. ¿Qué entrada tiene control del flip-flop durante el pulso a?Solución:

La entrada de preset (PR) se activa durante el pulso a y se superpone a todas las demás entradas. Pone lasalida Q a 1.

o O ~

PRO D FF Q

S CLK(7474) 12 ?CLR

O

Figura 9.11. Problemadel tren de pulsos del flip-flop D.

9.23. Acudir a la Figura 9.11. Justo antes del pulso b, la salida Q está en el nivel (ALTO,BAJO); durante el pulso b, la salida Q está en el nivel (ALTO, BAJO); en la transicióndel pulso de reloj de H a L, la salida está en el nivel (ALTO, BAJO).

Solución:Justo antes del pulso b, la salida Q está en el nivel ALTO; durante el pulso b, la salida Q está en el nivel

BAJO; en la transición del pulso de reloj de H a L, la salida está en el nivel BAJO.

9.5. FLIP-FLOP JK

El símbolo lógico para un flip-flop JK se muestra en la Figura 9.12. Este dispositivo puedeconsiderarse como el flip-flop universal; los demás tipos pueden construirse a partir de él.El símbolo lógico de la Figura 9.12 tiene tres entradas síncronas (J, K Y CLK). Las entradasJ y K son entradas de datos, y la entrada de reloj transfiere el dato de las entradas a las



J

Salidas

K K

J FF ºCLKEntradas Reloj

Figura 9.12. Símbolo lógico del flip-flop JK.

salidas. El símbolo lógico mostrado en la Figura 9.12 también tiene la salida normal (Q) yla complementaria (Q).

La tabla de verdad del flip-flop JK está en la Figura 9.13. Los modos de operaciónaparecen en la parte izquierda y la tabla de verdad está a la derecha. La línea 1 de la tablade verdad muestra la condición de mantenimiento, o inhabilitación. Observar que ambasentradas de datos (J y K) están en el nivel BAJO. La condición de reset, o borrado, delflip-flop se muestra en la línea 2 de la tabla de verdad. Cuando J = O Y K = 1 Y llega unpulso de reloj a la entrada CLK, el flip-flop se pone a O (Q = O). La línea 3 muestra lacondición de set del flip-flop JK. Cuando J = 1 Y K = O Y se presenta un pulso de reloj, lasalida Q se pone a l. La línea 4 ilustra una condición muy útil del flip-flop JK que sedenomina de conmutación (toggle). Cuando ambas entradas J y K están en el nivel ALTO,la salida cambia cada vez que un pulso alcanza la entrada CLK. Repitiendo los pulsos dereloj, la salida Q pasaría por los niveles BAJO, ALTO, BAJO, ALTO, BAJO, etc. Esta ideade BAJO-ALTO-BAJO-ALTO se denomina conmutación. El término «conmutación» pro-viene de la naturaleza «ON-OFF» de un interruptor de conmutación.

Observar que en la tabla de verdad de la Figura 9.13 se muestra un pulso completo dereloj bajo la entrada de reloj (CLK). Muchos flip-flops JK son disparados por pulsos. Setarda un pulso completo en transferir el dato de las entradas a las salidas del flip-flop. Conla entrada de reloj en la tabla de verdad, es evidente que el flip-flop JK es síncrono.

Modo Entradas Salidasde

operación CLK J K º Q

Mantenimiento -1L- O O no cambiaReset -1L- O 1 O 1Set -1L- 1 O 1 OConmutación -1L- 1 1 estado

opuesto

Figura 9.13. Tabla de verdad para el flip-flop JKdisparado por pulsos.

El flip-flop JK se considera el flip-flop universal. La Figura 9.14a muestra cómo seconectan un flip-flop JK y un inversor para formar un flip-flop D. En la parte izquierdaestán la entrada D y la de reloj. Este flip-flop D se dispara en la transición de ALTA aBAJA del pulso de reloj, como muestra el circulito en la entrada CLK.

EJKs(un pllega¡

Llo qrcome

. fsalid,mod:

Edobleel 74entra,J, Kpatill

EsuperLa líilíneasmiencomosaliday el s

LéLa mtambi

L(secuetecnoborra,cerrojde 8


(Q) y

raciónla tablaambas

do, delega unstra laeloj, laque seALTO,Isos deta idea» pro-

leto deSOSo Sep. Con

mo seuierda

LTA a


ALTA J FF QReloj --+-<t>CLK

D-~---lJ FF QReloj ---lf----cI'>CLK

FF QTReloj

K K

(a) Conexión del flip-flop J Kcomo flip-flop D

(b) Conexión del flip-flop JKcomo flip-flop T

(e) Símbolo lógico para unflip-flop T

Figura 9.14.

En la Figura 9.14b se muestra un flip-flop de conmutación (flip-flop tipo T). El flip-flopJK se conecta para que opere en modo de conmutación, las entradas J y K están unidas aun pulso ALTO, y el reloj se conecta a la entrada CLK. Cuando pulsos repetidos de relojllegan a la entrada CLK, las salidas conmutan sencillamente.

La operación de conmutación se emplea mucho en los circuitos lógicos secuenciales, porlo que se utiliza, a veces, un símbolo especial para el flip-flop de conmutación (tipo T),como indica la Figura 9.14c. La única entrada (rotulada T) es la entrada de reloj. Lassalidas Q y Q aparecen a la parte derecha del símbolo. El flip-flop T tiene solamente elmodo de operación de conmutación.

En la Figura 9.15 se detalla un flip-flop comercial JK. El fabricante lo describe como undoble flip-flop JK 7476 TTL. En la Figura 9.15a se reproduce el diagrama de patillas delC17476. Observar que el CI contiene dos flip-flops JK separados. Cada flip-flop tieneentradas asíncronas de preset (PR) y borrado (CLR). Las entradas síncronas se indican comoJ, K Y CLK (reloj). Las salidas normal Q y complementaria Q son accesibles al usuario. Laspatillas 5 y 13 son las conexiones de la alimentación + 5 V (V cc) Y GND de este CI.

En la Figura 9.15b se muestra una tabla de verdad del flip-flop JK 7476. Las tres líneassuperiores detallan la operación de las entradas asíncronas de preset (PR) y borrado (CLR).La línea 3 de la tabla de verdad muestra el estado prohibido de las entradas asíncronas. Laslíneas 4 a 7 detallan las condiciones de las entradas síncronas para los modos de manteni-miento, reset, set y conmutación del flip-flop JK 7476. Ei fabricante describe al JK 7476como un flip-flop JK maestro-esclavo que se dispara con pulsos positivos. El dato en lassalidas cambia en la transición H a L del pulso de reloj, como simboliza la pequeña burbujay el símbolo> en la entrada CLK en el diagrama lógico del flip-flop de la Figura 9.15a.

La mayor parte de los flip-flops comerciales son entradas asíncronas (como PR y CLR).La mayoría de los flip-flops son dispositivos separados por pulsos como el CI 7476, perotambién pueden adquirirse como unidades disparadas por flanco.

Los flip-flops son los bloques de construcción fundamentales de los circuitos lógicossecuenciales. Además, los fabricantes de CI producen diversos flip-flops utilizando lastecnologías TTL y CMOS. Flip-flops típicos TTL son el flip-flop JK 7476 con preset yborrado, el doble flip-flop 7474 disparado con flanco positivo con preset y borrado, y elcerrojo biestable de 4 bits 7475. Los flip-flops típicos CMOS incluyen el cerrojo direccionablede 8 bits 4724, el cuádruple flip-flop D 40175 y el flip-flop JK 74C76 con preset y borrado.

D---....--~J FF Q

Reloj -f----<t'>CLK

(a) Conexión del flip-flop JK como flip-flop D


ALTA J FF Q

Reloj --+-<t>CLK

K

(b) Conexión del flip-flop JK como flip-flop T

Figura 9.14.

Reloj FF Q

T

(e) Símbolo lógico para un flip-flop T

En la Figura 9.14b se muestra un flip-flop de conmutación (flip-flop tipo T) . El flip-flop JK se conecta para que opere en modo de conmutación, las entradas J y K están unidas a un pulso ALTO, y el reloj se conecta a la entrada CLK. Cuando pulsos repetidos de reloj llegan a la entrada CLK, las salidas conmutan sencillamente.

La operación de conmutación se emplea mucho en los circuitos lógicos secuenciales, por lo que se utiliza, a veces, un símbolo especial para el flip-flop de conmutación (tipo T), como indica la Figura 9.14c. La única entrada (rotulada T) es la entrada de reloj . Las salidas Q y Q aparecen a la parte derecha del símbolo. El flip-flop T tiene solamente el modo de operación de conmutación.

En la Figura 9.15 se detalla un flip-flop comercial JK. El fabricante lo describe como un doble flip-flop JK 7476 TTL. En la Figura 9.15a se reproduce el diagrama de patillas del C17476. Observar que el CI contiene dos flip-flops JK separados. Cada flip-flop tiene entradas asíncronas de preset (PR) y borrado (CLR). Las entradas síncronas se indican como J, K Y CLK (reloj). Las salidas normal Q y complementaria Q son accesibles al usuario. Las patillas 5 y 13 son las conexiones de la alimentación + 5 V (V ce ) Y GND de este Cl.

En la Figura 9.15b se muestra una tabla de verdad del flip-flop JK 7476. Las tres líneas superiores detallan la operación de las entradas asíncronas de preset (PR) y borrado (CLR). La línea 3 de la tabla de verdad muestra el estado prohibido de las entradas asíncronas. Las líneas 4 a 7 detallan las condiciones de las entradas síncronas para los modos de mantenimiento, reset, set y conmutación del flip-flop JK 7476. EÍ fabricante describe al JK 7476 como un flip-flop JK maestro-esclavo que se dispara con pulsos positivos. El dato en las salidas cambia en la transición H a L del pulso de reloj, como simboliza la pequeña burbuja y el símbolo> en la entrada CLK en el diagrama lógico del flip-flop de la Figura 9.15a.

La mayor parte de los flip-flops comerciales son entradas asíncronas (como PR y CLR). La mayoría de los flip-flops son dispositivos separados por pulsos como el CI 7476, pero también pueden adquirirse como unidades disparadas por flanco.

Los flip-flops son los bloques de construcción fundamentales de los circuitos lógicos secuenciales. Además, los fabricantes de CI producen diversos flip-flops utilizando las tecnologías TTL y CMOS. Flip-flops típicos TTL son el flip-flop JK 7476 con preset y borrado, el doble flip-flop 7474 disparado con flanco positivo con preset y borrado, y el cerrojo biestable de 4 bits 7475. Los flip-flops típicos CMOS incluyen el cerrojo direccionable de 8 bits 4724, el cuádruple flip-flop D 40175 y el flip-flop JK 74C76 con preset y borrado.

-------------------------------------------------------------------------~----------242 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES

8

Vcc 2CLK2PR 2CLR

(a) Diagrama de patillas (Reimpreso con permiso de Texas Instruments, Inc.¡

Modo Entradas Salidasde

operación PR CLR CLK J K Q Q

Set asíncrono O 1 X X X 1 OBorrado asíncrono 1 O X X X O 1Prohibido O O X X X 1 1

Mantenimiento 1 1 -IL- O O no cambiaReset 1 1 --IL- O 1 O 1Set 1 1 .....JL. 1 O 1 OConmutación 1 1 -IL- 1 1 estado

opuesto

x = irrelevante ..rL = pulso de reloj positivo

(h) Tabla de verdad de selección de modo

Figura 9.15. El el 7476 flip-flop JK 7476.

PROBLEMAS RESUELTOS

9.24. Dibujar el símbolo lógico de un flip-flop JK que se dispare por pulsos. Marcar las entradascomo J, K Y CLK. y las salidas como Q y Q.Solución:

Véase Figura 9.12.

9.25. Listar los cuatro modos síncronos de operación del flip-flop JK.

Solución:Los modos síncronos de operación del flip-flop JK son mantenimiento, reset, set y conmutación.

9.26

9.27

9.28

9.29

9.30.

9.31.


entradas

1•


9.26. Cuando la salida de un flip-flop es BAJA, ALTA, BAJA, ALTA durante sucesivos pulsos dereloj, ¿en qué modo de operación se encuentra?

Solución:Si la salida del flip-flop alterna los estados (BAJO, ALTO, BAJO) durante pulsos sucesivos de reloj, el

flip-flop se encuentra en el modo de conmutación.

9.27. Listar la salida binaria Q, del flip-flop JK de la Figura 9.16, después de cada pulso de reloj.

Solución:Acudir a la tabla de verdad de la Figura 9.13. De acuerdo con la tabla, la salida binaria (en Q) (Fig. 9.16)

después de cada pulso de reloj es la siguiente:pulso a = I pulso e = l pulso e = Opulso b = l pulso d = O pulso f = l

pulso 9 = Opulso h = l

9.28. Listar el modo de operación del flip-flop JK durante cada uno de los ocho pulsos de relojmostrados en la Figura 9.16.

__o o o o~~ ~J FF Q

CLK

K Q ?~_o __o__ o_sFigura 9.16. Problema del tren de pulsos del flip-flop JK.

Solución:Acudir a la tabla de verdad de la Figura 9.13. Según la tabla, el modo de operación del flip-flop JK

durante cada pulso mostrado en la Figura 9.16 es como sigue:

pulso a = setpulso b = mantenimiento

pulso e = mantenimientopulso d = reset

pulso 9 = conmutaciónpulso h = conmutación

pulso e =mantenimientopulso f = conmutación

9.29. Listar las entradas asíncronas del flip-flop JK 7476.

Solución:Las entradas asíncronas al flip-flop JK 7476 son preset (PR) y borrado (CLR).

9.30. Las entradas asíncronas al flip-flop JK 7476 tienen entradas activas en el nivel (ALTO,BAJO).

Solución:Las entradas asíncronas al flip-flop JK 7476 tienen entradas activas en el nivel BAJO.

9.31. Las dos entradas asíncronas al CI 7476 deben estar en el nivel (ALTO, BAJO); lasentradas J y K deben estar en el nivel (ALTO, BAJO), y el pulso de reloj debe estarpresente en el flip-flop para que el flip-flop conmute.

Solución:Las dos entradas asíncronas al CI 7476 deben estar en el nivel ALTO; las entradas J y K deben estar en

el nivel ALTO, y el pulso de reloj debe estar presente para que el flip-flop conmute.


9.26. Cuando la salida de un flip-flop es BAJA, ALTA, BAJA, ALTA durante sucesivos pulsos de reloj, ¿en qué modo de operación se encuentra?

Solución:

Si la salida del flip-flop alterna los estados (BAJÓ, ALTO, BAJO) durante pulsos sucesivos de reloj, el flip-flop se encuentra en el modo de conmutación.

9.27. Listar la salida binaria Q, del flip-flop JK de la Figura 9.16, después de cada pulso de reloj .

Solución:

Acudir a la tabla de verdad de la Figura 9.13. De acuerdo con la tabla, la salida binaria (en Q) (Fig. 9.16) después de cada pulso de reloj es la siguiente: pulso a = I pulso e = I pulso e = O pulso b = I pulso d = O pulso f = I

pulso 9 = O pulso h = I

9.28. Listar el modo de operación del flip-flop JK durante cada uno de los ocho pulsos de reloj mostrados en la Figura 9.16.

Solución:

~o ____ o ____ o ____ o~~ ~

~I--..O ____ O ____ o __ S

J FF Q

CLK

K

Figura 9.16. Problema del tren de pulsos del flip-flop JK.

?

Acudir a la tabla de verdad de la Figura 9.13. Según la tabla, el modo de operación del flip-flop JK durante cada pulso mostrado en la Figura 9.16 es como sigue:

pulso a = set pulso b = mantenimiento

pulso e = mantenimiento pulso d = reset

pulso e = mantenimiento pulso f = conmutación

9.29. Listar las entradas asíncronas del flip-flop JK 7476.

Solución:

Las entradas asíncronas al flip-flop JK 7476 son preset (PR) y borrado (CLR).

pulso 9 = conmutación pulso h = conmutación

9.30. Las entradas asíncronas al flip-flop JK 7476 tienen entradas activas en el nivel ___ (ALTO, BAJO).

Solución:

Las entradas asíncronas al flip-flop JK 7476 tienen entradas activas en el nivel BAJO.

9.31. Las dos entradas asíncronas al CI 7476 deben estar en el nivel ___ (ALTO, BAJO); las entradas J y K deben estar en el nivel ___ (ALTO, BAJO), y el pulso de reloj debe estar presente en el flip-flop para que el flip-flop conmute.

Solución:

Las dos entradas asíncronas al CI 7476 deben estar en el nivel ALTO; las entradas J y K deben estar en el nivel ALTO, y el pulso de reloj debe estar presente para que el flip-flop conmute.


9.32. Listar el modo de operación del flip-flop JK 7476 durante cada uno de los siete pulsos de relojmostrados en la Figura 9.17.

o

la Fi:dista]dispoutiliz

"<,

J PRQ ?

FFCLK

(7476)

KQ

CLR

o o

o Io o

o

Figura 9.17.

Solución:Acudir a la tabla de verdad de selección de modo de la Figura 9.15b. Según esta tabla, el modo del flip-

flap JK durante cada pulso de reloj mostrado en la Figura 9.17 es como sigue:pulso a = set asíncronopulso b = conmutaciónpulso e = conmutaciónpulso d = borrado asíncrono (reset)pulso e = setpulso f = mantenimientopulso g = reset

9.33. Acudir a la Figura 9.17. Listar la salida binaria en Q del flip-flop JK después de cada uno delos siete pulsos de reloj.Solución:

Acudir a la tabla de verdad de la Figura 9.15b. Según esta tabla, la salida binaria (en Q) después de cadapulso de reloj es como sigue:pulso a = 1pulsob = Opulso .c = 1pulso d = Opulso e = 1pulso f = 1pulso g = O

9.6. DISPARO DE LOS FLIP-FLOPS

La mayor parte de los complicados equipos digitales operan como un sistema secuencialsíncrono, lo que sugiere que un reloj maestro envía señales a todas las partes del sistemapara coordinar la operación del mismo. Un tren de pulsos de reloj, típico, se muestra en

oen elflanccGNDla paALTiflancc

A(anteposiiila for

dispaanteri

Oíflip-fhla Figestá (solamvar il

CLKEntradas

(1

FLIP-FLOPS y OTROS MUL TIVIBRADORES 2451 ~

la Figura 9.18. Recordar que la distancia horizontal en la forma de onda es el tiempo y ladistancia vertical es la tensión. Los pulsos de reloj mostrados en la figura son para undispositivo TTL debido a las tensiones de + 5 V Y tierra, GND. Otros circuitos digitalesutilizan relojes, pero las tensiones pueden ser diferentes.

e reloj

1"- Flanco Flancopositivo negativo

ALTA(anterior) (posterior)

\1 1/ I ~f t~ +5V (1)

a eBAJA GND lO)

Figura 9.18. Pulsos de reloj.

•

Comenzar a la izquierda de la forma de onda de la Figura 9.18. La tensión está primeroen el nivel BAJO, o GND (tierra), también denominado O lógico. El pulso a muestra elflanco anterior (llamado también el flanco positivo) de la forma de onda, que va de la tensiónGND a +5 V. Este flanco de la onda también se denomina de BAJA a ALTA (L a H). Enla parte derecha del pulso a, la onda cae de + 5 V a GND. Este flanco se denomina deALT A a BAJA (H a L) del pulso de reloj, aunque también se conoce por flanco negativo oflanco posterior del pulso de reloj.

Algunos flip-flops transfieren los datos de la entrada a la salida en el flanco positivo(anterior) del pulso de reloj. Estos flip-flops se denominan flip-flops disparados por flancopositivo; un ejemplo de.dicho flip-flop se muestra en la Figura 9.19. La entrada de reloj esla forma de onda central. La forma de onda superior muestra la salida Q cuando el flip-flop,

el flip-

FF disparadopor flanco

positivo

(modoconmutación) º ~Salida I

r

'-- __ 11

FF disparadopor flanco

negativo(modo º

,conmutación) Salida

Figura 9.19. Disparo de flip-flops con flancos positivos y negativos.

ncialtemara en

disparado por flanco positivo, está en su modo de conmutación. Observar que cada flancoanterior (flanco positivo) del reloj hace conmutar al flip-flop.

Otros flip-flops son los jlip-jlops disparados por jlanco negativo. La operación de unflip-flop disparado por flanco negativo se muestra en las dos formas de onda inferiores dela Figura 9.19. La central es la entrada de reloj. La inferior es la salida Q cuando el flip-flopestá en modo de conmutación. Observar que este flip-flop conmuta al estado opuestosolamente en el flanco posterior (flanco negativo) del pulso de reloj. Es importante obser-var la diferencia de tiempo en los flip-flops disparados por flanco positivo y negativo,



mostrados en la Figura 9.19. La diferencia de tiempo es de gran importancia en algunasaplicaciones.

Muchos flip-flops J K son unidades disparadas por pulsos, y se denominan jlips-jlops J Kmaestro-esclavo. Un flip-flop J K maestro-esclavo está formado por varias puertas y flip-flopsconectados de tal forma que se utiliza el pulso completo de reloj para transferir el dato dela entrada a la salida. En la Figura 9.18, el pulso e se utiliza para ayudar a explicar cómofunciona el pulso de disparo en estos flip-flops. En los puntos numerados en la Figura 9.18ocurren los siguientes sucesos, durante la secuencia de pulsos de disparo:

l. La entrada y la salida del flip-flop están aisladas.2. El dato es introducido por las entradas J y K, pero no es transferido a la salida.3. Las entradas J y K se inhabilitan.4. El dato introducido previamente por J y K es transferido a la salida.

Observar que el dato realmente aparece en las salidas en el punto 4 (flanco posterior) dela forma de onda de la Figura 9.18. El símbolo lógico para un flip-flop disparado por pulsostiene un pequeño circulito conectado en la entrada de reloj (CLK) (véase Figura 9.15a) paramostrar que la transferencia real de datos, a la salida, tiene lugar en la transición H a L delpulso de reloj.

Las formas de onda de la Figura 9.20 ayudarán a comprender la operación del flip-flopJK maestro-esclavo y el disparo por pulsos. Comenzar por la izquierda de los diagramas delas formas de onda. Las tres formas de onda superiores son las entradas síncronas J, K yCLK. La línea superior describe el modo de operación durante los pulsos de reloj. La líneainferior es el valor de la salida Q del flip-flop JK.

Observar el pulso de reloj 1 (CLK) de la Figura 9.20. Ambas entradas, J y K, están enel nivel BAJO. Esta es la condición de mantenimiento, por lo que la salida permanece a O,igual que estaba antes del pulso l. Observar el pulso de reloj 2 (CLK). Las entradas J y K

Mante- Conrnu- Conmu- Conmu- Mante- Conmu-Modo nimiento Set Reset tación tación tación nimiento Reset taciónrJ~Entradas ~ K

lCLK

(1

(1

Salida Qti

Figura 9.20. Diagrama de la forma de onda para un flip-flop JK maestro-esclavo.

están en el modo set (J + 1, K + O), por lo que en el flanco posterior del pulso 2 la salidaQ alcanza el 1 lógico, o nivel ALTO. El pulso 3 ve las entradas en el modo de reset (J + O,K + 1), por tanto, en el flanco posterior del pulso de reloj 3 la salida 4 se pone en reset(a O), o se borra. El pulso 4 ve las entradas en el modo de conmutación (J + 1, K + 1),

porEl Pposn

tObstemb:de Oen elALTALTJ Yestarconn

Equedurapor 1

Elas eK Venivelel ni'(Jypor )

Iflip-fcan:

9.34.

9.35.

9.36.


mostrados en la Figura 9.19. La diferencia de tiempo es de gran importancia en algunas aplicaciones.

Muchos flip-flops J K son unidades disparadas por pulsos, y se denominan jlips-jlops J K maestro-esclavo. Un flip-flop J K maestro-esclavo está formado por varias puertas y flip-flops conectados de tal forma que se utiliza el pulso completo de reloj para transferir el dato de la entrada a la salida. En la Figura 9.18, el pulso e se utiliza para ayudar a explicar cómo funciona el pulso de disparo en estos flip-flops. En los puntos numerados en la Figura 9.18 ocurren los siguientes sucesos, durante la secuencia de pulsos de disparo:

1. La entrada y la salida del flip-flop están aisladas. 2. El dato es introducido por las entradas J y K, pero no es transferido a la salida. 3. Las entradas J y K se inhabilitan. 4. El dato introducido previamente por J y K es transferido a la salida.

Observar que el dato realmente aparece en las salidas en el punto 4 (flanco posterior) de la forma de onda de la Figura 9.18. El símbolo lógico para un flip-flop disparado por pulsos tiene un pequeño circulito conectado en la entrada de reloj (CLK) (véase Figura 9.15a) para mostrar que la transferencia real de datos, a la salida, tiene lugar en la transición H a L del pulso de reloj.

Las formas de onda de la Figura 9.20 ayudarán a comprender la operación del flip-flop JK maestro-esclavo y el disparo por pulsos. Comenzar por la izquierda de los diagramas de las formas de onda. Las tres formas de onda superiores son las entradas síncronas J, K y CLK. La línea superior describe el modo de operación durante los pulsos de reloj. La línea inferior es el valor de la salida Q del flip-flop JK.

Observar el pulso de reloj 1 (CLK) de la Figura 9.20. Ambas entradas, J y K , están en el nivel BAJO. Esta es la condición de mantenimiento, por lo que la salida permanece a O, igual que estaba antes del pulso 1. Observar el pulso de reloj 2 (CLK). Las entradas J y K

Mante- Conmu- Conmu- Conmu- Mante- Conmu-Modo ni miento Set Reset tación tación tación nimiento Reset tación

rJ~ (1

Entradas ~ K

lCLK (1

I '

I I Salida Q ______ ~r__l~~~~~ '--_ .... 1,1)

Figura 9.20. Diagrama de la forma de onda para un flip-flop JK maestro-esclavo.

están en el modo set (J + 1, K + O), por lo que en el flanco posterior del pulso 2 la salida Q alcanza el 1 lógico, o nivel ALTO. El pulso 3 ve las entradas en el modo de reset (J + O, K + 1), por tanto, en el flanco posterior del pulso de reloj 3 la salida 4 se pone en reset (a O), o se borra. El pulso 4 ve las entradas en el modo de conmutación (J + 1, K + 1),


nas

'8 JKflopsO deómo9.18

a.

r) de¡ulsospara

del

-flops deKy

l

línea

n en.,

a O,yK

., FLIP-FLOPS y OTROS MUL TIVIBRADORES 247

por ello, en el flanco posterior de este pulso la salida Q conmuta al 1 lógico, o nivel ALTO.El pulso 5 ve, de nuevo, las entradas en el modo de conmutación. Por ello, en el flancoposterior de este pulso la salida conmuta al O lógico o nivel BAJO.

El pulso 6 (Fig. 9.20) muestra una característica inusual del flip-flop JK maestro-esclavo.Observar que en el flanco anterior de este pulso de reloj la entrada K = 1 Y J = O. Sinembargo, mientras el pulso de reloj 6 está en ALTO, la entrada K va de 1 a O, y la J vade O a 1 y a O. En el flanco posterior del pulso de reloj 6, ambas entradas (J y K) estánen el nivel BAJO. Sin embargo, por extraño que pueda parecer, el flip-flop conmuta al nivelALTO. El flip-flop JK maestro-esclavo recuerda cualquiera o todas las entradas en el nivelALTO mientras el pulso de reloj está en el nivel ALTO. Durante el pulso 6, ambas entradasJ y K estuvieron en el nivel ALTO durante un corto tiempo cuando la entrada de relojestaba en el nivel ALTO. El flip-flop, por tanto, consideró esto como la condición deconmutación.

El pulso 7 ve las entradas J y K en el modo de mantenimiento (J = O, K = O), por loque la salida Q permanece en el estado que estaba (en 1). El pulso 8 ve la entrada K a 1durante un corto tiempo y la entrada J a 0, el flip-flop interpreta esto como el modo reset,por tanto la salida Q se pone a ° en el flanco posterior del pulso de reloj 8.

En el flanco positivo del pulso de reloj 9 (Fig, 9.20), el flip-flop JK maestro-esclavo velas entradas J y K en el nivel BAJO. Cuando el pulso está en el nivel ALTO, la entradaK va al nivel ALTO permaneciendo en él un corto tiempo y después la entrada J va alnivel ALTO permaneciendo en él un corto tiempo, pero las entradas J y K no están enel nivel ALTO al mismo tiempo. En el flanco posterior del pulso de reloj 9, ambas entradas(J y K) están en el nivel BAJO. El flip-flop interpreta esto como el modo de conmutación,por lo que cambia, y la salida Q va de O a 1.

Debe observarse que no todos los flip-flops J K son del tipo maestro-esclavo. Algunosflip-flops J K son disparados por flancos. Los manuales de datos de los fabricantes especifi-can si el flip-flop es disparado por flancos o por pulsos.

PROBLEMAS RESUELTOS

9.34. Los flip-flops se clasifican en unidades disparadas por flanco o por .

Solución:Los flip-flops se clasifican en unidades disparadas por flanco o por pulsos.

9.35. Un flip-flop disparado por flanco positivo transfiere el dato de la entrada a la salida en el flanco___ (anterior, posterior) del pulso de reloj.

Solución:Un flip-flop disparado por flanco positivo transfiere el dato de la entrada a la salida en el flanco anterior

del pulso de reloj.

9.36. Un flip-flop disparado por flanco negativo transfiere el dato de la entrada a la salida en latransición (H a L, L a H) del pulso del reloj.

Solución:Un flip-flop disparado por flanco negativo transfiere el dato de la entrada a la salida en la transición H

a L del pulso de reloj .



9.37. El flip-flop JK maestro-esclavo es un ejemplo de unidad disparada por (flanco positivo,pulsos).

Solución:El flip-flop JK maestro-esclavo es un ejemplo de unidad disparada por pulsos.

9.38. Acudir a la Figura 9.20. Listar la salida binaria (en (2) después de cada uno de los nueve pulsosde reloj.

Solución:La salida Q es siempre el complemento de la salida Q de un flip-flop. Por tanto, las salidas binarias (en Q)

de la Figura 9.20 .después de cada pulso de reloj son las siguientes:pulso 1 = 1 pulso 3 = 1 pulso 5 = 1 pulso 7 = O pulso 9 = Opulso 2 = O pulso 4 = O pulso 6 = O pulso 8 = l

9.39. Listar la salida binaria (en Q) del flip-flop JK maestro-esclavo de la Figura 9.21 después de cadauno de los ocho pulsos de reloj.

Solución:Acudir a la tabla de verdad de la Figura 9.13. De acuerdo con esta tabla, la salida binaria (en Q) del

flip-flop JK maestro-esclavo (Fig. 9.21) después de cada pulso de reloj es como sigue:.pulso a = 1 pulso e = l pulso e = O pulso 9 = Opulso b = O pulso d = O pulso f = l pulso h = 1

9.40. Listar el modo de operación del flip-flop JK maestro-esclavo de la Figura 9.21 para cada pulsode reloj.

Solución:Considerar la tabla de verdad de la Figura 9.13. De acuerdo con la tabla, los modos de operación del

flip-flop JK maestro-esclavo (Fig. 9.21) para cada pulso de reloj son:pulso a = set pulso e = conmutación pulso e = mantenimientopulso b = reset pulso d = conmutación pulso f = conmutación

pulso 9 = resetpulso h = conmutación

9.41. Acudir a la Figura 9.21. Suponer que el flip-flop JK es una unidad disparada por flanco negativo.Listar la salida binaria (en Q), del flip-flop disparado por flanco, después de cada uno de losocho pulsos de reloj.

Solución:Acudir a la tabla de verdad de la Figura 9.13, pero recordar que es un flip-flop JK disparado por flanco

negativo (se dispara en la transición H a L cada pulso de reloj). La salida binaria (en Q) para el flip-flop JKdisparado por flanco negativo después de cada pulso de reloj es:pulso a = l pulso e = l pulso e = O pulso 9 = Opulso b = O pulso d = O pulso f = O pulso h = 1

~~ O Pl~ O _ ~ =t.,J

FF º-------- CLKK Q ?

O ~~ O

Figura 9.21. Problemadel tren de pulsos del flip-flop JK.

9

IJ

lre

n

sed


pulso

ción del t

n

egativo.de los

Entrada Salida


ositivo, 9.7. MULTIVIBRADORES ASTABLES: RELOJES

e pulsos

Introducción

Un multivibrador (M V) es un circuito generador de pulsos que produce una salida de ondarectangular. Los multivibradores se clasifican en astables, biestables o monoestables.

Los multivibradores astables también se denominan multivibradores autónomos (free-running). El MV astable genera un flujo continuo de pulsos como indica la Figura 9.22a.

(en Q)Salida

Multivibrador rI rI rIastable -' L-I L.J L-

de cada (a) Salida de un MV astable

Entrada Salida

Q) del Multivibradorbiestable

(b) Salida de un MV biestable

Multivibradormonoestable

(e) Salida de un MV monoestable

Figura 9.22.

r flancoflap JK

Los multivibradores biestables también se denominan flip-flops. El MV biestable estásiempre en uno de dos estados estables (set o reset). La idea básica de un MV biestableestá dibujada en la Figura 9.22b, donde el pulso de entrada produce en la salida un cambiodel nivel BAJO al ALTO.

Los multivibradores monoestables también se denominan multivibradores de un disparo(one-shot). Cuando se dispara el monoestable, como se indica en la Figura 9.22c, el MVgenera un pulso de corta duración.

Multivibrador astable

El versátil temporizador CI 555 puede ser utilizado para implementar multivibradoresastables, biestables o monoestables. El temporizador 555 se muestra conectado como mul-tivibrador astable en la Figura 9.23a. Si ambos resistores (RA y RB) = 4.7 kQ (kilohmios)y e = 100 flF, la salida será una cadena de pulsos de niveles TTL con una frecuenciade 1 Hz.

La frecuencia de salida del MV de la Figura 9.23a puede aumentarse decrementando elvalor de los resistores y/o capacitor. Por ejemplo, si los resistores (RA y RB) = 330 Q Ye = 0.1 flF, entonces la frecuencia de salida aumentará a unos 10 kHz.



+5 V

8 4 SalidaTTL

7 CItempo-rizador

555RA =RB =4.7kil}

salida se I Hze = 100pF

RA = RB = 330 il }e salida se 10kHz

= 0.1 pF

3 .JUI...J'L ...6

2e

(a) CI temporizador 555 conectado como MV astable

GND + Vcc

Descarga

Umbral

Vista superior

Disparo

Salida

Reset Control tensión

(b) Temporizador CI DIP 555 (e) Diagrama de patillas del temporizador 555

Figura 9.23.

El temporizador 555 se vende habitualmente como un el DlP de 8 patillas, igual aldibujado en la Figura 9.23b. Las funciones de las patillas del el temporizador 555 semuestran en la Figura 9.23c.

Otro circuito multivibrador astable se muestra en la Figura 9.24. Este MV utiliza dosinversores eMOS del el de seis inversores 4069. Observar que el uso de una fuente dealimentación de 10 V de es común (pero no estándar) en los circuitos eMOS. La frecuenciade salida es de unos 10 kHz, pero puede variarse cambiando el valor o valores de los resis-tores y capacitor del circuito.

100 kil

Salida"" 10 kHz 10 V p-p

+10 V

~ ...

Figura 9.24. MV astable utilizando inversores CMOS.


+5V

RA 4

7 Cl

tempo-RB 6 rizador

555

e

3

Salida TTL

~ ... RA =RB =4.7kil} .

salida"" I Hz e = 100~F

RA = RB = 330 il } e O

salida"" 10 kHz = .1 ~F

(a) Cl temporizador 555 conectado como MV astable

(b) Temporizador Cl DIP 555

GND

Disparo

Salida

Reset

Vista superior

+ Vcc

Descarga

Umbral

Control tensión

(e) Diagrama de patillas del temporizador 555

Figura 9.23.

El temporizador 555 se vende habitualmente como un el DIP de 8 patillas, igual al dibujado en la Figura 9.23b. Las funciones de las patillas del el temporizador 555 se muestran en la Figura 9.23c.

Otro circuito multivibrador astable se muestra en la Figura 9.24. Este MV utiliza dos inversores eMOS del el de seis inversores 4069. Observar que el uso de una fuente de alimentación de 10 V dc es común (pero no estándar) en los circuitos eMOS. La frecuencia de salida es de unos 10 kHz, pero puede variarse cambiando el valor o valores de los resistores y capacitor del circuito.

100 kil

+10 V

Salida "" 10 kHz 10 V p-p

su-"'L..rL ...

Figura 9.24. MV astable utilizando inversores CMOS.



Otro circuito multivibrador astable, que también utiliza inversores CMOS, se encuentraen la Figura 9.25. Este MV contiene un oscilador controlado por cristal (4049a y 4049b.)

.con inversores (4049c y 4049d) utilizados para dar forma cuadrada a la onda. La frecuenciade salida está controlada por la frecuencia natural del cristal, que es de 100 kHz en estecircuito. La frecuencia es muy estable y la onda cuadrada de salida tiene niveles de tensiónCMOS (unos 10 V p-p).

680+IOV

(e)(d)

3 2 74049 6 94049 10

~

Salida 100 kHz 10 V p-p

~ ...

5 b) 422 pF 100 kHz4049 HD

Figura 9.25. MV astable controlado por cristal.

Cuando se utilizan en los sistemas digitales, a los multivibradores astables, con frecuencia,se les denomina relojes. Un reloj se utiliza en todos los sistemas digitales síncronos y basadosen microprocesador. Algunas características importantes del reloj de un sistema digital sonfrecuencia, período del ciclo de reloj, estabilidad de frecuencia, estabilidad de tensión y formade onda. El período del ciclo del reloj se calcula utilizando la fórmula

igual al555 se 1

T= -fiza dos

ente deuencras resis-

donde T = tiempo, sf = frecuencia, Hz

Los relojes requieren pulsos de ondas cuadradas con rápidos tiempos de subida y bajada.

PROBLEMAS RESUELTOS

9.42. Listar tres clases de multivibradores.

Solución:Los muItivibradores se clasifican en astables, biestables o monoestables.

9.43. Otro nombre para el multivibrador astable es .

Solución:Un multivibrador astable también se denomina multivibrador autónomo.


----------------------------------------------------------------------r-------------


9.44. Otro nombre para el multivibrador biestable es .

Solución:Un multivibrador biestable también se denomina flip-flop.

9.45. Otro nombre para un multivibrador monoestable es .

Solución:Un MV monoestable también se denomina multivibradar de un disparo.

9.46. Al incrementar el valor de los resistores y el capacitor en el circuito MV de la Figura 9.23a___ (decrecerá, aumentará) la frecuencia de salida.

Solución:Al incrementar el valor de los resistores y el capacitar en el MV de la Figura 9.23a, decrecerá la frecuencia

de salida.

9.47. La patilla número está debajo del punto del el DIP de 8 patillas mostrado en laFigura 9.23b.

Solución:La patilla 1 se localiza debajo del punto en la parte superior del CI DIP de 8 patillas de la Figura 9.23b.

9.48. Los pulsos de reloj del MV mostrado en la Figura 9.23a (son, no son) compatibles conlos niveles TTL.

Solución:Los pulsos de reloj del temporizador 555 de la Figura 9.23a son niveles de tensión TTL (BAJO = O V

Y ALTO = aproximadamente +4.5 V).

9.49. Los inversores 4069 utilizados en el MV de la Figura 9.24 son el (eMOS, TTL).

Solución:El 4069 es un CI CMOS de seis inversores.

9.50. El MV astable mostrado de la Figura (9.24, 9.25) tiene una gran estabilidad enfrecuencia.

Solución:El multivibrador astable mostrado en la Figura 9.25 tiene una gran estabilidad en frecuencia. La frecuen-

cia de oscilación está controlada por el cristal.

9.51. La salida del multivibrador astable controlado por cristal de la Figura 9.25 es compatible conun circuito (eMOS, TTL).

Solución:La salida de 10 V del MV de la Figura 9.25 significa que es compatible con un circuito CMOS. Los

niveles de tensión TTL deben variar solamente de O a + 5.5 V.

9.52. El período del ciclo de reloj del MV de la Figura 9.25 es de s.

Solución:La fórmula es T = l//' así que T = 1/100,000 = 0.00001. El período del ciclo de reloj para el MV de la

Figura 9.25 es de 0.00001 s, o 10 us. .

\,¿¡

9.8ElJvezena fEl¡pul:

FiglLa

dory tpul

La

saliTar

deutilgenen


ncia


9.8. MULTIVIBRADORES MONOESTABLES

.23a

El multivibrador monoestable o de un disparo genera un pulso de salida de duración fija cadavez que se dispara su entrada. La idea básica del MV monoestable se muestra gráficamenteen la Figura 9.22c. El disparo de entrada puede ser un pulso completo, una transición La H del reloj, o una transición H a L del pulso de disparo, dependiendo del tipo de disparo.El pulso de salida puede ser positivo o negativo. El diseñador puede ajustar la duración delpulso de salida utilizando diferentes combinaciones de resistores-capacitor.

El temporizador adaptable CI 555 se muestra conectado como MV monoestable en laFigura 9.26. Un corto pulso negativo de entrada produce un mayor pulso positivo de salida.La duración t del pulso de salida se calcula utilizando la fórmula

la donde RA es igual al valor del resistor en ohmios, e igual al valor del capacitor en faradiosy t igual al tiempo de duración del pulso de salida en segundos. Al calcular la duración delpulso de salida t del multivibrador mostrado en la Figura 9.26 tenemos

3b.t = 1.1 x 10,000 x 0.0001 = 1.1 s

con

ovLa duración t del pulso de salida para el MV monoestable de la Figura 9.26 es 1.1 s.

El MV monoestable de la Figura 9.26 es no redisparable. Esto significa que cuando lasalida del monoestable está en el nivel ALTO, desatenderá cualquier pulso de entrada.También hay MV monoestables redisparables.

+5 V

en

uen-

con

Los

Figura 9.26. Temporizadorel 555 conectado como MVmonoestable.

de la

En la Figura 9.27, el CI monoestable TTL 74121 se utiliza para generar simples pulsosde niveles TTL cuando se pulsa un conmutador mecánico. Muchos entrenadores digitalesutilizados en educación técnica y en trabajo de diseño utilizan circuitos de este tipo paragenerar pulsos de reloj simples. Se dispone de los dos pulsos de reloj, positivo y negativo,en la salida normal (Q) y complementaria (Q) del CI monoestable 74121.,


9.8. MULTIVIBRADORES MONOESTABLES

El multivibrador monoestable o de un disparo genera un pulso de salida de duración fija cada vez que se dispara su entrada. La idea básica del MV monoestable se muestra gráficamente en la Figura 9.22c. El disparo de entrada puede ser un pulso completo, una transición L a H del reloj, o una transición H a L del pulso de disparo, dependiendo del tipo de disparo. El pulso de salida puede ser positivo o negativo. El diseñador puede ajustar la duración del pulso de salida utilizando diferentes combinaciones de resistores-capacitor.

El temporizador adaptable el 555 se muestra conectado como MV monoestable en la Figura 9.26. Un corto pulso negativo de entrada produce un mayor pulso positivo de salida. La duración t del pulso de salida se calcula utilizando la fórmula

donde RA es igual al valor del resistor en ohmios, e igual al valor del capacitor en faTadios y t igual al tiempo de duración del pulso de salida en segundos. Al calcular la duración del pulso de salida t del multivibrador mostrado en la Figura 9.26 tenemos

t = 1.1 x 10,000 x 0.0001 = 1.1 s

La duración t del pulso de salida para el MV monoestable de la Figura 9.26 es 1.1 s. El MV monoestable de la Figura 9.26 es no redisparable. Esto significa que cuando la

salida del monoestable está en el nivel ALTO, desatenderá cualquier pulso de entrada. También hay MV monoestables redisparables.

Entrada

+5 V

7 6

4

Temporizador

555 ____ --1---2~ Disparo

100 JlF

Salida r-3 ___ ~

Figura 9.26. Temporizador el 555 conectado como MVmonoestable.

En la Figura 9.27, el el monoestable TTL 74121 se utiliza para generar simples pulsos de niveles TTL cuando se pulsa un conmutador mecánico. Muchos entrenadores digitales utilizados en educación técnica y en trabajo de diseño utilizan circuitos de este tipo para generar pulsos de reloj simples. Se dispone de los dos pulsos de reloj, positivo y negativo, en la salida normal (Q) y complementaria (Q) del el monoestable 74121.


la J

(AlFigreflALpul

l..Ii! •

+5 V

100 kil

la 1los

R

t-=---~

I ¡.¡F C+ 10 C

extMono-estable74121

SalidasEntrada-L- 3 --

rWOI----<>---O-.O~III--¡.¡-F----"'1LA_l_G_:rD--Q;I--- ~

9.5:

Figura 9.27. CI 74121 conectado para generar pulsos de reloj simples.

La duración del pulso de salida puede ajustarse variando los valores del resistor R ycapacitor C. Para calcular la duración del pulso de salida se utiliza la fórmula

9.5'

t = 0.7RC

donde R es el valor del resistor en ohmios, C el del capacitor en faradios y t la duracióndel pulso de salida en segundos. Al calcular la duración del pulso de salida en el monoestablede la Figura 9.27 tenemos

t = 0.7 x 15,000 x 0.000001 = 0.0105 s

La duración del pulso del monoestable de la Figura 9.27 es de 0.0105 s, o unos 10 ms. 9.5:

Entradas Salidas

Al Al B Q Q1. X H L HX L H l HX X L L HH H X L HH .¡, H I"l... L.I'.¡, H H ..n.. L.I'.¡, .¡, H I"l... '"LJ"L X t ..n.. '1..J""

X L t JL. '1...I'9.5'

. 9.51Q Vcc

Al

A2 Rext/Cext

B Cext

Q Rint

GND

H = Nivel de tensión ALTOL = Nivel de tensión BAJOX = irrelevante1 = transición BAJO a ALTO! = transición ALTO a BAJO

(b) Tabla de verdad (Cortesía de Signetics Corporation)(a) Diagrama de patillas

Figura 9.28. CI monoestable comercial TTL 74121. ·1


.1

El diagrama de patillas y la tabla de verdad del el monoestable 74121 se reproduce enla Figura 9.28. Observar que el monoestable 74121 tiene tres entradas de disparo separadas(Al, .12 y B). Normalmente, cada vez sólo se usa una entrada. En la aplicación de laFigura 9.27, la entrada A, (patilla 3) sirve como entrada de disparo. Esta situación estáreflejada en la línea 6 de la tabla de verdad (Fig.9.28b). Las entradas .12 y B están enALTA, y la entrada de disparo A, reacciona en la transición del nivel ALTO al BAJO delpulso de disparo.

Los multivibradores monoestables son útiles para aplicaciones de temporización cuandola precisión no es crítica. También se utilizan los monoestables para introducir retardos enlos sistemas digitales.

PROBLEMAS RESUELTOS

R Y 9.53. Un multivibrador también se denomina multivibrador de un disparo.

Solución:Un MV monoestable también se denomina multivibrador de un disparo.

cióntable

9.54. El circuito monoestable de la Figura 9.26 genera una salida (negativa, positiva) cuandoes disparado por un pulso de entrada negativo.

Solución:El monoestable de la Figura 9.26 genera un pulso de salida positivo cuando es disparado por un pulso de

entrada negativo.

9.55. ¿Cuál es la duración t del pulso de salida del monoestable de la Figura 9.26 si RA = 9.1 kQ Ye = IO.uF?

Solución:La fórmula es t = l.lRAC; entonces

t = 1.1 x 9100 x 0.00001La duración del pulso de salida del monoestable será 0.1 s.

9.56. Una transición (H aL, La H) del pulso de disparo mostrado en la Figura 9.27 hace queel multivibrador genere un pulso de salida.

Solución:En la Figura 9.27 es la transición ALTA a BAJA del pulso de disparo la que provoca que el monoestable

genere el pulso de salida.

9.57. En la Figura 9.27, ¿cuál será la duración del pulso de salida si R = 30 kQ Y e = lOO.uF?

Solución:La fórmula es

,t = 0.7RCasí

t = 0.7 x 30,000 x 0.0001La duración del pulso de salida del CI 74121 será 2.1 s.

t-.


El diagrama de patillas y la tabla de verdad del el monoestable 74121 se reproduce en la Figura 9.28. Observar que el monoestable 74121 tiene tres entradas de disparo separadas (A ¡, .12 y B). Normalmente, cada vez sólo se usa una entrada. En la aplicación de la Figura 9.27, la entrada Al (patilla 3) sirve como entrada de disparo. Esta situación está reflejada en la línea 6 de la tabla de verdad (Fig.9 .28b). Las entradas .12 y B están en AL T A, Y la entrada de disparo A 1 reacciona en la transición del ni vel ALTO al BAJO del pulso de disparo.

Los multivibradores monoestables son útiles para aplicaciones de temporización cuando la precisión no es crítica. También se utilizan los monoestables para introducir retardos en los sistemas digitales.

PROBLEMAS RESUELTOS

9.53. Un multivibrador ___ también se denomina multivibrador de un disparo.

Solución:

Un MV monoestable también se denomina multivibrador de un disparo.

9.54. El circuito monoestable de la Figura 9.26 genera una salida _ _ _ (negativa, positiva) cuando es disparado por un pulso de entrada negativo.

Solución:

El monoestable de la Figura 9.26 genera un pulso de salida positivo cuando es disparado por un pulso de entrada negativo.

9.55. ¿Cuál es la duración t del pulso de salida del monoestable de la Figura 9.26 si RA = 9.1 kQ Y e = 10 .uF?

Solución:

La fórmula es.t = I.IR""C; entonces

t = 1.1 x 9100 x 0.00001

La duración del pulso de salida del monoestable será 0.1 s.

9.56. Una transición ___ (H aL, La H) del pulso de disparo mostrado en la Figura 9.27 hace que el multivibrador genere un pulso de salida.

Solución:

En la Figura 9.27 es la transición ALTA a BAJA del pulso de disparo la que provoca que el monoestable genere el pulso de salida.

9.57. En la Figura 9.27, ¿cuál será la duración del pulso de salida si R = 30 kQ Y e = 100.uF?

Solución:

La fórmula es

,t = 0.7RC

así

t = 0.7 x 30,000 x 0.0001

La duración del pulso de salida del CI 74121 será 2.1 s.


I~I •256 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

9.58. Al pulsar el conmutador SW! mostrado en la Figura 9.27 se activa la entrada de disparo y segenera un pulso (negativo, positivo) en la salida complementaria ((2).

9.61

Solución:Al pulsar SWI en la Figura 9.27 se dispara el monoestable 74121 y se genera un pulso negativo en la

salida complementaria (<2). Ver también la tabla de verdad de la Figura 9.28b. 9.6'


9.59. Si se dice que «el flip-flop está en set», entonces la salida Q está en el nivel (ALTO,BAJO).Res. ALTO.

9.60. Un flip-flop (RS síncrono, RS) es un ejemplo de dispositivo que opera síncronamente.Res. RS síncrono.

9.62. Los circuitos lógicos combinacionales y el cerrojo RS operan (asíncronamente, síncrona-mente).Res. asíncronamente.

9.61

9.61. Un .flip-flop (D, RS) no tiene entrada de reloj.Res. RS.

•9.63. La salida normal de un flip-flop es la salida (Q, (2).

Res. Q.

9.6~

9.64. Listar la salida binaria (en Q), del cerrojo RS de la Figura 9.29, para cada uno de los ochopulsos.Res. pulso a = O pulso e = 1 pulso e = 1 pulso 9 = 1

pulso b = O pulso d = O pulso f = 1 (prohibido) pulso h = 1

~L-S Q ?

h g f e d b 9.7e a FF

~SR Q

9.7

Figura 9.29. Problema del tren de pulsos del flip-flop RS.

9.79.65. Listar el modo de operación del flip-flop RS, mostrado en la Figura 9.29, para cada uno de los

ocho pulsos.Res. pulso a = reset

pulso b = mantenimientopulso e = set

pulso d = resetpulso e = setpulso f = condición prohibida

pulso 9 = setpulso h = mantenimiento

9.7


aro y se 9.66. Listar la salida binaria (en Q), del flip-flop RS síncrono de la Figura 9.7, para cada uno de losocho pulsos.Res. pulso a = O pulso e = O pulso e = l pulso 9 = O

pulso b = O pulso d = l pulso f = l pulso h = O·YO en la

9.67. Considerar la Figura 9.30. El flip-flop RS es disparado por el flanco (anterior, posterior)del pulso de reloj.Res. anterior.

~ jJ~O

S FF Q ?(ALTO,

CLK

~R Q

O O O Omente.

Figura 9.30. Problema del tren de pulsos del flip-flop RS síncrono.

íncrona-9.68. Listar la salida binaria (en Q), del flip-flop RS síncrono de la Figura 9.30, para cada uno de los

seis pulsos de entrada.Res. pulso a = l pulso e = O

pulso b = O pulso d = lpulso e = l (condición prohibida)pulso f= l

9.69. Listar el modo de operación para el flip-flop RS síncrono de la Figura 9.30 con cada pulso quedispara la unidad.Res. pulso a = set

pulso b = resetpulso e = mantenimiento (S y R son O

en el flanco anterior)

os ochopulso d = setpulso e = condición prohibidapulso f = set (S = 1, R = O en el

flanco anterior)

9.70. Listar la salida binaria (en Q), del flip-flop D mostrado en la Figura 9.11, después de cada unode los ocho pulsos de reloj.Res. pulso a = l pulso e = l pulso e = l pulso 9 = l

pulso b = O pulso d = O pulso f = O pulso h = l (condición prohibida)

9.71. Acudir a la Figura 9.11. ¿Qué entrada tiene el control del flip-flop durante el pulso e?Res. La entrada de preset (PS) se activa durante el pulso e y anula a todas las demás. Pone la salida Q a 1.

9.72. Acudir a la Figura 9.11. ¿Qué entrada tiene el control del flip-flop durante el pulso f?Res. La entrada de borrado (CLR) se activa durante el pulso J y anula a todas las demás. Pone en reset la

salida Q(O).

o de los9.73. El flip-flop de retardo también se denomina flip-flop tipo (D, 1).

Res. D.

9.74. En un flip-flop D, el bit de dato de la entrada D es retardado (O, 1, 2, 3, 4) pulso(s) dereloj hasta que llega a la salida (Q, Q).Res. 1; Q.



9.75. El flip-flop tipo T también se denomina flip-flop de (conmutación, tabla de verdad).Res. conmutación.

9.76. Dibujar un diagrama lógico que muestre cómo conectar un flip-flop JK como flip-flop T.Res. Véase Figura 9.14b.

9.77. Dibujar un diagrama lógico que muestre cómo conectar un flip-flop JK y un inversor comoflip-flop D.Res. Véase Figura 9.14a.

9.78. Listar la salida binaria (en Q), del flip-flop JK mostrado en la Figura 9.16, después de cada unode los ocho pulsos de reloj.Res. pulso a = O pulso e = O pulso e = l pulso 9 = I

pulso b = O pulso d = I pulso f = O pulso h = O

9.79. Acudir a la Figura 9.16. Las entradas (asíncronas, síncronas) al flip-flop JK se utilizan enesta unidad.Res. Las entradas J, K Y CLK son entradas asíncronas.

9.80. Acudir a la Figura 9.17. ¿Qué entrada tiene el control del flip-flop JK durante el pulso a?Res. PR (entrada de preset activada con BAJO pone a la salida Q al).

9.81. Acudir a la Figura 9.17. ¿Qué entrada tiene el control del flip-flop JK durante el pulso d?Res. CLR (entrada de c1ear activada con BAJO pone a la salida Q a O).

9.82. Acudir a la Figura 9.17. Listar la salida binaria en Q (salida complementaria) del flip-flop JKdespués de cada uno de los siete pulsos de reloj.Res. pulso a = O pulso e = O

pulso b = 1 pulso f = Opulso e = O pulso g = 1pulso d = 1

9.83. Un flip-flop disparado por flanco negativo transfiere el dato de la entrada a la salida en elflanco (anterior, posterior) del pulso de reloj.Res. anterior.

9.84. Un flip-flop disparado por flanco positivo transfiere el dato de la entrada a la salida en latransición (H aL, La H) del pulso de reloj.Res. La H.

9.85. Acudir a la Figura 9.21. Listar la salida binaria (en Q), del flip-flop JK maestro-esclavo, despuésde cada uno de los ocho pulsos de reloj.Res. pulso a = O pulso e = O pulso e = l pulso 9 = 1

pulso b = 1 pulso d = 1 pulso f = O pulso h = O

9.86. Acudir a la Figura 9.21. Listar el modo de operacion del flip-flop JK disparado por flanconegativo para cada uno de los pulsos de reloj.Res. pulso a = set

pulso b = resetpulso e = conmutación

pulso d = conmutaciónpulso e = mantenimientopulso f = mantenimiento (J y K = O durante

transición H a L del pulso)

pulso 9 = resetpulso h = conmutación

l.Jt¡I •9.87.

9.88.

9.89.

9.90.

9.91

9.92.

•



d). 9.87. Un flip-flop también se denomina multivibrador .Res. biestable.

9.88. Un reloj autónomo también se denomina multivibrador .Res. astable.

como 9.89. Un multivibrador de un disparo también se denomina .Res. multivibrador monoestable.

da uno9.90. La ventaja principal de un reloj controlado por cristal es su estabilidad de .

Res. frecuencia.

9.91. Si un MV astable tiene un período de ciclo de reloj de 0.000001 s, la frecuencia del reloj esde .Res. 1 MHz.

izan en9.92. La salida del MV astable de la Figura 9.25 (es, no es) compatible TTL.

Res. no es (la tensión es demasiado alta).

?

op JK L

en el

en la

espués

flanco

utación


9.87. Un flip-flop también se denomina multivibrador ___ . Res. biestable.

9.88. Un reloj autónomo también se denomina multivibrador ___ . Res. astable.

9.89. Un multivibrador de un disparo también se denomina ___ . Res. multivibrador monoestable.

9.90. La ventaja principal de un reloj controlado por cristal es su estabilidad de ___ . Res. frecuencia.

9.91. Si un MV astable tiene un período de ciclo de reloj de 0.00000 l s, la frecuencia del reloj es de ___ .

Res. 1 MHz.

9.92. La salida del MV astable de la Figura 9.25 ___ (es, no es) compatible TTL. Res. no es (la tensión es demasiado alta).


•Capítulo 10

CONTADORES

10.1. INTRODUCCION

Los contadores son circuitos electrónicos digitales importantes. Son circuitos lógicos secuen-ciales porque la temporización es obviamente importante y porque necesitan una caracteris-tica de memoria. Los contadores digitales tienen las siguientes características importantes:

l. Un número máximo de cuentas (módulo del contador).2. Cuenta ascendente o descendente.3. Operación sincrona o asincrona.4. Autonómos o de autodetención.

eatiere"mi

• reldi;

laplFI

saeapl

Como en otros circuitos secuenciales, los flip-flops se utilizan para construir contadores.Los contadores son muy útiles en los sistemas digitales, se pueden utilizar para contar

eventos como, por ejemplo, número de pulsos de reloj en un tiempo dado (medida defrecuencia). Se pueden utilizar como divisores de frecuencia y para almacenar datos como,por ejemplo, en un reloj digital; también se usan para direccionamiento secuencial y enalgunos circuitos aritméticos.

10.2. CONTADORES DE RIZADO

Los contadores digitales cuentan sólo en binario o en códigos binarios. La Figura 10.1muestra la secuencia de cuenta binaria de 0000 a 1111 (de O a 15 en decimal). Un contadordigital que pueda contar desde el binario 0000 al 1111 como se muestra en la tabla sedenomina contador de módulo 16. El módulo de un contador es el número de cuentas quepuede contar. El término «módulo» se sustituye, a veces, por «mod», Este contador podríadenominarse entonces contador mod-16.

El diagrama lógico de un contador mod-16 que utiliza flip-flops JK se muestra en laFigura 10.2. Observar primero que las entradas de datos J y K del flip-flop están a 1 lógico.Esto significa que cada flip-flop está en modo de conmutación, por tanto, cada pulso dereloj hará que el flip-flop cambie de estado. Observar también que la salida Q de FF1(flip-flop 1) se conecta directamente a la entrada de reloj (CLK) de la unidad siguiente(FF2), y así sucesivamente. Los indicadores de salida (lámparas o LED), de la esquinasuperior, muestran la salida binaria del contador. El indicador A es el del LSB (bit menossignificativo), el D es el del MSB (bit más significativo).

Entr:de re

260r,¿;. •


CONTADORES 261

10 Cuenta binaria Cuenta binariaCuenta 842 l Cuenta

842 ldecimal decimalDeBA DeBA

o o o o o 8 1 o o o1 o o o 1 9 1 o o 12 o o 1 o 10 1 o 1 o3 o o 1 1 11 1 0114 o 1 o o 12 1 1005 o 1 o 1 13 1 1 o 16 o 1 1 o 14 1 1 1 o7 o 1 1 1 15 1 1 1 1

s secuen-aracterís-ortantes:

Figura 10.1. Secuencia de cuenta para un contador de 4 bits.

dores.a contaredida deos como,cial y en

El contador mod-16 de la Figura 10.2 cuenta según la tabla de la Figura 10.1. Escostumbre analizar la operación de un contador utilizando formas de onda (diagramas detiempo). La Figura 10.3 es la forma de onda del contador mod-16. La línea superiorrepresenta la entrada de reloj al FFl. La línea inferior muestra la cuenta binaria de losindicadores. Observar que, en la izquierda, el contador binario está a 0000. Cada pulso dereloj incrementa en I la cuenta binaria, como se observa al ir hacia la derecha en eldiagrama.

El circulito en la entrada de reloj (CLK) del flip-flop JK de la Figura 10.2 significa quela unidad conmuta en la transición H a L (flanco posterior) del pulso de reloj. Observar elpulso del reloj 1 de la Figura 10.3, la transición H a L hace cambiar a FF1. La salida Q deFF1 va del nivel BAJO al ALTO. La cuenta binaria es ahora 0001.

Observar que el flanco posterior del pulso de reloj 2 dispara a FF 1, éste conmuta, y lasalida Q va del nivel ALTO al BAJO haciendo que conmute FF2 (la salida Q de FF1 estáconectada a la entrada CLK de FF2). FF2 conmuta del nivel BAJO al ALTO. Después delpulso de reloj 2, la cuenta binaria se ha incrementado a 0010. '

ura 10.1contadortabla sentas que

or podría

tra en la1 lógico.pulso dede FF1

siguienteesquina

it menos

J Q J Q J Q J QFFl FF2 FF3 FF4

Entradade reloj CLK CLK CLK CLK

K K K K

Figura 10.2. Contador de rizado de 4 bits.



•2 3 4 5 6 7 8 9 10 II 12 13 14 15 16 17 de Fdigit:

1cara:pulsemásflap

Entrada (FFI) CLK

FFI Q(l)i 11 I 1

11

I I1

FF2 Q(2) 1I LJ I I II ¡: I I I I I

Salidas I I IFF3 Q(4)

l 1,I

FF4 Q(8) ICuenta binaria 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000 0001

Figura 10.3. Diagrama de tiempo para un contador de rizado mod-16.

10.1.

Observar el pulso de reloj 3, Figura 10.3. El flanco posterior dispara a FFl, que conmuta.La salida Q de FFl conmuta del nivel BAJO al ALTO. La cuenta binaria (véase líneainferior) se ha incrementado a 0011.

Observar el pulso de reloj 4, Figura 10.3. El flanco posterior dispara a FF1, que conmuta,cambiando Q del nivel ALTO al BAJO. Esta transición H a L en la salida Q del flip-flop 1hace que conmute FF2. La salida Q de FF2 cambia del nivel ALTO al BAJO. Esta transiciónH a L en la salida Q de FF2 hace que conmute FF3. La salida Q de FF3 cambia del nivelBAJO al ALTO. La cuenta binaria ahora es 0100.

Notar que desde que finaliza el pulso 4, hasta que la salida Q de FF3 alcanza el nivelALTO, transcurre un cierto tiempo. (Observar la línea vertical a trazos después del pulso 4.)Esto es porque la conmutación de FFl hace conmutar a FF2, que, a su vez, hace conmutara FF3, y todo eso lleva cierto tiempo. Este tipo de contador se llama contador de rizado (uondulante). El disparo de un flip-flop al siguiente se transmite a través del contador, al quetambién se denomina contador asincrono porque todos los flip-flops no conmutan exacta-mente en conjunción con los pulsos de reloj.

Observar el resto del diagrama de la Figura 10.3 para asegurarse de que se entiendeperfectamente. Observar particularmente que, en el pulso 16, la transición H a L haceconmutar a FF1, cuya salida va del nivel ALTO al BAJO. FF2 conmuta por esta razón.La salida de FF2 va del nivel ALTO al BAJO, lo cual hace conmutar a FF3, etc. Observarque todos los flip-flops conmutan de su estado ALTO a su estado BAJO. La cuenta binaria,por tanto, vuelve a 0000. El contador no se detiene en su máxima cuenta; continúa contandosiempre que los pulsos de reloj alimenten la entrada CLK del flip-flop l.

Contar cuidadosamente (en la línea de salida de FF1, Figura lOj) el número de pulsosdebajo de los 16 primeros pulsos de reloj. Se encontrarán ocho pulsos. De los dieciséispulsos que entran en FF1, sólo salen ocho. Este flip-flop se comporta como un divisor defrecuencia. 16 dividido por 8 igual a 2. El FFl puede ser considerado entonces un contadordivide por 2.

Si se cuentan los pulsos de salida del FF2, solamente se obtienen cuatro (16 pulsos deentrada dividido por 4 es igual a 4). La salida Q del FF2 puede considerarse un contadordivide por 4. Por la misma razón la salida de FF3 es un contador divide por 8. La salida

10.2.

1003.

10.4.

t 10.5.


CONTADORES 263

de FF4 es un contador divide por 16. En algunos dispositivos, como, por ejemplo, los relojesdigitales, la división de frecuencia es una tarea muy importante para los contadores.

La forma de onda confirma que un contador es un dispositivo de lógica secuencial. Lacaracterística de memoria también es importante; ya que el flip-flop debe «recordar» cuántospulsos de reloj han llegado a la entrada CLK. El contador de rizado es el tipo de contadormás sencillo. Su inconveniente es el retraso de tiempo existente desde que se dispara un flip-flap hasta que se dispara su siguiente, etc.

PROBLEMAS RESUELTOS

10.1. Un contador de rizado (u ondulante) es un dispositivo (asíncrono, síncrono).

0001 Solución:El contador de rizado es un dispositivo asíncrono porque no todos los flip-flops se disparan exactamente

en conjunción con el pulso de reloj.

muta.línea

muta,-flop 1sición1 nivel ~. 'F:

1 nivellso 4.)mutarado (ual quexacta-

tiendehace

razón.servarmana,tando

pulsoseciséisisor dentador

sos dentadorsalida

10.2. Un contador que cuenta de O a 7 se llama contador mod- .

Solución:Un contador que cuenta de O a 7 se llama un contador mod-8.

10.3. Dibujar el diagrama lógico de un contador de rizado mod-8 utilizando tres flip-flops JK.


J Q J Q J Q SalidaFFl FF2 FF3 binaria

Entrada CLK CLK CLKde reloj

K K K

Figura 10.4. Contador de rizado de 3 bits.

10.4. Listar la secuencia de cuentas binarias por las que puede pasar el contador del Problema 10.3.

Solución:El contador mod-8 contará en binario como sigue: 000, 001, 010, 011, 100, 101, 110, 111, Y después

vuelve a 000, y así sucesivamente.

10.5. Es costumbre designar al flip-flop FFl de un contador como el (LSB, MSB).

Solución:Comúnmente, FF1 es el LSB.


264 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES •10.6. Acudir a la Figura 10.5. ¿Cuál es la cuenta binaria después del pulso 2?

Solución:La cuenta binaria después del pulso 2 es DIO.

Entrada (FFl) CLK

{

Q(FFl)(I) ~ _

Salidas Q (FF2)(2) I L _Q (FF3)(3) r---

Cuenta binaria 000 001

I

O

Entrade rel

Figura 10.5. Diagramade tiempos para un contador de rizado mod-8.

10.7. Acudir a la Figura 10.5. La salida de FFl irá, de nuevo, al nivel ALTO en el flanco posteriordel pulso de reloj .

Solución:FFl irá, de nuevo, al nivel ALTO en el flanco posterior del pulso de reloj 5.

10.8. Acudir a la Figura 10.5. La salida de FF2 irá, de nuevo, al nivel ALTO en el flanco _(anterior, posterior) del pulso de reloj 6. .

Solución:FF2 irá, de nuevo, al nivel ALTO en el flanco posterior del pulso de reloj 6. ••

10.9. Acudir a la Figura 10.5. La salida de FF3 irá, de nuevo, al nivel BAJO en el flanco H a L delpulso de reloj .

Solución:FF3 irá, de nuevo, al nivel BAJO en el flanco H a L del pulso de reloj 8.

10.10. Acudir a la Figura 10.5. La cuenta binaria después del pulso de reloj. 8 será .

Solución:La cuenta binaria después del pulso de reloj 8 será 000. que,

Aymodposu

1Obsevolvi

1la FiLas:mue

eBMK=

10.3. CONTADORES PARALELOS

El contador de rizado asíncrono tiene la limitación del retardo de tiempo que supone quecada flip-flop tenga que disparar a su siguiente. Para resolver este problema, se puedenutilizar contadores paralelos. El diagrama lógico de un contador paralelo de 3 bits se muestraen la Figura 1O.6a. Observar que todas las entradas CLK están unidas directamente a laentrada de reloj, es decir, están conectadas en paralelo. Observar que también se utilizanflip-flops JK. FFl es el contador de la primera posición y está siempre en el modo deconmutación. FF2 tiene sus entradas J y K unidas a la salida de FFl y está en modo demantenimiento o de conmutación. Las salidas de FFl y FF2 alimentan una puerta AND


10.6. Acudir a la Figura 10.5. ¿Cuál es la cuenta binaria después del pulso 2?

Solución:

La cuenta binaria después del pulso 2 es 010.

Entrada (FFI) CLK o

{

Q(FFI)(I) ~ __ _

Salidas Q (FF2)(2) I L __ _ Q (FF3)(3) r---

Cuenta binaria 000 001

Figura 10.5. Diagrama de tiempos para un contador de rizado mod-8.

10.7. Acudir a la Figura 10.5. La salida de FFI irá, de nuevo, al nivel ALTO en el flanco posterior del pulso de reloj ___ .

Solución:

FFI irá, de nuevo, al nivel ALTO en el flanco posterior del pulso de reloj 5.

10.8. Acudir a la Figura 10.5. La salida de FF2 irá, de nuevo, al nivel ALTO en el flanco __ _ (anterior, posterior) del pulso de reloj 6.

Solución:

FF2 irá, de nuevo, al nivel ALTO en el flanco posterior del pulso de reloj 6.

10.9. Acudir a la Figura 10.5. La salida de FF3 irá, de nuevo, al nivel BAJO en el flanco H a L del pulso de reloj ___ .

Solución:

FF3 irá, de nuevo, al nivel BAJO en el flanco H a L del pulso de reloj 8.

10.10. Acudir a la Figura 10.5. La cuenta binaria después del pulso de reloj. 8 será ___ .

Solución:

La cuenta binaria después del pulso de reloj 8 será 000.

10.3. CONTADORES PARALELOS

El contador de rizado asíncrono tiene la limitación del retardo de tiempo que supone que cada flip-flop tenga que disparar a su siguiente. Para resolver este problema, se pueden utilizar contadores paralelos. El diagrama lógico de un contador paralelo de 3 bits se muestra en la Figura 1O.6a. Observar que todas las entradas CLK están unidas directamente a la entrada de reloj , es decir, están conectadas en paralelo. Observar que también se utilizan flip-flops JK. FFI es el contador de la primera posición y está siempre en el modo de conmutación. FF2 tiene sus entradas J y K unidas a la salida de FFI y está en modo de mantenimiento o de conmutación. Las salidas de FFI y FF2 alimentan una puerta AND


CONTADORES 265

®éA~ eBlJ- ___j Salida1 j Q j Q Q binaria

FFl FF2 FF3CLK ~ CLK CLK

L--- K '---- K - K

Entradade reloj

(a) Diagrama lógico

posterior

Cuentabinaria

Cuentadecimal 4 2 1

eBA

O O O O1 O O 12 O 1 O3 O 1 14 1 O O5 1 O 16 1 1 O7 1 1 1

0 __ ~

;

l·a L del

•r(b) Secuencia de cuenta

Figura 10.6. Contador paralelo de 3 bits.\•• que controla el modo de operación de FF3. Cuando la puerta AND está activada por 1 en

A y B, FF3 está en modo de conmutación. Con la puerta AND desactivada, FF3 está enmodo de mantenimiento. FF2 es el contador de la posición del 2 y FF3 el contador de laposición del 4.

La secuencia que cuenta este contador paralelo de 3 bits se muestra en la Figura 10.6b.Observar que es un contador módulo 8 (mod-8), y cuenta en binario desde 000 hasta 111,volviendo a 000 para comenzar de nuevo la cuenta.

La forma de onda (diagrama de tiempo) del contador paralelo mod-8 está dibujada enla Figura 10.7. La línea superior representa la entrada de reloj (CLK) a los tres flip-flops.Las salidas (Q) de las flip-flops se muestran en las tres líneas centrales. La línea inferiormuestra la cuenta binaria indicada.

Considerar el pulso 1, Figura 10.7, que llega a los tres flip-flops. FF1 conmuta del nivelBAJO al ALTO. FF2 Y FF3 no conmutan porque están en modo de mantenimiento (J yK = O). La cuenta binaria es 00l.

ne quepueden

muestrante a lautilizanada deada dea AND


------------------------------------------------------------------------266 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES •

Entrada I

ti10.13.CLK

Salidas

FFl Q (1)

FF2 Q (2) 10.14.

FF3 Q(4)

Cuenta binaria 000 001 010 011 100 101 110 III 000 001

Figura 10.7. Diagramade tiempo para un contador paralelo de 3 bits.10.15.

Observar el pulso 2, Figura 10.7, que llega a todos los flip-flops; FFl y FF2 conmutanporque están en modo de conmutación (l y K = 1). FFl va del nivel ALTO al BAJOmientras FF2 va del BAJO al ALTO. FF3 está todavía en el modo de mantenimiento, ypor tanto no conmuta. La cuenta es ahora 010.

El pulso 3 llega a todos los flip-flops al mismo tiempo. Solamente conmuta FF1. FF2Y FF3 están en modo de mantenimiento porque Jy K = O. La cuenta binaria ahora es 011.

Considerar el pulso 4, Figura 10.7. La puerta AND se activa justo antes de que el pulsode reloj vaya del nivel ALTO al BAJO, por lo que FF3 estará en el modo de conmutación(l y K = 1). En la transición H a L del pulso de reloj 4, todos los flip-flops conmutan. FFly FF2 van del nivel ALTO al BAJO y FF3 va del nivel BAJO aIALTO. La cuenta binariaes ahora 100. Observar la línea a trazos bajo el flanco posterior del pulso de reloj 4. Apenasse nota retardo de FFl a FF3, porque todos los flips-flops están sincronizados. Esta es laventaja del contador paralelo. Estos contadores también se denominan contadores sincronosporque todos los flip-flops se disparan en conjunción con el reloj. Los contadores paralelosson más complicados (véanse las líneas añadidas y la puerta AND), pero se utilizan cuandolos retardos de los contadores de rizado (ondulantes) pueden causar problemas.

Observar el resto de la forma de onda de la Figura 10.7 y comprender que todos losflip-flops están sincronizados. FFl conmuta siempre y FF2 Y FF3 pueden estar en modo deconmutación o de mantenimiento.

10.4,

SupoparaFigmconté• muesúltirr:

e E

4 2

o oo oo 1o 11 e1 e

PROBLEMAS RESUELTOS

10.11. Acudir a la Figura 10.7. Cuando el pulso del reloj 5 está en ALTA, FFl está en modo de con-mutación, FF2 en modo de (mantenimiento, conmutación) y FF3 en modo de _(mantenimiento, conmutación).

Solución:Cuando el pulso 5 está en ALTA, FF I está en modo de conmutación, FF2 en modo de mantenimiento

y FF3 en modo de mantenimiento.

10.12. Acudir a la Figura 10.7. Durante el flanco posterior del pulso de reloj 6, ¿qué flip-flop(s)conmuta(n)? E

cuenes 11

Solución:Durante el flanco posterior del pulso de reloj 6 (Fig. 10.7) conmutan FFI y FF2.


utanAJOto, y

. FF2Oll.pulsoación t. FFImana ,¡

penases la

ronosalelosando

\

CONTADORES 267

10.13. Acudir a la Figura 10.7. Cuando el pulso de reloj 8 está en el nivel ALTO, ¿qué flip-flops estánen modo de conmutación?

Solución:Cuando el pulso de reloj 8 (Fig. 10.7) está en el nivel ALTO, los tres flip-flops están en modo de

conmutación.

10.14. Acudir a la Figura 10.7. ¿Cuál es la cuenta binaria después del pulso de reloj 8?

Solución:La cuenta binaria después del pulso de reloj 8 (Fig. 10.7) es 000.

10.15. Todos los flip-flops del contador de la Figura 10.7 operan en conjunción con el reloj. Por tanto,el contador se denomina (asíncrono, síncrono).

Solución:El contador mostrado en Figura 10.7 se denomina contador síncrono.

10.4. OTROS CONTADORES

Suponer que se necesita IUncontador de rizado módulo 6: ¿Cómo se haría? El primer pasopara construir dicho contador consiste en listar la secuencia de cuenta, como en laFigura 1O.8a. En nuestro caso esta secuencia va de 000 a 101. Observar que se necesita uncontador de 3 bits para contar la posición del 4 (C), la del 2 (B), y la del 1 (A). Comomuestra la Figura 1O.8a, el contador de 3 bits normalmente cuenta de 000 a 111. Las dosúltimas cuentas del diagrama (110 Y 111) deben omitirse.

e B A

4 2 1

o o oo o lo 1 oo 1 11 o .91 o 1

1 1 o-1 1 1(

J FFl Q J FF2 Q J FF3 Q SalidaRecicla (reset) Entrada CLK CLK CLK binaria

de relojK CLR KCLR KCLR Reset

(a) Secuenciade cuenta (b) Diagrama del símbolo lógico

Figura 10.8. Contador de rizado mod-6.

El truco para resolver este problema de diseño del contador mod-6 es considerar lacuenta binaria inmediatamente después de la cuenta más alta del contador. En este caso,es 110. Alimentar con 110 un circuito lógico que produzca un pulso de borrado o reset, que


268 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES •se envía a todas las entradas asíncronas de borrado de cada flip-flop JK, borrando entonces,o poniendo, el contador a 000.

El circuito lógico para borrar, o poner a O, los flip-flops JK se muestra en la Figura 1O.8b.La puerta NAND de dos entradas hará el trabajo cuando las salidas de FF2 y FF3 laalimentan. Observar en la tabla de la Figura 10.8a que el primer instante en que e y B sonambos 1 es inmediatamente después de la cuenta más alta. Por tanto, cuando el contadortrate de ir a 110, inmediatamente será borrado o puesto en reset a 000.

El contador mod-ó de la Figura 1O.8b es un contador de rizado que se pone en reset, oes borrado, dos cuentas antes de su cuenta máxima normal de 111. La puerta NAND seencarga de poner a O los flip-flops JK, al activar las entradas CLR.

Las formas de onda del contador de rizado mod-6 están dibujadas en la Figura 10.9. Laentrada de reloj (CLK) a FF1 se muestra en la parte superior. Las tres líneas centralesmuestran el estado de las salidas Q. La línea inferior da la cuenta binaria.

El contador mod-6, representado en el diagrama de la Figura 10.9, opera como uncontador de rizado normal hasta el pulso 6. La cuenta binaria antes del pulso 6 es 101, lamáxima cuenta para esta unidad. En la transición H a L del pulso de reloj 6, FF1 conmutadel nivel ALTO al BAJO. La transición H a L del FF1 dispara a FF2, que conmuta delnivel BAJO al ALTO. En el punto a de la Figura 10.9, FF2 Y FF3 se ponen a 1. Estosdos 1 se aplican a la puerta NAND (véase Figura 10.8b), que se activa, produciendo un O.El O activa la entrada asíncrona CLR de todos los flip-flops, poniéndolos a O. El borrado 000se muestra en el punto b, Figura 10.9. El pequeño pulso en el punto a, Figura 10.9, es tancorto que no hace que luzcan los indicadores de salida. El contador puede, de nuevo, contarde forma ascendente a partir del binario 000.

contiJK)El bilos ddo e

Ed

•FFI CLK oEntrada

[

FFIQ(I)

Salidas FF2 Q (2)

FF3 Q(4)

al I''_____n'--_I__________~~-----¡~h _

Cuenta binaria 000 001 010 011 100 101 000 001 010

Figura 10.9. Diagrama de tiempo para un contador de rizado mod-6.

Observar, de nuevo, el flanco posterior del pulso 6 (Fig. 10.9), Y el retardo desde elinstante que el pulso 6 va del nivel ALTO al BAJO hasta que finalmente FF2 y FF3 sonpuestos a O en el punto b. Los ingenieros llaman a este tiempo tiempo de propagación ydepende del retardo de propagación del flip-flop y de la puerta que se esté utilizando. Elretardo de propagación de un flip-flop TTL típico es muy corto -unos 30 ns (nanosegundos).Otras familias lógicas tienen retardos de propagación mayores. .

El contador década (cuenta decenas) es, probablemente,' el contador más utilizado. Puededescribirse como un contador modulo-I O. La Figura 10.lOa representa el diagrama de un

Afonnconucorrí:ra 10

SImuesdenu

•


se envía a todas las entradas asíncronas de borrado de cada flip-flop JK, borrando entonces, o poniendo, el contador a 000.

El circuito lógico para borrar, o poner a O, los flip-flops JK se muestra en la Figura 1O.8b. La puerta NAND de dos entradas hará el trabajo cuando las salidas de FF2 y FF3 la alimentan. Observar en la tabla de la Figura 10.8a que el primer instante en que e y B son ambos 1 es inmediatamente después de la cuenta más alta. Por tanto, cuando el contador trate de ir a 110, inmediatamente será borrado o puesto en reset a 000.

El contador mod-6 de la Figura 1O.8b es un contador de rizado que se pone en reset, o es borrado, dos cuentas antes de su cuenta máxima normal de 111. La puerta NAND se encarga de poner a O los flip-flops JK, al activar las entradas CLR.

Las formas de onda del contador de rizado mod-6 están dibujadas en la Figura 10.9. La entrada de reloj (CLK) a FF1 se muestra en la parte superior. Las tres líneas centrales muestran el estado de las salidas Q. La línea inferior da la cuenta binaria.

El contador mod-6, representado en el diagrama de la Figura 10.9, opera como un contador de rizado normal hasta el pulso 6. La cuenta binaria antes del pulso 6 es 101, la máxima cuenta para esta unidad. En la transición H a L del pulso de reloj 6, FF1 conmuta del nivel ALTO al BAJO. La transición H a L del FF1 dispara a FF2, que conmuta del nivel BAJO al ALTO. En el punto a de la Figura 10.9, FF2 Y FF3 se ponen a 1. Estos dos 1 se aplican a la puerta NAND (véase Figura 10.8b), que se activa, produciendo un O. El O activa la entrada asíncrona CLR de todos los flip-flops, poniéndolos a O. El borrado 000 se muestra en el punto b, Figura 10.9. El pequeño pulso en el punto a, Figura 10.9, es tan corto que no hace que luzcan los indicadores de salida. El contador puede, de nuevo, contar de forma ascendente a partir del binario 000.

FFI CLK o Entrada

[ ITl Q(l) al I

Salidas FF2 Q(2) n I Ih

FF3 Q(4) I Cuenta binaria 000 001 010 011 100 101 000 001 010

Figura 10.9. Diagrama de tiempo para un contador de rizado mod-6 .

Observar, de nuevo, el flanco posterior del pulso 6 (Fig. 10.9), Y el retardo desde el instante que el pulso 6 va del nivel ALTO al BAJO hasta que finalmente FF2 y FF3 son puestos a O en el punto b. Los ingenieros llaman a este tiempo tiempo de propagación y depende del retardo de propagación del flip-flop y de la puerta que se esté utilizando. El retardo de propagación de un flip-flop TTL típico es muy corto -unos 30 ns (nanosegundos). Otras familias lógicas tienen retardos de propagación mayores. .

El contador década (cuenta decenas) es, probablemente,' el contador más utilizado. Puede describirse como un contador módulo-lO. La Figura 10. lOa representa el diagrama de un


tonces,

10.8b.FF3 la

y B sonontador

mo un101, lanmuta

uta del. Estos

o un O.do 000, es tancontar ~

. Puedede un

CONTADORES 269

contador de rizado mod-IO. Para implementar dicho contador se utilizan cuatro flip-flopsJ K Y una puerta N AND. La unidad cuenta hasta que el contador mod-16 alcanza 100l.El binario 1001 es la máxima cuenta de esta unidad. Cuando la cuenta intente llegar a 1010,los dos 1 (D = 1 Y B = 1) están conectados a la puerta NAND, que se activa, reinicializan-do el visualizador a 0000.

Salida1 J Q 1 J Q 1 J Q I J Q binaria

Entrada FFI FF2 FF3 FF4de reloj CLK CLK CLK CLK

K K K KCLR CLR CLR CLR

(a) Diagrama lógico para el contador década tipo rizado

Indicadores binarios

{

Reloj

Entradas Borrado(Reset)

Qv

CLK QcQBI------...J

QAI-------~

Contadordécada

(b) Símbolo lógico simplificado para el contador década

Figura 10.10.

A veces se usa un símbolo lógico general para representar un contador cuando está enforma de CI. El símbolo lógico de la Figura 1O.lOb puede sustituirse por el diagrama delcontador década de la Figura 1O.lOa. Se ha añadido una entrada de borrado (o reset) alcontador de la Figura 1O.10b. Esta entrada no aparece en el contador década de la Figu-ra 10. lOa. Un O lógico activa el reset y pone la salida a 0000.

Se mencionó que algunos contadores cuentan de forma descendente. La Figura 10.11muestra el diagrama de un contador de este tipo. Se trata de un contador de rizado descen-dente de 3 bits. La secuencia de cuenta binaria es: 111, 110, 101, 100, 011, 010, 001, 000,


270 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES •parson

enva110

conBAal 1

al r

salirla srese

el dde ~

seguida por un nuevo ciclo: 111..., y así sucesivamente. Observar en la Figura 10.11a que elcontador de rizado descendente es muy similar al ascendente. La «línea de disparo» de FF1a FF2 va desde la salida Q hasta la entrada de reloj, y no desde la salida Q hasta la entradade reloj. Todo lo demás, en ambos contadores, se conecta de la misma forma. Observartambién que cada flip-flop JK está en modo de conmutación (J y K iguales al).

La forma de onda de la Figura 10.11b ayuda a comprender la operación del contadordescendente. La línea superior es la entrada CLK a FFl. La línea inferior es la cuentabinaria, que comienza en 111 a la izquierda. Para FFl y FF2 se muestran dos salidas (Q y Q) y

J QFFI

CLK

J QFF2

CLKEntradade reloj

K K

1 J QFF3

CLK

K


Entrada

"I

L (1) • 10.1

I(2)

10.1

(4)

110 10.1:

Salidas

FFl { :

FF2 {~

FF3 QCuenta binaria 111 110 101 100 011 010 001 000 111

(b) Diagrama de tiempo

Entradade reloj

QFFI

CLK

10.11J J QFF2

CLKJ Q

FF3CLK

10.21

I/ /

LK__ º.J / \llK º / \llK º\ Cambia \ Cambia

a b(e) Dos cambios necesarios para convertir un .contador descendente en un contador ascendente de 3 bits

Figura 10.11. Contador descendentede rizado de 3 bits.


a que elde FFIentradabservar

ontadorcuentay Q) y

(1)

(2)

(4)

110

its

CONTADORES 271

para FF3 se muestra la salida Q. Las salidas conectadas a los indicadores binarios aparecensombreadas en el diagrama de tiempo.

Considerar el pulso 1 (Fig. 10.11b). Todos los flip-flops están en set. La salida binariaen los indicadores es 111. En la transición H a L del pulso 1, FF1 conmuta. La salida Qva del nivel ALTO al BAJO (Q va del nivel BAJO al ALTO). La cuenta binaria es ahora110.

Observar el pulso 2 (Fig. 1O.11b). En la transición H a L del pulso de reloj, FF1 conmuta,con lo cual la salida Q va del nivel BAJO al ALTO y la salida Q va del nivel ALTO alBAJO, haciendo que conmute FF2. Al conmutar FF2 su salida Q va del nivel ALTOal BAJO (Q va del nivel BAJO al ALTO). La cuenta binaria es ahora 101.

Considerar el pulso 3 (Fig. 10.11b). El pulso 3 dispara a FF 1. La salida Q de FF 1 vaal nivel BAJO mientras Q va al ALTO. La salida binaria es ahora 100.

Observar el pulso 4 (Fig. 10.11b). El pulso 4 dispara a FF 1. FF 1 está en modo set, y lasalida Q va del nivel ALTO al BAJO, haciendo que conmute FF2. FF2 está en modo set, yla salida Q va del nivel ALTO al BAJO, haciendo que conmute FF3 y se ponga en modoreset. La salida. binaria después del pulso 4 es 011.

Observar el resto del diagrama. Notar particularmente las líneas verticales que muestranel disparo del flip-flop siguiente. Recordar que las salidas Q están conectadas a los indicadoresde salida, pero que las salidas Q de FFI y FF2 disparan al flip-flop siguiente.

PROBLEMAS RESUELTOS

10.16. Un contador década tiene cuentas y, por tanto, también se denomina contador demódulo- .

Solución:Un contador década tiene 10 cuentas y se denomina contador en módulo 10.

10.17. La máxima cuenta binaria de un contador de 3 bits es (número binario).

Solución:La máxima cuenta binaria para un contador de 3 bits es el binario 111.

10.18. Acudir a la Figura 1O.8b. La tarea de la puerta NAND en este contador módulo 6 es ponerlos flip-flops a (número binario) después de que el contador alcance su cuenta máximade (número binario).

Solución:La tarea de la puerta NAND mostrada en la Figura 1O.8b es poner a 000 los flip-flops después de que el

contador alcance su cuenta máxima de 101.

10.19. Acudir a la Figura 10.9. ¿Qué flip-flop(s) conmuta(n) en la transición H a L del pulso de reloj 4?

Solución:Los tres flip-flops conmutan en la transición H a L del pulso de reloj 4 (Fig. 10.9).

10.20. Acudir a la Figura 10.3. El tiempo de retraso después del pulso de reloj 4, mostrado en la líneaa trazos, es provocado por el retardo de de los flip-flops.

Solución:El tiempo de retraso mostrado por la línea a trazos después del pulso 4 (Fig. 10.3) es provocado por el

retardo de propagación de los flip-flops. -

CONTADORES 271

para FF3 se muestra la salida Q. Las salidas conectadas a los indicadores binarios aparecen sombreadas en el diagrama de tiempo.

Considerar el pulso 1 (Fig. 10.11 b). Todos los flip-flops están en set. La salida binaria en los indicadores es 111. En la transición H a L del pulso 1, FFl conmuta. La salida Q va del nivel ALTO al BAJO (Q va del nivel BAJO al ALTO). La cuenta binaria es ahora 110.

Observar el pulso 2 (Fig. 1O.11b). En la transición H a L del pulso de reloj, FFl conmuta, con lo cual la salida Q va del nivel BAJO al ALTO y la salida Q va del nivel ALTO al BAJO, haciendo que conmute FF2. Al conmutar FF2 su salida Q va del nivel ALTO al BAJO (Q va del nivel BAJO al ALTO). La cuenta binaria es ahora 101.

Considerar el pulso 3 (Fig. 10.11 b). El pulso 3 dispara a FF 1. La salida Q de FF 1 va al nivel BAJO mientras Q va al ALTO. La salida binaria es ahora 100.

Observar el pulso 4 (Fig. 10 .11 b). El pulso 4 dispara a FF 1. FF 1 está en modo set, y la salida Q va del nivel ALTO al BAJO, haciendo que conmute FF2. FF2 está en modo set, y la salida Q va del nivel ALTO al BAJO, haciendo que conmute FF3 y se ponga en modo reset. La salida. binaria después del pulso 4 es 011.

Observar el resto del diagrama. Notar particularmente las líneas verticales que muestran el disparo del flip-flop siguiente. Recordar que las salidas Q están conectadas a los indicadores de salida, pero que las salidas Q de FFl y FF2 disparan al flip-flop siguiente.

PROBLEMAS RESUELTOS

10.16. Un contador década tiene ___ cuentas y, por tanto, también se denomina contador de módulo- _ __ .

Solución:

Un contador década tiene 10 cuentas y se denomina contador en módulo 10.

10.17. La máxima cuenta binaria de un contador de 3 bits es _ _ _ (número binario).

Solución: La máxima cuenta binaria para un contador de 3 bits es el binario 1 1 1.

10.18. Acudir a la Figura 1O.8b. La tarea de la puerta NAND en este contador módulo 6 es poner los flip-flops a _ _ _ (número binario) después de que el contador alcance su cuenta máxima de ___ (número binario).

Solución:

La tarea de la puerta NAND mostrada en la Figura 1O.8b es poner a 000 los flip-flops después de que el contador alcance su cuenta máxima de 10 1.

10.19. Acudir a la Figura 10.9. ¿Qué flip-flop(s) conmuta(n) en la transición H a L del pulso de reloj 4?

Solución: Los tres flip-flops conmutan en la transición H a L del pulso de reloj 4 (Fig. 10.9).

10.20. Acudir a la Figura 10.3. El tiempo de retraso después del pulso de reloj 4, mostrado en la línea a trazos, es provocado por el retardo de _ __ de los flip-flops.

Solución:

El tiempo de retraso mostrado por la línea a trazos después del pulso 4 (Fig. 10.3) es provocado por el retardo de propagación de los flip-flops. ~


272 TEORIA OE PROBLEMAS OE PRINCIPIOS DIOITALES

10.21. Acudir a la Figura 10.9. ¿Por qué el pulso en el punto a es muy corto?

Solución:El pulso en el punto a, Figura 10.9, es muy corto porque, como está en ALTA, FF2 y FF3 están en

modo set, lo que hace que la puerta NANO (véase Figura 1O.8b) ponga en reset los tres flip-flops.

10.22. Acudir a la Figura 1O.lla y b. Listar las diez cuentas binarias posteriores a 010 en estecontador.

Solución:Las diez cuentas binarias posteriores a O10 en el contador descendente de 3 bits de la Figura 10.11 son:

001,000, 111, 110, 101, 100,011,010,001,000.

10.23. Acudir a la Figura 1O.lla. Este es un contador descendente mod- (rizado, síncrono).

Solución:Este es un contador descendente mod-8 de rizado.

10.24. Listar la secuencia de cuenta binaria de un contador ascendente mod-9.

Solución:La secuencia de cuenta binaria de un contador ascendente mod-9 es la siguiente: 0000, 0001, 0010,

0011,0100,0101, 0110, 0111, 1000.

10.25. Acudir a la Figura 10. IDa. Si esta unidad se convirtiese en un contador mod-9, las dos entradasa la puerta NANO serían __ (D, e, B, A) y __ (D, e, B, A).

Solución:Si la unidad mostrada en la Figura 10. IDa se convirtiese en un contador mod-9, las dos entradas a la

puerta NANO serían A y D, ya que así todos los flip-flops se pondrían a O inmediatamente después determinar la cuenta binaria 100 l.

10.26. Acudir a la Figura 1O.lla. Indicar los dos cambios que habría que hacer en el conexionadopara convertir este contador descendente de 3 bits en uno ascendente.

Solución:El contador descendente de la Figura 10.lla puede convertirse en uno ascendente, haciendo los cambios

mostrados en la Figura 10.11e:1. Trasladar la conexión de la salida Q de FFI a la salida Q de FFI.2. Trasladar la conexión de la salida Q de FF2 a la salida Q de FF2.

10.27. Acudir a la Figura 1O.llb. La entrada de reloj dispara a FFI; la salida (Q, (2) de FFIdispara a FF2, y la salida (Q, (2) de FF2 dispara a FF3 en este contador de rizado.

Solución:El reloj dispara a FFI; la salida Q de FFI dispara a FF2, y la salida Q de FF2 dispara a FF3 en el

contador de rizado mostrado en la Figura 10.11b.

10.5. CONTADORES CON CI TTL

Los contadores pueden construirse con flip-flops individuales y puertas o comprarse enforma de el. Algunos contadores de propósito general en forma de el TTL se estudian condetalle en esta sección.

El CI 74192 es un contador reversible BCD sincrono TTL. Un símbolo para el contadordécada el 74192 se muestra en la Figura 10.12. Observar el uso de entradas duales de

•relfordea (

fin

(O(1nI

B)BCcu.(ce

Entrade re

272 TEORIA OE PROBLEMAS OE PRINCIPIOS DIGITALES

10.21. Acudir a la Figura 10.9. ¿Por qué el pulso en el punto a es muy corto?

Solución:

El pulso en el punto a, Figura 10.9, es muy corto porque, como está en ALTA, FF2 y FF3 están en modo set, lo que hace que la puerta NANO (véase Figura 1O.8b) ponga en reset los tres flip-flops.

10.22. Acudir a la Figura 1O.lla y b. Listar las diez cuentas binarias posteriores a 010 en este contador.

Solución: Las diez cuentas binarias posteriores a O 10 en el contador descendente de 3 bits de la Figura 10.11 son:

001,000, 111 , 110, 101, 100, 011 , 010, 001 , 000.

10.23. Acudir a la Figura 1O.lla. Este es un contador descendente mod- ___ (rizado, síncrono).

Solución:

Este es un contador descendente mod-8 de rizado.

10.24. Listar la secuencia de cuenta binaria de un contador ascendente mod-9.

Solución:

La secuencia de cuenta binaria de un contador ascendente mod-9 es la siguiente: 0000, 0001, 0010, 0011,0100, 0101, 0110, 0111 , 1000.

10.25. Acudir a la Figura 10. IDa. Si esta unidad se convirtiese en un contador mod-9, las dos entradas a la puerta NAND serían __ (D, e, B, A ) y __ (D, e, B, A).

Solución: Si la unidad mostrada en la Figura 1O.10a se convirtiese en un contador mod-9, las dos entradas a la

puerta NANO serían A y D , ya que así todos los flip-flops se pondrían a O inmediatamente después de terminar la cuenta binaria 1001.

10.26. Acudir a la Figura 10.1 la. Indicar los dos cambios que habría que hacer en el conexionado para convertir este contador descendente de 3 bits en uno ascendente.

Solución:

El contador descendente de la Figura 10.lla puede convertirse en uno ascendente, haciendo los cambios mostrados en la Figura 10.11 e:

1. Trasladar la conexión de la salida Q de FFI a la salida Q de FFI. 2. Trasladar la conexión de la salida Q de FF2 a la salida· Q de FF2.

10.27. Acudir a la Figura 1O.llb. La entrada de reloj dispara a FFI; la salida ___ (Q, (2) de FFI dispara a FF2, y la salida ___ (Q, (2) de FF2 dispara a FF3 en este contador de rizado.

Solución: El reloj dispara a FFI; la salida Q de FFI dispara a FF2, y la salida Q de FF2 dispara a FF3 en el

contador de rizado mostrado en la Figura 10.11 b.

10.5. CONTADORES CON CI TTL

Los contadores pueden construirse con flip-flops individuales y puertas o comprarse en forma de el. Algunos contadores de propósito general en forma de el TTL se estudian con detalle en esta sección.

El el 74192 es un contador reversible BCD síncroao TTL. Un símbolo para el contador década el 74192 se muestra en la Figura 10.12. Observar el uso de entradas duales de


3 están enps.

10 en este

10.11 son:

0001, 0010,

s entradas

ntradas a ladespués de

nexionado

los cambios

) de FFI. do.

FF3 en el

contadoruales de

, .''lo

.}

CONTADORES 273

reloj (CLK). Si se pulsa la entrada de reloj de cuenta ascendente, el contador cuenta enforma ascendente desde 0000 hasta 1001 (O a 9 en decimal). Si se pulsa la entrada de relojde cuenta descendente, el contador cuenta en forma descendente desde 1001 hasta 0000 (9a O en decimal). El contador conmuta en la transición L a H del pulso de reloj.

Indicadores de salida BCD

Entradas {de datos

AB Contador Qe reversible D

BCD Q .~ __ --'D eQ81--------'

QAI--------~Entradas Carga de datos

Cuenta ascendente ---,5y> CLK4 13Cuenta descendente --....:.....t>CLK Préstamo

Borrado lli (74192) I'l.. Arrastre'------'

Salidas

Figura 10.12. El CI 74192 contador reversible BCD síncrono.

La entrada de borrado asíncrono al contador 74192 de la Figura 10.12 se activa por unnivel ALTO. Cuando se activa, la entrada de borrado pone en °BAJA·todas las salidas Q(0000). La entrada de borrado anula las demás entradas. El contador 74192 puedeinicializarse con cualquier número, activando la entrada de carga de datos con un nivelBAJO, de esta forma los datos de las entradas se transfieren asíncronamente a la salidaBCD (A = QA' B = QB' e = Qc, D = QD)'

Las salidas BCD de la Figura 10.12 (QD, Qc, Qs, QA) son las salidas normales de loscuatro flip-flops del CI 74192. La salida de arrastre se utiliza cuando se conectan en serie(cascada) varios contadores. La Figura 10.13 muestra dos CI 74192, en cascada, para formar

Contadorascendente QAt-----------------------,(unidades) Q t-----------------------,CLK 8

Qct--------------------,QD·t-------------------,

CuentaEntrada ascendentede reloj Carga

1

Arrastre (10)BorradoO

( 1) lndicadoresde salida BCD

(74192)

CLK QDContadorascendente Qct------'(decenas) Q8~----'

QA~-----~

(74192)

Figura 10.13. Conexión en serie (cascada) de dos CI 74192 para formarun contador ascendente BCD 0-99.

CONTADORES 273

reloj (CLK). Si se pulsa la entrada de reloj de cuenta ascendente, el contador cuenta en forma ascendente desde 0000 hasta 1001 (O a 9 en decimal). Si se pulsa la entrada de reloj de cuenta descendente, el contaqor cuenta en forma descendente desde 1001 hasta 0000 (9 a O en decimal). El contador conmuta en la transición L a H del pulso de reloj.

Entradas

Entradas { de datos

Carga de datos

5 Cuenta ascendente - ---'<....O

4

lli

Cuenta descendente --....;.....[>

Borrado


Qs Salidas

CLK QA

CLK 13

Préstamo

(74192) 1'2..

Arrastre

Figura 10.12. El CI 74192 contador reversible BCD síncrono.

La entrada de borrado asíncrono al contador 74192 de la Figura 10.12 se activa por un nivel ALTO. Cuando se activa, la entrada de borrado pone en -BAJA · todas las salidas Q (0000). La entrada de borrado anula las demás entradas. El contador 74192 puede inicializarse con cualquier número, activando la entrada de carga de datos con un nivel BAJO, de esta forma los datos de las entradas se transfieren asíncronamente a la salida BCD (A = QA' B = QB' e = Qc, D = QD)·

Las salidas BCD de la Figura 10.12 (QD, Qc, Qs, ~) son las salidas normales de los cuatro flip-flops del CI74192. La salida de arrastre se utiliza cuando se conectan en serie (cascada) varios contadores. La Figura 10.13 muestra dos CI 74192, en cascada, para formar

Cuenta Entrada ascendente de reloj

Carga 1

Borrado O

Contador ascendente QAf-------- -------'- ----- - - -

(unidades) Q .f---------------- -----CLK s

(74192)

Qc·~------------------,

QD·~-----------------.

Arrastre

CLK QD Contador Q f----------'

ascendente e

(10)

(decenas) Qsf---------'

QAf-------~

(74192)

(1) Indicadores de salida BCD

Figura 10.13. Conexión en serie (cascada) de dos CI 74192 para formar un contador ascendente BCD 0-99.


un contador ascendente que cuenta en BCD desde el 00000000 hasta el 1001 1001 (del Oal 99 en decimal). Observar que la salida de arrastre del contador ascendente de las unida-des (1) está conectada directamente a la entrada de reloj de cuenta ascendente del contadorascendente de las decenas (10). Para un contador descendente en cascada (99 a O decimal),la salida de préstamo (borrow) del contador de unidades (1) está conectada directamente ala entrada de cuenta descendente del contador de decenas (10). La entrada de cuentadescendente del contador de unidades (1) se convierte en la entrada de reloj.

El diagrama de tiempos que da el fabricante para el contador década 74192 se muestraen la Figura 10.14. De izquierda a derecha están las secuencias de borrado, carga (preset),cuenta ascendente y cuenta descendente. Las formas de onda que proporciona el fabricantedan más información sobre la operación del CI.

conicualrelo,a la

CPo

Borrad0-D!- _MRMR

( )vccGN[

Datos ~----------------.....-+-+_+-11 -"- _~----------------r-------------------D__ -++_+--! _

A

.....-+-+-+--1-----------------

Salidas

Cuenta ascendente

Cuenta descendente

Arrastre

Préstamo101 171

~~Borrado Preset

1 8 9 O I 21~Cuenta ~

ascendente

I I O 9 8 71~ Cuenta _descendente

Secuencia: (1) Poner las salidas a cero.(2) Cargar (preset) a siete BCD.(3) Cuenta ascendente ocho, nueve, arrastre, cero, uno y dos.(4) Cuenta descendente uno, cero, arrastre de la resta, nueve, ocho y siete.

Notas: (a) La entrada de borrado anula las de carga, datos y de cuenta.(b) Cuando la cuenta es ascendente, la entrada de cuenta descendente debe estar en ALTA;

cuando la cuenta es descendente, la entrada de cuenta ascendente debe estar en ALTA.

Figura 10.14. Diagrama de tiempo del fabricante para el el 74192 contador década(Cortesía de National Semiconductor Corp.)


un contador ascendente que cuenta en BCD desde el 00000000 hasta el 1001 1001 (del O al 99 en decimal). Observar que la salida de arrastre del contador ascendente de las unidades (1) está conectada directamente a la entrada de reloj de cuenta ascendente del contador ascendente de las decenas (10). Para un contador descendente en cascada (99 a O decimal), la salida de préstamo (borrow) del contador de unidades (1) está conectada directamente a la entrada de cuenta descendente del contador de decenas (10). La entrada de cuenta descendente del contador de unidades (1) se convierte en la entrada de reloj.

El diagrama de tiempos que da el fabricante para el contador década 74192 se muestra en la Figura 10.14. De izquierda a derecha están las secuencias de borrado, carga (preset), cuenta ascendente y cuenta descendente. Las formas de onda que proporciona el fabricante dan más información sobre la operación del Cl.

Borrad0-D!-_______________________ _

Datos .....-+-+-+-1-----------------

~---------------.....-+-+-+--11

_-------"----------

~------------~--~---------------D·_-++_H _ _ -- _ -- _ ---- __ ---

Cuenta ascendente

Cuenta descendente

Salidas

Arrastre

Préstamo 101 171 ~~

Borrado Preset

1 8 9 O l 21 ~Cuenta ~

ascendente

Secuencia: (1) Poner las salidas a cero. (2) Cargar (preset) a siete BCD.

I l O 9 8 71 J.--- Cuenta ---

descenden te

(3) Cuenta ascendente ocho, nueve, arrastre, cero, uno y dos. (4) Cuenta descendente uno, cero, arrastre de la resta, nueve, ocho y siete.

Notas: (a) La entrada de borrado anula las de carga, datos y de cuenta. (b) Cuando la cuenta es ascendente, la entrada de cuenta descendente debe estar en ALTA;

cuando la cuenta es descendente, la entrada de cuenta ascendente debe estar en ALTA.

Figura 10.14. Diagrama de tiempo del fabricante para el el 74192 contador década (Cortesía de National Semiconductor Carp.)


CONTADORES 275

(del Ounida-ntadorimal),ente acuenta

Un segundo contador en forma el se da en la Figura 10.15. El diagrama de bloques delcontador binario de 4 bits TTL 7493 se muestra en la Figura 1O.15a. Observar el uso decuatro flip-flops JK en modo de conmutación. Las entradas CPo y CP¡ son entradas dereloj. La salida normal Q del flip-flop de más a la izquierda, Figura 1O.15a, no está conectadaa la entrada de reloj del segundo FF. Para formar un contador de rizado de 4 bits mod-16,

J Q Q CPI CPoMRI NC

MR2 QoNC Q3vcc 10 GND

NC 9 Ql

NC 7 (1Ljq3) 8 Q2

(b) Diagrama de patillas

uestrareset),icante

CPo

(9)

Ql() = números de patillaVcc = patilla 5

GND = patilla 10 (a) Diagrama lógico

Modo deEntradas Salidasde reset

operaciónMRt MRz Qo Qt Qz Q3

Reset H H L L L LCuenta L H CuentaCuenta H L CuentaCuenta L L Cuenta

H = nivel de tensión ALTOL = nivel de tensión BAJO

(e) Tabla de selección de modo

••

Salidas SalidasCuenta Cuenta

Q3 Qz Ql Qo Q3 Qz Ql QoO L L L L 8 H L L L1 L L L H 9 H L L H2 L L H L 10 H L H L3 L L H H 11 H L H H4 L H L L 12 H ti L L5 L H L H 13 H H L H6 L H H L 14 H H H L7 L H H H 15 H H H H

Salida Qo conectada a CP 1·

(d) Secuencia de conteo para el contador binario de 4 bits

Figura 10.1 5. el contador binario de 4 bits 7493.a



se debe realizar una conexión externa desde Qo hasta CP, (patilla 12 a patilla 1, Figura 1O.15b),quedando CPo como la entrada de reloj del contador.

El el 7493 tiene dos entradas de reset (MR, Y MR2) como muestra la Figura 1O.15a.U na tabla de selección de modo para las entradas de reset está en la Figura 1O.15c. Bajo usonormal, las entradas de reset del el 7493 no deben dejarse desconectadas (flotando). Laspatillas de reset flotan en ALTA, lo que hace que el el se ponga en el modo de reset.Durante el modo reset, el el 7493 no puede contar. Las entradas de reset son asíncronas y

'anulan ambos relojes.La tabla de la Figura 1O.15d muestra la secuencia de cuenta binaria del el 7493

conectado como contador de rizado mod-16. Observar en la Figura 10.15b las conexionesinusuales de alimentación (Vcc = patilla 5 y GND = patilla 10) en el el contador 7493.

PROBLEMAS RESUELTOS

10.28. El el 74192 es un contador (binario, década) que cuenta de forma (descendente,ascendente, reversible).

10.:

Solución:El CI 74192 es un contador década que cuenta de forma ascendente o descendente dependiendo de la

entrada de reloj que se utilice.10.:

10.29. Listar las salidas BeO del contador el 74192 después de cada uno de los pulsos de reloj deentrada mostrados en la Figura 10.16.

Solución:Acudir a las formas de onda de la Figura 10.14. Las salidas BCD del contador CI 74192 de la Figura 10.16

son:pulso a = 0000 (la entrada de borrado anula a las demás entradas)pulso b = 0001 (pulsada entrada de cuenta ascendente)pulso e = 0010 (cuenta ascendente)pulso d = 0101 (activada entrada de carga con un BAJO; el 0101 de la entrada de datos se carga en el

contador)pulso e = O 100 (pulsada entrada de cuenta descendente)pulso .r = 0011 (cuenta descendente)pulso g = 0010 (cuenta descendente)pulso h = 0001 (cuenta descendente)pulso i = 0000 (cuenta descendente)pulso j = 1001 (la cuenta descendente del contador vuelve al 1001 BCD)pulso k = 1000 (pulsada entrada de cuenta descendente)pulso I = O 111 (cuenta descendente)pulso In = 1000 (pulsada entrada de cuenta ascendente)pulso n = 1001 (cuenta ascendente)pulso o = 0000 (la entrada de borrado anula a las demás entradas)

10.:

10.30. Se dice que los contadores se conectan en (cascada, paralelo) cuando la salida de arrastrede un contador el 74192 se conecta a la entrada de reloj del siguiente el.

Solución:Cuando la salida de arra~tre de un CI 74192 se conecta a la entrada CLK del siguiente CI, se dice que

los contadores están en cascada.


se debe realizar una conexión externa desde Qo hasta CP I (patilla 12 a patilla 1, Figura 1O.15b), quedando CPo como la entrada de reloj del contador.

El el 7493 tiene dos entradas de reset (MR I y MR2) como muestra la Figura 1O.15a. U na tabla de selección de modo para las entradas de reset está en la Figura 1O.15c. Bajo uso normal, las entradas de reset del el 7493 no deben dejarse desconectadas (flotando). Las patillas de reset flotan en ALTA, lo que hace que el el se ponga en el modo de reset. Durante el modo reset, el el 7493 no puede contar. Las entradas de reset son asíncronas y

-anulan ambos relojes. La tabla de la Figura 1O.15d muestra la secuencia de cuenta binaria del el 7493

conectado como contador de rizado mod-16. Observar en la Figura 10.15b las conexiones inusuales de alimentación (Vcc = patilla 5 y GND = patilla 10) en el el contador 7493.

PROBLEMAS RESUELTOS

10.28. El CI 74192 es un contador ___ (binario, década) que cuenta de forma ___ (descendente, ascendente, reversible).

Solución:

El CI 74192 es un contador década que cuenta de forma ascendente o descendente dependiendo de la entrada de reloj que se utilice.

10.29. Listar las salidas BCD del contador CI 74192 después de cada uno de los pulsos de reloj de entrada mostrados en la Figura 10.16.

Solución:

Acudir a las formas de onda de la Figura 10.14. Las salidas BCD del contador CI 74192 de la Figura 10.16 son:

pulso a = 0000 (la entrada de borrado anula a las demás entradas) pulso b = 0001 (pulsada entrada de cuenta ascendente) pulso e = 0010 (cuenta ascendente) pulso d = 0101 (activada entrada de carga con un BAJO; el 0101 de la entrada de datos se carga en el

contador) pulso e = O 100 (pulsada entrada de cuenta descendente) pulso .r = 0011 (cuenta descendente) pulso g = 0010 (cuenta descendente) pulso h = 0001 (cuenta descendente) pulso i = 0000 (cuenta descendente) pulso j = 1001 (la cuenta descendente del contador vuelve al 1001 BCD) pulso k = 1000 (pulsada entrada de cuenta descendente) pulso 1= 0111 (cuenta descendente) pulso m = 1000 (pulsada entrada de cuenta ascendente) pulso n = 1001 (cuenta ascendente) pulso o = 0000 (la entrada de borrado anula a las demás entradas)

10.30. Se dice que los contadores se conectan en ___ (cascada, paralelo) cuando la salida de arrastre de un contador CI 74192 se conecta a la entrada de reloj del siguiente Cl.

Solución:

Cuando la salida de arra~tre de un CI 74192 se conecta a la entrada CLK del siguiente CI, se dice que los contadores están en cascada.


Entradas {¿de datos 1-----

1 -1.-0b

CONTADORES 277

lndicadoresde salida BCD

A ContadorB reversible QDe BCDD

Carga

CLK

Qcl------'

QBI--------'

QAf--------J

Descendente CLK Préstamo

Arrastre,.---tCLR(74192)______________~ Il

EntradasFigura 10.16. Problema del tren de pulsos del contador reversible.

dente,10.31.. El CI 7493 es un contador (de rizado, síncrono).

Solución:El CI 7493 es un contador de rizado.

o de la 10.32. Las entradas de reset (MR¡ y MR2) en el CI 7493 son entradas activas en (ALTA,BAJA).

Solución:Véase la tabla de modo de la Figura 1O.15c. El CI 7493 tiene las entradas activas en ALTA.

10.33. Listar la salida binaria del contador C17493, después de la entrada de cada uno de los pulsosde reloj de la Figura 10.17.

Solución:Acudir a la Figura 10.15. Las salidas binarias del contador CI 7493 mostrado en la Figura 10.17 son:

pulso a = 0000 (reset) pulso d = 0011 (cuenta ascendente) pulso g = 0110 (cuenta ascendente)pulso b = 0001 (cuenta ascendente) pulso e = 0100 (cuenta ascendente) pulso h = 0111 (cuenta ascendente)pulso c = 0010 (cuenta ascendente) pulso f = 0101 (cuenta ascendente) pulso i = 1000 (cuenta ascendente)

+5 V

EntradasReloj

CPo142MR

3 MR____________ o ~

astre

Salidabinaria

Con-tador7493

Q II3 8

Q2 .Q¡1-9 --J

Qor-I-=.2 -t--------'

'ce queFigura 10.17. Problema del tren de pulsos del contador.

~

11

En'"d., {: de datos 1

W 1 l..-0

b

Descendente

° (¡ Entradas

CONTADORES 277

A Contador B reversible QD e BCD Qc D

Q8

CLK QA

CLK

CLR (74192)


Préstamo

Arrastre

Figura 10.16. Problema del tren de pulsos del contador reversible.

10.31.. El el 7493 es un contador ___ (de rizado, síncrono).

Solución:

El CI 7493 es un contador de rizado.

10.32. Las entradas de reset (MR¡ y MR2 ) en el el 7493 son entradas activas en ___ (ALTA, BAJA).

Solución:

Véase la tabla de modo de la Figura 1O.15c. El CI 7493 tiene las entradas activas en ALTA.

10.33. Listar la salida binaria del contador el 7493, después de la entrada de cada uno de los pulsos de reloj de la Figura 10.17.

Solución:

Acudir a la Figura 10.15. Las salidas binarias del contador CI 7493 mostrado en la Figura 10.17 son: pulso a = 0000 (reset) pulso d = 0011 (cuenta ascendente) pulso g = 0110 (cuenta ascendente) pulso b = 0001 (cuenta ascendente) pulso e = 0100 (cuenta ascendente) pulso h = 0111 (cuenta ascendente) pulso c = 0010 (cuenta ascendente) pulso f = 0101 (cuenta ascendente) pulso i = 1000 (cuenta ascendente)

Entradas Reloj

____________ o ________ ~r¡_

CPo 14 2

MR

3 MR

+5 V

Contador 7493

CPI GND

10

Q 11

Salida binaria

3 8 Q2 . Q¡1-'9 ____ -J

Qo 12

Figura 10.17. Problema del tren de pulsos del contador.



10.34. El contador CI7493 de la Figura 10.17 está en el modo de durante el pulso de reloj a.Solución:

El CI 7493 de la Figura 10.17 está en el modo de reset durante el pulso de reloj a.

1 1

2 1

10.35. El contador CI 7493 de la Figura 10.17 está en el modo de durante el pulso de reloj b.

Solución:El el 7493 de la Figura 10.17 está en el modo de cuenta durante el pulso de reloj b.

13 2

12 2

10.6. CONTADORES CON CI CMOS

Existen comercialmente diversos contadores construidos como CI con tecnología CMOS. Enesta sección se estudian dos contadores construidos como circuitos integrados con tecnologíaCMOS. El primero es un sencillo contador de rizado y el segundo un contador reversiblesíncrono preinicializable más sofisticado.

Los datos de los fabricantes para el primer contador CMOS se reproducen en laFigura 10.18. Un diagrama lógico (que el fabricante denomina diagrama de funciones) semuestra en la Figura 10.18a para el CI CMOS 74HC393 doble contador binario de rizadode 4 bits. En la Figura 1O.18c se muestra un diagrama lógico más detallado de cada contadorde rizado de 4 bits. Observar el uso de flip-flops T. Las entradas de reloj (1CP y 2CP) sondisparadas por flanco en la transición del nivel ALTO al BAJO del pulso de reloj comoindica la tabla de descripción de patillas de la Figura 1O.18b. Las patillas de reset (lMR y2MR) del maestro en el contador 74HC393 son entradas activas en el nivel ALTO. Lassalidas del flip-flop del contador se etiquetan desde Qo hasta Q3, siendo Qo el LSB, mientrasque Q3 contiene el MSB del número binario de 4 bits. El doble contador binario de 4 bits74HC393 está empaquetado en un CI DIP de 14 patillas, como se ilustra en la Figura 10. 18d.El contador 74HC393 requiere una fuente de alimentación de 5 V de,

El segundo contador CMOS a estudiar es el CI 74HC193, contador reversible sincronode 4 bits preinicializable. Detalles del contador 74HC193 se encuentran en las hojas dedatos del fabricante en la Figura 10.19. Un diagrama de funciones y la tabla de descripciónde patillas del contador 74HC193 se muestran en la Figura 10.19a, by c. El contador 74HC193tiene dos entradas de reloj disparadas por flanco (CPu y CPD) que operan en la transicióndel nivel BAJO al ALTO del pulso de reloj. Una entrada de reloj se usa para la cuentaascendente (CPu), mientras que la otra se usa para la cuenta descendente (CPD). Cuando seusa la entrada (CPu) de cuenta ascendente para implementar un contador ascendente, lapatilla (CPD) de la cuenta descendente debe conectarse al nivel ALTO o + 5 V.

Una tabla de verdad que detalla los modos de operación del contador CMOS 74HC193se da en la Figura 10.19d. El modo reset borra asíncronamente las salidas (Q3, Q2, Q¡ y Qo)al binario 0000. La patilla de reset (MR) es una entrada activa en el nivel ALTO queelimina las demás entradas (tales como la de carga, cuenta y datos). La entrada de reset(MR) se activa con un nivel ALTO de corta duración en la parte izquierda del diagrama deformas de onda de la Figura 10.1ge cuando pone todos los flip-flops a O. Las entradas decarga en paralelo en el contador CI 74HC193 incluyen las cuatro patillas de datos (Do a D3)y la patilla de carga en paralelo (PL). Las entradas de carga en paralelo se utilizan parapreinicializar el contador a cualquier cuenta de 4 bits. En el diagrama de la Figura 1O.1ge

Figlnes

se rla oDI(Figal raseeDurlas I

utilibitsy pconalin


10.34. El contador el 7493 de la Figura 10.17 está en el modo de _ _ durante el pulso de reloj a.

Solución:

El Cl 7493 de la Figura 10.17 está en el modo de reset durante el pulso de reloj a.

10.35. El contador CI 7493 de la Figura 10.17 está en el modo de __ durante el pulso de reloj b.

Solución:

El el 7493 de la Figura 10.17 está en el modo de cuenta durante el pulso de reloj b.

10.6. CONTADORES CON CI CMOS

Existen comercialmente diversos contadores construidos como CI con tecnología CMOS. En esta sección se estudian dos contadores construidos como circuitos integrados con tecnología CMOS. El primero es un sencillo contador de rizado y el segundo un contador reversible síncrono preinicializable más sofisticado.

Los datos de los fabricantes para el primer contador CMOS se reproducen en la Figura 10.18. Un diagrama lógico (que el fabricante denomina diagrama de funciones) se muestra en la Figura 10.18a para el CI CMOS 74HC393 doble contador binario de rizado de 4 bits. En la Figura 1O.18c se muestra un diagrama lógico más detallado de cada contador de rizado de 4 bits. Observar el uso de flip-flops T. Las entradas de reloj (1 CP y 2CP) son disparadas por flanco en la transición del nivel ALTO al BAJO del pulso de reloj como indica la tabla de descripción de patillas de la Figura 1O.18b. Las patillas de reset (lMR y 2MR) del maestro en el contador 74HC393 son entradas activas en el nivel ALTO. Las salidas del flip-flop del contador se etiquetan desde Qo hasta Q3, siendo Qo el LSB, mientras que Q3 contiene el MSB del número binario de 4 bits. El doble contador binario de 4 bits 74HC393 está empaquetado en un CI DIP de 14 patillas, como se ilustra en la Figura 10. 18d. El contador 74HC393 requiere una fuente de alimentación de 5 V dc.

El segundo contador CMOS a estudiar es el CI 74HC193, contador reversible síncrono de 4 bits preinicializable. Detalles del contador 74HC193 se encuentran en las hojas de datos del fabricante en la Figura 10.19. Un diagrama de funciones y la tabla de descripción de patillas del contador 74HC193 se muestran en la Figura 10. 19a, by c. El contador 74HC193 tiene dos entradas de reloj disparadas por flanco (CPu y CPD ) que operan en la transición del nivel BAJO al ALTO del pulso de reloj. Una entrada de reloj se usa para la cuenta ascendente (CPu), mientras que la otra se usa para la cuenta descendente (CPD ). Cuando se usa la entrada (CPu) de cuenta ascendente para implementar un contador ascendente, la patilla (CPD ) de la cuenta descendente debe conectarse al nivel ALTO o + 5 V.

Una tabla de verdad que detalla los modos de operación del contador CMOS 74HC193 se da en la Figura 10. 19d. El modo reset borra asíncronamente las salidas (Q3, Q2, Q¡ y Qo) al binario 0000. La patilla de reset (MR) es una entrada activa en el nivel ALTO que elimina las demás entradas (tales como la de carga, cuenta y datos). La entrada de reset (MR) se activa con un nivel ALTO de corta duración en la parte izquierda del diagrama de formas de onda de la Figura 10.1ge cuando pone todos los flip-flops a O. Las entradas de carga en paralelo en el contador CI 74HC193 incluyen las cuatro patillas de datos (Do a D3)

y la patilla de carga en paralelo (PL). Las entradas de carga en paralelo se utilizan para preinicializar el contador a cualquier cuenta de 4 bits. En el diagrama de la Figura 1O.1ge


de reloj a.

de reloj b.

ansicióna cuentaando se

dente, la

4HC193QI y Qo)TO quede resetama de

radas deo a D3)

an paraa 1O.1ge

CONTADORES 279

lQo 3-1 lep Contador lQ) 4

binariode rizado lQ2 52 lMR de 4 bits lQ) 6

2Qo 112ep13 Contador 2Q) 10

binariode rizado 2Q2 912 2MR de 4 bits 2Q) 8

PATILLAS NUM. SIMBOLO NOMBRE y FUNCION

l. 13 ICP,2CP entradas de reloj (ALTA a BAJA, disparada por flanco)2, 12 IMR,2MR entradas asíncronas de reset maestro (activas en ALTA)3,4,5,6 IQo a lQ) salidas del flip-flop11, 10,9,8 2Qo a 2Q)7 GND tierra (O V)14 Vcc tensión de alimentación positiva

lep 14 Vcc

1MR 2 13 2epn en laiones) se 1Qo 3 12 2MR

e rizado ep1Q) 4 393

contador11 2Qo

CP) son 1Q2 5 10 2Q)oj como MR

(lMR Y (/1Q3 6 9 2Q2

TO. Las Qo Q) Q2 Q3 GND 7 8 2Q}mientrasde 4 bits (c) (d)

1O.l8d.

DESCRIPCION DE PATILLAS

(a) (b)

Figura 10.18. el eMOS doble contador binario de 4 bits (74He393). (a) Diagrama de funcio-nes. (b) Descripción de patillas. (e)Diagrama lógico detallado. (d) Diagrama de patillas. (Cortesía

de Signetics Corporation.)

se muestra una secuencia de preinicializacion y PL activado con un nivel BAJO. Durantela operación de carga en paralelo, la información binaria de las entradas de datos (D3, D2,DI Y Do) es transferida asíncronamente a las salidas (Q3, Q2, QI y Qo). En este ejemplo(Fig. 1O.1ge), el binario 1101 se carga en el contador. La entrada de reset (MR) debe estaral nivel BAJO durante la operación de carga en paralelo. Secuencias típicas de cuentaascendente y descendente se muestran en el diagrama de formas de onda de la Figura 10.1ge.Durante las secuencias de cuenta ascendente y descendente, pueden observarse las salidas delas operaciones de arrastre (TCu) y préstamo (TCD). Estas salidas de arrastre y préstamo seutilizan cuando se conectan en cascada contadores (para obtener dispositivos de 8, 12 ó 16bits) bien como contadores ascendentes o descendentes. Observar que las salidas de arrastrey préstamo (TCu y TCD) generan un pulso negativo para un arrastre o un préstamo. Elcontador 74HC193 está ubicado en un DIP de 16 patillas y opera con una fuente dealimentación de 5 V de.



1I

(a)

D, Vcc

Q, Do

Qo MR

Ten

CP(" Tel,

Q, Pi

Q, D,

, GND D,

7Z83712

(e)

DESCRIPClON DE PATILLAS

PATILLAS NUM. SIMBOLO

3. 2.6.7 QOaQ.l4 CPnS CP,8 GND11 Pi

12 Tct

13 Ten

14 ,HR

15, 1. 10,9 Do3 o,16 V("(

.• BAJA a ALTA. disparada por flanco

NOMBRE Y FUNCION

salidas del flip-flopentrada de reloj de cuenta descendente"entrada de reloj de cuenta ascendente"tierra (O V)entrada astncrona de carga paralelo (activa enBAJO)terminal de salida de cuenta ascendente(arrastre) (activa en BAJA)terminal de salida de cuenta descendente(préstamo) (activa en BAJA)entradas asíncronas de reset maestro (activa enALTA)entradas de datostensión de alimentación positiva

10.3

10.3

(b)

ENTRADAS SALIDAS

MODO DE OPERACION MR PL CP(" CPJ) Do D, D, D, Qo Q, Q, Q, TCc-Ten

rcsct (borrado) H X X L X X X X L L L L H LH X X H X X X X L L L L H H

L L X L L L L L L L L L H L

carga paralela L L X H L L L L L L L L H HL L L X H H H H H H H H L HL L H X H H H H H H H H H H

cuenta ascendente L H T H X X X X cuenta ascendente H' H

cuenta descendente L H H T X X X X cuenta descendente H H"

10.:

10.:

*7I1 = CPt en terminal de cuenta ascendente (HHHH)**TC/I = CP" en terminal de cuenta descendente (LLLL)

H = nivel de tensión ALTOL = nivel de tensión BAJOX = irrelevantet = transiciones de reloj BAJA a ALTA

(d)

lOAMR"I -.fl~ _(1) Borrado (olear) anula carga. datos y entra-

das de control.(2) En cuenta ascendente la entrada de reloj

de cuenta descendente (CP/~ debe estar enALTO. en cuenta descendente la entradade reloj de cuenta ascendente (CPc) debeestar en ALTA.

.-+-+-+-+1 _

:~ -+-+-+--+~ == == == == == == == == == == == := == == == == == ==r++-+-+- - - - - - - - - - - - - - - - --r------------------0+-1--+1== = = == = ==== = = = = = = =

Q,

Q,

Secuencia1O.~Borrado (salidas de rcset a cero);

carga (preset) el binano trece;cuenta ascendente a catorce, quince

terminal cuenta ascendente, cero, uno ydos;

cuenta descendente a uno, ceroterminal de cuenta descendente quince,catorce y trece

10.'

Q, --

Té"-+-1-+-1--+---,

(BORRADO)

13 O 15 14 13CUENTA

DESCENDENTE

(e)

14 15 OCUENTA

ASCENDENTE

Figura 10.19. el eMOS (74He193) contador reversible síncrono preinicializable de 4 bits,(a) Diagrama de funciones, (b) Descripciones de patillas, (e)Diagrama de patillas. (d) Tabla de

verdad, (e) Borrado, preset y secuencia de cuenta, (Cortesía de Signetics Corporation.)

..http://gratislibrospdf.com/

e 4 bits.Tabla detion.)

CONTADORES 281

PROBLEMAS RESUELTOS

10.36. Acudir a la Figura 10.18. El CI74HC393 contiene (uno, dos, cuatro) contadoresbinarios (de rizado, síncronos) de 4 bits en un único encapsulamiento DIP.

Solución:El CI 74HC393 contiene dos contadores de rizado binarios de 4 bits.

10.37. Acudir a la Figura 10.18. Las entradas de reloj a los contadores 74HC393 son disparadas por___ (flanco, nivel) en el flanco (ALTO a BAJO, BAJO a ALTO) del pulso de reloj.

Solución:Véase Figura 10.18b. Las entradas de reloj a los contadores 74HC393 son disparadas por flanco en el

flanco ALTO a BAJO del pulso de reloj.

10.38. Acudir a la Figura 10.18. Cada contador CI 74HC393 contiene (tres flip-flops D, cuatroflip-flops T).

Solución:Véase Figura 10.18c. Cada contador del CI 74HC393 contiene cuatro flip-flops.

10.39. Acudir a la Figura 10.18. Las patillas de reset del contador 74HC393 son entradas activas enel nivel __ (ALTO, BAJO).

Solución:Véase Figura 1O.18b. Las patillas de reset (lMR y 2MR) del contador 74HC393 son entradas activas en

el nivel ALTO.

10.40. Acudir a la Figura 10.18. La secuencia normal de cuenta de un contador de 4 bits (74HC393)iría de 0000 hasta en binario.

Solución:La secuencia normal de cuenta del contador de 4 bits (74HC393) iría de 00002 a 11112, y con los pulsos

de reloj se seguiría realizando el ciclo 0000, 000 1, etc.

10.41. Dibujar las conexiones del contador binario para que opere como un contador década (mod-IO).Usar un contador 74HC393 de 4 bits y una puerta AND de dos entradas.

Solución:Un método de convertir un contador binario de 4 bits en un contador década usando el CI 74HC393 se

muestra en la Figura 10.20.

10.42. El Cl74HCI93 se describe como un contador reversible síncrono preinicializable de _(4, 8) bits fabricado utilizando tecnología (TTL, CMOS).

Solución:El CI 74HCI93 se describe como un contador reversible síncrono preinicializable de 4 bits fabricado

utilizando tecnología CMOS.

10.43. Acudir a la Figura 10.19. ¿Por qué el contador 74HC193 tiene dos entradas de reloj?

Solución:El contador 74HCI93 tiene las entradas de reloj CPu (cuenta ascendente) y CPD (cuenta descendente).

La patilla CPu se utiliza si el diseño necesita un contador ascendente o la entrada CPD cuando se estáutilizando un contador descendente. Las dos entradas de reloj hacen al contador 74HCI93 un CI más-versátil.

..

CONTADORES 281

PROBLEMAS RESUELTOS

10.36. Acudir a la Figura 10.18. El Cl74HC393 contiene ___ (uno, dos, cuatro) contadores binarios ___ (de rizado, síncronos) de 4 bits en un único encapsulamiento DIP.

Solución:

El CI 74HC393 contiene dos contadores de rizado binarios de 4 bits.

10.37. Acudir a la Figura 10.18. Las entradas de reloj a los contadores 74HC393 son disparadas por ___ (flanco, nivel) en el flanco ___ (ALTO a BAJO, BAJO a ALTO) del pulso de reloj.

Solución:

Véase Figura 1O.18b. Las entradas de reloj a los contadores 74HC393 son disparadas por flanco en el flanco ALTO a BAJO del pulso de reloj.

10.38. Acudir a la Figura 10.18. Cada contador CI 74HC393 contiene _ __ (tres flip-flops D , cuatro flip-flops T).

Solución:

Véase Figura 10.18c. Cada contador del CI 74HC393 contiene cuatro flip-flops.

10.39. Acudir a la Figura 10.18. Las patillas de reset del contador 74HC393 son entradas activas en el nivel _ _ (ALTO, BAJO).

Solución:

Véase Figura 10.18b. Las patillas de reset (l MR y 2MR) del contador 74HC393 son entradas activas en el nivel ALTO.

10.40. Acudir a la Figura 10.18. La secuencia normal de cuenta de un contador de 4 bits (74HC393) iría de 0000 hasta ___ en binario.

Solución:

La secuencia normal de cuenta del contador de 4 bits (74HC393) iría de 00002 a 1111 2, y con los pulsos de reloj se seguiría realizando el ciclo 0000, 0001 , etc.

10.41. Dibujar las conexiones del contador binario para que opere como un contador década (mod- IO). Usar un contador 74HC393 de 4 bits y una puerta AND de dos entradas.

Solución:

Un método de convertir un contador binario de 4 bits en un contador década usando el CI 74HC393 se muestra en la Figura 10.20.

10.42. El CI 74HC 193 se describe como un contador reversible síncrono preinicializable de __ _ (4, 8) bits fabricado utilizando tecnología ___ (TTL, CMOS).

Solución:

El CI 74HCI93 se describe como un contador reversible síncrono preinicializable de 4 bits fabricado utilizando tecnología CMOS.

10.43. Acudir a la Figura 10.19. ¿Por qué el contador 74HC193 tiene dos entradas de reloj?

Solución:

El contador 74HCI93 tiene las entradas de reloj CPu (cuenta ascendente) y CPD (cuenta descendente). La patilla CPu se utiliza si el diseño necesita un contador ascendente o la entrada CPD cuando se está utilizando un contador descendente. Las dos entradas de reloj hacen al contador 74HCI93 un el másversátil.


Salida binaria+5V

8 4 2

VccQ3

ContadorQ2

CP Q¡

Qo

(74HC393)MR

GND-=-


Entrada de reloj

Figura 10.20. Circuito contador década (mod-10).

~ .10.44. Acudir a la Figura 10.19. La patilla (carga en paralelo, reset) es una entrada asíncronaactivada en el nivel ALTO que hace que la salida del contador 74HC193 se ponga a 0000cuando se activa.

Solución:La patilla de reset (MR) es una entrada asíncrona activa en el nivel ALTO que hace que la salida del

contador 74HCI93 se ponga a 0000 cuando se activa.

10.45. Dibujar un contador mod-6 que tenga la secuencia de cuenta 001, 010, 011, 100, 101, 110,001, 010, etc. Este es el tipo de contador que puede utilizarse para simular el papel de undado en un juego de dados. Utilizar el CI 74HC193 y una puerta NAND de tres entradas.


10.46. Acudir a la Figura 10.22. En este circuito el CI 74HC193 tiene conexiones para que funcionecomo un contador mod- (número).

Solución:El CI 74HCI93 tiene conexiones para que funcione como un contador mod-1O (década) en el circuito

de la Figura 10.22.

1

10.47. Acudir a la Figura 10.22. Listar el modo de operación durante cada pulso a af (Usar respuestascarga en paralelo, cuenta ascendente o cuenta descendente.)

Solución:pulso a = carga en paralelopulsos b a J = cuenta ascendente


asíncronaga a 0000

la salida del

, 101, 110,pel de untradas.

e funcione

n el circuito

respuestas

v

J

CONTADORES 283

4 2+5V

I

Entradas

Contador

o D,

----IDo

+5V---O CPDReloj(74HC193)

MR GND

,Figura 10.21. Un circuito contador mod-6 (cuenta de 1 a 6).

Salida binaria+5V8 4 2

~ PLVcc- Q3

O D3 Contador

DzQz

Entradas DI QI

Do Qo

+5V CPD

(74HC193)~ CPu

MR GND

-=-




10.48. Acudir a la Figura 10.22. Listar la salida binaria del contador 74HCl93 después de cada pulsoaaf.

Solución:

La salida binaria del contador década de la Figura 10.22 después de cada pulso es como sigue:

pulso a = 0111 (carga en paralelo a 0111)pulso b = 1000pulso e = 1001pulso d = 0000 (reset a 0000)pulso e = 000 Ipulso f = 0010

10.7. DIVISION DE FRECUENCIA: EL RELOJ DIGITAL

La idea de utilizar un contador para dividir frecuencias se introdujo en la Sección 10.2. Semencionó que para el contador de 4 bits de la Figura 10.2a la salida A se podría considerar

SALIDA

Horas Minutos Segundos

60 Hz.

1/ 11 • O /1 • /1 /1el -, • L1 o • o oLt t t t t tDecodificador/ Decodificador / Decodificador/

excitador excitador excitador

t t t t t tAcumulador Acumulador Acumulador

de cuenta de cuenta de cuenta0-23 O-59 O-59

I pulso/ I pulso/ l pulso/hora minuto segundo

Divisores de frecuencia

RADAS

I Divide Segundos Divide Dividepor 60 por 60 Minutos por 60 Horas

~I ~~

ENT

~2:a------~Cerrado = inicialización ascendente rápida

Figura 10.23. Diagrama de bloques de un reloj digital (Roger L. Tokhelm, Digital Electronics,3." ed., McGraw-Hill, Nueva York, 1990.)

cc19pl

Edielc(diu

61PlZ,61oP

c(SIP

\•


\,¿.

a pulso

0.2. Sesiderar

ronics.

----~--~~~~~~----------------------------------------------------------~CONTADORES 285

como una salida dividida por 2, porque divide por 2 la frecuencia del reloj de entrada. Deigual forma, B (Fig. 10.2) puede servir como salida dividida por 4, C es una salida divididapor 7 y D es una salida cuya frecuencia aparece dividida por 16.

En la Figura 10.23 se esboza un sistema digital que hace uso extensivo de contadores.El reloj digital utiliza los contadores como divisores de frecuencia (véase la sección interiorde la figura). Todos los contadores de la Figura 10.23 se utilizan como acumuladores decuentas. La tarea de los acumuladores de cuentas es contar los pulsos de entrada y sirvecomo memoria, temporalmente, mientras se pasa la hora actual, a través de los decodifica-dores, a los visualizadores de hora. El diagrama de bloques de la Figura 10.23 representaun reloj digital de 24 horas y 6 dígitos.

La entrada a los divisores de frecuencia de la Figura 10.23 es una onda cuadrada de60 Hz. Los bloques «divide por 60» pueden construirse utilizando un contador «dividepor 6» conectado a un contador «divide por 10». Un diagrama de bloques de esta organi-zación se da en la Figura 10.24a. El contador divide por 6, a la izquierda, transforma los60 Hz en 10 Hz. El contador divide por 10, a la derecha, transforma los 10 Hz en 1 Hz,o 1 pulso por segundo. En la FiguralO.24b se muestra implementado el bloque dividepor 60, utilizando el 7493.

El contador divide por 10 de la Figura 1O.24b se implementa haciendo primero unaconexión externa entre Qo y CP,. Esto convierte el el 7493 en un contador binario de 4 bits.Segundo, el el debe convertirse en una década o contador en mod-l0, para ello hay queponer las salidas del contador a ° cuando aparezca por primera vez el binario 1010. La

. \

+por 60

Contador-i- por 10 1Hz IL••• .1lI1I1M..

60 HzContador ..n.nJ'1..

+por 610Hz

(a) Diagramas de bloque+5 V +5 V

Salida

Entrad

15 15Vcc Q3

11 10 Hz 14CPo

Vcc Q3 11a 8

Q2>-- -e-por 10.nnn.. 1 _ -;.-por 6 Q¡ ~CP¡2 ~MR Q---.-1 MR (7493) 3 ¡ (7493) o

¡ r--- MR2...lMR 'TI>CP¡ GND2GND.lO ~O

1Hz

60 Hz

(b) Construcción de un diagrama utilizando contadores 7493

Figura 10.24. Contador divide por 60.



puesta a O se hace conectando las salidas Q3 y Q¡ a las dos entradas de reset del C17493.Cuando Q3 = Q¡ = nivel ALTO, las salidas del contador se ponen a O.

El contador divide por 6 de la Figura 1O.24b se conecta como la unidad de la Figura 10.8.El primerflip-flop del CI7493 no se utiliza, por ello, CP¡ se convierte en la entrada de relojdel contador divide por 6.

Los acumuladores de cuentas de O a 59, del diagrama de bloques, del reloj digital de laFigura 10.23, son realmente dos contadores. Un diagrama de bloques que muestra másdetalles de la sección visualizadores/decodificadores/acumuladores de la cuenta de segundosaparece en la Figura 10.25. Se necesita un contador década (mod-lO) para acumular lasunidades (1) de los segundos. Este contador década está controlado directamente por lasalida del primer divisor de frecuencia de divide por 60. Como el contador década hacesecuencias de 9 a O, genera un pulso «de arrastre» que se envía a las decenas (10) delcontador mod-6 de segundos. Los decodificadoresjexcitadores sirven para decodificar lasalida BCD al visualizador de siete segmentos.

Los acumuladores de las cuentas de los minutos y de las horas de la Figura 10.23 estánconectados de forma análoga. al acumulador de los segundos. El acumulador que cuenta

Acumuladoresde cuenta

Decenas

Segundos

Unidades

I I

'-'Decodi-íicador/

excitador

Decodi-ficador/

excitador

421

Contadormod-6

CLK

842 I

Contadordécada

CLK

I pulso/

10 segundosJ""'l...J""L

Del divisor de frecuencia _--------- ....•I pulso/segundo

4JJ •

losseguyur

10.4'

10.5

10.5

•

10.5

Figura 10.25. Diagrama de bloques detallado del acumulador de la cuentade segundos del reloj digital.

10.5


puesta a O se hace conectando las salidas Q3 y Q¡ a las dos entradas de reset del C17493. Cuando Q3 = Q¡ = nivel ALTO, las salidas del contador se ponen a O.

El contador divide por 6 de la Figura 1O.24b se conecta como la unidad de la Figura 10.8. El primer flip-flop del CI7493 no se utiliza, por ello, ep¡ se convierte en la entrada de reloj del contador divide por 6.

Los acumuladores de cuentas de O a 59, del diagrama de bloques, del reloj digital de la Figura 10.23, son realmente dos contadores. Un diagrama de bloques que muestra más detalles de la sección visualizadores/decodificadores/acumuladores de la cuenta de segundos aparece en la Figura 10.25 . Se necesita un contador década (mod-lO) para acumular las unidades (1) de los segundos. Este contador década está controlado directamente por la salida del primer divisor de frecuencia de divide por 60. Como el contador década hace secuencias de 9 a O, genera un pulso «de arrastre» que se envía a las decenas (lO) del contador mod-6 de segundos. Los decodificadores/excitadores sirven para decodificar la salida BCD al visualizador de siete segmentos.

Los acumuladores de las cuentas de los minutos y de las horas de la Figura 10.23 están conectados de forma análoga . al acumulador de los segundos. El acumulador que cuenta

Acumuladores de cuenta

Decenas

1 ,

1_'

Decodificador/

excitador

Contador mod-6

Segundos

I pulso/ 10 segundos ·

Unidades

1 I I I

Decodificador/

excitador

Contador década

CLK

J'""'l.J""'L Del divisor de frecuencia _---------....1

I pulso/segundo

Figura 10.25. Diagrama de bloques detallado del acumulador de la cuenta de segundos del reloj digital.


7493.

10.8.reloj

de lamásndosr lasor lahace) delar la

estánenta

- ---------------------------------------------------------------------------------~CONTADORES 287

los minutos consta de una década y un contador en mod-6 (como el acumulador desegundos). Sin embargo, el acumulador que cuenta las horas debe constar de una décaday un contador mod-3 (o contador mod-2 para un reloj de 12 horas).

PROBLEMAS RESUELTOS

10.49. El bloque divide por 60 del reloj digital de la Figura 10.23 podría construirse utilizandodos o

Solución:Véase Figura 10.24. El bloque divide por 60 de la Figura 10.23 podría construirse utilizando dos conta-

dores.

10.50. El acumulador de las cuentas de O a 59 del reloj digital de la Figura 10.23 podría construirseutilizando .

Solución:Véase Figura 10.25. El acumulador de cuenta de O a 59 mostrado en la Figura 10.23 podría construirse

utilizando dos contadores.

10.51. Dibujar un diagrama de contadores, década y mod-6, conectados para formar el acumuladorde cuentas, mostrado en la Figura 10.25. Utilizar dos el 7493.


Contadormod-6(7493)

CP¡

Contadordécada(7493)

MR --MR 2ICPOCP¡¡

~Arrastre

Vcc = patilla 5GND = patilla 10 Entrada ----....J

Figura 10.26. Conexiones del circuito acumuladorde las cuentas de O a 59.

10.52. Dibujar el diagrama del divisor de frecuencia divide por 60 mostrado en la Figura 10.23.Utilizar dos el 7493.

Solución:Véase Figura 10.24b.

10.53. ¿Por qué se utiliza la patilla CP, del el 7493 como entrada de reloj del contador divide por 6,mientras que el contador década utiliza la patilla CPo como entrada de reloj?

CONTADORES 287

los minutos consta de una década y un contador en mod-6 (como el acumulador de segundos). Sin embargo, el acumulador que cuenta las horas debe constar de una década y un contador mod-3 (o contador mod-2 para un reloj de 12 horas).

PROBLEMAS RESUELTOS

10.49. El bloque divide por 60 del reloj digital de la Figura 10.23 podría construirse utilizando dos ___ o

Solución:

Véase Figura 10.24. El bloque divide por 60 de la Figura 10.23 podría construirse utilizando dos contadores.

10.50. El acumulador de las cuentas de O a 59 del reloj digital de la Figura 10.23 podría construirse utilizando ___ .

Solución:

Véase Figura 10.25. El acumulador de cuenta de O a 59 mostrado en la Figura 10.23 podría construirse utilizando dos contadores.

10.51. Dibujar un diagrama de contadores, década y mod-6, conectados para formar el acumulador de cuentas, mostrado en la Figura 10.25. Utilizar dos el 7493.

Solución:

Véase Figura 10.26.

Contador mod-6 (7493)

Vcc = patilla 5 GND = patilla 10

Arrastre

8 4 2

Contador década (7493)

MR - -MR 2ICPOCP¡

¡

~

Entrada ___ --...J

Figura 10.26. Conexiones del circuito acumulador de las cuentas de O a 59 .

10.52. Dibujar el diagrama del divisor de frecuencia divide por 60 mostrado en la Figura 10.23. Utilizar dos el 7493.

Solución:

Véase Figura 10.24b.

10.53. ¿Por qué se utiliza la patilla CP I del el 7493 como entrada de reloj del contador divide por 6, mientras que el contador década utiliza la patilla CPa como entrada de reloj?



Solución:Acudir a la Figura IO.15a. El contador divide por 6 utiliza sólo tres flip-flops JK mostrados a la derecha

de la Figura 1O.15a y utiliza la patilla CPt como entrada de reloj. El contador década utiliza los cuatro flip-flops del el 7493 y utiliza la patilla CPo como entrada de reloj.

10.(

10.(

PROBLEMAS SUPLEMENTARIOS 10.1

10.54. Un contador que cuenta de O a 4 se denomina contador mod- .Res. 5. 10.1

10.55. Dibujar un diagrama lógico de un contador de rizado de 5 bits utilizando cinco flip-flops JK.Res. Véase Figura 10.27.

10.'

Entradade reloj

J QFFI

CLK

K

J QFF2

CLK

10.

K

J QFF3

CLK

10.'

K

J QFF4

CLK

J QFF5

CLK • 10.

K K

10.Figura 10.27. Contador ascendentede rizado de 5 bits.

10.10.56. La máxima cuenta binaria de un contador de 5 bits es ~ (número binario), que es igual

a ~ en decimal.Res. (a) 1111, (b) 31.

10.57. En un contador de 4 bits, FF4 se diseña habitualmente como el contador del (LSB,MSB).Res. MSB (bit más significativo).

10.

10.58. Acudir a la Figura 10.3. En la transición H a L del pulso de reloj 8, ¿cuántos flip-flopsconmutan?Res. Los cuatro.

10,

10.59. Acudir a la Figura 10.3. En el flanco posterior del pulso de reloj 15, ¿qué flip-flop(s) conmuta(n)?Res. Sólo conmuta FFI.

10,

10.60. Acudir a la Figura 10.3. Con el pulso de reloj 16 en ALTA, ¿cuál es el estado de cada flip-flap?Res. Los cuatro flip-flops están en set (las salidas Q están en ALTA).

10


Solución:

Acudir a la Figura IO.15a. El contador divide por 6 utiliza sólo tres flip-flops JK mostrados a la derecha de la Figura 1O.15a y utiliza la patilla CPI como entrada de reloj. El contador década utiliza los cuatro flipflops del CI 7493 Y utiliza la patilla CPo como entrada de reloj.


10.54. Un contador que cuenta de O a 4 se denomina contador mod- ___ . Res. 5.

10.55. Dibujar un diagrama lógico de un contador de rizado de 5 bits utilizando cinco flip-flops JK.

Entrada de reloj

Res. Véase Figura 10.27.

J Q FFI

CLK

K

J Q FF2

CLK

K

J Q FF3

CLK

K

J Q FF4

CLK

K

J Q FF5

CLK

K

Figura 10.27. Contador ascendente de rizado de 5 bits .

10.56. La máxima cuenta binaria de un contador de 5 bits es ~ (número binario), que es igual a ~ en decimal. Res. (a) 1111 , (b) 31.

10.57. En un contador de 4 bits, FF4 se diseña habitualmente como el contador del ___ (LSB, MSB). Res. MSB (bit más significativo).

10.58. Acudir a la Figura 10.3. En la transición H a L del pulso de reloj 8, ¿cuántos flip-flops conmutan? Res. Los cuatro.

10.59. Acudir a la Figura 10.3. En el flanco posterior del pulso de reloj 15, ¿qué flip-flop(s) conmuta(n)? Res. Sólo conmuta FFl.

10.60. Acudir a la Figura 10.3. Con el pulso de reloj 16 en ALTA, ¿cuál es el estado de cada flipflop? Res. Los cuatro flip-flops están en set (las salidas Q están en ALTA).


laderechauatroflip-

ops JK.

aria

es igual

(LSB,

flip-flops

CONTADORES 289

10.61. Acudir a la Figura 10.3. Después del flanco posterior del pulso de reloj 16, la cuenta binariaes ~ (número binario) y los cuatro flip-flops están en ~ (reset, set).Res. (a) 0000, b) reset.

10.62. Acudir a la Figura 10.3. ¿Qué flip-flop afecta a FF4 y lo hace conmutar?Res. La salida Q de FF3 está conectada a la entrada CLK de FF4 y hace que conmute cuando el pulso va

del nivel ALTO al BAJO.

10.63. Acudir a la Figura 10.5. ¿Cuál es la cuenta binaria después del pulso 4?Res. 100.

10.64. Acudir a la Figura 10.5. La salida Q de FF2 irá, de nuevo, al nivel ALTO en el flanco posteriordel pulso de reloj .Res. 6.

10.65. Acudir a la Figura 10.5. La salida de FFl irá al nivel ALTO en el flanco (anterior,posterior) del pulso de reloj 5.Res. posterior.

10.66. Acudir a la Figura 10.5. Después del pulso 7, FFl está en (reset, set), FF2 en _(reset, set) y FF3 en (reset, set).Res. Todos los flip-flopsestán en set (Q = 1).

10.67. Acudir a la Figura 10.5. ¿Qué flip-flop(s) conmuta(n) en la transición H a L del pulso de reloj 7?Res. Sólo conmuta FFI.

10.68. Acudir a la Figura 10.5. La cuenta binaria después del pulso de reloj 9 será .Res. 001.

10.69. El contador (paralelo, de rizado) es un ejemplo de dispositivo síncrono.Res. paralelo.

10.70. Acudir a la Figura 10.7. El hecho de que todos los flip-flops conmuten exactamente al mismotiempo (véanse líneas sombreadas) significa que este diagrama de tiempo es para un contador___ (asíncrono, síncrono).Res. síncrono.

10.71. Acudir a la Figura 10.7. Cuando el pulso de reloj 6 está en el nivel ALTO, FFl está en modode conmutación, FF2 en modo de ~ (mantenimiento, conmutación) y FF3 en modo de~ (mantenimiento, conmutación).Res. (a) conmutación, (b) mantenimiento.

10.72. El contador (paralelo, de rizado) es el dispositivo más complicado.Res. paralelo.

10.73. El bloque básico para construir circuitos lógicos combinacionales es la puerta. El bloque básicopara construir circuitos lógicos secuenciales es el .Res. flip-flop.

10.74. Acudir a la Figura 10.28. La entrada de borrado (o reset) en el contador se activa por un nivel__ (ALTO, BAJO).

CONTADORES 289

10.61. Acudir a la Figura 10.3. Después del flanco posterior del pulso de reloj 16, la cuenta binaria es ~ (número binario) y los cuatro flip-flops están en ~ (reset, set). Res. (a) 0000, b) reset.

10.62. Acudir a la Figura 10.3. ¿Qué flip-flop afecta a FF4 y lo hace conmutar? Res. La salida Q de FF3 está conectada a la entrada CLK de FF4 y hace que conmute cuando el pulso va

del nivel ALTO al BAJO.

10.63. Acudir a la Figura 10.5. ¿Cuál es la cuenta binaria después del pulso 4? Res. 100.

10.64. Acudir a la Figura 10.5. La salida Q de FF2 irá, de nuevo, al nivel ALTO en el flanco posterior del pulso de reloj ___ . Res. 6.

10.65. Acudir a la Figura 10.5. La salida de FFl irá al nivel ALTO en el flanco ___ (anterior, posterior) del pulso de reloj 5. Res. posterior.

10.66. Acudir a la Figura 10.5. Después del pulso 7, FF l está en ___ (reset, set), FF2 en __ _ (reset, set) y FF3 en ___ (reset, set). Res. Todos los flip-flops están en set (Q = 1).

10.67. Acudir a la Figura 10.5. ¿Qué flip-flop(s) conmuta(n) en la transición H a L del pulso de reloj 7? Res. Sólo conmuta FFl.

10.68. Acudir a la Figura 10.5. La cuenta binaria después del pulso de reloj 9 será ___ . Res. 001.

10.69. El contador ___ (paralelo, de rizado) es un ejemplo de dispositivo síncrono. Res. paralelo.

10.70. Acudir a la Figura 10.7. El hecho de que todos los flip-flops conmuten exactamente al mismo tiempo (véanse líneas sombreadas) significa que este diagrama de tiempo es para un contador ___ (asíncrono, síncrono). Res. síncrono.

10.71. Acudir a la Figura 10.7. Cuando el pulso de reloj 6 está en el nivel ALTO, FFl está en modo de conmutación, FF2 en modo de ~ (mantenimiento, conmutación) y FF3 en modo de ~ (mantenimiento, conmutación). Res. (a) conmutación, (b) mantenimiento.

10.72. El contador ___ (paralelo, de rizado) es el dispositivo más complicado. Res. paralelo.

10.73. El bloque básico para construir circuitos lógicos combinacionales es la puerta. El bloque básico para construir circuitos lógicos secuenciales es el _ _ _ . Res. flip-flop .

10.74. Acudir a la Figura 10.28. La entrada de borrado (o reset) en el contador se activa por un nivel __ (ALTO, BAJO).



Res. La entrada de borrado en el contador de la Figura 10.28 se activa por un nivel BAJO o O lógico. Estose simboliza por el circulito en la entrada de borrado.

10.

10.75. Listar la salida binaria del contador ascendente década después de cada uno de los pulsos dereloj mostrados en la Figura 10.28.

Res. pulso a = 0000 pulso e = 0010 pulso e = 0100 pulso 9 = 0110 pulso i = 1000pulso b = 0001 pulso d = 0011 pulso f = 0101 pulso h = 0111 pulso j = 1001

10.76. Suponer que el contador de la Figura 10.28 es un contador descendente mod-16. Listar lasalida binaria después de cada pulso de reloj.Res. pulso a = 0000 pulso e = 1110 pulso e = 1100 pulso 9 = 1010 pulso i = 1000

pulso b = 1111 pulso d = 1101 pulso f = 1011 pulso h = 1001 pulso j = 0111 .

Salida binaria

Con- QoR loi tador Q L-_-'a --, e OJ c r

~ CLKQof-----..JQIII- ..J

10.

Figura 10.28. Problema del tren de pulsos del contador. •10.77. Dibujar un diagrama lógico del contador ascendente de rizado mod-12 utilizando cuatro

flip-flops JK (con entradas de borrado) y una puerta NANO de dos entradas.Res. Véase Figura 10.29.

J Q J Q J Q J Q Salida binaria

Entrada FFl FF2 FF3 FF4

de reloj CLK CLK CLK CLK

K CLR KCLR KCLR KCLR

Reset 10,

Figura 10.29. Contador ascendente de rizado mod-12.


cuatroEntradas r A Conta-

B dar re- Qf)de datos O e versible Q

W ~o D BCD e

Carga QJJ~CendCn!e

CLK Q.•Descendente

~ CLK Préstamo

f\SCLR Arrastre

fll (74192)

Entradas

gico.Esto

ulsos de

000001

Listar la

CONTADORES 291

10.78. Dibujar un diagrama lógico para un contador de rizado divide por 5 utilizando tres flip-flopsJK (con entradas de borrado) y una puerta NANO de dos entradas. Mostrar la entrada de relojy sólo la salida divide por 5.Res. Véase Figura 10.30.

J Q J Q J QSalida

FFI FF2 FF3divide por 5

Entrada CLK CLK CLKde reloj

KCLR KCLR KCLR

Figura 10.30. Contador de rizado divide por 5.

10.79. Acudir a la Figura 10.31. La entrada de borrado (eLR) del contador el 74192 es una entradaactiva en (ALTA, BAJA).Res. ALTA.

Indicadoresde salida BCD

Figura 10.31. Problemadel tren de pulsos del contador.

10.80. Listar las salidas BeD del contador el 74192mostrados en la Figura 10.31.Res. pulso a = 0000 (borrado)

pulso b = 1001pulso e = 1000pulso d = 0111pulso e = 0011 (carga)

después de cada uno de los pulsos de reloj

pulso f = 0\00pulso 9 = 0101pulso h = OliOpulso i = 0111

pulso j = 1000pulso k = 0000 (borrado)pulso 1 =; 000 1pulso m = 0010



10.81. Acudir a la Figura 10.32. Listar las salidas binarias del contador CI 7493 después de cada pulsode reloj.

Res. pulso a = 000 (reset) pulso d = 011 (cuenta ascendente) pulso 9 = 110 (cuenta ascendente)pulso b = 001 (cuenta ascendente) pulso e = 100 (cuenta ascendente) pulso h = III (cuenta ascendente)pulso c=OIO (cuenta ascendente) pulso f= 101 (cuenta ascendente) pulso i=OOO (cuenta ascendente)

Salidabinaria

+5 V

EntradasReloj

GND

VccCP Q3

~ontador Q2 f----MR¡ 7493 Q¡r-------.J

MR2

___________ O ~


10.82. El CI de la Figura 10.32 está conectado como contador ascendente mod- .Res. mod-8.

10••10.83. El CI 7493 de la Figura 10.32 está en el modo de durante el pulso de reloj a.

Res. reset (o borrado). 10

10.84. Acudir a la Figura 10.18. El fabricante describe al CI 74HC393 como un doble contador __(década, binario de 4 bits).

Res. binario de 4 bits.

10.85. Acudir a la Figura 10.18. El CI74HC393 es un contador (de rizado, síncrono).Res. de rizado.

10.86. Acudir a la Figura 10.33. En este circuito el CI 74HC393 es un contador mod- (númerodecimal).Res. 8.

10.87. Acudir a la Figura 10.33. El circuito cuenta desde el número binario 0000 hasta el .Res. Ot l I.

10.88. Acudir a la Figura 10.19. En. el C174HC193, si las patillas de reset (MR) y (PL) se activan ala vez, la entrada de eliminará a las demás.Res. reset (MR).

1

10.89. Acudir a la Figura 10.34. ¿Cuál es el modo de operación del contador 74HC193 durante elpulso de reloj a?Res. carga en paralelo.


10.81. Acudir a la Figura 10.32. Listar las salidas binarias del contador CI 7493 despuéS de cada pulso de reloj.

Res. pulso a = 000 (reset) pulso d = 011 (cuenta ascendente) pulso g = 110 (cuenta ascendente) pulso b=OOI (cuenta ascendente) pulso e= 100 (cuenta ascendente) pulso h= III (cuenta ascendente) pulso e = 010 (cuenta ascendente) pulso f = 101 (cuenta ascendente) pulso i = 000 (cuenta ascendente)

+5 V

Entradas

Salida binaria

Reloj CP Q3

bontador Q2 f-----' MR¡ 7493 Q¡f-------'

MR 2

____________ o ________ ~r¡__

GND


10.82. El CI de la Figura 10.32 está conectado como contador ascendente mod- ___ . Res. mod-8.

10.83. El CI 7493 de la Figura 10.32 está en el modo de ___ durante el pulso de reloj a. Res. reset (o borrado).

10.84. Acudir a la Figura 10.18. El fabricante describe al CI 74HC393 como un doble contador __ (década, binario de 4 bits).

Res. binario de 4 bits.

10.85. Acudir a la Figura 10.18. El CI74HC393 es un contador ___ (de rizado, síncrono). Res. de rizado.

10.86. Acudir a la Figura 10.33. En este circuito el CI 74HC393 es un contador mod- ___ (número decimal). Res. 8.

10.87. Acudir a la Figura 10.33. El circuito cuenta desde el número binario 0000 hasta el ___ . Res. 0111.

10.88. Acudir a la Figura 10.19. En. el CI 74HC193, si las patillas de reset (MR) y (PL) se activan a la vez, la entrada de ___ eliminará a las demás. Res. reset (MR).

10.89. Acudir a la Figura 10.34. ¿Cuál es el modo de operación del contador 74HC193 durante el pulso de reloj a? Res. carga en paralelo.


ada pulso

cendente)ndente)ndente)

Of __

(número

ctivan a

rante el

Entrada de reloj

+5V

vccQ3

ContadorQ2

CP Q1

Qo

(74HC393)

MRGND

":'"

Figura 10.33.

CONTADORES 293

Salida binaria

8 4 2

10.90. Acudir a la Figura 10.34. ¿Cuál es el modo de operación del contador 74HC193 durante elpulso de reloj b?Res. cuenta descendente.

10.91. Acudir a la Figura 10.34. ¿Cuál es el modo de operación del contador 74HC193 durante elpulso de reloj f?Res. reset (o borrado).

Entradas

Salida binaria+5V

4 2

VccPL

Q3

D3Q2D2 Contador

DI QIDo Qo

CPD

(74HC193)

CPu

MR GND':'

o

+5V -----1>

~L _

Figura 10.34.



10.92. Acudir a la Figura 10.34. Listar la salida binaria después de cada pulso de reloj del circuitocontador 74HC193.Res. pulso a = 1101

pulso b = 1100pulso e = 1011pulso d = 1010pulso e = 1001pulso f = 0000

10.93. Acudir a la Figura 10.2. Si la frecuencia de la entrada de reloj fuese 1 MHz, la frecuencia enla salida A del flip-flop 1 sería .Res. 500 kHz o 0.5 MHz.

10.94. Acudir a la Figura 10.2. Si la frecuencia de la entrada de reloj fuese 1 MHz, la frecuencia enla salida e del flip-flop 3 sería .Res. 125 kHz.

10.95. Acudir a la Figura 10.23. Los dispositivos digitales llamados son utilizados para imple-mentar los circuitos divide por 60 en este reloj digital.Res. contadores, o CI contadores.

10.96. Acudir a la Figura 10.23. Los dispositivos digitales llamados son utilizados para imple-mentar los acumuladores de cuenta en este reloj digital.Res. contadores, o CI contadores.

10.97. Acudir a la Figura 1O.24a. Si la frecuencia de entrada fuese 600 kHz, la frecuencia de salidasería .Res. 10 kHz.

•


10.92. Acudir a la Figura 10.34. Listar la salida binaria después de cada pulso de reloj del circuito contador 74HC193. Res. pulso a = 1101

pulso b = 1100 pulso e = 10 11 pulso d = 10 10 pulso e = 1001 pulso J = 0000

10.93. Acudir a la Figura 10.2. Si la frecuencia de la entrada de reloj fuese 1 MHz, la frecuencia en la salida A del flip-flop 1 sería ___ . Res. 500 kHz o 0.5 MHz.

10.94. Acudir a la Figura 10.2. Si la frecuencia de la entrada de reloj fuese 1 MHz, la frecuencia en la salida e del flip-flop 3 sería ___ . Res. 125 kHz.

10.95. Acudir a la Figura 10.23. Los dispositivos digitales llamados _ __ son utilizados para imple-mentar los circuitos divide por 60 en este reloj digital. Res. contadores, o CI contadores.

10.96. Acudir a la Figura 10.23. Los dispositivos digitales llamados _ __ son utilizados para imple-mentar los acumuladores de cuenta en este reloj digital. Res. contadores, o CI contadores.

10.97. Acudir a la Figura 1O.24a. Si la frecuencia de entrada fuese 600 kHz, la frecuencia de salida sería _ __ .

Res. 10 kHz.


del circuito

cuencia en

cuencia en

ara imple-

ara imple-

de salida

Capítulo 11

REGISTROS DE DESPLAZAMIENTO

11.1. INTRODUCCION

El registro de desplazamiento es uno de los dispositivos funcionales más utilizados en lossistemas digitales. La sencilla calculadora de bolsillo ilustra las características de un registrode desplazamiento. Para introducir el número 246 en la calculadora, se pulsa y libera latecla 2, se visualiza un 2. A continuación se pulsa y libera la tecla 4, aparece un 24.Finalmente, se pulsa y libera la tecla 6, aparece el número 246. En una calculadora común,el 2 aparece a la derecha del visualizador. Cuando se pulsa la tecla del 4, el 2 se desplazaa la izquierda para hacer sitio al 4. Los números son desplazados progresivamente hacia laizquierda del visualizador. Este registro opera como un registro de desplazamiento a laizquierda.

Además de la característica de desplazamiento, la calculadora también tiene una carac-terística de memoria. Cuando se pulsa y libera una tecla determinada de la calculadora(como, por ejemplo, la del 2), el número permanece en el visualizador. El registro «recuerda»la tecla que se pulsó. Esta característica de memoria temporal es vital en muchos circuitosdigitales.

Los registros de desplazamiento son circuitos lógicos secuenciales, y se construyen conflip-flops, se utilizan como memorias temporales y para desplazar datos a la izquierda o ala derecha; también se utilizan para convertir datos serie en paralelo o viceversa.

Un método de identificar los registros de desplazamiento es por la forma en que secargan y leen los datos en las unidades de almacenamiento. La Figura 11.1 muestra cuatrocategorías de registros de desplazamiento. Cada dispositivo de memoria de la Figura 11.1 esun registro de 8 bits. Estos registros se clasifican: .

l. Entrada serie salida serie (Fig. l1.1a).2. Entrada serie salida paralelo (Fig. 11.1b).3. Entrada paralelo salida serie (Fig. 11.1c).4. Entrada paralelo salida paralelo (Fig. ll.ld).

Los diagramas de la Figura 11.1 ilustran la idea de cada tipo de registro.

11.2. REGISTRO DE DESPLAZAMIENTO DE CARGA SERIE

La Figura 11.2 ilustra un sencillo registro de desplazamiento de 4 bits. Observar el uso decuatro flip-flops D. Los bits de datos (O y 1) se conectan a la entrada D del FF1, que estárotulada como entrada de datos serie. La entrada de borrado pondrá a O los cuatro flip-

295

Capítulo 11

REGISTROS DE DESPLAZAMIENTO

11.1. INTRODUCCION

El registro de desplazamiento es uno de los dispositivos funcionales más utilizados en los sistemas digitales. La sencilla calculadora de bolsillo ilustra las características de un registro de desplazamiento. Para introducir el número 246 en la calculadora, se pulsa y libera la tecla 2, se visualiza un 2. A continuación se pulsa y libera la tecla 4, aparece un 24. Finalmente, se pulsa y libera la tecla 6, aparece el número 246. En una calculadora común, el 2 aparece a la derecha del visualizador. Cuando se pulsa la tecla del 4, el 2 se desplaza a la izquierda para hacer sitio al 4. Los números son desplazados progresivamente hacia la izquierda del visualizador. Este registro opera como un registro de desplazamiento a la izquierda.

Además de la característica de desplazamiento, la calculadora también tiene una característica de memoria. Cuando se pulsa y libera una tecla determinada de la calculadora (como, por ejemplo, la del 2), el número permanece en el visualizador. El registro «recuerda» la tecla que se pulsó. Esta característica de memoria temporal es vital en muchos circuitos digitales.

Los registros de desplazamiento son circuitos lógicos secuenciales, y se construyen con flip-flops, se utilizan como memorias temporales y para desplazar datos a la izquierda o a la derecha; también se utilizan para convertir datos serie en paralelo o viceversa.

Un método de identificar los registros de desplazamiento es por la forma en que se cargan y leen los datos en las unidades de almacenamiento. La Figura 11.1 muestra cuatro categorías de registros de desplazamiento. Cada dispositivo de memoria de la Figura 11.1 es un registro de 8 bits. Estos registros se clasifican: .

1. Entrada serie salida serie (Fig. ll.la). 2. Entrada serie salida paralelo (Fig. 11.1 b). 3. Entrada paralelo salida serie (Fig. l1.1c). 4. Entrada paralelo salida paralelo (Fig. ll.ld).

Los diagramas de la Figura 11.1 ilustran la idea de cada tipo de registro.

11.2. REGISTRO DE DESPLAZAMIENTO DE CARGA SERIE

La Figura 11.2 ilustra un sencillo registro de desplazamiento de 4 bits. Observar el uso de cuatro flip-flops D. Los bits de datos (O y 1) se conectan a la entrada D del FFl, que está rotulada como entrada de datos serie. La entrada de borrado pondrá a O los cuatro flip-

295


-------------------------------------------------------------~---------296 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES •

Salida paraleloMSB ,.-- /'A~ , LSB

f O I I I O J

de ubit;des!de (Salida serie Entrada serie

10 • • • • •• 10Entrada serie

• •• 01 •••

(a) Entrada serie salida serie tierropeentrpansalirde e

(b) Entrada serie salida paralelo

Entrada paralelo

MSBr I I I O O J J I \ LSB

Entrada paralelo

de 1bonbon

MSB f \ LSBI I O O I O I O

~J~ Salida serie~Ol •••

I O O I I

Salida paralelo(h) Entrada paralelo salida paralelo(e) Entrada paralelo salida serie

Figura 11 .1. Tipos de registros de desplazamiento.

flops, cuando se active por un nivel BAJO. Un pulso en la entrada de reloj desplazaráel dato de la entrada de datos serie a la posición A (Q de FF 1). Los indicadores (A, B,e, D) de la parte superior de la Figura 11.2 muestran el contenido de cada flip-flop o elcontenido del registro. Este registro se puede considerar como una unidad de entrada serie •salida paralelo si los datos se pueden leer en las salidas paralelas (A, B, e, D) de la partesuperior (Fig. 11.2).

Suponer que todos los flip-flops de la Figura 11.2 están en reset (Q = O). La salida esentonces 0000. Poner la entrada de borrado a 1 y colocar un 1 en la entrada de datos.Pulsar la entrada de reloj una vez. En las salidas se lee entonces 1000 (A = 1, B = O, e = O,D = O). Colocar un O en la entrada de datos y pulsar la entrada de reloj una segunda vez.En las salidas se lee ahora 0100. Después de un tercer pulso, la salida será 0010. Después

Indicadores de salida de datos paralelo

Datosserie de 1

Qdsalirde ~la sLa:El1es asern

D Q~~-4D Q~~-1 D Q~~-1FFl FF2 FF3

CLK CLK CLKEntradas

CLR CLRCLR CLR

Borrado -+--- ...•...---+---...•..---f-------+----'

Reloj

Figura 11.2. Diagrama lógico de un registro de desplazamiento a la derecha,de carga serie de 4 bits. regi

\Ii¡¡I •


Entrada serie ~7 Z Z z /íZl _ Salida serie ... ol· .. ~l(lo¡llll~JO"·

(a) Entrada serie salida serie

Entrada paralelo

MSB Á ,LSB '1 100 10 10 _«11. Salida serie

01 •••

(e) Entrada paralelo salida serie

Entrada serie • •• \O

Salida paralelo

MSB lO I I I A~O-I--~' LSB

--ddntkk11rrb (b) Entrada serie salida paralelo

Entrada paralelo

MSBr I I I O O I I I ' LSB

«««ftb I O O I I

Salida paralelo

(h) Entrada paralelo salida paralelo

Figura 11.1. Tipos de registros de desplazamiento.

flops, cuando se active por un nivel BAJO. Un pulso en la entrada de reloj desplazará el dato de la entrada de datos serie a la posición A (Q de FF1). Los indicadores (A, B, e, D) de la parte superior de la Figura 11.2 muestran el contenido de cada flip-flop o el contenido del registro. Este registro se puede considerar como una unidad de entrada serie salida paralelo si los datos se pueden leer en las salidas paralelas (A, B, e, D) de la parte superior (Fig. 11.2).

Suponer que todos los flip-flops de la Figura 11.2 están en reset (Q = O). La salida es entonces 0000. Poner la entrada de borrado a 1 y colocar un 1 en la entrada de datos. Pulsar la entrada de reloj una vez. En las salidas se lee entonces 1000 (A = 1, B = O, e = O, D = O). Colocar un O en la entrada de datos y pulsar la entrada de reloj una segunda vez. En las salidas se lee ahora 0100. Después de un tercer pulso, la salida será 0010. Después

Datos serie

Entradas


---i D Q ~--i D Q ~--i D Q ~--i FFl FF2 FF3

CLK CLK CLK

CLR CLR CLR CLR

Borrado -+---....... --4---...... ---+--........ ---+----'

Reloj -+------...... -----........ -------'

Figura 11.2. Diagrama lógico de un registro de desplazamiento a la derecha, de carga serie de 4 bits .


oLSB

I I

lo

REGISTROS DE DESPLAZAMIENTO 297

de un cuarto pulso, la salida será 000l. La palabra binaria 0001 se ha cargado en el registrobit a bit. A esto se denomina carga serie. Observar que, en cada pulso de reloj, el registrodesplaza el dato a la derecha, por ello se denomina registro de desplazamiento a la derecha,de carga serie.

Igual que en los demás circuitos lógicos secuenciales, las formas de onda (diagramas detiempo) son una ayuda para comprender la operacióndel circuito. La Figura 11.3 ilustra laoperación del registro de desplazamiento a la derecha y carga serie de 4 bits. Las tresentradas (datos serie, borrado y reloj) al registro se muestran en la parte superior. Las salidasparalelas se muestran en las cuatro líneas centrales. Observar que las salidas se toman de lasalida normal (Q) de cada flip-flop. La línea inferior describe diversas funciones del registrode desplazamiento.

Suponer que inicialmente todos los flip-flops de la Figura 11.3 están en set. En el punto ade la forma de onda de entrada de borrado, todos los flip-flops están a 0000. La entrada deborrado opera asíncronamente y anula las demás entradas. Observar que la entrada deborrado es una entrada activa en el nivel BAJO.

b e d e

{

Datos IIL- ....•Il i-I ------ ti

Entradas ~::::do---4 rr---------------------, L..J 11

1 1Reloj I! 6 11

1 1 1 1FFIQ ~ ~r_l-~ ~

1 1 1

FF2Q -, 1 n nSalidas L.1

--~

paralelo FF3 Q --, 1 n 111 1 L.I __ ~ 1

FF4 Q --, 11 n""' __ .II1.._._.J

1 1 11 1 Carga serie de 0001 1 Carga serie de 10011

Borrado 1 !

Figura 11.3. Diagrama de tiempos de un registro de desplazamiento a la derecha,de carga serie de 4 bits.

En el punto b, en la entrada de datos serie, se coloca un nivel ALTO en la entrada Dde FFl. En el flanco anterior del pulso de reloj 1, el nivel ALTO es transferido a la salidaQ de FF1. La salida del registro es ahora 1000. El pulso de reloj 2 transfiere un O a lasalida Q de FF1, al mismo tiempo, el 1 de la entrada D de FF2 es transferido a la salida Qde este flip-flop. La salida del registro es ahora 0100. El pulso de reloj 3 transfiere un O ala salida de FFl. El 1 en la entrada D de FF3 es transferido a la salida de este flip-flop.La salida del registro es ahora 0010. El pulso de reloj 4 transfiere un O a la salida de FF1.El 1 de la entrada D de FF4 es transferido a la salida de este flip-flop. La salida del registroes ahora 0001. Se necesitan cuatro pulsos de reloj (pulsos 1 a 4, Figura 11.3) para cargar enserie, en el registro, la palabra de 4 bits 000 l.

Considerar el pulso de reloj 5 (Fig. 11.3). Justo antes del pulso 5, el contenido delregistro es 0001. El pulso de reloj 5 añade un nuevo O a la izquierda (Q de FF1), y él ¡ de


de un cuarto pulso, la salida será 0001. La palabra binaria 0001 se ha cargado en el registro bit a bit. A esto se denomina carga serie. Observar que, en cada pulso de reloj, el registro desplaza el dato a la derecha, por ello se denomina registro de desplazamiento a la derecha, de carga serie.

Igual que en los demás circuitos lógicos secuenciales, las formas de onda (diagramas de tiempo) son una ayuda para comprender la operación del circuito. La Figura 11.3 ilustra la operación del registro de desplazamiento a la derecha y carga serie de 4 bits. Las tres entradas (datos serie, borrado y reloj) al registro se muestran en la parte superior. Las salidas paralelas se muestran en las cuatro líneas centrales. Observar que las salidas se toman de la salida normal (Q) de cada flip-flop. La línea inferior describe diversas funciones del registro de desplazamiento.

Suponer que inicialmente todos los flip-flops de la Figura 11.3 están en set. En el punto a de la forma de onda de entrada de borrado, todos los flip-flops están a 0000. La entrada de borrado opera asíncronamente y anula las demás entradas. Observar que la entrada de borrado es una entrada activa en el nivel BAJO.

bcd e

{

Datos 11 ________ ..... 11 11-------- ti

Entradas ~::::do--4 ,----------------------, L..J ti

I I Reloj I! ti

I I I I

FFI Q ~"__ ____ __'n~ _ __' I I I

FF2Q -, I n n Salidas LI ----'

paralelo -, I ~ ,--, FF3 Q I " ! 'L. __ --'

I I I I

FF4 Q --, 11 n ..... _---'n I

Carga serie de 000 I I Borrado I

Carga serie de 100 I I !

Figura 11.3. Diagrama de tiempos de un registro de desplazamiento a la derecha, de carga serie de 4 bits.

En el punto b, en la entrada de datos serie, se coloca un nivel ALTO en la entrada D de FFl. En el flanco anterior del pulso de reloj 1, el nivel ALTO es transferido a la salida Q de FFl. La salida del registro es ahora 1000. El pulso de reloj 2 transfiere un O a la salida Q de FFl, al mismo tiempo, elide la entrada D de FF2 es transferido a la salida Q de este flip-flop. La salida del registro es ahora 0100. El pulso de reloj 3 transfiere un O a la salida de FFI . El l en la entrada D de FF3 es transferido a la salida de este flip-flop. La salida del registro es ahora 0010. El pulso de reloj 4 transfiere un O a la salida de FFl. El l de la entrada D de FF4 es transferido a la salida de este flip-flop. La salida del registro es ahora 0001. Se necesitan cuatro pulsos de reloj (pulsos 1 a 4, Figura 11.3) para cargar en serie, en el registro, la palabra de 4 bits 0001.

Considerar el pulso de reloj 5 (Fig. 11.3). Justo antes del pulso 5, el contenido del registro es 0001. El pulso de reloj 5 añade un nuevo O a la izquierda (Q de FFI), y él ¡ de



la derecha se desplaza fuera del registro y se pierde. El resultado es que el contenido delregistro es 0000 después del pulso de reloj 5.

Considerar los pulsos de reloj 6 a 9 (Fig. 11.3). Estos cuatro pulsos son utilizados paracargar en serie en el registro la palabra binaria 1001. En el punto e la entrada de datosserie se pone a l. En la transición L a H del pulso de reloj 6, este 1 es transferido de laentrada D de FFl a su salida Q. Después del pulso 6 el contenido del registro es 1000. Laentrada de datos serie vuelve a O en el punto d. Los pulsos de reloj 7 y 8 desplazan el 1 ala derecha. Después del pulso de reloj 8 el contenido del registro es 0010. La entrada dedatos serie vuelve a 1 en el punto e. En el flanco anterior del pulso de reloj 9, este 1 esllevado a la salida Q de FFl y el otro dato es desplazado un lugar a la derecha. Elcontenido del registro después del pulso de reloj 9 es 1001. Se necesitan cuatro pulsos dereloj (de 6 a 9) para cargar en serie, en el registro, 1001.

Considerar los pulsos de reloj 10 a 12 (Fig, 11.3). La entrada de datos serie permanecea 1 durante estos pulsos. Antes del pulso 10 el contenido del registro es 1001. En cada pulsose transfiere un 1 a la salida Q de FF1, Y los otros 1 son desplazados a la derecha. Despuésdel pulso 12, el contenido del registro es 1111.

Si la salida D de FF4 en la Figura 11.2 fuese la única salida, esta unidad de memoriapodría clasificarse como un registro de desplazamiento de entrada serie, salida serie.

PROBLEMAS RESUELTOS

11.1. El registro de desplazamiento de 4 bits descrito en esta sección utiliza (número decimal) tflip-flops __ (D, T).

Solución:El registro de 4 bits utiliza cuatro flip-flops D.

11.2. Los flip-flops mostrados en la Figura 11.2 son disparados por el flanco (delantero,trasero).

Solución:Los flip-flops mostrados en la Figura 11.2 son disparados por el flanco delantero.

11.3. En la Figura 11.2, la operación de desplazamiento a la derecha significa desplazar los datosdesde el __ (FF1, FF4) al __ (FF1, FF4).

Solución:Por definición, desplazamiento a la derecha significa desplazar los datos desde el FFI al FF4 en la

Figura 11.2

11.4. Acudir a la Figura ¡1.2. Borrado es una entrada activa en (ALTA, BAJA).

Solución:Borrado es una entrada activa en BAJA en la Figura 11.2, como muestra los circulitos en las entradas

CLR de cada flip-flop D.

11.5. Acudir a la Figura 11.3. El borrado es una entrada (asíncrona, síncrona).

Solución:El borrado es una entrada asíncrona al registro (Fig. 11.3).

~.o

11.6.

11.7.


la derecha se desplaza fuera del registro y se pierde. El resultado es que el contenido del registro es 0000 después del pulso de reloj 5.

Considerar los pulsos de reloj 6 a 9 (Fig. 11.3). Estos cuatro pulsos son utilizados para cargar en serie en el registro la palabra binaria 1001. En el punto e la entrada de datos serie se pone a 1. En la transición L a H del pulso de reloj 6, este 1 es transferido de la entrada D de FFl a su salida Q. Después del pulso 6 el contenido del registro es 1000. La entrada de datos serie vuelve a O en el punto d. Los pulsos de reloj 7 y 8 desplazan el 1 a la derecha. Después del pulso de reloj 8 el contenido del registro es 0010. La entrada de datos serie vuelve a 1 en el punto e. En el flanco anterior del pulso de reloj 9, este 1 es llevado a la salida Q de FFl y el otro dato es desplazado un lugar a la derecha. El contenido del registro después del pulso de reloj 9 es 1001. Se necesitan cuatro pulsos de reloj (de 6 a 9) para cargar en serie, en el registro, 1001.

Considerar los pulsos de reloj 10 a 12 (Fig. 11.3). La entrada de datos serie permanece a 1 durante estos pulsos. Antes del pulso 10 el contenido del registro es 1001. En cada pulso se transfiere un 1 a la salida Q de FF1, Y los otros 1 son desplazados a la derecha. Después del pulso 12, el contenido del registro es 1111.

Si la salida D de FF4 en la Figura 11.2 fuese la única salida, esta unidad de memoria podría clasificarse como un registro de desplazamiento de entrada serie, salida serie.

PROBLEMAS RESUELTOS

11.1. El registro de desplazamiento de 4 bits descrito en esta sección utiliza ___ (número decimal) flip-flops __ (D, T).

Solución:

El registro de 4 bits utiliza cuatro flip-flops D.

11.2. Los flip-flops mostrados en la Figura 11.2 son disparados por el flanco ___ (delantero, trasero).

Solución:

Los flip-flops mostrados en la Figura 11 .2 son disparados por el flanco delantero.

11.3. En la Figura 11.2, la operación de desplazamiento a la derecha significa desplazar los datos desde el __ (FFI, FF4) al __ (FF1, FF4).

Solución:

Por definición, desplazamiento a la derecha significa desplazar los datos desde el FFI al FF4 en la Figura 11.2

11.4. Acudir a la Figura ¡ 1.2. Borrado es una entrada activa en ___ (ALTA, BAJA).

Solución:

-Borrado es una entrada activa en BAJA en la Figura 11.2, como muestra los circulitos en las entradas CLR de cada flip-flop D.

11.5. Acudir a la Figura 11.3. El borrado es una entrada ___ (asíncrona, síncrona).

Solución:

El borrado es una entrada asíncrona al registro (Fig. 11.3).


nido del

dos parade datosdo de la1000. Lan ella

trada deste 1 es

echa. Elulsos de

rmaneceda pulsoDespués

emoria

decimal)

elantero,

los datos

FF4 en la

entradas

__ o__ ~--~--~~~~-~

W


Indicadores de salida paralelo

Datosserie

D QFFlCLKCLR CLR CLR CLR

~ ~o_r_ra_d_01- __ -+ +-__~ __~r-__~ __-+__~

a~ Reloj

Figura 11 .4. Problema del tren de pulsos del registro de desplazamiento.

11.6. Acudir a la Figura 11.4. Listar los estados de los indicadores de salida del registro de despla-zamiento después de cada pulso de reloj (bit A a la izquierda, bit D a la derecha).

Solución:Las salidas del registro de la Figura 11.4 son las siguientes:

pulso a = 0000 El modo de borrado pone a Otodos los FF.

pulso b = 1000 El modo de desplazamiento ala derecha desplaza los bitsuna posición a la derecha, enel flanco anterior del pulso dereloj. Observar que el l de laentrada D de FFl es despla-zado a la salida Q de FF l.

pulso e = 0100 El modo de desplazamiento ala derecha desplaza los bitsuna posición a la derecha. Ob-servar que el O de la entradade FFI es desplazado a la sali-da Q de FFI.

pulso d = 1010 El modo de desplazamiento ala derecha desplaza los bitsuna posición a la derecha. Ob-servar que el I de la entrada Dde FFI es desplazado a la sali-da Q de FFI.

pulso e = 0000 Temporalmente, la salida va aO 101 en el flanco anterior delpulso de reloj. Entonces se ac-tiva la entrada de borrado,poniendo a O todos los FF.

pulso f = 1000 El modo de desplazamiento ala derecha desplaza los bitsuna posición a la derecha.

pulso 9 = 1100 El modo de desplazamiento ala derecha desplaza los bitsuna posición a la derecha. Ob-servar que desde la entrada Dde FFI se transfiere un I a laposición de más a la izquierda.

pulso h = 1110 El modo de desplazamiento ala derecha desplaza los bitsuna posición a la derecha.

pulso i = 0111 Modo de desplazamiento a laderecha. Observar que se cargaun O en FFI.

pulso j = 0011 Modo de desplazamiento a laderecha. Observar que se cargaun O en la posición izquierda.

11.7. Acudir a la Figura 11.4. Este es un registro de carga (paralelo, serie) y desplazamientoa la (izquierda, derecha).

Solución:El dispositivo mostrado en la Figura 11.4 es un registro de desplazamiento a la derecha y carga serie.

__ O~~--~----~,-~-~ Datos

serie


D Q FFl CLK

CLR

Indicadores de salida paralelo

CLR CLR CLR

W ~ ~o_r_ra_d_04-__ -+ ____ r-__ ~ __ ~ ____ ~ __ -+ __ ~

a~ Reloj


11.6. Acudir a la Figura 11.4. Listar los estados de los indicadores de salida del registro de desplazamiento después de cada pulso de reloj (bit A a la izquierda, bit D a la derecha).

Solución:

Las salidas del registro de la Figura 11.4 son las siguientes:

pulso a = 0000 El modo de borrado pone a O todos los FF.

pulso b = 1000 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha, en el flanco anterior del pulso de reloj. Observar que el I de la entrada D de FFI es desplazado a la salida Q de FF l .

pulso e = 0100 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha. Observar que el O de la entrada de FFI es desplazado a la salida Q de FFI.

pulso d = 1010 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha. Observar que el I de la entrada D de FFI es desplazado a la salida Q de FFI.

pulso e = 0000 Temporalmente, la salida va a 0101 en el flanco anterior del pulso de reloj. Entonces se activa la entrada de borrado, poniendo a O todos los FF.

pulso f = 1000 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha.

pulso 9 = 1100 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha. Observar que desde la entrada D de FFI se transfiere un I a la posición de más a la izquierda.

pulso h = 1110 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha.

pulso i = 0111 Modo de desplazamiento a la derecha. Observar que se carga un O en FFI.

pulso j = 0011 Modo de desplazamiento a la derecha. Observar que se carga un O en la posición izquierda.

11.7. Acudir a la Figura 11.4. Este es un registro de carga ___ (paralelo, serie) y desplazamiento a la ___ (izquierda, derecha).

Solución:

El dispositivo mostrado en la Figura 11.4 es un registro de desplazamiento a la derecha y carga serie.


300 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES •11.8. Acudir a la Figura l1A. Después de borrar, se necesitan pulso(s) de reloj para cargaruna palabra de 4 bits en este registro.

Solución:Se necesitan cuatro pulsos de reloj para cargar en serie el registro mostrado en la Figura 11.4.

La desventaja del registro de desplazamiento de carga serie es que se necesitan muchospulsos de reloj para cargar la unidad. Un registro de desplazamiento de carga paralelo cargatodos los bits de información inmediatamente. Un sencillo registro de desplazamiento decarga paralelo de 4 bit s se muestra en la Figura 11.5. Observar el uso de flip-flops JK conlas entradas CLR y PS (borrado y preset). Las entradas de la izquierda son las de borra-do, reloj y cuatro entradas de datos en paralelo (carga paralelo). El reloj está conecta-do en paralelo a cada entrada CLK y al borrado a cada entrada CLR. La entrada PS decada flip-flop se utiliza para cargar los datos en paralelo. Los indicadores de salida de laparte superior de la Figura 11.5 muestran el estado de la salida Q de cada flip-flop. Ob-servar el cableado de los flip-flops JK, especialmente las dos líneas de realimentaciónque van de la salida Q de FF4 a la entrada J de FFl y de la salida Q de FF4 a la entradaK de FF 1. Estas son líneas recirculantes, y guardan los datos que normalmente se perderíanpor el extremo derecho del registro, por ello se dice que los datos recirculan a través delregistro.

(

y elque

.E

carg.las eponepartt

.E

cadael re

(

puntmmede TI

1salidlas t:

1dere

11.9. Acudir a la Figura l1A. Las entradas CLK de los flip-flops están conectadas en (paralelo,serie), y por tanto todos los desplazamientos tienen lugar al mismo tiempo.

Solución:Las entradas CLK a los flip-flops mostrados en la Figura 11.4 están conectadas en paralelo.

11.3. REGISTRO DE DESPLAZAMIENTO DE CARGA PARALELO

Entra!


{

D(Carga) edatos

paralelo !

A B e Q

L ,1. ,1.

JPS Q~J PS Q J PS Q J PS QFFl FF2 FF3 FF4

~ >CLK --< >CLK ,.-<:t>CLK --<: t>CLK

r KCLRº KCLRº KCLRºKC~Rº 'l

Entradas

RelojBorrado

Figura 11.5. Diagrama lógico de un registro de desplazamiento a la derecha,recirculante, de carga paralelo de 4 bits.

a cargar

(paralelo,

muchoselo cargaiento deJK con.

e borra-conecta-a PS de

'da de laop. Ob-entaciánentrada

erderíanavés del


Observar en los símbolos lógicos del flip-flop JK de la Figura 11.5 que las entradas PSy CLR son activas en BAJA. También son asíncronas y anulan las demás entradas. Suponerque estos flip-flops JK son unidades disparadas por pulsos.

El diagrama de ondas para un registro de desplazamiento a la derecha, recirculante y decarga paralelo se muestra en la Figura 11.6. Las cuatro líneas superiores del diagrama sonlas entradas de datos en paralelo, o entradas de carga. Normalmente están en ALTA y seponen en BAJA solamente durante la carga. Las entradas de borrado y reloj están en laparte central del diagrama.

El sombreado de las cuatro formas de onda de la Figura 11.6 son las salidas en Q decada flip-flop JK. En la parte inferior del diagrama se indican las funciones realizadas porel registro.

Considerar las salidas en la parte izquierda de la Figura 11.6. Estas son 1111 antes delpunto a, situado en la forma de onda de borrado. En el punto a, las salidas se poneninmediatamente a 0000. La entrada de borrado es asíncrona, por lo que no necesita pulsode reloj para poner a O el registro.

En el punto b se activan las entradas A y B de datos en paralelo. Al ser asíncronas, lassalidas de FFl y FF2 van inmediatamente al nivel ALTO. En el punto c son desactivadaslas entradas A y B de datos en paralelo. El registro ahora está cargado con 1100.

En el flanco posterior del pulso de reloj 1, los dos 1 se desplazan una posición a laderecha. El resultado es que en el registro aparece 0110 después del pulso de reloj 1. Otro

b eA UB UEntradas Datos

paralelo e

D

r---------------------------------------------- 1o1

()

1

o1

aBorrado L-J

I IReloj

Salidas

I I IFFI Q ~ L...--__ r----IL- llL... _FF2 Q ~r----- n r-l _FF3 Q 1____ r=LFF4 Q ---,L.. ~ r

1II I I

~Borrado Carga paralelo

0000 1100

1I

I I I

~Borrado Carga

0000 0001

Desplaza derechaDesplaza derecha

Figura 11.6. Diagrama de tiempos para un registro de desplazamiento a la derecha,recirculante y de carga paralelo de 4 bits.

o

o

o

!I


302 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES •desplazamiento a la derecha se produce en el flanco posterior del pulso de reloj 2, siendoentonces la salida del registro 0011.

Considerar el pulso de reloj 3 de la Figura 11.6. La salida era 0011 antes del pulso 3; enel flanco posterior del pulso 3 tiene lugar un desplazamiento a la derecha. El 1 de la salidaQ de FF4 se perdería normalmente, pero debido a las líneas recirculantes (véase Figura 11.5)vuelve otra vez a la salida Q de FF1. El resultado es que el contenido del registro es 1001después del pulso de reloj 3. De igual forma, el pulso de reloj 4 desplaza el contenido delregistro un lugar a la derecha. El 1 en Q de FF4 es desplazado a Q de FF1. El resultado esque, después del pulso 4, el registro contiene 1100. Este es el mismo dato que se cargó enel registro antes del pulso de reloj 1. Se necesitan cuatro pulsos para que recircule el dato asu posición original.

Considerar el punto d situado en la forma de onda de borrado de la Figura 11.6. Es unaentrada asíncrona; por tanto, tan pronto como alcance el nivel BAJO, todos los flip-flops sepondrán en reset. El pulso de reloj 5 no tiene efecto porque la entrada de borrado anula alreloj.

Considerar el punto e situado en la forma de onda de carga paralelo de la Figura 11.6.Durante un tiempo muy corto se activa la entrada D de datos paralelo y después se desactiva;se carga 0001 en el registro. El pulso de reloj 6 hace recircular el 1 de la salida Q de FF4 ala de FF 1. Después del pulso 6, el registro contiene 1000. Los pulsos 7, 8 y 9 desplazanella la derecha tres posiciones. Después de los cuatro pulsos (6 a 9), el dato es el mismoque el original: 000 l.

Una observación cuidadosa de las Figuras 11.5 y 11.6 mostrará que los flip-flops JK estánoperando siempre en el modo de set o de reset. Antes del pulso 6 (Fig. 11.6), las salidas Qson 0001. Sin embargo, recordar que las salidas complementarias Q, en el mismo instante,son 1110. En el flanco posterior del pulso de reloj 6, FFl va de la condición de reset ala de set, ya que tiene las entradas J = 1 Y K = O. FF2 tiene las entradas J = O y K = 1 y,por tanto, permanece en la condición de reset. FF3 tiene las entradas J = O Y K = 1 y, portanto, permanece en la condición de reset. FF4 tiene las entradas J = O y K = 1. FF4 cambiade estado y va de la condición de set a la de reset.

El circuito mostrado en la Figura 11.5 es uno de los muchos registros de desplazamientode carga paralela. Como estos registros son algo más complicados, se suelen comprar enforma de CI.

El registro de desplazamiento de la Figura 11.5 podría denominarse también contador deanillo si se carga un 1 en el registro. Cuando una serie continua de pulsos llegue a lasentradas de reloj, la única salida en ALTA recorrerá de forma circular (anillo) el registro.Cada salida (A, B, e y D) se pone en ALTA, en secuencia, cuando se desplaza el contadorde anillo.

1]

11

11

11

11

11

1]

PROBLEMAS RESUELTOS

11.10. Acudir a la Figura 11.5. El registro recirculante de carga paralelo utiliza cuatro flip-flops _(D, JK) con entradas asíncronas de y .

Solución:El registro mostrado en la Figura 11.5 utiliza cuatro flip-flops JK con entradas asíncronas de borrado

(CLR) y preset (PS).


desplazamiento a la derecha se produce en el flanco posterior del pulso de reloj 2, siendo entonces la salida del registro 0011.

Considerar el pulso de reloj 3 de la Figura 11.6. La salida era 0011 antes del pulso 3; en el flanco posterior del pulso 3 tiene lugar un desplazamiento a la derecha. Elide la salida Q de FF4 se perdería normalmente, pero debido a las líneas recirculantes (véase Figura 11 .5) vuelve otra vez a la salida Q de FF1. El resultado es que el contenido del registro es 1001 después del pulso de reloj 3. De igual forma, el pulso de reloj 4 desplaza el contenido del registro un lugar a la derecha. El 1 en Q de FF4 es desplazado a Q de FF1. El resultado es que, después del pulso 4, el registro contiene 1100. Este es el mismo dato que se cargó en el registro antes del pulso de reloj l. Se necesitan cuatro pulsos para que recircule el dato a su posición original.

Considerar el punto d situado en la forma de onda de borrado de la Figura 11 .6. Es una entrada asíncrona; por tanto, tan pronto como alcance el nivel BAJO, todos los flip-flops se pondrán en reset. El pulso de reloj 5 no tiene efecto porque la entrada de borrado anula al reloj .

Considerar el punto e situado en la forma de onda de carga paralelo de la Figura 11.6. Durante un tiempo muy corto se activa la entrada D de datos paralelo y después se desactiva; se carga 0001 en el registro. El pulso de reloj 6 hace recircular elide la salida Q de FF4 a la de FF 1. Después del pulso 6, el registro contiene 1000. Los pulsos 7, 8 y 9 desplazan ella la derecha tres posiciones. Después de los cuatro pulsos (6 a 9), el dato es el mismo que el original: 000 l.

Una observación cuidadosa de las Figuras 11.5 y 11.6 mostrará que los flip-flops JK están operando siempre en el modo de set o de reset. Antes del pulso 6 (Fig. 11.6), las salidas Q son 000l. Sin embargo, recordar que las salidas complementarias Q, en el mismo instante, son 1110. En el flanco posterior del pulso de reloj 6, FFl va de la condición de reset a la de set, ya que tiene las entradas J = 1 y K = O. FF2 tiene las entradas J = O Y K = 1 y, por tanto, permanece en la condición de reset. FF3 tiene las entradas J = O Y K = 1 y, por tanto, permanece en la condición de reset. FF4 tiene las entradas J = O y K = l. FF4 cambia de estado y va de la condición de set a la de reset.

El circuito mostrado en la Figura 11.5 es uno de los muchos registros de desplazamiento de carga paralela. Como estos registros son algo más complicados, se suelen comprar en forma de CI.

El registro de desplazamiento de la Figura 11.5 podría denominarse también contador de anillo si se carga un 1 en el registro. Cuando una serie continua de pulsos llegue a las entradas de reloj, la única salida en ALTA recorrerá de forma circular (anillo) el registro. Cada salida (A, B, e y D) se pone en ALTA, en secuencia, cuando se desplaza el contador de anillo.

PROBLEMAS RESUELTOS

11.10. Acudir a la Figura 11.5. El registro recirculante de carga paralelo utiliza cuatro flip-flops __ _ (D, JK) con entradas asíncronas de ___ y ___ .

Solución:

El registro mostrado en la Figura 11.5 utiliza cuatro flip-flops JK con entradas asíncronas de borrado (CLR) y preset (PS).


2, siendo

Iso 3; enla salida

ura 11.5)es 1001

nido delultado escargó enel dato a

. Es una-flops seanula al

ra 11.6.esactiva;e FF4 aesplazanl mismo

JK estánsalidas Qinstante,e reset aK = l y,l y, por

4 cambia

amientoprar en

tador deue a lasregistro.ontador

ps __

de borrado


11.11. Acudir a la Figura 11.5. Las entradas asíncronas (PS y CLR) al flip-flop JK tienen las entradasactivas en (ALTA, BAJA).

Solución:Las entradas asíncronas a los flip-flops mostrados en la Figura 11.5 tienen las entradas activas en BAJA.

11.12. Acudir a la Figura 11.5. Este registro es un dispositivo de desplazamiento a la (izquierda,derecha) porque desplaza los datos de la salida Q del (FF1, FF4) a la de (FF1,FF4).

Solución:El registro mostrado en la Figura 11.5 es un dispositivo de desplazamiento a la derecha porque desplaza

los datos de FFI a FF4 .

11.13. Acudir a la Figura 11.5. Se necesita(n) pulso(s) de reloj para cargar un número de 4 bitsen este registro de desplazamiento.

Solución:No se necesita ningún pulso de reloj para cargar el registro mostrado en la Figura 11.5. Las entradas PS

(carga paralelo) son asíncronas y, por tanto, no necesitan ningún pulso de reloj para cargar el registro.

11.14. Acudir a la Figura 11.5. Los flip-flops JK están siempre en el modo o en esteregistro.

Solución:Los flip-flops JK están siempre en el modo set o reset en el registro mostrado en la Figura 11.5

11.15. El flip-flop JK está en el modo set cuando J = __ (O, 1) Y K = __ (O, 1).

Solución:El flip-flop JK está en su modo set cuando J = 1 Y K = O.

11.16. El flip-flop JK está en su modo reset cuando la entrada J = (0, 1) Y la entradaK= __ (0,1).

Solución:El flip-flop JK está en su modo reset cuando J = O y K = l.

11.17. Listar el estado de los indicadores de salida, después de cada pulso de reloj, en el registro dedesplazamiento a la derecha de la Figura 11.7.

Solución:Las salidas del registro de la Figura 11.7, después de cada pulso de reloj, son las siguientes:

pulso a = 000 El modo de borrado pone a Otodos los FF.

pulso b = O IO El modo de carga en paralelopone las salidas a 100. En elflanco posterior del pulso, elcontenido del registro se despla-za a la derecha una posición:010.

pulso e = 001 El modo de desplazamiento ala derecha desplaza los bits unaposición a la derecha. El O dee vuelve (recircula) a A.

pulso d = 100 El modo de desplazamiento ala derecha desplaza los bits unaposición a la derecha. El I de evuelve (recircula) a A.

pulso e = 010 El modo de desplazamiento ala derecha desplaza los bits unaposición a la derecha.

pulso f = 000 El modo de borrado pone todoslos FF a O.

pulso 9 = 101 Temporalmente las entradas decarga en paralelo B y e cargan011 en el registro. En el flanco


11.11. Acudir a la Figura 11.5. Las entradas asíncronas (PS y CLR) al flip-flop JK tienen las entradas activas en ___ (ALTA, BAJA).

Solución:

Las entradas asíncronas a los flip-flops mostrados en la Figura 11 .5 tienen las entradas activas en BAJA.

11.12. Acudir a la Figura 11.5. Este registro es un dispositivo de desplazamiento a la ___ (izquierda, derecha) porque desplaza los datos de la salida Q del ___ (FF1, FF4) a la de ___ (FF1, FF4).

Solución:

El registro mostrado en la Figura 11.5 es un dispositivo de desplazamiento a la derecha porque desplaza los datos de FFI a FF4.

11.13. Acudir a la Figura 11.5. Se necesita(n) ___ pulso(s) de reloj para cargar un número de 4 bits en este registro de desplazamiento.

Solución:

No se necesita ningún pulso de reloj para cargar el registro mostrado en la Figura 11.5. Las entradas PS (carga paralelo) son asíncronas y, por tanto, no necesitan ningún pulso de reloj para cargar el registro.

11.14. Acudir a la Figura 11.5. Los flip-flops JK están siempre en el modo ___ o ___ en este registro.

Solución:

Los flip-flops JK están siempre en el modo set o reset en el registro mostrado en la Figura 11.5

11.15. El flip-flop JK está en el modo set cuando J = __ (O, 1) Y K = __ (O, 1).

Solución:

El flip-flop JK está en su modo set cuando J = l Y K = O.

11.16. El flip-flop JK está en su modo reset cuando la entrada J = ___ (0, 1) Y la entrada K= __ (0,1).

Solución:

El flip-flop JK está en su modo reset cuando J = O y K = l .

11.17. Listar el estado de los indicadores de salida, después de cada pulso de reloj, en el registro de desplazamiento a la derecha de la Figura 11.7.

Solución:

Las salidas del registro de la Figura 11.7, después de cada pulso de reloj, son las siguientes:

pulso a = 000 El modo de borrado pone a O todos los FF.

pulso b = O I O El modo de carga en paralelo pone las salidas a lOO. En el flanco posterior del pulso, el contenido del registro se desplaza a la derecha una posición: 010.

pulso e = 00 I El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha. El O de e vuelve (recircula) a A.

pulso d = lOO El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha. El I de e vuelve (recircula) a A.

pulso e = 010 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha.

pulso f = 000 El modo de borrado pone todos los FF a O.

pulso 9 = 101 Temporalmente las entradas de carga en paralelo B y e cargan 011 en el registro. En el flanco


posterior del pulso de reloj, elmodo de desplazamiento a laderecha hace que los bits sedesplacen a la derecha una po-sición. El I de C vuelve (re-circula) a la posición A.

pulso h = 110 Modo de desplazamiento a laderecha. El I de C recirculaa A.

pulso i = 011 Modo de desplazamiento a laderecha.

pulso j = III El modo de carga en paralelocarga todos los FF con l.

Indicadores de salida(Carga) datos

l.. paraleloeB

J PS QFF2

CLK

KCLRº

J PS QFF3

CLK

KCLRº

a L.. _R_e_lo_j+----+---4---+-----'

~ ~ Borrado Los flip-flops J K son disparados por pulsos

Figura 11.7. Problema del tren de pulsos del registro de desplazamiento carga en paralelo.

11.18. Acudir a la Figura 11.7. ¿Cuál es el modo de operación de cada flip-flop mientras el pulso dereloj e está en ALTA?

Solución:Los modos de operación de los flip-flops mientras el pulso e está en ALTA (Fig. 11.7) son:

Modo de FFl = reset (J = O, K = 1)Modo de FF2 = reset (J = O, K = 1)Modo de FF3 = set (J = 1, K = O)

11.19. Acudir a la Figura 11.7. ¿Cuál es el modo de operación de cada flip-flop cuando el pulso j estáen ALTA?

Solución:Las entradas asíncronas de preset de todos los flip-flops están activadas por las entradas de datos en

paralelo. Todos los flip-flops están en el modo set (J = 1, K = O).

11.20. Acudir a la Figura 11.7. Este dispositivo digital es un registro de desplazamiento a la _(izquierda, derecha) (no recirculante, recirculante) de bits.

Solución:El dispositivo digital de la Figura 11.7 es un registro de desplazamiento a la derecha recirculante de 3 bits.

11.4.

Los fase ha:para I

Figuranorma

C<paraleen elderecldereclposicidisparun III

modoizquiees unconex

Elregisnaparemien1

OCuan,la talidentilas er


posterior del pulso de reloj, el modo de desplazamiento a la derecha hace que los bits se desplacen a la derecha una posición. El I de C vuelve (recircula) a la posición A.

pulso i = 011 Modo de desplazamiento a la derecha.

pulso j = III El modo de carga en paralelo carga todos los FF con l .

pulso h = 110 Modo de desplazamiento a la derecha. El I de C recircula a A.

Indicadores de salida (Carga) datos

A B e paralelo

e B

A I

LJ

~ Q ->-- J PS QI---<>-- J PS Q 1 PS

FFl FF2 FF3

r-< >CLK --c I>CLK ,-c >CLK '

I[ KCLRQ- - K CLRQ t--r- KCLRQl

Reloj

~ ~ Borrado Los flip-flops J K son disparados por pulsos

Figura 11 .7. Problema del tren de pulsos del registro de desplazamiento carga en paralelo .

11.18. Acudir a la Figura 11.7. ¿Cuál es el modo de operación de cada flip-flop mientras el pulso de reloj e está en ALTA?

Solución:

Los modos de operación de los flip-flops mientras el pulso e está en ALTA (Fig. 11.7) son:

Modo de FFI = reset (J = O, K = 1) Modo de FF2 = reset (J = O, K = 1) Modo de FF3 = set (J = 1, K = O)

11.19. Acudir a la Figura 11.7. ¿Cuál es el modo de operación de cada flip-flop cuando el pulso j está en ALTA?

Solución:

Las entradas asíncronas de preset de todos los flip-flops están activadas por las entradas de datos en paralelo. Todos los flip-flops están en el modo set (J = 1, K = O).

11.20. Acudir a lq Figura 11.7. Este dispositivo digital es un registro de desplazamiento a la __ _ (izquierda, derecha) ___ (no recirculante, recirculante) de ___ bits.

Solución:

El dispositivo digital de la Figura 11.7 es un registro de desplazamiento a la derecha recirculante de 3 bits.

iento a la

n paralelocon l.

lida

pulsos

paralelo.

pulso de

Iso j está

datos en

la __

de 3 bits.

- ~~-------------------------------------- ...•


11.4. REGISTROS DE DESPLAZAMIENTO TTL

Los fabricantes de circuitos integrados ofertan muchos registros de desplazamiento. El quese ha seleccionado es un registro de desplazamiento universal. El símbolo lógico, de bloques,para el registro de desplazamiento universal de 4 bits, TTL 74194, se muestra en laFigura 11.8. Este registro tiene diez entradas y cuatro salidas, conectadas a las salidasnormales (Q) de cada flip-flop en el CI.


A R' Q.B egistrode despla- QII!-----'

e zamientoD universal Qt' 1------'

Qnl------~

p;:~~~o {

Entrada seriedesplazamiento derecha

Entrada seriedesplazamiento izquierda

RelojBorrado

Control {Sode modo SI ---.J

Entradas

Figura 11.8. Símbolo lógico del registro de desplazamiento universal el 74194.

Considerar las entradas al registro 74194 de la Figura 11.8. Las entradas de carga enparalelo (A, B, C, D) son las cuatro entradas superiores, las dos siguientes introducen datosen el registro en forma serie (cada vez un bit). La entrada serie de desplazamiento a laderecha (DSR) introduce los bits parla posición A (QA) cuando el registro se desplaza a laderecha. La entrada serie de desplazamiento a la izquierda (DSL) introduce los bits or laposición D (QD) cuando el registro se desplaza a la izquierda. La entrada de reloj (CLK)dispara los cuatro flip-flops en la transición L a H del pulso de reloj. Cuando se activa conun nivel BAJO, la entrada de borrado (CLR) pone todos los flip-flops a O. Los controles demodo indican al registro, a través de una red de puertas, que desplace a la derecha, a laizquierda, cargue en paralelo o no haga nada (mantenimiento). Por supuesto, el 74194, quees un CI TTL, tiene las conexiones de alimentación, + 5 V Y GND. Habitualmente lasconexiones de alimentación no se indican en el símbolo lógico.

En la Figura 11.9 se muestra una tabla de funcionamiento de los modos de selección delregistro de desplazamiento 74194. Los modos de operación del registro de desplazamientoaparecen en la sección izquierda de la tabla, éstos son reset, mantenimiento, desplaza-miento a la izquierda, desplazamiento a la derecha y carga en paralelo.

Considerar el modo reset (borrado) del registro de desplazamiento de la Figura 11.9.Cuando la entrada CLR está BAJA (L), anula a las demás (que están marcadas con X enla tabla) y pone las salidas a 0000 (LLLL en la tabla). Observar que las salidas estánidentificadas por Qo en vez de por QA, Q¡ en vez de por QB, etc. La forma de identificarlas entradas y salidas varía de unos fabricantes a otros.


11.4. REGISTROS DE DESPLAZAMIENTO TTL

Los fabricantes de circuitos integrados ofertan muchos registros de desplazamiento. El que se ha seleccionado es un registro de desplazamiento universal. El símbolo lógico, de bloques, para el registro de desplazamiento universal de 4 bits, TTL 74194, se muestra en la Figura 11 .8. Este registro tiene diez entradas y cuatro salidas, conectadas a las salidas normales (Q) de cada flip-flop en el CI.

Entradas

Carga { paralelo

Entrada serie desplazamiento derecha

Entrada serie desplazamiento izquierda

Reloj Borrado


A R' Q. B eglstro de des pi a- Q" I-----'

e zamiento D universal Q(' 1-------'

QDI-------~

Control {So de modo SI _____ ---1

Figura 11.8. Símbolo lógico del registro de desplazamiento universal el 74194.

Considerar las entradas al registro 74194 de la Figura 11.8. Las entradas de carga en paralelo (A, B, e, D) son las cuatro entradas superiores, las dos siguientes introducen datos en el registro en forma serie (cada vez un bit). La entrada serie de desplazamiento a la derecha (DSR) introduce los bits porla posición A (QA) cuando el registro se desplaza a la derecha. La entrada serie de desplazamiento a la izquierda (DSL ) introduce los bits or la posición D (QD) cuando el registro se desplaza a la izquierda. La entrada de reloj (CLK) dispara los cuatro flip-flops en la transición L a H del pulso de reloj . Cuando se activa con un nivel BAJO, la entrada de borrado (CLR) pone todos los flip-flops a O. Los controles de modo indican al registro, a través de una red de puertas, que desplace a la derecha, a la izquierda, cargue en paralelo o no haga nada (mantenimiento). Por supuesto, el 74194, que es un CI TTL, tiene las conexiones de alimentación, + 5 V Y GND. Habitualmente las conexiones de alimentación no se indican en el símbolo lógico.

En la Figura 11 .9 se muestra una tabla de funcionamiento de los modos de selección del registro de desplazamiento 74194. Los modos de operación del registro de desplazamiento aparecen en la sección izquierda de la tabla, éstos son reset, mantenimiento, desplazamiento a la izquierda, desplazamiento a la derecha y carga en paralelo.

Considerar el modo reset (borrado) del registro de desplazamiento de la Figura 11.9. Cuando la entrada CLR está BAJA (L) , anula a las demás (que están marcadas con X en la tabla) y pone las salidas a 0000 (LLLL en la tabla). Observar que las salidas están identificadas por Qo en vez de por QA, Q¡ en vez de por QB, etc. La forma de identificar las entradas y salidas varía de unos fabricantes a otros.


306 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIl.\l.cS

Los cuatro modos restantes de operación de la Figura 11.9 están gobernados por loscontroles de modo (So Y SI). Cuando ambos modos de control están en el nivel BAJO(So = 0, SI = O), el registro de desplazamiento está en modo de mantenimiento y no haránada. Sin embargo, la tabla visual iza las salidas (Qo a Q3).

Considerar la línea de desplazamiento a la izquierda de la Figura 11.9. Los dos controlesde modo son adecuados (So = 0, SI = 1), Y el dato se introduce por la entrada serie dedesplazamiento a la izquierda (Dsd. Observar que los 1 y 0, de la entrada serie dedesplazamiento a la izquierda, son transferidos a la posición Q3 (D) cuando el registro sedesplaza una posición a la izquierda. El desplazamiento tiene lugar en la transición L a Hdel pulso de reloj, como indica la flecha ascendente de la tabla.

Observar la línea de desplazamiento a la derecha de la Figura 11.9. Los controles demodo están en el set (So = 1, SI = O). Los datos se colocan en la entrada serie de desplaza-miento a la derecha (DSR). En la transición L a H del pulso de reloj, el bit de la entradaDSR es transferido a la salida Qo (A) cuando el registro se desplaza una posición a laderecha.

El modo final de operación, del registro de desplazamiento universal, se muestra en lalínea inferior de la Figura 11.9. Para carga en paralelo [también llamada carga en andanada

Modo de Entradas Salidas

operaciónCLK CLR SI So DSR DSL Dn Qo Ql Qz Q3

Reset (borrado) X L X X X X X L L L L

Mantenimiento X H 1* 1* X X X(no hace nada) qo ql qz q3

Desplazamiento i H h 1* X I X ql qz q3 La la izquierda i H h 1* X h X ql qz q3 H

Desplazamiento i H 1* h I X X L qo ql qza la derecha i H 1* h h X X H qo ql qz

Carga paralelo i H h h X X dn do di dz d3

H = nivel de tensión ALTOh = nivel de tensión ALTO un instante anterior a la transición L a H del relojL = nivel de tensión BAJOl = nivel de tensión BAJO un instante anterior a la transición La H del relojd,,(q,,) = (Las letras minúsculas indican el estado de la entrada [o salida] referenciada un instante

antes de la transición La H del reloj.)X = irrelevantei = transición de reloj L a H

* La transición Ha L de las entradas So y S, del 74194 sólo deben tener lugar mientras CLK estéen el nivel ALTO para operación convencional.

Figura 11.9. Tabla de funcionamiento de los modos de operación del registrode desplazamiento universal el 741 94.

(bltratraasícal

paElEs

maparzarde

11

11

11

11

11

11


s por losel BAJOno hará

controlesserie deserie de

egistro sein L a H

troles dedesplaza-

entradaión a la

tra en landanada

e

é


(broadside)] el registro 74194 pone los dos controles de modo a l (So = 1, S1 = 1). En latransición L a H del pulso de reloj, los datos de las entradas de carga en paralelo setransfieren a las salidas adecuadas. Observar que las entradas de carga en paralelo no sonasíncronas, como lo eran en los anteriores registros de carga en paralelo. La operación decarga en paralelo se realiza en un paso, con un simple pulso de reloj.

El registro 74194 es universal. Los datos pueden cargarse en serie o paralelo y leerse enparalelo o en serie [la salida puede realizarse por un punto como, por ejemplo, QD (Q3)).El registro puede no hacer nada, desplazar a la derecha o a la izquierda según se le indique.Este registro de 4 bits es una de las muchas unidades fabricadas en forma de el.

Otros registros de desplazamiento TTL son el 7494 de 4 bits y el 7496 de 5 bits. En losmanuales de datos también aparecen listados el 74164 de 8 bits, de entrada serie y salidaparalelo; el 74165 de 8 bits, de entrada serie/paralelo, salida serie. Otros registros de despla-zamiento disponibles se encuentran en diversas subfamilias TTL como, por ejemplo, el registrode desplazamiento 74LS395A de 4 bits, conectable en cascada y con salidas de tres estados.

PROBLEMAS RESUELTOS

11.21. Listar los cinco modos de operación del registro de desplazamiento 74194.

Solución:Los cinco modos de operación del registro 74194 son los siguientes:

(a) reset (borrado) (e) desplazamiento izquierda (e) carga paralelo(b) mantenimiento (d) desplazamiento derecha

11.22. Acudir a la Figura 11.9. La entrada asíncrona al registro 74194 que controla las demás entradases la entrada de .

Solución:La entrada de borrado es la única entrada asíncrona en el registro 74194.

1l.23. Acudir a la Figura 11.9. ¿Qué efecto tiene un pulso de reloj cuando el registro 74194 está enmodo de mantenimiento?

Solución:El registro 74194 no hace nada con ningún pulso de reloj cuando está en el modo de mantenimiento.

11.24. Acudir a la Figura 11.9. Se necesita(n) pulso(s) de reloj para cargar en paralelo cuatrobits en el registro 74194.

Solución:Se necesita un pulso de reloj para cargar en paralelo el registro de desplazamiento 74194.

11.25. La entrada rotulada DSR se utiliza cuando So = (0, 1) Y SI = (O, 1).

Solución:La entrada DSR (entrada serie desplazamiento a la derecha) se utiliza en el modo de desplazamiento a la

derecha, y por tanto So = 1 Y SI = O.

1l.26. El registro 74194 utiliza disparos de (flancos positivos, pulsos).

Solución:El registro 74194 utiliza disparos de flancos positivos.


(broadside)] el registro 74194 pone los dos controles de II)odo a 1 (So = 1, SI = 1). En la transición L a H del pulso de reloj, los datos de las entradas de carga en paralelo se transfieren a las salidas adecuadas. Observar que las entradas de carga en paralelo no son asíncronas, como lo eran en los anteriores registros de carga en paralelo. La operación de carga en paralelo se realiza en un paso, con un simple pulso de reloj.

El registro 74194 es universal. Los datos pueden cargarse en serie o paralelo y leerse en paralelo o en serie [la salida puede realizarse por un punto como, por ejemplo, QD (Q3)). El registro puede no hacer nada, desplazar a la derecha o a la izquierda según se le indique. Este registro de 4 bits es una de las muchas unidades fabricadas en forma de el.

Otros registros de desplazamiento TTL son el 7494 de 4 bits y el 7496 de 5 bits. En los manuales de datos también aparecen listados el 74164 de 8 bits, de entrada serie y salida paralelo; el 74165 de 8 bits, de entrada serie/paralelo, salida serie. Otros registros de desplazamiento disponibles se encuentran en diversas subfamilias TTL como, por ejemplo, el registro de desplazamiento 74LS395A de 4 bits, conectable en cascada y con salidas de tres estados.

PROBLEMAS RESUELTOS

11.21. Listar los cinco modos de operación del registro de desplazamiento 74194.

Solución: Los cinco modos de operación del registro 74194 son los siguientes:

(a) reset (borrado) (e) desplazamiento izquierda (e) carga paralelo (b) mantenimiento (d) desplazamiento derecha

11.22. Acudir a la Figura 11.9. La entrada asíncrona al registro 74194 que controla las demás entradas es la entrada de ___ .

Solución:

La entrada de borrado es la única entrada asíncrona en el registro 74194.

1l.23. Acudir a la Figura 11.9. ¿Qué efecto tiene un pulso de reloj cuando el registro 74194 está en modo de mantenimiento?

Solución:

El registro 74194 no hace nada con ningún pulso de reloj cuando está en el modo de mantenimiento.

1l.24. Acudir a la Figura 11.9. Se necesita(n) ___ pulso(s) de reloj para cargar en paralelo cuatro bits en el registro 74194.

Solución: Se necesita un pulso de reloj para cargar en paralelo el registro de desplazamiento 74194.

1l.2S. La entrada rotulada DSR se utiliza cuando So = ___ (0, 1) Y SI = _ __ (O, 1).

Solución:

La entrada DSR (entrada serie desplazamiento a la derecha) se utiliza en el modo de desplazamiento a la derecha, y por tanto So = I Y SI = O.

11.26. El registro 74194 utiliza disparos de ___ (flancos positivos, pulsos).

Solución:

El registro 74194 utiliza disparos de flancos positivos.



A B e DCarga

paraleloO A RegistroO B1 e desplaza-

miento1 D

QA -

~ntrad~ serieQB

DSR~ derecha Qc

Entrada serie DSLizquierda QoL- RelojCLK

L- Borrado (74194)

CLRSo S,

--c- So I

S, Modo de control•

O O

O

O O

llL- O _



11.27. Listar el modo de operación del registro de desplazamiento (74194) para cada uno de los pulsosde la Figura 11.10.

Solución:Acudir a las columnas SI y So de la tabla de selección modos de la Figura 11.9. El modo de operación

del registro para cada pulso' mostrado en la Figura 11.10 es como sigue:

pulso a = reset (borrado) pulso J = desplazamiento derechapulso b = carga paralelo pulso g = desplazamiento derechapulso e = desplazamiento izquierda pulso h = reset (borrado)pulso d = desplazamiento izquierda pulso i = mantenimientopulso e = desplazamiento izquierda pulso j = desplazamiento izquierda

11.28. Listar el estado de los indicadores de salida, después de cada pulso, para el registro dedesplazamiento 74194 mostrado en la Figura 11.1O.

Solución:Los indicadores de salida leen los siguientes registros en la Figura 11.10 (A a la izquierda, D a la derecha):

pulso a = 0000 El modo reset pone todas lassalidas a O.

pulso b = 0011 El modo carga en paralelocarga cuatro entradas en el re-gistro.

pulso e = O 110 El modo de desplazamiento ala izquierda desplaza los bitsuna posición a la izquierda.Observar que se está cargandoun O en serie en la posición Dde la entrada serie de la iz-quierda.

pulso d = 1100 El modo de desplazamiento ala izquierda desplaza los bitsuna posición a la izquierda.Observar que se está cargandoun O en serie en la posición Dde la entrada serie de la iz-quierda.

pulso e = 1000 El modo de desplazamiento ala izquierda desplaza los bitsuna posición a la izquierda.Observar que se está cargandoun O en serie en la posición D

11

Lomisalm2

perha:disdedatempwqwdeemundelosquenlosop

regElserde!pa:en'


salida

D

pulsos

ración

o de

recha):ento as bitsierda.

gandoión Dla iz-

de la entrada serie de la iz-quierda.

pulso f = 1100 El modo de desplazamiento ala derecha desplaza los bitsuna posición a la derecha. Ob-servar que se está cargandoun 1 en serie en la posición Ade la entrada serie de la de-recha.

pulso 9 = 0110 El modo de desplazamiento ala derecha desplaza los bitsuna posición a la derecha. Ob-servar que se está cargandoun O en serie en la posición A


de la entrada serie de la de-recha.

pulso h = 0000 La entrada de borrado anulalas demás entradas y reinicia-liza todas las salidas a O.

pulso i = 0000 En el modo de mantenimientoal registro no hace nada.

pulso j = 0001 El modo de desplazamiento ala izquierda desplaza los bitsuna posición a la izquierda.Observar que se carga un l enserie en la posición D de laentrada serie de la izquierda.

11.5. REGISTROS DE DESPLAZAMIENTO CMOS

Los fabricantes de circuitos integrados disponen de gran variedad de registros de desplaza-miento CMOS. El C174HC164, que es registro de desplazamiento de 8 bits entrada seriesalida paralelo, se estudia en esta sección. En la Figura 11.11 se reproduce información delmanual de datos del fabricante.

El CI CMOS 74HCI64 es un registro de desplazamiento disparado por flanco, que sólopermite entrada de datos en serie. Procedentes de cada uno de los ocho flip-flops internoshay disponible una salida (Qo a Q7) (Fig. 1l.lle). La entrada de reloj (CP) al 74HCI64 esdisparada por flanco y desplaza datos en la transición del nivel BAJO al ALTO del pulsode reloj. Los datos se introducen bit a bit (en serie) a través de una de las dos entradas dedatos (D,a o D,,,). El diagrama lógico simplificado de la Figura 1l.1la muestra que lasentradas de datos (Dsa Y Dsb) realizan la operación AND. Esto significa que una entradapuede utilizarse como una entrada de habilitación de datos activa en el nivel ALTO mientrasque el dato serie se introduce por la segunda entrada de datos. Si no se necesita la habilitaciónde la entrada de datos, ambas entradas de datos (Dsa Y Dsb) se unen y se utilizan comoentrada única de datos en serie. En la Figura 11.11e, cada pulso de reloj desplaza los datosuna posición a la derecha (desde Qo hasta Q7) en el registro de desplazamiento. La patillade reset maestro (MR) en el 74HCI64 es una entrada activa en el nivel BAJO que reinicializalos ocho flip-flops y pone las salidas a O. El reset maestro (MR) es una entrada asíncronaque elimina las demás entradas. El registro de desplazamiento 74HCI64 está encapsuladoen un CI DIP de 14 patillas, como indica la Figura 1l.1 lb. Una tabla de verdad que detallalos modos de operación del CI 74HCI64 se reproduce en la Figura 1l.1 Id. El CI74HCI64opera con una fuente de alimentación de 5 V de.

Los fabricantes producen diversos registros de desplazamientos CMOS. Si se conectanregistros de desplazamiento que tengan flip-flops D, se pueden utilizar los CI4076 y 40174.El CI 4014 registro de desplazamiento estático de ocho etapas es un dispositivo de entradaserie salida paralelo. El 4031 registro de desplazamiento estático de 64 etapas. El registro dedesplazamiento de 4 bits 4035 es una unidad de almacenamiento de entrada serie salida enparalelo. El registro de desplazamiento estático de 8 bits 4034 es una unidad universal deentrada/salida-serie/paralelo bidireccional de tres estados, con la que se puede entrar y salir

de la entrada serie de la izquierda.

pulso f = 1100 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha . Observar que se está cargando un I en serie en la posición A de la entrada serie de la derecha.

pulso g = 0110 El modo de desplazamiento a la derecha desplaza los bits una posición a la derecha. Observar que se está cargando un O en serie en la posición A


de la entrada serie de la derecha .

pulso h = 0000 La entrada de borrado anula las demás entradas y reinicializa todas las salidas a O.

pulso i = 0000 En el modo de mantenimiento al registro no hace nada.

pulso j = 0001 El modo de desplazamiento a la izquierda desplaza los bits una posición a la izquierda. Observar que se carga un l en serie en la posición D de la entrada serie de la izquierda.

11.5. REGISTROS DE DESPLAZAMIENTO CMOS

Los fabricantes de circuitos integrados disponen de gran variedad de registros de desplazamiento eMOS. El C1 74HC164, que es registro de desplazamiento de 8 bits entrada serie salida paralelo, se estudia en esta sección. En la Figura 11.11 se reproduce información del manual de datos del fabricante.

El el eMOS 74He164 es un registro de desplazamiento disparado por flanco, que sólo permite entrada de datos en serie. Procedentes de cada uno de los ocho flip-flops internos hay disponible una salida (Qo a Q7) (Fig. ll.lle). La entrada de reloj (CP) al 74He164 es disparada por flanco y desplaza datos en la transición del nivel BAJO al ALTO del pulso de reloj. Los datos se introducen bit a bit (en serie) a través de una de las dos entradas de datos (D,a o DI" ). El diagrama lógico simplificado de la Figura 1l.11a muestra que las entradas de datos (Dsa Y Dsb ) realizan la operación AND. Esto significa que una entrada puede utilizarse como una entrada de habilitación de datos activa en el nivel ALTO mientras que el dato serie se introduce por la segunda entrada de datos. Si no se necesita la habilitación de la entrada de datos, ambas entradas de datos (Dsa Y D sb ) se unen y se utilizan como entrada única de datos en serie. En la Figura 11.11 e, cada pulso de reloj desplaza los datos una posición a la derecha (desde Qo hasta Q7) en el registro de desplazamiento. La patilla de reset maestro (MR) en el 74He164 es una entrada activa en el nivel BAJO que reinicializa los ocho flip-flops y pone las salidas a O. El reset maestro (MR) es una entrada asíncrona que elimina las demás entradas. El registro de desplazamiento 74He164 está encapsulado en un el DIP de 14 patillas, como indica la Figura 1 l.1 lb. Una tabla de verdad que detalla los modos de operación del el 74He164 se reproduce en la Figura 1l.11d. El el74He164 opera con una fuente de alimentación de 5 V dc.

Los fabricantes producen diversos registros de desplazamientos eMOS. Si se conectan registros de desplazamiento que tengan flip-flops D , se pueden utilizar los el 4076 y 40174. El el 4014 registro de desplazamiento estático de ocho etapas es un dispositivo de entrada serie salida paralelo. El 4031 registro de desplazamiento estático de 64 etapas. El registro de desplazamiento de 4 bits 4035 es una unidad de almacenamiento de entrada serie salida en paralelo. El registro de desplazamiento estático de 8 pÍts 4034 es una unidad universal de entrada/salida-serie/paralelo bidireccional de tres estados, con la que se puede entrar y salir


310 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES1.

o.; Vcc

Dsb 2 13 Q7Qo 3 12 Q6QI 4 164 11 QsQ2 5 10 Q4Q3 6 9 MR

GND 7 8 CP

(h) Diagrama de patillas

2

Qo 3

QI 4

Q2 5

Q3 6

Q4 10

CP Qs 11

Q6 12

MR Q7 13

8---~1>

9-~--a

(a) Símbolo lógico simplificado

D",

D Q D Q D Q D Q D Q D Q D Q D Qo,

CP CP CP CP CP CP CP CP

FFI FF3 FF4 FF5 FF6 FF7 FF8

RD Ru Ru Rn

CP

MR

Q, Q2 Q,Q,

(e) Diagrama lógico detallado

Entradas SalidasModos de operación

MR CP o; o.; Qo QI-Q7reset (borrado) L X X X L L-L

H i l l L qO-q6

desplazamiento H i l h L QO-q6

H i h l L QO-Q6H i h h H QO-Q6

H = nivel de tensión ALTOh = nivel de tensión ALTO anterior al tiempo de establecimiento de la transición BAJA a ALTA del relojL = nivel de tensión BAJOl = nivel de tensión BAJO anterior al tiempo de establecimiento de la transición BAJA a ALTA del relojq = las letras minúsculas indican el estado de la entrada referenciada anterior al tiempo de establecimiento

de la transición BAJA a ALTA del relojt = transición del reloj de BAJA a ALTA

(d) Tabla de verdad

Figura 11 .11. El registro de desplazamiento CI 74HC 164 de 8 bits.

a laslas SI

11.29

I1.3U

11.3]

Q711.32

11.32

11.3~


14 Vcc

13 Q7

12 Q6

11 Qs

10 Q4

9 MR

8 CP

atillas

QD

CP

FF8RD

Q,

to


a las líneas del bus. También hay disponibles otros muchos registros de desplazamiento enlas series 74HC y 74HCT de CI CMOS.

PROBLEMAS RESUELTOS

11.29. Acudir a la Figura 11.11. La entrada al registro de desplazamiento 74HCI64 elimina alas demás cuando se activa con un nivel BAJO.

Solución:La entrada de reset maestro (MR), activa en el nivel BAJO, del registro de desplazamiento 74HCl64

elimina a las demás.

11.30. La entrada de reset maestro (MR) en el Cl74HCI64 es una entrada (asíncrona,síncrona).

Solución:La entrada de reset maestro (MR) en el 74HCl64 es una entrada asíncrona.

11.31. Acudir a la Figura 11.11. La entrada de reloj (CP) al Cl74HCI64 es disparada por __(pulso, flanco) y desplaza datos en la transición (ALTA a BAJA, BAJA a ALTA) delpulso de reloj.

Solución:La entrada de reloj (CP) al CI 74HCl64 es disparada por flanco y desplaza datos en la transición BAJA

a ALTA del pulso de reloj.

11.32. El 74HCI64 es un registro de desplazamiento de entrada (paralela, serie) y salidaparalela.

Solución:El 74HCl64 es un registro de desplazamiento de 8 bits de entrada serie y salida paralela.

11.33. Acudir a la Figura 11.11. ¿Por qué el Cl 74HCI64 tiene dos entradas de datos serie (véase Dsay D,h)?Solución:

El CI 74HCl64 tiene dos entradas de datos serie que realizan la operación AND (Dsa Y Dsb)' Las dosentradas de datos serie permiten que una se utilice como entrada de habilitación de datos serie, activa en elnivel ALTO, para activar y desactivar la entrada de datos.

11.34. Acudir a la Figura 11.12. El registro de desplazamiento 74HCI64 está en el modo de operación___ (reset, desplazamiento) durante el pulso de reloj a.

Solución:La entrada de reset maestro (MR) se activa con un nivel BAJO durante el pulso a para que el registro

de desplazamiento esté en el modo de reset. Recordar que la entrada de reset (MR) elimina las demás.

11.35. Acudir a la Figura 11.12. El registro de desplazamiento 74HCI64 está en el modo de operación___ (reset, desplazamiento) durante el pulso de reloj b.

Solución:El reset (MR) se desactiva para que el CI 74HCI64 desplace su contenido a la derecha una posición

cargando un bit 1 de la entrada de datos (Dsb) en la posición Qo. El resultado después del pulso bes 10000000.


+5VHabilitación

de datos Vcc Qo- D•• Q- Registro de Qdesplazamiento Q3

QQ5

CP Q6 O(74HC164) Q7

L-- Reset1 MR GND

":-


11.36. Acudir a la Figura 11.12. Las entradas de datos en serie son (activadas, desactivadas)durante el pulso de reloj c.

Solución:Véase Figura 11.12. La entrada superior a la puerta AND de datos en serie está en el nivel BAJO durante

el pulso de reloj e, que desactiva la entrada de datos serie completa.

11.37. Listar el estado de los indicadores de salida después de cada pulso de reloj para el registro dedesplazamiento 74HC164 de la Figura 1l.l2.

Solución:Los indicadores de salida muestran lo que sigue para el registro de desplazamiento mostrado en la

Figura 11.12 (Qo a la izquierda, Q7 a la derecha):pulso a = 0000 0000 Modo resetpulso b = 1000 0000 Desplazamiento a la derecha-carga serie de un l en Qopulso e = 0100 0000 Desplazamiento a la derecha-carga serie de un O en Qopulso d = 00 lO 0000 Desplazamiento a la derecha-entrada serie inhabilitadapulso e = 000 l 0000 Desplazamiento a la derecha-entrada serie inhabilitadapulso .r = 0000 1000 Desplazamiento a la derecha-entrada serie in habilitadapulso g = 0000 0100 Desplazamiento a la derecha-entrada serie inhabilitadapulso h = 0000 00 10 Desplazamiento a la derecha-entrada serie inhabilitadapulso i = 0000 0001 Desplazamiento a la derecha-entrada serie inhabilitadapulso j = 00000000 Desplazamiento a la derecha-entrada serie inhabilitada

Figura 11.12. Problema del tren de pulsos del registro de desplazamiento.


11.38. Dibujar el diagrama lógico de un registro de desplazamiento a la derecha y carga serie de5 bits. Utilizar cinco flip-flops D. Rotular las entradas como reloj, borrado y datos serie, y lassalidas como A, B, e, D y E.Res. Véase Figura 11.13.

11.

11

F

11.

11.,

11.,


ivadas)

durante

tro de

en la

rie de, y las


Salidas

Datos serie ---1 D ºFFl

CLKEntradas CLRCLR CLR CLR CLR

Borrado --+--....•..--+--~~--+--...•..--+-----<O------+---'Reloj ----4 +-- ---4 .•..... --'

Figura 11.13. Diagrama lógico de un registro de desplazamiento a la derechay carga serie de 5 bits.

11.39. Se necesitan pulso(s) de reloj para cargar un registro de desplazamiento de carga seriede 5 bits.Res. cinco.

11.40. Acudir a la Figura 11.14. La entrada de datos es una entrada de datos ~ (paralelo, serie)a este registro de desplazamiento a la -.J!!L (izquierda, derecha) y de ~ bits.Res. (a) serie, (b) derecha, (e) 3.


Datos

ºDFFl

CLK

~ -U0rradoCLR CLR CLR

121Reloj

Figura 11.14. Problema del tren de pulsos del registro de desplazamiento de carga serie.

11.41. Listar las salidas, después de cada pulso de reloj, del registro de desplazamiento de laFigura 11.14 (A a la izquierda, e a la derecha).

Res. pulso a = 000pulso b = 100

pulso e = 010pulso d = 101

pulso e = olapulso f = l Oí)

pulso 9 = 110pulso h = 011

11.42. Acudir a la Figura 11.14. Listar las dos entradas síncronas en este registro.Res. dato (serie), reloj.

11.43. Acudir a la Figura 11.14. Se necesitan pulsoís) de reloj para cargar este registro con 011.Res. tres.


11.44. Acudir a la Figura 11.7. Este registro de desplazamiento de 3 bits de carga paralelo utiliza flip-flops ~ (D, JK) Y es una unidad ~ (no recirculante, recirculante).Res. (a) lK, (b) recirculante.

11.45. Acudir a la Figura 11.7. ¿Cuál es el modo de operación de cada flip-flop JK mientras el pulsode reloj d está en ALTA?Res. modo FFI = se! (l = 1, K = O)

modo FF2 = reset (l = O, K = 1)modo FF3 = reset (l = O, K = 1)

11.46. Acudir a la Figura 11.7. El estado activo para la entrada de borrado es (0, 1).Res. O.

11.47. Acudir a la Figura 11.7. Los indicadores de salida en este registro leen A = ~, B = ~y e = ~ cuando el pulso g está en ALTA.Res. (a) O, (b) 1, (e) 1. o

11.48. Acudir a la Figura 11.7. ¿Cuál es el modo de operación de cada flip-flop JK mientras el pulsode reloj h está en ALTA?

Res. modo FFI = se! (l = 1, K = O)modo FF2 = se! (l = 1, K = O)modo FF3 = reset (l = O, K = 1)

11.49. Acudir a la Figura 11.7. Las dos líneas con flechas que van del FF3 al FFl se denominanlíneas (recirculantes, de reset).Res. recirculantes.

11

11.50. Acudir a la Figura 11.7. Los flip-flops JK son disparados por la transición ~ (ALTA,BAJA) a ~ (ALTA, BAJA) del pulso de reloj.Res. (a) ALTA, (b) BAJA.

11

11.51. Acudir a la Figura 11.7. Listar las salidas del registro mientras cada pulso de reloj está enALTA (justo antes de la transición de reloj H aL).Res. pulso a = 000 pulso d = 001 pulso 9 = 011 pulso j = III

pulso b = IDO pulso e = IDO pulso h = 101pulso e = DIO pulso f = 000 pulso i = 110

11.52. Acudir a la Figura 11.15. La entrada de reloj dispara el registro de desplazamiento en latransición ~ (ALTA, BAJA) a ~ (ALTA, BAJA) del pulso de reloj.Res. (a) BAJA, (b) ALTA.

11

11

1111.53. Acudir a la Figura 11.15. La conexión de borrado al registro 74194 es una entrada activa

en (ALTA, BAJA) Y anula a las demás.Res. BAJA.

1111.54. Listar el modo de operación del registro de desplazamiento 74194 para cada pulso de reloj

mostrado en la Figura 11.15.Res. pulso a = carga paralelo

pulso b = desplazamiento derechapulso e = desplazamiento derechapulso d = carga paralelo

pulso e = mantenimientopulso f = desplazamiento derechapulso g = desplazamiento derechapulso h = desplazamiento izquierda

11


11.44. Acudir a la Figura 11.7. Este registro de desplazamiento de 3 bits de carga paralelo utiliza flipflops ~ (D, JK) Y es una unidad ~ (no recirculante, recirculante). Res. (a) lK, (b) recirculante.

ll.45. Acudir a la Figura 11.7. ¿Cuál es el modo de operación de cada flip-flop JK mientras el pulso de reloj d está en ALTA?

Res. modo FF I = set (l = 1, K = O) modo FF2 = reset (l = O, K = 1) modo FF3 = reset (l = O, K = 1)

11.46. Acudir a la Figura 11.7. El estado activo para la entrada de borrado es ___ (0, 1). R es. O.

11.47. Acudir a la Figura 11.7. Los indicadores de salida en este registro leen A = ~, B = ~ y e = ~ cuando el pulso g está en ALTA. Res. (a) O, (b) 1, (e) 1.

ll.48. Acudir a la Figura 11.7. ¿Cuál es el modo de operación de cada flip-flop JK mientras el pulso de reloj h está en ALTA?

Res. modo FFI = set (J = 1, K = O) modo F F2 = set (l = 1, K = O) modo FF3 = reset (l = O, K = 1)

11.49. Acudir a la Figura 11.7. Las dos líneas con flechas que van del FF3 al FFl se denominan líneas ___ (recirculantes, de reset). R es. recirculantes.

11.50. Acudir a la Figura 11.7. Los flip-flops JK son disparados por la transición ~ (ALTA, BAJA) a ~ (ALTA, BAJA) del pulso de reloj. Res. (a) ALTA, (b ) BAJA.

11.51. Acudir a la Figura 11.7. Listar las salidas del registro mientras cada pulso de reloj está en ALTA (justo antes de la transición de reloj H aL).

Res. pulso a = 000 pulso b = 100 pulso e = 010

pulso d = 001 pulso e = 100 pulso f= 000

pulso 9 = 011 pulso h = 101 pulso i = 110

pulso j = 111

11.52. Acudir a la Figura 11.15. La entrada de reloj dispara el registro de desplazamiento en la transición ~ (ALTA, BAJA) a ~ (ALTA, BAJA) del pulso de reloj. Res. (a) BAJA, (b) ALTA.

11.53. Acudir a la Figura 11.15. La conexión de borrado al registro 74194 es una entrada activa en ___ (ALTA, BAJA) Y anula a las demás. R es. BAJA.

11.54. Listar el modo de operación del registro de desplazamiento 74194 para cada pulso de reloj mostrado en la Figura 11.15.

Res. pulso a = carga paralelo pulso b = desplazamiento derecha pulso e = desplazamiento derecha pulso d = carga paralelo

pulso e = mantenimiento pulso f = desplazamiento derecha pulso g = desplazamiento derecha pulso h = desplazamiento izquierda


'liza flip-

el pulso

el pulso

nomman

(ALTA,

está en

to en la

a activa

de reloj


Carga Indicadores de salidaparalelo

A B e DAB Registroe de despla-D zamiento

universal QA r--

QBntrada serie

derecha DSR QcEntrada serie

DSLizquierda QDReloj CLK

Borrado (74194)

CLRSo SISo I

SI Controles de modo

~ O ~fll ~1.....--0_fl 1

1

:

- O (l~r

_________ O ~ ~ BAJOE

BAJO

~

~

O

Figura 11.15. Problema del tren de pulsos del registro de desplazamiento universal.

11.55. Listar los estados de los indicadorespulso de reloj está en ALTA.

Res. pulso a = IIll pulso e = 0011pulso b = O111 pulso d = OII O

de salida del registro de la Figura 11.15 mientras cada

pulso e = OlIOpulso f = 0011

pulso 9 = 000 lpulso h = 0010

11.56. Acudir a la Figura 11.15. Justo antes de pulso de reloj d, los indicadores de salida leen .¿Por qué?Res. Al contar el pulso de borrado, los indicadores de salida leen 0000 justo antes del pulso de reloj d

(Fig. 11.15).

11.57. Acudir a la Figura 11.15. Durante el pulso a, este registro es inicializado para carga _(paralelo, serie).Res. paralelo.

11.58. Otro término para carga paralelo es carga en .Res. andanada.

11.59. El registro de desplazamiento se clasifica como circuito lógico (combinacional, secuen-cial).Res. secuencia!.

11.60. La unidad de memoria mostrada en la Figura 11.4 podría clasificarse como un registro entradaserie salida .Res. paralelo.

11.61. Acudir a la Figura 11.5. El registro de desplazamiento recirculante también puede llamarsecontador de .Res. anillo.


I!!'f'


o I I O I I I

10 ••• ••• 10--~~~~~I~O~I~I~I~

(b)

1 1 O O I O I O I I I O O I I

01 •••

(e)

O O(d)

12.1.

En unanalógieleccióiprograihacien:disposi

Lade alrrsistema

~ ti va de(CPU)internamemorcomo.aparect

Losmagnéiunidadcada dtienenla fornducton

Losmontarrmcroc

12.2.

Las mees la qaccesomicroc

Figura 11.16. Tipos de registros.

11.62. Acudir a la Figura 11.16. ¿Qué parte de la figura ilustra la idea de registro de entrada seriesalida paralelo?Res. parte b.

11.63. Acudir a la Figura 11.16. ¿Qué parte de la figura ilustra la idea de registro entrada paralelosalida serie?Res. parte c.

11.64. El el 74Hel64 ¿por qué tipo de registro dibujado en la Figura 11.16 está mejor representado?Res. b (entrada serie salida paralelo).

11.65. Acudir a la Figura 11.12. Este registro de desplazamiento es un ejemplo de el (eMOS,TTL).Res. CMOS.

11.66. Acudir a la Figura 11.12. La patilla de reset maestro (MR) en el 74Hel64 es una entradaactiva en el nivel (ALTO, BAJO) Y anula todas las demás.Res. BAJO.

11.67. Acudir a la Figura 11.12. La entrada de habilitación de datos (Dsa) es una entrada activa en elnivel (ALTO, BAJO) en este ejemplo.Res. ALTO.

11.68. Acudir a la Figura 11.12. Suponiendo que la entrada de habilitación de datos (Dsa) está en elnivel ALTO todo el tiempo (pulsos a a i), listar los estados de los indicadores de salida delregistro de desplazamiento después de cada pulso de reloj (Qo a la izquierda, Q7 a la derecha).Res. Suponiendo en el nivel ALTO la entrada Dsa, entonces

pulso a = 0000 0000 pulso f = 1010 1000pulso b = 10000000 pulso g = 11010100pulso e = 0100 0000 pulso h = 0110 1010pulso d = 10100000 pulso i = 0011 0101pulso e = 01010000 pulso j = 1001 1010


~--------~--------------------------------------------------------------------------------------~

serie

alelo

tado?

en el

en ela delcha).

Capítulo 12

MEMORIAS DElA MICROCOMPUTADORA

12.1. INTRODUCCION

En un nuevo producto electrónico, los diseñado res deben elegir entre utilizar dispositivosanalógicos o digitales. Si la unidad debe entrar, procesar o sacar datos alfanuméricos,laelección es claramente digital. También, si la unidad tiene cualquier tipo de memoria oprograma almacenado, la elección es claramente digital. La circuitería digital se estáhaciendo muy popular. Sin embargo, los sistemas electrónicos más complejos contienendispositivos analógicos y digitales.

La memoria de las microcomputadoras es un ejemplo de aplicación de los dispositivosde almacenamiento de datos denominados memorias. En la Figura 12.1 se muestra unsistema microcomputador simplificado. El teclado es el dispositivo de entrada, y el disposi-tivo de salida es el monitor o receptor de televisión. La unidad central de procesamiento(Cf'U) controla la operación de la microcomputadora y procesa los datos. La memoriainterna de un sistema microcomputador convencional está compuesta de tres tipos dememorias semiconductoras. La memoria semiconductora no volátil aparece en la Figura 12.1como ROM (memoria de sólo lectura) y NVRAM (RAM no volátil). La memoria volátilaparece con el nombre de RAM (memoria de acceso aleatorio).

Los datos y la mayoría de los programas se almacenan normalmente en dispositivosmagnéticos de almacenamiento masivo denominados discos flexibles o discos rígidos. Launidad de disco es la unidad que lee y escribe en el disco flexible. Estrictamente hablando,cada dispositivo, como, por ejemplo, el teclado, monitor de vídeo, unidad de disco y Cl'U,tienen dispositivos minúsculos de memoria. Estos pequeños dispositivos de memoria tomanla forma de registros y cerrojos, pero pueden contener dispositivos de memorias semicon-ductoras ROM y RAM más pequeños.

Los dispositivos de almacenamiento RAM y ROM vienen en forma de el y estánmontados en tarjetas de circuitos impresos, como se indica en la Figura 12.1. En unamicrocomputadora es usual tener al menos un el ROM y muchos el RAM.

12.2. MEMORIA DE ACCESO ALEATORIO (RAM)

Las memorias semiconductoras se clasifican en volátiles y no volátiles. Una memoria volátiles la que pierde sus datos cuando se desconecta de la alimentación la RAM (memoria deacceso aleatorio) es una memoria semiconductora volátil muy utilizada en las modernasmicrocomputadoras para almacenar temporalmente datos y programas. La RAM también

317

Capítulo 12

MEMORIAS DE LA MICROCOMPUTADORA

12.1. INTRODUCCION

En un nuevo producto electrónico, los diseñadores deben elegir entre utilizar dispositivos analógicos o digitales. Si la unidad debe entrar, procesar o sacar datos alfanuméricos,la elección es claramente digital. También, si la unidad tiene cualquier tipo de memoria o programa almacenado, la elección es claramente digital. La circuitería digital se está haciendo muy popular. Sin embargo, los sistemas electrónicos más complejos contienen dispositivos analógicos y digitales.

La memoria de las microcomputadoras es un ejemplo de aplicación de los dispositivos de almacenamiento de datos denominados memorias. En la Figura 12.1 se muestra un sistema microcomputador simplificado. El teclado es el dispositivo de entrada, y el dispositivo de salida es el monitor o receptor de televisión. La unidad central de procesamiento (CPU) controla la operación de la microcomputadora y procesa los datos. La memoria interna de un sistema microcomputador convencional está compuesta de tres tipos de memorias semiconductoras. La memoria semiconductora no volátil aparece en la Figura 12.1 como ROM (memoria de sólo lectura) y NVRAM (RAM no volátil). La memoria volátil aparece con el nombre de RAM (memoria de acceso aleatorio).

Los datos y la mayoría de los programas se almacenan normalmente en dispositivos magnéticos de almacenamiento masivo denominados discos flexibles o discos rígidos. La unidad de disco es la unidad que lee y escribe en el disco flexible. Estrictamente hablando, cada dispositivo, como, por ejemplo, el teclado, monitor de vídeo, unidad de disco y CPU, tienen dispositivos minúsculos de memoria. Estos pequeños dispositivos de memoria toman la forma de registros y cerrojos, pero pueden contener dispositivos de memorias semiconductoras ROM y RAM más pequeños.

Los dispositivos de almacenamiento RAM y ROM vienen en forma de CI y están montados en tarjetas de circuitos impresos, como se indica en la Figura 12.1. En una microcomputadora es usual tener al menos un CI ROM y muchos CI RAM.

12.2. MEMORIA DE ACCESO ALEATORIO (RAM)

Las memorias semiconductoras se clasifican en volátiles y no volátiles. Una memoria volátil es la que pierde sus datos cuando se desconecta de la alimentación la RAM (memoria de acceso aleatorio) es una memoria semiconductora volátil muy utilizada en las modernas microcomputadoras para almacenar temporalmente datos y programas. La RAM también

317


~,~---------------------------------------------------~--------------------------------~----------318 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

Unidad dedisco flexible

Memoria externade almacenamiento

~ masivo

Disco flexible

Figura 12.1 .

se denomina memoria de lectura/escritura. Almacenar datos en RAM se denomina operaciónde escribir o de escritura. Detectar o volver a llamar datos en la RAM se denomina operaciónde leer o de lectura. Cuando el dato es leído de la memoria, los contenidos de la RAM nose destruyen.

Considerar la tabla de la Figura 12.2; es una representación de la parte interior de unamemoria de 64 bits. Los 64 cuadrados (la mayoría en blanco) representan las 64 celdas dememoria en el interior de la memoria de 64 bits. La memoria está organizada en 16 gruposde 4 bits y cada grupo de 4 bits es una palabra. Esta memoria está organizada como unamemoria 16 x 4; es decir, de 16 palabras de 4 bits cada una. La representación de lamemoria de 64 bits de la Figura 12.2 es la forma en que un programador ve esta unidad.Electrónicamente está organizada de forma bastante diferente.

Considerar la memoria de la Figura 12.2 como una RAM. Si la RAM (memoria delectura/escritura) estuviese en el modo de escribir, el dato (por ejemplo, 1101) puede grabarse(escribirse) en la memoria como se muestra en la palabra 5. El proceso de escritura essimilar a escribir en un borrador. Si la RAM estuviese en el modo de leer, el dato (porejemplo, 110 1) puede leerse de memoria. El proceso es similar a leer el 110 1 en la palabrade posición 5 en la Figura 12.2. Una memoria RAM de este tipo se denomina a veces

memúde lala Fi:la pa

El74Flestá runa (Su oruna (

L(La piambaescritpalab1101deberA2 =estarBAJCSe obduran

L,RAMWE=


Memoria externa de almacenamiento

- masivo

Unidad de di sco Oexi ble

Disco Oexible

Figura 12.1 .

se denomina memoria de lectura/escritura. Almacenar datos en RAM se denomina operación de escribir o de escritura. Detectar o volver a llamar datos en la RAM se denomina operación de leer o de lectura. Cuando el dato es leído de la memoria, los contenidos de la RAM no se destruyen .

Considerar la tabla de la Figura 12.2; es una representación de la parte interior de una memoria de 64 bits. Los 64 cuadrados (la mayoría en blanco) representan las 64 celdas de memoria en el interior de la memoria de 64 bits. La memoria está organizada en 16 grupos de 4 bits y cada grupo de 4 bits es una palabra. Esta memoria está organizada como una memoria 16 x 4; es decir, de 16 palabras de 4 bits cada una. La representación de la memoria de 64 bits de la Figura 12.2 es la forma en que un programador ve esta unidad. Electrónicamente está organizada de forma bastante diferente.

Considerar la memoria de la Figura 12.2 como una RAM. Si la RAM (memoria de lectura/escritura) estuviese en el modo de escribir, el dato (por ejemplo, 1101) puede grabarse (escribirse) en la memoria como se muestra en la palabra 5. El proceso de escritura es similar a escribir en un borrador. Si la RAM estuviese en el modo de leer , el dato (por ejemplo, 110 1) puede leerse de memoria. El proceso es similar a leer el 110 1 en la palabra de posición 5 en la Figura 12.2. Una memoria RAM de este tipo se denomina a veces


raciónraciónM no

ia debarsera es(por

labraveces

.~---------------------------------------------------------------------------- ~

MEMORIAS DE LA MICROCOMPUTADORA 319

DirecciónBit Bit Bit Bit

DirecciónBit Bit Bit Bit

D C B A D e B A

Palabra O Palabra 8

Palabra I Palabra 9

Palabra 2 Palabra 10

Palabra 3 Palabra II


Palabra 5 I I O I Palabra 13



Figura 12.2. Organización de una memoria de 64 bits.

memoria borrador (scratch-pad). La lectura de la palabra 5 (1101) no destruye el contenidode la memoria; por ello, se dice que el proceso de lectura es no destructivo. La memoria dela Figura 12.2 es una memoria de acceso aleatorio porque se puede saltar con facilidad dela palabra 5 a cualquier otra.

El diagrama lógico de un sencillo el RAM se muestra en la Figura 12.3a. El el RAM74Fl89 TTL es una memoria de acceso aleatorio de lectura/escritura de 64 bits. El el 74F189está realizado con tecnología Schottky TTL más moderna, FAST, una subfamilia que exhibeuna combinación de rendimiento y eficiencia no alcanzada por ninguna otra familia TTL.Su organización interna es similar a la mostrada en la Figura 12.2. Tienen 16 palabras, cadauna de las cuales es de 4 bits, para un total de 64 posiciones de memoria.

Los modos de operación del el TTL RAM 74Fl89 están detallados en la Figura 12.3b.La primera línea del diagrama ilustra el modo escritura. Observar que en la Figura 12.3bambas líneas de control (eS y WE) están en el nivel BAJO. Durante la operación deescritura, los 4 bits de entrada de datos (D3, D2, D¡, Do) se escriben en la posición de lapalabra de memoria especificada por las entradas de dirección. Por ejemplo, para escribir1101 en la posición de la palabra 5 como muestra la Figura 12.2, las entradas de datosdeben ser D3 = 1, D2 = 1, D¡ = O. y Do = 1 Y las entradas de dirección deben ser A3 = O,A2 = 1, A¡ = O YAo = 1. A continuación, la entrada de habilitación de escritura (WE) debeestar en el nivel BAJO. Finalmente, la entrada de selección de pastilla (eS) debe ir al nivelBAJO. La posición de la dirección de memoria 5 (palabra 5) ahora contiene el dato 1101.Se observará que las salidas de la RAM 74F189 permanecen en su estado de alta impedanciadurante la operación de escritura.

La segunda línea de la tabla de la Figura 12.3b muestra el modo lectura para laRAM 74F 189. Los controles de entrada deben inicializarse para que es = BAJO YWE = ALTO. El contenido de la posición de memoria direccionada aparecerá en las sali-



Indicadores de salidade datos invertidos

+5V D e B AI

1 VccAo

2Al

RAM de4A2 64 bits

8A3

es-wc:

tura 03

D3 O2D2

DI (74F189) 01

Do 00

GND....L

E., radas de d irección {

Entradas decontrol {

Selección de pastillaHabilitaciónde escritura

L = escritura, H = lec


EntradasModo de operación Condición de salidases WE

Escritura L L Alta impedanciaLectura L H Complemento del dato almacenadoAlmacenamiento (inhibición) H X Alta impedancia

H ~ Nivel de tensión ALTOL ~ Nivel de tensión BAJOX = Irrelevante

(b) Modos de operación

Figura 12.3. RAM estática de 64 bits 74F189.

das (03, O2, 01, 00) en forma complementaria. Observar las burbujas inversoras a las salidasdel símbolo lógico de la Figura 12.3a. Por ejemplo, para leer el contenido de la palabra 5(posición de dirección 5) en la memoria de la Figura 12.2, la selección de pastilla (eS) debeactivarse con un nivel BAJO y la habilitación de escritura (WE) debe desactivarse con unnivel ALTO. Las entradas de dirección deben ser A3 = 0, A2 = 1, Al = ° y Ao = 1. Lassalidas indican 0010, que es el complemento del valor verdadero del dato 1101 localizadoen la posición de dirección 5 de la RAM. Debe comprenderse que la operación de lectura


______~--------------------------------------------------------------------------sm----~----~MEMORIAS DE LA MICROCOMPUTADORA 321

no destruye el dato almacenado en la posición 5 de memoria, sino que saca una copiainvertida de ese dato.

La línea inferior de la tabla de la Figura 12.3b ilustra el modo de almacenamiento(store) o de inhibición (inhibit). Cuando la entrada de selección de pastilla (eS) se desactivacon un nivel ALTO, las salidas van a 'un estado de alta impedancia (flotan) y las operacio-nes de lectura y escritura se inhiben. Puede decirse que la memoria está «almacenando»datos.

El CI74F189 es un ejemplo de RAM estática. Una RAM estática puede fabricarseutilizando tecnología bipolar o MOS. La RAM estática utilizaflip-flops (o circuitos similares)como celdas de memoria y conserva sus datos siempre que la alimentación esté conectadaa la pastilla. Como unidades de gran capacidad de memoria se utilizan habitualmente lasRAM dinámicas. Una celda de memoria RAM dinámica está basada en un dispositivo MOSque almacena una carga como lo hace un pequeño capacitor. La dificultad con las RAMdinámicas (DRAM) es que todas las celdas de memoria deben ser refrescadas cada pocosmilisegundos para que no se pierdan los datos.

La RAM estática 2114 es un popular CI MOS de memoria. Almacena 4096 bits, queestán organizados en 1024 palabras de 4 bits cada una. El diagrama lógico de la RAM 2114se da en la Figura 12.4a. Observar que la RAM 2114 tiene diez líneas de dirección quepueden acceder a 1024 (210) palabras. Tiene las familiares entradas de control de selecciónde pastilla (eS) y habilitación de escritura (WE). l/O 1, 1/02, 1/03 e 1/04 son entradascuando la RAM está en el modo de escritura y salidas cuando el CI está en el modo delectura. La RAM 2114 se conecta a una fuente de alimentación de + 5 V.

El diagrama de bloques de la RAM 2114 se muestra en la Figura 12.4b. Observar,especialmente, los buffers de tres estados utilizados para aislar el bus de datos de las patillasde entrada-salida (ljO). Observar que las líneas de dirección también tienen buffers. LaRAM 2114 viene en forma de CI DIP de 18 patillas.

Los sistemas basados en microprocesador (como, por ejemplo, las microcomputadoras)comúnmente almacenan y transfieren datos en grupos de 8 bits llamados palabras. En laFigura 12.5 se han conectado dos RAM 2114 para formar una memoria RAM de 1024palabras de 8 bits por palabra. Esto se denomina 1 K de memoria en la mayoría de lasmicrocomputadoras, es decir, 1024 bytes (grupos de 8 bits) de memoria. Observar que laRAM 2114 de la izquierda proporciona los 4 bits menos significativos de una palabra y lade la derecha los cuatro más significativos. La RAM 2114 tiene los buffers adecuados paraconectarse con los buses de dirección y de datos del sistema.

Características mencionadas con frecuencia de las RAM son tamaño (en bits) y organi-zación (palabras x bit por palabra). Para la RAM 2114 éste sería de 4096 bits, o 1024 x 4.Para la RAM 74F189 éste sería 64 bits, o 16 x 4. Una segunda característica puede ser latecnología utilizada para fabricar el chip. Esta sería NMOS (canal-N metal óxido semicon-ductor) para la RAM 2114. LA 74F189 utiliza la moderna tecnología Schottky TTL deFairchild. Una tercera característica puede ser el tipo de salida. Ambas RAM, la 2114 y la74F189, tienen salidas de tres estados.

Una cuarta característica puede ser el tiempo de acceso (velocidad) de la pastilla dememoria. El tiempo de acceso es el tiempo que se necesita para localizar y leer un dato dela RAM. El tiempo de acceso de la RAM 2114 puede ser de 50 a 450 ns, dependiendode la versión que se especifique. El tiempo de acceso de la RAM 74F189 es sólo de 10 ns.La 74F 189 se dice que es una memoria más rápida. Las memorias más rápidas son máscaras que sus correspondientes más lentas.

MEMORIAS DE LA MICROCOMPUT ADORA 321

no destruye el dato almacenado en la posición 5 de memoria, sino que saca una copia invertida de ese dato.

La línea inferior de la tabla de la Figura 12.3b ilustra el modo de almacenamiento (store) o de inhibición (inhibit) . Cuando la entrada de selección de pastilla (eS) se desactiva con un nivel ALTO, las salidas van a 'un estado de alta impedancia (flotan) y las operaciones de lectura y escritura se inhiben. Puede decirse que la memoria está «almacenando» datos.

El CI74F189 es un ejemplo de RAM estática. Una RAM estática puede fabricarse utilizando tecnología bipolar o MOS. La RAM estática utilizaflip-flops (o circuitos similares) como celdas de memoria y conserva sus datos siempre que la alimentación esté conectada a la pastilla. Como unidades de gran capacidad de memoria se utilizan habitualmente las RAM dinámicas. Una celda de memoria RAM dinámica está basada en un dispositivo MOS que almacena una carga como lo hace un pequeño capacitor. La dificultad con las RAM dinámicas (DRAM) es que todas las celdas de memoria deben ser refrescadas cada pocos milisegundos para que no se pierdan los datos.

La RAM estática 2114 es un popular CI MOS de memoria. Almacena 4096 bits, que están organizados en 1024 palabras de 4 bits cada una. El diagrama lógico de la RAM 2114 se da en la Figura 12.4a. Observar que la RAM 2114 tiene diez líneas de dirección que pueden acceder a 1024 (210) palabras. Tiene las familiares entradas de control de selección de pastilla (eS) y habilitación de escritura (WE). l/O 1, 1/02, 1/03 e 1/04 son entradas cuando la RAM está en el modo de escritura y salidas cuando el CI está en el modo de lectura. La RAM 2114 se conecta a una fuente de alimentación de + 5 V.

El diagrama de bloques de la RAM 2114 se muestra en la Figura 12.4b. Observar, especialmente, los buffers de tres estados utilizados para aislar el bus de datos de las patillas de entrada-salida (ljO). Observar que las líneas de dirección también tienen buffers. La RAM 2114 viene en forma de CI DIP de 18 patillas.

Los sistemas basados en microprocesador (como, por ejemplo, las microcomputadoras) comúnmente almacenan y transfieren datos en grupos de 8 bits llamados palabras. En la Figura 12.5 se han conectado dos RAM 2114 para formar una memoria RAM de 1024 palabras de 8 bits por palabra. Esto se denomina 1 K de memoria en la mayoría de las microcomputadoras, es decir, 1024 bytes (grupos de 8 bits) de memoria. Observar que la RAM 2114 de la izquierda proporciona los 4 bits menos significativos de una palabra y la de la derecha los cuatro más significativos. La RAM 2114 tiene los buffers adecuados para conectarse con los buses qe dirección y de datos del sistema.

Características mencionadas con frecuencia de las RAM son tamaño (en bits) y organización (palabras x bit por palabra). Para la RAM 2114 éste sería de 4096 bits, o 1024 x 4. Para la RAM 74F189 éste sería 64 bits, o 16 x 4. Una segunda característica puede ser la tecnología utilizada para fabricar el chip. Esta sería NMOS (canal-N metal óxido semiconductor) para la RAM 2114. LA 74F189 utiliza la moderna tecnología Schottky TTL de Fairchild. Una tercera característica puede ser el tipo de salida. Ambas RAM, la 2114 y la 74 F 189, tienen salidas de tres estados.

Una cuarta característica puede ser el tiempo de acceso (velocidad) de la pastilla de memoria. El tiempo de acceso es el tiempo que se necesita para localizar y leer un dato de la RAM. El tiempo de acceso de la RAM 2114 puede ser de 50 a 450 ns, dependiendo de la versión que se especifique. El tiempo de acceso de la RAM 74F189 es sólo de 10 ns. La 7 4F 189 se dice que es una memoria más rápida. Las memorias más rápidas son más caras que sus correspondientes más lentas.


oA 3---'----ioA 4-=-----1oAs..;;;::.----i

CDA6..;;;::.-----1

@A7-=----

@As----~

@I/Ol---t--

'Í3'1/°2 -~=----<P4--+-

@21/°3 ....:...~+I-+--1

Í¡\Il/O 4 \!.Y-=--'++++-l

Entradas dedirección

Entradas {de control

+5 V

GND

AOAl RAM 1/°4

A2 (1024 X 4)1/0A 3

3

A4AsA6A7AsA9

ES (2114)

WE

(al Diagrama lógico

@t-----"'- Vcc

®t----GND

Seleccióndefila

Array de memoria64 filas

64 columnas

Circuitos de E/Sde columnasControl

deentradas

dedatos

Selección de columna

A' 2

_GDL-----~--------------------~es -=--__<:1----,

@wE--~-I o = Números de patillas

(i» Diagrama de bloques iConcsio de Intel Corporation¡

Figura 12.4. RAM estática MOS (1024 x 4).

UI(DRAalimeencapDIP (con u

12.1.

12.2.

12.3.

12.4.


+5 V

A¡ RAM 1/° 4

A 2 (1024 X 4)1/0 A3 3

Entradas de A4

dirección As

o A 3-=:""----

o A 4-----""" o

As-----I

CD A6 -'------1

@ A 7 -----.....,

@ As~-----1

@ I/O¡---_--1

fí3\ 1/° 2 -~--+-+-+--I

@2 1/° 3 -=---1++-+--1

Entradas { de control

A6

A7

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ES (21 14)

WE GND


Selección de fila

Control de

entradas de

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Array de memoria 64 filas

64 columnas

Circuitos de E/S de columnas

Selección de columna

@ t----=:...Vcc

® 1"4----GND

_GD~-----r--------------------~ es --....... .q---.,

@) WE----.....,

o = Números de patillas

(1)) Diagrama de bloques (Cor!esia de ¡me! Corpor({tiOI1)

Figura 12.4. RAM estática MOS (1024 x 4).


A 10 Bus de direcciones. --..Ao 1J t_

Ao ••• A 10 Ao •• '.A 10

RAM RAM- Ik X 4 _ IkX 4

Controles T ~CS (2114) r?CS (2114)I I WE 1/°1' . '1/°4 rWE 1/°1' . '1/°4

Bus de datos t f•••••••

Figura 12.5. Combinación de dos RAM 4 x 1 K para formar una RAM 8 x 1 K.

Una quinta característica puede ser el tipo de memoria: estática (SRAM) o dinámica(DRAM). Los el 2114 y 74F189 son RAM estáticas. El encapsulamiento y la tensión dealimentación son otras dos especificaciones comunes de las RAM. La RAM 2114 estáencapsulada en un DIP de 18 patillas. El el 74F189 está ubicado en un encapsulamientoDIP de 16 patillas Lee (leadless chip carrier). Ambas RAM, la 2114 y la 74F189, operancon una fuente de alimentación de 5 V de.

PROBLEMAS RESUELTOS

12.1. En electrónica digital las letras ROM significan .

Solución:Las letras ROM significan memoria de sólo lectura.

12.2. Las letras RAM literalmente significan memoria de , pero en la prácticadesignan una memoria de / .

Solución:Las letras RAM literalmente significan memoria de acceso aleatorio, pero en la práctica designan una

memoria de lectura/escritura.

12.3. La ROM es (no volátil, volátil), mientras que la RAM es una memoria .

Solución:La ROM es no volátil, mientras la RAM es una memoria volátil.

12.4. El proceso de (lectura, escritura) en una RAM consiste en poner datos en la memoria,mientras que el proceso de (lectura, escritura) consiste en revelar el contenido alma-cenado en una posición de memoria.



Solución:El proceso de escritura en una RAM consiste en poner datos en memoria, mientras que el proceso de

lectura consiste en revelar el contenido almacenado en una posición de memoria.

12.5. La (RAM, ROM) es fácilmente borrable.

Solución:La RAM es fácilmente borrable.

12.6. Una memoria de 32 x 8 contendrá palabras, de bits cada una, con una capa-cidad total de bits.

Solución:Una memoria de 32 x 8 contendrá 32 palabras, de 8 bits cada una, con una capacidad total de 256 bits.

12.7. Listar el modo de operación de la RAM 74F189 para cada pulso de entrada mostrado en laFigura 12.6.

Solución:Las entradas WE y es de la memoria controlan la operación de la RAM. Los modos de operación de

la RAM de la Figura 12.6 son los siguientes:pulsos a a i = escriturapulso j = almacenamiento (inhibición de lectura y escritura)pulso k = lecturapulso I = lectura

+5VIndicadores de salida

~O O O Ao

Al

~ A2-- A3

~ esk j h g f e d e b a

WE1 O

.r:

J D3O O D2

11 O O J: DI~:f Do

1

RAM

(74F189) 01

12.

12.

12.

12.

GND 12.

Figura 12.6. Problema del tren de pulsos de la RAM estática.

12.8. Listar el contenido de memoria en las palabras de las posiciones O a 8 después del pulso 1,Figura 12.6.

Solución:El contenido de memoria de la RAM 74F189 (Fig. 12.6) después del pulso 1 es el siguiente:

12.


de

pa-

bits.

la

de

lida

D

1,

palabra O = 000 I

palabra I = 00 I O

palabra 2 = 00 II

palabra 3 = 0100

palabra 4 = 0101

palabra 5 = 0110

palabra 6 = 0111

palabra 7 = 1000

palabra 8 = 100 I


Escrita en la posición dememoria O durante el pulso aEscrita en la posición dememoria I durante el pulso bEscrita en la posición dememoria 2 durante el pulso eEscrita en la posición dememoria 3 durante el pulso dEscrita en la posición dememoria 4 durante el pulso eEscrita en la posición dememoria 5 durante el pulso fEscrita en la posición dememoria 6 durante el pulso gEscrita en la posición dememoria 7 durante el pulso hEscrita en la posición dememoria 8 durante el pulso i

12.9. ¿Cuál es el estado de los indicadores de salida durante el pulso de entrada k en la Figura 12.6?

Solución:Los indicadores de salida muestran 1001 durante el pulso k, que es una copia del contenido de la

posición de memoria 8.

12.10. ¿Cuál es el estado de los indicadores de salida durante el pulso de entrada 1 en la Figura 12.6?

Solución:Los indicadores de salida muestran 1000 durante el pulso 1, que es una copia del contenido de la

posición de memoria 7.

El tiempo de acceso para la RAM (2114, 74F189) es más corto, y además se consideraun chip más rápido.

Solución:El tiempo de acceso para la 74FI89 es más corto.

12.11.

12.12. Cada celda de memoria de esta RAM estática es similar a un (capacitar, flip-flop),

Solución:Cada celda de memoria de una RAM estática es similar a un flip-flop.

12.13. Acudir a la Figura 12.4. Las diez líneas de dirección que entran en la RAM 2114 puedendireccionar diferentes palabras.

Solución:Las diez líneas de dirección de la RAM 2114, mostrada en la Figura 12.4, pueden direccionar un total

de 1024 (210) palabras de la RAM.

12.14. ¿Qué significa que una microcomputadora tiene 16 K de memoria?

Solución:Se dice que una computadora tiene 16 K de memoria cuando tiene aproximadamente una memoria de

16 384 bytes. Dicha memoria tendría una capacidad total de 131 072 bits (16 384 x 8 = 131 072).

palabra O = 000 I

palabra I = 0010

palabra 2 = 0011

palabra 3 = 0100

palabra 4 = 0101

palabra 5 = 0110

palabra 6 = 0111

palabra 7 = 1000

palabra 8 = 100 I


Escrita en la posición de memoria O durante el pulso a Escrita en la posición de memoria I durante el pulso b Escrita en la posición de memoria 2 durante el pulso e Escrita en la posición de memoria 3 durante el pulso d Escrita en la posición de memoria 4 durante el pulso e Escrita en la posición de memoria 5 durante el pulso f Escrita en la posición de memoria 6 durante el pulso g Escrita en la posición de memoria 7 durante el pulso h Escrita en la posición de memoria 8 durante el pulso i

12.9. ¿Cuál es el estado de los indicadores de salida durante el pulso de entrada k en la Figura 12.6?

Solución:

Los indicadores de salida muestran 100 I durante el pulso k, que es una copia del contenido de la posición de memoria 8.

12.10. ¿Cuál es el estado de los indicadores de salida durante el pulso de entrada 1 en la Figura 12.6?

Solución:

Los indicadores de salida muestran 1000 durante el pulso 1, que es una copia del contenido de la posición de memoria 7.

12.11. El tiempo de acceso para la RAM ___ (2114, 74F189) es más corto, y además se considera un chip más rápido.

Solución:

El tiempo de acceso para la 74FI89 es más corto.

12.12. Cada celda de memoria de esta RAM estática es similar a un ___ (capacitor, flip-flop).

Solución:

Cada celda de memoria de una RAM estática es similar a un flip-flop .

12.13. Acudir a la Figura 12.4. Las diez líneas de dirección que entran en la RAM 2114 pueden direccionar ___ diferentes palabras.

Solución: Las diez líneas de dirección de la RAM 2114, mostrada en la Figura 12.4, pueden direccionar un total

de 1024 (210) palabras de la RAM.

12.14. ¿Qué significa que una microcomputadora tiene 16 K de memoria?

Solución:

Se dice que una computadora tiene 16 K de memoria cuando tiene aproximadamente una memoria de 16 384 bytes. Dicha memoria tendría una capacidad total de 131 072 bits (16 384 x 8 = 131 072).



12.15. Acudir a la Figura 12.5. ¿Por qué las patillas de ES de las RAM pueden conectarse directa-mente al bus de datos?

Solución:Las RAM 2114 mostradas en la Figura 12.5 tienen los terminales de E/S con buffers de tres estados.

12.16. El tiempo que se tarda en localizar y leer un dato en una RAM se denomina tiempo de _(acceso, interfaz).

Solución:El tiempo que se tarda en localizar y leer un dato en una RAM se denomina tiempo de acceso.

12.17. El el 2114, mostrado en la Figura 12.4, es una RAM (dinámica, estática).

Solución:El CI 2114, mostrado en la Figura 12.4, es una RAM estática.

12.3. MEMORIA DE SOLO LECTURA (ROM)

Las microcomputadoras deben almacenar información permanente en forma de un programadel sistema o monitor, en una memoria de sólo lectura (ROM). La ROM la programa elfabricante con las especificaciones del usuario. Pueden utilizarse ROM más pequeñas pararesolver problemas lógicos combinacionales (para implementar tablas de verdad).

Las ROM son dispositivos de almacenamiento no volátiles porque no pierden sus datoscuando se desconecta la alimentación. La memoria de sólo lectura también se denominaROM de máscara programada, y se utiliza sólo en aplicaciones de alto volumen deproducción porque los costes iniciales son altos. Para aplicaciones de bajo volumen puedenutilizarse diversas memorias de sólo lectura programables (PROM).

Considerar el problema de conversión de decimal a código Gray (véase Sección 2.3). Latabla de verdad para este problema está en la Figura 12.7a. Esta conversión puede hacerseutilizando un sencillo circuito ROM de diodos como el de la Figura 12.7b. Si el conmutadorgiratorio ha seleccionado la posición decimal 2, ¿qué se verá en los indicadores de salidade la ROM? Las salidas (D, e, B, A) indicarán LLHH o 001l. Las salidas D y e estánconectadas directamente a tierra a través del resistor y están en el nivel BAJO. Las salidasB y A están conectadas a + 5 V a través de dos diodos directamente polarizados, y la tensiónde salida será de unos + 2-3 V, que corresponde a un nivel lógico ALTO.

Observar que el patrón de diodos en la matriz ROM de diodo s (Fig. 12.7b) es similaral patrón 1 en la tabla de verdad (Fig. 12.7a). El circuito de la Figura 12.7b se considerauna ROM que está permanentemente programada como decodificador de decimal a códigoGray. Cada nueva posición del conmutador giratorio dará a la salida el código Gray correcto,tal como se define en la tabla de verdad. En una memoria, como la de la Figura 12.7, cadaposición del conmutador giratorio es una dirección.

Un ligero refinamiento de la ROM de diodos se muestra en la Figura 12.8. LaFigura 12.8a es la tabla de verdad de un conversor de binario a código Gray. Al circuitoROM de diodos de la Figura 12.8b se le han añadido un decodificador 1 de 10 (CI TTL 7442)e inversores usados para activar sólo una de las diez filas de la ROM de diodos. El ejemplode la Figura 12.8b muestra la entrada binaria 0101 (decimal 5), que activa la salida 5 del7442 con un nivel BAJO; y hace que el inversor correspondiente presente una salida en

D

ALsali

may sdin

varestrutilLa


12.15. Acudir a la Figura 12.5. ¿Por qué las patillas de ES de las RAM pueden conectarse directamente al bus de datos?

Solución:

Las RAM 2114 mostradas en la Figura 12.5 tienen los terminales de E/S con buffers de tres estados.

12.16. El tiempo que se tarda en localizar y leer un dato en una RAM se denomina tiempo de __ _ (acceso, interfaz).

Solución:

El tiempo que se tarda en localizar y leer un dato en una RAM se denomina tiempo de acceso.

12.17. El CI 2114, mostrado en la Figura 12.4, es una RAM ___ (dinámica, estática).

Solución:

El CI 2114, mostrado en la Figura 12.4, es una RAM estática.

12.3. MEMORIA DE SOLO LECTURA (ROM)

Las microcomputadoras deben almacenar información permanente en forma de un programa del sistema o monitor, en una memoria de sólo lectura (ROM). La ROM la programa el fabricante con las especificaciones del usuario. Pueden utilizarse ROM más pequeñas para resolver problemas lógicos combinacionales (para implementar tablas de verdad).

Las ROM son dispositivos de almacenamiento no volátiles porque no pierden sus datos cuando se desconecta la alimentación. La memoria de sólo lectura también se denomina ROM de máscara programada, y se utiliza sólo en aplicaciones de alto volumen de producción porque los costes iniciales son altos. Para aplicaciones de bajo volumen pueden utilizarse diversas memorias de sólo lectura programables (PROM).

Considerar el problema de conversión de decimal a código Gray (véase Sección 2.3). La tabla de verdad para este problema está en la Figura 12.7a. Esta conversión puede hacerse utilizando un sencillo circuito ROM de diodos como el de la Figura 12.7b. Si el conmutador giratorio ha seleccionado la posición decimal 2, ¿qué se verá en los indicadores de salida de la ROM? Las salidas (D, e, B, A) indicarán LLHH o 0011. Las salidas D y e están conectadas directamente a tierra a través del resistor y están en el nivel BAJO. Las salidas B y A están conectadas a + 5 V a través de dos diodos directamente polarizados, y la tensión de salida será de unos + 2-3 V, que corresponde a un nivel lógico ALTO.

Observar que el patrón de diodos en la matriz ROM de diodos (Fig. 12.7b) es similar al patrón 1 en la tabla de verdad (Fig. 12.7 a). El circuito de la Figura 12.7 b se considera una ROM que está permanentemente programada como decodificador de decimal a código Gray. Cada nueva posición del conmutador giratorio dará a la salida el código Gray correcto, tal como se define en la tabla de verdad. En una memoria, como la de la Figura 12.7, cada posición del conmutador giratorio es una dirección.

Un ligero refinamiento de la ROM de diodos se muestra en la Figura 12.8. La Figura 12.8a es la tabla de verdad de un conversor de binario a código Gray. Al circuito ROM de diodos de la Figura 12.8b se le han añadido un decodificador 1 de 10 (CI TTL 7442) e inversores usados para activar sólo una de las diez filas de la ROM de diodos. El ejemplo de la Figura 12.8b muestra la entrada binaria 0101 (decimal 5), que activa la salida 5 del 7442 con un nivel BAJO; y hace que el inversor correspondiente presente una salida en


directa-


tados.o

2

-.. 3o. \

Entrada4

+5 Vdecimal

5

6

7

9 8

ogramaama elas para

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pueden

.3). Lahacerseutador

e salidae estánsalidastensión

similarnsideracódigo

orrecto,.7, cada

.8. Laircuito7442)

jemploa 5 del!ida en

Código GrayDecimal

D e B A

o o o o o1 o o o 12 o o 1 13 o o 1 o4 o 1 1 o5 o 1 1 16 o 1 o 17 o 1 o o8 1 1 o o9 1 1 o 1

(a) Tabla de verdad

Indicadores de salida,código Gray

Figura 12.7. Conversión decimal a Gray.

(h) ROM de diodos

ALT A, que polariza directamente los tres diodos conectados a la línea de la fila 5. Lassalidas serán LHHH o O111. Esto también se especifica en la tabla de verdad.

Las primitivas ROM de diodos tenían muchos inconvenientes. Sus niveles lógicos eranmarginales, y tenían una capacidad de conexión muy limitada. No tenían buffers de entraday salida, que son necesarios para trabajar con sistemas que contengan buses de datos ydirecciones.

ROM prácticas de máscaras programables pueden conseguirse de los fabricantes. Puedenvariar desde muy pequeñas unidades hasta ROM de capacidad bastante grande. Algunas deestas ROM comerciales pueden comprarse en la familiar forma DIP. Las ROM se fabricanutilizando tecnologías de procesos TTL, CMOS, NMOS, PMOS y GaAs (arsenuro de galio).La tecnología GaAs consigue CI digitales muy rápidos. Actualmente las ROM que utilizan

Salida

o



+5 V

Entrada vccO 1 O 1

8 4 2 IA

L-----1BL------1C

'-------1D Decodi-

ficador1 de 10

(7442)

GND

Binario Código Gray

8 4 2 1 D e B A

o o o o o o o oo o o 1 o o o 1o o 1 o o o 1 1o o 1 1 o o 1 oo 1 o o o 1 1 oo 1 o 1 o 1 1 1o 1 1 o o 1 o 1o 1 1 1 o 1 o o1 o o o 1 1 o o1 o o 1 1 1 o 1

(a) Tabla de verdad

Indicadores de salida,código Gray

Figura 12.8. Conversión de binario a código Gray.

(b) Decodificador ROM de diodos

tecnNMurucduclde L

1pro¡donpangenecompeql300

la Fes lo8 bila nROestáaplidistme!

32 ~patiqueseClBA~pot:el e

se 1de 1deblasfue!(tier

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~~---------------,r--------' \ ,


tecnología CMOS o NMOS son muy populares. Como ejemplo se puede citar la ROMNMOS 512 x 8 82HM141C de Harris con un tiempo de acceso de menos de 70 ns. Unaunidad similar, la ROM muy rápida de GaAs 14GM048 fabricada por Tri Quint Semi con-ductor, tiene tiempos de acceso de menos de 1.5 ns. Una unidad grande es la ROM CMOSde 2M x 16 LH5316000 de Sharp, con un tiempo de acceso de menos de 200 ns.

Las ROM son utilizadas para almacenar datos y programas de forma permanente. Losprogramas del sistema de la computadora, tablas de «look-up», decodificadores y genera-dores de caracteres son aplicaciones en las que se usan las ROM.' Pueden utilizarse tambiénpara resolver problemas lógicos combinacionales. Las microcomputadoras de propósitogeneral contienen una proporción mayor de RAM en su memoria interna. Sin embargo, lascomputadoras dedicadas asignan más direcciones para la ROM y habitualmente sólo tienenpequeñas cantidades de RAM. De acuerdo con un reciente listado, se dispone de unas300 ROM diferentes.

Como ejemplo, un diagrama de patillas de la ROM comercial TMS47256 se muestra enla Figura 12.9a. Un diagrama lógico para la ROM se da en la Figura 12.9b. La TMS47256es la memoria de sólo lectura NMOS 262 de 144 bits organizada como 32.768 palabras de8 bits de longitud. Desde un punto de vista práctico, se denomina ROM de 32 K x 8, o enla mayoría de los sistemas basados en microprocesador serían 32 K de ROM (32 Kbytes deROM). Aunque en la Figura 12.9a se representa un CI DIP de 28 patillas, la ROM tambiénestá disponible en encapsulamientos de plástico de 32 conectores LCC diseñados paraaplicaciones de soportes de superficies. La TMS47256 es compatible con la mayoría de losdispositivos lógicos CMOS y TTL. Los tiempos de acceso de la ROM TMS47256 sonmenores de 200 ns.

La ROM TMS47256 tiene 15 entradas de dirección (Ao a AI4), que pueden direccionar32 768 (215

) palabras. La entrada Ao es el LSB de la dirección, mientras A 14 es el MSB. Lapatilla 22 (véase Figura 12.9a) puede programarse durante la fabricación de máscaras paraque sea una entrada de habilitación de pastilla/desconexión de potencia (E o E) o una patillasecundaria de selección de pastilla (S2 o S2). Cada opción puede ser activa en el nivelBAJO o en el nivel ALTO. Cuando la patilla de habilitación de pastilla/desconexión depotencia está inactiva, la pastilla se pone en el modo preparado (standby). Este modo reduceel consumo de potencia.

Las ocho salidas (Q1 a Q8) están en el estado de alta impedancia de tres estados cuandose inhabilitan. Para leer el dato de una dirección dada, las entradas de control de selecciónde pastilla (patilla 22) y la de habilitación de pastilla/desconexión de potencia (patilla 20)deben habilitarse. La palabra de salida de 8 bits de una dirección dada puede ser leída enlas salidas. La salida Q¡ se considera el LSB, mientras que Qs es el MSB. Se utiliza unafuente de alimentación de 5 V de con + 5 V conectados a Vcc (patilla 28) y el negativo(tierra) conectado a Vss (patilla 14).

U n programa de computadora normalmente se denomina software. Cuando un programade computadora está almacenado permanentemente en una ROM, normalmente se deno-mina firmware debido a la dificultad de hacer cambios en el código.


tecnología CMOS o NMOS son muy populares. Como ejemplo se puede citar la ROM NMOS 512 x 8 82HM141C de Harris con un tiempo de acceso de menos de 70 ns. Una unidad similar, la ROM muy rápida de GaAs 14GM048 fabricada por Tri Quint Semiconductor, tiene tiempos de acceso de menos de 1.5 ns. Una unidad grande es la ROM CMOS de 2M x 16 LH5316000 de Sharp, con un tiempo de acceso de menos de 200 ns.

Las ROM son utilizadas para almacenar datos y programas de forma permanente. Los programas del sistema de la computadora, tablas de «look-up», decodificadores y generadores de caracteres son aplicaciones en las que se usan las ROM.' Pueden utilizarse también para resolver problemas lógicos combinacionales. Las microcomputadoras de propósito general contienen una proporción mayor de RAM en su memoria interna. Sin embargo, las computadoras dedicadas asignan más direcciones para la ROM y habitualmente sólo tienen pequeñas cantidades de RAM. De acuerdo con un reciente listado, se dispone de unas 300 ROM diferentes.

Como ejemplo, un diagrama de patillas de la ROM comercial TMS47256 se muestra en la Figura 12.9a. Un diagrama lógico para la ROM se da en la Figura 12.9b. La TMS47256 es la memoria de sólo lectura NMOS 262 de 144 bits organizada como 32.768 palabras de 8 bits de longitud. Desde un punto de vista práctico, se denomina ROM de 32 K x 8, o en la mayoría de los sistemas basados en microprocesador serían 32 K de ROM (32 Kbytes de ROM). Aunque en la Figura 12.9a se representa un CI DIP de 28 patillas, la ROM también está disponible en encapsulamientos de plástico de 32 conectores LCC diseñados para aplicaciones de soportes de superficies. La TMS47256 es compatible con la mayoría de los dispositivos lógicos CMOS y TTL. Los tiempos de acceso de la ROM TMS47256 son menores de 200 ns.

La ROM TMS47256 tiene 15 entradas de dirección (Ao a A I4), que pueden direccionar 32768 (2 15

) palabras. La entrada Ao es el LSB de la dirección, mientras A I4 es el MSB. La patilla 22 (véase Figura 12.9a) puede programarse durante la fabricación de máscaras para que sea una entrada de habilitación de pastilla/desconexión de potencia (E o E) o una patilla secundaria de selección de pastilla (S2 o S2). Cada opción puede ser activa en el nivel BAJO o en el nivel ALTO. Cuando la patilla de habilitación de pastilla/desconexión de potencia está inactiva, la pastilla se pone en el modo preparado (standby). Este modo reduce el consumo de potencia.

Las ocho salidas (QI a Qs) están en el estado de alta impedancia de tres estados cuando se inhabilitan. Para leer el dato de una dirección dada, las entradas de control de selección de pastilla (patilla 22) y la de habilitación de pastilla/desconexión de potencia (patilla 20) deben habilitarse. La palabra de salida de 8 bits de una dirección dada puede ser leída en las salidas. La salida QI se considera el LSB, mientras que Qs es el MSB. Se utiliza una fuente de alimentación de 5 V dc con + 5 V conectados a Vcc (patilla 28) y el negativo (tierra) conectado a Vss (patilla 14).

Un programa de computadora normalmente se denomina software. Cuando un programa de computadora está almacenado permanentemente en una ROM, normalmente se denomina firmware debido a la dificultad de hacer cambios en el código.



NC 28 Vcc

AI2 2 27 Al,

A7 3 26 Al)

A6 4 25 As

As 5 24 A9

A. 6 23 AIIA) 7 22 SI/SI

A2 8 21 AIQAl 9 20 E / E/ S2 / S2

Aa 10 19 QsQI 11 18 Q7

Q2 12 17 Q6

Q3 13 16 QsVss 14 15 Q4

(a) Diagrama de patillas tReimpreso con permiso de Texas Instrumentsv

LSBAa LSBQIAl Q2Az ROM

32 K x 8A) Q)

12.A4 Q4

Salidas de datosAs Qs

Entradas de A6 Q6dirección A7

Q7AsA9 Qs MSBAlO

All 12.AIZA13

Al4(TMS47256)

Entradas [ Habilitación de pastilla/ MSBde control desconexión de potencia Eo S2

Selección SI 12.de pastilla

(b) Diagrama lógico

Figura 12.9. ROM 32 K x 8 TMS47256.



PROBLEMAS RESUELTOS

12.18. Una (RAM, ROM) es un dispositivo de almacenamiento no volátil.

Solución:Una ROM es un dispositivo de almacenamiento no volátil, ya que no pierde sus datos cuando se

desconecta la alimentación.

12.19. Una (RAM, ROM) la programa el operador de la computadora.

Solución:Una RAM la programa el operador de la computadora.

12.20. Acudir a la Figura 12.8b. ¿Cuál es la función de la ROM de diodos?

Solución:La función de la ROM, mostrada en la Figura 12.8b, es la de un simple conversor de binario a código

Gray.

12.21. Acudir a la Figura 12.8b. Listar el estado de la salida para cada entrada binaria de 0000a 1001.

Solución:Véase la salida de código Gray para cada cuenta binaria de la Figura 12.8a.

12.22. Acudir a la Figura 12.8b. Cuando la entrada binaria es 0001, se activa la salida 1 y la salidade su inversor va al nivel (ALTO, BAJO), polarizando así directamente un diodo dela columna __ (A, B, e, D).

Solución:El binario 0001 activa la salida 1, Figura 12.8b. Esto hace que la salida del inversor alcance el nivel

ALTO, que polariza directamente el diodo de la columna A. La salida de la ROM es 0001.

12.23. Acudir a la Figura 12.10. Listar el estado de las salidas de la ROM durante cada pulso.

Solución:Las salidas de la ROM durante cada pulso son como sigue:

pulso a = 00 11 (dirección = O) pulso e = 100 1 (dirección = 6)pulso b = 0110 (dirección = 3) pulso f = 0100 (dirección = 1)pulso e = 1100 (dirección = 9) pulso g = 1011 (dirección = 8)pulso d = 101O (dirección = 7) pulso h = O 101 (dirección = 2)

pulso i = 0111 (dirección = 4)pulso j = 1000 (dirección = 5)

12.24. La RAM TMS47256 mostrada en la Figura 12.9 puede direccionar palabras. Cadapalabra es de bits.

Solución:La RAM TMS47256 puede direccionar 32768 palabras cada una de 8 bits.

12.25. El CI TMS47256 es memoria de sólo lectura programable por (campo, máscara).

Solución:El CI TMS47256 es una ROM programable por máscaras que es programada por el fabricante de

acuerdo con las especificaciones del usuario.


PROBLEMAS RESUELTOS

12.18. Una ___ (RAM, ROM) es un dispositivo de almacenamiento no volátil.

Solución:

Una ROM es un dispositivo de almacenamiento no volátil, ya que no pierde sus datos cuando se desconecta la alimentación.

12.19. Una ___ (RAM, ROM) la programa el operador de la computadora.

Solución:

Una RAM la programa el operador de la computadora.

12.20. Acudir a la Figura 12.8b. ¿Cuál es la función de la ROM de diodos?

Solución:

La función de la ROM, mostrada en la Figura 12.8b, es la de un simple conversor de binario a código Gray.

12.21. Acudir a la Figura 12.8b. Listar el estado de la salida para cada entrada binaria de 0000 a 1001.

Solución:

Véase la salida de código Gray para cada cuenta binaria de la Figura 12.8a.

12.22. Acudir a la Figura 12.8b. Cuando la entrada binaria es 0001, se activa la salida 1 y la salida de su inversor va al nivel ___ (ALTO, BAJO), polarizando así directamente un diodo de la columna __ (A , B, e, D).

Solución:

El binario 0001 activa la salida 1, Figura 12.8b. Esto hace que la salida del inversor alcance el nivel ALTO, que polariza directamente el diodo de la columna A. La salida de la ROM es 0001.

12.23. Acudir a la Figura 12.10. Listar el estado de las salidas de la ROM durante cada pulso.

Solución:

Las salidas de la ROM durante cada pulso son como sigue:

pulso a = 00 11 (dirección = O) pulso e = 100 1 (dirección = 6) pulso b = 0110 (dirección = 3) pulso f = 0100 (dirección = 1) pulso e = 1 l 00 (dirección = 9) pulso g = 10 11 (dirección = 8) pulso d = 10 1 O (dirección = 7) pulso h = O 101 (dirección = 2)

pulso i = 0111 (dirección = 4) pulso j = 1000 (dirección = 5)

12.24. La RAM TMS47256 mostrada en la Figura 12.9 puede direccionar ___ palabras. Cada palabra es de ___ bits.

Solución:

La RAM TMS47256 puede direccionar 32768 palabras cada una de 8 bits.

12.25. El CI TMS47256 es memoria de sólo lectura programable por ___ (campo, máscara).

Solución:

El el TMS47256 es una ROM programable por máscaras que es programada por el fabricante de acuerdo con las especificaciones del usuario.


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12.26.

12.27.


12.26. La ROM TMS47256 tiene (número) líneas de dirección que pueden direccionar _(16, 32) Kbytes de memoria.

Solución:Véase Figura 12.9a. La ROM TMS47256 tiene 15 líneas de dirección (Aa a A14) que pueden direccionar

32 Kbytes de memoria.

12.27. Con la patilla «habilitación de pastilla/desconexión de potencia» de la ROM TMS47256___ (habilitada, inhabilitada), la pastilla va al modo preparado (standby), que reduce elconsumo de potencia.

Solución:Con la entrada habilitación de pastilla/desconexión de potencia (patilla 20) inhabilitada, la pastilla va

al modo preparado (standby), que reduce el consumo de potencia.

12.28. Acudir a la Figura 12.9. ¿Qué dos entradas de control de la ROM TMS47256 deben serhabilitadas para almacenar los datos que van a ser leídos de las salidas?

Solución: .Las entradas de control selección de pastilla (patilla 22) y habilitación de pastilla/desconexión de poten-

cia (patilla 20) deben ser habilitadas para almacenar datos que se van a leer en las salidas.

12.4. MEMORIA PROGRAMABLE DE SOLO LECTURA

Las ROM de máscaras programables las programa el fabricante utilizando máscarasfotográficas para exponer la oblea de silicio a radiaciones. Las ROM de máscaras progra-mables tienen grandes tiempos de desarrollo, y sus costes iniciales son altos. Habitualmentese denominan ROM.

También se dispone de ROM programables (PROM). Acortan el tiempo de desarrolloy los costes son más bajos. También es mucho más fácil corregir errores de programa yactualizar los productos cuando las PRO M pueden ser programadas (quemadas) por elusuario. La PROM común puede ser programada una vez como una ROM, pero su ventajaes que puede hacerse en cantidades limitadas y pueden ser programadas en la tienda olaboratorio local.

Una variedad de la PROM es la PROM borrable (EPROM). La EPROM es progra-mada o quemada a nivel local utilizando un quemador de PROM. Si la EPROM debe serreutilizada o reprogramada, se utiliza una ventana de cuarzo especial en la parte superiordel el. La luz ultravioleta (UV) se dirige durante una hora a la ventana de la pastillaEPROM. La luz UV borra la EPROM poniendo todas las celdas de memoria a 1 lógico.Entonces puede ser reprogramada la EPROM. La Figura 12.11 ilustra un el DIP EPROMde 24 patillas típico. Observar la pastilla rectangular EPROM visible a través de la ventanade cuarzo en la parte superior del el. Estas unidades a veces se denominan PROM borra-bles-UV.

Una tercera variedad de la PROM es la PROM eléctricamente borrable, tambiéndenominada EEPROM o E2PROM. Debido a que las EEPROM pueden ser borradaseléctricamente, es posible borrarlas y reprogramarlas mientras permanece en el circuito. Estono es posible con la PROM o la PROM borrable-UV. La EEPROM también puedereprogramar partes del código en el chip 1 byte cada vez.


12.26. La ROM TMS47256 tiene ___ (número) líneas de dirección que pueden direccionar __ _ (16, 32) Kbytes de memoria.

Solución:

Véase Figura 12.9a. La ROM TMS47256 tiene 15 líneas de dirección (Aa a A 14) que pueden direccionar 32 Kbytes de memoria.

12.27. Con la patilla «habilitación de pastilla/desconexión de potencia)) de la ROM TMS47256 ___ (habilitada, inhabilitada), la pastilla va al modo preparado (standby), que reduce el consumo de potencia.

Solución:

Con la entrada habilitación de pastilla/desconexión de potencia (patilla 20) inhabilitada, la pastilla va al modo preparado (standby), que reduce el consumo de potencia.

12.28. Acudir a la Figura 12.9. ¿Qué dos entradas de control de la ROM TMS47256 deben ser habilitadas para almacenar los datos que van a ser leídos de las salidas?

Solución: . Las entradas de control selección de pastilla (patilla 22) y habilitación de pastilla/desconexión de poten

cia (patilla 20) deben ser habilitadas para almacenar datos que se van a leer en las salidas.

12.4. MEMORIA PROGRAMABLE DE SOLO LECTURA

Las ROM de máscaras programables las programa el fabricante utilizando máscaras fotográficas para exponer la oblea de silicio a radiaciones. Las ROM de máscaras programables tienen grandes tiempos de desarrollo, y sus CDstes iniciales son altos. Habitualmente se denominan ROM.

También se dispone de ROM programables (PROM). Acortan el tiempo de desarrollo y los costes son más bajos. También es mucho más fácil corregir errores de programa y actualizar los productos cuando las PROM pueden ser programadas (quemadas) por el usuario. La PROM común puede ser programada una vez como una ROM, pero su ventaja es que puede hacerse en cantidades limitadas y pueden ser programadas en la tienda o laboratorio local.

Una variedad de la PROM es la PROM borrable (EPROM) . La EPROM es programada o quemada a nivel local utilizando un quemador de PROM. Si la EPROM debe ser reutilizada o reprogramada, se utiliza una ventana de cuarzo especial en la parte superior del el. La luz ultravioleta (UV) se dirige durante una hora a la ventana de la pastilla EPROM. La luz UV borra la EPROM poniendo todas las celdas de memoria a 1 lógico. Entonces puede ser reprogramada la EPROM. La Figura 12.11 ilustra un el DIP EPROM de 24 patillas típico. Observar la pastilla rectangular EPROM visible a través de la ventana de cuarzo en la parte superior del el. Estas unidades a veces se denominan PROM borrables-UV.

Una tercera variedad de la PROM es la PROM eléctricamente borrable, también denominada EEPROM o E2 PROM. Debido a que las EEPROM pueden ser borradas eléctricamente, es posible borrarlas y reprogramarIas mientras permanece en el circuito. Esto no es posible con la PROM o la PROM borrable-UV. La EEPROM también puede reprogramar partes del código en el chip 1 byte cada vez.



Figura 12.11. PROM borrable por UV.

Una cuarta variación de la PROM es la EPROM flash. La EPROM flash es muy similara la EEPROM, ya que puede ser reprogramada incluso en el circuito impreso. La EPROMflash es diferente de la EEPROM, ya que el chip completo se borra y después se reprograma.La ventaja de la EPROM sobre la EEPROM más antigua es que tiene una unidad dealmacenamiento más sencilla, por lo que se pueden almacenar más bits en un solo chip.También las EPROM flash pueden borrarse y reprogramarse mucho más rápidamente quelas EPROM. Las desventajas de las EPROM flash son que se requieren 12 ó 12.75 y parala reprogramación y que en una EEPROM no puede reprogramarse sólo un byte.

La idea básica de la PROM programable (PROM) se ilustra en la Figura 12.12a. Esuna sencilla PROM de 16 bits (4 x 4), similar a la ROM de diodo s estudiada en la secciónprecedente. Observar que cada una de las celdas de memoria contiene un diodo y un fusible.Esto significa que cada una de las celdas de memoria de la Figura 12.12a contiene un1 lógico, que es como aparece la PROM antes de la programación.

La PROM de la Figura 12.12b ha sido programada con siete O. Para programar oquemar la PROM, los diminutos fusibles deben ser abiertos como muestra la Figura 12.12b.Un fusible abierto, en este caso, desconecta el diodo y significa que un O lógico se almacenapermanentemente en la celda de memoria. Debido a la naturaleza permanente de la progra-mación de una PROM, la unidad no puede ser reprogramada. Una PROM del tipomostrado en la Figura 12.12 puede ser programada solamente una vez.

Una popular familia de EPROM es la serie 27XX. La tienen muchos fabricantes como,por ejemplo, Intel, Advanced Micro Devices y Fujitsu Microelectronics, Inc. En la Figu-ra 12.13 se muestra un breve resumen de algunos modelos de la serie 27XX. Observar quetodos los modelos están organizados con las salidas en bytes (8 bits). Existen muchasversiones de cada uno de estos números básicos. Ejemplos son unidades CM OS de bajapotencia, EPROM con diferentes tiempos de acceso e incluso PROM, EEPROM y ROMcon patillas compatibles.

Un ejemplo de CI de la serie 27XX de la familia EPROM se muestra en la Figura 12.14.El diagrama de patillas de la Figura 12.14a es para la PROM Borrable Ultravioleta de 32 K(4 K x 8) 2732A. La EPROM 2732A tiene 12 patillas de dirección (Aa-AII) que puedenacceder a las 4096 (212

) palabras bytes de memoria. La EPROM 2732A utiliza una fuentede alimentación de 5 Y y puede ser borrada utilizando luz ultravioleta (UY). La entrada de


Figura 12.11. PROM borrable por UV.

Una cuarta variación de la PROM es la EPROM flash. La EPROM flash es muy similar a la EEPROM, ya que puede ser reprogramada incluso en el circuito impreso. La EPROM flash es diferente de la EEPROM, ya que el chip completo se borra y después se reprograma. La ventaja de la EPROM sobre la EEPROM más antigua es que tiene una unidad de almacenamiento más sencilla, por lo que se pueden almacenar más bits en un solo chip. También las EPROM flash pueden borrarse y reprogramarse mucho más rápidamente que las EPROM. Las desventajas de las EPROM flash son que se requieren 12 ó 12.75 V para la reprogramación y que en una EEPROM no puede reprogramarse sólo un byte.

La idea básica de la PROM programable (PROM) se ilustra en la Figura 12.12a. Es una sencilla PROM de 16 bits (4 x 4), similar a la ROM de diodos estudiada en la sección precedente. Observar que cada una de las celdas de memoria contiene un diodo y un fusible. Esto significa que cada una de las celdas de memoria de la Figura 12.12a contiene un 1 lógico, que es como aparece la PROM antes de la programación.

La PROM de la Figura 12.12b ha sido programada con siete O. Para programar o quemar la PROM, los diminutos fusibles deben ser abiertos como muestra la Figura 12.12b. Un fusible abierto, en este caso, desconecta el diodo y significa que un O lógico se almacena permanentemente en la celda de memoria. Debido a la naturaleza permanente de la programación de una PROM, la unidad no puede ser reprogramada. Una PROM del tipo mostrado en la Figura 12.12 puede ser programada solamente una vez.

Una popular familia de EPROM es la serie 27XX. La tienen muchos fabricantes como, por ejemplo, Intel, Advanced Micro Devices y Fujitsu Microelectronics, Inc. En la Figura 12.13 se muestra un breve resumen de algunos modelos de la serie 27XX. Observar que todos los modelos están organizados con las salidas en bytes (8 bits). Existen muchas versiones de cada uno de estos números básicos. Ejemplos son unidades CMOS de baja potencia, EPROM con diferentes tiempos de acceso e incluso PROM, EEPROM y ROM con patillas compatibles.

Un ejemplo de CI de la serie 27XX de la familia EPROM se muestra en la Figura 12.14. El diagrama de patillas de la Figura 12.14a es para la PROM Borrable Ultravioleta de 32 K (4 K x 8) 2732A. La EPROM 2732A tiene 12 patillas de dirección (Aa-All) que pueden acceder a las 4096 (2 12

) palabras bytes de memoria. La EPROM 2732A utiliza una fuente de alimentación de 5 V y puede ser borrada utilizando luz ultravioleta (UV). La entrada de


similarEPROMograma.idad delo chip.nte queV para

.l2a. Essecciónfusible.ene un

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rada de

Entradabinaria

Decodi-ficadorde filasl de 4

2


/Fusible cerrado significal lógico almacenado

o

2

3

(a) Antes de la programación (todos Ilógicos)

Entradabinaria

Decodi-ficadorde filasl de 4

2

Fusible abierto significaO lógico almacenado

o

2

3

(b) Después de la programación (las direcciones seleccionadas se cambian a O)

Figura 12.12. PROM de diodos.

Entrada binaria

2

Decodificador de filas l de 4

o

2

3

MEMORIAS DE LA MICROCOMPUT ADORA

Fusible cerrado significa l lógico almacenado

(a) Antes de la programación (todos Ilógicos)

Entrada binaria

Fusible abierto significa O lógico almacenado

r---------, O r-----r---rr~~~--rr--,

Decodificador de filas l de 4

2

3

(b) Después de la programación (las direcciones seleccionadas se cambian a O)

Figura 12.12. PROM de diodos.

335

/



EPROM Número27XX

Organizaciónde bits

2708 ¡024 x 8 81922716 2048 x 8 163842732 4096 x 8 327682764 8192 x 8 6553627128 16384 x 8 13107227256 32768 x 8 26214427512 65536 x 8 524288

Figura 12.13. Miembros seleccionados de la familia EPROMde la serie 27XX.

habilitación de pastilla (CE) es igual que las entradas de selección de pastilla (CS) vistas enotras pastillas de memoria. Se activa con un nivel BAJO.

La patilla OEjVpp tiene un doble propósito; uno durante la lectura y otro durante laescritura. l!&o uso normal la EPROM se lee. Un nivel BAYO en la patilla de habilitaciónde salida (O E) durante una lectura de memoria activa los buffers de salida de tres estados,

A7 24 VccA6 2 23 As

As 3 22 A9A4 4 21 All

A3 5 20 OE/Vpp

A2 6 2732A 19 AIOAl 7 18 CEAo 8 17 °7°0 9 16 °6°1 10 15 Os

°2 11 14 04GND 12 13 °3

Nombres de patillas

Ao-A!! DireccionesCE Habilitación de pastillaOEjVpp Habilitación de salidajVpp

00-07 Salidas

(a) Diagrama de patillas

Salidas de datos00-07

A

Vcc~GND~

ProgramaOE Y

CE lógicaBulTers

de salida

Decodificadory Puertas Y

Entradasde dirección

Ao-AllDecodificador

XMatriz

de celdas32768 bits

(b) Diagrama de bloques

Figura 12.14. La PROM borrable UV de 32 K 2732A (Cortesía de Intel Corporation).

conectandcEPROM ~muestra la

CuandcLos datos:en el mododoble estápatillas dedirecciona55 ms) de

Borrarde PROM.(véase Figtde las lámte por la IIción.

Una dialimentaciclas RAM rmentan (ljductor más

Las RAUna solucipara la SRpotencia. Idatos en laoperaciónCuando deSRAM a Sl

tienen exp:Tambié

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r

istasen

rante lailitaciónestados,

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as Y

rizIdas

bit s

tion).


conectando el bus de datos del sistema de computadora. Las ocho patillas de salida de laEPROM 27 32A están etiquetadas 00 - 07. El diagrama de bloques de la Figura 12.14bmuestra la organización del CI EPROM 2732A.

Cuando se borra la EPROM 2732A, todas las celdas de memoria vuelven al 1 lógico.Los datos se introducen cambiando a O las celdas de memoria seleccionadas. La 2732A estáen el modo de programación (escribir en EPROM) cuando la entrada OE/Vpp de propósitodoble está a 21 V. Durante la programación (escritura), el dato de entrada se aplica a laspatillas de salida de datos (00-07), La palabra que se va a programar en la EPROM sedirecciona utilizando las doce líneas de dirección. Un pulso de poca duración (menos de55 ms) de nivel TTL BAJO se aplica entonces a la entrada CEo

Borrar y programar la EPROM se realiza con un equipo especial llamado quemadorde PROM. Después de borrar y reprogramar, es común cubrir la ventana de la EPROM(véase Figura 12.11) con una etiqueta opaca. La etiqueta protege a la pastilla de la luz UVde las lámparas fluorescentes y de la luz del sol. La EPROM puede borrarse directamen-te por la luz del sol en una semana o en tres años por la luz fluorescente de una habita-ción.

Una de las desventajas de una RAM es que es volátil. Cuando se desconecta laalimentación, se pierden todos los datos. Para resolver este problema, se han desarrolladolas RAM no volátiles. Actualmente las memorias no volátiles de lectura/escritura se imple-mentan (1) usando una SRAM CMOS con batería de seguridad, o (2) usando un semicon-ductor más moderno NVSRAM (RAM estática no volátil).

Las RAM estáticas tienen capacidades de lectura y escritura, pero son memorias volátiles.Una solución correcta al problema de la volatilidad es suministrar una batería de seguridadpara la SRAM. Las RAM CMOS se usan con baterías de seguridad porque consumen pocapotencia. Una batería de larga vida (como una batería de litio) se utiliza para asegurar losdatos en las normalmente volátiles SRAM CMOS cuando falla la alimentación. Durante laoperación normal la fuente de alimentación de regular suministra potencia a la SRAM.Cuando desaparece la potencia, un circuito especial siente la caída de tensión y cambia a laSRAM a su batería de alimentación de modo preparado (standby). Las baterías de seguridadtienen expectativas de vida de unos diez años.

También se puede utilizar un producto más moderno denominado RAM no volátil. LaRAM no volátil normalmente se denomina NVRAM, NOVRAM o NVSRAM. La NVRAMtiene la ventaja de tener las capacidades de lectura y escritura, pero no tiene la desventajade ser una memoria volátil o de tener una batería de seguridad. .

En la Figura 12.15a se muestra el diagrama lógico de una NVSRAM comercial. Losnombres de las patillas se dan en el diagrama de la Figura 12.15b. Observar en el diagramalógico que la NVSRAM tiene dos arrays de memoria paralelos. El array de memoria frontales una RAM estática normal, mientras que la posterior es una EEPROM. Cada posición dealmacenamiento SRAM tiene una celda de memoria paralela EEPROM. Durante la opera-ción normal en el array SRAM se escribe y lee exactamente como en cualquier SRAM.Cuando cae la alimentación de, un circuito siente automáticamente la caída de la tensióndc de alimentación y realiza la operación de almacenar, y todos los datos del array SRAMvolátil se almacenan en el array EEPROM no volátil. Esta operación se muestra con unaflecha que apunta de la SRAM a la EEPROM en el diagrama lógico de la Figura 12.15a.Con la alimentación desconectada, el array EEPROM en la NVSRAM conserva un duplicadodel último dato en el array SRAM. Cuando la alimentación a la pastilla se activa, laNVSRAM automáticamente realiza la operación de llamar mostrada con una flecha que


conectando el bus de datos del sistema de computadora. Las ocho patillas de salida de la EPROM 27 32A están etiquetadas 00 - 0 7 . El diagrama de bloques de la Figura 12.14b muestra la organización del CI EPROM 2732A.

Cuando se borra la EPROM 2732A, todas las celdas de memoria vuelven al 1 lógico. Los datos se introducen cambiando a O las celdas de memoria seleccionadas. La 2732A está en el modo de programación (escribir en EPROM) cuando la entrada OEjVpp de propósito doble está a 21 V. Durante la programación (escritura), el dato de entrada se aplica a las patillas de salida de datos (0 0 - 0 7 ) . La palabra que se va a programar en la EPROM se direcciona utilizando las doce líneas de dirección. Un pulso de poca duración (menos de 55 ms) de nivel TTL BAJO se aplica entonces a la entrada CE.

Borrar y programar la EPROM se realiza con un equipo especial llamado quemador de PROM. Después de borrar y reprogramar, es común cubrir la ventana de la EPROM (véase Figura 12.11) con una etiqueta opaca. La etiqueta protege a la pastilla de la luz UV de las lámparas fluorescentes y de la luz del sol. La EPROM puede borrarse directamente por la luz del sol en una semana o en tres años por la luz fluorescente de una habitación.

Una de las desventajas de una RAM es que es volátil. Cuando se desconecta la alimentación, se pierden todos los datos. Para resolver este problema, se han desarrollado las RAM no volátiles. Actualmente las memorias no volátiles de lectura/escritura se implementan (1) usando una SRAM CMOS con batería de seguridad, o (2) usando un semiconductor más moderno NVSRAM (RAM estática no volátil).

Las RAM estáticas tienen capacidades de lectura y escritura, pero son memorias volátiles. Una solución correcta al problema de la volatilidad es suministrar una batería de seguridad para la SRAM. Las RAM CMOS se usan con baterías de seguridad porque consumen poca potencia. Una batería de larga vida (como una batería de litio) se utiliza para asegurar los datos en las normalmente volátiles SRAM CMOS cuando falla la alimentación. Durante la operación normal la fuente de alimentación dc regular suministra potencia a la SRAM. Cuando desaparece la potencia, un circuito especial siente la caída de tensión y cambia a la SRAM a su batería de alimentación de modo preparado (standby). Las baterías de seguridad tienen expectativas de vida de unos diez años.

También se puede utilizar un producto más moderno denominado RAM no volátil. La RAM no volátil normalmente se denomina N VRAM, NOVRAM o N VSRAM. La NVRAM tiene la ventaja de tener las capacidades de lectura y escritura, pero no tiene la desventaja de ser una memoria volátil o de tener una batería de seguridad. .

En la Figura 12.15a se muestra el diagrama lógico de una NVSRAM comercial. Los nombres de las patillas se dan en el diagrama de la Figura 12.15b. Observar en el diagrama lógico que la NVSRAM tiene dos arrays de memoria paralelos. El array de memoria frontal es una RAM estática normal, mientras que la posterior es una EEPROM. Cada posición de almacenamiento SRAM tiene una celda de memoria paralela EEPROM. Durante la operación normal en el array SRAM se escribe y lee exactamente como en cualquier SRAM. Cuando cae la alimentación dc, un circuito siente automáticamente la caída de la tensión dc de alimentación y realiza la operación de almacenar, y todos los datos del array SRAM volátil se almacenan en el array EEPROM no volátil. Esta operación se muestra con una flecha que apunta de la SRAM a la EEPROM en el diagrama lógico de la Figura 12.15a. Con la alimentación desconectada, el array EEPROM en la NVSRAM conserva un duplicado del último dato en el array SRAM. Cuando la alimentación a la pastilla se activa, la NVSRAM automáticamente realiza la operación de llamar mostrada con una flecha que


----------------------------------------------------------------------------------------------~-----------


A 3 ---------1

A 4 ---------1

A 5 ---------1

A 6 ---------l

A 7 ---------1

A 8 ---------1

A 12 ---------1

DQo ...._---4

DQI -ff---H

DQ2 -++~--+-I

DQ3 -t+t.---+-I

DQ4 -t+H.---+-I

DQ5 -t+1+I1>--+-I

DQ6

DQ7

Array EEPROM256 x 256

/Almacena

/ /Llama

Array de RAM /estática

256 x 256

Control dealmacena-miento/llamada

,-------b-4-l--l--l-(JI--++-+--- NE

'--_..P-----w(a) Diagrama lógico

Ao-A'2 Entradas de dirección

W Habilitación de escritura

DQo-DQ, Entrada/salida de datos

E Habilitación de pastilla

G Habilitación de salida

NE Habilitación no volátil

Vcc Alimentación ( + 5 V)

Vss Tierra

Figura 12.15. SHAM CMOS no volátil STK1OC68 (Cortesía de Simtek Corporation).

(b) Nombres de patillas

apuntodo:

Lprod8Klas 8es deque.del a(opermás,de 11;enea]

12.29

12.30

12.31

12.32.

12.33,

12.34.


~----------~--------------------------------------------------------------------------------------------~

Solución:W Las letras NVRAM significan memoria de acceso aleatorio no volátil (RAM no volátil).

1 denao

to/ada

atian).


apunta de la EEPROM a la SRAM en la Figura 12.15a. La operación de llamada copiatodos los datos del array EEPROM de la NVSRAM en el array SRAM.

La NVSRAM detallada en la Figura 12.15a es para la NVSRAM CMOS STKlOC68producida por Simtek. La NVSRAM STKlOC68 está organizada como una memoria de8 K x 8. La NVSRAM STKI0C68 usa trece líneas de dirección (Aa a A12) para acceder alas 8192 (215

) palabras, cada una de 8 bits. El tiempo de acceso de la NVSRAM STKlOC68es de unos 25 ns. La SRAM puede ser leída o escrita un número ilimitado de veces, mientrasque los datos no volátiles residen en el array EEPROM. Los datos pueden ser transferidosdel array SRAM al EEPROM (operación de almacenar) o del array EEPROM al SRAM(operación de llamar), utilizando la patilla NE. La NVSRAM STKlOC68 puede manejarmás de 10 000 operaciones de almacenar a EEPROM y un número ilimitado de operacionesde llamar desde EEPROM. La STKlOC68 opera con una alimentación de 5 V de y estáencapsulada en diversas formas estándares de 28 patillas.

PROBLEMAS RESUELTOS

12.29. Las letras PROM significan .

Solución:Las letras PROM significan memoria de sólo lectura programable.

12.30. Las letras EPROM significan .

Solución:Las letras EPROM significan memoria de sólo lectura programable borrable,

12.31. Las letras NVRAM significan .

12.32. Una PRO M puede ser programada (muchas veces, sólo una vez).

Solución:Una PROM puede ser programada solamente una vez.

12.33. Acudir a la Figura 12.12b. Un fusible abierto en esta PROM significa que la celda de memoriaalmacena un (O, 1) lógico.

Solución:Un fusible abierto en la PROM de la Figura l2.12b significa que la celda de memoria almacena un O

lógico.

12.34. Acudir a la Figura 12.12b. Listar las salidas de la PROM para las entradas binarias 00, 01, 10Y 11.

Solución:Las salidas de la PROM de la Figura 12.12b para cada dirección son las que se indican:

salida de dirección 00 = 1001 (fila O)salida de dirección 01 = OIII (fila 1)

salida de dirección 10 = 1110 (fila 2)salida de dirección II = 1000 (fila 3)


apunta de la EEPROM a la SRAM en la Figura 12.15a. La operación de llamada copia todos los datos del array EEPROM de la NVSRAM en el array SRAM.

La NVSRAM detallada en la Figura 12.15a es para la NVSRAM CMOS STKlOC68 producida por Simtek. La NVSRAM STKlOC68 está organizada como una memoria de 8 K x 8. La NVSRAM STKI0C68 usa trece líneas de dirección (Aa a A 12) para acceder a las 8192 (2 15

) palabras, cada una de 8 bits. El tiempo de acceso de la NVSRAM STKlOC68 es de unos 25 ns. La SRAM puede ser leída o escrita un número ilimitado de veces, mientras que los datos no volátiles residen en el array EEPROM. Los datos pueden ser transferidos del arra y SRAM al EEPROM (operación de almacenar) o del array EEPROM al SRAM (operación de llamar), utilizando la patilla NE. La NVSRAM STKlOC68 puede manejar más de 10 000 operaciones de almacenar a EEPROM y un número ilimitado de operaciones de llamar desde EEPROM. La STKlOC68 opera con una alimentación de 5 V dc y está encapsulada en diversas formas estándares de 28 patillas.

PROBLEMAS RESUELTOS

12.29. Las letras PROM significan ___ .

Solución:

Las letras PROM significan memoria de sólo lectura programable.

12.30. Las letras EPROM significan ___ .

Solución:

Las letras EPROM significan memoria de sólo lectura programable borrable.

12.31. Las letras NVRAM significan ___ .

Solución:

Las letras NVRAM significan memoria de acceso aleatorio no volátil (RAM no volátil) .

12.32. Una PROM puede ser programada ___ (muchas veces, sólo una vez).

Solución:

Una PROM puede ser programada solamente una vez.

12.33. Acudir a la Figura 12.12b. Un fusible abierto en esta PROM significa que la celda de memoria almacena un ___ (O, 1) lógico.

Solución:

Un fusible abierto en la PROM de la Figura 12.12b significa que la celda de memoria almacena un O lógico.

12.34. Acudir a la Figura 12.12b. Listar las salidas de la PROM para las entradas binarias 00, 01 , 10 Y 11.

Solución:

Las salidas de la PROM de la Figura 12.12b para cada dirección son las que se indican:

salida de dirección 00 = 100 I (fila O) salida de dirección 10 = 1110 (fila 2) salida de dirección 01 = O III (fila 1) salida de dirección II = 1000 (fila 3)



12.35. Acudir a la Figura 12.11. ¿Cuál es el propósito de la ventana de la EPROM?

Solución:Una fuerte luz ultravioleta (UV) dirigida a través de la ventana del CI en la Figura 12.11 borrará la

pastilla EPROM.

12.36. ¿Cuál es la ventaja de una EPROM sobre una PROM?

Solución:La EPROM puede ser borrada y utilizada posteriormente, mientras que la PRO M puede ser progra-

mada solamente una vez.

12.37. El Cl 2732A mostrado en la Figura 12.14 es una unidad de memoria (EPROM, RAM).

Solución:El CI 2732A mostrado en la Figura 12.14 es una unidad de memoria EPROM.

12.38. Acudir a la Figura 12.11. ¿Por qué debe colocarse una etiqueta opaca sobre la ventana de laEPROM después de programarla?

Solución:Normalmente se coloca una etiqueta opaca sobre la ventana de una EPROM (véase Figura 12.11) para

evitar que la luz del sol y la fluorescente borren la unidad de memoria.

12.39. Acudir a la Figura 12.14. ¿Cuál es el propósito de la patilla de entrada OE/Vpp en laEPROM 2732A?

Solución:La patilla OEjVpp en la EPROM 2732A de la Figura 12.14 tiene un doble propósito. En el modo

de lectura, la patilla OE es la habilitación de salida que pone en «on» los buffers tres estados para quepuedan conectarse al bus de datos. En el modo de programación la patilla Vpp es mantenida a 21 V, locual permite escribir en la EPROM a través de las patillas 00-07.

12.40. Las letras SRAM significan .

Solución:Las letras SRAM significan RAM estática, o memoria estática de acceso aleatorio.

12.41. Las letras NVSRAM significan .

Solución:Las letras NVSRAM significan memoria estática de acceso aleatorio no volátil.

12.42. ¿Qué dos métodos se usan actualmente para formar RAM estáticas no volátiles?

Solución:Actualmente las memorias SRAM no volátiles se producen (1) usando una SRAM CMOS con batería

de seguridad y (2) usando una NVSRAM (véase Figura 12.15a).

12.43. Las SRAM con batería de seguridad generalmente usan una batería de larga vida tal comouna batería de (carbono-cinc, litio) para suministrar alimentación de mantenimientocuando la fuente de alimentación de se desconecta.

Solución:Las SRA M con batería de seguridad generalmente usan una batería de Iitio para suministrar alimenta-

ción de mantenimiento cuando la fuente de alimentación de-se desconecta.

12.,

12.,

12.,

12.,

12.•

]2,

Lo;inusorfonLo:utilutiltan

magraPO]

decor


12.35. Acudir a la Figura 12.11. ¿Cuál es el propósito de la ventana de la EPROM?

Solución:

Una fuerte luz ultravioleta (UV) dirigida a través de la ventana del Cl en la Figura 12.11 borrará la pastilla EPROM.

12.36. ¿Cuál es la ventaja de una EPROM sobre una PROM?

Solución:

La EPROM puede ser borrada y utilizada posteriormente, mientras que la PROM puede ser programada solamente una vez.

12.37. El CI 2732A mostrado en la Figura 12.14 es una unidad de memoria ___ (EPROM, RAM).

Solución:

El CI 2732A mostrado en la Figura 12.1 4 es una unidad de memoria EPROM.

12.38. Acudir a la Figura 12.11. ¿Por qué debe colocarse una etiqueta opaca sobre la ventana de la EPROM después de programarla?

Solución:

Normalmente se coloca una etiqueta opaca sobre la ventana de una EPROM (véase Figura 12.11) para evitar que la luz del sol y la fluorescente borren la unidad de memoria.

12.39. Acudir a la Figura 12.14. ¿Cuál es el propósito de la patilla de entrada OE/Vpp en la EPROM 2732A?

Solución:

La patilla OEj Vpp en la EPROM 2732A de la Figura 12.14 tiene un doble propósito. En el modo de lectura, la patilla OE es la habilitación de salida que pone en «on» los buffers tres estados para que puedan conectarse al bus de datos. En el modo de programación la patilla Vpp es mantenida a 21 V, lo cual permite escribir en la EPROM a través de las patillas 0 0 -07•

12.40. Las letras SRAM significan ___ .

Solución:

Las letras SRAM significan RAM estática, o memoria estática de acceso aleatorio.

12.41. Las letras NVSRAM significan ___ .

Solución:

Las letras NVSRAM significan memoria estática de acceso aleatorio no volátil.

12.42. ¿Qué dos métodos se usan actualmente para formar RAM estáticas no volátiles?

Solución:

Actualmente las memorias SRAM no voláti les se producen (1) usando una SRAM CMOS con batería de seguridad y (2) usando una NVSRAM (véase Figura 12.15a).

12.43. Las SRAM con batería de seguridad generalmente usan una batería de larga vida tal como una batería de ___ (carbono-cinc, litio) para suministrar alimentación de mantenimiento cuando la fuente de alimentación de se desconecta.

Solución:

Las SRA M con batería de seguridad generalmente usan una batería de litio para suministrar alimentación de mantenimiento cuando la fuente de alimentación dc-se desconecta.


~ ~ ~maBm __ ~mm __ •• ~

,RAM).

na de la

.11) para

pp en la

el modopara que21 V, lo

on batería

l comoimiento

alimenta-


12.44. La NVSRAM de la Figura 12.15 también puede llamarse NVSRAM o (DRAM,NOVRAM).

Solución:La NVSRAM de la Figura 12.15 también puede llamarse NVSRAM o NOVRAM.

12.45. La NVSRAM contiene una RAM estática y una (EEPROM, ROM) no volátil delmismo tamaño.

Solución:Según la Figura 12.15a, la NVSRAM contiene una RAM estática y una EEPROM no volátil del mismo

tamaño.

12.46. Acudir a la Figura 12.15. Cuando se desconecta la fuente de alimentación, la NVSRAMSTK IOC68 (llama, almacena) automáticamente los datos de la SRAM a la EEPROM.

Solución:Cuando se desconecta la fuente de alimentación, la NVSRAM STKIOC68 almacena (copia) automáti-

camente los datos de la SRAM a la EEPROM.

12.47. Acudir a la Figura 12.15. Cuando por primera vez se conecta la fuente de alimentación, laNVSRAM STKIOC68 (llama, almacena) automáticamente los datos de la EEPROM ala SRAM.

Solución:Cuando se conecta por primera vez la fuente de alimentación, la NVSRAM STKIOC68 llama (copia)

automáticamente los datos de la EEPROM a la SRAM.

12.48. Acudir a la Figura 12.15. ¿Cuál es el propósito de las ocho patillas DQ en la NVSRAMSTKIOC68?

Solución:Las patillas DQ sirven como ocho salidas de datos paralelos durante las operaciones de lectura de

memoria o entrada de datos durante una operación de escritura de memoria.

12.5. MEMORIAS MASIVAS DE LA MICROCOMPUTADORA

Los programas y datos almacenados en una computadora a veces se clasifican comointernos o externos. En una microcomputadora, los dispositivos de almacenamiento internoson las RAM, ROM (o EPROM) semiconductoras, y diversos registros. Actualmente, laforma común de almacenamiento externo en las microcomputadoras es el disco magnético.Los discos magnéticos se subdividen en discos duros y flotantes. El disco magnético másutilizado en las microcomputadoras es el disco flexible. Los tipos de dispositivos de memoriautilizados en las microcomputadoras se resumen en la Figura 12.1. La memoria externatambién se denomina memoria secundaria.

Los datos se almacenan en los discos flotantes, de la misma forma que en las cintasmagnéticas. La unidad de disco lee y escribe en el disco flotante. Esto es como escuchar ygrabar en un grabador de cinta. Leer de un disco tiene una ventaja sobre leer de una cintaporque el disco es un dispositivo de acceso aleatorio y no de acceso secuencia!' La unidadde disco puede acceder a cualquier punto del disco flotante en un tiempo muy corto. Encontraste, el acceso a la información de una cinta es muy lento.


12.44. La NVSRAM de la Figura 12.15 también puede llamarse NVSRAM o ___ (DRAM, NOVRAM).

Solución:

La NVSRAM de la Figura 12.15 también puede llamarse NVSRAM o NOVRAM.

12.45. La NVSRAM contiene una RAM estática y una ___ (EEPROM, ROM) no volátil del mismo tamaño.

Solución:

Según la Figura 12. 15a, la NVSRAM contiene una RAM estática y una EEPROM no volátil del mismo tamaño.

12.46. Acudir a la Figura 12.15. Cuando se desconecta la fuente de alimentación, la NVSRAM STK IOC68 ___ (llama, almacena) automáticamente los datos de la SRAM a la EEPROM.

Solución:

Cuando se desconecta la fuente de alimentación, la NVSRAM STKIOC68 almacena (copia) automáticamente los datos de la SRAM a la EEPROM.

12.47. Acudir a la Figura 12.15. Cuando por primera vez se conecta la fuente de alimentación, la NVSRAM STKI0C68 ___ (llama, almacena) automáticamente los datos de la EEPROM a la SRAM.

Solución:

Cuando se conecta por primera vez la fuente de alimentación, la NVSRAM STKIOC68 llama (copia) automáticamente los datos de la EEPROM a la SRAM.

12.48. Acudir a la Figura 12.15. ¿Cuál es el propósito de las ocho patillas DQ en la NVSRAM STKIOC68?

Solución:

Las patillas DQ sirven como ocho salidas de datos paralelos durante las operaciones de lectura de memoria o entrada de datos durante una operación de escritura de memoria.

12.5. MEMORIAS MASIVAS DE LA MICROCOMPUTADORA

Los programas y datos almacenados en una cOl1!putadora a veces se clasifican como internos o externos. En una microcomputadora, los dispositivos de almacenamiento interno son las RAM, ROM (o EPROM) semiconductoras, y diversos registros. Actualmente, la forma común de almacenamiento externo en las microcomputadoras es el disco magnético . Los discos magnéticos se subdividen en discos duros y flotantes . El disco magnético más utilizado en las microcomputadoras es el disco flexible. Los tipos de dispositivos de memoria utilizados en las microcomputadoras se resumen en la Figura 12.1. La memoria externa también se denomina memoria secundaria.

Los datos se almacenan en los discos flotantes, de la misma forma que en las cintas magnéticas. La unidad de disco lee y escribe en el disco flotante. Esto es como escuchar y grabar en un grabador de cinta. Leer de un disco tiene una ventaja sobre leer de una cinta porque el disco es un dispositivo de acceso aleatorio y no de acceso secuencial. La unidad de disco puede acceder a cualquier punto del disco flotante en un tiempo muy corto. En contraste, el acceso a la información de una cinta es muy lento.


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Etiqueta____ -~ Disco flexible de plástico

~ ---"'-" cubierto con material magnéticoLL---J "Muesca de protección/ \ <, de escrituraI \I \I \ Agujero índice en\ 0--' la cubierta, -/-- _ Agujero índice en\''-__0__/// r" disco do plástico

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Cubierta ---

El centro de la unidadse afianza al discoen este área

Agujero para la cabezade lectura/escriturade la unidad de disco

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(pista 34)

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(b) Posición de las pistas invisibles en el disco

Sector(uno de 16)

Pista 2, sector I

Pista O, sector I

256 bytes de datos(e) Posición de sectores invisibles en el disco

Figura 12.16. Disco flexible (51/4 pulgadas).

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El centro de la unidad se afianza al disco en este área

Agujero para la cabeza de lectura/escritura de la unidad de disco

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~------------------------~ (a) Características del disco

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Pista interior (pista 34)

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(b) Posición de las pistas invisibles en el disco

Sector (uno de 16)

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Pista O, sector l

256 bytes de datos

(e) Posición de sectores invisibles en el disco

Figura 12.16. Disco flexible (5 1/4 pulgadas).

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Los discos flexibles, o disquetes, vienen en varios tamaños. Los más utilizados en lasmicrocomputadoras son del tamaño de 51/4 pulgadas de diámetro. Hay una versión de8 pulgadas y una más moderna de 3.5 pulgadas. El diagrama de un disco flexible de5114 pulgadas se muestra en la Figura 12.16a. El disco flexible de plástico circular delgadoestá permanentemente encerrado en una funda de plástico. El disco de plástico está cubiertocon un material magnético. Algunos agujeros aparecen en ambas caras de la funda. Estos semuestran en la Figura 12.16a.

El agujero central proporciona acceso al área central del disco. El eje de la unidad deldisco se abraza a este área para hacer girar al disco a una velocidad constante (300 a600 rpm). El agujero mayor de la cubierta, cercano a la parte inferior del disco, Figura 12.16a,expone parte del disco a la cabeza de lectura/escritura de la unidad del disco. Esta cabezatoca el disco flotante cuando gira para almacenar datos en el disco (para escribir) o pararecuperarlos (para leer). El pequeño agujero en la cubierta y el disco se utiliza como agujeroíndice por unidades de disco en algunas computadoras. Si está cubierto, la muesca deprotección de escritura en el disco flexible de 5.25 pulgadas evita que los datos se escribanen el disco. Cuando la muesca de protección de escritura está abierta, como en laFigura 12.16a, la unidad de disco puede escribir y leer en el disco.

Los discos flexibles están organizados en pistas y sectores. La Figura 12.16b muestracómo un fabricante de microcomputadoras formatea el disco flexible de 5.25 pulgadas. Eldisco está organizado en 35 pistas circulares numeradas de 00 a 34 (00 a 22 en hexadecimal).Cada pista está dividida en 16 sectores, que se muestran en la Figura 12.16c. Cada sectortiene 35 pistas cortas, como indica el extremo inferior de la Figura 12.16c. Al utilizar esteformato, cada pista corta puede almacenar 256 palabras de ocho bits, o 256 bytes.

Cuando se formatea como se muestra en la Figura 12.16c, un disco flexible puedecontener unos 140 Kbytes de datos. Esto es aproximadamente un millón de bits de datos enun sencillo disco flexible de 51/4 pulgadas. Debe observarse que no hay método están dar deformatear discos flexibles. Muchos fabricantes de microcomputadoras formatean sus discospara que contengan muchos más datos. Esto incluye leer y escribir en ambas caras del disco.

El disco flexible es un dispositivo de memoria masiva de acceso aleatorio que es muyutilizado en las microcomputadoras domésticas, de la escuela y de la oficina. Debe tenersecuidado al manipular los discos flexibles. No tocar el disco magnético, y no apretar fuertecuando se escriba sobre la funda de plástico; para rotular los discos flexibles se recomiendaun rotulador de punta suave. Los campos magnéticos y las altas temperaturas tambiénpueden dañar los datos almacenados en los discos flexibles. A causa del peligro de abrasiónde la superficie, mantener los discos en un área limpia y proteger de arañazos la delgadacubierta magnética.

Un diagrama del disco flexible de 3.5 pulgadas se muestra en la Figura 12.17. La fundase hace de plástico rígido para máxima protección del disco flexible ubicado en su interior.El dibujo del disco de 3.5 pulgadas de la Figura 12.17 es el aspecto desde la cara inferior dela unidad de almacenamiento. El centro de la funda de plástico está cortado (sólo en elextremo inferior), descubriendo un círculo metálico conectado al disco flexible. Una cubiertade metal corrediza se muestra en la Figura 12.17 desplazada a la derecha, revelando un corterectangular en la rígida funda de plástico exponiendo el disco flexible. El disco flexible esaccesible desde las caras inferior y superior del disco para que las cabezas de lectura/escriturade la unidad de disco puedan recuperar/almacenar datos en ambas caras. Cuando se libera,la cubierta de metal deslizante, que es un resorte cargado, salta a la izquierda (en laFigura 12.17) para proteger la superficie del disco flexible. En la parte inferior derecha se


Los discos flexibles, o disquetes, vienen en varios tamaños. Los más utilizados en las microcomputadoras son del tamaño de 51/ 4 pulgadas de diámetro. Hay una versión de 8 pulgadas y una más moderna de 3.5 pulgadas. El diagrama de un disco flexible de 51/4 pulgadas se muestra en la Figura 12 .16a. El disco flexible de plástico circular delgado está permanentemente encerrado en una funda de plástico. El disco de plástico está cubierto con un material magnético. Algunos agujeros aparecen en ambas caras de la funda. Estos se muestran en la Figura 12.16a.

El agujero central proporciona acceso al área central del disco. El eje de la unidad del disco se abraza a este área para hacer girar al disco a una velocidad constante (300 a 600 rpm). El agujero mayor de la cubierta, cercano a la parte inferior del disco, Figura 12.16a, expone parte del disco a la cabeza de lectura/escritura de la unidad del disco. Esta cabeza toca el disco flotante cuando gira para almacenar datos en el disco (para escribir) o para recuperarlos (para leer). El pequeño agujero en la cubierta y el disco se utiliza como agujero índice por unidades de disco en algunas computadoras. Si está cubierto, la muesca de protección de escritura en el disco flexible de 5.25 pulgadas evita que los datos se escriban en el disco. Cuando la muesca de protección de escritura está abierta, como en la Figura 12.16a, la unidad de disco puede escribir y leer en el disco.

Los discos flexibles están organizados en pistas y sectores. La Figura 12.16b muestra cómo un fabricante de microcomputadoras formatea el disco flexible de 5.25 pulgadas. El disco está organizado en 35 pistas circulares numeradas de 00 a 34 (00 a 22 en hexadecimal). Cada pista está dividida en 16 sectores, que se muestran en la Figura 12.16c. Cada sector tiene 35 pistas cortas, como indica el extremo inferior de la Figura 12.16c. Al utilizar este formato, cada pista corta puede almacenar 256 palabras de ocho bits, o 256 bytes.

Cuando se formatea como se muestra en la Figura 12.16c, un disco flexible puede contener unos 140 Kbytes de datos. Esto es aproximadamente un millón de bits de datos en un sencillo disco flexible de 51/ 4 pulgadas. Debe observarse que no hay método estándar de formatear discos flexibles. Muchos fabricantes de microcomputadoras formatean sus discos para que contengan muchos más datos. Esto incluye leer y escribir en ambas caras del disco.

El disco flexible es un dispositivo de memoria masiva de acceso aleatorio que es muy utilizado en las microcomputadoras domésticas, de la escuela y de la oficina. Debe tenerse cuidado al manipular los discos flexibles . No tocar el disco magnético, y no apretar fuerte cuando se escriba sobre la funda de plástico; para rotular los discos flexibles se recomienda un rotulador de punta suave. Los campos magnéticos y las altas temperaturas también pueden dañar los datos almacenados en los discos flexibles. A causa del peligro de abrasión de la superficie, mantener los discos en un área limpia y proteger de arañazos la delgada cubierta magnética.

Un diagrama del disco flexible de 3.5 pulgadas se muestra en la Figura 12.17. La funda se hace de plástico rígido para máxima protección del disco flexible ubicado en su interior. El dibujo del disco de 3.5 pulgadas de la Figura 12.1 7 es el aspecto desde la cara inferior de la unidad de almacenamiento. El centro de la funda de plástico está cortado (sólo en el extremo inferior), descubriendo un círculo metálico conectado al disco flexible. Una cubierta de metal corrediza se muestra en la Figura 12.1 7 desplazada a la derecha, revelando un corte rectangular en la rígida funda de plástico exponiendo el disco flexible. El disco flexible es accesible desde las caras inferior y superior del disco para que las cabezas de lectura/escritura de la unidad de disco puedan recuperar/almacenar datos en ambas caras. Cuando se libera, la cubierta de metal deslizante, que es un resorte cargado, salta a la izquierda (en la Figura 12.17) para proteger la superficie del disco flexible. En la parte inferior derecha se



Disco flexible

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Figura 12.17. Disco flexible de 3.5 pulgadas.

muestra la muesca de protección de escritura (Fig. 12.17). Si el hueco de protecciónde escritura se cierra al desplazar hacia arriba la cubierta permanente (como muestra laFigura 12.17), la unidad de disco puede escribir y leer en el disco. Esto a veces se denominaposición desbloqueada. Si el hueco se abre (se desplaza la cubierta hacia abajo en laFigura 12.17), la unidad de disco sólo puede leer del disco. Esto se denomina a veces posiciónbloqueada. En el centro del metal se corta un hueco índice para propósitos de temporización.

El disco de 3.5 pulgadas mostrado en la Figura 12.17 es un desarrollo más moderno,comparado con los discos flexibles de 5.25 y 8 pulgadas. Las unidades de disco de precisiónnormalmente acceden a 80 pistas en ambas caras del disco. Formatos comunes en el discode 3.5 pulgadas permiten almacenar 400 K, 720 K u 800 Kbytes. Disponibles con lasunidades de disco hay discos de alta densidad de 3.5 pulgadas (FDHD-disco flexible de altadensidad) que tienen capacidad de almacenamiento de 1.44 Mbytes. Las microcomputadorasmás modernas vienen como mínimo con una unidad de disco usada para leer y escribir endiscos flexibles de 3.5 pulgadas.

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Figura 12.17. Disco flexible de 3.5 pulgadas.

(conectado al disco)

Agujero índice

Muesca de protección de escritura

muestra la muesca de protección de escritura (Fig. 12.17). Si el hueco de protección de escritura se cierra al desplazar hacia arriba la cubierta permanente (como muestra la Figura 12.17), la unidad de disco puede escribir y leer en el disco. Esto a veces se denomina posición desbloqueada. Si el hueco se abre (se desplaza la cubierta hacia abajo en la Figura 12.17), la unidad de disco sólo puede leer del disco. Esto se denomina a veces posición bloqueada. En el centro del metal se corta un hueco índice para propósitos de temporización.

El disco de 3.5 pulgadas mostrado en la Figura 12.17 es un desarrollo más moderno, comparado con los discos flexibles de 5.25 y 8 pulgadas. Las unidades de disco de precisión normalmente acceden a 80 pistas en ambas caras del disco. Formatos comunes en el disco de 3.5 pulgadas permiten almacenar 400 K, 720 K u 800 Kbytes. Disponibles con las unidades de disco hay discos de alta densidad de 3.5 pulgadas (FDHD-disco flexible de alta densidad) que tienen capacidad de almacenamiento de 1.44 Mbytes. Las microcomputadoras más modernas vienen como mínimo con una unidad de disco usada para leer y escribir en discos flexibles de 3.5 pulgadas.


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Otro método de almacenamiento masivo que es muy popular en las microcomputadoras,así como en los grandes sistemas de computadoras es el disco rígido, un disco rígido demetal recubierto con material magnético. Estos discos pueden ser organizados como muestrala Figura 12.18. Observar que las cabezas de lectura/escritura flotan exactamente encima dela superficie deslizante de los discos rígidos. El motor hace girar el disco rígido a unas3000 rpm, que es aproximadamente diez veces más rápido que la rotación de un discoflexible. Las unidades de disco son muy precisas, y el disco rígido puede estar montadopermanentemente con aire filtrado para mantened o protegido del polvo y humo que puedeimpedir la operación. Comercialmente también existen discos rígidos movibles, como launidad de cartuchos de 5.25 pulgadas. Actualmente son comunes en las microcomputadorasdel hogar, de la escuela y de pequeñas firmas comerciales, unidades de disco de 20, 40 Y80 Mbytes. En firmas comerciales también se utilizan mucho unidades de gran capacidad.Dos ventajas de los discos rígidos sobre los flexibles son: (1) que almacenan mucha másinformación y (2) que se puede acceder más rápidamente a esa información.

Las unidades de disco rígido a veces se denominan unidades Winchester. Las microcom-putadoras con unidades de discos rígidos son muy comunes y normalmente tienen conectadauna unidad de disco rígido al sistema para que los datos y programas en el disco rígidopuedan recuperarse para utilizados en el caso de un fallo del disco.

Otro método de almacenamiento masivo que parece ser prometedor es el disco óptico.El disco óptico es un pariente del video disco láser. Los discos ópticos están disponibles entres tipos: (1) sólo lectura, (2) una escritura muchas lecturas (WORM), (3) lectura/escritura.El disco de sólo lectura (ROM óptico) es bueno para información pregrabada como unaenciclopedia. El disco óptico WORM puede ser escrito una vez y después leído muchasveces.

Los discos ópticos de lectura/escritura tienen grandes capacidades de almacenamiento yson similares en función a un disco rígido. La tecnología usada para escribir y leer con eldisco óptico es diferente del disco rígido magnético. La unidad de disco magnético-ópticoutiliza un láser en conjunción con una bobina conductora para borrar, escribir y leer deldisco revestido de metal. Un disco magnético-óptico popular tiene una capacidad de

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Figura 12.18. Mecanismo de una unidad de disco rígido.


Otro método de almacenamiento masivo que es muy popular en las microcomputadoras, así como en los grandes sistemas de computadoras es el disco rígido, un disco rígido de metal recubierto con material magnético. Estos discos pueden ser organizados como muestra la Figura 12.18. Observar que las cabezas de lectura/escritura flotan exactamente encima de la superficie deslizante de los discos rígidos. El motor hace girar el disco rígido a unas 3000 rpm, que es aproximadamente diez veces más rápido que la rotación de un disco flexible. Las unidades de disco son muy precisas, y el disco rígido puede estar montado permanentemente con aire filtrado para mantenerlo protegido del polvo y humo que puede impedir la operación. Comercialmente también existen discos rígidos movibles, como la unidad de cartuchos de 5.25 pulgadas. Actualmente son comunes en las microcomputadoras del hogar, de la escuela y de pequeñas firmas comerciales, unidades de disco de 20, 40 Y 80 Mbytes. En firmas comerciales también se utilizan mucho unidades de gran capacidad. Dos ventajas de los discos rígidos sobre los flexibles son: (1) que almacenan mucha más información y (2) que se puede acceder más rápidamente a esa información.

Las unidades de disco rígido a veces se denominan unidades Winchester. Las microcomputadoras con unidades de discos rígidos son muy comunes y normalmente tienen conectada una unidad de disco rígido al sistema para que los datos y programas en el disco rígido puedan recuperarse para utilizarlos en el caso de un fallo del disco.

Otro método de almacenamiento masivo que parece ser prometedor es el disco óptico. El disco óptico es un pariente del video disco láser. Los discos ópticos están disponibles en tres tipos: (1) sólo lectura, (2) una escritura muchas lecturas (WORM), (3) lectura/escritura. El disco de sólo lectura (ROM óptico) es bueno para información pregrabada como una enciclopedia. El disco óptico WORM puede ser escrito una vez y después leído muchas veces.

Los discos ópticos de lectura/escritura tienen grandes capacidades de almacenamiento y son similares en función a un disco rígido. La tecnología usada para escribir y leer con el disco óptico es diferente del disco rígido magnético. La unidad de disco magnético-óptico utiliza un láser en conjunción con una bobina conductora para borrar, escribir y leer del disco revestido de metal. Un disco magnético-óptico popular tiene una capacidad de

Cabezas de lectura/escritura --r--------7t~tt4lr~~~~~~~;

Disco rígido ----\\------'>.,"""'~

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Figura 12.18. Mecanismo de una unidad de disco rígido.


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almacenamiento de 128 Mbytes en un disco óptico movible de 3.5 pulgadas. Estos discosópticos se parecen mucho a los discos flexibles de 3.5 pulgadas, salvo que son más gruesosy contienen un disco óptico. Estos discos movibles a veces se denominan discos magnético-ópticos reescribibles. Comercialmente existe una unidad de disco magnético-óptico reescri-bible de 5.25 pulgadas con cartuchos movibles con una capacidad de 650 Mbytes. Como eldisco magnético-óptico puede ser sacado de la unidad de disco, es un medio aconsejablepara almacenamiento de seguridad o para transferir grandes cantidades de datos o programasde una máquina a otra.

Uno de los métodos menos caros y más seguros para almacenar grandes cantidades dedatos es usar cinta magnética. Algunas unidades disponibles usan cintas de audio baratas(DA T); sin embargo, el acceso a los datos en cinta es muy lento.

PROBLEMAS RESUELTOS

12.49. Acudir a la Figura 12.1. ¿Qué dispositivo(s) de la microcomputadora podría(n) c1asificarsecomo memoria interna?

Solución:La RAM, ROM y la NVRAM, semiconductoras de la microcomputadora mostrada en la Figura 12.1,

pueden considerarse memoria interna. El disco flexible es memoria externa.

12.50. ¿Qué dos tipos de discos magnéticos se utilizan en las microcomputadoras?

Solución:Los discos fijos y los flexibles son utilizados en las microcomputadoras para almacenamiento externo

de datos y programas.

12.51. El disco magnético es un dispositivo de acceso (aleatorio, secuencial).

Solución:El disco magnético es un dispositivo de acceso aleatorio, lo que significa que puede encontrar los datos

en muy corto tiempo.

12.52. ¿Cuáles son los tres tamaños de los discos flexibles?

Solución:Los discos flexibles tienen tamaños de 3.5, 5.25 y 8 pulgadas.

12.53. Una unidad típica de disco hace girar el disco flexible a una velocidad constante de _(300, 3000) rpm.

Solución:Una unidad de disco hace girar el disco flexible a una velocidad constante de 300 rpm (una especifica-

ción del fabricante). Los discos fijos pueden girar a 3000 rpm.

12.54. Almacenar datos en un disco flexible se denomina .

Solución:Almacenar datos en un disco flexible se denomina escribir (operación de escritura).

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1255_ Brevemente, ¿cómo están organizados los datos en un disco flexible?Solución:

Los datos están organizados en pistas y sectores. Véase la Figura 12.16b y e para más detalles sobre elformato utilizado por un fabricante de microcomputadoras.

12.56. Acudir a la Figura 12.16c. Utilizando este formato, un disco flexible puede tener unos _bytes de información.

Solución:Utilizando el formato mostrado en la Figura 12.16c, un disco flexible puede tener unos 140 K

(16 x 256 x 35 = 143 360 bytes) de información.

1257. Listar algunas de las precauciones que deben observarse cuando se manipulen discos flexiblesde 5.25 pulgadas.Solución:

Lo que sigue son algunas precauciones cuando se manipulan discos flexibles:

l. No tocar el disco magnético.2. Marcar el disco ligeramente o con lápices de punta suave al roturarlos.3. Mantener el disco fuera de fuertes campos magnéticos.4. Mantener el disco fuera de altas temperaturas.5. Mantener el disco limpio.6. Proteger el disco de arañazos o abrasión de la superficie.7. No combar ni doblar el disco.

12.58. ¿Qué ventaja tiene una unidad de disco rígido sobre una de disco flexible?

Solución:La unidad de disco rígido tiene una capacidad de almacenamiento mucho mayor y un tiempo de

acceso más rápido.

12.59. El disco óptico WORM puede ser escrito (una vez, unas mil veces) y leído muchasveces.

Solución:El disco óptico WORM (una escritura muchas lecturas) puede ser escrito una vez y leído muchas veces.

12.60. El (disco rígido magnético, disco magnético-óptico) utiliza un láser en conjunción conuna bobina conductora para borrar, escribir y leer del disco.

Solución:El disco magnético-óptico utiliza un láser en conjunción con una bobina conductora para borrar,

escribir y leer del disco.

12.61. El popular disco magnético-óptico movible de 3.5 pulgadas tiene una capacidad de unos___ (400 K, 128 M) bytes y se usa comúnmente para almacenamiento de seguridad opara transferir grandes cantidades de datos de una máquina a otra.

Solución:El popular disco magnético-óptico movible de 3.5 pulgadas tiene una capacidad de unos 128 Mbytes.


12.55. Brevemente, ¿cómo están organizados los datos en un disco flexible? Solución:

Los datos están organizados en pistas y sectores. Véase la Figura 12.16b y e para más detalles sobre el formato utilizado por un fabricante de microcomputadoras.

12.56. Acudir a la Figura 12.16c. Utilizando este formato, un disco flexible puede tener unos __ _ bytes de información.

Solución:

Uti lizando el formato mostrado en la Figura l2.16c, un disco flexible puede tener unos 140 K (16 x 256 x 35 = 143 360 bytes) de información.

12.57. Listar algunas de las precauciones que deben observarse cuando se manipulen discos flexibles de 5.25 pulgadas.

Solución: Lo que sigue son algunas precauciones cuando se manipulan discos flexibles:

l. No tocar el disco magnético. 2. Marcar el disco ligeramente o con lápices de punta suave al roturarlos. 3. Mantener el disco fuera de fuertes campos magnéticos. 4. Mantener el disco fuera de altas temperaturas. 5. Mantener el disco limpio. 6. Proteger el disco de arañazos o abrasión de la superficie. 7. No combar ni doblar el disco.

12.58. ¿Qué ventaja tiene una unidad de disco rígido sobre una de disco flexible?

Solución:

La unidad de disco rígido tiene una capacidad de almacenamiento mucho mayor y un tiempo de acceso más rápido.

12.59. El disco óptico WORM puede ser escrito ___ (una vez, unas mil veces) y leído muchas veces.

Solución:

El disco óptico WORM (una escritura muchas lecturas) puede ser escrito una vez y leído muchas veces.

12.60. El ___ (disco rígido magnético, disco magnético-óptico) utiliza un láser en conjunción con una bobina conductora para borrar, escribir y leer del disco.

Solución:

El disco magnético-óptico utiliza un láser en conjunción con una bobina conductora para borrar, escribir y leer del disco.

12.61. El popular disco magnético-óptico movible de 3.5 pulgadas tiene una capacidad de unos ___ (400 K, 128 M) bytes y se usa comúnmente para almacenamiento de seguridad o para transferir grandes cantidades de datos de una máquina a otra.

Solución:

El popular disco magnético-óptico movible de 3.5 pulgadas tiene una capacidad de unos 128 Mbytes.




12.62. Acudir a la Figura 12.1. Listar los tres tipos de memoria utilizada por este sistema microcom-putador.Res. RAM, ROM, NVRAM, disco flotante y disco rígido.

12.63. Acudir a la Figura 12.1. ¿Qué tipo de memoria en este sistema es volátil?Res. RAM (memoria lectura/escritura).

12.64. Acudir a la Figura 12.1. ¿Qué dos tipos de dispositivos de almacenamiento son memoriassemiconductoras en este sistema?Res. RAM, ROM y MVRAM.

12.65. Acudir a la Figura 12.1. El medio para almacenar los datos en (disco flexible, RAM)es magnético.Res. disco flexible.

12.66. Una memoria de lectura/escritura es una (RAM, ROM).Res. RAM.

12.67. Acudir a la Figura 12.1. Esta memoria de semiconductores tiene las capacidades de lectura/escritura de una RAM con las características no volátiles de una ROM.Res. NVRAM.

12.68. La RAM es una memoria ~ (no volátil, volátil) que ---.!lzL (puede, no puede) ser borradadesconectando la alimentación.Res. (a) volátil, (b) puede.

12.69. La RAM (dinámica, estática) utiliza celdas de memoria similares a los flip-flops.Res. estática.

12.70. Acudir a la Figura 12.5. El sistema se dice que tiene (1 K, 8 K) de memoria.Res. 1 K (1024 bytes).

12.71. Una memoria 256 x 4 contiene ~ palabras, cada una de ---.!lzL bits, con una capacidadtotal de ~ bits.Res. (a) 256, (b) 4, (e) 1024.

12.72. Introducir datos en una RAM es una operación de (lectura, escritura).Res. escritura.

12.73. El modo de (lectura, escritura) de una RAM significa revelar el contenido de unaposición de memoria.Res. lectura.

12.74. Una (RAM, ROM) puede ser programada repetidamente por el usuario.Res. RAM.

12.75. Una ROM es una memoria (permanente, temporal).Res. permanente.

12.71

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12.62. Acudir a la Figura 12.1 . Listar los tres tipos de memoria utilizada por este sistema microcomputador. Res. RAM, ROM, NVRAM, disco flotante y disco rígido.

12.63. Acudir a la Figura 12.1. ¿Qué tipo de memoria en este sistema es volátil? R es. RAM (memoria lectura/escritura).

12.64. Acudir a la Figura 12.1. ¿Qué dos tipos de dispositivos de almacenamiento son memonas semiconductoras en este sistema? Res. RAM, ROM Y MVRAM.

12.65. Acudir a la Figura 12.1. El medio para almacenar los datos en ___ (disco flexible, RAM) es magnético. R es. disco flexible.

12.66. Una memoria de lectura/escritura es una ___ (RAM, ROM). Res. RAM.

12.67. Acudir a la Figura 12.1. Esta memoria de semiconductores tiene las capacidades de lectura/ escritura de una RAM con las características no volátiles de una ROM. Res. NVRAM.

12.68. La RAM es una memoria ~ (no volátil, volátil) que ~ (puede, no puede) ser borrada desconectando la alimentación. R es. (a) volátil, (b) puede.

12.69. La RAM ___ (dinámica, estática) utiliza celdas de memoria similares a los flip-flops. Res. estática.

12.70. Acudir a la Figura 12.5. El sistema se dice que tiene ___ (1 K, 8 K) de memoria. Res. 1 K (1024 bytes).

12.71. Una memoria 256 x 4 contiene ~ palabras, cada una de ~ bits, con una capacidad total de ~ bits. Res. (a) 256, (b) 4, (e) 1024.

12.72. Introducir datos en una RAM es una operación de ___ (lectura, escritura). Res. escritura.

12.73. El modo de ___ (lectura, escritura) de una RAM significa revelar el contenido de una posición de memoria. R es. lectura.

12.74. Una ___ (RAM, ROM) puede ser programada repetidamente por el usuario. Res. RAM.

12.75. Una ROM es una memoria ___ (permanente, temporal). Res. permanente.


rocom-

RAM)

ecturaj

~~~-~~--~-~------------------------------------------IIIII


12.76. Una (RAM, ROM) la programa el fabricante con las especificaciones del usuario.Res. ROM.

12.77. Acudir a la Figura 12.7b. ¿Cuál es la función de esta sencilla ROM de diodos?Res. decodificador de decimal a código Gray.

12.78. Acudir a la Figura 12.7b. Listar el estado de las salidas para cada entrada decimal (0-9).Res. Véase tabla de la Figura 12.7a.

12.79. Acudir a la Figura 12.7b. ¿Qué diodos están directamente polarizados cuando el conmutadorde entrada está en el decimal 2?Res. dos diodos de las columnas A y B en la fila 2 de la Figura 12.7b.

12.80. Las ROM de mayor capacidad (como la ROM de 512 K x 8) utilizan tecnología _(bipolar, MOS) en su fabricación.Res. MOS.

12.81. Una ROM de 131 072 x 8 tendrá una capacidad total de bits.Res. 1 048 576.

12.82. Una ROM de 65536 x 8 necesitará (8, 16) patillas de líneas de dirección en el Cl.Res. 16 (216 = 65 536).

12.83.orrada ,J

12.84.s.

12.85.

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12.87.

de una 12.88.

12.89.

¿Cómo se llama el programa de computadora cuando está permanentemente almacenado enuna ROM?Res. firmware.

En una microcomputadora de propósito general, la mayor proporcion de memoria internaestá, probablemente, ubicada en (RAM, ROM).Res. RAM.

En una computadora dedicada, la mayor proporción de memoria interna está, probablemente,ubicada en __ (RAM, ROM).Res. ROM.

Las letras EEPROM significan .Res. memoria de sólo lectura programable borrable eléctricamente.

Una memoria de sólo lectura de máscara programable comúnmente se denomina .Res. ROM.

Acudir a la Figura 12.12. Se trata de un ejemplo de una (EPROM, PROM).Res. PROM.

Acudir a la Figura 12.12b. Un fusible (véase fila 0, columna D) en la PROM significa que lacelda de memoria almacena un (0, 1) lógico.Res. l.

12.90. Acudir a la Figura 12.11. Este CI es una (EPROM, PROM).Res. EPROM (PROM borrable ultravioleta).



12.91. Una EPROM se considera un dispositivo de memoria (no volátil, volátil).Res. no volátil.

12.92. La abreviatura E2PROM significa .Res. memoria de sólo lectura programable borrable eléctricamente (lo mismo que EEPROM).

12.93. Las EPROM se programan en (la fábrica, el laboratorio local).Res. laboratorio local.

12.94. ¿Cuál es el equipo que se utiliza para programar EPROM?Res. quemador PROM.

12.95. Las letras SRAM significan .Res. memoria de acceso aleatorio estática (RAM estática).

12.96. Cuando se trata con memorias semiconductoras las letras RWM significan .Res. memoria de lectura/escritura (igual que RAM).

12.97. Una RWM comúnmente se conoce como .Res. RAM.

12.98. (Los discos, Las cintas) magnéticos/as son dispositivos de acceso aleatorio y tienen untiempo de acceso corto.Res. Los discos.

12.99. Recuperar datos de un disco flexible se denomina .Res. lectura.

12.100. «Winchester» es otro nombre, ¿para qué dispositivo magnético de almacenamiento?Res. unidad de disco rígido.

12.101. El CI RAM 74Fl89 es la subfamilia más moderna que exhibe una combinaciónsobresaliente de prestaciones y eficiencia.Res. TTL Schottky avanzada de Fairchild, FAST.

12.102. Un tiempo de acceso corto para una RAM, ROM o PROM significa que es más _(rápida, lenta).Res. más rápida (un chip más rápido puede usarse en circuitos de más alta frecuencia).

12.103. Los CI de memorias de semiconductores fabricados utilizando la tecnología de proceso _(CM OS, GaAs) son los chips más rápidos.Res. GaAs (arsenuro de galio).

12.104. Acudir a la Figura 12.9. El CI ROM de 32 K x 8 TMS47256 tiene entradas dedirección y salidas de datos.Res. 1S (Ao a A 14), 8 (Qo a Qs).

12.105. La EPROM flash es muy similar a la __ (EEPROM, NOVRAM).Res. EEPROM.

12.1(

12.H

12.H

12.H

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12.1]


12.91. Una EPROM se considera un dispositivo de memoria ___ (no volátil, volátil). Res. no volátil.

12.92. La abreviatura E2pROM significa ___ . Res. memoria de sólo lectura programable borrable eléctricamente (lo mismo que EEPROM).

12.93. Las EPROM se programan en _ _ _ (la fábrica, el laboratorio local). R es. laboratorio local.

12.94. ¿Cuál es el equipo que se utiliza para programar EPROM? Res. quemador PROM.

12.95. Las letras SRAM significan ___ . Res. memoria de acceso aleatorio estática (RAM estática).

12.96. Cuando se trata con memorias semiconductoras las letras RWM significan ___ . Res. memoria de lectura/escritura (igual que RAM).

12.97. Una RWM comúnmente se conoce como ___ . Res. RAM.

12.98. ___ (Los discos, Las cintas) magnéticos/as son dispositivos de acceso aleatorio y tienen un tiempo de acceso corto. Res. Los discos.

12.99. Recuperar datos de un disco flexible se denomina ___ . Res. lectura.

12.100. «Winchestem es otro nombre, ¿para qué dispositivo magnético de almacenamiento? Res. unidad de disco rígido.

12.101. El el RAM 74Fl89 es la subfamilia más moderna ___ que exhibe una combinación sobresaliente de prestaciones y eficiencia. Res. TTL Schottky avanzada de Fairchild, FAST.

12.102. Un tiempo de acceso corto para una RAM, ROM o PROM significa que es más __ _ (rápida, lenta). Res. más rápida (un chip más rápido puede usarse en circuitos de más alta frecuencia) .

12.103. Los el de memorias de semiconductores fabricados utilizando la tecnología de proceso __ _ (eMOS, GaAs) son los chips más rápidos. Res. GaAs (arsenuro de galio).

12.104. Acudir a la Figura 12.9. El el ROM de 32 K x 8 TMS47256 tiene ___ entradas de dirección y ___ salidas de datos. Res. 15 (A o a A 14), 8 (Qo a Qs).

12.105. La EPROM flash es muy similar a la __ (EEPROM, NOVRAM). Res. EEPROM.


en un

ación

as de


12.106. Las letras NVSRAM significan .Res. memoria estática no volátil de acceso aleatorio, o RAM estática no volátil.

12.107. Acudir a la Figura 12.15. La NVSRAM STKIOC68 tiene 64 bits de memoria organizada con___ palabras, cada una de bits.Res. 8 K (8192 palabras), 8.

12.108. Acudir a la Figura 12.15. El CI STKIOC68 se considera una unidad de memoria (novolátil, volátil).Res. no volátil (no pierde los datos con la pérdida de potencia).

12.109. Acudir a la Figura 12.17. Las unidades de disco que utilizan discos flexibles de 3.5 pulgadascon mucha frecuencia leen y escriben en (ambas caras, una cara) del disco de memoria.Res. ambas.

12.110. Acudir a la Figura 12.17. El disco de 3.5 pulgadas está protegido contra escritura y sólo puedeser leído cuando el agujero de la muesca de protección de escritura está (abierto,cerrado).Res. abierto (esto es opuesto a lo que ocurre en el disco de 5.25 pulgadas de la Figura 12.16a).

12.111. El disco (flexible, rígido) tiene la ventaja sobre el otro en que puede almacenar másdatos y puede acceder a la información más rápidamente.Res. rígido.

12.112. El disco de 3.5 pulgadas (magnético flexible, magnético-óptico reescribible) tiene unacapacidad de almacenamiento de unos 128 Mbytes y utiliza un diodo láser y una bobinaconductora para borrar, leer y escribir.Res. magnético-óptico reescribible.


12.106. Las letras NVSRAM significan ___ . Res. memoria estática no volátil de acceso aleatorio, o RAM estática no volátil.

12.107. Acudir a la Figura 12.15. La NVSRAM STKIOC68 tiene 64 bits de memoria organizada con _ __ palabras, cada una de _ __ bits. Res. 8 K (8 192 palabras), 8.

12.108. Acudir a la Figura 12.15. El CI STKIOC68 se considera una unidad de memoria ___ (no volátil , volátil). Res. no volátil (no pierde los datos con la pérdida de potencia).

12.109. Acudir a la Figura 12.17. Las unidades de disco que utilizan discos flexibles de 3.5 pulgadas con mucha frecuencia leen y escriben en ___ (ambas caras, una cara) del disco de memoria. R es. ambas.

12.110. Acudir a la Figura 12.17. El disco de 3.5 pulgadas está protegido contra escritura y sólo puede ser leído cuando el agujero de la muesca de protección de escritura está ___ (abierto, cerrado). Res. abierto (esto es opuesto a lo que ocurre en el disco de 5.25 pulgadas de la Figura 12.16a).

12.111. El disco ___ (flexible, rígido) tiene la ventaja sobre el otro en que puede almacenar más datos y puede acceder a la información más rápidamente. Res. rígido.

12.112. El disco de 3.5 pulgadas ___ (magnético flexible, magnético-óptico reescribible) tiene una capacidad de almacenamiento de unos 128 Mbytes y utiliza un diodo láser y una bobina conductora para borrar, leer y escribir. Res. magnético-óptico reescribible.


Capítulo 13

OTROS DISPOSITIVOS Y TECNICAS

13.1. INTRODUCCION

Al examinar los manuales de datos de los fabricantes de circuitos TTL, CMOS y memoria,se encuentran algunos tipos de CI que no han sido tratados en los doce primeros capítulosde este libro. Este será un capítulo «de todo» para incluir dispositivos y técnicas que noajustan netamente en los demás capítulos pero que son tópicos que están incluidos enmuchos de los libros de texto estándares en el campo. Se incluyen multiplexores/selectoresde datos y multiplexamiento, demultiplexores, una introducción a la transmisión digital dedatos, cerrojos y buffers de tres estados, dispositivos lógicos programables, comparadores demagnitud y dispositivos disparadores Schmitt.

13.2. SELECTO RES DE DATOSjMULTIPLEXORES

Un selector de datos es la versión electrónica de un conmutador rotatorio de un sentido.A la izquierda de la Figura 13.1 se muestra un conmutador rotatorio de ocho posiciones.Las ocho entradas (0-7) están a la izquierda, y la única salida está a la derecha, etiquetadacon y. Un selector de datos se muestra en la figura de la derecha. El dato de la entrada 2(llógico) se transfiere a través de los contactos del conmutador rotatorio. Análogamente, enel selector de datos de la derecha, el dato de la entrada 2 (1 lógico) se transfiere a través delos circuitos del selector. La posición del dato se selecciona girando mecánicamente el rotor

Entradas Entradas , --,O1

234567

y I

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Salida

Salida2

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"--- Se lector electrónico de datosSelector mecánico de datos

Figura 13.1. Comparación de un conmutador rotatorio y un selector de datos.

352

Capítulo 13

OTROS DISPOSITIVOS Y TECNICAS

13.1. INTRODUCCION

Al examinar los manuales de datos de los fabricantes de circuitos TTL, CMOS y memoria, se encuentran algunos tipos de CI que no han sido tratados en los doce primeros capítulos de este libro. Este será un capítulo «de todo» para incluir dispositivos y técnicas que no ajustan netamente en los demás capítulos pero que son tópicos que están incluidos en muchos de los libros de texto estándares en el campo. Se incluyen multiplexores/selectores de datos y multiplexamiento, demultiplexores, una introducción a la transmisión digital de datos, cerrojos y buffers de tres estados, dispositivos lógicos programables, comparadores de magnitud y dispositivos disparadores Schmitt.

13.2. SELECTORES DE DATOS/MULTIPLEXORES

Un selector de datos es la versión electrónica de un conmutador rotatorio de un sentido. A la izquierda de la Figura 13.1 se muestra un conmutador rotatorio de ocho posiciones. Las ocho entradas (0-7) están a la izquierda, y la única salida está a la derecha, etiquetada con y. Un selector de datos se muestra en la figura de la derecha. El dato de la entrada 2 (l lógico) se transfiere a través de los contactos del conmutador rotatorio. Análogamente, en el selector de datos de la derecha, el dato de la entrada 2 (1 lógico) se transfiere a través de los circuitos del selector. La posición del dato se selecciona girando mecánicamente el rotor

352

Entradas

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Entradas O

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Figura 13.1. Comparación de un conmutador rotatorio y un select~:Jr de datos.


13

mona,pítulosque no'dos enlectoresgital deores de

sentido.iciones.quetadatrada 2ente, en

vés deel rotar

OTROS DISPOSITIVOS Y TECNICAS 353

del conmutador rotatorio. En el selector de datos la posición del dato se selecciona colocandoel número binario adecuado en las entradas de selección de datos (e, B, A). El selectorde datos permite que los datos fluyan solamente de la entrada a la salida, mientras que elconmutador rotatorio permite que los datos fluyan en ambas direcciones. Un selector dedatos puede considerarse como un conmutador rotatorio de una dimensión.

En la Figura 13.2a se muestra un diagrama de bloques de un selector de datos comercial.

EntradasSalida

Selección StrobeW

D e B A S

X X X X H HL L L L L EOL L L H L ElL L H L L E2L L H H L E3L H L L L E4L H L H L E5L H H L L E6L H H H L E7H L L L L E8H L L H L E9H L H L L ElOH L H H L EllH H L L L El2H H L H L E13H H H L L El4H H H H L El5

Selectorj3 multiplexor

de datos de4 16 entradas5ó7K9

10111213

1415

Entrada de (74150)habilitación ---Q Strobe

Entradasde datos

Entradasselectorasde datos

o1

w

Salida

A

B

eD

(h) Tabla de verdad (Cortesía de Texas Instruments, Ine.)(a) Bloque del símbolo lógico

Entradas de datos Selección de datos

ES EIO ElI E12 EI3 E14 E15 A B

E7 e~ B ~ ID n m ~ s W D

12

o ,Strobe D GND'---------t'------....j Salí- Se lec-Entradas de datos da ción de

datos

(e) Diagrama de patillas (Cortesía de Texas Instruments, Ine.)

Figura 13.2. El el multiplexorjselector de datos TTL 74150.



A este CI TTL 74150 los fabricantes lo denominan multiplexor, /selector de datos de 16entradas. Observar las 16 entradas de datos en la parte superior izquierda. El 74150 tieneuna sola salida invertida etiquetada con W. Las cuatro entradas selectoras de datos (D, e,B, A) están en la parte inferior izquierda de la Figura 13.2a. Un nivel BAJO en la entra-da de «strobe» habilita al selector de datos y puede considerarse como un conmutador«en-off».

Considerar la tabla de verdad del selector de datos 74150 de la Figura 13.2b. La línea 1muestra en el nivel ALTO la entrada de habilitación, que inhabilita la unidad completa. Lalínea 2 muestra en el nivel BAJO todas las entradas de selección de datos, así como la en-trada de habilitación. Esto permite que la información en la entrada O de datos se transfieraa la salida W. El dato aparecerá en la salida W en forma invertida, como lo simboliza EOen la columna de salida de la tabla de verdad. Cuando la cuenta binaria se incrementa(0001, 0010, 0011, etc.), cada entrada de datos se conecta consecutivamente a la salida Wdel selector de datos.

El CI 74150 está encapsulado con 24 patillas. El diagrama de patillas para este CI semuestra en la Figura 13.2c. Además de las 21 entradas y la salida mostradas en el diagramade bloques, el diagrama de patillas también identifica las conexiones de alimentación (V ccy GND). Al ser un CI TTL, el 74150 necesita una fuente de alimentación de 5 V.

Observar el uso del término «muliiplexortseiecux de datos» para identificar al C174150.

Entradas SalidaLínea

D e B A Y Entradasde datos

1 O O O O 1 1 O

2 O O O 1 OO 1O 2

3 O O 1 O O 1Selector de

3 datos de4 O O 1 1 1 O 4 16 entradas5 O 1 O O O O 5

6 O 1 O 1 O 1 6

7 O 1 1 O 1 O 7 Salida8 O 1 1 1 O O 8

1 9 Y9 1 O O O O

10 11 10

O O 1 1 O 1111 1 O 1 O 1 1 1212 1 O 1 1 O O 13

13 1 1 O O 1 O 14

14 1 1 O 1 O 1 15 (74150)

15 1 1 1 O O O Strobe16 1 1 1 1 1 Habilitación A B e D

Entradas de selecciónde datos

Un muItipen forma ~y contand.(0-15) se t

El muldifíciles d(gura 13.3.+ Ase».plementaro NAND.difícil.

El prolselector dedatos (0-1de la tablamalO) y uLa línea 2de O. El Oentrada (Ldel selectoresuelve eldel selectosolución drápida y fl

13.1. Un

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13.2. Un

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Figura 13.3. Utilización del selector de datos 74150 para resolver un problemade lógica combinacionaL


6

sea

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o.

OTROS DISPOSITIVOS Y TEeNIeAS 355

Un multiplexor digital 74150 se puede utilizar para transmitir una palabra paralela de 16 bitsen forma serie. Esto se realiza conectando un contador a las entradas de selección de datosy contando desde 0000 hasta 1111. La palabra paralela de 16 bits en las entradas de datos(0-15) se transfiere entonces a la salida en forma serie (cada vez un dato).

El multiplexor/selector de datos 74150 también puede utilizarse para resolver problemasdifíciles de lógica combinacional. Considerar la tabla de verdad a la izquierda de la Fi-gura 13.3. La expresión booleana simplificada de esta tabla de verdad es AECD + ABCD ++ ABCD + AECD + ABCD + AECD + ABCD = Y. Se necesitarían muchos CI para im-plementar esta expresión complicada utilizando circuitos lógicos combinacionales AND-ORo NAND. El selector de datos es un método fácil para resolver de otra forma este problemadifícil.

El problema lógico combinacional se plantea en la tabla de verdad de la Figura 13.3. Unselector de datos de 16 entradas se utiliza para resolver este problema. Las 16 entradas dedatos (0-15) al CI 74150 tienen niveles lógicos que corresponden a la columna de salidade la tabla de verdad. La línea 1 de la tabla de verdad tiene una entrada binaria 0000 (deci-malO) y una salida de l. El 1 se aplica entonces a la entrada de datos O del selector de datos.La línea 2 de la tabla de verdad tiene una entrada binaria 000 1 (decimal 1) Y una salidade O. El O se aplica entonces a la entrada 1 del selector de datos. Los niveles lógicos deentrada (D, C, B, A) de la tabla de verdad se aplican a las entradas de selección de datosdel selector de datos 74150. La entrada de habilitación del CI 74150 se pone a O y la unidadresuelve el problema lógico de la tabla de verdad. Observar que, debido a la salida invertidadel selector de datos 74150, aparece un inversor en la parte derecha de la Figura 13.3. Lasolución del selector de datos a este problema de lógica combinacional ha sido una soluciónrápida y fácil con un solo CI.

PROBLEMAS RESUELTOS

13.1. Un selector de datos también se denomina .

Solución:Un selector de datos se denomina multiplexor.

13.2. Un selector de datos es comparable a un conmutador mecánico.

Solución:Un selector de datos es comparable a un conmutador rotatorio de una dirección.

13.3. Acudir a la Figura 13.2. Si el dato seleccionado en el el 74150 es D = 1, e = o, B = 1, A = 1Y si la pastilla está inhabilitada por una entrada de habilitación en el nivel (ALTO,BAJO), el dato (invertido, normal) se transfiere desde la entrada (número deci-mal) hasta la salida W.

Solución:Según la tabla de verdad de la Figura 13.2, si el dato seleccionado en el el 74150 es 1011 (HLHH en

la tabla de verdad) y si la pastilla está habilitada por un nivel BAJO en la entrada de «strobe», el datoinvertido se transfiere desde la entrada 1l hasta la salida W.

13.4. Acudir a la Figura 13.2. Un nivel ALTO en la entrada de strobe del el 74150 (inhabilita,habilita) el selector de datos.


Un multiplexor digital 74150 se puede utilizar para transmitir una palabra paralela de 16 bits en forma serie. Esto se realiza conectando un contador a las entradas de selección de datos y contando desde 0000 hasta 1111. La palabra paralela de 16 bits en las entradas de datos (0-15) se transfiere entonces a la salida en forma serie (cada vez un dato).

El multiplexor/selector de datos 74150 también puede utilizarse para resolver problemas difíciles de lógica combinacional. Considerar la tabla de verdad a la izquierda de la Figura 13.3. La expresión booleana simplificada de esta tabla de verdad es ABCn + ABCn + + ABen + ABCD + ABCD + ABeD + ABeD = Y. Se necesitarían muchos CI para implementar esta expresión complicada utilizando circuitos lógicos combinacionales AND-OR o NAND. El selector de datos es un método fácil para resolver de otra forma este problema difícil.

El problema lógico combinacional se plantea en la tabla de verdad de la Figura 13.3. Un selector de datos de 16 entradas se utiliza para resolver este problema. Las 16 entradas de datos (0-15) al CI 74150 tienen niveles lógicos que corresponden a la columna de salida de la tabl~ de verdad. La línea 1 de la tabla de verdad tiene una entrada binaria 0000 (decimalO) y una salida de 1. El 1 se aplica entonces a la entrada de datos O del selector de datos. La línea 2 de la tabla de verdad tiene una entrada binaria 0001 (decimal 1) Y una salida de O. El O se aplica entonces a la entrada 1 del selector de datos. Los niveles lógicos de entrada (D, e, B, A) de la tabla de verdad se aplican a las entradas de selección de datos del selector de datos 74150. La entrada de habilitación del CI 74150 se pone a O y la unidad resuelve el problema lógico de la tabla de verdad. Observar que, debido a la salida invertida del selector de datos 74150, aparece un inversor en la parte derecha de la Figura 13.3. La solución del selector de datos a este problema de lógica combinacional ha sido una solución rápida y fácil con un solo CL

PROBLEMAS RESUELTOS

13.1. Un selector de datos también se denomina _ __ .

Solución:

Un selector de datos se denomina multiplexor.

13.2. Un selector de datos es comparable a un conmutador _ _ _ mecánico.

Solución:

Un selector de datos es comparable a un conmutador rotatorio de una dirección.

13.3. Acudir a la Figura 13.2. Si el dato seleccionado en el CI 74150 es D = 1, e = 0, B = 1, A = 1 Y si la pastilla está inhabilitada por una entrada de habilitación en el nivel _ __ (ALTO, BAJO), el dato ___ (invertido, normal) se transfiere desde la entrada ___ (número deci-mal) hasta la salida W.

Solución:

Según la tabla de verdad de la Figura 13.2, si el dato seleccionado en el CI 74 150 es 10 II (HLHH en la tabla de verdad) y si la pastilla está habilitada por un nivel BAJO en la entrada de «slrobe», el dato invertido se transfiere desde la entrada 11 hasta la salida W.

13.4. Acudir a la Figura 13.2. Un nivel ALTO en la entrada de strobe del CI 74150 ___ (inhabilita, habilita) el selector de datos.


Solución:Un nivel ALTO en la entrada de strobe del CI 74150 habilita el selector de datos.

13.5. Acudir a la Figura 13.3. Si las entradas de selección de datos son D = 1, C = O, B = 1,A = O, la salida Y estará en el nivel (ALTO, BAJO).Solución:

Si las entradas de selección de datos son 1010, la salida Y del selector de datos mostrado en la Figura 13.3estará en el nivel ALTO.

13.6. Con frecuencia un método fácil para resolver un problema lógico combinacional implica lautilización de (un selector de datos, lógica NAND).Solución:

Con frecuencia un método fácil para resolver un problema lógico combinacional implica la utilizaciónde un selector de datos.

13.7. Dibujar el diagrama de bloques del selector de datos 74150, utilizando para resolver elproblema lógico descrito por la expresión booleana .lBCD + .lBCD + ABCD + ABCD ++ ABCD = y.

Solución:Acudir a la Figura 13.4. El procedimiento consiste en preparar primero, a partir de la expresión boo-

leana, una tabla de verdad similar a la de la Figura 13.3. Cada O y l de la columna de salida de la tabla deverdad se colocará en la correspondiente entrada del selector de datos. Un inversor se coloca en la salidaWdel selector de datos 74150 para leer el dato no invertido en Y.

Entradasde datos

OABCD l

OOOOO

ABCD 1AliCD 1

OOOOO

ABCD 1ABCD 1

o1

y

Selector de3 datos de4 16 entradas567

89

101112131415

Salida

(74150)O----<1 StrobeHabilitación A B C

Entradas { Bde selección C

de datos ----------'D-----------"

A

D

Figura 13.4. Solución de un problema lógico combinacional utilizando el se lectorde datos 74150.

13

MIdomí

Fi~mI,sal(Mmlalnlas

traserAlVIS

desint

redVIS

doiVIS

0, B = 1,

Figura 13.3

implica la

utilización

esolver elABCi5 +

resión boo-la tabla den la salida

tor


13.3. VISUALIZAR LA MULTIPLEXACION

Muchos sistemas electrónicos utilizan visualizadores alfanuméricos. En efecto, los visualiza-dores alfanuméricos son un primer indicio de que un sistema electrónico contiene comomínimo algo de circuitería digitaL

El esquema de un sencillo contador de O a 99 con salida digital se presenta en laFigura 13.5. El sistema contador de O a 99 se utiliza para ilustrar la idea de visualizar lamultiplexacián. Los contadores están controlados por un reloj de baja frecuencia (1 Hz). Lassalidas de los dos contadores década se conectan alternativamente a través del multiplexor(MUX), se decodifican y se aplican a ambos visualizadores LED de siete segmentos. El relojmultiplexador (reloj MUX) genera una señal de alta frecuencia (100 Hz). Esta señal iluminaalternativamente la cuenta de las unidades en el visualizador de la derecha o la cuenta delas decenas en el visualizador LED de la izquierda.

El diagrama de bloques de la Figura 13.5 sugiere que la cuenta de las unidades pasa através del multiplexor, se decodifica y el visualizador de las unidades se activa cuando laseñal de reloj MUX está en el nivel BAJO. Cuando la señal de reloj MUX está en el nivelALTO, la cuenta de las decenas pasa a través del multiplexor, se decodifica y se activa elvisualizador de las decenas. En efecto, los visualizadores de siete segmentos se activan ydesactivan alternativamente aproximadamente cien veces por segundo. El ojo humanointerpreta que los dos visualizadores LED de siete segmentos lucen continuamente.

En este ejemplo, el multiplexaje reduce el consumo de potencia de los visualizadores yreduce la necesidad de un decodificador extra. La multiplexación se utiliza mucho con losvisualizadores para ahorrar energía. Hay menos necesidad de multiplexar con los visualiza-dores tipo LCD porque consumen muy poca potencia. Por esta y otras razones, losvisualizadores LCD se conectan, con frecuencia, directamente y no son multiplexados.

100HzReloj JWU\lIILMUX

Decenas Unidades

BAJO = cuenta unidadesALTO = cuenta decenas

Reloj 1 Hzcontador ..I""'LI""L Contador

unidades

Decodi-::O-+-----i~ficador

Arrastre C==~-'

Figura 13.5. Diagrama de bloques de un contador de O a 99utilizando visualizadores multiplexados.


13.3. VISUALIZAR LA MULTIPLEXACION

Muchos sistemas electrónicos utilizan visualizadores alfanuméricos. En efecto, los visualizadores alfanuméricos son un primer indicio de que un sistema electrónico contiene como mínimo algo de circuitería digitaL

El esquema de un sencillo contador de O a 99 con salida digital se presenta en la Figura 13.5. El sistema contador de O a 99 se utiliza para ilustrar la idea de visualizar la multiplexación. Los contadores están controlados por un reloj de baja frecuencia (1 Hz). Las salidas de los dos contadores década se conectan alternativamente a través del multiplexor (MUX), se decodifican y se aplican a ambos visualizadores LED de siete segmentos. El reloj multiplexador (reloj MUX) genera una señal de alta frecuencia (lOO Hz). Esta señal ilumina alternativamente la cuenta de las unidades en el visualizador de la derecha o la cuenta de las decenas en el visualizador LED de la izquierda.

El diagrama de bloques de la Figura 13.5 sugiere que la cuenta de las unidades pasa a través del multiplexor, se decodifica y el visualizador de las unidades se activa cuando la señal de reloj MUX está en el nivel BAJO. Cuando la señal de reloj MUX está en el nivel ALTO, la cuenta de las decenas pasa a través del multiplexor, se decodifica y se activa el visualizador de las decenas. En efecto, los visualizadores de siete segmentos se activan y desactivan alternativamente aproximadamente cien veces por segundo. El ojo humano interpreta que los dos visualizadores LED de siete segrtlentos lucen continuamente.

En este ejemplo, el multiplexaje reduce el consumo de potencia de los visualizadores y reduce la necesidad de un decodificador extra. La multiplexación se utiliza mucho con los visualizadores para ahorrar energía. Hay menos necesidad de multiplexar con los visualizadores tipo LCD porque consumen muy poca potencia. Por esta y otras razones, los visualizadores LCD se conectan, con frecuencia, directamente y no son multiplexados.

Reloj 1 Hz contador ...rt..rl..

100Hz Reloj JUUUUUL MUX

BAJO = cuenta unidades ALTO = cuenta decenas

Contador unidades

Arrastre ¿==~J

decenas

Decenas

Decodip+-----t., ficador

Unidades

Figura 13.5. Diagrama de bloques de un contador de O a 99 utilizando visualizadores multiplexados.


+5V

Rel

oj

115

0n.:

t18

Puls

osde

digi

tos

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salid

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...J

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10kn

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tiple

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Exci

tado

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+5V

+5V

+5V

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efg

ab

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16-1

1611

6

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Vcc

Vcc

1315

0nJ-

7 ASe

lecció

nY¡

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11C

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11A3

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57)

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......i >C

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92)

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.6.

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--

--

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(;j

(;j

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00-

~



El diagrama lógico de la Figura 13.6 es una implementación del contador de O a 99utilizando CI TTL. Todos los CI utilizados se han estudiado con cierto detalle anteriormenteen este libro, excepto el multiplexor. El multiplexor TTL 74157 de 2 líneas a 1 se utilizapara conmutar alternativamente entre la cuenta de las unidades y la cuenta de las decenasen la entrada del decodificador. Observar que cuando la línea de selección del MUX 74157está en el nivel BAJO, el dato A (BCD del contador de las unidades) pasa al decodificador.Al mismo tiempo, la salida del inversor 7404 está en el nivel ALTO, lo que permite queluzca el visualizador de siete segmentos de las unidades. El visualizador de las decenas estádesactivado cuando el reloj del MUX está en el nivel BAJO, ya que el ánodo está a tierra.

Cuando la línea de selección del MUX 74157 de la Figura 13.6 alcanza el nivel ALTO,el dato B pasa al decodificador. En ese instante, el ánodo del visualizador de siete segmentosde las decenas está en el nivel ALTO, lo que permite que luzca. El visualizador de lasunidades se desactiva durante este tiempo porque su ánodo está a tierra por el nivel BAJOde la salida del inversor. El resistor de 150 Q limita la corriente a través del visualizadorLED a un nivel seguro.

El 'circuito mostrado en la Figura 13.6 opera realmente. Para demostrar que los visuali-zadores son m ultiplexados, sustituir R 1 por un resistor de 150 kQ en el circuito del relojMUX. Esto ralentizará el reloj MUX para que pueda verse la acción del multiplexadorobservándose que los visualizadores se activan y desactivan alternativamente.

PROBLEMAS RESUELTOS

13.8. Acudir a la Figura 13.5. Cuando la señal de reloj MUX está en el nivel ALTO, la cuenta delas (unidades, decenas) luce en el visualizador LED de siete segmentos de la _(izquierda, derecha).

Solución:Cuando la señal MUX de la Figura 13.5 está en el nivel ALTO, luce la cuenta de las decenas en el

visualizador LEO de la izquierda.

13.9. ¿Por qué son multiplexados los visualizadores?

Solución:El multiplexaje de visualizadores LEO reduce el consumo de potencia y simplifica el cableado.

13.10. Acudir a la Figura 13.6. Técnicamente, ¿lucen a la vez ambos visualizadores de siete seg-mentos?

Solución:Técnicamente, ambos visualízadores de siete segmentos mostrados en la Figura 13.6 no lucen a la vez.

Para el ojo humano parece que están luciendo continuamente, pero centellean a 100 Hz.

13.11. Acudir a la Figura 13.6. ¿Qué efecto tendría reducir la frecuencia de reloj MUX a 5 Hz sobreel aspecto de los visualizadores?

Solución:Si se redujese a 5 Hz la frecuencia del reloj MUX de la Figura 13.6, el ojo vería la acción de multiple-

xación como un centelleo de los visualizadores.


El diagrama lógico de la Figura 13.6 es una implementación del contador de O a 99 utilizando CI TTL. Todos los CI utilizados se han estudiado con cierto detalle anteriormente en este libro, excepto el multiplexor. El multiplexor TTL 74157 de 2 líneas a 1 se utiliza para conmutar alternativamente entre la cuenta de las unidades y la cuenta de las decenas en la entrada del decodificador. Observar que cuando la línea de selección del MUX 74157 está en el nivel BAJO, el dato A (BCD del contador de las unidades) pasa al decodificador. Al mismo tiempo, la salida del inversor 7404 está en el nivel ALTO, lo que permite que luzca el visualizador de siete segmentos de las unidades. El visualizador de las decenas está desactivado cuando el reloj del MUX está en el nivel BAJO, ya que el ánodo está a tierra.

Cuando la línea de selección del MUX 74157 de la Figura 13.6 alcanza el nivel ALTO, el dato B pasa al decodificador. En ese instante, el ánodo del visualizador de siete segmentos de las decenas está en el nivel ALTO, lo que permite que luzca. El visualizador de las unidades se desactiva durante este tiempo porque su ánodo está a tierra por el nivel BAJO de la salida del inversor. El resistor de 150 Q limita la corriente a través del visualizador LED a un nivel seguro.

El circuito mostrado en la Figura 13.6 opera realmente. Para demostrar que los visualizadores son multiplexados, sustituir R ¡ por un resistor de 150 kQ en el circuito del reloj MUX. Esto ralentizará el reloj MUX para que pueda verse la acción del multiplexador observándose que los visualizadores se activan y desactivan alternativamente.

PROBLEMAS RESUELTOS

13.8. Acudir a la Figura 13.5. Cuando la señal de reloj MUX está en el nivel ALTO, la cuenta de las ___ (unidades, decenas) luce en el visualizador LED de siete segmentos de la __ _ (izquierda, derecha).

Solución:

Cuando la señal MUX de la Figura 13.5 está en el nivel ALTO, luce la cuenta de las decenas en el visualizador LED de la izquierda.

13.9. ¿Por qué son multiplexados los visualizadores?

Solución:

El mult iplexaje de visualizadores LED reduce el consumo de potencia y simplifica el cableado.

13.10. Acudir a la Figura 13.6. Técnicamente, ¿lucen a la vez ambos visualizadores de siete segmentos?

Solución:

Técnicamente, ambos visualizadores de siete segmentos mostrados en la Figura 13.6 no lucen a la vez. Para el ojo humano parece que están luciendo continuamente, pero centellean a 100 Hz.

13.11. Acudir a la Figura 13.6. ¿Qué efecto tendría reducir la frecuencia de reloj MUX a 5 Hz sobre el aspecto de los visualizadores?

Solución:

Si se redujese a 5 Hz la frecuencia del reloj MUX de la Figura 13.6, el ojo vería la acción de multiplexación como un centelleo de los visualizadores.



13.12. Acudir a la Figura 13.6. El nivel lógico en la entrada del MUX 74157 hace posibleque la cuenta de las unidades o las decenas pase al decodificador.

Solución:El nivel lógico de la entrada de selección del MUX 74157 de la Figura 13.6 hace posible que la cuenta

de las unidades o decenas pase al decodificador.

13.13. Acudir a la Figura 13.6. Si el reloj MUX está en el nivel BAJO, ¿a qué visualizador(es) desiete segmentos pasa la cuenta de las unidades?

Solución:Cuando el reloj MUX mostrado en la Figura 13.6 está en el nivel BAJO, la cuenta de las unidades

pasa a través del decodificador a ambos visualizadores. Sin embargo, solamente el visualizador de lasunidades luce porque sólo su ánodo está en el nivel ALTO.

13.14. Acudir a la Figura 13.6. ¿Cuál es la tarea del inversor 7404?

Solución:El inversor de la Figura 13.6 activa los ánodos de los visualizadores alternativamente. Un nivel ALTO

en el ánodo activará el visualizador.

13.4. DEMULTIPLEXORES

La operación de un demultiplexor (DEMUX) se ilustra en la Figura 13.7. El demultiplexorinvierte la operación del multiplexor (véase Figura 13.1). El conmutador rotatorio de ochoposiciones a la izquierda de la Figura 13.7 muestra la idea fundamental del demultiplexor.Observar que el demultiplexor tiene una sola entrada y ocho salidas. El dato de la entradase puede distribuir a una de las ocho salidas por el brazo mecánico del conmutador rotatoriode la izquierda. En el ejemplo de la Figura 13.7, el nivel ALTO en la entrada es dirigido ala salida 2 por el conmutador rotatorio.

Entradas SalidasSalidas O

1/ O 1Demultiplexor 2 ALTO

32 ALTO ALTO Entrada 4

de datosEntrada 5

O3 6

ALTO 7O

4 A B eo...O\~ 5

6O e

Selector mecánico de datos '- Selector electrónico de datos

Figura 13.7. Comparación de un conmutador rotatorio y un demultiplexor(distribuidor de datos).


ace posible

ue la cuenta

dor(es) de

nivel ALTO

ultiplexorde ocho

ltiplexor.a entradarotatorio

dirigido a

TO


SalidasEntradas

D C B A

o1

Demultiplexor 2

Entradas {de datos

3

45

6

7

89

1011

12

1314

(74LS154) 15

Entradas de {selecciónde datos LSB.=::."---------'


Tabla de función

Entradas Salidas

Gl G2 D C B A O 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

L L L L L L L H H H H H H H H H H H H H H HL L L L L H H L H H H H H H H H H H H H H HL L L L H L H H L H H H H H H H H H H H H HL L L L H H H H H L H H H H H H H H H H H HL L L H L L H H H H L H H H H H H H H H H HL L L H L H H H H H H L H H H H H H H H H HL L L H H L H H H H H H L H H H H H H H H HL L L H H H H H H H H H H L H H H H H H H HL L H L L L H H H H H H H H L H H H H H H HL L H L L H H H H H H H H H H L H H H H H HL L H L H L H H H H H H H H H H L H H H H HL L H L H H H H H H H H H H H H H L H H H HL L H H L L H H H H H H H H H H H H L H H HL L H H L H H H H H H H H H H H H H H L H HL L H H H L H H H H H H H H H H H H H H L HL L H H H H H H H H H H H H H H H H H H H LL H X X X X H H H H H H H H H H H H H H H HH L X X X X H H H H H H H H H H H H H H H HH H X X X X H H H H H H H H H H H H H H H H

H = NIvel alto, L = NIvel bajo, X = Irrelevante

(b) Tabla de función (Cortesía de Naiional Semiconductor Corporation)

Figura 13.8. El el decodificadorjdemultiplexor 74LS154.



El símbolo lógico de un demultiplexor electrónico simplificado se dibuja a la derecha dela Figura 13.7. Observar la única entrada de datos con ocho salidas. El demultiplexor tambiéntiene tres entradas de selección de datos (entradas de dirección) para escoger la salidaseleccionada. En el ejemplo de la Figura 13.7, el nivel ALTO en la entrada aparece en lasalida 2 del demultiplexor electrónico, porque 0102 (2 en decimal) se aplica a las entradasde selección de datos. El demultiplexor también se denomina decodificador y a vecesdistribuidor de datos.

El demultiplexor electrónico de la Figura 13.7 sólo permite que los datos fluyan de laentrada a la salida, mientras que el conmutador rotatorio permite que los datos fluyan enambas direcciones. Un distribuidor de datos, o demultiplexor, se puede considerar análogoa un conmutador rotatorio de una dirección.

En la Figura 13.8 se muestra un demultiplexor comercial. La unidad TTL detallada enla Figura 13.8 la describe el fabricante como un el decodificador/demultiplexor de 4 a 16lineas 74LS154. El diagrama lógico de la Figura 13.8a describe el demultiplexor 74LS154.El 74LS154 tiene 16 salidas (O a 15) con cuatro entradas de selección de datos (D a A). Lassalidas son activas en el nivel BAJO, lo que significa que normalmente están en el nivelALTO, y se llevan al nivel BAJO cuando se activan. El 74LS154 tiene dos entradas de datos(Gl y G2) que realizan la operación NOR para generar la única entrada de datos. Las dosentradas de datos son ambas activas en el nivel BAJO.

El demultiplexor 74LS154 a veces se describe como un decodificador 1 de 16. El 74LS154es un miembro de la familia TTL Schottky de baja potencia. El 74LS154 es un decodificadorrápido con un retardo de propagación de menos de 30 ns.

Una tabla de verdad (o tabla de función) del el decodificador/demultiplexor 74LS154 sereproduce en la Figura 13.8b. Observar que las entradas de datos (Gl y G2) deben estar enel nivel BAJO antes de que se activen las salidas del 1 de 16. Las entradas de selección dedatos pueden considerarse como entradas de dirección debido al uso del demultiplexor comoun decodificador de memoria. Por ejemplo, se podría utilizar para seleccionar (o direccionar)chips RAM 1 de 16.

Están disponibles versiones TTL y eMOS de demultiplexores/decodificadores. Las uni-dades comunes incluyen decodificadores/demultiplexoresl de 4, 1 de 8, 1 de 10, y 1 de 16.

PROBLEMAS RESUELTOS

13.15. Un (demultiplexor, registro de desplazamiento) invierte la acción de un multiplexor.

Solución:El demultiplexor invierte la acción del multiplexor (comparar las Figuras 13.1 y 13.7).

13.16. El demuItiplexor a la derecha de la Figura 13.7 podría considerarse como un decodificador__ (l de 8, 1 de 16).

Solución:El demultiplexor a la derecha de la Figura 13.7 distribuye datos de una única entrada a una de ocho

salidas. Por tanto, normalmente se denomina decodificador l de 8.

13.17. Los demultiplexores normalmente se denominan (distribuidores, multivibradores) dedatos 0 (decodificadores, puertas).

13.18.

13.19.

13.20.

13.21.

13.5.

Considepulsa eldesapancerrojo I

el núm:que el]como u

En lel cerrcen la Fentradassalidas]nivel Acualquie


El símbolo lógico de un demultiplexor electrónico simplificado se dibuja a la derecha de la Figura 13.7. Observar la única entrada de datos con ocho salidas. El demultiplexor también tiene tres entradas de selección de datos (entradas de dirección) para escoger la salida seleccionada. En el ejemplo de la Figura 13.7, el nivel ALTO en la entrada aparece en la salida 2 del demultiplexor electrónico, porque 0102 (2 en decimal) se aplica a las entradas de selección de datos. El demultiplexor también se denomina decodificador y a veces distribuidor de datos.

El demultiplexor electrónico de la Figura 13.7 sólo permite que los datos fluyan de la entrada a la salida, mientras que el conmutador rotatorio permite que los datos fluyan en ambas direcciones. Un distribuidor de datos, o demultiplexor, se puede considerar análogo a un conmutador rotatorio de una dirección.

En la Figura 13.8 se muestra un demultiplexor comercial. La unidad TTL detallada en la Figura 13.8 la describe el fabricante como un el decodificador/demultiplexor de 4 a 16 {[neas 74LS154. El diagrama lógico de la Figura 13.8a describe el demultiplexor 74LS154. El 74LS154 tiene 16 salidas (O a 15) con cuatro entradas de selección de datos (D a A). Las salidas son activas en el nivel BAJO, lo que significa que normalmente están en el nivel ALTO, y se llevan al nivel BAJO cuando se activan. El 74LS154 tiene dos entradas de datos (Gl y G2) que realizan la operación NOR para generar la única entrada de datos. Las dos entradas de datos son ambas activas en el nivel BAJO.

El demultiplexor 74LS154 a veces se describe como un decodificador 1 de 16. El 74LS154 es un miembro de la familia TTL Schottky de baja potencia. El 74LS154 es un decodificador rápido con un retardo de propagación de menos de 30 ns.

Una tabla de verdad (o tabla de función) del el decodificador/demultiplexor 74LS154 se reproduce en la Figura 13.8b. Observar que las entradas de datos (Gl y G2) deben estar en el nivel BAJO antes de que se activen las salidas del 1 de 16. Las entradas de selección de datos pueden considerarse como entradas de dirección debido al uso del demultiplexor como un decodificador de memoria. Por ejemplo, se podría utilizar para seleccionar (o direccionar) chips RAM 1 de 16.

Están disponibles versiones TTL y eMOS de demultiplexores/decodificadores. Las unidades comunes incluyen decodificadores/demultiplexores 1 de 4, 1 de 8, 1 de 10, y 1 de 16.

PROBLEMAS RESUELTOS

13.15. Un ___ (demultiplexor, registro de desplazamiento) invierte la acción de un multiplexor.

Solución:

El demultiplexor invierte la acción del multiplexor (comparar las Figuras 13.1 y 13.7).

13.16. El demultiplexor a la derecha de la Figura 13.7 podría considerarse como un decodificador __ (1 de 8, 1 de 16).

Solución:

El demultiplexor a la derecha de la Figura 13.7 distribuye datos de una única entrada a una de ocho salidas. Por tanto, normalmente se denomina decodificador I de 8.

13.17. Los demultiplexores normalmente se denominan ___ (distribuidores, multivibradores) de datos o ___ (decodificadores, puertas).


recha detambiénla salidaece en laentradasa veces

an de lauyan enanálogo

aliada ene 4 a 1674LS154.a A). Las

el nivelde datos

. Las dos

74LS154dificador

LS154seestar en

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Las uni-1 de 16.

ltiplexor.

odificador

na de ocho

adores) de


Solución:Los demultiplexores normalmente se denominan distribuidores de datos o decodificadores.

13.18. El demultiplexor 74LS 154 es un decodificador (1 de 8, 1 de 16) con entradas de datosactivas en el nivel (ALTO, BAJO) y salidas activas en el nivel (ALTO, BAJO).

Solución:Véase Figura 13.8. El demultiplexor 74LS154 es un decodificador 1 de 16, con entradas activas en el

nivel BAJO y salidas activas en el nivel BAJO.

13.19. Acudir a la Figura 13.8. Ambas entradas de datos Gl y G2 deben estar en el nivel _(ALTO, BAJO) para activar la salida seleccionada del el demultiplexor 74LS154.

Solución:Véase Figura 13.8b. Ambas entradas de datos (Gl y G2) deben estar en el nivel BAJO para activar la

salida seleccionada.

13.20. ¿Qué salida del demuItiplexor 74LS154 se activará si GI y G2 están ambos en el nivel BAJOmientras que las entradas de selección de datos están todas en el nivel ALTO?

Solución:Véase Figura 13.8. Se activará la salida 15 (nivel BAJO) cuando las entradas de datos (Gl y G2) están

en el nivel BAJO y todas las entradas de selección de datos están en el nivel ALTO. La dirección en lasentradas de selección de datos es 11112, que es el decimal 15.

13.21. ¿Qué salida del demultiplexor 74LS154 se activará si Gl y G2 están ambos en el nivel BAJOmientras que las entradas de selección de datos son D = BAJO, e = BAJO, B = ALTO YA = ALTO?

Solución:Véase Figura 13.8. La salida 3 se activará (BAJO) cuando las entradas de datos (Gl y G2) están en el

nivel BAJO y la dirección en las entradas de selección de datos es 00112 (decimal 3).

13.5. CERROJOS Y BUFFERS DE TRES ESTADOS

Considerar el sencillo sistema digital mostrado en la Figura 13.9a. Cuando en el teclado sepulsa el 7, aparece un 7 decimal en el visualizador. Sin embargo, cuando se libera la tecla,desaparece el 7 del visualizador de salida. Para resolver este problema, se ha añadido uncerrojo de 4 bits al sistema de la Figura 13.9b para que, cuando se pulse y se libere la tecla,el número decimal permanezca luciendo en el visualizador de siete segmentos. Se diceque el número 7 está encerrado en el visualizador. El cerrojo también puede considerarsecomo un buffer de memoria.

En la Figura 13.10 se detalla un sencillo cerrojo fabricado en forma de CI. Se trata delel cerrojo transparente de 4 bits TTL 7475. El diagrama lógico del cerrojo 7475 se muestraen la Figura 13.10a, su tabla de verdad está en la Figura 13.10b. El CI7475 tiene cuatroentradas que aceptan datos en paralelo. Los datos de Do - D3 pasan a través del 7475 a sussalidas normal y complementaria cuando las entradas de habilitación de datos están en elnivel ALTO. Con estas entradas en el nivel ALTO el cerrojo es transparente, ya quecualquier cambio en los datos de las entradas se transmite inmediatamente a las salidas.


Solución:

Los demultiplexores normalmente se denominan distribuidores de datos o decodificadores.

13.18. El demultiplexor 74LSI54 es un decodificador ___ (1 de 8, 1 de 16) con entradas de datos activas en el nivel ___ (ALTO, BAJO) y salidas activas en el nivel ___ (ALTO, BAJO).

Solución:

Véase Figura 13.8. El demultiplexor 74LSI54 es un decodificador I de 16, con entradas activas en el nivel BAJO y salidas activas en el nivel BAJO.

13.19. Acudir a la Figura 13.8. Ambas entradas de datos Gl y G2 deben estar en el nivel __ _ (ALTO, BAJO) para activar la salida seleccionada del el demultiplexor 74LS154.

Solución:

Véase Figura 13.8b. Ambas entradas de datos (eT y G2) deben estar en el nivel BAJO para activar la salida seleccionada.

13.20. ¿Qué salida del demultiplexor 74LSl54 se activará si Gl y G2 están ambos en el nivel BAJO mientras que las entradas de selección de datos están todas en el nivel ALTO?

Solución:

Véase Figura 13.8. Se activará la salida 15 (nivel BAJO) cuando las entradas de datos (GI y G2) están en el nivel BAJO y todas las entradas de selección de datos están en el nivel ALTO. La dirección en las entradas de selección de datos es 1111 2, que es el decimal 15.

13.21. ¿Qué salida del demultiplexor 74LSl54 se activará si Gl y G2 están ambos en el nivel BAJO mientras que las entradas de selección de datos son D = BAJO, e = BAJO, B = ALTO Y A = ALTO?

Solución:

Véase Figura 13.8. La salida 3 se activará (BAJO) cuando las entradas de datos (Gl y G2) están en el nivel BAJO y la dirección en las entradas de selección de datos es 0011 2 (decimal 3).

13.5. CERROJOS Y BUFFERS DE TRES ESTADOS

Considerar el sencillo sistema digital mostrado en la Figura 13.9a. Cuando en el teclado se pulsa el 7, aparece un 7 decimal en el visualizador. Sin embargo, cuando se libera la tecla, desaparece el 7 del visualizador de salida. Para resolver este problema, se ha añadido un cerrojo de 4 bits al sistema de la Figura 13.9b para que, cuando se pulse y se libere la tecla, el número decimal permanezca luciendo en el visualizador de siete segmentos. Se dice que el número 7 está encerrado en el visualizador. El cerrojo también puede considerarse como un buffer de memoria.

En la Figura 13.10 se detalla un sencillo cerrojo fabricado en forma de CI. Se trata del el cerrojo transparente de 4 bits TTL 7475. El diagrama lógico del cerrojo 7475 se muestra en la Figura 13.10a, su tabla de verdad está en la Figura 13.10b. El CI 7475 tiene cuatro entradas que aceptan datos en paralelo. Los datos de Do - D3 pasan a través del 7475 a sus salidas normal y complementaria cuando las entradas de habilitación de datos están en el nivel ALTO. Con estas entradas en el nivel ALTO el cerrojo es transparente, ya que cualquier cambio en los datos de las entradas se transmite inmediatamente a las salidas.



Teclado de entradaVisualizador

de salida

[?J[TI0 -I000

IJJm0- Codificador - Decodificador r----I[I]

(a) Sin memoria (cerrojo)

Visualizadorde salida0mm - IlIlITllIl Codificador Cerrojof---- r--- - Decodificador -mmlIl de 4 bits I@]

(b) Con cerrojo o memoria

Figura 13.9. Diagrama de bloques de sencillos sistemas digitales.

Cuando las entradas de habilitación de datos están activadas en el nivel BAJO, el dato estáencerrado (o mantenido) en las salidas. Cuando está encerrado, los cambios en las entradasde datos no producen ningún cambio en las salidas.

El cerrojo 7475 se presenta en un CI DIP estándar. Las patillas del Cl7475 están dibu-jadas en la Figura 13.lOc. El cerrojo 7475 se considera un registro de entrada paralela/salidaparalela.

Los sistemas basados en microprocesador (como las microcomputadoras) utilizan un busde datos bidireccional para transferir datos entre los dispositivos. El diagrama de bloques dela Figura 13.11 muestra un sencillo sistema basado en microprocesador que utiliza un busde datos bidireccional de 4 bits. Para que un bus de datos funcione adecuadamente, cadadispositivo debe estar aislado del bus, utilizando un buffer de tres estados. Se muestra unteclado de entrada familiar con un buffer de tres estados para desconectar del bus de datosel dato encerrado, salvo el corto intervalo de tiempo durante el cual el microprocesadorenvíe una señal de nivel BAJO de lectura. Cuando se activa la entrada de control del buffere, el dato encerrado activa las líneas del bus de datos, del nivel ALTO al BAJO, dependiendodel dato presente; después el microprocesador retira ese dato del bus de datos y desactiva elbuffer (el control e vuelve al nivel ALTO).

El buffer de tres estados mostrado en forma de bloques en la Figura 13.11 puedeimplementarse utilizando el el TTL 74125 cuádruple buffer de tres estados. En laFigura 13.12a se da el símbolo lógico para un sencillo buffer no inversor. Un diagrama depatillas del CI 74125 aparece en la Figura 13.12b, y una tabla de verdad en la Figura 13.12c.Cuando la entrada de control está en el nivel BAJO, el dato pasa a través del buffer sin

inversióiel estad:entradade la lín

Los 1los busemicropnEstán di(P1A) qtdisponibdel sistei

Se diversione


I

o estátradas

dibu-salida

n busues den bus, cadatra un

datosesadorbufferiendo

tiva el

puedeEn lama de3.I2e,er sm


Entradas de datos para { Do Qolos cerrojos Do Y DI

Qo} Salidas normalD¡ y complementaria

Entradas de datos para { D2 Q¡ para los cerrojos Doy DI

los cerrojos D2 y D3D3 Cerrojo Q¡

de 4 bits

(7475) Q2

Q2 } Salidas "O~,'y complementaria

I = habilita dato { EO_¡ Q3 para los cerrojos D2

y D3O = habilita cerrojoEn Q3


Qo 16 QoEntradas Salidas Do 2 15 Q¡Modo de

operación E D Q Q D¡ 3 14 Q¡

O O 1 E2-3 4 13 EO_!Dato habilitado

1 1 O Vcc 5 12 GND

Dato encerrado O X No cambiaD2 6 11 Q2

DJ 7 10 Q2O = BAJOI = ALTO Q3 8 9 Q3X = irrelevante

(b) Tabla de verdad (e) Diagrama de patillas

Figura 13.10. Cerrojo de 4 bits 7475.

inversión. Cuando la entrada de control alcanza el nivel ALTO, la salida del buffer alcanzael estado de alta impedancia. Esto es como crear una abertura (circuito abierto) entre laentrada A y la salida Y de la Figura 13.12a. La salida Y entonces flota al nivel de tensiónde la línea del bus de datos a la cual está conectado.

Los buffers de tres estados normalmente se diseñan para realizar las interconexiones conlos buses de las microcomputadoras. La Figura 13.11 muestra el buffer como parte delmicroprocesador y RAM (memoria de acceso aleatorio o memoria de lectura/escritura).Están disponibles muchos dispositivos denominados adaptadores de interfaces de periféricos(PIA) que contienen cerrojos, buffers, registros y líneas de control. Estos CI especiales estándisponibles para cada microprocesador específico y cuidan las necesidades de entrada/salidadel sistema.

Se dispone de diversos cerrojos en TTL y CMOS. Los cerrojos normalmente vienen enversiones de flip-flops D de 4 u 8 bits. Algunos cerrojos tienen salidas de tres estados.



Teclado de entradaB[!J[I]0 (

0!Il0 Buffer deCerrojo~~ Codificador - de 4 bits - 3 estadoso [TI0 -~ e

~Entrada de Salida de

interrupción lectura

~Microprocesador ::lo:l -

RAM ~::l

o:l -

us de datos4 líneas)

1

¡

Figura 13.11. Buffers utilizados para aislar dispositivos de un bus de datos.

Existen muchos CI buffers construidos con tecnología TTL o la CMOS. Los buffers TTLvienen con salidas «totem-pole», de colector abierto, o de tres estados. Los buffers puedenser del tipo inversor o no inversor. Muchos buffers, como el 74125 de la Figura 13.12,permiten que los datos pasen a través de la unidad solamente en una dirección. Unavariación del buffer es el transceptor de bus, que permite que fluyan en dos direcciones alodesde un bus. Los buffers identificados como partes del microprocesador y RAM de laFigura 13.11 son realmente buffers de dos direcciones o transceptores de bus .

. .

13.22.

13.23.

13.24.


s dedatoslíneas)

ers TTLpueden

fa 13.12,ión. Unaiones alaM de la


C

Entradas CO:: ---'-'A'-~ •.•Y---_ SalidaV (no invertida)

(a) Símbolo lógico de un buffer de tres estados

IC 14 Vcc

13 4ClA

4A Entradas Salida

e A y

L L LL H HH X (Z)

2C 4Y

2A 3C

3AL = Nivel de tensión BAJOH = Nivel de tensión ALTOX = Irrelevante(Z) = Alta impedancia (off)

3YGND 7

(b) Diagrama de patillas (e) Tabla de verdad

Figura 13.12. el 74125 cuádruple buffer de tres estados.

PROBLEMAS RESUELTOS

13.22. Acudir a la Figura 13.9a. ¿Por qué la salida muestra el decimal 7 solamente cuando estápulsada la tecla en el teclado y no cuando se libera?

Solución:El sistema mostrado en la Figura J 3.9a no contiene un cerrojo para encerrar el dato de las entradas al

decodificador. Para encerrar el dato, el sistema debe modificarse como el mostrado en la Figura 13.9b.

13.23. Acudir a la Figura 13.13. El el 7475 tiene entradas de habilitación activas en el nivel _(ALTO, BAJO).

Solución:Los circulitos en las entradas de habilitación al el 7475 de la Figura 13.13 significan que se trata de

señales activas en el nivel BAJO.

13.24. Acudir a la Figura 13.13. Listar el modo de operación del cerrojo 7475 para cada período detiempo.



Salida binaria 13.28.(Tiempo) ?

17 16 15 14 13 12 1I

~O O

\Entradasde datos

O O O Do Q3

~DI Q2

Cerrojo 13.29.O O O O --- D2 de 4 bits QI

/ Habilita-D3 Qo

(7475)O O O O cienes

EO_I

/ 13.30.O O O O

13.25.

13.26.

13.27.

Figura 13.13. Problema del tren de pulsos del cerrojo.

Solución:Período de tiempo II = dato habilitadoPeríodo de tiempo 12 = dato encerradoPeríodo de tiempo 13 = dato encerradoPeríodo de tiempo 14 = dato habilitado

Período de tiempo 15 = dato habilitadoPeríodo de tiempo 16 = dato encerradoPeríodo de tiempo 17 = dato encerrado

Acudir a la Figura 13.13. Listar la salida binaria de 4 bits en los indicadores del CI 7475 paracada período de tiempo.Solución:Período de tiempo II = 0001 (dato habilitado)Período de tiempo 12 = 000 l (dato encerrado)Período de tiempo 13 = 000 l (dato encerrado)Período de tiempo 14 = 1000 (dato habilitado)

Período de tiempo 15 = O 111 (dato habilitado)Período de tiempo 16 = 0111 (dato encerrado)Período de tiempo h = 0111 (dato encerrado)

Cada dispositivo conectado a un bus de datos (como el mostrado en la Figura 13.11) debeaislarse del bus por un .

Solución:Los dispositivos en un bus de datos se aísla n del bus utilizando un buffer de tres estados. Este buffer se

construye con frecuencia en los adaptadores de interfaces de periféricos o en los CI de memoria. Un bufferde dos direcciones se denomina transceptor de bus.

Acudir a la Figura 13.11. Si en el teclado se pulsase el 9, ¿cuál podría ser la secuencia deeventos para que el microprocesador leyera este número?

Solución:Acudir a la Figura 13.11. Pulsar la tecla 9 hace que el binario 100 l se encierre y el microprocesador se

interrumpa (indica que el teclado está enviando datos). El microprocesador completa su trabajo actual yenvía una señal de lectura en el nivel BAJO al buffer de tres estados. Los datos (binario 1001) fluyen através del buffer al bus de datos. El microprocesador encierra este dato del bus de datos e in habilita laseñal de lectura (la salida de lectura vuelve al nivel ALTO). Las salidas del buffer de tres estados vuelvena su estado de alta impedancia.

13.6.

La tranun sistemillas. :es más

La Isistemasse transel datodesvent:y conduejemplobus del:para cae

La Itransmi:enviar ede 7 biiserie. Lforma dLos bitsbits de edos bits11 bits tde contr


binaria

17475 para

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13.11)debe

Estebuffer seia, Un buffer

cuencia de

procesador sebajo actual y01) fluyen ainhabilita la

ados vuelven


13.28. Acudir a la Figura 13.11. Si el dato encerrado es el binario 1001 Y la entrada de control e albuffer está en el nivel ALTO, entonces, ¿en qué niveles lógicos se encuentran las salidas delbuffer de tres estados?

Solución:El nivel ALTO en la patilla de control e del buffer de tres estados coloca las salidas de los buffers en

un estado de alta impedancia. Esto significa que las salidas del buffer flotarán a cualquier nivel lógicoexistente en el bus de datos.

13.29. Acudir a la Figura 13.12. El CI 74125 contiene cuatro buffers de tres estados (inver-sores, no inversores).

Solución:Acudir a la Figura 13.12. El CI 74125 contiene cuatro buffers de tres estados no inversores.

13.30. Acudir a la Figura 13.11. ¿Cuál puede ser la diferencia entre los buffers del teclado comparadoscon los buffers de la RAM?

Solución:Los buffers entre el teclado y el bus de datos pasan información sólo en una dirección (en el bus de

datos). Sin embargo, los buffers de la RAM deben enviar datos y aceptar datos desde el bus de datos.

13.6. TRANSMISION DIGITAL DE DATOS

• La transmisión digital de datos es el proceso de enviar información de una parte a otra deun sistema. A veces las posiciones están próximas, y a veces están separadas por muchasmillas. Se puede utilizar transmisión de datos paralela o serie. La transmisión de datos seriees más útil cuando se envía información a grandes distancias.

La Figura l3.14a ilustra la idea de transmisión paralela de datos, que es típica en lossistemas basados en microprocesador donde grupos enteros de bits (denominados palabras)se transmiten al mismo tiempo. En la Figura 13.14a se necesitan ocho líneas para transmitirel dato en paralelo. Un sistema paralelo se utiliza cuando la velocidad es importante. Ladesventaja de la transmisión en paralelo es el coste de proporcionar tantos registros, cerrojosy conductores como bits tiene el dato. El bus de datos mostrado en la Figura 13.11 es otroejemplo de transmisión paralela de datos dentro de una microcomputadora. En el caso delbus del sistema, los datos pueden fluir en ambas direcciones y se requieren buffers adicionalespara cada dispositivo conectado al bus.

La Figura l3.l4b ilustra la idea de transmisión serie de datos. Sólo hay una línea detransmisión, y el dato se envía en serie (cada vez un bit) por la línea. Un formato paraen viar datos de forma asíncrona en serie se muestra en la Figura 13.14b. Un código ASCIIde 7 bits (véase código ASCII en la Figura 2.11) se puede enviar utilizando este formatoserie. La línea normalmente está en el nivel ALTO, como se muestra a la izquierda de laforma de onda. El bit de arranque en el nivel BAJO señala el comienzo de una palabra.Los bits de datos se transmiten cada vez uno empezando por el LSB (Do). Después de los 7bits de datos (Do - D6), se transmite un bit de paridad para detección de errores. Finalmente,dos bits de parada en el nivel ALTO indican que se ha enviado el carácter completo. Estos11 bits transmiten un carácter en código ASCII que representa una letra, número o códigode control.


13.28. Acudir a la Figura 13.11. Si el dato encerrado es el binario 1001 Y la entrada de control e al buffer está en el nivel ALTO, entonces, ¿en qué niveles lógicos se encuentran las salidas del buffer de tres estados?

Solución:

El nivel ALTO en la patilla de control e del buffer de tres estados coloca las salidas de los buffers en un estado de alta impedancia. Esto significa que las salidas del buffer flotarán a cualquier nivel lógico existente en el bus de datos.

13.29. Acudir a la Figura 13.12. El Cl74125 contiene cuatro buffers de tres estados ___ (inver-sores, no inversores).

Solución:

Acudir a la Figura 13.12. El Cl 74125 contiene cuatro buffers de tres estados no inversores.

13.30. Acudir a la Figura 13.11. ¿Cuál puede ser la diferencia entre los buffers del teclado comparados con los buffers de la RAM?

Solución:

Los buffers entre el teclado y el bus de datos pasan información sólo en una dirección (en el bus de datos). Sin embargo, los buffers de la RAM deben enviar datos y aceptar datos desde el bus de datos.

13.6. TRANSMISION DIGITAL DE DATOS

La transmisión digital de datos es el proceso de enviar información de una parte a otra de un sistema. A veces las posiciones están próximas, y a veces están separadas por muchas millas. Se puede utilizar transmisión de datos paralela o serie. La transmisión de datos serie es más útil cuando se envía información a grandes distancias.

La Figura 13.14a ilustra la idea de transmisión paralela de datos, que es típica en los sistemas basados en microprocesador donde grupos enteros de bits (denominados palabras) se transmiten al mismo tiempo. En la Figura 13.14a se necesitan ocho líneas para transmitir el dato en paralelo. Un sistema paralelo se utiliza cuando la velocidad es importante. La desventaja de la transmisión en paralelo es el coste de proporcionar tantos registros, cerrojos y conductores como bits tiene el dato. El bus de datos mostrado en la Figura 13.11 es otro ejemplo de transmisión paralela de datos dentro de una microcomputadora. En el caso del bus del sistema, los datos pueden fluir en ambas direcciones y se requieren buffers adicionales para cada dispositivo conectado al bus.

La Figura 13.14b ilustra la idea de transmisión serie de datos. Sólo hay una línea de transmisión, y el dato se envía en serie (cada vez un bit) por la línea. Un formato para en viar datos de forma asíncrona en serie se muestra en la Figura 13 .14b. Un código ASCII de 7 bits (véase código ASCII en la Figura 2.11) se puede enviar utilizando este formato serie. La línea normalmente está en el nivel ALTO, como se muestra a la izquierda de la forma de onda. El bit de arranque en el nivel BAJO señala el comienzo de una palabra. Los bits de datos se transmiten cada vez uno empezando por el LSB (Do). Después de los 7 bits de datos (Do - D6 ) , se transmite un bit de paridad para detección de errores. Finalmente, dos bits de parada en el nivel ALTO indican que se ha enviado el carácter completo. Estos 1 1 bits transmiten un carácter en código ASCII que representa una letra, número o código de control.


- - -----------------------------------------------.,....----


Dispositivo Dispositivo1 2

(a) Transmisiones paralelas de datos

Dato Dispositivo Dato serie Dispositivo Datoparalelo 1 I--------::..::.:..:.....:.:.;.:..:...---------...j 2 paralelo

'-v"-"~------,~-----"~Bit de Dato Bit de Bits de

arranque paridad parada(BAJO) (ALTO)

(b) Transmisiones de datos en serie

Figura 13.14. Métodos de transmisión digital de datos.

Observar que ambos dispositivos 1 y 2 en el sistema de transmisión paralela de laFigura 13.14a requieren registros del tipo entrada serie salida paralelo. En el sistema detransmisión de datos en serie mostrado en la Figura 13.14b, el dispositivo 1 requiere unregistro de entrada serie salida paralelo. El dispositivo 2 de la Figura 13.14b necesitará unaunidad de almacenamiento de entrada serie salida paralelo para reensamblar de nuevo eldato al formato paralelo.

Los fabricantes producen complejos CI especializados que realizan la tarea de la trans-misión de datos serie. Uno de estos dispositivos es el transmisor-receptor universal asincrono,o UART. El UART realiza las conversiones paralelo-serie y serie-paralelo para transmisor yreceptor. Un UART típico es el AY-5-1013 de General Instrument. Otros CI complejos quemanejan transmisión de datos en serie son el Motorola 6850 adaptador de interfaz decomunicación asincrona (AC/A) y el Intel 8251 transmisor-receptor universal sincrono-asincrono (USART).

Las transmisiones de datos en serie pueden ser asíncronas o síncronas. Los formatosasíncronos necesitan bits de arranque y parada (véase Figura 13.14b). También existenalgunos protocolos serie síncronos. Dos de ellos son el protocolo sincrono binario de IBM(BISYNC) y el control de enlace de datos sincronos de IBM (SDLC).

La velocidad a la cual se transmiten los datos serie se denomina como frecuencia enbaudios. Como ejemplo, observar la Figura 13.14b. Necesita 11 bits para enviar un solocarácter. Si se transmiten diez caracteres por segundo, entonces se envían 110 bits porsegundo. La frecuencia de la transferencia de datos será entonces 110 baudios (110 bits porsegundo). A veces se presenta confusión si la frecuencia en baudios se compara con los bitsde datos transmitidos por segundo. En el ejemplo anterior, las diez palabras transmitidaspor segundo contienen solamente 70 bits de datos. Por tanto, 110 baudios es igual sólo a70 bits de datos por segundo.

Muchos propietarios de microcomputadoras utilizan transmisión de datos serie y paralelocuando se interconectan con equipamiento periférico. Pueden utilizar interfaces serie oparalelo para sus impresoras. Pueden utilizar modems (moduladores-demoduladores) para

en'COl

13..

13.:

13.:

13.:

13.3

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de laa de 13-.34.

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13.35.

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enviar y recibir datos por líneas telefónicas. Algunos dispositivos de interfaz serie utilizadoscon las computadoras domésticas envían y reciben datos a velocidades de 9600 baudios.

PROBLEMAS RESUELTOS

13.31. Los datos digitales pueden ser transmitidos en forma paralela 0 .

Solución:Los datos digitales pueden transmitirse en forma paralela o serie.

13.32. La transmisión de datos (paralela, serie) es el proceso de transferir palabras completasde datos al mismo tiempo.

Solución:La transmisión de datos paralela es el proceso de transferir palabras completas de datos al mismo

tiempo.

13.33. Acudir a la Figura 13.14a. El dispositivo 1 debe ser un registro de entrada __ salida __ .

Solución:El dispositivo l (Fig. 13.14a) debe ser un registro de entrada paralelo salida paralelo.

Acudir a la Figura 13.14b. El dispositivo 2 debe ser un registro de entrada __ salida __ .

Solución:El dispositivo 2 (Fig. 13.14b) debe ser un dispositivo de entrada serie salida paralela.

Acudir a la Figura 13.11. El sistema del bus de datos es un ejemplo de transmisión de datos___ (paralela, serie).

Solución:Un sistema de bus de datos es un ejemplo de transmisión paralela de datos. Los sistemas de bus son

muy utilizados en equipos basados en microprocesador, incluyendo las microcomputadoras.

13.36. Acudir a la forma de onda de la Figura 13.14b. Los 11 bits transmiten un carácter _(ASCII, Basic) que representa una letra, número o código de control.

Solución:Los 11 bits mostrados en la Figura 13.14b transmiten en serie un carácter ASCII.

13.37. Listar como mínimo un el complejo que pueda manejar la tarea de la transmisión de datosen serie.

Solución:En el mercado existen diversos CI complejos utilizados en la transmisión de datos en serie. Tres de

estos CI especializados son el transmisor-receptor universal asíncrono (UART), el adaptador de interfacesde comunicaciones asíncronas (ACIA) y el transmisor-receptor universal síncrono-asíncrono (USART).

13.38. Un (modem, registro de entrada paralelo salida paralelo) es el dispositivo complejousado para enviar y recibir datos serie sobre líneas telefónicas.

Solución:Un modem (modulador-demodulador) es el dispositivo utilizado para enviar y recibir datos por líneas

telefónicas.



13.7. ARRAYS LOGICOS PROGRAMABLES

Un array lógico programable (PLA) es un circuito integrado que puede programarse paraejecutar una función lógica compleja. Normalmente se utilizan para implementar lógicacombinacional, pero algunos PLA pueden utilizarse para implementar diseños lógicos se-cuenciales. El PLA es una solución de un el a muchos problemas lógicos que pueden tenermuchas entradas y múltiples salidas. Los arrays lógicos programables son muy próximos alas PROM y se programan casi como una PROM. Un PLA también se puede denominardispositivo lógico programable (PLD). Tanto PLA como PLD parece que son términosgenéricos utilizados para estas unidades lógicas programables. Un dispositivo lógico progra-mable popular es el PAL ® (lógica de array programable), producido por varios fabricantes.

La utilización de 'E>LDbaja el coste a causa de que se utilizan menor número de el paraimplementar un circuito lógico. Es más rápido utilizar PLD que muchos el de puertas SSIen un circuito impreso. Se dispone de herramientas software para programar los PLD,haciendo fácil añadir cambios en los diseños de prototipos. Otras ventajas de los PLD sonel coste más bajo de inventario debido a que son componentes genéricos y el moderadocoste de actualizaciones y modificaciones. El PLD es un componente muy fiable. Los diseñoslógicos de propiedad pueden ocultarse de los competidores utilizando los fusibles de seguridadsuministrados por el fabricante.

En la Figura 13.15a se muestra un diagrama lógico de un sencillo PLA. Observar queesta unidad solamente tiene dos entradas y una única salida. Un producto comercial típicopuede tener doce entradas y diez salidas, como ocurre con el el PAL12LlOA. Observar enla Figura 13.15a el patrón de puertas lógicas AND-OR que pueden implementar cualquierexpresión booleana en minterms (suma de productos). El PLA simplificado de la Figura 13.15atiene los fusibles intactos (fusibles enlazados) utilizados para programar las puertas AND. Lapuerta OR no se programa en esta unidad. El PLA de la Figura 13.15a muestra el dispositivocomo lo suministra el fabricante -con todos los fusibles intactos-o El PLA de laFigura 13.15a necesita ser programado quemando los fusibles seleccionados que van a estarabiertos.

El PLA de la Figura 13.15b se ha programado para implementar la expresión booleanaen minterms A . B + A . B = Y. Observar que la puerta AND superior de cuatro entradas(puerta 1) tiene dos fusibles quemados y abiertos, dejando conectados los términos A y B.La puerta 1 realiza la AND de los términos A y B. La puerta AND 2 tiene dos fusiblesabiertos quemados, dejando conectadas las entradas A y B. La puerta 2 realiza la AND delos términos A y B. La puerta AND 3 no se necesita para implementar esta expresiónbooleana. Todos los fusibles se dejan intactos como muestra la Figura 13.15b, lo cualsignifica que la salida de la puerta AND 3 estará siempre a O lógico. Este O lógico no tendráefecto sobre la operación de la puerta ORo La puerta OR de la Figura 13.15b realiza laoperación lógica OR de A . B y A . B para implementar la expresión booleana. En esteejemplo tan sencillo, la expresión en minterms A . B + A . B = Y se implementó usandoun array lógico programable. Recordar que la expresión booleana A . B + A . B = Y describela función XOR de dos entradas que probablemente podría implementarse de forma másbarata utilizando un el SSI puerta XOR de dos entradas.

PAL® Marca registrada de Advanced Micra Devices, Inc.

372 TE ORlA DE PROBLEMAS DE PRINCIPIOS DIGITALES

13.7. ARRAYS LOGICOS PROGRAMABLES

Un array lógico programable (PLA) es un circuito integrado que puede programarse para ejecutar una función lógica compleja. Normalmente se utilizan para implementar lógica combinacional, pero algunos PLA pueden utilizarse para implementar diseños lógicos secuenciales. El PLA es una solución de un el a muchos problemas lógicos que pueden tener muchas entradas y múltiples salidas. Los arrays lógicos programables son muy próximos a las PROM y se programan casi como una PROM. Un PLA también se puede denominar dispositivo lógico programable (PLD). Tanto PLA como PLD parece que son términos genéricos utilizados para estas unidades lógicas programables. Un dispositivo lógico programable popular es el PAL ® (lógica de array programable), producido por varios fabricantes.

La utilización de 'pLD baja el coste a causa de que se utilizan menor número de el para implementar un circuito lógico. Es más rápido utilizar PLD que muchos el de puertas SSI en un circuito impreso. Se dispone de herramientas software para programar los PLD, haciendo fácil añadir cambios en los diseños de prototipos. Otras ventajas de los PLD son el coste má~ bajo de inventario debido a que son componentes genéricos y el moderado coste de actualizaciones y modificaciones. El PLD es un componente muy fiable. Los diseños lógicos de propiedad pueden ocultarse de los competidores utilizando los fusibles de seguridad su'ministrados por el fabricante.

En la Figura 13.15a se muestra un diagrama lógico de un sencillo PLA. Observar que esta unidad solamente tiene dos entradas y una única salida. Un producto comercial típico puede tener doce entradas y diez salidas, como ocurre con el el PAL12LlOA. Observar en la Figura 13.15a el patrón de puertas lógicas AND-OR que pueden implementar cualquier expresión booleana en minterms (suma de productos). El PLA simplificado de la Figura 13.15a tiene los fusibles intactos (fusibles enlazados) utilizados para programar las puertas AND. La puerta OR no se programa en esta unidad. El PLA de la Figura 13.15a muestra el dispositivo como lo suministra el fabricante -con todos los fusibles intactos-o El PLA de la Figura 13.15a necesita ser programado quemando los fusibles seleccionados que van a estar abiertos.

El PLA de la Figura 13.15b se ha programado para implementar la expresión booleana en minterms A . R + A . B = Y. Observar que la puerta AND superior de cuatro entradas (puerta 1) tiene dos fusibles quemados y abiertos, dejando conectados los términos A y R. La puerta 1 realiza la AND de los términos A y R. La puerta AND 2 tiene dos fusibles abiertos quemados, dejando conectadas las entradas A y B. La puerta 2 realiza la AND de los términos A y B. La puerta AND 3 no se necesita para implementar esta expresión booleana. Todos los fusibles se dejan intactos como muestra la Figura 13.15b, lo cual significa que la salida de la puerta AND 3 estará siempre a O lógico. Este O lógico no tendrá efecto sobre la operación de la puerta ORo La puerta OR de la Figura 13.15b realiza la operación lógica OR de A . R y A . B para implementar la expresión booleana. En este ejemplo tan sencillo, la expresión en minterms A . R + A . B = Y se implementó usando un array lógico programable. Recordar que la expresión booleana A . R + A . B = Y describe la función XOR de dos entradas que probablemente podría implementarse de forma más barata utilizando un el SSI puerta XOR de dos entradas.

PAL ® Marca registrada de Advanced Micro Devices, Inc.


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mos aminar

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ar quetípicoar en

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oleanatradas

y fJ.usibles

D deresión

o cualtendráliza lan este

usandoescribea más

A

B

B jj A A

~ Fusibles usados para~ programar las puertas AND

y

EntradasA

(a) Fusibles intactos (como los suministra el fabricante)

B

B jj A A

Fusiblesintactos

Fusibles quemados abiertos

A·jj

Salida

B A·jj+XB=Y

"0"A

B

(b) Fusibles seleccionados abiertos quemados para resolver problemas lógicos

Figura 13.15.

A

B

Entradas

A

B

Fusibles intactos

B E A A

~Fusibles usados para ~ programar las puertas AND

y

(a) Fusibles intactos (como los suministra el fabricante)

Fusibles quemados abiertos

B E A A

A·E

Salida A-B

A ·E+A-B=Y

"O"

B

(b) Fusibles seleccionados abiertos quemados para resolver problemas lógicos

Figura 13.15.


A

B

B jj A A

EntradasA

B

B jj A A

Fusible intacto(conexión)

(a) Todos los fusibles intactos

A-B

"O" Un si:Observar I

cada puerfa 13.15ajen la Figi

En!

A·

B -

c-

D-y

Salida

A·jj+A-B=Y

(b) Fusibles seleccionados quemados abiertos para resolver problemas lógicos

Figura 13.16. Sencillo PLA utilizando el sistema de notación abreviado (diagrama de fusibles).

Entradas

A

B

A

B

B Ji A A

y

(a) Todos los fusibles intactos

B Ji AA

Salida A-B

A·Ji+A-B=Y

(b) Fusibles seleccionados quemados abiertos para resolver problemas lógicos

Figura 13.16. Sencillo PLA utilizando el sistema de notación abreviado (diagrama de fusibles).



Entradas

A

B

C

D

Dl5CC BBAA

SalidasABCD

ABCD

ABCD

ABCl5

"0"

ABCD

ABcl5

ABCl5

Figura 13.17. PLA con cuatro entradas y tres salidas.

Un sistema de notación abreviado utilizado con PLA se ilustra en la Figura 13.16.Observar que todas las puertas AND y OR tienen solamente una entrada, aunque en realidadcada puerta AND tiene cuatro entradas, y la puerta OR tiene tres entradas (véase Figu-ra 13.15a). El PLA tiene todos los fusibles intactos antes de la programación. Esto se muestraen la Figura 13.15a como un diagrama lógico regular. La Figura 13.16a muestra intactos

fusibles).~


Entradas

A

B

C

D

Dl5CC BBAA

Salidas

ABCD

ABCD

ABCD

ABCl5

UD"

ABCD

ABCl5

ABCl5

Figura 13.17. PLA con cuatro entradas y tres salidas.

Un sistema de notación abreviado utilizado con PLA se ilustra en la Figura 13.16. Observar que todas las puertas AND y OR tienen solamente una entrada, aunque en realidad cada puerta AND tiene cuatro entradas, y la puerta OR tiene tres entradas (véase Figura 13.15a). El PLA tiene todos los fusibles intactos antes de la programación. Esto se muestra en la Figura 13.15a como un diagrama lógico regular. La Figura 13.16a muestra intactos



todos los fusibles (cada x representa un fusible intacto) utilizando el sistema de notaciónabreviado.

La expresión booleana A . 13 + A . B = Y se implementa en la Figura 13.15b. La mismaexpresión booleana se implementa en la Figura 13.16b, pero sólo utilizando el sistema denotación abreviado para describir la programación del PLA. Observar en la Figura 13.16bque una x en una intersección significa un fusible intacto, mientras que la ausencia de xsignifica un fusible quemado abierto (no conexión).

El sistema de notación abreviado se utiliza debido a que los PLA comerciales son muchomayores que el dispositivo simplificado dibujado en las Figuras 13.15 y 13.16. Esta notacióna veces se denomina diagrama de fusibles.

Entradas

A

B

ePuertas AND

( programablesEnlaces de fusibles OR

í

Enlaces defusibles AND

Puertas ORprogramables

Salidas

Figura 13.18. FPLA (array lógico de campo programable) con arrays programables ANOy ORo

UEstetengadispo

TFiguróse irnel diaun fuse iminferí,lo qutercerutilizó

Uprogrtenía]logiccfusiblestán

Ude pruna'(ultra


todos los fusibles (cada x representa un fusible intacto) utilizando el sistema de notación abreviado.

La expresión booleana A . 11 + A . B = Y se implementa en la Figura 13.15b. La misma expresión booleana se implementa en la Figura 13.16b, pero sólo utilizando el sistema de notación abreviado para describir la programación del PLA. Observar en la Figura 13.16b que una x en una intersección significa un fusible intacto, mientras que la ausencia de x significa un fusible quemado abierto (no conexión).

El sistema de notación abreviado se utiliza debido a que los PLA comerciales son mucho mayores que el dispositivo simplificado dibujado en las Figuras 13.15 y 13.16. Esta notación a veces se denomina diagrama de fusibles.

Entradas

A

B

e

Enlaces de fusibles AND

Puertas OR programables

Puertas AND

( progmm,bl~ Enlaces de fusibles OR

í

Salidas

Figura 13.18. FPLA (array lógico de campo programable) con arrays programables ANO y ORo


--------.----------------------------------------------------------------------- ......••notación

mismaistema defa 13.16bcia de x

n muchonotación

OR

s ANO


Un dispositivo lógico programable más complejo tipo PLA se ilustra en la Figura 13.17.Este PLA caracteriza cuatro entradas y tres salidas. Es común para decodificadores quetengan muchas salidas (como, por ejemplo, el decodificador 7442 de la Figura 7.7). Eldispositivo lógico programable de la Figura 13.17 no es un producto comercial.

Tres problemas lógicos combinacionales se han resuelto utilizando el PLA de laFigura 13.17. Primero la expresión booleana A . B· c· D + A . B· C: D + A . B· C: D = Y¡se implementa utilizando el grupo superior de puertas AND-OR. Recordar que una x enel diagrama de fusibles significa un fusible intacto, mientras que la ausencia de x significaun fusible quemado abierto. La segunda expresión booleana A . B . e .D + A . B . e .15 = Y2se implementa utilizando el grupo medio de puertas AND-OR. Observar que la puerta ANDinferior en el grupo de en medio no se necesita. Por tanto, tiene los ocho fusibles intactos,lo que significa que genera un O lógico que no tiene efecto a la salida de la puerta ORo Latercera expresión booleana A . B . e .D + A . B . e .15 + A . B . e . jj = Y3 se implementautilizando el grupo inferior de puertas AND-OR.

Una arquitectura alternativa de PLA se muestra en la Figura 13.18. Este PLA tieneprogramables los arrays AND y OR. En un principio, los dispositivos programables solamentetenían programables las puertas AND. Este tipo de dispositivo a veces se denomina arraylógico de campo programable (FPLA). Observar en la Figura 13.18 que cada enlace defusible en ambos arrays AND y OR se marca con una x, significando que todos los enlacesestán intactos (no quemados).

Un catálogo de el agrupa los dispositivos lógicos programables primero por la tecnologíade proceso utilizada para fabricar las unidades. Segundo, son agrupados como programablesuna vez o borrables. Las unidades borrables pueden ser borrables por un tipo de luz UV(ultravioleta) o eléctricamente. Tercero, se agrupan dependiendo que el PLD tenga lógica

ArrayAND

f+-------l 11

(a) Patillas y diagrama de bloques

Figura 13.19. Dispositivo lógico programable PAL 1OH8(Cortesía de Natíonal Semíconductór Corporetiorñ.


U n dispositivo lógico programable más complejo tipo PLA se ilustra en la Figura 13.17. Este PLA caracteriza cuatro entradas y tres salidas. Es común para decodificadores que tengan muchas salidas (como, por ejemplo, el decodificador 7442 de la Figura 7.7). El dispositivo lógico programable de la Figura 13.17 no es un producto comercial.

Tres problemas lógicos combinacionales se han resuelto utilizando el PLA de la Figura 13.17. Primero la expresión booleana A . B· c· D + A . B· c· D + A . B· c· D = Y¡ se implementa utilizando el grupo superior de puertas AND-OR. Recordar que una x en el diagrama de fusibles significa un fusible intacto, mientras que la ausencia de x significa un fusible quemado abierto. La segunda expresión booleana A . B . e . D + A . B . e . 15 = Y2

se implementa utilizando el grupo medio de puertas AND-OR. Observar que la puerta AND inferior en el grupo de en medio no se necesita. Por tanto, tiene los ocho fusibles intactos, lo que significa que genera un O lógico que no tiene efecto a la salida de la puerta OR. La tercera expresión booleana A . 13 . e . D + A . B . e . 15 + A . B . e . Jj = Y3 se implementa utilizando el grupo inferior de puertas AND-OR.

Una arquitectura alternativa de PLA se muestra en la Figura 13.18. Este PLA tiene programables los arrays AND y OR. En un principio, los dispositivos programables solamente tenían programables las puertas AND. Este tipo de dispositivo a veces se denomina array lógico de campo programable (FPLA). Observar en la Figura 13.18 que cada enlace de fusible en ambos arrays AND y OR se marca con una x, significando que todos los enlaces están intactos (no quemados).

Un catálogo de CI agrupa los dispositivos lógicos programables primero por la tecnología de proceso utilizada para fabricar las unidades. Segundo, son agrupados como programables una vez o borrables. Las unidades borrables pueden ser borrables por un tipo de luz UV (ultravioleta) o eléctricamente. Tercero, se agrupan dependiendo que el PLD tenga lógica

Array AND

¡.-.------j 11

(al Patillas y diagrama de bloques

Figura 1 3.19. Dispositivo lógico programable PAL 1 OH8 (Cortesía de National Semiconductór Corporation) .



¡Númerosde patillas

r Números de fusibles de primera línea del producto

O 2 4 6 8 10 12 14

Números delíneas

de entrada16 18~

Número depatilla

1 3 5 7 9 11 13 15 17 19 Vcc 201

.....c'

O =B=::J) 19202 ~

40 =B=::J) 18603 e-,

...

80 =B=::J) 171004 •...

")o.

v

120 B=L> 161405 ")o.

v

160 B=L> 151806

200 ~ 14220 """LJ"

7 •......

240 ~ 13260 """LJ"

8 •...")o.

v

280 ~ 12300 -

9 •... 11v ~

10 O' 2 4 6 8 10 12 14 16 183 5 7 9 11 13 15 17 19

(b) Diagrama lógico

Figura 13.19. Continuación (Cortesía de National Semiconductor Corporation).


eombinacional o salidas de registros/cerrojos. Tradicionalmente, los PLD se han utilizadopara resolver problemas lógicos combinacionales complejos. Los PLD con registros contienenpuertas y flip-flops, suministrando el medio de encerrar datos de salida o de diseñar circuitoslógicos secuenciales como contadores.

El PALl OH8 es un ejemplo de un pequeño dispositivo lógico programable comercial. Eldiagrama de patillas de la Figura 13.19a muestra un diagrama de bloques del array lógicoprogramable PALlOH8. Observar que el diagrama de bloques muestra diez entradas y ochosalidas junto con el array programable AND. Un diagrama lógico más detallado delPALlOH8 se reproduce en la Figura 13.19b. Este diagrama lógico detallado se parece a losdispositivos lógicos programables estudiados anteriormente. El el PALlOH8 es un dispositivoTTL Schottky con fusibles de tungsteno titanio. El PALl OH8 tiene un retardo de progra-mación menor de 35 ns. El PALlOH8 requiere una fuente de alimentación están dar de5 V de. El PALlOH8 está disponible en DIP de veinte patillas (se muestra en la Figura 13.19a)o en empaquetamientos plásticos de veinte salidas para montar en superficie.

En la Figura 13.20 se muestra la decodificación del número de circuito y la informaciónsuministrada por National Semiconductor para las series de arrays lógicos programables.Observar que las letras PAL indican la familia de dispositivos. En este ejemplo, el siguientenúmero (10) indica el número de entradas al array AND. La letra del centro (H en esteejemplo) indica el tipo de salida. La H significa que las salidas son activas en el nivel ALTO(HIGH). El siguiente número (8 en este ejemplo) indica el número de salidas. Las letrasfinales indican la versión velocidad/potencia, tipo de encapsulamiento y rango de tempera-turas. Observar que existen ambas versiones del PALlOH8, la comercial y militar.

de


Familia lógica de arrays programablesNúmero de entradas del arrayTipo de salida:

H = Activa en AltaL = Activa en BajaC = ComplementariaR = RegistradaX = OR-exclusiva registradaP = Polaridad programable

Número de salidas:Versión velocidad/potencia:

Número símbolo = 35 nsA = 25 nsA2 = 35 ns, media potencia

Tipo empaquetamiento:N = 20 patillas plástico DIPJ = 20 patillas cerámica DIPV = 20 salidas portador chip plástico

Rango de temperaturasC = comercial (O a + 75°C)M = militar (- 55 a + 125°C)r

PAL 10 H 8 AN e

Figura 13.20. Decodificación de un número de circuito PAL(Cortesía de National Semiconductor Corporation).


combinacional o salidas de registros/cerrojos. Tradicionalmente, los PLD se han utilizado para resolver problemas lógicos combinacionales complejos. Los PLD con registros contienen puertas y flip-flops, suministrando el medio de encerrar datos de salida o de diseñar circuitos lógicos secuenciales como contadores.

El PALl OH8 es un ejemplo de un pequeño dispositivo lógico programable comercial. El diagrama de patillas de la Figura 13.19a muestra un diagrama de bloques del array lógico programable PALlOH8. Observar que el diagrama de bloques muestra diez entradas y ocho salidas junto con el array programable AND. Un diagrama lógico más detallado del PALlOH8 se reproduce en la Figura 13.19b. Este diagrama lógico detallado se parece a los dispositivos lógicos programables estudiados anteriormente. El el PALlOH8 es un dispositivo TTL Schottky con fusibles de tungsteno titanio. El PALlOH8 tiene un retardo de programación menor de 35 ns. El PALlOH8 requiere una fuente de alimentación estándar de 5 V de. El PALlOH8 está disponible en DIP de veinte patillas (se muestra en la Figura 13.19a) o en empaquetamientos plásticos de veinte salidas para montar en superficie.

En la Figura 13.20 se muestra la decodificación del número de circuito y la información suministrada por National Semiconductor para las series de arrays lógicos programables. Observar que las letras PAL indican la familia de dispositivos. En este ejemplo, el siguiente número (10) indica el número de entradas al array AND. La letra del centro (H en este ejemplo) indica el tipo de salida. La H significa que las salidas son activas en el nivel ALTO (HIGH). El siguiente número (8 en este ejemplo) indica el número de salidas. Las letras finales indican la versión velocidad/potencia, tipo de encapsulamiento y rango de temperaturas. Observar que existen ambas versiones del PALlOH8, la comercial y militar .

...-------- Fami lia lógica de arrays programables r------ Número de entradas del array

...----- Tipo de salida: H = Activa en Alta L = Activa en Baja C = Complementaria R = Registrada X = O R -excl usi va registrada P = Polaridad programable

r--- Número de salidas:

r PAL 10 H 8 AN e

Versión velocidad/potencia: Número símbolo = 35 ns A = 25 ns A2 = 35 ns, media potencia

Tipo empaquetamiento: N = 20 patillas plástico DIP J = 20 patillas cerámica DIP V = 20 salidas portador chip plástico

Rango de temperaturas C = comercial (O a + 75 oC) M = militar (- 55 a + 125 oC)

Figura 13.20. Decodificación de un número de circuito PAL (Cortesía de National Semiconductor Corporation).



PROBLEMAS RESUELTOS

13.39. Las letras PLA significan cuando se trata de CI lógicos programables.

Solución:Las letras PLA significan array lógico programable. PLA y PLD (dispositivo lógico programable) han

llegado a ser términos genéricos para estos Cl.

13.40. Las letras PAL® indican .

Solución:Las letras PAL" significan lógica de arrays programables.

13.41. Los dispositivos lógicos programables normalmente se utilizan para implementar circuitoslógicos (combinacionales, difusos).

Solución:Los PLD comúnmente se utilizan para implementar circuitos lógicos combinacionales.

13.42. Las letras FPLA significan cuando se trata de CI lógicos programables.

Solución:Las letras FPLA significan array lógico de campo programable.

13.43. Los PLA y FPLA normalmente son programados por el (fabricante, usuario).

Solución:Los PLA y FPLA normalmente son programados en el campo por el usuario.

13.44. El PLA es un pariente cercano del CI (PROM, RAM).

Solución:El PLA es un pariente cercano del CI PROM (memoria de sólo lectura programable).

13.45. La programación de la mayor parte de los PLD consiste en quemar __ de tungstenotitanio seleccionados con el dispositivo.

Solución:La programación una vez de los PLO consiste en quemar fusibles seleccionados en el dispositivo.

Algunos dispositivos lógicos programables son borrables.

13.46. ¿Cuál es la diferencia fundamental entre un PAL y un FPLA?

Solución:Un FPLA (véase Figura 13.18) tiene programables las puertas ANO y OR, mientras que un PAL (véase

Figura 13.19) contiene sólo puertas AND programables.

13.47. Los PLA se organizan para implementar expresiones booleanas en (maxterms, min-terms) utilizando un patrón de puertas lógicas AND-OR.

Solución:Los PLA se organizan para implementar expresiones booleanas en minterms (suma de productos)

utilizando un patrón de puertas lógicas ANO-OR.

PAL" es una marca registrada de Advanced Micro Devices, Inc.

13

1~

1~

1:uUl


PROBLEMAS RESUELTOS

13.39. Las letras PLA significan ___ cuando se trata de CI lógicos programables.

Solución: Las letras PLA significan array lógico programable. PLA y PLD (dispositivo lógico programable) han

llegado a ser términos genéricos para estos Cl.

13.40. Las letras PAL® indican ___ .

Solución:

Las letras PAL" significan lógica de arrays programables.

13.41. Los dispositivos lógicos programables normalmente se utilizan para implementar circuitos lógicos ___ (combinacionales, difusos).

Solución:

Los PLD comúnmente se utilizan para implementar circuitos lógicos combinacionales.

13.42. Las letras FPLA significan ___ cuando se trata de CI lógicos programables.

Solución:

Las letras FPLA significan array lógico de campo programable.

13.43. Los PLA y FPLA normalmente son programados por el ___ (fabricante, usuario).

Solución:

Los PLA y FPLA normalmente son programados en el campo por el usuario.

13.44. El PLA es un pariente cercano del CI ___ (PROM, RAM).

Solución:

El PLA es un pariente cercano del CI PROM (memoria de sólo lectura programable).

13.45. La programación de la mayor parte de los PLD consiste en quemar __ de tungsteno titanio seleccionados con el dispositivo.

Solución:

La programación una vez de los PLD consiste en quemar fusibles seleccionados en el dispositivo. Algunos dispositivos lógicos programables son borrables.

13.46. ¿Cuál es la diferencia fundamental entre un PAL y un FPLA?

Solución:

Un FPLA (véase Figura 13.18) tiene programables las puertas AND y OR, mientras que un PAL (véase Figura 13.19) contiene sólo puertas AND programables.

13.47. Los PLA se organizan para implementar expresiones booleanas en ___ (maxterms, min-terms) utilizando un patrón de puertas lógicas AND-OR.

Solución:

Los PLA se organizan para implementar expresiones booleanas en minterms (suma de productos) utilizando un patrón de puertas lógicas AND-OR.

PAL ® es una marca registrada de Advanced Micro Devices, Inc.


13.48. Acudir a la Figura 13.19. El el PALlOH8 es un dispositivo lógico programable con _(numero) entradas y (número) salidas con un array (ANO, OR) programable,Solución:

El PALlOH8 es un PLO con diez entradas y ocho salidas con un array ANO programable.

13.49. Acudir a la Figura 13.20. Explicar el significado de un dispositivo lógico programable con unnúmero de circuito de PAL24LlOA de National Semiconductor.Solución:

Decodificando el número de pieza PAL24LlOA se obtiene:

PAL = familia de lógica de arrays programables24 = 24 entradasL = salidas activas en el nivel BAJO

circuitos 10 = 10 salidasA = retardo de propagación de 25 ns

13.50. Utilizando un sencillo diagrama de fusibles como el dibujado en la Figura 13.16a, programareste PLA para implementar la expresión booleana en minterms A . l3 + A . B = Y.


ab1e) han

Entradas

A

B

B B A A


ngsteno

ispositivo,

L (véase

IS' min-

A-B+A·B=Y

A·BSalida

"O"

Figura 13.21. Solución del diagrama de fusibles del PLA.

roductos) 13.8. COMPARADORES DE MAGNITUD

Un comparador de magnitud es un dispositivo que compara dos números binarios y produceuna respuesta tal como A es igual a B (A = B), A es mayor que B (A > B), o A es menor


13.48. Acudir a la Figura 13.19. El el PALlOH8 es un dispositivo lógico programable con __ _ (numero) entradas y ___ (número) salidas con un array ___ (ANO, OR) programable.

Solución:

El PALlOH8 es un PLD con diez entradas y ocho salidas con un array AND programable.

13.49. Acudir a la Figura 13.20. Explicar el significado de un dispositivo lógico programable con un número de circuito de PAL24LlOA de National Semiconductor.

Solución:

Decodificando el número de pieza PAL24LlOA se obtiene:

PAL = familia de lógica de arrays programables 24 = 74 ~ntradas L = s:3lidas activas en el nivel BAJO 10 = 10 salidas A = retardo de propagación de 25 ns

13.50. Utilizando un sencillo diagrama de fusibles como el dibujado en la Figura 13.16a, programar este PLA para implementar la expresión booleana en minterms A . l3 + A . B = Y.

Solución:

Véase Figura 13.21.

Entradas

A

B

B B A A

Salida A·B

A-B+A·B=Y

"O"

Figura 13.21. Solución del diagrama de fusibles del PLA.

13.8. COMPARADORES DE MAGNITUD

Un comparador de magnitud es un dispositivo que compara dos números binarios y produce una respuesta tal como A es igual a B (A = B), A es mayor que B (A > B), o A es menor


-----------------.------------------------------------------------------------~---------

Entradas de datos daienA:Ba~COI

COI


------------~~------------( "

116 15 14 13 12 11 10 9

A3 B2 A2 Al B1 AO

).-- B3 BO1--

A B A>B A=B A<BIN IN IN OUT OUT OUT

•1 2 3 4 5 6 7

18

detenCOI

- (b) Tabla de verdad

parutiJenen(Acor(elA71un<a 1seper

B3 AB A>B A=B AB AB A B3 X X X X X X H L LA3 <B3 X X X X X X L H LA3 =B3 A2>B2 X X X X X H L LA3 =B3 A2 <B2 X X X X X L H LA3 =B3 A2 =B2 A¡>B¡ X X X X H L LA3=B3 A2=B2 A¡ <B¡ X X X X L H LA3=B3 A2=B2 A¡=B¡ Ao>Bo X X X H L LA3=B3 A2=B2 A¡=B¡ A'o <Bo X X X L H LA3=B3 A2=B2 A¡=B¡ Ao=Bo H L L H L LA3 =B3 A2=B2 A¡=B¡ Ao=Bo L H L L H LA3 =B3 A2 =B2 A¡=B¡ Ao=Bo X X H L L HA3 =B3 A2 =B2 A¡ =B¡ Ao=Bo H H L L L LA3=B3 A2 =B2 A¡=B¡ Ao=Bo L L L H H L

741connaraltecor

Figura 13.22. Comparador de magnitud de 4 bits 74HC85(Cortesía de National Semiconductor Corporation).

interelcse (000conqueconAL"núnvenA <

majiluna lael n

J

que

que B (A < B). Una unidad comercial es el comparador de magnitud de 4 bits 74HC85.Un diagrama de patillas DIP para el comparador de magnitud 74HC85 aparece en laFigura 13.22a. El CI74HC85 tiene ocho entradas de comparación de datos. Dos númerosbinarios de 4 bits (A:02A¡Ao Y B3B2B,Bo) se introducen en las entradas de comparación de

------------------------------------------------------------=====----~

datos. El CI 74HC85 compara los dos números de 4 bits y genera una de tres salidas activasen el nivel ALTO. Las tres salidas son o A > Bout (la patilla 5 está en el nivel ALTO) oA = Bout (la patilla 6 está en el nivel ALTO) o A < Bout (patilla 7 está en el nivel ALTO).Bajo condiciones normales, sólo una de las tres salidas está en el nivel ALTO por algunacomparación. En la Figura 13.22b se reproduce una tabla de verdad detallada para elcomparador de magnitud 74HC85.

El 74HC85 es un comparador de magnitud CMOS de alta velocidad que tiene un retardode propagación de unos 27 ns. Este CI74HC85 puede operar en un amplio rango detensiones, de 2 a 6 V. Esta unidad CMOS puede consumir poca potencia, pero puedecontrolar hasta diez cargas LS-TTL.

Un sencillo 74HC85 compara los dos números de 4 bits, pero puede expandirse fácilmentepara que maneje números de 8, 12, 16 o más bits. Las entradas en cascada normalmente seutilizan cuando se expande el tamaño de palabra del comparador de magnitud. La conexiónen cascada típica del CI74HC85 se muestra en la Figura 13.23. Observar que las entradasen cascada del CI ¡ están permanentemente conectadas como sigue: (A > Bin) = nivel BAJO,(A < Bin) = nivel BAJO y (A = Bin) = nivel ALTO. Las entradas en cascada de Ch seconectan directamente de las salidas A > BOUb A = Bout Y A < Bout del 74HC85 anterior(CI¡). El circuito de la Figura 13.23 compara la magnitud de dos números binarios de 8 bitsA7At0sA,0:02A¡Aa Y B7B6BsB4B3B2B¡Ba. En respuesta a la comparación, Ch hace conduciruna de tres salidas en el nivel ALTO. Como ejemplo de la Figura 13.23, si A7 a Aa es iguala 11111111 y B7 a Ba es igual a 101010 10, entonces la salida A > BoJt del Ch se activa yse pone en el nivel ALTO. En este ejemplo, las demás salidas (A = Bout Y A < Bout)permanecen desactivadas en un nivel lógico BAJO.

Un sencillo juego electrónico puede diseñarse utilizando el comparador de magnitud74HC85. El juego es una versión de «adivina el número». En la versión clásica decomputadora, se genera un número aleatorio dentro de un rango, y el jugador trata de adivi-nar el número. La computadora responde con respuestas tales como «Correcto», «Muyalto», o «Muy bajo». El jugador puede entonces ensayar de nuevo hasta conseguir el númerocorrecto. El jugador con menos errores gana el juego.

U n diagrama lógico del juego «adivina el número» se ilustra en la Figura 13.24. Paraintervenir en el juego, primero pulsar el conmutador SW¡, permitiendo que los pulsos dereloj alcancen la entrada de reloj (CP) del contador binario de 4 bits (74HC393). Cuandose deja el conmutador, el contador se detendrá en algún número binario aleatorio desde0000 hasta 1111. La cuenta aleatoria se aplica a las entradas B de comparación de datos delcomparador de magnitud. A continuación el jugador realiza un intento (de 0000 a 11112),

que se aplica a las entradas de comparación de datos A del comparador. El CI74HC85compara las magnitudes de la respuesta y las entradas aleatorias y genera una salida de nivelALTO en una salida, iluminando uno de los LED. Si el número dado es igual que elnúmero aleatorio, la salida A = Bout alcanza el nivel ALTO, haciendo que luzca el LEDverde, y el jugador gana. Si el número emitido es menor que el número aleatorio, la salidaA < Bout alcanza el nivel ALTO, haciendo que luzca el LED amarillo. Si la respuesta esmayor que el número aleatorio, la salida A > Bout alcanza el nivel ALTO, haciendo que seilumine el LED rojo. La siguiente respuesta de la persona puede entonces ajustarse en basea la información obtenida de «Demasiado alto» o «Demasiado bajo» del juego de «adivinael número».

En el juego de «adivina el número», las tres salidas del 74HC85 generan informaciónque utiliza el jugador para ajustar la siguiente jugada. De la misma manera, los comparadores


datos. El CI 74HC85 compara los dos números de 4 bits y genera una de tres salidas activas en el nivel ALTO. Las tres salidas son o A > Bout (la patilla 5 está en el nivel ALTO) o A = Bout (la patilla 6 está en el nivel ALTO) o A < Bout (patilla 7 está en el nivel ALTO). Bajo condiciones normales, sólo una de las tres salidas está en el nivel ALTO por alguna comparación. En la Figura 13.22b se reproduce una tabla de verdad detallada para el comparador de magnitud 74HC85 .

El 74HC85 es un comparador de magnitud CMOS de alta velocidad que tiene un retardo de propagación de unos 27 ns. Este CI74HC85 puede operar en un amplio rango de tensiones, de 2 a 6 V. Esta unidad CMOS puede consumir poca potencia, pero puede controlar hasta diez cargas LS-TTL.

Un sencillo 74HC85 compara los dos números de 4 bits, pero puede expandirse fácilmente para que maneje números de 8, 12, 16 o más bits. Las entradas en cascada normalmente se utilizan cuando se expande el tamaño de palabra del comparador de magnitud. La conexión en cascada típica del CI74HC85 se muestra en la Figura 13.23. Observar que las entradas en cascada del CI! están permanentemente conectadas como sigue: (A > Bin) = nivel BAJO, (A < Bin ) = nivel BAJO y (A = Bin) = nivel ALTO. Las entradas en cascada de Ch se conectan directamente de las salidas A > BOUb A = B out Y A < Bout del 74HC85 anterior (CI!). El circuito de la Figura 13.23 compara la magnitud de dos números binarios de 8 bits A7At0sA,0:02A !Ao Y B7B6BsB4B3B2B!Bo. En respuesta a la comparación, Ch hace conducir una de tres salidas en el nivel ALTO. Como ejemplo de la Figura 13.23, :;,i A7 a Ao es igual a 11111111 y B7 a Bo es igual a 10101010, entonces la salida A > BoJt del Ch se activa y se pone en el nivel ALTO. En este ejemplo, las demás salidas (A = Bout Y A < Bout)

permanecen desactivadas en un nivel lógico BAJO. Un sencillo juego electrónico puede diseñarse utIlizando el comparador de magnitud

74HC85. El juego es una versión de «adivina el número». En la versión clásica de computadora, se genera un número aleatorio dentro de un rango, y el jugador trata de adivinar el número. La computadora responde con respuestas tales como «Correcto», «Muy alto», o «Muy bajo». El jugador puede entonces ensayar de nuevo hasta conseguir el número correcto. El jugador con menos errores gana el juego.

U n diagrama lógico del juego «adivina el número» se ilustra en la Figura 13.24. Para intervenir en el juego, primero pulsar el conmutador SW\, permitiendo que los pulsos de reloj alcancen la entrada de reloj (CP) del contador binario de 4 bits (74HC393). Cuando se deja el conmutador, el contador se detendrá en algún número binario aleatorio desde 0000 hasta 1111. La cuenta aleatoria se aplica a las entradas B de comparación de datos del comparador de magnitud. A continuación el jugador realiza un intento (de 0000 a 1111 2),

que se aplica a las entradas de comparación de datos A del comparador. El CI 74HC85 compara las magnitudes de la respuesta y las entradas aleatorias y genera una salida de nivel ALTO en una salida, iluminando uno de los LED. Si el número dado es igual que el número aleatorio, la salida A = Bout alcanza el nivel ALTO, haciendo que luzca el LED verde, y el jugador gana. Si el número emitido es menor que el número aleatorio, la salida A < Bout alcanza el nivel ALTO, haciendo que luzca el LED amarillo. Si la respuesta es mayor que el número aleatorio, la salida A > Bout alcanza el nivel ALTO, haciendo que se ilumine el LED rojo. La siguiente respuesta de la persona puede entonces ajustarse en base a la información obtenida de «Demasiado alto» o «Demasiado bajo» del juego de «adivina el número».

En el juego de «adivina el número», las tres salidas del 74HC85 generan información que utiliza el jugador para ajustar la siguiente jugada. De la misma manera, los comparadores

384 1TEORIA DE PROBLEMAS DE PRINCIPIOS DIGIT ALES

100

Ao

Al

Az

A3

Entradas

Bo

BI

Bz

Dos palabrasB3

binariasde 8 bits

A4

As

A6

A7

- A >Bin

- A =Bi¿

- A <Bin

Ao Comparador

Al de magnitud74HC85

Az

A3 CI,

Bo

BI A > BOUl A >Bin

B2 A = BOUl A =Bin

B3 A < BOUl A « s.,

AoComparador

Al de magnitud

Az74HC85

A3 CI2

Bo

BI A > BOUl

Bz A = BOUl

B3 A < BOUl

GND

OND

+5 V

10kO

10.0

SalidasB4

~ A>B

~ A=B

~ A<B

Figura 13.23. Conexión en cascada de comparadores de magnitud 74HC85.

de magnitud se pueden utilizar en el equipamiento digital para generar la realimentación ala circuitería con el fin de hacer ajustes en la entrada. La realimentación es un elementocrítico en el equipo automatizado. Por ejemplo, si una variable física (tal como temperatura,velocidad, posición, tiempo, intensidad luminosa, presión, peso, etc.) es convertida a formabinaria por un conversor AjD, esta medida puede enviarse a una de las entradas decomparación de datos de un comparador de magnitud. Las demás entradas de comparaciónde datos se inicializan por el operador en el nivel adecuado. Las salidas del comparador demagnitud se utilizarán para activar circuitería que controle la variable física hacia el niveladecuado.

Un sencillo ejemplo de utilización de un comparador de magnitud en una aplicación semuestra en la Figura 13.25. En este ejemplo se va a controlar la temperatura de un horno.

+5V

SALIDA

AoVcc V=Bin

//A¡

A > Bout DemasiadoA2

Rojo altoComparador

A3 de magnitud //de 4 bits

A = Bout CorrectoVerde

Bo //B¡

B2A < Bout Demasiado

Amarillo bajoB3 (74HC85)

A >Bin GND A <Bin

150 n

ENTRADA

(Predicción binaria)

842

+5V

ENTRAD(Genera nú

100 k!l aleatorio)4 8

7 I1J1J1.Reloj

: 10 3 S.. k!l

6

2 (555)

1Io.01,."F

-'-

Amero

...Lo---<cn CP Qo

Q¡ContadorQbinario 2

Q3

(74HC393)

+5V

Figura 13.24. Juego electrónico «adivina el número».

~ Sensor de temperatura ~LComparadorde magnitud<. A A> Bout

II

'J:; SeñalHorno analógica \-' ~ Conversor

"- AjD B-. ./

/// A < Bout f--

r

Controladorde

temperatura

t Realimentación-decrementar la temperatura

Realimentación-incrementar la temperatura

'án aentotura,rma

de

n serno.

Temperaturapreinicializadapor operador

Figura 13.25. Aplicación del control de temperatura con un comparador de magnitudgenerando la realimentación.

El sensor de temperatura envía una señal analógica al conversor A/D que genera una señalbinaria proporcional. La señal binaria introduce las entradas B de comparación de datos deun comparador de magnitud. El operador inicializa las entradas de comparación de datos Aa la temperatura adecuada. Si la temperatura del horno es demasiado baja, la salida A > Boutdel comparador de magnitud es activada con esta señal realimentada a la unidad de controlde temperatura. Esta unidad hace que la temperatura aumente. Si la temperatura del hornoes demasiado alta, la salida A < Bout del comparador se activa y se realimenta a la unidadde control de temperatura. La unidad de control de temperatura hará que la temperaturadisminuya en el horno.

PROBLEMAS RESUELTOS

13.51. Un comparador de (magnitud, tensión) es un dispositivo (analógico, digital)que puede comparar dos números binarios y produce una respuesta tal como A = B, A > BoA < B.

Solución:Un comparador de magnitud es un dispositivo digital que puede comparar dos números binarios y

producir una respuesta tal como A = B, A > B o A < B.

13.52. Un sencillo Cl74HC85 compara dos números binarios de (4, 8, 16) bits y producecomo salida una de tres respuestas, tal como , o A < B.

Solución:Un sencillo el 74He85 compara dos números binarios de 4 bits y produce como salida una de tres

respuestas tales como A = B, A > B o A < B.

13.53. ¿Cuál es el propósito de conectar en cascada entradas en el Cl74HC85 mostrado en laFigura l3.22a?

Solución:Los el 74He85 pueden conectarse en cascada (véase Figura 13.23) para construir un comparador de

magnitud de 8, 12 Ó 16 bits. Si no se conectan en cascada, la entrada A = B;n debería conectarse a Vcc,mientras que las entradas en cascada A > Bi; YA < Bi; deberían conectarse a tierra.

13.54. Acudir a la Figura 13.23. Si las entradas son de A7 a Aa = 00110011 Yde B7 a Ba = 11110000,¿qué salida se activará?

Solución:Si A7 a Aa = 00110011 Y B7 a Ba = 11110000, entonces se activará la salida A < Bou, de Clz con un

nivel ALTO.

13.55. Acudir a la Figura 13.24. El CI temporizador 555 está cableado como un multivibrador _(astable, monoestable) en este circuito de juego.

Solución:El el temporizador 555 de la Figura 13.24 está conectado como un multivibrador astable generando

una cadena continua de pulsos de reloj.


El sensor de temperatura envía una señal analógica al conversor AjD que genera una señal binaria proporcional. La señal binaria introduce las entradas B de comparación de datos de un comparador de magnitud. El operador inicializa las entradas de comparación de datos A a la temperatura adecuada. Si la temperatura del horno es demasiado baja, la salida A > Bout del comparador de magnitud es activada con esta señal realimentada a la unidad de control de temperatura. Esta unidad hace que la temperatura aumente. Si la temperatura del horno es demasiado alta, la salida A < Bout del comparador se activa y se realimenta a la unidad de control de temperatura. La unidad de control de temperatura hará que la temperatura disminuya en el horno.

PROBLEMAS RESUELTOS

13.51. Un comparador de ___ (magnitud, tensión) es un dispositivo _ __ (analógico, digital) que puede comparar dos números binarios y produce una respuesta tal como A = B, A > B o A < B.

Solución:

Un comparador de magnitud es un dispositivo digital que puede comparar dos números binarios y producir una respuesta tal como A = B , A > B o A < B.

13.52. Un sencillo Cl74HC85 compara dos números binarios de _ _ _ (4, 8, 16) bits y produce como salida una de tres respuestas, tal como ___ , ___ o A < B.

Solución:

Un sencillo el74He85 compara dos números binarios de 4 bits y produce como salida una de tres respuestas tales como A = B , A > B o A < B.

13.53. ¿Cuál es el propósito de conectar en cascada entradas en el CI74HC85 mostrado en la Figura 13.22a?

Solución:

Los el 74He85 pueden conectarse en cascada (véase Figura 13.23) para construir un comparador de magnitud de 8, 12 Ó 16 bits. Si no se conectan en cascada, la entrada A = B;n debería conectarse a V cc, mientras que las entradas en cascada A > B;n Y A < B;n deberían conectarse a tierra.

13.54. Acudir a la Figura 13.23. Si las entradas son de A7 a Aa = 00110011 Y de B7 a Ba = 11110000, ¿qué salida se activará?

Solución:

Si A 7 a Aa = 00 II 00 II Y B7 a Ba = 11110000, entonces se activará la salida A < Bou\ de elz con un nivel ALTO.

13.55. Acudir a la Figura 13.24. El Cl temporizador 555 está cableado como un multivibrador __ _ (astable, monoestable) en este circuito de juego.

Solución:

El e l temporizador 555 de la Figura 13.24 está conectado como un multivibrador astable generando una cadena continua de pulsos de reloj.

en la


-------------------------------------------------------------------====-- ~

seña!s deos ABau!

ntro!omo'dadtura

13.56. Acudir a la Figura 13.24. Si el contador binario contiene el número 010 lz y su apuesta es10002, el LED (color) lucirá, indicando que su apuesta es (correcta, muy alta,muy baja).

Solución:Si el contador binario contiene el número 0101 Y se apuesta por 1000. el LEO rojo lucirá, indicando

que su apuesta es demasiado alta.

13.57. Acudir a la Figura 13.25. El comparador de magnitud en esta aplicación de control se utilizapara generar señales digitales de (realimentación, aleatorias) que harán que el contro-lador de temperatura active el horno calentándolo o enfriándolo.

Solución:El comparador de magnitud de la Figura 13.25 se utiliza para generar señales digitales de realimenta-

ción que harán que el controlador de temperatura active el horno calentándolo o enfriándolo.

13.58. Acudir a la Figura 13.25. Si la temperatura de preinicialización es 111100002 (en la entra-da A) y la señal de temperatura es 1100 11112 (en la entrada B), entonces se activará la líneade realimentación de (incrementar, decrementar) la temperatura.

gital)>B

Solución:Si la temperatura de preinicialización es 111100002 y la señal de temperatura es 110011112, entonces

se activará la línea de realimentación de incrementar temperatura.

rios y13.59. Acudir a la Figura 13.26. Listar el color del LED de salida que se activa en cada período de

tiempo (t, a ts).

duce

on un

+5V

O ~ ~Vcc A=Bin

Ao~ Al

Az A > BOU!O -------

.r A3 Comparadorde magnitud

de 4 bitst7 t6 t5 t4 t3 tz tI

A = BOU!

O I ~~ BoO ~ ~ BI

Bz A < BOU!-------.r: B3 (74HC85)

A >Bin GND A <Bin

Rojo

150 n

e tres

or deVcc,

Verde

0000,

Amarillo

randoFigura 13.26. Problema del tren de pulsos del comparador de magnitud.

-------------------------------------------------------------------------------------------~----------388 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

Solución:El color del LEO de salida que se activa cada período de tiempo es como sigue:

Período de tiempo 1I = luce LEO amarilloPeríodo de tiempo 12 = luce LEO verdePeríodo de tiempo 13 = luce LEO rojoPeríodo de tiempo 14 = luce LEO amarilloPeríodo de tiempo 15 = luce LEO verde

13.9. DISPOSITIVOS DISPARADORES SCHMITT

Las formas de onda con tiempos de subida y bajada rápidos se prefieren en los circuitosdigitales. Una onda cuadrada es un ejemplo de una buena señal digital porque tienetransiciones casi verticales del nivel BAJO al ALTO y del ALTO al BAJO. Una ondacuadrada se dice que tiene tiempos de subida y bajada rápidos.

Una forma de onda, tal como la onda seno de la Figura 13.27, tiene un tiempo de subidalento y un tiempo de bajada lento. Utilizar una onda seno para controlar una puerta normal,contador u otro dispositivo digital hará una operación poco fiable. En la Figura 13.27 seutiliza un inversor disparador Schmitt para convertir en «cuadrada» la onda seno formandouna onda cuadrada a la salida. El inversor disparador de Schmitt es un reformador de laforma de onda. Los dispositivos disparadores Schmitt se utilizan para «hacer cuadradas» lasformas de onda. Este proceso a veces se denomina condicionamiento de la señal.

Entrada Salida

HfV\L

Figura 13.27. Inversor disparador Schmitt utilizado para «hacer cuadrada» una forma de onda.

Un perfil de tensión de un CI inversor común 7404 se compara con el de un inversordisparador Schmitt de la Figura 13.28. De especial interés es el umbral de conmutación delos inversores. El umbral de conmutación es la tensión de entrada a la cual las salidasdel dispositivo digital cambian a su estado opuesto. Examinando los perfiles de las tensionesde entrada en la Figura 13.28 se observa que el umbral de conmutación está siempre en laregión prohibida o indefinida del dispositivo.

En la Figura 13.28a se observará que el umbral de conmutación para el inversor estándar7404 es 1.2 V. Para el inversor 7404, cuando la tensión incrementa de O a aproximadamente1.1 V, la entrada se considera en el nivel BAJO (la salida del inversor estaría en el nivelALTO). Cuando la tensión incrementa en las proximidades de la tensión umbral de 1.2 V,la salida cambiaría al estado opuesto (la salida del inversor al nivel BAJO). En el inversorestándar 7404, cuando la tensión decrece desde aproximadamente 5 hasta 1.3 V, la entradase considera en el nivel ALTO (la salida del inversor permanecería en el nivel BAJO).Cuando la tensión continúa disminuyendo a la tensión umbral de 1.2 V, la salida cambiaríaal estado opuesto (salida del inversor al nivel ALTO). La idea importante en el inversor

uCOI

(transi

estánal AseñalALTumb:

Edispade laa 1.6ALT'estadSchrrconsiten silopueseñal(ALlSchnde er


Solución:

El color del LEO de salida que se activa cada período de tiempo es como sigue:

Período de tiempo II = luce LEO amarillo Período de tiempo 12 = luce LEO verde Período de tiempo 13 = luce LEO rojo Período de tiempo 14 = luce LEO amarillo Período de tiempo 15 = luce LEO verde

13.9. DISPOSITIVOS DISPARADORES SCHMITT

Las formas de onda con tiempos de subida y bajada rápidos se prefieren en los circuitos digitales. Una onda cuadrada es un ejemplo de una buena señal digital porque tiene transiciones casi verticales del nivel BAJO al ALTO y del ALTO al BAJO. Una onda cuadrada se dice que tiene tiempos de subida y bajada rápidos.

Una forma de onda, tal como la onda seno de la Figura 13.27, tiene un tiempo de subida lento y un tiempo de bajada lento. Utilizar una onda seno para controlar una puerta normal, contador u otro dispositivo digital hará una operación poco fiable. En la Figura 13.27 se utiliza un inversor disparador Schmitt para convertir en «cuadrada» la onda seno formando una onda cuadrada a la salida. El inversor disparador de Schmitt es un reformador de la forma de onda. Los dispositivos disparadores Schmitt se utilizan para «hacer cuadradas» las formas de onda. Este proceso a veces se denomina condicionamiento de la señal.

Entrada Salida

HJV\ L

Figura 13.27. Inversor disparador Schmitt utilizado para «hacer cuadrada» una forma de onda.

Un perfil de tensión de un CI inversor común 7404 se compara con el de un inversor disparador Schmitt de la Figura 13.28. De especial interés es el umbral de conmutación de los inversores. El umbral de conmutación es la tensión de entrada a la cual las salidas del dispositivo digital cambian a su estado opuesto. Examinando los perfiles de las tensiones de entrada en la Figura 13.28 se observa que el umbral de conmutación está siempre en la región prohibida o indefinida del dispositivo.

En la Figura 13.28a se observará que el umbral de conmutación para el inversor estándar 7404 es 1.2 V. Para el inversor 7404, cuando la tensión incrementa de O a aproximadamente 1.1 V, la entrada se considera en el nivel BAJO (la salida del inversor estaría en el nivel ALTO). Cuando la tensión incrementa en las proximidades de la tensión umbral de 1.2 V, la salida cambiaría al estado opuesto (la salida del inversor al nivel BAJO). En el inversor estándar 7404, cuando la tensión decrece desde aproximadamente 5 hasta 1.3 V, la entrada se considera en el nivel ALTO (la salida del inversor permanecería en el nivel BAJO). C;.¡ando la tensión continúa disminuyendo a la tensión umbral de 1.2 V, la salida cambiaría al estado opuesto (salida del inversor al nivel ALTO). La idea importante en el inversor


ubidarmal,27 seandode la» las

------------------------------------------------------------------------======== ~OTROS DISPOSITIVOS Y TECNICAS 389

Tensiónde entrada

+5 V

+4 VALTO

+3 V

+2 V ----- 2.0VIndefinido----- 1.2V

+IV----- O.8V

GND BAJO

+5 V

H v-7414

*

Tensiónde salida

+5 V

ALTO +4 V

+3V

-----+2 V

Indefinido+IV

------ GND

Tensiónde salida

+5 V

ALTO +4 V

+3 V

-----+2 V

Indefinido+lV

------ GND

Umbral de conmutación

(a) Perfil de tensión para el inversor TTL 7407uitostieneonda

Tensiónde entrada

+4 V

+3V

Umbral deconmutación l.7V j'

(transición positiva) +1 V O.9V Umbral de conmutaciónV+ ---- (transición negativa)

GND

+2V

(b) Perfil de tensión para el inversor TTL 7414 con entrada del disparador Schmitt

Figura 13.28. Umbrales de conmutación de entrada.

onda.

estándar 7404 es que la tensión umbral es la misma para ambas transiciones, del nivel BAJOal ALTO y del ALTO al BAJO de la entrada. Esto puede provocar problemas cuando laseñal de entrada tenga un tiempo de subida lento porque algunas oscilaciones (ALTA-BAJA-ALTA o BAJA-ALTA-BAJA) pueden presentarse en la salida cuando se cruza la tensiónumbral.

En la Figura 13.28b se observará que el umbral de conmutación para el invérsordisparador Schmitt 7414 es diferente para las transiciones BAJA a ALTA y ALTA a BAJAde la entrada. Para el inversor 7414 disparador Schmitt, cuando la tensión incrementa de Oa 1.6 Y, la entrada se considera en el nivel BAJO (la salida del inversor estaría en el nivelALTO). Cuando la tensión incrementa a la tensión umbral de 1.7 Y, la salida cambiaría alestado opuesto (la salida del inversor estaría en el nivel BAJO). En el inversor 7414 disparadorSchmitt, cuando una tensión decrece desde aproximadamente 5 hasta 1 Y, la entrada seconsidera que está en el nivel ALTO (la salida permanece en el nivel BAJO). Cuando latensión continúa disminuyendo a la tensión umbral de 0.9 Y, la salida cambiará al estadoopuesto (la salida del inversor en el nivel ALTO). Esta diferencia de tensión umbral de laseñal de entrada para una transición positiva (BAJA a ALTA) y una transición negativa(ALT A a BAJA) se denomina histéresis. Cada entrada de los dispositivos disparadores deSchmitt tiene histéresis que incrementa la inmunidad al ruido y transforma una señalde entrada que cambia lentamente en una salida que cambia rápidamente.

indarentenivel.2 Y,ersortradaJO).

biaríaersor



Observar en la Figura 13.28 que el símbolo de histéresis se coloca en el centro delsímbolo lógico de aquellos dispositivos digitales que tienen entradas de disparador Schmitt.Los perfiles de las tensiones de salida son los mismos para los inversores 7404 estándar y7414 disparador de Schmitt.

En CM OS también se dispone de circuitos disparadores Schmitt. Algunos son los CI 4093Cuádruple puerta NAND disparador Schmitt de dos entradas, el 40106 seis inversoresdisparadores Schmitt y el 74HC14 seis inversores disparadores Schmitt. Otros dispositivosTTL con entradas de disparador Schmitt incluyen los CI de puertas NAND 74LS132 (74132)y 74LS13.

I~

PROBLEMAS RESUELTOS

13.60. Acudir a la Figura 13.29. El signo de histéresis en medio del símbolo lógico del inversor indicaque este dispositivo tiene entradas .

Solución:El signo de histéresis en el símbolo lógico inversor indica que este dispositivo tiene entradas de dispa-

rador Schmitt.

Forma de onda de entrada Salida

?

Figura 13.29. Problemaejemplo.

13.61. Acudir a la Figura 13.29. La forma de onda en la parte de salida del mversor disparadorSchmitt sería una onda (signo, cuadrada).

Solución:La forma de onda en la parte de salida del inversor disparador Schmitt será una onda cuadrada.

13.62. El inversor disparador Schmitt de la Figura 13.29 se está utilizando como un (acondi-cionador, multiplexor) de señal en este circuito.

Solución:El inversor disparador Schmitt se está utilizando como un acondicionador de señal en este circuito.

«Cuadranguliza» la forma de onda triangular para formar una onda cuadrada.

13.63. ¿Qué es la histéresis cuando se trata con un dispositivo digital disparador Schmitt?

Solución:Véase Figura 13.28b. La histéresis es la característica de entrada de un dispositivo disparador de Schmitt

que pone el umbral de conmutación más elevado para una entrada de BAJA a ALTA (aproximadamente1.7 V en el inversor 7414) y más bajo para una entrada de ALTA a BAJA (aproximadamente 0.9 Ven elinversor 7414). Esto mejora enormemente su inmunidad al ruido y su posibilidad para convertir en «cua-dradas» señales de entradas con tiempos de subida y bajada lentos.

13

13


Observar en la Figura 13.28 que el sfmbolo de histéresis se coloca en el centro del símbolo lógico de aquellos dispositivos digitales que tienen entradas de disparador Schmitt. Los perfiles de las tensiones de salida son los mismos para los inversores 7404 estándar y 7414 disparador de Schmitt.

En CMOS también se dispone de circuitos disparadores Schmitt. Algunos son los CI 4093 Cuádruple puerta NAND disparador Schmitt de dos entradas, el 40106 seis inversores disparadores Schmitt y el 74HC14 seis inversores disparadores Schmitt. Otros dispositivos TTL con entradas de disparador Schmitt incluyen los CI de puertas NAND 74LS132 (74132) y 74LS13.

PROBLEMAS RESUELTOS

13.60. Acudir a la Figura 13.29. El signo de histéresis en medio del símbolo lógico del inversor indica que este dispositivo tiene entradas ___ .

Solución:

El signo de histéresis en el símbolo lógico inversor indica que este dispositivo tiene entradas de disparador Schmitt.

Forma de onda de entrada Salid:!

?

Figura 13.29. Problema ejemplo.

13.61. Acudir a la Figura 13.29. La forma de onda en la parte de salida del Inversor disparador Schmitt sería una onda ___ (signo, cuadrada).

Solución:

La forma de onda en la parte de salida del inversor disparador Schmitt será una onda cuadrada.

13.62. El inversor disparador Schmitt de la Figura 13.29 se está utilizando como un ___ (acondi-cionador, multiplexor) de señal en este circuito.

Solución:

El inversor disparador Schmitt se está utilizando como un acondicionador de señal en este circuito. «Cuadranguliza» la forma de onda triangular para formar una onda cuadrada.

13.63. ¿Qué es la histéresis cuando se trata con un dispositivo digital disparador Schmitt?

Solución:

Véase Figura 13.28b. La histéresis es la característica de entrada de un dispositivo disparador de Schmitt que pone el umbral de conmutación más elevado para una entrada de BAJA a ALTA (aproximadamente 1.7 V en el inversor 7414) y más bajo para una entrada de ALTA a BAJA (aproximadamente 0.9 Ven el inversor 7414). Esto mejora enormemente su inmunidad al ruido y su posibilidad para convertir en «cuadradas» señales de entradas con tiempos de subida y bajada lentos.


ro delhmitt.dar y



13.64. El CI 74150 lo describe el fabricante como un - / .Res. selector de datosjmultiplexor.

rsoressitivos4132)

13.65. El CI 74150 puede ser utilizado para cambiar datos de entrada ~ (paralelo, serie) a datosde salida ~ (paralelo, serie). El CI 74150 también puede utilizarse para resolver problemasde lógica ~ (combinacional, secuencial).Res. (al paralelo. (b) serie, (e) combinacional.

13.66. Dibujar un diagrama de bloques del selector de datos 74150 que se utiliza para resolverel problema lógico descrito por la expresión booleana /lBCD + /lfJCD + /lfJCD + ABCD ++ /lBCD = y.

indicaRes. Véase Figura 13.30.

Entradasde datos

O O

O 1

ABCD 1 2

O 3

ABCD 1 4

O 5

O 6

O 7

ABCD 1 8

O 9O 10

ABCD 1 11

O 12

O 13

ABCD 1 14

O 15HabilitadoO

E." ada s de {~selección Cde datos D

(74150)

e dispa-Selectorde datos

de 16entradas

arador

condi-

D

Saliday

Figura 13.30. Problema de lógica combinacional resueltoircuito. utilizando un selector de datos 74150.

chmittamenteVen eln «cua-

Res. multiplexor.

13.67. Acudir a la Figura 13.5. Las letras MUX en el diagrama de bloques del contador significan

13.68. Acudir a la Figura 13.5. Cuando la señal de reloj MUX está en el nivel BAJO, la cuenta de___ (unidades, decenas) ilumina el visualizador LED de siete segmentos de la _(izquierda, derecha).Res. unidades, derecha.


--~-------------------------------------------------------------------------------------------------~--------------392 TEORIA DE PROBLEMAS DE PRINCIPIOS DIGITALES

13.69. Para reducir el consumo de potencia, los visualizadores (LCD, LED) son multiplexadoscon más frecuencia.Res. LED (diodo emisor de luz).

13.83.

13.70. Acudir a la Figura 13.5. Si la frecuencia de reloj MUX se redujese a 1 Hz, ¿qué ocurriría?Res. El visualizador centellearía alternativamente. El ojo vería la acción del multiplexaje.

13.84. I

13.71. Acudir a la Figura 13.6. Un nivel (ALTO, BAJO) en el terminal ánodo activaría elvisualizador de siete segmentos.Res. ALTO.

13.85.

13.72. Un demultiplexor invierte la acción de un .Res. multiplexor.

13.86. f

13.73. Acudir al demultiplexor a la derecha de la Figura 13.7. Si las entradas de selección de datosson e = 1, B = l Y A = O, entonces se selecciona la salida (número) y en esa salidaaparecerá un nivel ALTO.Res. 6 Ó 1102.

13.74. Los demultiplexores también se llaman distribuidores de o .Res. distribuidores de datos, decodificadores.

• •• 01 •

13.75. Acudir a la Figura 13.8. ¿Qué salida del DMUX 74LSI54 se activa si GI y G2 están ambosen el nivel BAJO y las entradas de selección de datos son D = 1, e = 1, B = o y A = O?Res. salida 12 ó 11002.

13.76. Acudir a la Figura 13.9a. Cuando se pulsa la tecla decimal 7 y se libera, ¿qué aparecerá en elvisualizador de salida de siete segmentos?Res. nada (no hay cerrojo para que conserve el 7 en las entradas del decodificador).

13.77. El 7475 es un CI TTL de 4 bits.Res. cerrojo transparente.

13.78. Los sistemas basados en microprocesador transfieren datos en un camino paralelo bidireccionaldenominado .Res. bus de datos.

13.87. J

r}

13.88. lr}

13.89. J.

u}

13.90. 1J

13.91. J.

}

13.79. Un buffer de dos direcciones que pase datos a y desde un bus de datos y sirva para aislar undispositivo del bus se denomina .Res. transceptor de bus o adaptador de interfaz de periféricos (PIA).

13.80. Si las salidas de un buffer de tres estados están en su estado de (alta impedancia,transmisión), flotarán a cualquier nivel lógico que exista en el bus de datos.Res. alta impedancia o alta Z.

13.81. Acudir a la Figura 13.11. Las interfaces entre el microprocesador y (teclado, RAM)son buffers bidireccionales a veces denominados transceptores de bus.Res. RAM.

13.82. El buffer de tres estados 74125 (bloqueará datos, pasará datos a su través) cuando suentrada de control esté en el nivel BAJO.Res. pasará datos a su través.



13.83. La transmisión de datos (Paralelo, Serie) es transferir cada vez un bit de dato a lolargo de una línea.Res. Serie.

13.84. Acudir a la Figura 13.14b. El dispositivo 1 debe ser un dispositivo de entrada salida

varía elRes. entrada paralelo salida serie.

13.85. La abreviatura UART significa .Res. transmisor receptor asíncrono universal.

e datossalida

13.86. Acudir a la Figura 13.31. ¿Qué parte de la figura ilustra la idea de un registro entrada seriesalida paralelo?Res. parte b.

01110111

10 ••• ••• 10

~ ~ ~ A

/' /' /' /' /' /' /' /' Jío 1 1 1 O 1 1 1

(b)

ambos= O? 11001010 1 1 1 O O 1 1

01 •••11001010

(e)

rá en el

O O(d)

Figura 13.31. Tipos de registros.

eccional

islar un13.88.

dancia,13.89.

RAM)13.90.

13.91.

13.87. Acudir a la Figura 13.31. ¿Qué parte de la figura ilustra la idea de un registro de entradaparalela salida serie?Res. parte c.

Un bus de datos, como el utilizado en una microcomputadora, forma un camino bidireccionalpara transmitir datos (paralelo, serie).Res. paralelo.

Acudir a la Figura 13.11. Todos los dispositivos interconectados con un bus de datos debenutilizar «buffers» que tengan salidas (tres estados, «totem-pole»),Res. tres estados.

Las letras PLD significan cuando se trata con lógica programable.Res. dispositivo lógico programable.

Acudir a la Figura 13.15a. Este PLA se (activaría, programaría) quemando los fusiblesseleccionados.Res. programaría.



13.92. Acudir a la Figura 13.17. Un sistema de notación abreviada, a veces denominado diagramade (fusibles, Karnaugh), se utiliza para documentar la programación de este PLA.Res. fusibles.

13.93. Acudir a la Figura 13.18. Esto es un diagrama de fusibles para un (FPLA, PAL).Res. FPLA (array lógico de campo programable).

13.94. Acudir a la Figura 13.20. Un dispositivo lógico programable con un número de serie PAL16L8tiene (número) entradas, (número) salidas. Las salidas son activas en el nivel__ (ALTO, BAJO).Res. 16,8, BAJO.

13.95. El 74HC85 es un CI comparador de 4 bits de .Res. magnitud.

13.96. Acudir a la Figura 13.26. ¿Qué LED de color está luciendo durante el período de tiempo t6?Res. rojo (la salida A > Baut va al nivel ALTO).

13.97. Acudir a la Figura 13.26. Durante el período de tiempo t7, el LED de (color) luceporque la salida va al nivel ALTO.Res. verde, A = Baut.

13.98. Cuando los CI 74HC85 se conectan juntos para formar comparadores de magnitud de 8, 12,16 bits, se dice que están (conectados en cascada, multiplicados).Res. conectados en cascada (véase Figura 13.23).

13.99. Acudir a la Figura 13.24. Si el contador 74HC393 se detiene en 11012 y la respuesta del jugadores O 1112, entonces lucirá el LED (color), lo que significa que la respuesta es _(correcta, demasiado alta, demasiado baja).Res. amarillo, demasiado baja.

13.100. Acudir a la Figura 13.25. Si la preinicialización de temperatura es 000110002 (en la entra-da A) y la señal de temperatura del horno es 000110112 (en la entrada B), entonces se activala línea de realimentación de (disminución, aumento) de temperatura.Res. disminución.

13.101. Una onda (seno, cuadrada) se dice que tiene tiempos de subida y bajada rápidos.Res. cuadrada.

13.102. El (umbral, tiempo) de conmutación es la tensión de entrada a la cual las salidas deun inversor cambian a su nuevo estado.Res. umbral.

13.103. Cada entrada de un dispositivo disparador Schmitt tiene (acoplamiento ac, histéresis)que incrementa la inmunidad al ruido y transforma una señal de entrada que cambialentamente en una salida que cambia rápidamente.Res. histéresis.

13.104. Los dispositivos disparadores de Schmitt comúnmente se utilizan para (acondicionar,multiplexar) señales.Res. acondicionar.

ACIA,AcurmAlgebn

boAlmacr

masimasi

ALTOAmp eAmplif

de SI

openAnodoArsenuASCII,Asíncrt

29

BAJOBCD (BCDICBinaricBISYNBit (di:

de pde si

Buffer,Bus de

36de d

Byte, :

CalculsCalentéCaractr


13.92. Acudir a la Figura 13.17. Un sistema de notación abreviada, a veces denominado diagrama de ___ (fusibles, Karnaugh), se utiliza para documentar la programación de este PLA. Res. fusibles.

13.93. Acudir a la Figura 13.18. Esto es un diagrama de fusibles para un ___ (FPLA, PAL). Res. FPLA (array lógico de campo programable).

13.94. Acudir a la Figura 13.20. Un dispositivo lógico programable con un número de serie PAL16L8 tiene ___ (número) entradas, ___ (número) salidas. Las salidas son activas en el nivel __ (ALTO, BAJO). Res. 16,8, BAJO.

13.95. El 74HC85 es un CI comparador de 4 bits de ___ . Res. magnitud.

13.96. Acudir a la Figura 13.26. ¿Qué LED de color está luciendo durante el período de tiempo t6? Res. rojo (la salida A > Bout va al nivel ALTO).

13.97. Acudir a la Figura 13.26. Durante el período de tiempo t7, el LED de ___ (color) luce porque la salida ___ va al nivel ALTO. Res. verde, A = Bout'

13.98. Cuando los CI 74HC85 se conectan juntos para formar comparadores de magnitud de 8, 12, 16 bits, se dice que están ___ (conectados en cascada, multiplicados). Res. conectados en cascada (véase Figura 13.23).

13.99. Acudir a la Figura 13.24. Si el contador 74HC393 se detiene en 1101 2 y la respuesta del jugador es 011 h, entonces lucirá el LED ___ (color), lo que significa que la respuesta es __ _ (correcta, demasiado alta, demasiado baja). Res. amarillo, demasiado baja.

13.100. Acudir a la Figura 13.25. Si la preinicialización de temperatura es 000110002 (en la entrada A) y la señal de temperatura del horno es 00011011 2 (en la entrada B), entonces se activa la línea de realimentación de ___ (disminución, aumento) de temperatura. Res. disminución.

13.101. Una onda ___ (seno, cuadrada) se dice que tiene tiempos de subida y bajada rápidos. Res. cuadrada.

13.102. El _ __ (umbral, tiempo) de conmutación es la tensión de entrada a la cual las salidas de un inversor cambian a su nuevo estado. Res. umbral.

13.103. Cada entrada de un dispositivo disparador Schmitt tiene ___ (acoplamiento ac, histéresis) que incrementa la inmunidad al ruido y transforma una señal de entrada que cambia lentamente en una salida que cambia rápidamente. Res. histéresis.

13.104. Los dispositivos disparadores de Schmitt comúnmente se utilizan para ___ (acondicionar, multiplexar) señales. Res. acondicionar.


grama

).

16L8l nivel INDICE

r) luce

ACIA, 370-371Acumuladores de cuenta, 285-287Algebra booleana (véase Leyes del álgebra

booleana)Almacenamiento:

masivo (memoria), 341-347masivo magnético, 317, 341-347

ALTO lógico, 118-120, 122-123, 154, 388Amp op (véase Amplificador operacional)Amplificador:

de suma, 149-150, 152-153operacional, 149, 153, 157

Anodo, 168, 179-180, 182, 190Arsenuro de galio (GaAs), 327, 350ASCII, 27-31, 369-371Asíncrono, 233, 237, 243-244, 256, 262-263,

298, 301-303

8, 12,

ugador

entra-activa

s.

BAJO lógico, 118-120, 122-123, 155, 388BCD (véase Decimal Codificado Binario)BCDIC, 29Binarios, 230BISYNC, 370Bit (dígito binario), 1, 5, 16

de paridad, 369de signo, 11-15, 229

Buffer, tres estados, 364-369, 392Bus de datos, 153, 321, 326, 364-365, 368-

369, 371, 392-393de direcciones, 323

Byte, 323

idas de

téresis)cambia

icionar, Calculadora, 131, 158, 186Calentador (véase Filamento)Características del reloj, 251

Carga:en andanada (broadside), 306-307, 315serie (véase Registros de desplazamiento)

Cátodo, 168, 179-185Celda de memoria, 231Cerrojo, 144, 230-231, 363-369

RS (véase Flip-flop RS)CI (véase Circuitos integrados)

CI de grado militar, 125, 128CI MOS:

RAM estática 2114, 321-326CI NMOS, 118, 134, 321, 329-330CI PMOS, 118, 327CI temporizador (555), 249-253, 358, 385-

386Ciclo de trabajo, 173Circuitos integrados CMOS:

CI buffer invertido 4049, 134-137, 251CI buffer no invertido 4050, 134-138CI cerrojo de 8 bits 4724, 241CI codificador 74HC147, 161CI comparador en magnitud 74HC85, 382-

387, 394CI contador binario de siete etapas 4024,

130CI contador de 4 bits 74HC393, 278-281,

292, 385-386, 394CI contador Década 40192, 130CI contador Década 74C 192, 130CI contador reversible de 4 bits 74HC193,

278-284, 292-294CI conversor A/D de 8 bits ADC0804, 149-

154, 157CI decodificador BCD a decimal 4028, 163CI decodificador BCD a decimal 74C42, 163CI decodificador BCD a decimal 74HC42,

163

395

INDICE

ACIA, 370-371 Acumuladores de cuenta, 285-287 Algebra booleana (véase Leyes del álgebra

booleana) Almacenamiento:

masivo (memoria), 341-347 masivo magnético, 317, 341-347

ALTO lógico, 118-120, 122-123, 154, 388 Amp op (véase Amplificador operacional) Amplificador:

de suma, 149-150, 152-1 53 operacional, 149, 153, 157

Anodo, 168, 179-180, 182, 190 Arsenuro de galio (GaAs), 327, 350 ASCII, 27-31 , 369-371 Asíncrono, 233, 237, 243-244, 256, 262-263,

298, 301-303

BAJO lógico, 118-120, 122-123, 155, 388 BCD (véase Decimal Codificado Binario) BCmC, 29 Binarios, 230 BISYNC, 370 Bit (dígito binario), 1, 5, 16

de paridad, 369 de signo, 11 -1 5, 229

Buffer, tres estados, 364-369, 392 Bus de datos, 153, 321 , 326, 364-365, 368-

369, 371 , 392-393 de direcciones, 323

Byte, 323

Calculadora, 131 , 158, 186 Calentador (véase Filamento) Características del reloj , 251

Carga: en andanada (broadside), 306-307, 315 serie (véase Registros de desplazamiento)

Cátodo, 168, 179-185 Celda de memoria, 231 Cerrojo, 144, 230-231 , 363-369

RS (véase Flip-flop RS) CI (véase Circuitos integrados)

CI de grado militar, 125, 128 CI MOS:

RAM estática 2114, 321-326 CI NMOS, 118, 134, 321 , 329-330 CI PMOS, 118, 327 CI temporizador (555), 249-253, 358, 385-

386 Ciclo de trabajo, 173 Circuitos integrados CMOS:

CI buffer invertido 4049, 134-137, 251 CI buffer no invertido 4050, 134-138 CI cerrojo de 8 bits 4724, 241 CI codificador 74HC147, 161 CI comparador en magnitud 74HC85, 382-

387, 394 CI contador binario de siete etapas 4024,

130 CI contador de 4 bits 74HC393, 278-281 ,

292, 385-386, 394 CI contador Década 40192, 130 CI contador Década 74C 1 92, 130 CI contador reversible de 4 bits 74HC193,

278-284, 292-294 CI conversor A/D de 8 bits ADC0804, 149-

154, 157 CI decodificador BCD a decimal 4028, 163 CI decodificador BCD a decimal 74C42, 163 CI decodificador BCD a decimal 74HC42,

163

395


396 INDICE

CI decodificador BCD a siete segmentos4511, 170, 183-185, 191

CI decodificador BCD a siete segmentos4543, 170, 175-179

CI decodificador BCD a siete segmentos74C48, 170

CI decodificador BCD a siete segmentos74HC4511, 170

CI. decodificador BCD a siete segmentos74HC4543, 170, 175-179

CI EPROM de 32 K 2732A, 334, 340CI flip-flop D 40175, 24-27CI flip-flop JK 74C76, 241CI inversor disparador Schmitt, 74HC14,

390CI no inversor 74HCT34, 134-135CI NVSRAM STKIOC68, 337-341, 351CI puerta AND 74C08, 48, 53, 155CI puerta NAND 74COO, 69CI puerta NAND de cuatro entradas 4012,

69CI puerta NAND disparador Schmitt 4093,

390CI puerta NOR 74HC02, 69, 121CI puerta NOR de cuatro entradas 4002,

69, 132CI puerta OR 74C32, 48CI puerta OR de dos entradas 74HC32, 131CI puerta XOR 4030, 69CI puerta XOR 74C86, 69CI registro de desplazamiento 4014, 309CI registro de desplazamiento de 4 bits

4035, 309CI registro de desplazamiento de 8 bits

4034, 309CI registro de desplazamiento de 64 etapas

4031, 309CI seis inversores 74C04, 48CI seis inversores 74HC04, 120inversor disparador Schmitt 40106, 390puerta NAND de ocho entradas 74C30, 69

Circuitos integrados TTL:CI buffer de tres estados 74125, 364-369,

392CI buffer invertido 7406/7416, 136-141CI buffer OC 7407/7417, 136CI cerrojo de 4 bits 7475, 241, 363-364,

366-368, 392CI codificador 74147, 159-162CI codificador 74148, 186CI contador de 4 bits 7493, 276-278, 285-

287, 292

CI contador reversible 74192, 272-277, 358CI de registros de desplazamiento de 8 bits

74164/74165, 307CI decodificador 7442, 162-166, 326-328CI decodificador 7443, 187-188CI decodificador/controlador 7447A, 168-172,

358CI demultiplexor 74LS154, 360-363, 392CI flip-flop D 7474, 237-239, 241CI flip-flop JK 7476, 241-242, 243-248CI flip-flop JK 74ALS76, 128CI inversor 7404, 47, 126, 360, 388-390CI inversor disparador Schmitt 7414, 388-

390CI multiplexor 74157, 358-360CI multiplexor/selector de datos 74150, 354-

356, 391CI multivibrador de un disparo 74121, 253-

255CI puerta AND 7408, 45-47, 127CI puerta NAND 7400, 68-70, 76, 155CI puerta NAND 7403, 144, 156CI puerta NAND 7410, 68-69, 76CI puerta OR 7432, 46-49CI RAM 74F189, 319-325, 350CI registro de desplazamiento de 4 bits

7494, 307CI registro de desplazamiento de 4 bits

74LS395A, 307CI registro de desplazamiento de 5 bits

7496, 307CI registro de desplazamiento universal

74194, 305-309, 314CI sumador de 4 bits 7483, 204-205, 209,

217, 221, 227serie 5400, 125, 128

Circuitos lógicos:combinacionales, 79, 115, 192, 230, 256,

289, 377secuenciales, 230, 241, 260, 263, 289, 297,

379Circulito inversor, 40, 54-57CMOS, 48, 118-123, 128-133, 154Codificador, 18, 29, 159-162, 186

BCD a siete segmentos, 166-172, 175-179Código:

decimal a BCD, 159-162de exceso 3 (véase Código XS3)de Gray, 22-27, 31, 326-328, 331de Hollerith, 29-30de intercambio Extendido Binario Codificado

Decimal (véase EBCDlC)

SelectrXS3, :

Códigos:aífanuibinaricbinaricdecima

BC[BC[BC[

ComparaComplen

a 1, 2ComputaConmuta

281Consume

155Contador

de anidigital

Contador4 bitsasínercBCD 1

earaetecascad:como

294décadadeseen.deseen.mod-Z,rnod-J,mod-S,mod-ó.mod-S.mod-9.mod-l:mod-Imod-Iiparalelrizado,rizadosíneror

Conversi.BCD,BCD,BCD"binariobinario

331

396 INDICE

Cl decodificador BCD a siete segmentos 4511, 170, 183-185, 191

Cl decodificador BCD a siete segmentos 4543, 170, 175-179

Cl decodificador BCD a siete segmentos 74C48, 170

Cl decodificador BCD a siete segmentos 74HC4511 , 170

Cl . decodificador BCD a siete segmentos 74HC4543, 170, 175-179

Cl EPROM de 32 K 2732A, 334, 340 Cl flip-flop D 40175 , 24-27 Cl flip-flop JK 74C76, 241 Cl inversor disparador Schmitt, 74HC14,

390 Cl no inversor 74HCT34, 134-135 Cl NVSRAM STKIOC68, 337-341, 351 CI puerta AND 74C08, 48, 53, 155 CI puerta NAND 74COO, 69 Cl puerta NAND de cuatro entradas 4012,

69 Cl puerta NAND disparador Schmitt 4093,

390 Cl puerta NOR 74HC02, 69, 121 CI puerta NOR de cuatro entradas 4002,

69, 132 Cl puerta OR 74C32, 48 CI puerta OR de dos entradas 74HC32, 131 CI puerta XOR 4030, 69 Cl puerta XOR 74C86, 69 CI registro de desplazamiento 4014, 309 CI registro de desplazamiento de 4 bits

4035 , 309 Cl registro de desplazamiento de 8 bits

4034, 309 Cl registro de desplazamiento de 64 etapas

4031 , 309 CI seis inversores 74C04, 48 CI seis inversores 74HC04, 120 inversor disparador Schmitt 40106, 390 puerta NAND de ocho entradas 74C30, 69

Circuitos integrados TTL: CI buffer de tres estados 74125, 364-369,

392 Cl buffer invertido 7406/7416, 136-141 Cl buffer OC 740717417, 136 CI cerrojo de 4 bits 7475, 241 , 363-364,

366-368, 392 CI codificador 74147, 159-162 CI codificador 74148, 186 CI contador de 4 bits 7493, 276-278, 285-

287, 292

Cl contador reversible 74192, 272-277, 358 Cl de registros de desplazamiento de 8 bits

74164/74165, 307 CI decodificador 7442, 162-166, 326-328 Cl decodificador 7443, 187-188 Cl decodificador/controlador 7447A, 168-172,

358 CI demultiplexor 74LS154, 360-363, 392 CI flip-flop D 7474, 237-239, 241 CI flip-flop JK 7476, 241 -242, 243-248 CI flip-flop JK 74ALS76, 128 Cl inversor 7404, 47, 126, 360, 388-390 CI inversor disparador Schmitt 7414, 388-

390 CI multiplexor 74157, 358-360 Cl multiplexor/selector de datos 74150, 354-

356, 391 CI multivibrador de un disparo 74121, 253-

255 CI puerta AND 7408, 45-47, 127 CI puerta NAND 7400, 68-70, 76, 155 CI puerta NAND 7403, 144, 156 CI puerta NAND 7410, 68-69, 76 Cl puerta OR 7432, 46-49 Cl RAM 74F189, 319-325, 350 Cl registro de desplazamiento de 4 bits

7494, 307 Cl registro de desplazamiento de 4 bits

74LS395A, 307 CI registro de desplazamiento de 5 bits

7496, 307 Cl registro de desplazamiento universal

74194, 305-309, 314 CI sumador de 4 bits 7483, 204-205, 209,

21 7, 221 , 227 serie 5400, 125, 128

Circuitos lógicos: combinacionales, 79, 115, 192, 230, 256,

289, 377 secuenciales, 230, 241, 260, 263, 289, 297,

379 Circulito inversor, 40, 54-57 CMOS, 48, 118-123, 128-133, 154 Codificador, 18, 29, 159-162, 186

BCD a siete segmentos, 166-172, 175-179 Código:

decimal a BCD, 159-162 de exceso 3 (véase Código XS3) de Gray, 22-27, 31 , 326-328, 331 de Hollerith, 29-30 de intercambio Extendido Binario Codificado

Decimal (véase EBCDIC)


I ,

, 3588 bits

28

68-172,

92

8

90388-

, 354-

, 253-

5

209,

6,

297,

179

ificado

Selectric, 29XS3, 23-24, 26-27, 31

Códigos:alfanuméricos, 27-31binarios con peso, 18-22binarios sin peso, 22-27decimales codificados en binario:

BCD 4221, 21-22, 30BCD 5421, 21-22, 30BCD 8421, 18-22, 30

Comparador de magnitud, 381-388, 394Complemento, 39-41

a 1, 214-215, 216Computadora dedicada, 329Conmutar, 240, 242-243, 260, 266-267, 278,

281Consumo de potencia, 121-122, 127-128, 154-

155Contador:

de anillo, 302digital (véase Contadores)

Contadores:4 bits reversible, 280-285asíncrono, 262BCD reversible, 272-276características de, 260cascada (serie), 273-274, 276como divisor de frecuencia, 262, 284-287,

294década, 268-271, 274-276, 281-284descendente (3 bits), 269-272descendente (4 bits), 290mod-2, 287mod-3, 287mod-5, 288, 291mod-6, 267-268, 271, 282-287mod-8, 263, 272, 292mod-9, 272mod-l O, 269, 273-277, 285-286mod-12, 290mod-16, 260-262, 275-282, 289paralelo, 264-267, 289rizado, 260-264, 267-272, 275-281, 288-289rizado de 5 bits, 288-289síncrono, 266-267, 278-282, 289

Conversión:BCD a binario, 18-19, 22, 30BCD a decimal, 18-19, 22, 30, 159-162BCD a XS3, 23-24, 26-27binario a BCD, 19-22, 30binario a código de Gray, 24-27, 31, 326-

331

INDICE 397

binario a decimal, 1-5, 6, 14, 16binario a hexadecimal, 10, 11, 16código de Gray a binario, 25, 27, 31complemento a 2 a decimal, 13-15, 17decimal a BCD, 18-19, 22decimal a binario, 4-6, 16decimal a complemento a 2, 11-13, 15, 17decimal a hexadecimal, 8-11, 16decimal a XS3, 23-24, 26-27, 31hexadecimal a binario, 8-11, 16hexadecimal a decimal, 7-8, 10-11XS3 a decimal, 24, 26-27, 31

Conversor:A/D, 131, 148-154, 157, 385-386A/D de aproximaciones sucesivas, 150, 157analógico-digital (véase Conversor A/D)D/A, 131, 148-149, 152-153, 157decimal a código Gray, 326-328, 349

Conversor digital analógico (véase ConversorD/A)

Corriente de:absorción, 120, 123-124, 170fuente, 121, 123-124

CPU (unidad central de procesamiento), 158

Decodificador, 18, 30, 79, 115, 158, 162-174,186, 326-328, 360-363, 376, 392

Decodificador/controlador:BCD a decimal, 162-166BCD a siete segmentos, 166-172, 284-286

Decodificadores/controladores de visualizadoresLCD, 131

Diagrama de fusibles, 374-375, 381Diagramas de formas de ondas:

definir términos, 245para contador de rizado mod-6, 268para contador de rizado mod-16, 261para contador década, 274para contador descendente mod-S, 269para contador paralelo mod-S, 266para contador reversible de 4 bits, 2S0para flip-flop disparado por flanco negativo,

245para flip-flop disparado por flanco positivo,

245para tlip-flop JK maestro-esclavo, 246para flip-flop RS con reloj, 234para registro de desplazamiento a la derecha

de carga serie de 4 bits, 296para registro recirculante de carga paralelo

de 4 bits, 301


398 INDICE

Diagramas de Karnaugh:efecto de los irrelevantes en, 104-106, 114-

115minterm de dos variables, 93-94minterm de tres variables, 94-96minterm de cuatro variables, 96-100, 104-

106, 111minterm de cinco variables, 106-109, 116utilización con maxterms, 100-104, 111-112,

114variaciones de agrupaciones, 93-100

Diagramas de tiempo (véase Diagramas deformas de onda)

Diagramas K (véase Diagramas de Karnaugh)Diodo:

cortador, 146-148emisor de luz (LED), 138-141, 156, 170,

188, 357-359, 385, 392Diodos Schottky, 124DIP (véase Encapsulamiento de doble línea)Dirección, 326Disco:

flexible, 317, 341-351magnético-óptico (véase Disco magnético-

óptico escribible)magnético-óptico reescribible, 346-347, 351óptico, 345-347rígido, 317, 345-351

Disparado por nivel, 233, 236, 238Disparar pulsos, 240-242, 244-247, 300Distribuidor de datos (véase Demultiplexor)Doble inversión, 39-40, 67, 86-87DRAM (véase RAM dinámica)DTL (lógica diodo-transistor), 118Duración de ciclo de reloj, 251-252

EBeDIe, 28-29EeL (lógica de emisores acoplados), 118EEPROM (PROM borrable eléctricamente),

333, 334, 349Emisión termoiónica, 179Encapsulamiento de doble línea, 45, 249, 252,

333Enlaces de fusibles, 372-381Entradas:

de puertas y salidas invertidas, 62-65flotantes, 127-128, 132-133, 159, 163, 171,

276EPROM (PROM borrable), 333, 334, 339-340,

349-350

Expresión booleana en:maxterms, 81-85,100-104,110,111,114minterms, 78-81, 93-100, 104-115, 355, 372-

379Expresiones booleanas:

de tabla de verdad (maxterm), 81-85de tabla de verdad (minterm), 42-45, 78-81para función AND, 32-34para función NAND, 54-56, 70para función NOR, 57-58, 71para función NOT, 39-41para función OR, 36-38para función XNOR, 61-62, 73para función XOR, 58-61, 72para patrón de puertas AND-OR, 41-45para patrón de puertas OR-AND, 81-85.simplificación de, 93-116

Fan-out, 121-122, 154Filamento (Visualizador VF), 180-182, 190Firmware, 330, 349Ranco de disparo, 238-239, 241, 245, 247,

257, 281, 298, 307, 309-311Flip-flop:

D, 236-239, 257-258, 295-299, 310de conmutación, 241, 258de datos (véase Flip-flop D)de retardo (véase Flip-flop D)JK, 239-247, 258, 268-271, 300-304JK maestro-esclavo, 241, 246-248, 258RS, 156, 230-232, 256-257RS con reloj, 233-238, 257T (véase Flip-flop de conmutación)

Ruido nemático (LeD), 172, 174, 189FPLA (array lógico programab1e de campo),

377, 380, 394Frecuencia en baudios, 370

Generador de tonos, 131

Histéresis, 389, 394HTL (lógica de alto umbral), 118-120

IGFET, 117I1L (lógica de inyección integrada), 118Inmunidad al ruido de el, 119, 123, 128, 133Interconexión:

el con conmutadores, 141-145

p.

CICICOI

COI

1mIntenInver

Juegc

LCC,LCD

deefeI

LectuLeyes

funfunfuntea

LógicNA• NC

LSBLSI (

MareMem

borbuldedenovol

Metal(

MicrcMicrcModeModc

bufCICIconcondenflip


1,1455, 372-

, 78-81

-45-85.

190

247,

8

po),

28, 133

CI con dispositivos de salida, 145-148CI TTL y CMOS, 133-141conversión A/D, 148-154conversión D/A, 148-154impresoras, 370

Interrupción (microprocesador), 151, 153-154Inversor (véase Puerta NOT)

Juego de adivinar el número, 381-385, 394

LCC, 323LCD:

de dispersión dinámica, 174efecto campo (véase Visualizador de cristal

líquido)Lectura no destructiva, 319Leyes de álgebra booleana:

función AND, 34-35función NOT, 39-40función OR, 37-38teoremas de De Morgan, 85-87, 111

Lógica:NAND, 66-68, 70-71, 75, 87-90NOR, 90-93

LSB (bit menos significativo), 1LSI (gran escala de integración), 117-118, 131

Marcas de CI, 125-127Memoria, 230, 260, 295, 317-351

borrador, 237buffer, 363de lectura/escritura, 318, 350de sólo lectura (véase ROM)no volátil, 317, 326, 331, 337, 350volátil, 317, 323, 337, 350

Metal óxido semiconductor complementario(véase CMOS)

Microcontrolador, 131Microprocesador, 131, 217, 364-365, 368Modem, 131, 370Modo de operación/tabla de verdad:

buffer de tres estados 74125, 366CI cerrojo de 4 bits 7475, 364CI contador de 4 bits 7493, 275comparador de magnitud 74HC85, 382contador reversible 74HC193, 280demultiplexor 74LS154, 361flip-flop D, 237

INDICE

flip-flop JK, 240-241flip-flop RS con reloj, 233flip-flop RS, 231RAM 74F189, 320registro de desplazamiento 74194 306registro de desplazamiento 74HC164,31O

Módulo contador, 260MOSFET, 129, 132Motor (eléctrico), 146-148MSB (bit más significativo), 2MSI (media escala de integración), 117-118,

131-132, 154Multiplexación de visualizadores 357-360Multiplexor,'352-356, 390-392 '

visualizador, 181, 190, 391Multivibrador:

astable (reloj), 149-152, 157, 175-179,230,249-252, 259, 357-359, 385-386

autónomo (véase Multivibrador astable)biestable (flip-flop), 230, 249, 252, 259de un disparo (véase Multivibrador

monoestable)monoestable, 230, 249, 251-252, 259

MUX (véase Multiplexor)

Negar, 39-41Nivel activo:

ALTO, 142-143, 185, 235, 281BAJO, 40, 141-143, 163, 168, 185, 230-231,

298, 309Niveles de tensión TTL, 118-120, 122, 154NOVRAM (véase NVRAM)Números

binarios, 1, 5-7, 15-17, 18con signo (sumar y restar), 217-224, 229en base 2 (véase Números binarios)en base 8 (véase Números octales)en base 10 (véase Sistema de numeración

decimal)en base 16 (véase Números hexadecimales)en complemento a 2, 11-15, 17,213-223,

229hexadecimales, 1, 7-11, 16-17octales, 1, 16

NVRAM, 317, 337-341, 348, 351NVSRAM (véase NVRAM)

Oscilador, 251-252controlado de cristal, 251-252, 259

399CI con dispositivos de salida, 145-148 CI TTL y CMOS, 133-141 conversión A/D, 148-1 54 conversión D/A, 148-154 impresoras, 370

Interrupción (microprocesador), 151 , 153-154 Inversor (véase Puerta NOT)

Juego de adivinar el número, 381-385, 394

LCC, 323 LCD:

de dispersión dinámica, 174 efecto campo (véase Visualizador de cristal

líquido) Lectura no destructiva, 319 Leyes de álgebra booleana:

función AND, 34-35 función NOT, 39-40 función OR, 37-38 teoremas de De Morgan, 85-87, 111

Lógica: NAND, 66-68, 70-71, 75, 87-90 NOR, 90-93

LSB (bit menos significativo), 1 LSI (gran escala de integración), 117-1 18, 131

Marcas de CI, 125-127 Memoria, 230, 260, 295, 317-351

borrador, 237 buffer, 363 de lectura/escritura, 318, 350 de sólo lectura (véase ROM) no volátil, 317, 326, 331 , 337, 350 volátil, 317, 323, 337, 350

Metal óxido semiconductor complementario (véase CMOS)

Microcontrolador, 131 Microprocesador, 131 , 217, 364-365, 368 Modem, 131, 370 Modo de operación/tabla de verdad:

buffer de tres estados 74125, 366 CI cerroj'o de 4 bits 7475, 364 CI contador de 4 bits 7493, 275 comparador de magnitud 74HC85, 382 contador reversible 74HC193, 280 demultiplexor 74LS154, 361 flip-flop D, 237

flip-flop JK, 240-241 flip-flop RS con reloj, 233 flip-flop RS, 231 RAM 74F189, 320

INDICE 399

registro de desplazamiento 74194, 306 registro de desplazamiento 74 H C 164, 310

Módulo contador, 260 MOSFET, 129, 132 Motor (eléctrico), 146-148 MSB (bit más significativo), 2 MSI (media escala de integración), 117-118,

131-132, 154 Multiplexación de visualizadores 357-360 Multiplexor, ' 352-356, 390-392 '

visualizador, 181, 190, 391 Multivibrador:

astable (reloj), 149-152, 157, 175-179, 230, 249-252, 259, 357-359, 385-386

autónomo (véase Multivibrador astable) biestable (flip-flop), 230, 249, 252, 259 de un disparo (véase Multivibrador

monoestable) monoestable, 230, 249, 251-252, 259

MUX (véase Multiplexor)

Negar, 39-41 Nivel activo:

ALTO, 142-143, 185, 235 , 281 BAJO, 40, 141-143, 163, 168, 185, 230-231 ,

298, 309 Niveles de tensión TTL, 118-120, 122, 154 NOVRAM (véase NVRAM) Números

binarios, 1, 5-7, 15-17, 18 con signo (sumar y restar), 217-224, 229 en base 2 (véase Números binarios) en base 8 (véase Números octales) en base 10 (véase Sistema de numeración

decimal) en base 16 (véase Números hexadecimales) en complemento a 2, 11-15, 17, 213-223,

229 hexadecimales, 1, 7-11 , 16-17 octales, 1 , 16

NVRAM, 317, 337-341 , 348, 351 NVSRAM (véase NVRAM)

Oscilador, 251-252 controlado de cristal, 251-252, 259


~~-------------------------------------------------------------------------------------~F~--------

400 INDICE

PAL (véase PLA)Palabra (binaria), 318, 319Patrón de puertas:

AND-OR, 41-45, SI-53, 66-68, 75, 79-81,87-90, 372, 380

NAND-NAND, 66-68, 75, 87-90, 112NOR-NOR, 90-93, 113OR-AND, 83-85, 90-93, 110, 113

PIA (adaptador periférico de interfaces), 392Pista, 342-343, 347PLA (arrays lógicos programables), 79, 115,

372-381, 393-394Placa (visualizador VF), 179-185, 190-191PLCC, 329PLD (véase PLA)Precauciones:

de manejo (CMOS), 132-133de manejo (discos flexibles), 343, 347Producto de sumas (véase Expresión booleana

de maxterms)PROM (memoria programable de sólo lectura),

79, 115, 131, 333-341, 349-350, 372-381borrable UV (véase EPROM)flash, 334-335, 351

Puerta:AND, 32-36, 45-47, SO, 52, 62-63, 65, 372-

381NAND, 54-56, 62-72, 75-76, 87-90, 124,

231-233NOR, 57-58, 62-63, 77NOR exclusiva, 61-62, 73NOT, 39-41, 46-48, 62-65OR, 36-39, 47-53, 62, 64-65, 369-370OR exclusiva, 58-60, 72, 77, 215, 218, 221-

222, 229universal, SS, 66-68, 87-93

Quemador de PROM, 333, 337, 350

Raíz, 1RAM (memoria de acceso aleatorio), 131, 317-

326, 348dinámica, 321estática, 321, 325, 337-341, 348-350no volátil (véase NVRAM)

Realimentación, 300, 384-386Rebote del conmutador, 142-143, 145, 156Recircular, 300, 304, 314Registro (véase Registros de desplazamiento)

microprocesador, 11-14

Registros de desplazamiento:características de, 295, 315-316desplazamiento a la derecha carga paralelo

de 3 bits, 303-304, 314desplazamiento a la derecha carga serie de

3 bits, 295-300, 314desplazamiento a la derecha carga serie de

4 bits, 295-300desplazamiento a la derecha carga serie de

S bits, 312entrada serie salida paralelo de 8 bits, 309-

312registro de desplazamiento recirculante de

carga en paralelo, 300-302tipos, 295universal, 305

Rejilla de control (tubo VF), 179-185, 190Relé, 146-148, 156Reloj (véase Multivibrador astable)

digital, 263, 284-288Resistor de:

«pull-down», 142-145«pull-up», 126, 128, 134, 140, 156

Resolución:de conversor A/D, 149, 153, 157de conversor D/A, 149

Resta:binaria, 197-202, 212-217, 224-227en complemento a 2, 217-223, 229utilizando sumadores, 209-212

Restador:completo, 198-202, 204-205, 224-227paralelo, 202-207, 212-223, 226-229

Retardo de propagación (velocidad del CI),120, 122, 127, 130-131, 133, 154, 268,271, 362

ROM (memoria de sólo lectura), 79, 115, 317,323, 326-333, 348

de campo programable (véase PROM)de diodos, 326-328, 327-332, 334-335, 349de máscaras programables, 326, 329-331,

333, 349RTL (lógica de resistencia-transistor), 118

Salida:«totem-pole», 125-126, 128tres estados, 126, 153, 321, 326, 330, 393

Salidas TTL en colector abierto, 126, 128,134-136, 140, 143-144

SDLC, 370Sector, 342-343, 347

••SelecSemi!Semi:Símb

lllVpUfpUfpUfpUfpUfpUfputputputput

Síncn2

Sistenbaso

3dede

SoftwSolemSoluci

• de.de 1

JSRA1SSI (I

1Subfai

bajaFMScluSch,Sch,

1Schi

1TTI

Suma:binade I

men e

Sumadcom

22paraserie

Sumad


de

de

de

309-

de

o

I),68,

, 317,

3491,

3938,

Selector de datos, 79, 115, 352-356, 391Semirrestador, 198-202, 204, 225-227Semisumador, 193-196, 203, 205-206, 224-225Símbolos lógicos:

inversor disparador Schmitt, 389puerta AND, 32-36, 50puerta NAND, 54-56, 71, 85puerta NAND (alternativa), 62-63, 85, 87-90puerta NOR, 57, 71, 85, 90-93puerta NOR (alternativa), 62-63, 85puerta NOT, 39-40puerta NOT (alternativa), 39-40puerta OR, 36-39, 50puerta XNOR, 61-62, 73puerta XOR, 58-61, 72, 175, 189

Síncrono, 233, 235, 237, 243, 256, 266-267,289, 313

Sistema:basado en microprocesador, 11, 153, 251,

321, 330, 364-365, 392de control de temperatura, 385-387, 394de numeración decimal, 1, 5, 16

Software, 330Solenoide, 146-148Soluciones:

de lógica combinacional (PLAs), 372-381de lógica combinacional (selector de datos),

355-356, 391SRAM (véase RAM estática)SSI (pequeña-escala de integración), 117-118,

131-132Subfamilias TTL:

baja potencia, 124-128FAST, 319Schottky, 124-127Schottky avanzado, 120, 124-127Schottky avanzado de baja potencia, 124-

127Schottky de baja potencia, 121, 124, 128,

139, 362TTL estándar, 121, 124-127

Suma:binaria, 192-197, 209-212, 219, 224-228de productos (véase Expresión booleana en

minterm)en complemento a 2, 217-223, 229

Sumador:completo, 194-196, 203, 204-213, 217, 224-

225paralelo, 202-212, 218-223, 226-228serie, 202

Sumador/restador, 214-215, 218-219, 222

INDICE 401

Tablas de verdad:el comparador (véase Modo de operación/

tabla de verdad)el contadores (véase Modo de operación/

tabla de verdad)el flip-flops (véase Modo de operación/tabla

de verdad)el RAM (véase Modo de operación/tabla de

verdad)función AND, 32-36función NAND, 54-55, 71función NOR, 57-58, 71función NOT, 39función OR, 36-38, 47-50función XNOR, 51-62, 73función XOR, 58-61, 72

Tamaño de memoria, 321-323, 325, 330-331,348-349

Tecnología:bipolar, 117unipolar, 117MOS, 117-118, 129

Teorema de De Morgan (véase Leyes delálgebra booleana)

Tiempo de:acceso, 321, 326, 350conversión (conversor A/D), 149, 154

Transceptores de bus, 366, 392Transmisión:

de datos, 369-371de datos en serie, 369-371, 393paralela de datos, 369-371, 393

TTL (lógica transistor-transistor), 46, 49Tubo de vacío triodo, 179-180

UART, 116, 370-371, 393ULSI (ultra alta-escala de integración), 118Umbral de conmutación, 388-390, 394USART, 370-371

Velocidad de CI (véase Retardo depropagación)

Visualizador:de cristal líquido (LeD), 167, 172-179, 188-

189de siete segmentos:

cristal líquido (LeD), 167, 172-179, 189descarga de gas, 167diodo emisor de luz (LED), 167-172fluorescente (VF), 168, 179-185, 190

Selector de datos, 79, 115, 352-356, 391 Semirrestador, 198-202, 204, 225-227 Semisumador, 193-196, 203, 205-206, 224-225 Símbolos lógicos:

inversor disparador Schmitt, 389 puerta ANO, 32-36, 50 puerta NANO, 54-56, 71 , 85 puerta NANO (alternativa), 62-63, 85, 87-90 puerta NOR, 57, 71 , 85, 90-93 puerta NOR (alternativa), 62-63, 85 puerta NOT, 39-40 puerta NOT (alternativa), 39-40 puerta OR, 36-39, 50 puerta XNOR, 61-62, 73 puerta XOR, 58-61, 72, 175, 189

Síncrono, 233, 235, 237, 243, 256, 266-267, 289, 313

Sistema: basado en microprocesador, 11 , 153, 251 ,

321 , 330, 364-365, 392 de control de temperatura, 385-387, 394 de numeración decimal, 1, 5, 16

Software, 330 Solenoide, 146-148 Soluciones:

de lógica combinacional (PLAs), 372-381 de lógica combinacional (selector de datos),

355-356, 391 SRAM (véase RAM estática) SSI (pequeña-escala de integración), 117-118,

131-132 Subfamilias TTL:

baja potencia, 124-128 FAST, 319 Schottky, 124-127 Schottky avanzado, 120, 124-1 27 Schottky avanzado de baja potencia, 124-

127 Schottky de baja potencia, 121, 124, 128,

139, 362 TTL estándar, 121, 124-127

Suma: binaria, 192-197, 209-212, 219, 224-228 de productos (véase Expresión booleana en

minterm) en complemento a 2, 217-223, 229

Sumador: completo, 194-196, 203, 204-213, 217, 224-

225 paralelo, 202-212, 218-223, 226-228 serie, 202

Sumador/restador, 214-215, 218-219, 222

INDICE 401

Tablas de verdad: el comparador (véase Modo de operación/

tabla de verdad) el contadores (véase Modo de operación/

tabla de verdad) el flip-flops (véase Modo de operación/tabla

de verdad) el RAM (véase Modo de operación/tabla de

verdad) función ANO, 32-36 función NANO, 54-55, 71 función NOR, 57-58, 71 función NOT, 39 función OR, 36-38, 47-50 función XNOR, 51-62, 73 función XOR, 58-61 , 72

Tamaño de memoria, 321-323, 325, 330-331, 348-349

Tecnología: bipolar, 117 unipolar, 117 MOS, 117-118, 129

Teorema de Oe Morgan (véase Leyes del álgebra booleana)

Tiempo de: acceso, 321 , 326, 350 conversión (conversor A/O), 149, 154

Transceptores de bus, 366, 392 Transmisión:

de datos, 369-371 de datos en serie, 369-371, 393 paralela de datos, 369-371 , 393

TTL (lógica transistor-transistor), 46, 49 Tubo de vacío triodo, 179-180

UART, 116, 370-371 , 393 ULSI (ultra alta-escala de integración), 118 Umbral de conmutación, 388-390, 394 USART, 370-371

Velocidad de el (véase Retardo de propagación)

Visualizador: de cristal líquido (LeO), 167, 172-179, 188-

189 de siete segmentos:

cristal líquido (LeO), 167, 172-179, 189 descarga de gas, 167 diodo emisor de luz (LEO), 167-172 fluorescente (VF), 168, 179-185, 190


------------------------------------------------------~~====--=--==-~f·--=••••-=402 INDICE

identificación de segmentos, 166-168, 175-178, 183

incandescente, 167fluorescente (véase Visualizador fluorescente

de vacío)fluorescente de vacío, 168, 179-185, 190-191

VLSI (muy alta-escala de integración), 117-118,131

Voltímetro digital, 152, 157

Winchester (disco rígido), 345, 350

XNOR (véase Puerta NOR exclusiva)XOR (véase Puerta OR exclusiva)

Zumbador, 145, 148

••402 INDICE

identificación de segmentos, 166-168, 175-178, 183

incandescente, 167 fluorescente (véase Visualizador fluorescente

de vacío) fluorescente de vacío, 168, 179-185, 190-191

VLSI (muy alta-escala de integración), 117-118, 131

Voltímetro digital, 152, 157

Winchester (disco rígido), 345, 350

XNOR (véase Puerta NOR exclusiva) XOR (véase Puerta OR exclusiva)

Zumbador, 145, 148


__~~ ~ ~~~ mmmm===-==~p~_••••=-•••••

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Cada capítulo está estructurado de la siguientemanera:

• Teoría: resumen de las definiciones, principiosy teoremas pertinentes, que sirve al estudiantecomo repaso.

• Problemas resueltos: completamente desarro-llados, y en grado creciente de dificultad.

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