microelectronica aplicada

Congreso de

Microelectrnica Aplicada 20105 al 7 de julio - San Justo, Pcia. Bs. As.

Departamento de Ingeniera e Investigaciones Tecnolgicas

Universidad Nacional de La Matanza

LIBRO DE RESMENES

Libro de resmenes

Primer Congreso de Microelectrnica Aplicada 2010

5 al 7 de julio de 2010 - San Justo, Provincia de Buenos Aires

Organizado por Departamento de Ingeniera e Investigaciones Tecnolgicas

Universidad Nacional de La Matanza (UNLaM)y

Direccin de Electrnica Universidad Tecnolgica Nacional, Facultad Regional Haedo (UTN-FRH)

Libro de resmenesPrimer Congreso de Microelectrnica Aplicada 2010

Editor de contenido: Diego J. BrengiEditor de formato: Ana Busto Marolt

Copyright 2010. Universidad Nacional de La MatanzaCopyright 2010. Universidad Tecnolgica Nacional, Facultad Regional Haedo.Se otorga permiso para copiar y redistribuir este libro de resmenes, siempre que se mantengan los mensajes de copyright y autora.

PREFACIO

Esta publicacin contiene los resmenes extendidos presentados en la

Primera Edicin del Congreso de la Microelectrnica Aplicada que organizado

por el Departamento de Ingeniera e Investigaciones Tecnolgicas de la

Universidad Nacional de la Matanza (UNLaM) y la Direccin de la Carrera de

Ingeniera Electrnica de la Universidad Tecnolgica Nacional Regional Haedo

se realiz en la sede de la UNLaM , en San Justo, Pcia. de Bs. As, entre el 5 y

7 de julio del 2010 (Ao del Bicentenario).

Este Congreso se realiz teniendo en cuenta que:

La micro y nanoelectrnica y sus aplicaciones son la base de las llamadas

Tecnologas de la Informacin y las Comunicaciones (TICs), y en ese marco

representan uno de los paradigmas del actual desarrollo econmico y social

constituyndose en elementos claves en la mayora de las innovaciones de la

sociedad.

Su importante valor estratgico para las naciones hace necesario el

desarrollo de capacidades cientfico tecnolgicas propias, que requieren de

un sector industrial nacional innovador y altamente competitivo y de

recursos humanos altamente calificados .

Con la intencin de contribuir al logro de estos objetivos el Congreso de

Microelectrnica Aplicada pretende:

Conformar un foro de intercambio de experiencias entre profesionales

y estudiantes de todas las universidades.

Transmitir a la sociedad, los logros y resultados obtenidos, en las

actividades de investigacin y desarrollo dedicadas a las aplicaciones

de la micro y nanoelectrnica.

Incrementar la cooperacin entre los grupos industriales y acadmicos

de la Argentina y Latinoamrica con las actividades en el campo de las

Aplicaciones de la Micro y Nanoelectrnica.

En nombre del Comit Organizador deseo expresar mi agradecimiento

A quienes con sus contribuciones, plasmadas en 28 artculos, 24 psters y 12

conferencias han permitido que esta Primera Edicin del Congreso de

Microelectrnica Aplicada haya tenido tan elevado nivel tcnico.

A los miembros del comit de programa por su dedicacin en las evaluaciones

de los trabajos presentados

A los auspiciantes del evento por la difusin que han hecho del mismo

A los patrocinadores por el apoyo econmico brindado.

A las autoridades de la Universidad Nacional de la Matanza y de la Facultad

Regional Haedo de la UTN, quienes han brindado apoyo econmico, utilizacin

de su infraestructura y de personal docente y no docente para la organizacin

y desarrollo de este evento.

A todos aquellos que de una u otra manera han hecho de este evento un lugar

de encuentro para el intercambio de los avances cientficos y tecnolgicos de

nuestro pas y del exterior.

ING. ANDRS E. DMITRUK Coordinador General

Patrocinadores

Fundacin Argentina de Nanotecnologa (FAN)

Electrocomponentes S.A.

Auspiciantes

Instituto Nacional de tecnologa Industrial (INTI)

Cmara Argentina de Industrias Electrnicas, Electromecnicas,

Luminotcnicas, Telecomunicaciones, Informtica y Control Automtico

(CADIEEL)

Cmara de Industrias Electrnicas, Informticas y de Comunicaciones

del Centro de Argentina (CIIECCA)

Cmara de Empresas Informticas del Litoral (CEIL)

Consejo Profesional de Ingeniera de Telecomunicaciones, Electrnica y

Computacin (COPITEC)

La Seccin Argentina del Instituto de Ingenieros en Electricidad y

Electrnica (IEEE)

Coordinacin General Ing. Andrs Dmitruk (UNLaM)

Comit organizador Ing. Brengi Diego (UNLaM) Ing. Gonzlez Carlos A. (UTN-FRH) Ing. Weinberg Isabel (UNLaM) Ing. Santos Fidel (UTN-FRH)

Comit de programa

Dr. Acosta Nelson (UNCPBA) Ing. Alberto Jorge (FIUBA) Ing. Arrieta Cristian (CITEFA) Ing. Brengi Diego (INTI) Dr. Ricardo Cayssials (UNS) Ing. Dams Alberto (FIUBA) Ing. Dmitruk Andrs (UNLaM) Dra. Fraigi Liliana (INTI) Mgs. Giannetta Hernn (INTI) Ing. Gimnez Jorge (UTN-FRH) Mgs. Gichal Guillermo (UTN-FRBB) Dr. Gwirc Sergio (INTI) Dr. Lamagna Alberto (CONEA) Ing. Lozano Alex (INTI) Ing. Lupi Daniel (FAN) Ing. Malatto Laura (INTI)

Ing. Mariani Amadeo (UTN-FRH) Dr. Mandolesi Pablo (UNS) Ing. Navarro Carlos (UTN-FRBA) Dr. Patio Daniel (UNSJ) Dr. Pedro Julin (UNS) Dr. Quijano Antonio (UNLP) Mgs. Ing. Rosell Jorge (UNLaM) Prof. Schiavon Mara Isabel (UNR) Dr. Sentoni Guillermo (UNLaM) Ing. Szklanny Fernando (UNLaM) Ing. Sinderman Jorge (UNSAM) Dr. Elas Todorovich (UNCPBA) Mgs. Toledo Luis (UCC) Ing. Tropea Salvador (INTI) Ing. Villagarca Wanza

Horacio(UNLP)

Comit de vinculacin con la industria Ing. Barragn Gustavo (CEIL) Ing. Berti Jorge (CIIECCA) Ing. Greco Manuel (CADIEEL)

NDICE

Conferencias y tutoriales - Lgica Programable y FPGA . 1

Conferencias y tutoriales - MEMS y Diseo de Circuitos Integrados . 2

Conferencias y tutoriales - Televisin Digital y Comunicaciones ... 3

MEMS y MOEMS ... 5

Acoplador direccional MEMS en banda X con acoplamiento capacitivo . 7

Microfabricacin de un Interfermetro Mach-Zender sobre cristales de LiNbO3 8

Mquinas de clculo y proceso mecnico mediante MEMS .. 9

Lgica programable y FPGA 11

Mdulo de clculo de la Transformada Rpida de Fourier para analizador de espectros en tiempo real en FPGA 13

Desarrollo de plataforma para procesamiento de imgenes en FPGA .... 14

Generador de nmeros pseudoaleatorios mediante RNS y caos 15

Implementacin de un Algoritmo para Procesamiento Digital de Imgenes en una FPGA . 16

IP Core MAC Ethernet . 17

Utilizacin de dispositivos y sistemas de lgica programable en sistemas de control numrico para aplicaciones industriales . 18

Adquisicin de seales con FPGA Aplicacin: Ecosonda de alta resolucin 19

Procesamiento de seales para efectos de audio con lgica programable . 20

Mdulo de alimentacin para placas con dispositivos FPGA 21

Controlador tipo PID, sobre microcontrolador embebido en FPGA 22

Conversor de formatos numricos, basado en circuitos lgicos programables, para aplicacin en sistemas de tiempo real 23

Sntesis de multiplicador BCD de un digito sobre FPGA . 24

Arquitecturas Reconfigurables 25

Implementacin en FPGA de un correlador simultneo de MO-CSS . 27

Diseo de procesadores neuronales orientados a redes multi-etapa implementados en FPGA ... 28

Desarrollo de un Trazador de Curvas como un caso de Aplicacin de Instrumentos basados en Instrumentacin Virtual Reconfigurable . 29

Nodos Constituyentes de una Red Cooperativa Inteligente accesible Va Internet . 30

VMEbus en FPGA . 31

Implementacin de un osciloscopio en una plataforma de instrumentacin virtual reconfigurable . 32

Optoelectrnica 33

Control de la potencia de un emisor de luz de tipo SLD para un sensor ptico interferomtrico de velocidad angular . 35

Un estudio sobre calibracin de cmaras digitales en visin computacional y reconstruccin 3-D . 36

Altas velocidades de transferencia en fibra ptica utilizando FPGAs de bajo costo . 37

Diseo de un Active Pxel Sensor CMOS para medicin de desplazamientos submicromtricos 38

Diseo de Circuitos Integrados 39

Efectos de la radiacin en estructuras MOS capacitivas con dielctricos de alto K 41

Desarrollo de un sistema para la obtencin rpida de curvas Capacidad-Tensin en dispositivos MOS. Aplicacin a efectos de radiacin en dielctricos de alto K 42

Diseo de un circuito modulador de ancho de pulsos integrado en un proceso CMOS 43

Memoria SRAM para codificador ptico de desplazamientos integrado . 44

Sistema para Deteccin e Identificacin de ganado ovino 45

Diseo de un circuito integrado conversor Serie-Paralelo y Paralelo-Serie en un proceso CMOS de 0.5 m . 46

Enseanza de la Micro y Nanoelectrnica y Tecnologas Asociadas 47

Formacin de Ingenieros de Diseo de Circuitos/Sistemas Electrnicos 49

Aplicaciones de herramientas de diseo y simulacin en alto nivel para implementaciones en Fugas 50

Utilizacin de ADA y VHDL para el Diseo de Sistemas de Tiempo Real, modelados mediante Redes de Petri . 51

Aplicaciones de la Micro y Nanoelectrnica en Distintos Campos 53

Evaluacin y desarrollo de Monitores de Radiaciones No Ionizantes (RNI) . 55

Termmetro parlante para invidentes 56

Desarrollo de un sistema de costeo precio a la impresin en equipos Multifuncin empleando Redes Neuronales . 57

Introduccin al proyecto ataque epilptico . 58

Freezer porttil con temperatura controlada para anlisis de tolerancia al fro extremo en plantas 59

Sistema de anlisis de desempeo atltico basado en lgica programable 60

Analizador portable de seales de audio 61

Sistema para control de accesos 62

Sensores y Actuadores 63

Sistema de anlisis de traslacin humana usando seales de un acelermetro . 65

Medicin de espesores delgados con ultrasonido . 66

Hacia un Procesamiento Universal de Seales de Sensores Industriales 67

Implementacin de un teclado capacitivo a travs del principio de oscilador de relajacin . 68

Red de sensores para monitoreo costero de temperatura utilizando dispositivos analgicos-digitales reconfigurables . 69

Sistema de Generacin de Pulsos Multicanal para Transductores Piezoelctricos 70

Sistema de monitoreo en transformadores MV mediante tecnologa BPL 71

Redes de Datos 73

BGP (Border Gateway Protocol) Anlisis y Simulacin . 75

Gestin de Redes Centralizado desde Gnu/Linux en un LIVE/CD 76

Movilidad en redes de alta velocidad con acceso inalmbrico . 77

1Congreso de Microelectrnica Aplicada 2010

Conferencias y PresentacionesLgica Programable y FPGA

"Introduccin al diseo con VHDL"Fernando Szklanny, Elio De Maria, Carlos Eduardo Maidana, Edgardo Gho, Carlos A. Rodriguez, Roberto Di Lorenzo y Hugo R. Tantignone.Universidad Nacional de La Matanza. Departamento de Ingeniera e Investigaciones tecnolgicas.

"Microprocesadores dentro de FPGAs"Salvador Tropea.Instituto Nacional de Tecnologa Industrial - Electrnica e Informtica.

"Simulacin Avanzada con TestBench en HDL"*Andres Miguel Airabella y **Facundo Aguilera.*Universidad Nacional de San Luis - Laboratorio de Electrnica, Investigacin y Servicios.**Universidad Nacional de Ro Cuarto - Grupo de Electrnica Aplicada.

"Simulacin de VHDL con Software Libre"Rodrigo Melo y Salvador Tropea.Instituto Nacional de Tecnologa Industrial - Electrnica e Informtica.

"Desarrollo de sistemas embebidos en FPGAs. Diseo e incorporacin de perifricos"Alejandro Perez, Guillermo Gutierrez and Rodolfo Cavallero.Universidad Tecnolgica Nacional Facultad Regional Crdoba - Centro Universitario de Desarrollo en Automacin y Robtica.


Conferencias y PresentacionesMEMS y Diseo de Circuitos Integrados

"Introduccin a las Tecnologias MEMS"Laura Malatto.Instituto Nacional de Tecnologa Industrial - Electrnica e Informtica.

"Aplicaciones de los MEMS"Cristian Arrieta.CITEFA - Instituto de Investigaciones Cientficas y Tcnicas para la Defensa.

"Microlab, un caso de Laboratorios con Cuartos Limpios"Guillermo Sentoni.Universidad Nacional de San Martn, Secretara de CyT, Universidad Nacional de La Matanza.

"La nueva generacin de referencias de tensin CMOS"Luis Eduardo Toledo.Universidad Catolica de Cordoba - Facultad de Ingeniera

"Encapsulados especiales de MEMS/NEMS"Mariano Roberti, Mijal Mass, Laura Malatto y Liliana Fraigi.Instituto Nacional de Tecnologa Industrial - Electrnica e Informtica.


Conferencias y PresentacionesTelevisin digital y comunicaciones

"Televisin Digital Hoy"Marcelo Navarro.UTN-Facultad Regional Avellaneda y VIDEOTRON S.R.L.

"Software embebido en tecnologa multi-core/multi-GPU/NetStream y su aplicacin en TV-3D"*Mario Mastriani, **Alejo Grau y **Rodrigo Grau.*Universidad Nacional de Tres de Febrero - Departamento de Ingeniera**Dixar Inc S.A.

"Tecnologa GSM/GPRS"Ignacio Zaradnik.Electrocomponentes S.A. y Universidad Nacional de La Matanza.


MEMS y MOEMS


Acoplador direccional MEMS en banda X con acoplamiento capacitivo

Larosa, Facundo S. ; Fuentes, Leandro A.

Grupo SyCE, UTN - F. R. Haedo Bonaparte, Juan J. ,

Grupo MEMS-CNEA, CNEA

Los acopladores direccionales cumplen muchas funciones en los circuitos de microondas entre las que se encuentran su utilizacin para tomar muestras de seales para sistemas de control, aplicaciones en amplificadores balanceados, mezcladores, instrumentos de medicin, filtros y desplazadores de fase. Muchos de estos usos requieren acoples altos (del orden de 3dB) los cuales pueden ser difciles de realizar por limitaciones tcnicas si a la vez se desea mantener una baja ocupacin de rea.

En los acopladores del tipo coupled line el nivel de acople alto implica ubicar las lneas de transmisin que conforman la estructura muy cercanas una a la otra lo cual resulta inconveniente desde el punto de vista de la fabricacin debido a la imprecisin del proceso. Existe la posibilidad de alejar estas lneas, pero con el costo adicional de que la estructura tiene que hacerse ms grande para mantener el nivel de acople, adems de degradarse la directividad de la misma.

En particular, este acoplador direccional fue diseado para ser usado como parte de un desplazador de fase de topologa reflectiva. Los desplazadores de fase han ido cobrando relevancia a lo largo de las ltimas decadas para su uso en arreglo de antenas en fase. Este tipo de antenas tienen la particularidad de que su lbulo de radiacin puede ser configurado de manera electrnica cambiando la fase de las seales de alimentacin de los diferentes elementos irradiantes en vez de utilizar el recurso clsico de cambiar mecnicamente la posicin de los irradiantes. Esto presenta las ventajas de que los sistemas electrnicos son ms fciles de controlar que los mecnicos, consumen menos energa y no sufren desgaste por friccin.

En esta publicacin llevamos a cabo el anlisis y diseo de un acoplador direccional MEMS en banda X con acople capacitivo con el objeto de lograr un alto acople entre puertos (3dB) y a la vez evitar el uso de lneas muy prximas entre si dadas las limitaciones del proceso de micromaquinado. Se incluye una descripcin breve del procedimiento analtico empleado para validar el diseo circuital propuesto y los pasos que conllevan a su formulacin prctica.

Finalmente, se utilizan los conceptos expuestos para el diseo fsico de la estructura y su posterior simulacin mediante un software CAD EM. Actualmente, los dispositivos han sido enviados para su construccin a FBK-RST (Fondazione Bruno Kessler - IRST) y se espera su prximo arribo al pas para emprender las tareas de encapsulamiento, caracterizacin y modelado.


MicrofabricacindeunInterfermetroMachZendersobrecristalesdeLiNbO3

GimnezG.1;ManganoE1.;PernasP.2;FraigiL.1

1CentrodeElectrnicaeInformticaINTI2DepartamentodeFsicadeMaterialesUAMEspaa

Lapticaintegradapareceserunadelastecnologasmsprometedorascomosolucinparaaliviarelanchodebandaenlossistemasmodernosdecomputacinytelecomunicaciones.Comomaterialptico,elsilicio,noposeebuenascualidadesparaserusadoendispositivosdeguasdeonda.El NiobatodeLitio(LiNbO3)hasidorpidamenteidentificadocomounodelosmaterialesalternativosmsprometedoresparaestetipodeaplicacionespticas.

ElinterfermetroMachZehnder(MZ)esundispositivoquepermitedeterminarelcambiodefaserelativoentredoshacescolimadosprovenientesdeunafuentedeluzcoherente.Elusomsextendidodeestedispositivoesdemedirelcambiodefaseenunodelasramas,yaseaporladiferenciadecaminopticooporlaperturbacincausadaporalgunamuestra.

EnelpresentetrabajoseexponenlosresultadosdelafabricacindeuninterfermetroMZMEMS.ElprocesodefabricacindelMEMSsebasentcnicasdemicrofabricacin,:fotolitografa,deposicindepelculasdelgadasporsputteringyataquequmicoporvahmeda.Elobjetivofuelograrinterfermetrosdondeelhazincidentesebifurcaendosramasparalelasseparadaspor50mycuyasguasdeondassonde2mdeancho.Eldiseoserealizenunamscaradecuarzoycromoyfuetrasferidoporfotolitografasobreunapelculadelgadadedixidodesilicio(SiO2)de300nmdeespesorsobresustratosdecristalesdeLiNbO3.Enunsegundopasoserealizladifusindemetalesdetransicin(Titanio(Ti)oZinc(Zn))sobreelLbNiO3,dondeelSiO2actacomomscaraimpidiendoladifusindeestosmetaleshaciaelcristal,luegolamscaraseremueve.Deestaformaquedanconformadaslasguasdeondayselograelconfinamientopticoenlasmismas.

Entre las aplicaciones de los MZMEMS, que son muchas y variadas, se puedenmencionar lamodulacineletroptica de la luz, para lo cual se depositan por la tcnica de sputtering contactos dealuminiosobreunadelasramas,posterioraladifusin,paramodularlaluzdedicharama.Otraaplicacininteresanteeslamodulacindeluzparasuusoenmicrosensoresbiolgicos,realizandounaadsorcinfsica qumicadeanticuerpossobreunadelasramas. EstetrabajointentaejemplificarlafabricacindeunMEMSydarunavisinglobaldelastcnicasdemicrofabricacinexistentesenlaSalaLimpiadelINTI.


Mquinas de clculo y proceso mecnico mediante MEMS Pablo Cayuela

Centro Universitario de Desarrollo en Automacin y Robtica (CUDAR), Laboratorio de

Tcnicas Digitales e Informtica (LTDI), Universidad Tecnolgica Nacional, Facultad

Regional Crdoba (UTN FRC)

Laboratorio de Microelectrnica, Universidad Catlica de Crdoba (UCC)

Charles Babbage plante el diseo de sus mquinas diferencial y analtica, las que no pudo llevar a

cabo completamente por diversas razones. La arquitectura de esta ltima mquina, analizada a la luz

del desarrollo de las computadoras modernas del siglo XX, es similar a los modelos de Von

Neumann.

Entre las ventajas de las mquinas mecnicas de clculo, podemos contar: inmunidad al pulso

electromagntico, consumo de energa nulo durante el reposo; caractersticas que siguen siendo

deseables para todo tipo de tcnica fsica de solucin de problemas.

Mediante las tcnicas de construccin de MEMS y NEMS, es posible plantear el desarrollo de

mquinas anlogas al diseo de Babbage. A las ventajas dichas, podemos sumar las propias de la

miniaturizacin mediante MEMS o NEMS.

Sin limitarnos a tan solo las mquinas de clculo, pueden construirse en esa misma tecnologa,

mquinas anlogas a las soluciones mecnicas de muchos otros procesos, en los cuales tanto por

tradicin, como por costo o simplicidad se construyeron mediante tcnicas mecnicas.

Sin embargo, tambin el uso de estas tecnologas viene acompaado de una serie de restricciones

relacionadas con problemas de escala y geometra, que deben ser contemplados a priori. Por otro

lado, es poco probable que la velocidad de trabajo o ejecucin de tareas, est por encima o a la

altura de los modernos sistemas electrnicos de procesamiento de datos.

Las aplicaciones posibles seran muy diversas, aprovechando sus ventajas, all donde no sean

necesarias las correspondientes de las versiones electrnicas: sistemas de control de vuelo y

navegacin inmunes al ruido elctrico, al pulso electromagntico, de bajo consumo energtico, o

autopropulsados; plantas de procesamiento qumico en miniatura para la fabricacin bajo demanda

de drogas farmacuticas; control y procesamiento numrico en instalaciones industriales.

Por esto, un cuidadoso estudio de sus posibilidades constructivas y de aplicacin, sera la clave para

disponer de esta tecnologa y sus ventajas.

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Congreso de Microelectrnica Aplicada 2010

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Lgica programable y FPGA

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Mdulo de clculo de la Transformada Rpida de Fourier para analizador de espectros en tiempo real en FPGA

Vctor Yelpo; Diego Costa; Carlos Sosa Pez Lab. de Electrnica, Investigacin y Servicios; Fac. de Cs. Fsico, Matemticas y Naturales;

Universidad Nacional de San Luis; San Luis; Argentina.

En el presente trabajo se dise un sistema que calcula la Transformada Rpida de Fourier (FFT) de una seal digitalizada y procesa el resultado para presentar grficamente el espectro en funcin de la frecuencia, en tiempo real, en la pantalla de un osciloscopio. La arquitectura del diseo cuenta con un bloque central que contiene un generador de ventana, la unidad de clculo de la FFT, un Computador Digital de Rotacin de Coordenadas (CORDIC) de mdulo, un permutador y un bloque de disparo. La seal de entrada es enventanada ya que el clculo se realiza para un nmero definido de muestras que conforman tramas cuya duracin, en general, no coincide con un perodo de la seal. La unidad de clculo computa las partes real e imaginaria de la FFT en tramas de 1024 muestras dadas en dos vectores de 13 bits con formato entero y con signo, con una latencia de 2061 ciclos de reloj. El desarrollo se hizo con una herramienta de diseo desde el modelado que permite la verificacin con simulacin en cada uno de los pasos y ambientes del software. En el procedimiento de diseo, primero se describe el sistema con bloques esquemticos para modelado como los de Simulink/Matlab. Se puede evaluar el algoritmo, simulando en punto flotante y doble precisin, y luego en punto fijo, para ver los efectos de cuantizacin. Una herramienta, traduce el diagrama en bloques del modelo de alto nivel a nivel de transferencia de registros, para generar un cdigo en HDL. En este trabajo se us Synplify DSP que permite optimizar la descripcin por rea o velocidad haciendo re-uso de estructuras con mecanismo de plegado. Tambin se puede generar un test bench y una tabla de valores de entrada y sus salidas para simulacin. Con el cdigo generado, se realizan los pasos habituales de depuracin, sntesis, posicionamiento-ruteo y programacin con sus simulaciones alimentadas con la tabla de seales del paso anterior. Se us Libero 8.6 para depuracin, Synplify DSP AE para sntesis, Designer para posicionamiento-ruteo, Flash Pro para programacin y ModelSim para simulacin. Como lenguaje, se eligi el VHDL por su amplia difusin en el ambiente acadmico. El hardware usado fue la placa de desarrollo RVI Prototype Board con su expansin LP Data Conversion Daughter Board. Fue provista por el International Center For Theoretical Physics, desarrollada por A. Cicuttin, M. Crespo y A. Shapiro para instrumentacin reconfigurable. Contiene un FPGA ProASIC3E (A3PE1500) de Actel, y conversores ADC (AD9201) y DAC (LTC1654). El ancho de banda est restringido por la tasa de conversin de 0,9 MHz del DAC serial que posee la placa (reemplazndolo, estara limitado a 10 MHz por el ADC y cambiando ste, a 94 MHz debido a la mxima frecuencia soportada por el bloque analizador que segn el reporte es 188 Mhz. La resolucin en amplitud est dada por el ancho de palabra de 14 bits del DAC. La resolucin en frecuencia es de 512 muestras. Se us la ventana de Blackman logrando que el espaciado sin distorsin sea menor al 1% del BW. La linealidad de la respuesta es del 70% del rango. Los recursos utilizados suman 35759 celdas lgicas que representan el 93% de las disponibles, 11 bloques de entrada y 10 salidas adems de 42 bloques RAM que constituyen el 70% del total. El reporte generado por la herramienta SmartPower de Libero muestra que el consumo de potencia esttico es de 18.12mW y el dinmico es de 0.498 mW, de los cuales el consumo debido a las lneas de conexionado es de 0,007mW y el de bloques E/S es de 0.491mW. Esto suma 18,618mW de consumo total.

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Desarrollo de plataforma para procesamiento de imgenes en FPGA

Andrs Miguel Airabella, Carlos Federico Sosa Pez, Ricardo Petrino. Universidad Nacional de San Luis

El procesamiento de imgenes es el conjunto de tcnicas que se aplican a una imagen esttica o en movimiento para mejorar su calidad o facilitar la bsqueda de informacin contenida en la misma. La plataforma descripta en este trabajo puede aplicarse al procesamiento de una imagen esttica, tomada por la entrada de video como una fotografa en un instante dado, o puede aplicarse al procesamiento de imgenes en movimiento. La plataforma aqu descripta se basa en un dispositivo FPGA. La FPGA (Virtex II XC2V2000-6FF896) se encuentra emplazada en una placa de desarrollo para aplicaciones multimedia, llamada Xilinx Multimedia Board (MMB). Se utiliz Verilog y VHDL como lenguajes de descripcin de hardware.La placa de desarrollo MMB fue diseada para ser utilizada en aplicaciones multimedia con FPGA. Soporta entradas y salidas de TV tipo PAL y NTSC y salida SVGA de 24 bits. Para entradas y salidas de usuario se han incluido interruptores tipo DIP, pulsadores y diodos LED. La placa incluye memoria de tipo ZBT SRAM. Posee un controlador para SystemACE, que permite cargar la programacin de la FPGA. Se incluye un CPLD para realizar las funciones de control de reloj, y pulsadores, etc.La FPGA se conecta al decodificador de video, el cual a su vez se conecta con una cmara color u otra fuente de video analgica, que entrega el video en formato PAL en Y/C (Y: Luminancia, C: Crominancia) o en video compuesto.Por otra parte, la salida SVGA requiere valores de pixel en RGB. Por estos motivos, seleccionamos como formato de trabajo para las imgenes RGB. De esta manera, la imagen de entrada debe sufrir ciertos cambios, ya que el decodificador de video entrega video en formato YCrCb. La entrada de video se conecta al decodificador de video ADV7185, mientras que la salida se conecta al conversor D/A FMS3810. Los pasos que sigue la seal de video son:

1. Ingresa en forma analgica al decodificador de video ADV7185.2. Luego ingresa a un mdulo, donde: Se extraen las seales de sincronismo. Se convierte de

YCrCb 4:2:2 a 4:4:4. Se convierte de YCrCb 4:4:4 a RGB. Se desentrelaza y se almacena en los buffers de video de entrada, alternado un cuadro en cada memoria.

3. Ingresa al mdulo de procesamiento, donde puede ser procesada o pasar directo a la salida.4. Ingresa a la memoria buffer SVGA, donde el controlador se encarga de mostrarla por pantalla.

En este trabajo se desarrollaron los Mdulos de Control, la conversin de YCrCb 4:2:2 a 4:4:4, el desentrelazado de la imagen de entrada, el Mdulo de Procesamientos y los Mdulos de Procesamientos Bsicos. Adems, se reunieron e interconectaron todas las partes, se controlaron los distintos relojes del sistema y se establecieron restricciones de tiempo para las entradas y salidas de la FPGA. El resultado es una plataforma en la que el diseador debe trabajar sobre el mdulo de procesamiento para realizar pruebas de procesamiento de video o imgenes, y no debe preocuparse en disear completamente la plataforma. De esta forma, puede concentrar sus esfuerzos en el diseo del algoritmo de procesamiento. Se probo la plataforma conectando una cmara color marca JAI de 3 CCD RGB a la entrada y un monitor SVGA a la salida. Se realiz una prueba de procesamientos bsicos para comprobar el funcionamiento de la plataforma, que consistieron en: modo bypass, ecualizacin de color, paso a escala de grises y paso a blanco y negro.

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Congreso de Microelectrnica Aplicada 2010 1

Generador de numeros pseudoaleatorios medianteRNS y caos, implementacion en logica

programables.C. A. Gayoso, L. J. Arnone, M. R. Rabini y C. M. Gonzalez

Laboratorio de Componentes ElectronicosUniversidad Nacional de Mar del Plata, Argentina

Email: [email protected]

Index TermsSistema Numerico de Residuos, Aritmetica deResiduos, Logica Programable, Caos, Numeros Aleatorios.

I. RESUMEN

ESte trabajo estudia la implementacion en hardware degeneradores de numeros pseudoaleatorios (Pseudo Ran-dom Number Generators o PRNGs), en logica programable(Field Programmable Gate Arrays o FPGA). Se investiga elempleo del sistema numerico de residuos (Residue NumberSystem o RNS) para incrementar la velocidad a la que losgeneradores producen los numeros aleatorios. Se propone unnuevo esquemas de PRNGs, utilizando RNS y teora de caos.

El sistema numerico de residuos se base en que un numeroentero X se puede representar por un conjunto de enterosmas pequenos denominados residuos. De manera que lasoperaciones suma, resta y multiplicacion se realizan sobre losresiduos de X y de manera independiente. Se pasa entoncesa trabajar con canales de pocos bits (de 6 a 8) que nonecesitan intercambiar informacion entre ellos, esto da origena un sistema aritmetico de alta velocidad. Otra caractersticadel sistema numerico de residuos es el de poder emplearsepara construir circuitos que generan secuencias de numerospseudo caoticos a alta velocidad, tal es el caso del generadorpropuesto por M. Panella y G. Martinelli (2000) en el quese basa el presente trabajo. En el sistema pseudo caotico

utilizado se aprovecha la capacidad de generar secuenciaspseudo aleatorias de buenas caractersticas estadsticas y defacil implementacion en hardware.

Para que una secuencia de numeros pseudo aleatorios seaconsiderada como tal debe superar al menos una serie de testsestandar, adicionalmente para ser empleada en aplicacionesexigentes tales como criptografa de datos, comunicaciones yotras es necesario que pase tests mas elaborados tales comoel banco de tests desarrollado por George Marsaglia para sugenerador Diehard.

El sistema de Panella y Martinelli genera 8 salidas de 9bits cada una. Las salidas utilizadas en forma directa comoPRNGs no pasan el test de Marsaglia, por lo cual se proponeel siguiente esquema de trabajo: se toma el bit menos signi-ficativo se cada canal, se los combina en palabras de 8 bitsy se las acumula en 4 perodos del reloj, formando entoncesuna palabra de 32 bits. Estas palabras formadas de este modopasan satisfactoriamente el test Diehard.

El trabajo esta organizado de la siguiente manera. Secomienza con la definicion de sistemas determinsticos, caoti-cos y aleatorios junto con la presentacion del test Diehardy su empleo. Luego se describe el generador de numerospseudoaleatorios propuesto junto con la explicacion de cadauno de los bloques que lo constituyen y su correspondiente im-plementacion en dispositivos logicos programables. Se finalizapresentando los aportes y conclusiones del trabajo realizado.

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Implementacin de un Algoritmo para Procesamiento Digital de Imgenes en una FPGA

Osio Jorge R. (*); Rapallini Jos; Ocampo Jess M. F.; Quijano Adrin A.

Centro de Tcnicas Analgico Digitales (CeTAD) Facultad de Ingeniera Universidad Nacional de La Plata

La Plata, Argentina

*Becario CIC Comisin de Investigaciones Cientficas de la Prov. de Bs. As. [email protected] ; [email protected] , [email protected]

Este trabajo contempla la correccin de defectos en imgenes mediante la implementacin de

algoritmos para el filtrado espacial no lineal. Los filtros espaciales no lineales ms conocidos son

los filtros de orden estadstico, cuya respuesta est basada en el ordenamiento (ranking) de los

pxeles contenidos en una zona de la imagen (ventana).

El filtro de orden estadstico a implementar en el procesamiento digital de imgenes es el filtro

de mediana. Dicho filtro es muy eficiente para la reduccin del ruido sal y pimienta en una imagen.

La Motivacin de este trabajo es la correccin de defectos en imgenes mdicas, ms

especficamente las imgenes radiogrficas y algunas tomografas que tienen frecuentemente

defectos del tipo antes mencionado.

La implementacin de dicho filtro en Hardware consiste en un generador de ventanas, un

ordenador de pxeles y un contador de filas y columnas.

Los filtros de media forman parte del procesamiento de imgenes basado en regiones. Para

realizar este tipo de procesamiento es necesario seleccionar los pxeles correspondientes a la regin

de inters. El generador de ventana es un mdulo diseado en VHDL para la seleccin de los

pxeles de la regin a procesar.

La caracterstica principal de los filtros de orden estadstico es que requieren el ordenamiento de

menor a mayor (o viceversa) del valor de los pxeles involucrados en la operacin. Este mdulo

ordenador de pxeles se realiza en VHDL para obtener el ordenamiento de los pxeles de la ventana

de inters. Una vez realizado el ordenamiento, el pxel que quede en la posicin intermedia

determinar la salida del procesamiento.

Cada pxel de salida del filtro es asignado a la posicin correspondiente del pxel que se

encuentra en el centro de la ventana procesada. Por lo tanto, en los bordes de la imagen no se podr

conocer este valor, pues se requeriran valores en la ventana que no estn disponibles por tratarse

del borde. En otras palabras para conocer los valores de la mediana en los bordes sera necesario

conocer los pxeles adyacentes a los mismos. Esto quiere decir que se deber conocer si las

posiciones de los pxeles resultantes se encuentran en el borde de la imagen, ya que en estos lugares

los valores de los pxeles de salida son nulos. El contador de filas y columnas indica si el pxel de

salida se encuentra en los bordes de la imagen para poder asignarle un valor nulo a dicho pxel.

Para la simulacin y anlisis del sistema se ha utilizado Matlab y el toolbox IPT (toolbox de

procesamiento de imgenes), dichas herramientas permiten realizar la simulacin del filtro de

mediana obteniendo resultados muy satisfactorios.

Para la implementacin final se ha utilizado una FPGA Spartan 3 de xilinx, en la cual se han

diseado los 3 mdulos principales, (generador de ventanas, ordenador de pxeles y contador de

filas y columnas), de un filtro de media de 9 pxeles. Los datos a procesar se envan mediante el

protocolo serial asincrnico directamente a la FPGA, la cual implementa dicho protocolo

internamente.

Se puede concluir que la FPGA permite implementar los algoritmos de procesamiento digital de

imgenes de manera muy eficiente y ms en el caso de los algoritmos que implementan el filtrado

espacial no lineal.

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IP Core MAC EthernetIng. Rodrigo A. Melo, Ing. Salvador E. Tropea

Instituto Nacional de Tecnologa IndustrialCentro de Electrnica e Informtica

Laboratorio de Desarrollo Electrnico con Software Libre

En la actualidad, la conexin entre dispositivos y la PC no es suficiente para incontables aplicacionesque precisan de un funcionamiento autnomo, que vaya ms all de un mbito local. La tecnologaEthernet, presente en sus diversas variantes en la mayora de los dispositivos dotados de conexin ala red, sumado al uso de Internet, provee la solucin ms conveniente a esta necesidad. Este trabajoconsiste en implementar un core Ethernet compacto, econmico y de fcil utilizacin, que puedausarse con FPGAs de cualquier fabricante.Dada las complicaciones a nivel elctrico que presenta el PHY (PHYsical Interface) Ethernet, seabord solamente la realizacin de la capa MAC (Media Access Controller) utilizando para su inter-conexin la interfase MII (Media Independent Interface).Antes de iniciar la implementacin del core, se realiz una bsqueda de los que haba disponibles, deuso libre y descriptos en VHDL. Se encontr el core GReth, perteneciente a la GRLib. El mismose distribuye bajo un sistema de doble licenciamiento: comercial y GPL. La licencia GPL, permitetomar este core, modificarlo y distribuirlo, mientras el resultado este cubierto por dicha licencia.GReth implementa un core MAC Ethernet, con interfaz MII para su conexin a un PHY, y el busde interconexin AMBA (variantes APB y AHB) para la comunicacin con otros cores. Mediantela interfaz APB esclavo, de baja velocidad, se configura al GReth y se controla la interfaz AHBmaestro, de alta velocidad, que realiza la transferencia de datos a travs de canales DMA (uno paratransmisin y otro para recepcin). Para su operacin, se combina el direccionamiento de registroscon el uso de descriptores y zonas de memoria.Debido a que nuestro laboratorio trabaja con el bus de interconexin WISHBONE y que el esquema demanejo mediante descriptores resulta costoso a nivel recursos de la FPGA, se fueron eliminando lascapas superiores, como las interfaces AMBA, el manejo de registros y descriptores, y los buffers dememoria utilizados, hasta quedarse solamente con los canales de transmisin y recepcin, los cualesfueron modificados a nivel interfaz.El core desarrollado, instancia los cores de TX y RX obtenidos, los interconecta a memorias dual porty presenta una interfaz de uso basada en escribir a un buffer y dejar que los datos sean transmitidos, yleer los datos recibidos tras la indicacin de recepcin. El canal de recepcin, cuenta con un mecanis-mo que permite seleccionar segn un generic, la cantidad de memorias en paralelo disponibles, paraevitar perdidas de frames entrantes por no haber llegado a retirar los datos. Adems, ambos canalescuentan con interrupciones para indicar la finalizacin de transmisin o recepcin.El core resultante, fue verificado tanto con un testbench, como en hardware, utilizando como aplica-cin que lo instancia un core que responde peticiones ARP e ICMP (comando ping).En la realizacin del core, fue necesario abordar tanto temas relacionados a Ethernet, como la com-posicin del frame de datos o la interfaz MII, como as tambin tcnicas de diseo de hardware paraabordar la sincronizacin de ms de un dominio de clock. Adems, fue necesario entender el llamadomtodo de los 2 procesos utilizado en la descripcin de la GRLib, el manejo de descriptores querealizaba y la utilizacin de los buses AMBA con los cuales contaba.Se obtuvo un core fcil de utilizar, capaz de mapearse a un bus WISHBONE u otro deseado, y queocupa poca rea de la FPGA, el cual pudo ser verificado en hardware.

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Utilizacin de dispositivos y sistemas de lgica programable en sistemas de control numrico para aplicaciones industriales.

Ing. Fernando I. Szklanny - Ing. Elio A. A. De Mara - Lic. Carlos E. Maidana - Ing. Carlos A.

Rodrguez - Ing. Roberto Di Lorenzo - Ing. Hugo R. Tantignone - Sr. Edgardo Gho.

Universidad Nacional de La Matanza Departamento de Ingeniera e Investigaciones Tecnolgicas.

Se propone en este proyecto el desarrollo de un sistema de medicin digital de longitudes, de alta velocidad y alta resolucin, basado en tcnicas electrnicas de lgica programable, combinadas con el uso de sistemas programables, convencionales o tambin de lgica programable, que permita convertir mquinas herramienta de accionamiento manual a un sistema semiautomtico supervisado. La creciente demanda de sistemas de mecanizado automtico provoca en el mercado local argentino un defasaje de tecnologa que deja a muchos talleres y/o fabricas metalrgicas fuera de todo tipo de competencia, no solo en cuanto a costo de mecanizado de piezas se refiere, sino tambin a la calidad de las piezas producidas. Por otra parte, el alto costo de los centros de mecanizado basados en control numrico de origen importado, as como la ausencia de tecnologa nacional en la fabricacin este tipo de maquinarias, producen un nicho tecnolgico que no ha sido resuelto a la fecha en condiciones econmicas al alcance de la pequea y mediana industria nacional. Por consiguiente, las limitaciones tecnolgicas derivadas de la falta de actualizacin de las mquinas herramienta utilizadas en muchas industrias provocan una prdida de competitividad ante proveedores, nacionales o extranjeros, que han podido equipar sus industrias con tecnologa de punta. El proyecto planteado propone obtener como resultado un sistema de medicin aplicable a mquinas herramienta, que permita, mediante el uso de tecnologa moderna, la actualizacin de sistemas y mquinas que hoy funcionan con accionamiento manual o semiautomtico. Esto, a su vez, permitir la mejora de los rendimientos productivos de aquellos usuarios que requieran la incorporacin de este tipo de tecnologa a maquinaria de tecnologa menos avanzada. El aumento de productividad asociado, as como la mejora en la relacin costo beneficio permite una rpida amortizacin de la inversin realizada. Se propone adems dejar abierta para una posterior etapa la conversin de este sistema, planteado inicialmente solo como un sistema de medicin, en un sistema capaz de recibir y procesar la informacin necesaria para convertirse en un sistema automatizado de control numrico. Se plantea la utilizacin de dispositivos lgicos programables de ltima generacin, que permitan resolver el sistema completo mediante un mnimo de elementos externos, utilizando tanto los dispositivos lgicos incorporados en el dispositivo lgico programable como, en caso de necesidades concretas, la utilizacin de un microprocesador embebido en el mismo dispositivo lgico programable, con el objeto de aprovechar la diversa gama de recursos que estos dispositivos ofrecen. El proyecto presentado en este trabajo se encuentra actualmente en desarrollo en la Universidad Nacional de La Matanza, con subsidios del programa Cytma de la Universidad, y de la CIC de la Provincia de Buenos Aires.

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Adquisicin de seales con FPGA

Aplicacin: Ecosonda de alta resolucin.

Izquierdo, Jos Mara

INSTITUTO NACIONAL DEL AGUA

AU Ezeiza-Cauelas, Tramo J. Newbery Km 1,620 (1804)

Ezeiza - Buenos Aires - Argentina

[email protected]

El objetivo del trabajo es ofrecer una herramienta que permita evaluar los riesgos generados por erosin en

ros, a partir de mediciones realizadas en modelos fsicos.

Para ello se desarrollo de un equipo capaz de describir la evolucin temporal del proceso de erosin. Una

tcnica que se ajusta a ste requerimiento es el ultrasonido, dado que es capaz de detectar interfaces entre

medios fsicos de diferentes propiedades acsticas. El principio de funcionamiento consiste en medir el

tiempo entre la emisin de un pulso de ultrasonido y la recepcin del rebote del mismo, sobre la superficie en

estudio; dicho tiempo es proporcional a la velocidad de propagacin del sonido en el agua y al doble de la

distancia entre el transductor y el lecho erosionable del modelo.

El instrumento desarrollado consta de tres partes que se diferencian, entre: emisor/receptor de pulso,

transductor ultrasnico y adquisicin de la seal recibida.

Para la primera de ellas se utilizo el equipo DPR300 de la firma JSR Ultrasonics el cual permite no solo el

ajuste de la energa de pulso ultrasnico emitido, sino que tambin, la amplificacin y filtrado de la seal

recibida.

El sensor empleado es de inmersin en agua, de la firma CD International, frecuencia de resonancia 2,5Mhz,

por lo cual tiene un cono de emisin de la energa ultrasnica de 8 grados, esto permite detectar pequea

deformaciones del lecho.

En la etapa de adquisicin se utiliz una FPGA que es la encargada de controlar el ADC TLV5535, cuyo

sample rate mximo es de 35 MSPS y ancho de bandas 600Mhz, especificaciones que superan ampliamente

lo que se requiere en este proyecto. La seal es muestreada a 5 MHz, lo cual permite un buen anlisis digital

de la seal adquirida.

El Kit de desarrollo utilizado fue el Nexys 2 de la firma Digilent, el cual cuenta con una FPGA Spartan 3E

de 500K gates de la empresa Xilinx. Al no contar con experiencia en lgica programable, se decidi buscar

un lenguaje de descripcin de hardware del que se pudiera encontrar informacin fcilmente en Internet, as

fue se opto por VHDL, en el entorno de programacin ISE 10.1. Para el diseo de algunos componentes se

utiliz el Xilinx Core Generator y en esta etapa para lograr un desarrollo ms intuitivo se realizo un diseo

de alto nivel esquemtico, lo cual facilit mucho el desarrollo.

Dado la naturaleza del fenmeno a medir, la seal recibida es del orden del ruido inherente a este tipo de

seales. Por tal razn se utiliz un algoritmo basado en transformada tiempo frecuencia en lugar de un

detector por umbral convencional.

El procedimiento empleado consiste tomar 2048 muestras proporcional al mximo alcance deseado, luego

dividir en paquetes de datos, a continuacin calcular la potencia espectral de los mismos, en el ancho de

banda de inters y finalmente escoger la de mayor potencia, Por ultimo contamos la cantidad de paquetes,

dicho nmero ser proporcional a dos veces tiempo que tarda la onda acstica desde el sensor al fondo del

modelo. La cantidad de datos por paquetes ser ajustada segn la SNR de la seal, a mayor cantidad de

datos tiende a mejorar la SNR, aunque se disminuye la resolucin de la medicin del tiempo, lo cual incide

directamente la medicin de distancia.

Dicho procedimiento se llevo a cabo en MATALB, ya que desde la FPGA, se enva la seal muestreada sin

ser procesada.

A futuro se pretende, avanzar en el aprendizaje de aplicaciones DSP con lgica programable, para

implementar el algoritmo de deteccin en la FPGA, ganando velocidad de clculo y estabilidad.

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Procesamiento de seales para efectos de audio con lgica programable

Mariano Gonzlez; Diego Costa; Carlos Sosa Pez Lab. de Electrnica, Investigacin y Servicios; Fac. de Cs. Fsico, Matemticas y Naturales;

Universidad Nacional de San Luis; San Luis; Argentina.

En el presente trabajo se dise un sistema de procesamiento de seales para suprimir ruido en sistemas acsticos e implementar efectos de audio de compresin, chorus y flanger. El diseo se implement en un FPGA y se realiz bajo las especificaciones Wishbone para facilitar la interconexin con otros bloques que pueden agregarse o implementar varios cores en un mismo dispositivo. La arquitectura del diseo cuenta con un bloque central de procesamiento, constituido por sub-bloques que implementan los tres efectos, dos de los cuales manejan una memoria propia implementada con primitivas del mismo FPGA. Se realizaron dos bloques para controlar los conversores A/D y D/A y otro bloque de coordinacin entre ambos. Se dise un mdulo de interfaz humana para el ajuste de los parmetros de cada efecto mediante una estructura de men donde el usuario puede navegar. Dicho mdulo gestiona el funcionamiento de 4 pantallas de 7 segmentos para visualizar tanto los mnemnicos de los parmetros como sus valores numricos. Tambin controla los pulsadores de reinicio, seleccin de efecto, eleccin de parmetro, incremento y decremento. Por fuera del FPGA se construy un circuito de entrada con tres funciones: Acondicionamiento de seal para aprovechar el rango dinmico, limitacin para proteccin de picos, y filtrado para evitar el solapamiento por sub-muestreo en el conversor A/D. En la salida se coloc un filtro reconstructor luego del D/A. El efecto de compresin implementa una transferencia lineal por tramos para suavizar los picos. Los parmetros ajustables son el umbral de compresin y la profundidad (grado de reduccin de ganancia). El chorus consiste en la suma de la seal de entrada con varias rplicas corridas levemente en frecuencia y retardadas desigualmente. Se logra un efecto similar, de sencilla implementacin, sumando tres seales: La entrada y dos lazos de la entrada retrasada con retardos variables de 20 a 30 ms. La variacin de los retardos es controlada por osciladores digitales de forma triangular. Los parmetros ajustables son la ganancia de cada lazo y la frecuencia de cada oscilador. El efecto de flanger se implementa con la suma de tres seales: La entrada, la entrada retardada con retardo variable y la entrada realimentada. Los parmetros ajustables son similares a los del chorus, adems de la ganancia de realimentacin. La supresin digital de ruido anula la entrada mientras la seal no supere determinado umbral. Se ide una rutina que identifica al ruido si la entrada no supera el nivel ajustado durante un lapso mayor a un tiempo definido. El umbral de nivel es ajustable y el umbral de tiempo se fij igual a de perodo de la seal entrante de menor frecuencia ( de 20 Hz). Esto impide que se elimine seal til. El diseo se describi en cdigo VHDL y se us Libero 8.6 para depuracin, Synplify DSP AE para sntesis, Designer para posicionamiento-ruteo, Flash Pro para programacin y ModelSim para simulacin. El hardware usado fue la placa de desarrollo RVI Prototype Board con su expansin LP Data Conversion Daughter Board. La misma fue provista por el International Center For Theoretical Physics, desarrollada por A. Cicuttin, M. L. Crespo y A. Shapiro. Contiene un FPGA ProASIC3E (A3PE1500) de Actel, conversores ADC (AD9201) y DAC (LTC1654), entre otros. Para los circuitos externos de acondicionamiento de seales se utilizaron amplificadores operacionales de bajo ruido. La frecuencia de muestreo elegida es de 44,1 KHz. La resolucin obtenible con los conversores disponibles en la placa utilizada es de 10 bits. Los recursos utilizados suman 4815 celdas lgicas que representan el 13% de las disponibles, 33 bloques de E/S adems de 9 bloques RAM que constituyen el 15% del total.

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Mdulo de alimentacin para placas con dispositivos FPGA

Huy, Christian .A; Brengi, Diego J. Instituto Nacional de Tecnologa Industrial

Centro de Electrnica e InformticaLaboratorio de Desarrollo Electrnico con Software Libre

Se presenta el diseo, fabricacin y prueba de un mdulo de alimentacin orientado especialmente al suministro de potencia para placas con un dispositivo FPGA de tres tensiones de alimentacin. Este mdulo se concibi como parte del proyecto S3Proto, una plataforma de desarrollo de usos mltiples con FPGA, de diseo que ser completamente abierto y concebida con herramientas de software libres.

El mdulo de alimentacin desarrollado posee cualidades que le permiten alimentar a integrados FPGA con tres tensiones de alimentacin, cumpliendo con los requerimientos que estos dispositivos poseen. Adems, dada su capacidad de corriente, este mismo mdulo puede suplir la demanda de potencia de la dems electrnica que se encuentre de alguna manera asociada a la FPGA en la placa.

El dispositivo principal que debe alimentar este mdulo es una FPGA Spartan 3E de la firma Xilinx. Esta familia de FPGA tiene cierta flexibilidad en cuanto a su alimentacin comparada con otras familias de FPGA de la misma marca. Sin embargo, se procur que este mdulo de alimentacin sea capaz de adaptarse a los requerimientos de las otras familias de FPGA no tan flexibles como las Spartan 3E.

El mdulo es capaz de generar 3 tensiones de alimentacin: 3,3V; 2,4V y 1,25V, requeridas respectivamente por los bancos de pines, el mdulo JTAG interno y la lgica interna de la FPGA. Las salidas de 3,3V y de 1,2V tienen capacidad de corriente de hasta 3A cada una, mientras que la de 2,4V solo lo es de hasta 300mA.

La fuente tiene adems que cumplir con dos condiciones referidas al establecimiento de las tensiones de las salidas durante el encendido. Una es que las tensiones deben establecerse en una determinada secuencia. La otra condicin es que cada tensin debe incrementarse en las entradas de alimentacin de la FPGA con una dada pendiente de crecida. Ambas condiciones son requeridas en varias de las familias de FPGA de la firma Xilinx. Otra caracterstica extra deseable es las proteccin contra cortocircuitos.

De todas las opciones en reguladores de tensin analizados, el que mejor se adaptaba a los requerimientos es un integrado TPS75003 de la firma Texas Instruments. El mismo posee dos lgicas de control para dos fuentes conmutadas y un regulador lineal. Con las fuentes conmutadas se implementan las tensiones de 3,3V y de 1,25V. El regulador lineal, incorporado en el integrado, entrega una tensin de 2,4V para la lgica JTAG de la FPGA. El chip posee adems; entradas de habilitacin individuales para cada una de las fuentes y protecciones contra cortocircuito para las fuentes conmutadas.

Este integrado viene nicamente en un encapsulado QFN particular, razn por la cual el armado manual de la placa debi realizarse con extremo cuidado y habilidad.

El diseo del PCB de este mdulo de alimentacin se pens para que resulte una placa de tamao reducido, fcilmente acoplable a la placa madre con la FPGA. La placa es doble faz y, excepto por los conectores, realizada completamente con componentes SMD.

A causa de las dos fuentes conmutadas que posee, las perturbaciones por ruido podran ser importantes , para lo cual se tuvieron ciertas consideraciones sobre el diseo de pistas y la eleccin de varios de los componentes. Para evitar estos problemas se usaron inductores en cazoletas cerradas de ferrite, trazados y planos de masa para anular las interferencias radiadas.

Al realizarse las pruebas sobre la fuente terminada se pudo verificar que cumpla con los requerimientos en cuanto a tensiones, rampas de crecida y secuencia de encendido. Las fuentes conmutadas entregaron sin problemas hasta 2,7A y la fuente lineal se prob con los 300mA de la especificacin.

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Controlador tipo PID, sobre microcontrolador embebido en FPGA

David M. Caruso, Salvador E. Tropea

Instituto Nacional de Tecnologa Industrial - Electrnica e InformticaAvenida General Paz 5445 entre Albarellos y Constituyentes, Edificio 42,

CC157 (CP 1650) San Martn, Bs. As., [email protected]

El presente trabajo, muestra la aplicacin de un algoritmo tipo PID, que corre en un microcontroladorAVR, embebido en FPGA, enfocado al control de posicin de un motor de corriente continua. Dichoalgoritmo, es ampliamente empleado, en la mayora de los sistemas de control. Sus caractersticas,lo hacen ideal para la aplicacin, aqu presentada. Dado que, un motor de corriente continua, esun sistema complejo, que no puede ser controlado de forma eficiente por un sistema estrictamenteproporcional o integrativo, ya que no se puede obtener una diversidad de respuestas del sistema. Encambio, el PID, con sus tres porciones de calculo, brinda toda una variedad de formas de control delsistema, desde una con tiempos de accin largos sin rizos hasta la opcin totalmente opuesta.El algoritmo PID fue escrito en lenguaje C (compilado con avr-gcc 4.3.2), realizando los clcu-los en punto fijo y alcanzando una buena resolucin de calculo para la aplicacin.La implementacin, se realiz sobre un core AVR ATmega8 (basado en un core de ATmega103 deOpenCores.org), sobre una FPGA. El hecho de tener un microcontrolador embebido, genera unafacilidad en cuanto a la implementacin. Dado que, el diseo no debe ajustarse a la rigidez de unmicrocontrolador comercial, sino que, se le puede dar el tamao y la forma mnima e indispensable,consiguiendo una velocidad de operacin mayor a la de el dispositivo original, eliminacin de com-ponentes innecesarias del microcontrolador para la aplicacin, una interconexin estndar con losperifricos sencilla de aplicar, etc.El sistema de control, se diseo segn la filosofa "hardware and software codesign". La misma, con-siste en realizar una divisin de tareas, segn su exigencia de tiempo. Por lo que, al microcontroladorse le sumaron una serie de mdulos dedicados (en hardware), que realizan tareas pequeas, en tiemporeal, dejando que el mismo (por software) se encargue del clculo y el control del sistema general. Di-chos perifricos son: Lector de Encoder relativo, modulador PWM y UART que fueron desarrolladosen el laboratorio INTI-UTIC-DESoL.La interconexin entre perifricos y el microcontrolador, se realiza a travs del bus WISHBONE, elcual permite, sumar en el futuro una mayor cantidad de cores con esa comunicacin estndar, de unaforma sencilla.El microcontrolador, se encarga de realizar las lecturas sobre cada uno de los perifricos, para ascomputar el clculo del algoritmo PID, y definir una posicin en el motor. Para esto, espera los co-mandos que la PC debe enviar, manteniendo una comunicacin va USB con la placa, que interna-mente posee un micro que transforma los datos en RS232 hacia la FPGA. Los comandos que puederecibir son: nueva posicin del motor, modificacin de parmetros del PID, lectura de posicin actual,definir una velocidad del motor, definir un ngulo inicial, etc.Para la aplicacin, se utiliz el kit de desarrollo de Avnet para la FPGA Spartan3A de Xilinx y unaplaca con el driver para el motor (L298), junto con opto acopladores para la interconexin. El motorutilizado es de corriente continua, como se mencion previamente, con una relacin de reduccin de36:1.El diseo result provechoso, dado que cumpli con las especificaciones, mostrando un sistema decontrol modular, sencillo de modificar y ampliar, exhibiendo una integracin considerable.

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CONVERSOR DE FORMATOS NUMERICOS, BASADO EN CIRCUITOS LOGICOS PROGRAMABLES, PARA APLICACION

EN SISTEMAS DE TIEMPO REAL

Ing. Fernando I. Szklanny - Ing. Elio A. De Mara. - Lic. Carlos E. Maidana. Universidad Nacional de La Matanza

El presente trabajo propone el desarrollo de un sistema de conversin de alta velocidad, basado en lgica programable, que permitir la conversin de nmeros enteros, provenientes por ejemplo de la salida de un conversor analgico digital, al sistema de representacin logartmico LNS. El objetivo principal del trabajo es la adecuacin, en tiempo real, de la informacin recibida desde dispositivos que generan valores numricos enteros, para permitir el uso de dichos valores en un formato que facilite el clculo y las operaciones aritmticas. Se plantea en consecuencia un algoritmo de conversin que, fundamentalmente, evite la necesidad de tablas y mtodos de interpolacin y que haga uso de la menor cantidad posible de recursos de hardware. En diferentes mbitos de la tecnologa surge la necesidad de realizar operaciones de clculo numrico en tiempo real y con una elevada precisin. En particular, en el campo de la conversin analgico digital se han logrado conversores que trabajan a frecuencias de muestreo del orden de 1 G muestras/seg. En estos casos, la representacin de los valores numricos requiere de formatos que permitan dicho clculo en forma adecuada, en alta velocidad, y permitiendo una buena precisin en los resultados y una buena velocidad de respuesta de los circuitos encargados de realizar los clculos necesarios. Para estas aplicaciones, los formatos exponenciales tienen grandes ventajas al permitir el manejo de un elevado rango de valores, con una precisin adecuada a la mayora de las aplicaciones. El uso de los sistemas de representacin en punto flotante o en formato de representacin logartmica resulta apropiado para el objetivo requerido. El presente trabajo responde a la necesidad de resolver operaciones de clculo aritmtico en tiempo real o cuasi real, para su utilizacin en diversas aplicaciones de procesamiento digital de seales. Es un objetivo del presente trabajo el de desarrollar un algoritmo que permita realizar la conversin de nmeros naturales o enteros, como los que pueden obtenerse de la salida de un conversor analgico digital, mediante mtodos numricos que no requieran de una elevada cantidad de recursos de hardware, ni de grandes tiempos de clculo. Es otro objetivo del presente trabajo el de determinar que la conversin sea factible con un mnimo error de conversin, con el objeto de que los valores resultantes de dicha conversin tengan un error consistente con los errores propios de representacin del sistema de numeracin logartmico y del valor entero recibido en la entrada de dicho conversor. Es un tercer objetivo del presente trabajo implementar el conversor de punto fijo a LNS mediante un dispositivo lgico programable, utilizando la menor cantidad posible de recursos de hardware, en especial con el menor nmero de elementos de lgica secuencial y sin la necesidad de elementos externos al mismo. Una versin previa del presente trabajo fue recientemente presentada en el Congreso SPL 2010 llevado a cabo en el mes de marzo pasado en la localidad de Porto de Galinhas, Brasil, siendo seleccionado para participar en el foro de diseadores de dicho Congreso. El mismo ha sido publicado en los Proceedings de dicho Designer Forum, ISBN 978-85-7656-171-2

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Sntesis de multiplicador BCD de un dgito sobre FPGA

M. Vazquez (1,2), E. Cozzolino(1), F. Ferrara(1), J.M. Schenini(1), G. Bioul(1,2) 1. Universidad Fasta, 3145, Calle Gascn, Mar del Plata, (Bs. As.) Argentina

2. UNCPBA, 399, Calle Pinto Tandil, (Bs. As.) Argentina, [email protected]

Las computadoras almacenan y manipulan datos numricos en formato binario. En muchas aplicaciones comerciales, incluyendo anlisis financiero, transacciones bancarias, operaciones contables, y dems, los errores introducidos al convertir un nmero decimal a binario no son aceptables y pueden violar requerimientos legales y/o de precisin. La nueva revisin del estndar IEEE 754 para aritmtica de punto flotante incluye especificaciones para formato decimales. El costo computacional de realizar operaciones en punto flotante decimal motiva a desarrollar nuevas tcnicas para implementacin hardware de operaciones decimales. En el presente, la codificacin BCD 8421 (Binary Coded Decimal) es la opcin ms popular para implementar algoritmos de aritmtica decimal. En el trabajo se presenta y analiza diferentes mtodos de implementacin de un multiplicador de un dgito BCD, usando el sintetizador de Xilinx (XST) para la materializacin. Se usaron tres estrategias para la definicin funcional del multiplicador BCD. Las funciones fueron expresadas mediante el uso del lenguaje HDL. Se presentan los tiempos de retrasos y los consumos de rea en las tres estrategias para dispositivos pertenecientes a dos familias de FPGAs de Xilinx: Virtex IV y Virtex V. Se presentan comparaciones con resultados de trabajos anteriores. La primera propuesta (E-I) es la ms simple y directa, el sintetizador toma como entrada un diseo cuya descripcin de cada funcin solo abarca los minterms correspondientes a los 1s lgicos de la tabla de verdad. Eso implica que todos los dont care reciben el valor cero. En la segunda propuesta (E-II), las funciones corresponden a un desarrollo Shannon abarcando los minterms correspondientes a los 1s lgicos y tambin a las entradas dont care. Eso implica que todos los dont care reciben el valor uno. El objetivo de esta estrategia es ver como el sintetizador utiliza esta informacin redundante para efectuar las optimizaciones. En la ltima propuesta (E-III), el diseo genera la descripcin funcional a partir de los resultados de un software de minimizacin automtica de funciones. Este programa toma como entrada las tablas de verdad con cada valor definido, mientras que se carga con X (dont care) los valores cuya ocurrencia no es posible. El programa de minimizacin utiliza la flexibilidad de eleccin 1 o 0 para los dont care a fin de minimizar la representacin funcional de la funcin. Se implementaron los diseos sobre dispositivos pertenecientes a dos familias de Xilinx (Virtex IV y Virtex V). Se obtuvo que el diseo (E-I), es la mejor opcin en trminos de tiempos de clculo sin presentar mayor costo respecto a las otras alternativas en cuanto a consumo de slices. Se observa, que en el caso de la descripcin funcional del multiplicador BCD de un dgito, el hecho de agregar redundancia en la descripcin (E-II) o utilizar un software de minimizacin para realizar un diseo mejorado, produjo peores resultados que el ms simple y directo. Se pone en evidencia que los mtodos clsicos de minimizacin de funciones Booleanas no son muy efectivos en la tecnologa FPGA. Aun en la tecnologa ASIC, muchas tcnicas de minimizacin funcional aparecen obsoletas para funciones de mediana complejidad. Por ltimo, se hicieron comparaciones con un trabajo anterior y result que la alternativa ms simple (E-I) tambin present mejores resultados en trminos de tiempos de cmputo que las implementaciones cuyas descripciones estn orientadas al uso de determinados recursos de la FPGA.

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Arquitecturas Reconfigurables

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Implementacin en FPGA de un correlador simultneo de MO-CSSM.A. Funes, P.G. Donato, M. Calabria, M.N. Hadad, D.O. Carrica

UNMDPCONICET

Las secuencias complementarias fueron definidas por Golay, como un par de secuencias finitas delongitud L = 2m (m IN 0, 1) de dos tipos de elementos que tienen la propiedad que el nmerode pares de elementos iguales con cualquier separacin dada en una serie es igual al nmero de paresde elementos diferentes con la misma separacin en las otras series. La caracterstica distintiva deestas secuencias radica en que la suma de las autocorrelaciones de las secuencias complementariasda como resultado una funcin delta de Kronecker de amplitud 2L para t = 0 y lbulos lateralesnulos para t 6= 0 lo que posibilita la deteccin de las mismas unvocamente en presencia de elevadosniveles de ruido. Este concepto se extendi a conjuntos de secuencias complementarias (M-CSS) porTseng y Liu, que generaliz sus propiedades matemticas, pasando desde los pares a los conjuntos deM = 2m secuencias . Esta generalizacin ha sido ampliamente estudiada y profundizada, dando lugaral desarrollo de arquitecturas modulares y recursivas de generacin y correlacin. En el mismo trabajode Tseng y Liu se demuestra que existen conjuntos de secuencias complementarias de longitud Ltales que la correlacin cruzada (CC) entre las secuencias de un conjunto y las de otro da un resultadonulo para cualquier desplazamiento entre los mismos. Estos conjuntos se dice que son mutuamenteortogonales (MO-CSS), y sirven para codificar multiples emisiones. Los conjuntos de secuenciascomplementarias resultan de inters en aplicaciones de codificacin, radar y sistemas de sensadomltiple. Particularmente, la propiedad de ortogonalidad de las secuencias complementarias se haaplicado para permitir la deteccin independiente de las diferentes seales codificadas en un mismomedio, sin interferencias.

El concepto de ortogonalidad establece que dado un conjunto complementario de N secuencias, exis-ten tambinN conjuntos ortogonales entre s, que pueden ser generados a partir de diferentes semillasW . Por lo tanto, para codificar un sistema con N usuarios (robots, sensores, etc), se necesitan N ge-neradores programados con configuraciones de semillas ortogonales. Es razonable pensar, en unaprimera aproximacin, que son necesarios N correladores para procesar de forma independiente to-dos los conjuntos. Sin embargo, hoy en da se estn dedicando sostenidos esfuerzos a la reduccin delos clculos implicados en la generacin y / o correlacin de estas seales por medio de algoritmosrecursivos.

En trabajos previos se ha presentado una arquitectura de correlacin de conjuntos de secuencias com-plementarias (M-CSS) que permite reducir sustancialmente la cantidad de operaciones y consecuen-temente el consumo de recursos lgicos cuando la misma es implementada en FPGA (Field Program-mable Gate Array). Adicionalmente, en trabajos realizados con pares de secuencias se demuestracmo dos pares ortogonales de secuencias pueden ser correlados simultneamente con una estructurade correlacin simple. A partir de estos aportes, en este trabajo se presenta la implementacin deun correlador de Conjuntos Ortogonales de Secuencias Complementarias (MO-CSS) mediante unanica estructura aritmtica en FPGA. El mismo se dise completamente con parmetros genricosde modo de contemplar la correlacin simultnea de N de estos conjuntos. Se realiza la estimacinanaltica del consumo de recursos lgicos y se verifica experimentalmente.

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Diseo de procesadores neuronales orientados a redes multi-etapa implementados en FPGA

Mg. Marcelo A. Tosini Grupo Inca/Intia

Facultad de Ciencias Exactas Universidad Nacional del Centro de la Provincia de Buenos Aires

Tandil Buenos Aires - Argentina [email protected]

Resumen

Se presenta en el trabajo el diseo de un procesador neuronal orientado a redes multi-etapa con capacidad de entrenamiento supervisado mediante el algoritmo de backpropagation. Si bien la literatura ofrece variadas soluciones a este problema, se busca en esta lnea de trabajo el desarrollo de un conjunto de operadores aritmticos utilizables en distintas implementaciones de rutas de datos para diferentes tipos de redes. Los componentes funcionan de forma sistlica a fin de balancear requerimientos de rea y tiempo de ejecucin. El trabajo prev a futuro el agregado de otros operadores aritmticos modulares, as como el estudio de comportamiento ante diferentes implementaciones de los operadores bsicos de multiplicacin y suma en aritmticas alternativas como RNS y aritmtica de dgitos serie. La utilizacin de redes neuronales para la resolucin de problemas complejos o no lineales ha inspirado la creacin de varias soluciones tanto en software sobre computadoras de propsito general-, como en hardware; con arquitecturas (en este ltimo caso) que van desde la implementacin de las redes en base a procesadores dedicados programados hasta materializaciones de alto rendimiento usando tcnicas de segmentacin de circuitos en configuraciones sistlicas de procesadores elementales simples. En el caso particular de las redes neuronales multi etapa muchas propuestas en hardware implementan solamente la fase de prueba de la red usando pesos sinpticos obtenidos por entrenamiento off line realizado en computadora. Esto responde principalmente a dos razones: por un lado, la aplicacin final de una red determinada en hardware no vara, por lo cual el entrenamiento on line no es necesario. Por otro lado, el entrenamiento on chip supone un aumento de la complejidad de los circuitos de la red neuronal que perjudican el rendimiento final o que en algunos casos son imposibles de materializar en determinados dispositivos de hardware.

Se analiza una arquitectura neuronal con entrenamiento on chip en base al algoritmo de retropropagacin (backpropagation, BP) para redes de varias capas ocultas orientado a su implementacin final en FPGA. La arquitectura propuesta es bsicamente sistlica con un diseo orientado a la interconexin de distintos componentes sistlicos que implementan las distintas ecuaciones del algoritmo. Esta decisin de diseo busca lograr la generalidad necesaria para poder incorporar a futuro nuevas caractersticas al circuito que amplen sus capacidades operativas al procesamiento de otras implementaciones de redes neuronales. En particular se proponen dos alternativas con comportamiento sistlico cuyas implementaciones en FPGA arrojan del orden de 125 MCUPS (millones de pesos actualizados por segundo) y 275 MCPS (millones de operaciones multiplicacin/acumulacin por segundo). Para las pruebas se trabaj en una FPGA Xilinx Virtex IV implementando los diseos con y sin el uso de los DSP internos. El diseo est orientado a implementar las distintas soluciones con bloques de clculo de una granularidad determinada asociada a operadores aritmticos de uso general y frecuente en redes neuronales como son las operaciones entre matrices y vectores. De esta manera, a nivel de diseo se dispondr a futuro de libreras de operaciones predefinidas tales como producto matriz-vector, producto de matriz transpuesta y vector, clculo de sigmoide (u otra funcin de salida), derivada de la funcin de salida, clculo de producto externo, entre otras. Se prev a futuro el desarrollo de un ambiente para generacin de descripciones VHDL de distintas arquitecturas neuronales a partir de la especificacin de sus parmetros taxonmicos. Por otro lado, se est estudiando el uso de aritmticas de dgitos serie, RNS y decimal para la implementacin de las operaciones bsicas.

Palabras clave redes neuronales, FPGA, arquitecturas de hardware, backpropagation.

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Desarrollo de un Trazador de Curvas como un caso de Aplicacin de

Instrumentos basados en Instrumentacin Virtual Reconfigurable

Risco M.; Vega J.; Bermdez R.

Centro de Investigacin y Desarrollo en Ingeniera (CIDI),

Facultad de Ingeniera Electrnica y Mecatrnica Universidad Tecnolgica del Per

Un equipo con el cual se pueda realizar una medicin o adquisicin de informacin para un

experimento o trabajo especfico ha sido siempre un requerimiento constante en un laboratorio de

investigacin, los instrumentos convencionales de bajo costo no siempre permiten una personalizacin

adecuada, y slo los equipos ms costosos admiten una programacin o configuracin suficientemente

personalizable; por ello muchas veces los investigadores de centros con bajos recursos se ven en la

necesidad de confeccionar ellos mismos pequeos sistemas electrnicos a medida.

El desarrollo de un instrumento personalizado es una tarea que consume tiempo y recursos, no slo en

el diseo y construccin del mismo sino tambin en su validacin. Estos equipos personalizados pocas

veces son basados en un hardware normalizado que permita su intercambio con otros investigadores o

incluso su reutilizacin.

El presente trabajo presenta un caso de aplicacin en donde se hace uso de una plataforma verstil

basada en FPGA que ha sido previamente validada y sobre el cual se pueden emular diversos

instrumentos (Generadores Arbitrarios de Onda, Osciloscopios, Sistemas de Adquisicin de datos para

instrumentacin), su arquitectura hace posible su reutilizacin e inclusive se promueve el intercambio

del firmware (cdigo de configuracin de la FPGA) y software que lo transforman en diversos

instrumentos electrnicos de laboratorio. En ste caso especfico se ha diseado un instrumento que

permite la caracterizacin mediante el trazado de curvas I vs V de dispositivos semiconductores. Una

tarjeta denominada RVI (por Reconfigurable Virtual Instrument) diseada en el laboratorio

Multidisciplinario (MLAB) del Centro Internacional de Fsica Terica (ICTP, Trieste - Italia) y una

tarjeta adaptadora de Seal diseada por alumnos del Centro de Investigacin y Desarrollo en

Ingeniera de la Facultad de Electrnica de la Universidad Tecnolgica del Per (UTP) constituyen el

hardware del sistema, mientras que el software ha sido desarrollado en Free Pascal usando la

plataforma Lazarus, una herramienta de desarrollo de aplicaciones gratuita disponible para las

plataformas Windows, GNU/Linux y Mac OS X. El cdigo para configurar la FPGA se ha

desarrollado en VHDL mediante el entorno integrado de desarrollo Libero que la compaa Actel

proporciona en versin gratuita para la configuracin de sus FPGAs. Aunque el diseo se basa en una estructura de bloques (IP Cores) independientes similar a los SoC (System on Chip) no se ha

implementado un microprocesador como maestro del sistema, en su lugar, una mquina de estado

compleja administra un BUS derivado de la especificacin WISHBONE, esto con la finalidad de

ahorrar recursos en la FPGA; se obtiene as un diseo compacto y reproducible con herramientas de

uso libre.

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Nodos Constituyentes de una Red Cooperativa Inteligente accesible Va Internet

Mara Isabel Schiavon, Daniel Crepaldo, Carlos Varela Laboratorio de Microelectrnica

Facultad de Ciencias Exactas, Ingeniera y Agrimensura Universidad Nacional de Rosario - Santa Fe, Argentina.

Resumen Ampliado Se presenta la implementacin de dispositivos autnomos para acondicionamiento de datos y control de comunicaciones como nodos constituyentes de una red cooperativa inteligente accesible va INTERNET. La implementacin se realiz sobre FPGA, en particular sobre la SPARTAN III provista por XILINX utilizando la plataforma de diseo ISE y las placas de desarrollo Digilent S3. El campo de aplicacin pensado es el relevamiento de datos meteorolgicos para mejorar y facilitar el desenvolvimiento de la actividad agropecuaria. Para el diseo cada nodo se dividi en dos subsistemas, uno para recepcin de datos y otro para gestin de comunicaciones, que se interconectan a travs de una memoria.

Subsistema de recepcin de datos Es el encargado de monitorear la actividad de los sensores de campo y traducir esa actividad en bloques de datos que se almacenarn en la memoria de datos, donde sern ledos por el bloque de gestin de protocolos para realizar la transmisin de los mismos al exterior.

Subsistema de gestin de comunicaciones Su diseo responde al esquema propuesto por el modelo OSI de 7 capas adaptado a esta aplicacin en particular.

Est compuesto por tres mdulos: un mdulo de transmisin y recepcin, un mdulo para decodificacin y codificacin de la trama ETHERNET y un mdulo para gestin de los protocolos. El mdulo transmisor/receptor (TRANS/REC), en correspondencia directa con el nivel fsico del modelo OSI, se conecta al exterior mediante un par trenzado utilizando el protocolo ETHERNET 802.3 10 base T. Las tramas ETHERNET intercambiadas a travs de este mdulo son procesadas, tanto en la recepcin como en la transmisin, por un mdulo especfico (CODE/DECO ETHERNET) cuya funcin corresponde al nivel de enlace de datos. Las funciones correspondientes a los restantes niveles del modelo OSI se concentraron en un mdulo de gestin de protocolos identificado como GESTOR DE PROTOCOLOS. Este mdulo realiza las funciones correspondientes a los protocolos ARP, IP, TCP y HTTP que son estrictamente necesarias para esta aplicacin especfica. Para el almacenamiento temporario de los datos que se intercambian entre los mdulos se utiliza una memoria de lectura/escritura de doble puerto (MEMORIA DE COMUNICACIN).

FIG.2: DIAGRAMA EN BLOQUES SUBSISTEMA DE COMUNICACIONES

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VMEbus en FPGA

Eduardo F. Achilli , Santiago A. Gil, Jos A. Rapallini, Antonio A. Quijano Centro de Tcnicas Analgico Digitales (CeTAD)

Facultad de Ingeniera - Universidad Nacional de La Plata La Plata Argentina [email protected]

Introduccin: Se presenta el diseo de una interfaz de instrumentacin VMEbus, utilizando lenguaje de descripcin de hardware para su desarrollo, y una FPGA comercial para su implementacin. Dentro de los sistemas de comunicacin de datos instrumentales de alta perfomance se encuentra el VMEbus (IEEE-1014-87), su arquitectura es independiente del microprocesador que lo utilice y posee configuracin dinmica de bus de datos (8 a 32 bit) y bus de direcciones (16, 24 o 32 bit); tambin presenta caractersticas de arquitectura maestro esclavo, capacidad multiprocesamiento (1 a 21), alta transferencia de datos (tpico 40 Mb/seg.) y otras propiedades que aun lo mantienen en vigencia como interfaz entre equipos de instrumental cientfico. Razones que impulsaron el trabajo: La facilidad del diseo de sistemas digitales complejos con FPGA, genera una rpida solucin, cuando las caractersticas del problema a resolver est fuera del alcance tecnolgico del momento, es decir muchas veces no se puede conseguir en el mercado los reemplazos o las adaptaciones necesarias para un sistema de instrumentacin en utilizacin.

Desarrollo: Se muestran las caractersticas del VMEbus, que lo ponen en evidencia como una interfaz compleja

de desarrollar. Se propone una metodologa para su estudio y desarrollo utilizando en particular VHDL y luego se implementa sobre una FPGA (Spartan 3) fabricada por Xilinx. La estructura bsica del sistema VME, corresponde al Mdulo de Control del Sistema, que es el encargado administrar los recursos del sistema; el Mdulo de Procesamiento, que inicializa los ciclos de transferencia de datos para transferir informacin entre l mismo y los distintos dispositivos de entrada-salida y por ltimo el Mdulo de Entrada-Salida, que ser el que se desarrolla en detalle en este trabajo. Resultados: Diseo de una interfaz VMEbus esclavo de caracteristicas versatiles, que permite su conexin a cualquier dispositivo maestro de una instrumentacion en uso.

Comentarios: En el trabajo se presenta un resumen de las tareas necesarias para lograr la implementacin, los resultados experimentales y las medidas realizadas sobre las placas diseadas.

Conclusin: Se ratifican las caractersticas de la utilizacin de estas tecnologas y en particular se comprueba su facilidad para la incorporacin en diseos complejos como el presentado.

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Implementacin de un osciloscopio en una plataforma de instrumentacin virtual reconfigurable

Facundo Aguilera; Carlos F. Sosa Pez; Diego E. CostaUniversidad Nacional de San Luis, Argentina

Los instrumentos virtuales tienen la particularidad de estar compuestos por una computadora de propsito general, un software y unidades de hardware externas. Un instrumento virtual reconfigurable utiliza un dispositivo lgico programable en el control y procesamiento de las unidades de hardware externas. Esto le permite ser reconfigurado para ser utilizado como diferentes instrumentos virtuales o diferentes formas del mismo instrumento.Una plataforma de instrumentacin virtual reconfigurable involucra la creacin de un conjunto de bibliotecas tanto de software como de hardware (IP Cores). Para ello se enfatiza la utilizacin de un diseo basado en bloques reutilizables y la publicacin de los cdigos bajo una licencia de cdigo abierto, facilitando la incorporacin de otros instrumentos o mejoras a la plataforma [1].Este trabajo colabora con la creacin de esta plataforma de instrumentacin virtual reconfigurable. Para ello se presenta el diseo de un osciloscopio virtual completo y funcional, diseado siguiendo las ideas planteadas, como punto de partida para el proyecto.Fueron diseados diferentes IP cores para utilizar en la placa de desarrollo [2]. La funcin de los mismos puede resumirse en: generar las seales adecuadas para poder comunicarse con la PC, recibir las instrucciones de configuracin de los componentes internos desde la PC, recibir las instrucciones de comienzo y fin del funcionamiento del osciloscopio desde la PC, controlar al conversor analgico digital, realizar procesamiento necesario de los datos, regular el funcionamiento de un buffer interno y enviar los datos a la PC. La interconexin interna entre los mdulos utiliza la especificacin WISHBONE, recomendada para IP Cores publicados bajo una licencia de cdigo abierto .El osciloscopio permite dos modos de funcionamiento. En el primero los valores son obtenidos y mostrados en el visor del osciloscopio continuamente. El segundo consiste en adquirir los datos, mostrarlos en el visor y retenerlos, cada vez que es indicado a travs de los controles. Se implement el trigger por nivel tradicional (con seleccin de pendiente positiva o negativa) y se ha utilizado el puerto paralelo (modo EPP) para la comunicacin con la PC. El tamao del buffer interno es configurable, est realizado utilizando la memoria SRAM interna de la FPGA y tiene una capacidad mxima de 15360 muestras, compartida entre los canales.Se dise un software con una interfaz grfica intuitiva que permita operar el instrumento de manera similar a uno tradicional. Para el desarrollo del software, se han utilizado el lenguaje C++ y las bibliotecas Qt. La estructura de clases utilizada en el software facilita la reutilizacin del cdigo. Para la implementacin de la lgica en la FPGA (Actel A3PE1500), se han empleado: 5% celdas lgicas, 9% bloques de entrada/salida. La placa de desarrollo utilizada permite que el diseo pueda trabajar a una mxima frecuencia de muestreo de 20 MS/s, posea una resolucin vertical de 10 bits., tenga un rango de entrada de -2 V a 2 V mximo y posea dos canales de entrada. El diseo abierto y basado en bloques facilita la creacin de nuevos instrumentos o la incorporacin de nuevas caractersticas al osciloscopio. [1] A. Cicuttin, M. Crespo, A. Shapiro, y N. Abdallah, A Block-Based Open Source Approach for a Recongurable Virtual Instrumentation Platform Using FPGA Technology, en IEEE International Conference on Recongurable Computing and FPGAs. 2006, pp. 18.[2] Cicuttin, A., Crespo, M., Shapiro, A. y Abdallah. Building an Evolvable Low-Cost HW/SW Educational PlatformApplication to Virtual Instrumentation. IEEE International Conference on Microelectronic Systems Education. 2007, pp 77-78.

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Optoelectrnica

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Control de la potencia de un emisor de luz de tipo SLD para un sensor ptico interferomtrico de velocidad angular

Ing. Alustiza D. H.; Ing. Manno F. J.; Ing. Mineo M.; Ing. Skou P. Centro de Investigaciones pticas

CIOp (CIC-CONICET) Convenio CIOp VENG S.A.

El objetivo del presente artculo es presentar el trabajo realizado en el marco del diseo e implementacin de un sistema de emisin de luz controlado. Este forma parte como subsistema del diseo de un sensor interferomtrico de velocidad angular.

El dispositivo clave es un diodo emisor superluminiscente. Se trata de una fuente de baja coherencia. La potencia emitida por el mdulo no depende solo de la corriente inyectada sino que depende tambin en forma directa de la eficiencia cuntica. Controlar la temperatura de la juntura del semiconductor resulta indispensable para mantener constante esta ltima. Por otra parte la operacin en condiciones distintas a las especificadas por el fabricante exponen al diodo a la posibilidad de resultar daado en forma irreversible. Se presentarn entonces las metodologas de modelado y diseo de los algoritmos controladores y su implementacin en FPGA.

Las exigencias en los requerimientos relativos al rango de operacin y las caractersticas de los modelos a tratar presentan restricciones para la seleccin de una estrategia de control adecuada para cada lazo. Esto se discutir en el artculo conjuntamente con la seleccin de la tecnologa digital apropiada y las tcnicas de descripcin de hardware para su implementacin.

Se plantea tambin la necesidad de implementacin de lazos auxiliares de control como por ejemplo el de estabilizacin de corriente que se inyecta al enfriador termo elctrico. Esto permite asegurar dinmicas aceptables y corregir niveles de potencia. Adems, como resultado de la realimentacin del diseo con resultados obtenidos durante la etapa de validacin de algoritmos, se gener un lazo de ajuste de referencia de corriente de drive. De esta manera, utilizando la informacin de un diodo testigo se realimenta una mnima porcin de la potencia e

microelectronica aplicada

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