ejercicios de arquitectura

7/27/2019 Ejercicios de Arquitectura

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Arquitectura DeComputadoras

FACULTAD DE INGENIERIA CIVIL, DE SISTEMAS Y

ARQUITECTURA

ESCUELA PROFESIONAL DE INGENIERIA DE SISTEMAS

INTEGRANTES :

BECERRA GUERRERO HANS

GONZALES AYASTA PAUL

DOCENTE :

SANDOVAL JIMENEZ JOSE RAMN

CICLO :

2010-II

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CAPITULO 6

6.1.

En la seccin 6.3 se enumeraron una ventaja y un inconveniente de la E/S

asignada en memoria comparada con la E/S aislada. Enumere 2 ventajas y 2

inconvenientes ms.

Ventajas Desventajas

E/S

Program

ada

- El programa decide cundo

y con qu dispositivos se

establecer la comunicacin de

E/S.

- Un bit en un registro de salida

indica al dispositivo que

comience una operacindeterminada, y un bit en un

registro de entrada indica al

procesador la finalizacin de la

operacin.

- La computadora emplea

solo un conjunto de seales

de lectura y escritura y no

hacen diferencia entre

direcciones de memoria y

entrada y salida.

- Es un mtodo adecuado en

determinadas

circunstancias (perifricos

lentos), pero resulta

ineficiente si deben

atenderse perifricos

rpidos o gran cantidad de

ellos.E/S

Aislada

- En la configuracin E/S aislada,

la Cpu tiene instrucciones

distintas de entrada y salida, y

cada una de estas instrucciones

se asocia con la direccin de un

registro de interface.

- El mtodo E/S aislada separa la

memoria y las direcciones de

E/S para que los valores de la

direccin de memoria no se

- Posee un Conjunto limitado

de instrucciones.

- Necesidad de lneas

especiales de E/S o de

memoria.

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afecten con la asignacin de

direccin de interfaces, porquecada una tiene espacio de

direccionamiento.

6.2

En casi todos los sistemas que tienen mdulos de DMA, el acceso del modulo

de DMA a memoria principal tiene ms prioridad que el acceso de la CPU a

memoria principal. Por qu?

Porque un canal de E/S puede ejecutar instrucciones de E/S, lo que le confiere un

control completo sobre las operaciones de E/S. En un computador con tales

dispositivos, la CPU no ejecuta instrucciones de E/S. Dichas instrucciones se

almacenan en memoria principal para ser ejecutadas por un procesador de uso

especifico contenido en el propio canal de E/S. de esta forma, la CPU inicia una

transferencia de E/S, indicando al canal de E/S que debe ejecutar un programa dela memoria. El programa especifica el dispositivo o dispositivos, el area o areas de

memoria para almacenamiento, la prioridad y las acciones a realizar en ciertas

situaciones de error. El canal de E/S sigue estas instrucciones y controla la

transferencia de datos.

Si un procesador se lleva a cabo en intentar leer o escribir en la memoria, por lo

general no se produzcan daos, excepto una ligera prdida de tiempo. Sin embargo,

una transferencia DMA puede ser hacia o desde un dispositivo que est recibiendo

o enviando datos en una corriente (por ejemplo, disco o cinta), y no se puede

detener. Por lo tanto, si el mdulo de DMA se sostiene (acceso denegado

permanente a la memoria principal), los datos se perdern.

6.4.

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Repita el problema 6.3 utilizando DMA y asumiendo una interrupcin por

sector.

Utilizando DMA

Una Instruccin por Sector:

t = 2.6 microsegundos

Tiempo de Bsqueda: tb = 0

tb = 0

tl = 1.25

ttr = 2.5

-------------

3.75 microsegundos

6.5

Un mdulo de DMA est transfiriendo caracteres a memoria de mediante robo

de ciclo desde un dispositivo que transmite a 9600 bps. la CPU capta

instrucciones a una velocidad de un milln de instrucciones por segundo (1

MIPS) en qu medida se reduce la velocidad del procesador debido a la

actividad del DMA?

Vamos a ignorar los datos de lectura / escritura de las operaciones y asumir el

nico procesador trae instrucciones. A continuacin, el procesador necesita acceso

a la memoria principal una vez cada microsegundo. El mdulo de DMA es la

transferencia de personajes a una velocidad de 1200 caracteres por segundo, o uno

cada 833 mS. El acceso directo de memoria por lo que "roba" cada 833rdcycle.

Esto ralentiza el procesador aproximadamente (1/833)*100% = 0.12%

6.6

Un computador de 32 bits tiene dos canales selectores y un canal multiplexor.Cada selector soporta dos discos magnticos y dos unidades de cinta

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magntica. El canal multiplexor tiene conectados dos impresoras de lnea, dos

lectoras de tarjetas y 10 terminales de VDT. Suponga las sgts. velocidades

de transferencia:

Unidad de disco 800 KBytes/s

Unidad de cinta magntica 200 KBytes/s

Impresora de lnea 6.6 KBytes/s

Lector de tarjetas 1.2 KBytes/s

VDT 1 KBytes/s

Estime la mxima velocidad de transferencia de E/S en el sistema.

Canal selector selecciona un canal y realiza el envo velocidad mxima ser la

del dispositivo ms rpido (unidad disco)

Canal multiplexor reparte la conexin entre todos velocidad mxima ser la

suma de la de todos los dispositivos si el bus lo permite en cuanto a velocidad.Canal selector 2 800 = 1600 Kbytes/s

Canal multiplexor (2 6.6)+(2 1,2)+(10 1) = 25.6 Kbytes/s

Velocidad total suma de los dos canales 1600 + 25.6 = 1625. 6 Kbytes/s

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CAPITULO 10

10.1

Justifique la afirmacin de que una instruccin de 32 bits es probablemente

mucho menos del doble til que una de 16 bits.

La justificacin ms importante es que las instrucciones cortas son mejor que las

largas, ya que un programa formado por instrucciones de 16 bits ocupa la mitad de

espacio en memoria que uno con instrucciones de 32 bits. Este requisito esimportante, ya que la memoria es esencial, y cuanta ms memoria usemos para

almacenar las instrucciones (programas), menos datos podremos almacenar

simultneamente en memoria central, y por lo tanto, aumentar el uso de la

memoria secundaria, con lo que el procesamiento del programa ser ms lento.

La segunda razn a tener en cuenta, viene impuesta por la velocidad de

transferencia que posee la memoria, que en general viene determinada por la

tecnologa empleada en su diseo.

Esto implica que la velocidad de ejecucin de las instrucciones depende de la

longitud de la instruccin, ya que toda instruccin antes de ser ejecutada debe ser

captada, y si el procesador ejecuta ms rpido las instrucciones que lo que demora

en captarlas, podra ocasionar un cuello de botella, por lo que instrucciones de 16

bits las captara ms rpido que las de 32 bits.

10.2

Dado los valores de memoria siguientes y suponiendo una mquina con

instrucciones de una sola direccin con un acumulador qu valores cargan las

siguientes instrucciones en el acumulador?

La palabra 20 contiene 40 La palabra 30 contiene 50 La palabra 40 contiene 60

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La palabra 50 contiene 70

a) CARGA INMEDIATA 20b) CARGA DIRECTA 20c) CARGA INDIRECTA 20d) CARGA INMEDIATA 30e) CARGA DIRECTA 30f) CARGA INDIRECTA 30

a. 20 b. 40 c. 60 d. 30 e. 50 f.70

10.3

Suponga que la direccin almacenada en el contador del programa se designa

con el smbolo X1. La instruccin almacenada en X1 tiene una parte de

direccin X2. El operando que se nesecita para ejecutar la instruccin se

almacena en la palabra de memoria con direccin X3. In registro de ndice

contiene el valor X4. Que relacin existe entre estas cantidades si el modo

de direccionamiento es?

a) X3 = X2

DIRECTO: No va a existir relacin entre estas ya que solo se necesita una

referencia en memoria para encontrar el operando dicho.

b) b. X3 = (X2)

INDIRECTO: solo existe relacin entre X2 y X3 ya que solo se har la

referencia a la direccin de una palabra de memoria que contenga ladireccin del operando.

c) X3 = X1 + X2 + 1

RELATIVO AL PC: aqu existe relacin entre X1, X2 y X3 ya que el registro

referenciado es el contador de palabras y adems la

direccin de instruccin actual se suma al campo

de direcciones para producir la direccin efectiva.

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d) X3 = X2 + X4

INDEXADO: las variables que guardan relacin son X2, X3 y X4 porque aquse utiliza el registro de ndice adems de los campos de direccin de la

instruccin para producir la direccin efectiva del operando.

10.4

una instruccin de bifurcacin con modo relativo al pc esta almacenada en la

posicin de memoria 62010. el salto se efecta a la posicin 53010. el campo

de direccin de la instruccin es de 10 bits. cul es el valor binario de la

instruccin?

(PC + 1) + Direccin relativa = direccin efectiva

Direccin relativa = 621 + 530 = 91

La conversin a complemento a dos de representacin, tenemos: 1110100101.

10.5

Cuntas veces necesita la CPU referenciar a memoria cuando capta y ejecuta

una instruccin con modo de direccionamiento indirecto, si dicha instruccin es

a) un calculo que requiere de un solo operando; b) un salto?

a. 3 veces: buscar la instruccin, ve a buscar la referencia operando, ve a

buscar operando.

b. 2 veces: buscar la instruccin, ve a buscar la referencia operando y la

carga en el PC.

10.6

El IBM 370 no permite direccionamiento indirecto. Suponga que la direccin

del operando esta en memoria principal. Cmo podra acceder al operando?

(PC + 1) + Direccin relativa = Direccin efectiva

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Direccin relativa = -621+ 530 = -91

Convirtiendo a complemento dos, representamos nosotros como: 1110100101

CAPITULO 15.

CONTROL MICROPROGRAMADO

15.1

Describa la implementacin de la instruccin de multiplicacin, en la maquina

hipottica diseada por Wilkes. Utilice una descripcin narrada y un

organigrama.

La operacin de una computadora, en la ejecucin de un programa, consiste en

una secuencia de ciclos de instruccin, con una instruccin de mquina por

ciclo. Esta secuencia de ciclos de instruccin no es necesariamente la misma

que la secuencia de instrucciones por escrito que componen el programa,debido a la existencia de instrucciones de ramificacin. La ejecucin real de

las instrucciones sigue una secuencia temporal de las instrucciones.

Unidad

Aritmtica

Unidad de

registros de

control

Biestable

condicional

Microinstruccin

siguienteAjuste Uso 0 1

27 0a C 18 a E 28

28 B a D E a G (1)B1 2929 D a B(R) (G 1) a

E

30

30 C a D(R) (2)Es 1 31 3231 D a C 2 28 3332 (D + A) a C 2 28 3333 B a D (1)B1 3434 D a B(R) 3535 C a D(R) 1 36 3736 D a C 037 (D - A) a C 0

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15.2

Suponga un repertorio de microinstrucciones que incluye un microinstruccin

con la siguiente forma simblica:

IF (AC2 =1) THEN CAR


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en la memoria del microprograma corresponden a cada una de las cuatro fases

las circunstancias del problema anterior? Cmo se puede evitar el salto? (Es

decir, describa una microinstruccin que no especifique ningn salto ni

condicin ni incondicional).

Dos de los cdigos en el campo de seleccin de la direccin se deben dedicar a

ese fin. Por ejemplo, un valor de 000 podra corresponder a ninguna de las

ramas, un valor de 111 podra corresponder a la rama incondicional.

15.7.

Se va a usar un formato de microinstrucciones codificadas. Muestre como un

campo de micro operacin de 9 bits se puede dividir en subcampos para

especificar 46 acciones diferentes.

Un campo de 5 bits de rendimiento de 25 - 1 = 31 combinaciones diferentes deseales de control. Un campo de 4 bits de rendimiento de 24 - 1 = 15 combinaciones

diferentes, para un total de 46.

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CAPITULO 16

16.1

Sea el porcentaje de cdigo de programa que se puede ejecutarse

simultneamente por los n procesadores de un computador. Asuma que el

resto de cdigo debe ejecutarse secuencialmente por un procesador. Cada

procesador tiene una velocidad de x MIPS.

a) Proporcione una expresin para los MIPS efectivos en funcin de n, y x,

cuando se utiliza este sistema para ejecutar exclusivamente este programa.

CPUf = X

HALLANDO

InstrucTotN

CPIInstrucN

CPI

n

i

ii

1

=

=

CPI=n

nn

2

*)1( +

CPI=2

*)1( +n

HALLANDO

b) Si n=16, y x=4 MIPS, determine el valor de que hace que las prestaciones

del sistema sean igual a 40 MIPS.

12

666

Pr 10*10***10* CPI

f

TCPIproginstrucN

proginstrucN

T

proginstrucNMIPS CPU

CPUog

=

=

=

610**)1(

*2

+

=

n

XMIPS

610**)116(

)4(*240

+

=

610**)116(

)4(*240

+

=

81764,1 = e


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16.2

Un multiprocesador con ocho procesadores tiene conectadas 20 unidades de

cinta. hay un gran nmero de trabajos enviados al sistema y cada uno de ellos

necesita un mximo de 4 unidades de cinta para completar su ejecucin.

Asuma que cada trabajo comienza a ejecutarse utilizando tres unidades de

cinta durante un perodo largo, antes de que necesite la cuarta unidad de

cinta durante un corto perodo de tiempo antes de finalizar la ejecucin.

Asuma tambin una fuente continua que suministra trabajos.

a) Suponga que el planificador del sistema operativo no iniciar ningn trabajo,

a no ser que existan cuatro unidades de cinta disponibles. Cuando un trabajo

comienza, inmediatamente se le asigna cuatro unidades de cinta, y no se

liberan hasta que el trabajo finalice. Cul es el nmero mximo de trabajos

que pueden estar ejecutndose al mismo tiempo? Cul es el nmeromximo y mnimo de unidades de cinta que pueden estar inactivas como

resultado de sta poltica.

Si esta poltica conservadora se utiliza, como mximo el 20 / 4 = 5 procesos

pueden estar activos al mismo tiempo. Porque una de las unidades asignadas

a cada proceso puede estar inactiva la mayor parte del tiempo, a lo sumo

cinco unidades se espera a la vez. En el mejor de los casos, ninguno de los

discos podrn ser inactivo.

b) Sugiera una poltica alternativa que mejore la utilizacin de las unidades de

cinta al mismo tiempo que se evita el bloqueo (DEADLOCK) del sistema.

Cul es el nmero mximo de trabajos que pueden estar ejecutndose al

mismo tiempo? Cules son los lmites en el nmero de unidades de cinta

inactivas?

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Para mejorar la utilizacin de la unidad, cada proceso puede ser asignado

inicialmente con tres unidades de cinta, con la cuarta unidad asignada a lacarta. Con esta poltica, a lo sumo 20 / 3 = 6 procesos pueden estar

activos al mismo tiempo. El nmero mnimo de unidades de reposo es 0 y el

nmero mximo es de 2.

16.3

Puede existir algn problema con la aproximacin de cache write- once en

los multiprocesadores basados en bus? Si es as sugiera una solucin.

1.-Aadir una memoria cach de alta velocidad entre la CPU y el bus:

El cach guarda las palabras de acceso reciente.

Todas las solicitudes de la memoria pasan a travs del cach.

Si la palabra solicitada se encuentra en el cach:

o El cach responde a la CPU.

o No se hace solicitud alguna al bus. Si el cach es lo bastante grande:

o La tasa de encuentros ser alta y la cantidad de trfico en el bus

por cada CPU disminuir drsticamente.

o Permite incrementar el nmero de CPU.

Un importante problema debido al uso de cachs es el de la incoherencia de la

memoria:

Supongamos que las CPU A y B leen la misma palabra de memoria en sus

respectivos cachs.

A escribe sobre la palabra.

Cuando B lee esa palabra, obtiene un valor anterior y no el valor recin

actualizado por A.

2.- Consiste en lo siguiente:

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Disear las cach de tal forma que cuando una palabra sea escrita al cach,

tambin sea escrita a la memoria. A esto se denomina cach de escritura.

No causa trfico en el bus el uso de cach para la lectura.

S causa trfico en el bus:

o El no uso de cach para la lectura.

o Toda la escritura.

Si todos los cachs realizan un monitoreo constante del bus:

Cada vez que un cach observa una escritura a una direccin de memoria

presente en l, puede eliminar ese dato o actualizarlo en el cach con el

nuevo valor.

Estos cachs se denominan cachs monitores.

16.4

Considere que dos procesadores de un SMP necesitan acceder a la misma lneade datos de memoria principal. Ambos procesadores tienen cach y utilizan el

protocolo MESI. Inicialmente, ambas cachs tiene una copia no vlida de la

lnea. La figura muestra el resultado de la lectura de la lnea x por parte del

procesador PI. Si ste es el inicio de una secuencia de accesos dibuje las

figuras correspondientes a la siguiente secuencia:

1. P2 lee x

2. P1 escribe en x (por claridad, marque con x la lnea en la cach de P1)

3. P1 escribe en x (marque con x la lnea de cach en P1)

4. P2 lee x

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16.5

La figura muestra 2 diagramas de estados posibles como protocolos de

coherencia de cach. Deduzca y explique cada protocolo y comprelo con el

protocolo MESI.

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Software de sistemas de coherencia de cach intento de evitar la necesidad de

circuitos de hardware adicional y la lgica basndose en el sistema de compilacin y

operativo para hacer frente al problema. En los sistemas de hardware, la lgica de

la coherencia de cach se implementa en el hardware.

Escuchar

Leer fonticamente

16.6

Obtenga la versin vectorizada del siguiente programa:

DO 20 I=1, N

B (I, 1)=0

VERSION ESCALAR DO 10 J=(1,M)

A(I)=A(I)+B(I,J)*C(I,J)

CONTINUE

D(I)=(E(I)+A(I))

20 CONTINUE

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DO 20 I=1, NB (I, 1)=0

VERSION VECTORIAL A(I)=A(I)+B(I,J)*C(I,J) J=(1,M)

D(I)=(E(I)+A(I))

CONTINUE

16.9

Protocolos de coherencia de cache.

PROTOCOLO MESI

Cada lnea de cach se marca con uno de los cuatro estados siguientes (codificados

con dos bits adicionales):

M - Modified (Modificado): La lnea de cach slo est en la cach actual, y

est "sucia"; ha sido modificado el valor de la memoria principal. Esnecesario que los datos sean escritos otra vez en la memoria principal antes

de permitir cualquier otra lectura del estado de la memoria (ya no es

vlida).

E - Exclusive (Exclusivo): La lnea de cach slo se encuentra en la cach

actual, pero est "limpia"; coincide con el valor de la memoria principal.

S - Shared (Compartido): Indica que esta lnea de cach puede estar

duplicada en otras cachs.

I - Invalid (Invlido): Indica que esta lnea de cach no es vlida.

Se puede leer de cach en cualquier estado excepto en Invlido. Una lnea invlida

puede ser cogida (de los estados Compartido o Exclusivo) para satisfacer una

lectura.

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http://es.wikipedia.org/wiki/Bithttp://es.wikipedia.org/wiki/Memoria_principalhttp://es.wikipedia.org/wiki/Memoria_principalhttp://es.wikipedia.org/wiki/Bit


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Una escritura slo puede ser llevada a cabo si la lnea de cach est en estado

Modificado o Exclusivo. Si est en estado Compartido todas las otras copias enotras cachs deben ser puestas en estado Invlido antes. Esto se hace

habitualmente con una operacin broadcast.

Una cach que contenga una lnea en estado Modificado debe sondear (interceptar)

todos los intentos de lectura (de todas las CPUs del sistema) a la memoria principal

y copiar los datos que tiene. Esto se hace habitualmente forzando la lectura back

off (cancelar el bus de transferencia a memoria), para luego escribir los datos en

memoria principal y cambiar la lnea de cach a estado Compartido.

Los estados Modificado y Exclusivo son siempre precisos: corresponden a los

poseedores de la lnea correcta en el sistema. El estado Compartido puede ser

impreciso: si alguna otra CPU descarga una lnea Compartida, y esta CPU es la nica

que tiene una copia, la lnea no ser cambiada a estado Exclusivo. (porque cambiar

todas las lneas de cach de todas las CPUs no es prctico en un bus de sondeo

broadcast)

PROTOCOLO DE MSI

Protocolo de MSI es un bsico protocolo de la coherencia del escondrijo eso se

utiliza en sistemas del multiprocesador. Como con la otra coherencia del escondrijo

protocolan, las letras del nombre del protocolo identifican los estados posibles enlos cuales una lnea del escondrijo puede estar. As pues, para MSI, cada bloque

contenido dentro de un escondrijo puede tener uno de tres estados posibles:

Modified: El bloque se ha modificado en escondrijo. Los datos en el

escondrijo son entonces contrarios con el almacn que mueve hacia atrs

(e.g. memoria). Un escondrijo con un bloque en el estado de M tiene la

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http://es.wikipedia.org/wiki/Broadcasthttp://es.wikipedia.org/wiki/Broadcasthttp://www.worldlingo.com/ma/enwiki/es/Coherence_protocolhttp://www.worldlingo.com/ma/enwiki/es/CPU_cachehttp://www.worldlingo.com/ma/enwiki/es/Computer_data_storagehttp://es.wikipedia.org/wiki/Broadcasthttp://www.worldlingo.com/ma/enwiki/es/Coherence_protocolhttp://www.worldlingo.com/ma/enwiki/es/CPU_cachehttp://www.worldlingo.com/ma/enwiki/es/Computer_data_storage


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responsabilidad de escribir el bloque al almacn que mueve hacia atrs

cuando se desahucia. Shared: Este bloque est sin modificar y existe en por lo menos un

escondrijo. El escondrijo puede desahuciar los datos sin la escritura l al

almacn que mueve hacia atrs.

Invalid: Este bloque es invlido, y se debe traer de memoria o de otra

escondrijo si se va el bloque a ser almacenado en este escondrijo.

Estos estados de la coherencia se mantienen con la comunicacin entre los

escondrijos y el almacn que mueve hacia atrs. Los escondrijos tienen diversas

responsabilidades cuando se leen los bloques o escrito, o cuando aprenden de otro

publicar de los escondrijos leen o escriben para un bloque.

Cuando una peticin leda llega un escondrijo para un bloque en los estados de M o

de S, el escondrijo provee los datos. Si el bloque no est en el escondrijo (en elestado de I), debe verificar que la lnea no est en el estado de M en ningn

otro escondrijo. Diversas arquitecturas que depositan dirigen esto

diferentemente. Por ejemplo, las arquitecturas del autobs se realizan a menudo el

snooping, donde est difusin la peticin leda a todos los escondrijos. Otras

arquitecturas incluyen directorios del escondrijo cules tienen agentes

(directorios) que sepan qu escondrijos tenan por ltimo copias de un bloque

particular del escondrijo. Si otro escondrijo tiene el bloque en el estado de M,

debe escribir detrs los datos al almacn que mueve hacia atrs e ir a los estados

de S o de I. Una vez que cualquier lnea de M se escriba detrs, el escondrijo

obtiene el bloque del almacn que mueve hacia atrs, u otro escondrijo con los

datos en el estado de S. El escondrijo puede entonces proveer los datos al

solicitante. Despus de proveer los datos, el bloque del escondrijo est en el

estado de S.

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http://www.worldlingo.com/ma/enwiki/es/CPU_cachehttp://www.worldlingo.com/ma/enwiki/es/Bus_sniffinghttp://www.worldlingo.com/ma/enwiki/es/Bus_sniffinghttp://www.worldlingo.com/ma/enwiki/es/Bus_sniffinghttp://www.worldlingo.com/ma/enwiki/es/Cache_coherencyhttp://www.worldlingo.com/ma/enwiki/es/CPU_cachehttp://www.worldlingo.com/ma/enwiki/es/Bus_sniffinghttp://www.worldlingo.com/ma/enwiki/es/Bus_sniffinghttp://www.worldlingo.com/ma/enwiki/es/Cache_coherency


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Cuando una peticin del escribir llega un escondrijo para un bloque en el estado de

M, el escondrijo modifica los datos localmente. Si el bloque est en el estado deS, el escondrijo debe notificar cualquier otro escondrijo que pudiera contener el

bloque en el estado de S que l debe desahuciar el bloque. Esta notificacin

puede estar va snooping del autobs o un directorio, como se describe

anteriormente. Entonces los datos pueden localmente ser modificados. Si el bloque

est en el estado de I, el escondrijo debe notificar cualquier otro escondrijo que

pudiera contener el bloque en el S o M indica que l debe desahuciar el bloque.

PROTOCOLO DE MOESI

ste es un lleno coherencia del escondrijo protocolo que abarca todos los estados

posibles de uso general en otros protocolos.

Modified: Una lnea del escondrijo en el estado modificado lleva a cabo la copia

ms reciente, ms correcta de los datos. La copia en memoria central es aeja(incorrecto), y ningn otro procesador lleva a cabo una copia.

Owned: Una lnea del escondrijo en el estado posedo lleva a cabo la copia ms

reciente, ms correcta de los datos. El estado posedo es similar al estado

compartido en que otros procesadores pueden llevar a cabo una copia de los datos

ms recientes, ms correctos. Desemejante del estado compartido, sin embargo, la

copia en memoria central puede ser aeja (incorrecto). Solamente un procesadorpuede llevar a cabo los datos en posedo estado-todos otros procesadores debe

llevar a cabo los datos en el estado compartido.

Exclusive: Una lnea del escondrijo en el estado exclusivo lleva a cabo la copia ms

reciente, ms correcta de los datos. La copia en memoria central es tambin la

copia ms reciente, ms correcta de los datos. Ningn otro procesador lleva a cabo

una copia de los datos.

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http://www.worldlingo.com/ma/enwiki/es/Cache_coherencyhttp://www.worldlingo.com/ma/enwiki/es/Cache_coherency


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Shared: Una lnea del escondrijo en el estado compartido lleva a cabo la copia ms

reciente, ms correcta de los datos. Otros procesadores en el sistema puedenllevar a cabo las copias de los datos en el estado compartido, tambin. La copia en

memoria central es tambin la copia ms reciente, ms correcta de los datos, si

ningn otro procesador la lleva a cabo en estado posedo.

Invalid: Una lnea del escondrijo en el estado invlido no lleva a cabo una copiavlida de los datos. Las copias vlidas de los datos pueden estar en memoriacentral u otro escondrijo del procesador.

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