[ arquitectura de computadores ] sistemas digitales präsentat ion pontificia universidad católica...
TRANSCRIPT
![Page 1: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/1.jpg)
[ Arquitectura de Computadores ]
SISTEMAS DIGITALES
Präsentation
Pontificia Universidad Católica de ChileEscuela de Ingeniería
Departamento de Ciencia de la Computación
IIC 2342Semestre 2004-2
Domingo Mery
D.Mery 1 Arquitectura de Computadores
![Page 2: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/2.jpg)
PräsentationD.Mery 2 Arquitectura de Computadores
[ Índice ]
2.1. Álgebra Booleana
2.2 Circuitos combinacionales
2.3. Circuitos aritméticos
2.4. Circuitos sincrónicos
2.5. Memorias
![Page 3: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/3.jpg)
PräsentationD.Mery 3 Arquitectura de Computadores
[ Índice ]
2.1. Álgebra Booleana
2.2 Circuitos combinacionales
2.3. Circuitos aritméticos
2.4. Circuitos sincrónicos
2.5. Memorias
![Page 4: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/4.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos aritméticos
D.Mery 4 Arquitectura de Computadores
ADICIÓN BINARIA: dec
Regla 1: 0 + 0 = 0
Regla 2: 0 + 1 = 1
Regla 3: 1 + 0 = 1
Regla 4: 1 + 1 = 2
![Page 5: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/5.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos aritméticos
D.Mery 5 Arquitectura de Computadores
ADICIÓN BINARIA: dec bin
Regla 1: 0 + 0 = 0 0 0
Regla 2: 0 + 1 = 1 0 1
Regla 3: 1 + 0 = 1 0 1
Regla 4: 1 + 1 = 2 1 0
![Page 6: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/6.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos aritméticos
D.Mery 6 Arquitectura de Computadores
ADICIÓN BINARIA:A + B dec bin
Regla 1: 0 + 0 = 0 0 0
Regla 2: 0 + 1 = 1 0 1
Regla 3: 1 + 0 = 1 0 1
Regla 4: 1 + 1 = 2 1 0
suma
acarreo
![Page 7: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/7.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 7 Arquitectura de Computadores
Suma de dos bits:
A B suma acarreo
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Circuitos aritméticos
¿Cómo sería el circuito combinacional de suma y acarreo?
![Page 8: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/8.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 8 Arquitectura de Computadores
Suma de dos bits:
Circuitos aritméticos
A
Bsuma
acarreo
![Page 9: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/9.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 9 Arquitectura de Computadores
Suma de dos bits:
Circuitos aritméticos
A
Bsuma ()
acarreo (As)
half adder
![Page 10: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/10.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 10 Arquitectura de
Computadores
Suma de dos bits:
Circuitos aritméticos
A
B
As
Half Adder
![Page 11: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/11.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 11 Arquitectura de
Computadores
Circuitos aritméticos
¿Cómo se suman números de dos bits?
Ej:
1 1 + 1 1
___________________
![Page 12: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/12.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 12 Arquitectura de
Computadores
Circuitos aritméticos
¿Cómo se suman números de dos bits?
Ej:11 1
+ 1 1 ___________________
0
![Page 13: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/13.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 13 Arquitectura de
Computadores
Circuitos aritméticos
¿Cómo se suman números de dos bits?
Ej:1 1
1 1 + 1 1
___________________
1 0
![Page 14: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/14.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 14 Arquitectura de
Computadores
Circuitos aritméticos
¿Cómo se suman números de dos bits?
Ej:1 1
1 1 + 1 1
___________________
1 1 0
![Page 15: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/15.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 15 Arquitectura de
Computadores
Circuitos aritméticos
¿Cómo se suman números de dos bits?
Ej:1 1
1 1 + 1 1
___________________
1 1 0
Se necesita un Full Adder que considere el acarreo.
Full AdderA
B
Ae
As
![Page 16: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/16.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 16 Arquitectura de
Computadores
Circuitos aritméticos
Half Adder
A
B
Ae
As
Full Adder
Half Adder
As
As
A
B
![Page 17: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/17.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 17 Arquitectura de
Computadores
Suma de dos bits con acarreo:
Circuitos aritméticos
Ae
B
As
Full AdderA
![Page 18: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/18.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 18 Arquitectura de
Computadores
Circuitos aritméticos
Ejercicio: diseñar un sumador de cuatro bits usando half y/o full adders.
Ae
B
As
Full AdderA
A
B
As
Half Adder
A4 A3 A2 A1
B4 B3 B2 B1+
C5 C4 C3 C2 C1
![Page 19: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/19.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 19 Arquitectura de
Computadores
Circuitos aritméticos
A4 A3 A2 A1
B4 B3 B2 B1+
C5 C4 C3 C2 C1
A1
B1
AsHA
AsFA
AsFA
Ae
AsFA
Ae
AeA2
B2
A3
B3
A4
B4
C1
C2
C3
C4
C5
sumador de cuatro bits
![Page 20: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/20.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 20 Arquitectura de
Computadores
Circuitos aritméticos
A4 A3 A2 A1
B4 B3 B2 B1+
C5 C4 C3 C2 C1
sumador de cuatro bits
Especificaciones técnicas
![Page 21: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/21.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos aritméticos
D.Mery 21 Arquitectura de Computadores
SUSTRACCIÓN BINARIA:
Para restar dos números binarios se utiliza el complemento a 2.
El complemento a 2 de un número binario es su complemento + 1.
Ej: 0010 1011
1101 0100 + 1
1101 0101
Complemento a 2
![Page 22: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/22.jpg)
[ Sistemas Digitales ]
PräsentationD.Mery 22 Arquitectura de
Computadores
Circuitos aritméticos
Ejercicio: diseñar un circuito combinacional que calcule el complemento a 2 de un número de 8 bits.
![Page 23: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/23.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos aritméticos
D.Mery 23 Arquitectura de Computadores
SUSTRACCIÓN BINARIA:
Para calcular la resta binaria C = A-B
• se calcula: B’ = complemento a 2 de B.
• se calcula: C = A+B’.
![Page 24: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/24.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos aritméticos
D.Mery 24 Arquitectura de Computadores
SUSTRACCIÓN BINARIA:
Para calcular la resta binaria C = A-B
• se calcula: B’ = complemento a 2 de B.
• se calcula: C = A+B’.
Ejemplo: 57 – 34:
57: 0011 1001 (A)34: 0010 0010 (B)not 1101 1101 not(B)+1 1101 1110 B’ 10001 0111 A+B’ => 0001 0111 = 23dec
![Page 25: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/25.jpg)
Präsentat
ionD.Mery 25 Arquitectura de Computadores
[ Índice ]
2.1. Álgebra Booleana
2.2 Circuitos combinacionales
2.3. Circuitos aritméticos
2.4. Circuitos sincrónicos
2.5. Memorias
![Page 26: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/26.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 26 Arquitectura de Computadores
Los circuitos sincrónicos funcionan sobre la base del tiempo.
Es decir, las salidas dependen no sólo de las entradas.
Sino del estado en que estaban las salidas y del tiempo.
![Page 27: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/27.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 27 Arquitectura de Computadores
Flip-flop RS
S Q
QR
S R Q
0 0 ?
0 1 ?
1 0 ?
1 1 ?
![Page 28: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/28.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 28 Arquitectura de Computadores
Flip-flop RS
S Q
QR
S R Q
0 0 1
0 1 1
1 0 0
1 1 Q
![Page 29: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/29.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 29 Arquitectura de Computadores
Flip-flop RS
S Q
QR
S R Q Q
0 0 1 1
0 1 1 0
1 0 0 1
1 1 Q Q
![Page 30: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/30.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 30 Arquitectura de Computadores
Flip-flop RS
S Q
QR
S R Q Q
0 0 1 1
0 1 1 0
1 0 0 1
1 1 Q Q
FF
set
reset
![Page 31: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/31.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 31 Arquitectura de Computadores
1 0 1 0 1 1 1 1 1 0
0 0 1 1 1 0 1 0 1 1
S R Q
0 0 1
0 1 1
1 0 0
1 1 Q
S Q
QR
FF
S
Q
R
Ejercicio: Encontrar Q para lasseñales R, S dadas
t
![Page 32: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/32.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 32 Arquitectura de Computadores
1 0 1 0 1 1 1 1 1 0
0 0 1 1 1 0 1 0 1 1
0 1 1 1 1 0 0 0 0 1
S R Q
0 0 1
0 1 1
1 0 0
1 1 Q
S Q
QR
FF
S
Q
R
Ejercicio: Encontrar Q para lasseñales R, S dadas
t
![Page 33: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/33.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 33 Arquitectura de Computadores
Flip-flop RS síncrono
S Q
QR
CK
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 1
![Page 34: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/34.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 34 Arquitectura de Computadores
Flip-flop RS síncrono
CK
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 1
S Q
QR
FF
set
reset
clock
![Page 35: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/35.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 35 Arquitectura de Computadores
S
Q
R
Ejercicio: Encontrar Q para lasseñales R, S dadas usandoFF RS síncrono
t
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 1
CK
S Q
QR
FF
CK
![Page 36: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/36.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 36 Arquitectura de Computadores
S
Q
R
Ejercicio: Encontrar Q para lasseñales R, S dadas usandoFF RS síncrono
t
CK S R Q
0 0 Q
0 1 0
1 0 1
1 1 1
CK
S Q
QR
FF
CK
![Page 37: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/37.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 37 Arquitectura de Computadores
Flip-flop D
CK
S Q
QR
FF
data
clock
D CK D Q
0 0
1 1
Sin clock la salida no cambia
![Page 38: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/38.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 38 Arquitectura de Computadores
Flip-flop D
CK
D Q
Q
data
clock
PR
CLR
PR CLR CK D Q
0 1 X X 1
1 0 X X 0
1 1 1 1
1 1 0 0
1 1 0 X Q
Especificaciones técnicas
![Page 39: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/39.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 39 Arquitectura de Computadores
Flip-flop JK
CK
J Q
QK
data
clock
CK J K Q
0 0 Q
0 1 0
1 0 1
1 1 Q
0 X X Q
Especificaciones técnicas
![Page 40: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/40.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 40 Arquitectura de Computadores
Contador de 4 bits basado en Flip-Flop JK
CK
J Q
K
1
1
CK
J Q
K
1
1
CK
J Q
K
1
1
CK
J Q
K
1
1
LSB MSB
![Page 41: [ Arquitectura de Computadores ] SISTEMAS DIGITALES Präsentat ion Pontificia Universidad Católica de Chile Escuela de Ingeniería Departamento de Ciencia](https://reader035.vdocumento.com/reader035/viewer/2022062410/5665b47d1a28abb57c91f112/html5/thumbnails/41.jpg)
[ Sistemas Digitales ]
Präsentation
Circuitos sincrónicos
D.Mery 41 Arquitectura de Computadores
Registro de corrimiento basado en Flip-Flops D
CK
D Qdata
CK
D Q
CK
D Q
CK
D Q