7/23/2019 VHDL y FPGAs

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Introduccin a VHDL

Sistemas digitales

UTM-2006

JJVS

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Surgimiento de VHDL Necesidad de nuevos mtodos ya que los clsicos

(esquemticos), llegan a ser ineficientes en diseos de altasescalas de integracin.

El diseo con ecuaciones Booleanas requiere de la escriturade una ecuacin por cada flip-flop, es imprctico para

circuitos con cientos de estos. Necesidad de compartir informacin entre integrantes y

equipos de un proyecto.

Necesidad de reutilizar mdulos que ya han sido

desarrollados, depurados y probados. Necesidad de tener un lenguaje portable a diversos

fabricantes.

Tener un lenguaje estructurado para modelar, simular ysintetizar circuitos digitales.

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Qu es VHDL? VHDL es un lenguaje de descripcin de hardware estandarizado por la

IEEE (1076-93).

Es un acrnimo: V se toma por Very High Speed Integrated Circuit (Circuito Integrado de muy alta velocidad ), y HDL significa Lenguajepara la Descripcin de Hardware.

Trmino acuado por el DoD (Department of Defense) de USA, quienesfueron los primeros en usarlo para: Documentacin, modelado ysimulacin de dispositivos electrnicos.

Los simuladores de VHDL surgen en los 90s.

VHDL no fue creado para sntesis, esta propiedad se le agreg al buscarformas que ayuden a automatizar los procesos de diseo.

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Lenguajes de descripcin de Hardware

VHDL. Verilog (Cadence).

ABEL.

CUPL. PALASM.

AHDL (Altera Hardware Descripcion Lenguaje)

Handel-C (Celoxica)

System-C (Synopsys)

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Historia de VHDL

Desarrollado en los 80s por el departamentode defensa de los EU.

Adoptado como estndar por la IEEE en

1987.

Revisado por la IEEE en 1993.

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Similitudes y diferencias con otroslenguajes

Similitudes VHDL es un lenguaje estructurado

Reutilizacin de mdulos

Portable

Diferencias En VHDL la informacin temporal es explicita

Los comandos no siempre son procesados

secuencialmente VHDL no se compila en un ejecutable, sino que se sinttiza

en un circuito digital.

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Ventajas de VHDL para el diseodigital

Lenguaje estandarizado.

Permite el diseo modular y jerrquico de

sistemas electrnicos.

VHDL permite el paralelismo.

Permite incluir diferentes niveles deabstraccin al describir un diseo digital.

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Metodologas de diseo

Ascendente Se inicia con componentes simples que permiten formar

componentes cada vez ms complejos hasta llegar al

sistema final.

Descendente

Se especifica y prueba el sistema con herramientas de alto

nivel de abstraccin y posteriormente se van definiendo e

implementando los niveles inferiores hasta llegar a un

nivel de componente.

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ESTRUCTURA

SISTEMA

CHIPS

REGISTROS

COMPUERTAS

CIRCUITOS

SILICIO

COMPORTAMIENTO

No existeObjetos Geomtricos

Ecuaciones diferencialesTransistores, R, L, C

Ecuaciones booleanasCompuertas, Flip-Flops

Tablas de transicin de estados,Tablas de verdad

Registros, multiplexores, ALUs

Algoritmos, micro-operaciones

Respuesta I/O

Procesadores, memorias,

dispositivos I/O

Especificacin del rendimientoBloques funcionales con elementos no-

Digitales, o incluso que no son elctricos

Niveles de descripcin de sistemas

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Dispositivos FPGA

Logic

Programmable

Logic

Devices (PLDs)

Gate ArraysCell-Based

ICs

Full Custom

ICs

Standard

Logic

ASIC

Aplicattion

Specific ICs

SPLDs

(PALs)

80s

CPLDs

90 -

FPGAs

90 -

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FPGA (Field Programmable GateArray) Un FPGA es un Arreglo de Compuertas Programable en Campo (Field

Programmable Logic Device)

Son dispositivos programables que estn construidos con base en unamatriz de bloques lgicos configurables (CLB)

En cada CLB es posible desarrollar una funcin lgica independiente

Entre los diferentes CLBs existen lneas de interconexin de diferentestamaos que tambin son configurables

Alrededor de la matriz se encuentran bloques de entrada y salida (IOB)que tambin son configurables

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Categorias de FPGAs

Basados en SRAM.

Xilinx

Altera

Basados en antifusibles.

Actel,

Quicklogic Cypress

Xilinx (8100)

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FPGA

CLB

CLB

CLB

CLB

Switch

Matrix

ProgrammableInterconnect

I/O Blocks (IOBs)

ConfigurableLogic Blocks (CLBs)

D Q

SlewRate

Control

PassivePull-Up,

Pull-Down

Delay

Vcc

Output

Buffer

Input

BufferQ D

Pad

D Q

SD

RD

EC

S/R

Control

D Q

SD

RD

EC

S/R

Control

1

1

F'

G'

H'

DIN

F'

G'

H'

DIN

F'

G'

H'

H'

HFunc.Gen.

GFunc.Gen.

FFunc.Gen.

G4G3G2G1

F4F3F2F1

C4C1 C2 C3

K

Y

X

H1 DIN S/R EC

XC4000

2000-15000 compuertas

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CLB de un FPGA (Xilinx)

Basado en LUTs

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CLB de un FPGA (Xilinx)

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IOB de un FPGA

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Unidad de interconexiones (Xilinx)

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Interior delFPGA

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Fabricantes de FPGAs

( http://www.xilinx.com )

( http://www.altera.com )

( http://www.latticesemi.com )

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Spartan Series

Spartan / XL

Spartan-II

Spartan-IIE Spartan-3

Spartan-3E

Spartan-3L

Familias de FPGAs de Xilinx

Virtex Series

Virtex / E / EM

Virtex II

Virtex II PRO / X

Virtex-4

Virtex-5

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Spartan Series

3.3V25Kb22440KSpartan-XL

3.3V - 1.5V456Kb284200KSpartan-II

3.3V - 1.5V4288Kb514600KSpartan-IIE

3.3V - 1.2V496 18x181728Kb6334MSpartan-3L

3.3V - 1.2V4104 18x181872Kb7845MSpartan-3

3.3V - 1.2V836 18x18648Kb3761.6MSpartan-3E

VoltageDCMEmbedded

Multipliers

Block

RAMI/OsGatesSpartan Family

3.3V25Kb22440KSpartan-XL

3.3V - 1.5V456Kb284200KSpartan-II

3.3V - 1.5V4288Kb514600KSpartan-IIE

3.3V - 1.2V496 18x181728Kb6334MSpartan-3L

3.3V - 1.2V4104 18x181872Kb7845MSpartan-3

3.3V - 1.2V836 18x18648Kb3761.6MSpartan-3E

VoltageDCMEmbedded

Multipliers

Block

RAMI/OsGatesSpartan Family

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Arquitectura de la familiaSpartan-3

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Atributos de la familiaSpartan-3

Notes:

1. Logic Cell = 4-input Look-Up Table (LUT) de 4 entradas mas un flip-flop D. "EquivalentLogic Cells" es igual a "Total CLBs" x 8 Logic Cells.

2. Estos productos estn disponibles en versiones de alta temperatura.

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IOBsSpartan-3

Hay 3 rutas principales :

Entrada Salida Tres estados

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Un CLB contiene 4 slices

Los CLBs (Configurable Logic Blocks) constituyen losprincipales recursos lgicos para implementar circuitoscombinacionales o secuenciales sncronos.

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Interior de un slice Cada slice de un CLB tiene los siguientes elementos:

Dos generadores de funciones lgicas

Dos elementos de almacenamiento

Multiplexores

Hardware para acarreo lgico

Compuertas para operaciones aritmticas

Con estos elementos es posible implementar Funciones lgicas

Funciones aritmticas

Funciones ROM

Adems, los slices de la mitad izquierda proporcionan dos funciones adicionales: Almacenamiento de datos usando RAM distribuida Desplazamiento de datos con registros de 16-bits

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Interiorde un

slice

1 CLB = 4 Slices

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Bloque RAM

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Bloque RAM

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Multiplicadores empotrados

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Administrador digital de reloj

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Lneas de interconexin

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Lneas de interconexin