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Convertidores de Nyquist (I)Convertidores de Nyquist (I) 11 ofof 2626

Convertidores A/D de Nyquist (I). Básicos

Convertidores A/D de Nyquist (I). Básicos

Bibliografía.4.a. Convertidor cíclico con código RDSConvertidores Algorítmicos.3.c. Convertidor híbrido resistencia-capacidadb. Estimación de velocidad

a. Convertidores de redistribución de carga: unipolar y bipolarConvertidores de Aproximaciones Sucesivas2.b. Convertidores Incrementalesa. Convertidores de doble pendiente (una y dos rampas).Convertidores Integradores1.


Convertidores IntegradoresConvertidores Integradores

• Fase I. Integra –vin(kT) durante T1

• Fase II. Integra Vref hasta que vx=0

S2

LOGICADE

CONTR

MSB

CONTA

LSB

b1b2

S & HINVERS

Vref

-vin(kT)vin(t)

bN

R

C

vx

S1 , S2

f1clk = 1 / Tclk

IntegradorComparador

-+ -

+

S1

-Vin1

-Vin2

-Vin3

FASE I(T1 cte)

FASE II(Pend. cte)

T1 T2

Integradores (I)

( ) ( ) ( )1

01

1

TRC

kTvdtRC

kTvTv inT

inx =−−= ∫

( ) ( ) 02

012 =−= ∫

Tref

xx dtRCV

TvTv

De rampa simpleDe rampa simple


• Sustituyendo

• Si T1 = 2N Tclk y, dado que T2 = (b1 2N-1 + b2 2N-2 + ... + bN) Tclk

• Características:– La salida digital no depende de la constante RC. Es sensible al

offset del integrador y del comparador, si bien se puede resolver repitiendo dos veces el proceso, con la entrada a tierra la primera vez.

– Como principal inconveniente, es muy lento, T1 = 2N Tclk y, en el peor de los casos, T2 = T1 . Así, para fclk = 1 MHz y N = 16 bits, la tasa de conversión es de 7.6 Samples/s.

• Aplicaciones: voltímetros digitales de precisión (16 bits o más).

Integradores (II)

( ) ( ) ( )ref

inrefinx V

kTvTTTRCV

TRC

kTvTv 12212 0 =⇒=−=

( )ref

inNN V

kTvbbb =+++ −−− 2...22 22

11


• Características de Filtrado.– Elimina la interferencia de ármonicos de 1/T1. Ejemplo, para

un ruido de 50 Hz

Integradores (III)

– El segundo término es cero si T1 = 1 / ( 50 K )

– La respuesta impulsional es una onda cuadrada, por lo que su transformada de Fourier es del tipo sin(x) / x.

101

102

-100

-90

-80

-70

-60

-50

-40

-30

-20

-10

Frecuencia (Hz)

|H(f)

| (dB

)| H

(f) |

(d

B)

Frecuencia (Hz). T1 = 1/50

( ) ( ) ( )φπ ++= tsenAkTvkTv idealinin 502

( ) ( ) ( ) ( )∫∫∫

+−−−=−−=111

0001

100TTidealin

Tin

x dtRC

tsenAdtRCkTvdt

RCkTvTv φπ

( ) ( )1

1

TfTfsenfH

ππ=


• Ejemplo:– Se pretende diseñar un convertidor integrador de 16 bits. Para

vin|MAX = 3 V, la tensión de pico en vx debe ser de 4 V. El convertidor debe rechazar las interferencias de 50 Hz y sus armónicos. Elegir la constante RC y la frecuencia de reloj fclk. Determinar la atenuación que sufre un ruido en torno a 1KHz superpuesto a la señal de entrada.

• Solución:– T1 = 1/50 Hz = 20 ms = 216 fclk ⇒ fclk = 3.28 MHz– Como

– Para la entrada máxima

– La atenuación en 1 KHz es infinita, ya que es armónico de 50 Hz. El pico más cercano está en 975 Hz y allí la atenuación es de

Integradores (IV)

( ) ( ) ( )( ) 1

111 T

TvkTvRCT

RCkTvTv

x

ininx =⇒=

( )( ) msTTvkTvRC

x

in 15102043 3

11 =××== −

( ) ( ) dBsenfHHzf

36103.161020975

1020975 33

3

975−=×=

××××××= −

−

−

= ππ


De doble rampa [Aasnaes’68]De doble rampa [Aasnaes’68]Integradores (V)

LOGICADE

CONTR

MSBMSB

CONT.

LSB

bN

-Vref

vin(t)

bL+1

R

C

vx

S1

f1clk = 1 / Tclk

Integrador+ Muestr. Comp. 1

-+ -

+

S3

R

S2

I I/255

MSBLSB

CONT.

LSB

bL

b1

vy

Comp. 2

-+

CAR

RY

S1

S2

S3

Vt

-VinA

-VinB

ABRES3

t1 t2A t2B t3A t3B

MUESTGRUESA FINA

GRUESA FINA

ABRES1

ABRES2

t

Vt

0

• Cuando cierra S3, vin(t) se muestrea y retiene en el opamp de entrada. Durante la fase de integración gruesa el condensador descarga con I+I/255, determinando los bits más significativos. Cuando se alcanza Vt, S1 se abre y se sigue con la fase de integración fina usando sólo I/255, hasta alcanzar 0, en que se abre S2 y termina la conversión.

• Se consigue aumentar la velocidad de conversión 256/2=128 veces.


• Al comienzo SR pone a cero el condensador Cf ⇒ vx(0) = 0• En cada ciclo, a través de S1-S4 y luego S3-S5, se inyectan paquetes de

carga a C, de manera que ∆ vx = - (Ci / Cf ) vin (kT)• Si vx desciende por debajo de 0, se inyecta un paquete de carga a través

de S2-S4 y luego S3-S5, de manera que ∆ vx = (Ci / Cf ) Vref, y se incrementa el contador.

• Al final de 2N ciclos,

• Se alcanzan precisiones de hasta 16 bits, pero con tiempos de conversión muy largos.

Integradores (VI)

SR

LOGICADE

CONTR

MSB

CONTA

LSB

b1b2

-Vref

vin(kT)

bN

Cf

vx

f1clk = 1 / Tclk

IntegradorComparador

-+ -

+

S1

S2

S3

Ci

S4

S5

Convertidor Incremental

( ) ( ) εε

+⎟⎟⎠

⎞⎜⎜⎝

⎛=⇒−=

≤ LSBref

inN

f

iref

f

iin

Nx V

kTvnCCVn

CCkTvv

1

22


Aproximaciones SucesivasAproximaciones SucesivasAprox. Suces. (I)

Lógicade

ControlS & H

vin(kT)vin(t) vx

Comparador

-+

Registro deAproximaciones

Sucesivas

ConvertidorD/A

vD/A

bN

b1

b2

+Vref /2-Vref /2

100 010 011 011t

-3/8

1/8-1/8

3/8

vD/A

vin

v / Vref

Inicio

Muestra vin;vD/A = 0; i = 1;

¿vin > vD/A?

bi = 1;vD/A = vD/A + Vref / 2

i+1;

i = i + 1;

bi = 0;vD/A = vD/A - Vref / 2

i+1;

¿ i > N ?

Fin

ON

NO

SI

SI

Salida: Sin Signo

-Vref / 2 < vin < Vref / 2


Aprox. Suces. (II)

11111110110111001011101010011000

111X

110X

101X

100X

011X

011X

001X

000X

11XX

10XX

01XX

00XX

1XXX

0XXX

XXXX 01110110010101000011001000010000

-1/4

1/4

-1/2

1/2

0

vin/Vref

t /T

1 2 3 4 5

Evolución de la salidaEvolución de la salida


Aprox. Suces. (III)

• Algoritmo mejorado (siempre se compara con cero.

• Fácil implementación usando un convertidor D/A con redistribución de carga.

100 010 011 011t

-3/8

1/8-1/8

3/8v

vin

v / Vref

Inicio

Muestra vin;v = vin ; i = 1;

¿v > 0?

bi = 1;v = v - Vref / 2i+1;

i = i + 1;

bi = 0;v = v + Vref / 2i+1;

¿ i >= N ?

Fin

ON

NO

SI

SI

Salida: Sin Signo

-Vref/2 < vin < Vref/2


ADC de Aprox. Sucesivas por Redistribución de Cargas. Salida sin signo; 0 < vin < Vref . (McCreary’75)

Aprox. Suces. (IV)

-

+16 C 8 C 4 C 2 C C C

Vrefvin (kT)

Comparadorinversorb1 b2 b3 b4 b5 S3

S2

vx aprox 0

SAR

S1

• Todas las capacidades se cargan a vin(kT) y• El comparador se inicializa mediante S2

PASO 1MUESTREO


Aprox. Suces. (V)

-

+16 C 8 C 4 C 2 C C C

Vrefvin (kT)


S2

vx = - vin (kT)

SAR

S1

• Todas las capacidades se conectan a tierra ⇒ vx = -vin (kT)

PASO 2RETENCIÓN

(suele hacerse a la vez que se calcula el primer bit: b1 )



Aprox. Suces. (VI)

-

+16 C 8 C 4 C 2 C C C

Vrefvin (kT)


S2

vx = - vin (kT) + Vref / 2

SAR

S1

• La capacidad más grande se conecta a Vref ⇒ vx = - vin (kT) + Vref / 2• Si la salida comparador > 0 (vin (kT) > Vref / 2), b1 = 1 y la capacidad

se queda a Vref, en caso contrario, b1 = 0 y se pone a tierra.

PASO 3Cálculo del bit i-ésimo

(se muestra el primer bit: b1 )



ADC de Aprox. Sucesivas por Redistribución de Cargas. Salida en complemento a 2; - Vref / 2 < vin < + Vref / 2. (McCreary’75)

Aprox. Suces. (VII)

-

+16 C 8 C 4 C 2 C C C

Vref / 2vin (kT)


S2

vx aprox 0

SAR

S1Vref / 2

PASO 1MUESTREO

-

+16 C 8 C 4 C 2 C C C

Vref / 2vin (kT)


S2

vx = - vin / 2

SAR

S1Vref / 2

PASO 2RETEN + 1º BIT


Aprox. Suces. (VIII)

• Si Sal.Com. < 0 (vin < 0), entonces b1 = 1, y la capacidad más grande se conecta a tierra. Como consecuencia vx → – ½ (vin + Vref / 2). El proceso continúa parecido al caso unipolar, pero con la lógica cambiada.

• Así, para el siguiente bit, se conecta la siguiente capacidad a Vref /2, como consecuencia, vx → – ½ (vin + Vref / 2) + ¼ Vref / 2 = – ½ (vin + Vref / 4).

• Si Sal.Com < 0 (vin< -Vref /4), entonces b2 = 1, y se queda la capacidad a Vref /2. Como consecuencia, vx → – ½ (vin + Vref / 4).

• Si Sal.Com > 0 (vin > -Vref /4), entonces b2 = 0, y se vuelve la capacidad a tierra. Como consecuencia, vx → – ½ (vin + Vref / 2).

-

+16 C 8 C 4 C 2 C C C

Vref / 2vin (kT)


S2

vx = - 1/2 ( vin + Vref / 4 )

SAR

S1Vref / 2

2º BIT (suponiendo vin < 0 )



Aprox. Suces. (IX)

• Si Sal.Com. > 0 (vin > 0), entonces b1 = 0, y la capacidad más grande se queda a Vref / 2. Como consecuencia vx → – vin /2. El proceso continúa igual que en el caso unipolar.

• Así, para el siguiente bit, se conecta la siguiente capacidad a Vref /2, como consecuencia, vx → – vin /2 + ¼ Vref / 2 = – ½ (vin - Vref / 4).

• Si Sal.Com < 0 (vin < Vref /4), entonces b2 = 0, y se vuelve a poner la capacidad a tierra. Como consecuencia, vx → – vin /2.

• Si Sal.Com > 0 (vin> Vref /4), entonces b2 = 1, y se queda la capacidad a Vref /2. Como consecuencia, vx → – ½ (vin - Vref / 4).

-

+16 C 8 C 4 C 2 C C C

Vref / 2vin (kT)


S2

vx = - 1/2 (vin - Vref / 4 )

SAR

S1Vref / 2

2º BIT (suponiendo vin > 0 )



Aprox. Suces. (X)

• La aproximación anterior tiene la ventaja de necesitar sólo una fuente de referencia, pero el inconveniente de que la señal de entrada se atenúa por 2, por lo que tiene peor relación señal-ruido. Además, ahora un error de apareamiento en la capacidad más significativa causa no sólo un error de offset, sino también un error de ganancia dependiente del signo, lo que provoca errores de nolinealidad integral.

• Estos errores pueden eliminarse añadiendo otra referencia –Vref / 2, aunque en este caso, también es necesario asegurar el apareamiento de las dos referencias

-

+16 C 8 C 4 C 2 C C C

Vref / 2vin (kT)


S2vx = - 1/2 (vin - Vref / 4 )

SAR

S1- Vref / 2

FASE DEMUESTREO



ADC de Aprox. Sucesivas por Red. de Cargas.Estimación de velocidad

Aprox. Suces. (XI)

• Para asegurar 0,5 LSB de precisión,

• En la práctica, Testimado ≈ 30 % mayor que Treal

• Normalmente R se hace menor para las capacidades mayores, escalando los interruptores.

2N-1 C 2N-2 C 2 C C C

RRRRR

vin (kT)

RS1

RS2

• En el instante de muestreo, aplicando el método de las constantes de tiempo de Gray, ( ) CRRR N

SSeq 221++=τ

( ) eq

eq

N

NT

ττ

169.0

2ln)1(

+

=+>

⇒< +

−

121N

T

eqe τ


• Primero se cargan todas las capacidades a vin

-

+2k-1 C 2 C C C

Vref

vin

Comparadorinversor

b1 bk-1 bk S3

S2

SAR

S1B

S1A

ADC de Aprox. Sucesivas empleando un Híbrido Resistencias-Capacidades (Fotouhi’79)

Aprox. Suces. (XII)

• Luego se emplea una lógica de aprox. suces. para encontrar la resistencia que tiene entre sus extremos una tensión mayor y otra menor que vin

• Finalmente se usa una lógica de aproximaciones sucesivas para determinar los bits menos significativos.


• Características Generales– Muy versátil, bajo consumo y N ciclos para N bits– Muchas implementaciones posibles: resistivo, capacitivo SC,

modo corriente, M-2M, etc.– Resolución típica 10 bits, 12 con tecnologías maduras, bien

caracterizadas y layout cuidadoso. Hasta 16 bits con calibración [Lee’84], [Tan’90].

– Hoy día hasta varios Msamples / s en circuitos de unos cientos de mW.

– Aplicaciones: de propósito general, señales de media-alta velocidad, aplicaciones de control hasta video.

Aprox. Suces. (XIII)


Convertidores AlgorítmicosConvertidores AlgorítmicosAlgorítmicos (I)

Registro deDesplazamientoS & H

vin(t)

Comparador

vref / 4

bN

b1

b2

x 2 S & H-vref / 4

+

-

Inicio

v = vin (kT) ;i = 1;

¿v > 0?

bi = 1;v = 2 ( v - Vref / 4 ) ;

i = i + 1;

bi = 0;v = 2 ( v + Vref / 4 ) ;

¿ i >= N ?

Fin

ON

NO

SI

SI

Salida sin signo

- Vref / 2 < vin < Vref /2

• En un convertidor de aproximaciones sucesivas, la referencia es dividida por 2 en cada ciclo.

• En un convertidor algorítmico, el residuo es multiplicado por 2 en cada ciclo.

• McCharles’79, Li’84, Shih’86, Onodera’88.• Principal inconveniente: un amplificador x 2

independiente de relación de capacidades


A) Muestrea residuo en C1 y offset en C2

-

+

verr(i) S1

S2 S3

S4

S5

+voff(i)-

C2 S6

S7

Comparador

C1

+verr(i)-Voff --

+

verr(i) S1

S2 S3

S4

S5

+-verr(i)+Voff-

C2 S6

S7

Comparador

C1

+Voff -

B) Transfiere carga de C1 a C2

C) Vuelve a muestrear C1 y mantén residuo en C2

-

+

verr(i) S1

S2 S3

S4

S5

+-verr(i)+Voff-

C2 S6

S7

Comparador

C1

+verr(i)-Voff -

-

+

verr(i) S1

S2S3

S4

S5

+Voff-

C2 S6

S7

Comparador

C1

+2verr(i)-Voff -

D) Transfiere carga de C2 a C1 y conecta la salida

Algorítmicos (II)Multiplicación del residuo independiente de

desapareamientos y offset (versión unipolar)


A) Muestrea residuo en C1 y offset en C2 B) Transfiere carga de C1 a C2

C) Vuelve a muestrear C1 y mantén residuo en C2

D) Transfiere carga de C2 a C1 y conecta la salida

Algorítmicos (III)

-

+

verr(i)

C2

C1

-verr(i) C1

C2

-

+

verr(i)

C2

C1

-verr(i) C1

C2

-

+

verr(i)

C2

C1

-verr(i) C1

C2

-

+

verr(i)

C2

C1

-verr(i) C1

C2

Multiplicación del residuo independiente de desapareamientos y offset (versión diferencial)


• Usan código redundante RDS como el empleado en los multiplicadores de Booth

• Debido a la redundancia, la conversión es independiente del offset de los comparadores.

• P y Q cualesquiera, aunque se recomienda ±Vref/2

Algorítmicos (IV)

ADD -Vref-110

ADD GND000

ADD +Vref+101

AcciónbbBbA

Convertidor Cíclico con código RDS. (Ginelti’91)

S & Hvin(t)

Multiplicador

Vref

x 2

-Vref

+

-

+-

+-

P

Q

bA

bB


• Características Generales– Bajo consumo, N ciclos para N bits.– La precisión no depende directamente del apareamiento de

los componentes, sino de la precisión del amplificador-multiplicador x 2.

– Para m=4 ciclos por bit se elimina la dependencia con el offset del op-amp. Para m=7 se elimina también la dependencia con su ganancia.

– m veces más lento que uno de Aproximaciones Sucesivas.– Aplicaciones: por su relativa baja velocidad y bajo consumo,

se emplea en aplicaciones biomédicas y en telecomunicaciones hasta 500 Ksamples/s

Algorítmicos (V)


BibliografíaBibliografía

1. H.B.Aasnaes, Th.J.Harrison, “Triple play speeds A/D conversion”, Electronics, pp. 69-72, April 1968.

2. J.L.McCreary et. al. “All-MOS charge redistribution A/D conversion technique-Part I”. IEEE J. of Solid-State Circuits, vol. 10, pp. 371-379, Dec. 1975.

3. B. Fotouhi and D.A.Hodges. “High-resolution A/D conversion in MOS/LSI”. IEEE J. of Solid-State Circuits, vol. 14, pp. 920-925, Dec. 1979.

4. H.Lee, D.A.Hodges, P.R.Gray. “A Self-Calibrating 15-bit CMOS A/D Converter”. IEEE J. of Solid-State Circuits, vol.19, pp. 813-819, Dec. 1984.

5. K.S.Tan et. Al. “Error-correction techniques for high-performance differential A/D converters”. IEEE J. of Solid-State Circuits, vol. 25, pp. 1318-1326, Dec. 1990.

6. R.H.McCharles, V.A. Saletore, W.C.Black Jr., and D.A.Hodges. “Al algorithmic analog-to-digital converter”, IEEE Int. Solid-State Circuits Conf., Philadelphia, Feb. 1977.

7. P.W.Li, M.J.Chin, P.R.Gray, and R.Castello. “A ratio-independent algorithmic analog-to-digital conversion technique”. IEEE J. of-Solid-State Circuits, vol. 19, pp. 828,-836, Dec. 1984.

8. C.C.Shili, and P.R.Gray. “Reference refreshing cyclic analog-to-digital and digital-to-analog converters”. IEEE J. of Solid-State Circuits, vol. 21, pp. 544-554, Aug 1986.

9. H.Onodera, T.Taleishi, and K.Tamaru. “A cyclic A/D converter that does not require ratio-matched components”. IEEE J. of Solid-State Circuits, vol. 23, pp. 152-158, Feb. 1988.

10. B.Ginetti, P.Jespers, and A.Vandemeulebroeke. “A CMOS 13 bit cyclic RSD A/D converter”, in Proc. ESSIRC 1991, Milan, pp. 3345-348, Sept. 1991.

Convertidores de Nyquist (II)Convertidores de Nyquist (II) 11 ofof 2020

Convertidores A/D de Nyquist (II). AvanzadosConvertidores A/D de

Nyquist (II). Avanzados

1. Convertidores Flash.2. Convertidores con Subrangos.3. Convertidor en Dos Pasos.4. Convertidores con Interpolacion.5. Convertidores Plegados.6. Convertidores Pipeline.7. Convertidores Entrelazados.8. Convertidores Híbridos.9. Bibliografía.


Convertidores FlashConvertidores Flash• Las modernas aplicaciones en sistemas de comunicaciones y aplicaciones

multimedia requieren convertidores de elevada precisión (> 13 bits) con velocidades de conversión superiores a 50 MS / s

Vref

-+

-+

-+

-+

-+

-+

-+

-+

Convertidorde

Código

Desbordamiento

b1

b2

bN

Comparadoresactivados por reloj

vin

códi

go te

rmom

étric

o

códi

go b

inar

io

R/2

R/2

R

R

R

R

R

R

R

Características• Muy rápidos (cientos MS/s en 8 bits)• 2N comparadores ⇒ simples.• No necesitan S & H.• Baja resolución (8 bits típico) limitado

por velocidad comparadores y consumo. Hasta 10 y 12 bits para tecnologías maduras y cuidadoso layout.

• Las líneas de entrada y reloj están muy cargadas. Puede haber problemas de clock jitter y retrasos desiguales ⇒ distorsión.

Aplicaciones: video y comunicaciones

Flash (I)


Comparadores para Convertidores FlashComparadores para Convertidores Flash

• Como ya sabemos, poniendo en cascada varias etapas de comparación se reduce el error de decisión a altas frecuencias.

• El offset en el caso bipolar es de gran importancia, no así en el MOS, ya que el circuito mismo es insensible a offset.

• Para el caso MOS la principal limitación está en la inyección de carga de los switches y en la sensibilidad al ruido en VDD y sustrato, ya que el circuito no es diferencial

Flash (II)

R R

vin

CLKCLK

I

A B

Referencia

Referencia

vinC

CLK

Etapa repetida N veces

Bipolar [Peterson’79]

MOS [Dingwall’79]


Comparador CMOS rápido de gran precisiónComparador CMOS rápido de gran precisión

• Diferencial, con autocero, doble preamplificación y cerrojo, para VDD = 5V. [Choe’00]

Flash (III)

REFP

INPC

Φ2'

Φ2'

Φ1'Φ1

Φ2INN

C

Φ2'

Φ2'

Φ1' Φ1

Φ2

IREFN

SRLATCHES

OUTN

OUTP


Diseño de Convertidores FlashDiseño de Convertidores Flash• Capacidad de entrada: vin está conectada a muchos comparadores, por lo que

es necesario un buffer de entrada muy grande, que tiene un elevado consumo.• Errores en las tensiones de referencia: En los convertidores bipolares, las

corrientes de base de entrada a los comparadores causan un error en las tensiones de referencia, sobre todo en el centro. Para que sea despreciable, las corrientes en las resistencias de referencia deben ser grandes.

• Retraso en los comparadores en el paso de modo cerrojo a modo seguimiento: Sobre todo para entradas pequeñas de signo opuesto a la anterior. Solución: mantener pequeñas las constantes de tiempo en los nodos internos, mantener pequeña la ganancia de los latches (2 ó 4) y cortocircuitar los nodos internos diferenciales justo antes de salir del modo cerrojo.

• Retraso de la señal y/o reloj: por ejemplo, para una senoide de 1 Vpp y 250 MHz, la máxima pendiente se produce en el paso por cero y es de 1750 V/ µs. Si la señal se va a convertir con un A/D de 8 bits con 2V de fondo de escala, la entrada tarda 5 ps en cambiar 1 LSB. Este es aproximadamente el tiempo que tarda una señal en atravesar 500 µm de metal. Si hay un clock skew entre comparadores mayor que esto, el convertidor tendrá un error mayor que 1 LSB. El problema puede aliviarse con un S & H rápido, pero éste puede ser más difícil de realizar que el propio convertidor. Además vin y CLK deben ser rutados conjuntamente y de forma pareada para igualar los retrasos.

Flash (IV)


Diseño de Convertidores FlashDiseño de Convertidores FlashFlash (IV)

• Ruido de sustrato y de alimentación: En un convertidor de 8 bits, 2 V de fondo de escala, tan sólo 7.8 mV de ruido causarían un error de 1 LSB. En un circuito integrado a varias decenas de MHz, el ruido típico de alimentación es de unas décimas de Voltio. Para evitar completamente este ruido:

1. Apantallar los relojes del sustrato y de la circuitería analógica. 2. Las señales de reloj deben ir en modo diferencial.3. La alimentación analógica debe ser distinta de la digital. La analógica llegando a los

pre-amplificadores y la digital a los latches de los comparadores.• Eliminación de los errores de burbuja: La salida de un convertidor flash debe

ser termométrica. Algunas veces aparece un 1 aislado entre ceros o viceversa, debido a metaestabilidad del comparador, ruido, cross-talk, etc. Estos errores pueden eliminarse digitalmente [Steyaert’93],[Gendai’91],[Ito’94] o analógicamente [van Valburg’92].

• Flashback: En comparadores con latches, el paso de cerrojo a seguimiento provoca un cambio de carga en su entrada. Sin preamplificador, esto causaráun error elevado debido a la diferencia de impedancia en las entradas del comparador (una va a una cadena de resistencias, mientras la otra proviene de un buffer de entrada). Los comparadores modernos llevan preamplificador y buffer antes de los latches.


Comparador Bipolar rápido de gran precisiónComparador Bipolar rápido de gran precisión

Flash (V)

Track Latch

vin

Vref

Buffer Preamplificadorcon ganancia

Buffer

Q


Convertidores en Dos PasosConvertidores en Dos Pasos

Ventajas: 2N1 + 2N2 comparadores en vez de los 2N1+N2 del flash. (Para N1 = N2 = 4, 32 comparadores frente a 256). Menor área y consumo con similar velocidad. Además menor carga capacitiva, por lo que no requiere un buffer de entrada.

Inconvenientes: Necesita un S & H de gran precisión. La cadena directa es muy larga y puede limitar la velocidad del convertidor. Puede aumentarse ésta haciendo pipelining entre etapas, a costa de introducir un retraso de un ciclo de reloj y añadir otro S & H. También necesita un amplificador con ganancia de N2 bits de precisión.

Aplicaciones: video, sistemas de banda ancha con 10-12 bits de precisión

Dos-Pasos (I)

ADC deN1 MSB

S & Hvin (t) x 2 N1

-

+DAC deN1 MSB

ADC deN2 LSB

N1+N2 bits deprecisión

N1 MSB N2 LSB


N1+N2 bits deprecisiónN1+N2 bits de

precisión

Amplificadorcon ganancia

N2 bits deprecisión



Objetivo: Reducir la precisión de los convertidores ADC y del amplificador de ganancia.

S&H2: Tan sólo es necesario si se hace pipelining. En ese caso, hay una latencia y un retraso en el convertidor de un ciclo de reloj

S&H3: Tan sólo es necesario si el segundo convertidor ADC no es suficientemente rápido. En ese caso, la latencia y el retraso son de dos ciclos de reloj

Dos-Pasos (II)Convertidor dos pasos con corrección de errorConvertidor dos pasos con corrección de error

ADC deN1 MSB

S & H1

vin (t)x 2 N1

-

+DAC deN1 MSB

ADC deN2+1 LSB


N1 + N2 bits

N1 MSB



S & H2

S & H3

Correcc.digital

de error∆

N2 + 1 bits deprecisión





Amplificadorcon ganancia

Retraso


Dos-Pasos (III)

Corrección de errorCorrección de error• Para el caso ideal:

1. En efecto, si VLSB = Vref / 2N1+N2 , para un convertidor A/D ideal de N1+N2bits,

2. Para un convertidor A/D ideal de N1 bits, tendremos, manteniendo la definición de VLSB,

• Para el caso no-ideal, con una precisión absoluta de 0,5 LSB:1. Para el convertidor A/D no ideal de N1+N2 bits:2. Para el convertidor A/D no ideal de N1 bits:

• Para no salirnos de rango debemos multiplicar vq por 2N1-1 y emplear un convertidor en la segunda etapa de N2+1 bits.

• Por la dificultad de hacer un circuito de alta velocidad con ganancia, normalmente N1 es pequeño [Petschacher’90].

LSBqLSBqinoutref VvVvvBV 21

21siendo +<<−+=•

LSBN

qLSBN

qinoutref VvVvvBV 11 22 22siendo −− +<<−+=•

LSBqLSB VvV <<−LSB

NqLSB

N VvV 22 22 +<<−


Dos-Pasos (IV)

Ejemplo de Corrección de errorEjemplo de Corrección de error• Para N1 = N2 = 4, ¿cuál es el máximo rango de vq cuando la tensión de fondo de

escala es Vref = ±2,5 V, 1. Si el ADC de los MSB tiene una precisión de 8 bits2. Si el ADC de los MSB tiene una precisión de 4 bits.

• SoluciónDefinimos VLSB = Vref / 2N1+N2 = 5 / 28 = 19,5 mV, para un conv. ideal de 8 bitsPara un conv. ideal de 4 bits,

1. Para un convertidor real de 4 bits con precisión de 8 bits

Rango entrada convertidor LSB es 8 x 351 mV = 2,8 V , mayor ampl. es posible1. Para un convertidor real de 4 bits con precisión de 4 bits

Tras una ganancia de 2N1-1 queda 8 x 625 mV = 5V, igual rango que la entrada

LSBMAXqN

refqN

ref VvV

vV

1625

221

221

411==∆⇒+<<−

LSBMAXqNN

refNref

qNNref

Nref Vv

VVv

VV18

25

252

2221

2221

85211211=⎟

⎠⎞

⎜⎝⎛ +=∆⇒++<<−− ++

mVVvV

vV

LSBMAXqN

refqN

ref 62532252

22 411==⎟

⎠⎞

⎜⎝⎛=∆⇒+<<−


Dos-Pasos (V)

Convertidor recirculante (versión unipolar)Convertidor recirculante (versión unipolar)

Circuitería y lógica de control de error no incluidas

-

+16 C 8 C 4 C 2 C C C

Vref

vin

Comparadorinversor

S2

X5 X4 X3 X2 X1

1

2

3 1

2

3 1

2

3 1

2

3 1

2

31

2

3

LSBADC Flashde 5 bits

MSB

LATCHES

X1X2

X5

10-bits salida

Mues-treo Retenc + 1er Flash Amplific. residuos + 2º Flash

Vref


Dos-Pasos (VI)


Primer Paso: MUESTREO

-

+16 C 8 C 4 C 2 C C C

Comparadorinversor

S2

X5 X4 X3 X2 X1

1

2

3 1

2

3 1

2

3 1

2

3 1

2

31

2

3

Vref

vin


Dos-Pasos (VII)


Segundo Paso: RETENCIÓN MÁS FLASH-1

-

+16 C 8 C 4 C 2 C C C

Vref

vin

Comparadorinversor

S2

X5 X4 X3 X2 X1

1

2

3 1

2

3 1

2

3 1

2

3 1

2

31

2

3


Dos-Pasos (VIII)


Tercer Paso: AMPLIFICACIÓN RESIDUO MÁS FLASH-2

-

+16 C 8 C 4 C 2 C C C

Vref

vin

Comparadorinversor

S2

X5 X4 X3 X2 X1

1

2

3 1

2

3 1

2

3 1

2

3 1

2

31

2

3

X5 X4 X3 X2 X10 1 1 0 1


Convertidores de InterpolaciónConvertidores de InterpolaciónVref

-+

-+

-+

-+

Convertidorde

Código

b1

b2

bN

vin

códi

go b

inar

io

R

R

R

R

LATCH

LATCH

LATCH

LATCH

LATCH

LATCH

LATCH

LATCH

LATCH

LATCH

16151413121110 9 8

LATCH

LATCH

LATCH

LATCH

7 6 54

LATCH

LATCH

LATCH

321

v1

v2

abc

Interpol. (I)


Características de Convertidores de InterpolaciónCaracterísticas de Convertidores de Interpolación

• Emplean amplificadores (normalmente poco lineales) que tan sólo amplifican la entrada en torno a un umbral (ganancias típicas < 10).

• Luego interpolan la respuesta entre dos amplificadores consecutivos mediante un circuito interpolador (en nuestro ejemplo, resistivo).

• Reducen la complejidad de los comparadores que pasan a ser simples latches que tan sólo discriminan si la entrada es mayor o menor que cero.

• Reducen la carga que ven vin y Vref (es la principal ventaja).• Aunque se usan normalmente con técnicas de plegado (van der Grift’87 y van Valburg’92),

también se han empleado con éxito por sí mismos (Goodenough’89, Steyaert’93).• Las mismas aplicaciones y precisión que los convertidores flash.• Es conveniente que los retrasos a la entrada de los latches en cada zona de interpolación

estén equilibrados para evitar distorsión (van de Plaasche’88).• Aparte de resistencias también pueden emplearse otras técnicas de interpolación, como

capacidades (Kusumoto’93) y espejos de corriente (Steyaert’93).

Inerpol. (II)

9 3 3 3 3 3 3 9

I1 I2aI2b I2

212 31

32 III a +=

212 32

31 III b +=


Convertidores con PlegadoConvertidores con Plegado

b1

2-bitMSB ADC

Bloque dePlegado

Bloque dePlegado

Bloque dePlegado

Bloque dePlegado

Latch

Latch

Latch

Latch

LógicaDigital b0

b3b2

vin

v1

v2

v3

v4

VT=4/16,8/16,12/16,16/16

VT=3/16,7/16,11/16,15/16

VT=2/16,6/16,10/16,14/16

VT=1/16,5/16,9/16,13/16

Plegado (I)


Características de Convertidores con PlegadoCaracterísticas de Convertidores con Plegado

• Reducen el número de comparadores conectados a vin y Vref , pero no el número de latches, que siguen siendo 2N.

• Para un convertidor de N1 + N2 bits, con una tasa de plegado de 2N1 bits en los N2 bits menos significativos, se necesitarían 2N1+2N2 comparadores. Para N1=N2=4, el convertidor plegado necesitaría 32 comparadores frente a los 256 del full flash.

• Nótese que se consigue la misma reducción de comparadores que en un convertidor en 2 pasos con N1=N2=4, pero éste necesita un D/A y un sumador, ambos muy precisos, así como un amplificador con 2 ganancias. Además necesita 2 ciclos para completar la conversión. El convertidor con plegado sólo necesitaría 1ciclo, haciendo udo de un procesado analógico de la señal de entrada.

• Aunque el MSB DAC se muestra por separado, en la práctica los bits más significativos se obtienen directamente de los bloques de plegado.

• Nótese que tampoco necesita S&H a la entrada.• El principal inconveniente del convertidor plegado es que la señal a la salida del

bloque de plegado tiene una frecuencia interna de funcionamiento 2N1 veces superior a la señal de entrada.

Plegado (II)


BibliografíaBibliografía

1. J.L.McCreary et. al. “All-MOS charge redistribution A/D conversion technique-Part I”. IEEE J. of Solid-State Circuits, vol. 10, pp. 371-379, Dec. 1975.



4. K.S.Tan et. Al. “Error-correction techniques for high-performance differential A7D converters”. IEEE J. of Solid-State Circuits, vol. 25, pp. 1318-1326, Dec. 1990.

5. R.H.McCharles, V.A. Saletore, W.C.Black Jr., and D.A.Hodges. “Al algorithmic analog-to-digital converter”, IEEE Int. Solid-State Circuits Conf., Philadelphia, Feb. 1977.

6. P.W.Li, M.J.Chin, P.R.Gray, and R.Castello. “A ratio-independent algorithmic analog-to-digital conversion technique”. IEEE J. of-Solid-State Circuits, vol. 19, pp. 828,-836, Dec. 1984.

7. C.C.Shili, and P.R.Gray. “Reference refreshing cyclic analog-to-digital and digital-to-analog converters”. IEEE J. of Solid-State Circuits, vol. 21, pp. 544-554, Aug 1986.

8. H.Onodera, T.Taleishi, and K.Tamaru. “A cyclic A/D converter that does not require ratio-matched components”. IEEE J. of Solid-State Circuits, vol. 23, pp. 152-158, Feb. 1988.

9. B.Ginetti, P.Jespers, and A.Vandemeulebroeke. “A CMOS 13 bit cyclic RSD A/D converter”, in Proc. ESSIRC 1991, Milan, pp. 3345-348, Sept. 1991.

Pipeline CMOS ADCs - Platforms for High-Speed Embedded Data Conversion

Pipeline CMOS ADCsPlatforms for High-Speed Embedded Data Conversion

João Vital 1,2 João Goes1,3 Carlos Fachada2 José Franca1,2

1-Instituto Superior Técnico, Lisbon, Portugal2-ChipIdea - Microelectronics, Portugal

3-Universidade Nova de Lisboa, Portugal

email: [email protected]

Thanks to: C. Carvalho, P. Ventura, L. Alves, N. Ferreira, G. Minderico, A. Leal

Acknowledgement of Financial Support to CEC: AMFIS and MIXMODEST

1


l Why High-Speed and Moderate/High-Resolution?

♦ IF and baseband (Radio transceivers)

♦ Digital communications (ADSL, cable modems)

♦ Ultrasound, X-rays, Gamma imaging (Medical)

♦ Video (Set-top Boxes, camcorders, displays)

♦ Instrumentation (Osciloscopes, spectrum analysers)

1. Motivation - High Performance Nyquist Converters

2


l Embedded use requirements:

♦ Co-existence of Analog and Digital

♦ No loss in compactness and power efficiency of Digital

CMOS almost mandatory

♦ Possibly digital technology (no analog options)

♦ Background noise

1. Motivation

3


♦ Modular architecture

♦ Wide range of specifications

♦ Low-power capability

♦ High-speed capability

♦ High-resolution capability with self-calibration

♦ No analog options required (more difficult for A/D)

l What to look for?

2. Selection of Conversion Platform

4

l Selected Architecture

♦ Pipeline ADC


3. Pipeline ADCs - ArchitecturePractical Architecture

S/H MDAC

FLASH

3b

MDAC

FLASH

3b

MDAC

FLASH

3b

MDAC

FLASH

3b

FLASH

4b

12b Out

Digital Error Correction Logic

In

Clk

Example for 12b resolution

5


Sample & Quant.of x(1)Stage 1

Stage 2

Stage K

Amplificationof res (1)1

Sample & Quant.of x(2)


Sample & Quant.of x(K)

Amplificationof res (K)1

Sample & Quant.of x(K+1)

Amplificationof res (K+1)1

Sample & Quant.of res (1)1


Sample & Quant.of res (2)1

Amplificationof res (K-1)2

Sample & Quant.of res (K)1

Amplificationof res (K)2

Sample & Quant.of res (K+1)1

Sample & Quant.of res (2)K-1

Sample & Quant.of res (1)K-1

DigitalOutput q[x(1)] q[x(2)]

Cycle 1 2 K K+1

Latency of K half clock cycles

3. Pipeline ADCs - Architecture

Timing of Operation

6


1st. Step 2nd. Step

00

01

11

MSBs

x

res

00

01

10

11

LSBs

10

V 16T

V 12T

V 8T

V 4T

V 0T

V 16T

V 12T

V 8T

V 4T

V 0T

V 10T

V 6T

amplification by 22

ra ...

3. Pipeline ADCs - ArchitectureMultistep Quantization

7

0110011110001001101010111100110111101111

010101000011001000010000


Digitalout

-Vref +Vref

11xx

10xx

01xx

00xx

res

in-Vref +Vref

+ 1/2

- 1/2

(LSB of the local quantization)

-Vref

+Vref

ra

00 01 10 11

in

3. Pipeline ADCs - ArchitectureResidue and Transfer Characteristics

8


V V inref

R

b1

b2

b3

bN

1

R2

R i

R2 N

Flash Quantizer

Fully differential structures

R-string eliminated for low resolution:•capacitive divison possible•comparator threshold can be designed

Comparator complexity dependent on resolution:

•simple latch for 1 to 2 bits•preamplifier with or w/o offset cancellation

for higher resolution

Thermometer-to-binary encoder•usually ROM-type

4. Pipeline ADCs - Building Blocks

9


4. Pipeline ADCs - Building Blocks

10

+

-

1 2 1 2 1 2 1 2 1 2

b b b b

1CC C C

...

Vref

VoN C

12N-1N

...

...

...

V in

012N-1

C0 =C , C i = 2i - 1C , i = 1,… ,N

VRA = C 0Vin −

V ref C ibii=1

N

∑

C i

N

∑i =0

C i

N

∑i =0

MDAC — binary code

Binary code from Flash

Binary-weighted capacitor array in common centroid structure


4. Pipeline ADCs - Building BlocksS/H - Flip-around capacitor

High feedback factor

Offset cancellation

Gain insensitive to capacitance mismatch

...but

Fully-differential input needed

φ1

φ1’

φ2

Vin Vout

φ1

φ1

φ1’

φ1’

φ2

φ2

Cs

Cs

11

Vin Vout

φ1

φ1

φ1’

φ1’

φ2

φ2

φ1

φ1

Cf

CfCs

Cs

φ2

S/H - Charge redistribution

Single-ended to fully-differential conversion

Offset cancellation

...but

Gain sensitive to capacitance mismatch

Lower feedback factor


5. Nonidealities - Flash Quantizer and MDAC

Problem: Flash transition voltages not accurateSolution: redundancy & error correction

Problem: MDAC D/A nonlinearitySolution: Self-calibration

Problem: MDAC residue amplif. gain too lowSolution: Self-calibration

Problem: MDAC residue amplif. gain too highSolution: Self-calibration

res

in-Vref +Vref

+ 1/2

- 1/2


-Vref

+Vref

ra Digitalout

-Vref +Vref

11xx

10xx

01xx

00xx

00 01 10 11

missing codes

in

res

in-Vref +Vref

+ 1/2

- 1/2


-Vref

+Vref

ra Digitalout

-Vref +Vref

11xx

10xx

01xx

00xx

00 01 10 11

missing codes

in

res

in-Vref +Vref

+ 1/2

- 1/2


-Vref

+Vref

ra Digitalout

-Vref +Vref

11xx

10xx

01xx

00xx

00 01 10 11

missing codes

in

res

in-Vref +Vref

+ 1/2

- 1/2


-Vref

+Vref

ra Digitalout

-Vref +Vref

11xx

10xx

01xx

00xx

00 01 10 11

in

12


5. Nonidealities - S/H♦ Input switch nonlinearity Distortion in sampling operation

To virtual groundor to bias voltage

φ1 φ1’

φ1

Rs Cs

Vin

Ron dependent on VinSampling bandwidth dependent on Vin

Distortion dependends on frequency of Vin

Signal dependent charge injection minimized through switching scheme

13

φ1’Rs Cs

Vin OnTo virtual groundor to bias voltage

Vdd- +

[A. Abo, P. Gray ]

Solution Bootstrap the clock with the input voltage


5. Nonidealities - Noise

Noisy Output

S/H has the largest contribution, followed by the first stage

Noise contributions proportional to

S/H MDAC

FLASH

MDAC

FLASH

MDAC

FLASH

MDAC

FLASH FLASH

InG1 G2 GNs-2 GNs-1G0=1

Ns: Number of stages

)0(2nV )1(2

nV )2(2nV )2Ns(2 −nV )1Ns(2 −nV

Thermal noise

•from the switches•from the amplifiers

14

21

21

2

22

21

2

21

22

referredinput2

G...G.1)1Ns(...

G.G.1)2(

G.1)1(

1)0(

−

−++++=Ns

nnnnn

VVVVV

CTK.


♦ Next quantization range overlaps selected range

♦ Use of digital error detection and correction techniques

Relax characeristics of flash quantizers and offset of MDACs

Benefits

♦ Avoids input saturation of next stage

♦ Reduces number of missing codes

♦ Offsets of Flash and MDAC result in input refered offset

♦ Relaxed specifications for comparators

♦ Compensates wrong decisions in coarse quantizers

Warning!

♦ It is not a self-calibration technique!

6. Redundancy and Error Correction

15


Most efficient implementation

res

in-Vref +Vref

+ 1

- 1


-Vref

+Vref

ra

00 01 10

-V /2ref

+V /2ref+ 1/2

- 1/2

It is derived from a 2-bit residue characteristicAmplified residue does not saturateOne comparator eliminated

It is a 1.5 bit characteristic!

[S. Lewis, P.R. Gray, JSSC Mar’92]


16


1.5 bit + 2 bit quantization scheme - with error

00

01

MSBs

x res

10

V 16T

V 0T

V 16T

V 12T

V 8T

V 4T

V 0T

V 10T

V 6T

V 14T

V 10T

V 6T

V 2T + 11000

0110

MSBsLSBs

ra

amplification by 2 /22

1st. Step 2nd. Step

V 10T

V 6T

000

001

010

011

100

101

110

111


17

0110011110001001101010111100110111101111

010101000011001000010000


1.5 bit MDAC implementation

Vin+

Vout

φ1’

φ1’

φ2

φ2

φ1

φ1

Cf

CfCs

Csφ1

φ2.Z

Vin-

φ1

Vref-Vref+

φ2.X φ2.Y

φ2.Y φ2.X

Vref-Vref+

[S. Lewis, P.R. Gray, JSSC Mar’92]

Y - active for segment 00

Z - active for segment 01

X - active for segment 10


18


7. Enhancements - multi-bit front-ends for linearityLinearity improvement: use high resolution in front-end

Intuitive reasons for DNL improvement

1. DNL of ADC depends on voltage segment errors of MDAC

2. Each additional bit ⇒ 2x number of unit capacitors in MDAC

3. Unit charge error depends only on ∆Cu (similar characteristics for all caps)

4. Voltage segment error depends on (unit charge error)/(total capacitance)

5. Voltage segment error improves 2x per each additional MDAC bit

⇒ DNL 2x better for each additional bit in the front-end stage !!!

19

[S. Lewis, T. CAS, Aug 92, L.Singer, T. Brooks, VLSI 96]


7. Enhancements - commutative feedback capacitorCommutative feedback capacitor for improved DNL

20

[P. Yu, H.-S. Lee, T. CAS, July 95]C1

C2

VoC3

C4

0

0

0

C2

C1

VoC3

C4

1

0

0

C3

C1

VoC2

C4

1

1

0

C4

C1

VoC2

C3

1

1

1

Out Flash= 00 Out Flash= 01 Out Flash= 10 Out Flash= 11

Digitalout

-Vref +Vref

11xx

10xx

01xx

00xx

missing codes

in

Digitalout

-Vref +Vref

11xx

10xx

01xx

00xx

in

conventional with commutative feedback capacitor


Purpose

♦ Calibrate effects of MDAC nonlinearity

♦ Calibrate effects of MDAC gain error

Principles

♦ Generate errors (analog function)

♦ Quantize errors for digital storage

♦ Calibrate during normal operation (analog or digital)

7. Enhancements - Self-calibration

21

[S.-H. Lee, B. S. Song, T. CAS, Jun. 89][Y.-M. Lin, B. Kim, P. Gray, JSSC, Apr. 91][S.-H. Lee, B. S.Song, JSSC, Dec.'92][ A. Karanicolas, H. S. Lee, K. Bacrania, JSSC, Dec '93][S.-H. Lee, B. S.Song, JSSC, Jan.'94][ E. Soenen, R. Geiger, T. CAS-II, Mar'95][ M. Mayes, S. W. Chin, ISSCC, Feb'96] ...

Digital


On-chip capacitor trimming

1 2

C C/4 C/8 C/16Maincapacitor

V 1 2

bx3

1 2

bx2

1 2

bx1

1

V2

Auxiliary array

Trimming code storedin register or RAM

7. Enhancements - Self-calibration

22

Auxiliary DAC

Digital Techniques

Adjust equivalent capacitor valueAccuracy of auxiliary array is not criticalCapacitor dividers can be used to implement very small caps

Align segments in global transfer characteristic

Digitalout

-Vref +Vref

11xx

10xx

01xx

00xx

in

subtract constant codeto digital output

add constant code to digital output

Example of digital self-calibration


8. Architecture Level Design - error requirements

S/H MDAC

FLASH

MDAC

FLASH

MDAC

FLASH

MDAC

FLASH FLASH

In

N1+1 bits N2+1 bits NNs-2+1 bits NNs-1+1 bits NNs bits

ra(1) ra(2) ra(Ns-2) ra(Ns-1)

Total resolution N = N1 + N2 + ... + NNs-2 + NNs-1 + NNs

ra(1) must be accurate to better than N - M1 bits

ra(2) must be accurate to better than N - M1 - M2 bits

...

Redundancy and error correction ⇒ Flash errors can go up to ± 1/2 LSB of the local quantization

23

Pipeline CMOS ADCs - Platforms for High-Speed Embedded Data Conversion 24

8. Architecture Design - scaling down the pipeline

Stage contrib. to thermal noiseCTK .∝

Noise distrib. determines C distrib.

C distrib. determines power

Consider a given distribution of resolution per stage:

Optimum scaling for minimum power ?

2

22)< N

refV(21

21

2

22

21

2

21

22

referredinput2

G...G.1)1Ns(...

G.G.1)2(

G.1)1(

1)0(

−

−++++=Ns

nnnnn

VVVVV

[ J. Goes, J. Vital, J. Franca, T. CAS-II, Dec'98]


Design strategy

For High-Resolution ADCs (> 10 bits):

use large resolution in the front-end stages (e.g.: 4 or 5 bits)

use the lowest resolution per stage in the backend

For Low-Resolution ADCs (< 10 bits):

usually not limited by KT/C noise

use the lowest resolution per stage

8. Architecture Design - scaling down the pipeline

25


9. High-Speed Design Example - ADC 10-bit 32MS/sResolution 10 bitsSampling rate 32 MS/sTechnology 0.35 um CMOS TMDPSupply voltage 3.0 - 3.6 VDifferential Input range 2 Vppd

26

Selected Architecture: 1.5+1.5+1.5+1.5+1.5+1.5+1.5+1.5+2

Power Breakdown (non-optimum scaling):S/HStage 1Stage 2Stage 3Stage 4,5Stage 6-8Last StagePhase GeneratorVref Buffer

Total

30.0 x1 = 30.0 mW26.5 x1 = 26.5 mW22.5 x1 = 22.5 mW19.5 x1 = 19.5 mw10.0 x2 = 20.0 mW 8.5 x3 = 25.5 mW 3.0 x1 = 3.0 mW 8.0 x1 = 8.0 mW63.0 x1 = 63.0 mW 218.0 mW


9. High-Speed Design Example - Layout

8 stagesS/HVref

digital error correction logic last flash

Iref

Core Cell: 2.20 mm x 0.95 mm (2.09 mm2)

27

Clk Gen


9. High-Speed Design Example - Measurements

28


9. High-Speed Design Example - Measurements


10. High-resolution Design Example - ADC 14b 5 MS/sSpecs:14 bit @ 5 MS/s @ 5V, 0.6 um CMOS double-polySelected Architecture: 4+4+1.5+1.5+1.5+1.5+1.5+1.5+2

S/H MDAC

FLASH

4b

14b Out

Digital Error Correction Logic

In

Clk

REFDAC

Vref Vref

Cal DAC

RAM

SAR

MDAC

FLASH

4b

Cal DAC

RAM

SAR 8b

1.5 b/stagepipeline ADC

Backend

29

Self-calibration principle: match the linearity of the MDACs to the linearity of an analog integrator (REF-DAC) [J. Goes, J. Vital, J. Franca, CICC'96]


Analogue Self-Calibration Principles

♦ Use auxiliary capacitor array DAC

♦ Calibrate linearity and gain with the same hardware

♦ Use linear pulse counting DAC (integrator) as a reference

[J. Goes, J. Vital, J. Franca, CICC'96]

Cal-DAC

S/H

Ref-DAC

4-bit flash quantizer RAM

4-bit MDAC

Vref

Vin Vo

SAR

b4… b1

HACV (-V )ref ref

cal

cal

Pulse

Vref

Vref

4-bit stage implementation

10. High Resolution Design Example - calibration

30


+

-

1 2

b b b

1C"C C C'

...

V +

V in

ref V -ref

Vo

N C

12

...

...

...

1 2 1 2 1 2 1 2

2 1

N

v RA =1

C ' +C"v in (C ' + Ci

i =1

N

∑ ) - V ref C i .bii=1

N

∑

Coefficient controlling the gain Term responsible for nonlinearities

Errors to be corrected


31


Gain error calibration

v 0 = -V ref +V ref2- N +2

C ' +C ' 'C i + C ' +C g .cal1 - Cg .cal 0

i =1

N

∑

+V ref

find gain calibrating code through successiveapproximations

+

-

...V in

C"C C C'N C 2 1

V -ref-V in

Cg.cal1 Cg.cal0

+

-

... Vo

C"C C C'N C 2 1 Cg.cal1 Cg.cal0

b b b

V +refV -ref

12

...

...N

V -ref V +ref

0 0 0

...

...

Calibrating DAC

Calibrating DACV -ref

V +ref

V - + 2LSBref

t

V in


32


v o = - 1C ' +C"

V ref 1- k ×2 - N +1( ) C ii =1

N

∑ +C ' +Cg .cal1 - Cg .cal 0

+V ref C ibii =1

N

∑ +C" +Cd .cal1 - Cd .cal0

+

-

...V in

C"C C C'N C 2 1

V -ref-V in

Cg.cal1 Cg.cal0

+

-

... Vo

C"C C C'N C 2 1 Cd.cal1 Cd.cal0

b b b

V +refV -ref

12

...

...N

V +ref V -ref

...

...

Calibrating DACV -ref

V +ref

V - + k.LSBref

t

Gain-calibrating code applied

Code k applied

Calibrating DACV in

Nonlinearity calibration

- V ref

find k th. calibrating code through successiveapproximations

already determined in previous step


33


v o =v in C i

i =1

N∑ + C ' +Cg .cal1 - Cg .cal0

- V ref C ibi

i =1

N∑ +Cd .cal1 - Cd .cal 0

C ' +C"

Conversion Mode

+

-

...V in

C"C C C'N C 2 1

-V in

Cg.cal1 Cg.cal0

+

-

... Vo

C"C C C'N C 2 1 Cd.cal1 Cd.cal0

b b b

V +refV -ref

12

...

...N

V +ref V -ref

...

...

Calibrating DAC

Gain-calibrating code applied

Code k applied

Calibrating DAC

kth.-nonlinearity-calibrating code applied


34


High-Precision Pulse-Counting DAC

+

-+

-+V ref

-V ref

+Vo

-V o

-V ref

+V ref

C

C

16C

16C

16C

16C

A

B

1

2

2

Rn Rn

R

RR'

[K. Nagaraj, J. Vlach, T. R. Viswanathan,K. Singhal, IEE Elect. Letters, Oct. 1986]

♦ A low gain-sensitivity scheme was used to achieve high linearity;

♦ C must be large due to thermal noise (C=4 pF);

10. High Resolution Design Example - circuit

35


12-bit calibrating DAC

virtualground

+V

-V+V

-V

C1' C2' C3' C4' C1' C2' C3' C4' C1' C2' C3' C4'Cd1 Cd2

b1' b2' b3' b4' b5' b6' b7' b8' b9' b10' b11' b12'

inrefin

ref

C1'=20fF, C2'=35.2fF, C3'=66.2fF, C4'=124.4fF, Cd1=30fF, Cd2=20fF

+0.3

+0.2

+0.1

0

-0.1

-0.2

-0.3

4095calibrating code

normalisedweight(LSB @ 4-bit)

Simulated results

10. High Resolution Design Example - circuit

36


10. High Resolution Design Example - IC

Power budget:ADC: 135 mW(not scaled)Buffers: 40 mW

Active Area: 10 mm2

37

[J. Goes, J. Vital,et. al, ESSCIRC 2000]


10. High Resolution Design Example - measurements

Measured Results: DNL and INL

38

INL: +/- 2 LSB

DNL: +/- 0.7 LSB


10. High Resolution Design Example - measurements

Measured Results: FFT analysis

39

SFDR = 80dB

ENOB = 12.5


11. Conclusions and Learned Lessons

♦ Pipelining is adequate for high speed ADC implementation

♦ Design techniques and pratical examples were discussed

♦ Self-calibration is adequate for linearity enhancement

♦ Linearity ultimately limited by S/H (especially at high-freq.)

♦ Analog vs. Digital self-calibration was discussed

♦ Do not under-estimate effort for controller development!

♦ Full Top-level simulation Essential! (analog and digital loops)

♦ Future... pipelining can be combined with many other techniques (e.g.: oversampled : 16 b @ 2.5 MS/s from Analog Devices)

40

Convertidores D/A de NyquistConvertidores D/A de Nyquist

Antonio J. Torralba Silgado

Convertidores con resistenciasConvertidores con resistencias

b3

b3

b3

b3

b3

b3

b3

b3

b2

b2

b2

b2

b1

b1

R

R

R

R

R

R

R

R

Buffer

2N re

sist

enci

as

Vout

Bin = b1 2-1 + b2 2-2 + b3 2-3Vref CON DECODIFIC. EN ÁRBOL

• Pueden usarse puertas de transmisión CMOS• Estructuralmente monotóno• Precisión dada por el apareamiento de las resistencias (típico 10-12 bits)• Limitación en velocidad debida al array de interruptores, excepto en D/A multplicadores, en cuyo caso Vref es otra señal de entrada y el retraso a través del array de resistencias domina

τ ≈ RC (n2 / 2)Hamadé 1978


CON DECODIFIC. DIGITAL

• Mayor velocidad, si el decodificador digital es pipeline.• Más área• Mayor carga capacitiva del único bus interno

R

R

R

R

R

R

R

R

Buffer

2N re

sist

enci

as

Vout

Bin = b1 2-1 + b2 2-2 + b3 2-3Vref

b1

b2

b3Dec

odifi

cado

r 3 a

8

111

110

101

100

011

010

001

000


CON DECODIF. PLEGADO

• Utiliza una decodificación similar a las memorias• La carga capacitiva de cada bus interno es proporcional a 2 (2N)1/2

• Sin embargo, cuando una línea de palabra es seleccionada rodas las líneas de bit deben cambiar de valor, no sólo la que estáconectada a la salida.

2N re

sist

enci

as2N Resistencias de igual tamaño

Vref

b1

b2

b3

Buffer

Vout

b4

Dec

odifi

cado

r 2 a

4

11

10

01

00

Decodificador 2 a 400011011

Líneas de palabra

Líneasde bit

Líneas de salida

Abrial, 1988

Convertidores con resistenciasConvertidores con resistenciasSEGMENTADO

• 2 x 2N/2 resistencias, en vez de las 2N resistencias de los casos anteriores.• Estructuralmente monótono (si los buffer tienen offset independientes de la señal)• Los op-ams de los buffersdeben ser rápidos y de bajo ruido.• El segundo conjunto de resistencias tienen criterios de apareamiento muy relajadosHolloway, 1984

R

R

R

R

R

R

R

R

2N/2 re

sist

enci

as

Vref

b1

b2

b3

Con

vert

idor

de

códi

go

Buffer

BufferR1

R1

R1

R1

R1

R1

R1

R1

2N/2 re

sist

enci

as

Con

vert

idor

de

códi

go b4

b5

b6

b3

BufferVout

Convertidores con resistenciasConvertidores con resistenciasCON PESOS BINARIOS

• Populares en BiCMOS, donde los interruptores son pares diferenciales.• Tanto las resistencias como las corrientes extremas tienes ratios del orden de 2N. Los interruptores deben estar escalados en la misma proporción.• No tiene la monotonicidad garantizada.• Es proclive a generar “glitches”.

Vout2R

b1

4R

b2

8R

b3

16R

b4

RF

-Vref


REDUCIENDO EL MÁXIMO RATIO ENTRE RESISTENCIAS

• Al introducir una resistencia en serie se reduce el ratio máximo entre resistencias.• Sin embargo, las corrientes extremas siguen teniendo la misma relación, y los interrupores deben estar convenientemente escalados.

Vout2R

b1

4R

b2

2R

b3

4R

b4

RF

-Vref

3R

RVA = 1/4 ( -V ref )

4R

Convertidores con resistenciasConvertidores con resistenciasESCALERA R-2R

• El caso límite se alcanza cuando la relación máxima entre resistencias es 2..

Vref

2R 2R 2R 2R

R R R 2R2RR2RR2RR2RR

Vref21R

Vref22R

Vref23R

Vref24R

Convertidores con resistenciasConvertidores con resistenciasESCALERA R-2R

• Sin embargo, las corrientes extremas siguen teniendo la misma relación, y los interrupores deben estar convenientemente escalados.

2N resistencias

Vout2R

b1

2R

b2

2R

b3

2R

b4

RF

-VrefR R R 2R

Convertidores con resistenciasConvertidores con resistenciasESCALERA R-2R CON CORRIENTES IGUALES

• Sin embargo, ahora los nodos internos del array R-2R tienen variaciones de tensión apreciables, lo que hace a este circuito ser normalmente más lento que el anterior.

Vout

2R

b4

2R

b3

2R

b2

2R

b1

RF

R R R

I I I I

-VSS

Convertidores CapacitivosConvertidores CapacitivosBANCO DE CAPACIDADES BINARIAS

• Ventajas: como los circuitos SC, son insensibles al offset del opamp, a su ganancia finita y al ruido 1/f. Además, se puede conseguir un bit adicionald e signo intercambiando ls fases (entre paréntesis en la figura).• Inconvenientes: como los circuitos SC, problemas de inyección de carga y de clockfeedthrough.• Los códigos digitales deberían cambiar sólo cuando el lado de entrada de las capacidades está a tierra. Por tanto, el instante de la conmutación depende del bit de signo.• También hay convertidores C-2C.

Vout8C 4C 2C C

16C

Vref

b1 b2 b3 b4

φ2

(φ )1

φ1

(φ )2

φ1a

φ2a

φ2

φ1

C2

Convertidores Modo CorrienteConvertidores Modo Corriente

CON PESADO BINARIO

• Se utilizan para convertidores de elevada velocidad, fundamentalmente en comunicaciones.

VoutI

b1

I/2

b2

I/4

b3

I/8

b4

RF

-VSS

Convertidores TermométricosConvertidores TermométricosCON RESISTENCIAS

• Evitan los problemas de glitches típicos de los converidores anteriormente vistos.• A similar implemenatción, mejora el error de linealidad diferencial y tienen monotonicidad asegurada.• A pesar de lo que parece a primera vista, no incrementa el área respecto de un convertidor con pesado binario.• También es posible con capacidades

VoutR

d4

R

d5

R

d6

R

d7

RF

-Vref

R

d1

R

d2

R

d3

d1 d2 d3 d4 d5 d6 d7

Convertidor de código binarioa código termométrico

b1 b2 b3

Convertidores TermométricosConvertidores TermométricosEN MODO CORRIENTE

• Similar al caso de resistencias, se mejora el error DNL, es estructuralmente monótono y se evitan los “glitches”.• En el caso de la figura, la corriente se entrega directamente a una resistencia de carga para evitarnos el buffer y hacer el circuito más rápido.•Las fuentes de corriente son normalmente cascodos, incluso supercascodos en algunas aplicaciones.

Vout

I

d1

I

d2

I

d2N

-VSSMiki, 1986; Chi, 1986, Letham, 1987

Convertidores TermométricosConvertidores Termométricos

IMPLEMENTACIONES

• Layout muy preciso• Uso de decodificadores de fila y columna

di

di

M1 M2

M3

M4

Vcasc

Vbias

Decodificador decolumna

Dec

odifi

cado

r de

fila

Array de fuentesde corriente

unitarias

d2 Vcascd1

M1 M2

VcascVcasc

Vref

VoutRref 50 Ω

M3 M4

• Puede aprovecharse uno de los transistores del interruptor como cascodo. Además no es necesario generar la entrada invertida ni preocuparnos de la forma de onda relativa de los relojes [Colles, 88].• Apareamento dinámico. Reduce la SFDR, a costa de una disminución de la SNR [Schouwenaars, 88]

Apareamiento conformadoApareamiento conformado

• Puede conformarse el ruido del DAC de manera que:• se mejore la distorsión a costa de un aumento de ruido de fondo (técnicas de promediado)• se concentre el ruido en alta frecuencia (conformación sigma-delta)

Iunit Iunit Iunit

Digital Encoder

input_vector x(n)

x1(n) x2(n) xk(n)

Output

Apareamiento conformadoApareamiento conformado

Conformador en árbol (I.Galton, TCASII’97)

S1,1

1-bit DAC

1-bit DAC

x1(n)

x2(n)

1

1

y1(n)

y2(n)

S1,2

1-bit DAC

1-bit DAC

x1(n)

x2(n)

1

1

y3(n)

y4(n)

S1,3

1-bit DAC

1-bit DAC

x1(n)

x2(n)

1

1

y5(n)

y6(n)

S1,4

1-bit DAC

1-bit DAC

x1(n)

x2(n)

1

1

y7(n)

y8(n)

S2,1

2

2

S2,2

2

2

S3,1

3

34

x(n)

y(n)

Layer 1 Layer 2 Layer 3

k

k

xk-1,2r-1 (n)

xk-1,2r (n)xk,r (n) k+1

sk,r (n) Sk,r

-1

1/2

1/2

1 - z -11

-1z-1

LSB of x k,r(n)

sk,r(n)

tema7

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