revisión tarjetas de desarrollo

CARACTERÍSTICAS

TARJETAS DE DESARROLLO

Introducción Los dispositivos lógicos programables (PLD), están formados por una matriz de puertas AND y puertas OR, programados para cumplir una función lógica específica. Además de los dispositivos PLD sencillos (PAL,GAL), existen dispositivos lógicos programables mucho más sofisticados. Estos se pueden clasificar en:

CPLD

FPGA(Field Programmable gate array) Los CPLD son versions más grandes de los sencillos PLD, con una matriz de interconexión interna centralizada que se utiliza para conectar las macroceldas del dispositivo. Por otro lado, las FPGA constan de una matriz de gran tamaño de celdas lógicas simples (más simples que las macroceldas de los CPLD) con canales de rutado horizontal y vertical para interconexión.

Altera Max La empresa Altera actualmente ha desarrollado familias de CPLDs, entre estas encontramos las seriers MAX 5000,7000 y 9000. La arquitectura se muestra en la siguiente figura:

Figura 1. Arquitectura MAX7000.

Ésta consiste en un arreglo de bloques lógicos y un set de conexiones hacia un arreglo programable de interconexiones (PIA). Éste puede conectar a cualquier arreglo de bloques de entrada o salida hacia cualquier otro arreglo de bloques. Cada arreglo lógico consta de dos series de 8 macroceldas. Como se muestra en la figura 2, cada macrocelda está compuesta de 5 compuertas AND conectadas a un arreglo selector de producto. Éste cumple un sistema similar a un multiplexor, con la diferencia de que puede seleccionar cualquiera o todas las salidas de las compuertas AND. Estas salidas llegan a la compuerta OR y a un flip flop (que puede ser de cualquier tipo).

Figura 2. Estructura de una macrocelda.

Características tarjetas de desarrollo

Universidad del Norte 2

FPGA Eas dos categorías de FPGAs en el mercado en la actualidad son S-RAM y antifuse-based FPGA. En el primer grupo, Xilinx y Altera lideran en el número de usuarios con su competidor AT&T, mientras que la segunda categoría los manufactureros son Actel, Quicklolgic y Cypress. Las tarjetas FPGA de la empresa Xilinx tienen una estructura basada en arreglos, donde cada bloque lógico se encuentra interconectado mediante canales horizontales y verticales.

Figura 3. Estructura FPGA.

Este dispositivo está compuesto por un bloque lógico configurable (CLB) basado en tablas de búsqueda. Estas tablas corresponden a arreglos de 1 bit de ancho; una tabla de búsqueda que contiene K entradas correspondería a una memoria de a 2k posiciones, programadas hacia la tabla de búsqueda.

Figura 4. Estructura Xilinx

1. Tarjeta de desarrollo Altera Up2 Educational Board

La plataforma de desarrollo Up (University Program), fue desarrollada para

satisfacer las necesidades de enseñanza de sistemas digitales. La tarjeta de

desarrollo incluye las siguientes características:

Software de programación en VHDL.

CPLD modelo EPM7128S.

FPGA modelo EPF10K70.

ByteblasterMV, adaptador para el puerto paralelo.



Oscilador

La tarjeta altera UP2 cuenta cuenta con un oscilador de cristal de 25.175 MHz. La

salida del oscilador conduce a una entrada de reloj global en el dispotivo EPM7128S

(pin 83) y en el dispositivo EPF10K70 (pin 91).

Dispositivo

EPM7128S

Perteneciente a la familia MAX7000S, basada en memoria EEPROM (Erasable

programable read-only memory). Este dispositivo cuenta con 128 macroceldas, de

las cuales cada una maneja un arreglo programable AND/Fixed-or.

Pulsadores MAX-PB1 y MAX PB2

Max-PB1 y MAX-PB2 son dos pulsadores que proveen señales activas en bajo y

manejan resistencias de pull-up de 10K ohmios. Conexiones a estos dispositivos se

hacen conectando cable al conector hembra del pulsador. El terminal faltante del

cable debe ser insertado en uno de los pines de entrada/salida del dispositivo.

Switches MAX-SW1 y MAX SW2

Max-SW1 y MAX-SW2 son dos interruptores activos en bajo y manejan resistencias de

pull-up de 10K ohmios. Igual que en el caso de los pulsadores manejan las

conexiones a estos dispositivos se hacen conectando cable al conector hembra del

pulsador. El terminal faltante del cable debe ser insertado en uno de los pines de

entrada/salida de la tarjeta. La salida del interruptor tiene un valor lógico ‘1’

cuando se encuentra abierto y es ‘0’ cuando el interruptor se encuentre activado.

LEDs

La tarjeta de desarrollo UP2 contiene 16 LEDs conectados en serie a resistencias de

pull-up de 330 ohmios. El funcionamiento de estos diodos es bajo-activo, es decir,

un LED es iluminado cuando un 0 lógico es generado de la salida. La secuencia de

LEDs se muestra en la siguiente figura:

Figura 5. Digrama de ordenamiento de diodos emisores de luz, tarjeta de desarrollo

Altera UP2.

MAX_Digit Display

MAX_Digit son dos displays de siete segmentos conectados internamente a la tarjeta

de desarrollo. Cada segmento LED es activado utilizando un valor lógico 0 en el

puerto de entrada/salida correspondiente al segmento requerido. Los puertos para

activar los segmentos del display se muestran en la tabla 1.



Figura 6. Display 7 segmentos

Tabla 1. Puertos utilizados para display 7 segmentos.

Dispositivo

EPF10K70

El dispositivo EPF10K70 basada en tecnología SRAM, contiene 3744 elementos lógicos

y 9 arreglos de bloques embebidos. Cada elemento lógico consiste en arquitecturas

de 4 entradas (LUT), un flip flop programable y señales dedicadas para acarreo y

funciones en cascada. Además cada arreglo de bloques, provee 2048 bits de

memoria que se pueden utilizar para diseñar ROM, RAM. También se pueden

implementar funciones lógicas, entre los cuales se mencionan, multiplicadores,

microcontroladores, máquinas de estado y funciones para procesamiento digital de

señales.

FLEX_PB1 y FLEX_PB2 Push Buttons

Son dos pulsadores activos en bajo conectados a dos puertos de propósito general en

el dispositivo 10K. FLEX_PB1 se conecta al pin 28 y FLEX_PB2 al pin 29.

FLEX_SW1

Contiene 8 interruptores que generan señales lógicas de entrada a 8 puertos de

entrada/salida de propósito general. Funcionan con lógica bajoactiva, es decir, se

genera una entrada con valor de 1 cuando el interruptor se encuentre abierto,

mientras que se generará un valor lógico 0 cuando el switch esté cerrado. La tabla

se asignación de pines se muestra a continuación:



Tabla 2. Asignación de puertos FLEX10K.

FLEX_Digit Display

Consta de dos display de 7 segmentos conectados directamente al dispositivo. Cada

segmento LED del display es activado cuando se presenta un valor lógico bajo a su

correspondiente puerto de entrada/salida. Los pines para el funcionamiento del

display se muestran en la siguiente tabla:

Tabla 3. Asignación de puertos Display FLEX 10K.

Interfaz VGA

Información acerca del color ,indexación de filas y columnas de la pantalla es

envidada desde el dispositivo FLEX10K al monitor a través de 5 señales. Tres señales

VGA rojo, azul y verde, mientras que las demás señales se refieren a la

sincronización horizontal y vertical. Manipulando estas señales permiten a las

imágenes ser escritas en la pantalla del monitor. Los puertos correspondientes a las

señales mencionadas anteriormente se muestran en la siguiente tabla:

Tabla 4. Asignaciones de puertos interfaz VGA FLEX10K

Puerto de salida PS2

Esta interfaz, corresponde a un conector de tipo DIN que permite a la tarjeta recibir

información a través de un mouse o un teclado con conexión PS2. La tarjeta provee

tensión de alimentación y tierra al mouse o teclado adjunto. La siguiente tabla lista



las señales para realizar la interfaz y los puertos de conexión hacia la tarjeta.

Tabla 5. Asignación de puertos interfaz PS2 FLEX10K

Figura 7. Diagrama de bloques Tarjeta de desarrollo UP2.

2. Tarjeta de desarrollo Xilinx Spartan 3 starter kit.

La plataforma de desarrollo Spartan 3, fue desarrollada para satisfacer las

necesidades de enseñanza de sistemas digitales, a un bajo costo. La tarjeta de

desarrollo incluye las siguientes características:

Software de programación en VHDL.

FPGA modelo Xilinx Spartan 3 XC3S400.

adaptador para el puerto paralelo.

Oscilador

La Spartan 3 starter kit contiene un reloj de 50 MHz de la serie Epson SG-8002JF, además tiene un socket para la instalación de un reloj adicional.

Tabla 6. Asignación de pines para reloj.

Dispositivo

XC3S400

Pulsadores

La Spartan 3 starter Kit contiene 4 switches pulsadores. Estos switches están

nombrados desde BTN3 hasta BTN0, y se encuentran asociados a los pin de la FPGA,



de la siguiente manera:

Tabla 7. Asignación de pines para los pulsadores.

Cuando los switches se encuentran presionados esto nos indica un 1 lógico, y cuando

no es un 0 lógico.

Switches

La Spartan 3 starter kit, contiene 8 slide switches activados en bajo. Estos switches

están nombrados desde SW7 hasta SW0. Cuando los switches se encuentran arriba o

en posición de encendido, esto indica que hay un 1 lógico, y cuando se encuentran

abajo un 0 lógico. Los switches se encuentran conectados a los pines de la siguiente

manera:

Tabla 8. Asignación de pines para los interruptores.

Cada switch tiene un resistor de 4,7kΩ que brinda una protección nominal de

entrada.

LEDs

La Spartan 3 starter kit contiene 8 LEDs individuales, nombrados de LD7 hasta LD0.

El cátodo de cada led se encuentra conectado a tierra mediante una resistencia de

270Ω, indicándonos que cada led se enciende con un 1 lógico. Cada led s encuentra

asociado a cada pin de la siguiente manera:

Tabla 8. Asignación de pines LED.

LED Display 7 Segmentos de cuatro dígitos

La Spartan 3- Starter kit board posee cuatro dígitos de 7 segmentos controlados

por los pines I/O, como se muestra en la figura.



Figura 8. Display 7 segmentos

Estos se encuentran multiplexados con la finalidad de ahorrar pines en la tarjeta.

Para habilitar cada uno de estos segmentos se debe colocar un bajo en el pin de

habilitación. Además cada segmento cuenta con un pin en especifico, estos se

muestran en la siguiente tabla:

Tabla 9. Asignación de pines display 7 segmentos.

Los pines de control de cada uno de los 7 segmentos son los siguientes:

Tabla 10. Puertos de habilitación de los 7 segmentos.

Como se menciono anteriormente los 7 segmentos se encuentran multiplexados,

para poder hacer uso de estos, es necesario una señal de control que permite hacer

cambios rápidos entre los displays, de tal manera que el ojo humano no perciba los

cambios. Esto se ve claramente en el siguiente diagrama de tiempos:

Figura 9. Diagrama de tiempos de habilitación de los 7 segmentos.

PS/2

La Spartan-3, incluye un puerto PS/2 en el cual se puede conectar o un teclado o

un mouse, en la tabla se muestra las señales correspondientes a cada pin en la

tarjeta.

Figura 10. PS/2 conector DIN.



Tabla 11. Conexiones PS/2 en la Spartan-3 FPGA.

El PS/2 bus incluye un reloj y datos. Tanto el ratón y el teclado de la unidad en el

autobús con cadencia de las señales idénticas y tanto el uso de 11 bit de palabras

que incluyen un inicio, parada y bit de paridad impar. Sin embargo, los paquetes de

datos son organizados de manera diferente para un ratón y el teclado. Además, la

interfaz de teclado permite la transferencia bidireccional de datos para el

dispositivo host puede iluminar los LEDs en el estado teclado.

Interfaz VGA

La Spartan 3 starter kit contiene un puerto de salida VGA, con un conector DB15.

Figura 11. Asignación de pines puerto VGA.

La salida VGA se controla mediante 5 señales: rojo (R), verde (G), azul (B),

sincronización horizontal (HS) y sincronización vertical (VS), como se muestra en la

figura anterior.

En la siguiente figura se puede observar la conexión de las señales con sus

correspondientes pines de la FPGA:

Tabla 12. Asignación de pines puerto VGA.

Mediante las tres señales de colores (R,G,B) se pueden obtener 8 colores de la



siguiente manera:

Tabla 13. Combinación de colores.

3. Tarjeta de desarrollo Altera Excalibur.

El kit de desarrollo Excalibur de la empresa Altera, el cual contiene el procesador

Nios utilizando un soft-core embebido, que maneja todas las herramientas

necesarias que los ingenieros de hardware y software necesitan en el diseño de

dispostivos lógicos programables (PLD).

El sistema Nios es un núcleo de procesamiento completamente integrado de tipo

soft-core desarrollado para explotar las características de la arquitectura PLD. Sus

principales características se enumeran a continuación:

Núcleo de

procesamiento

embebido Nios

Set de instrucciones de 16 bits.

Tamaño de palabra de 16 o 32 bits.

Una instrucción por ciclo de reloj.

Hasta 5 millones de instrucciones por segundo (MIPS).

Registros de acceso para periféricos.

Distancias de desplazamientos desde 8 hasta 32 bits.

Nios

microperiféricos

Universal asynchronous receiver/transmiter (UART).

Puerto paralelo de entrada y salida.

Timer.

Interfaces de memoria para SRAM y Flash.

Dispositivo EP20K200E

El kit de desarrollo Excalibur incluye una tarjeta de desarrollo para trabajar como plataforma de hardware para diseño de dispositivos lógicos. Sus características se enumeran a continuación:

Memoria Flash de 8Mbits.

SRAM 256Kbytes.

Puerto de comunicación RS-232.

Puerto de programación JTAG.

Conector PMC de 32-bit host.

Dos segmentos de 7 LEDs.

1 DIP switch de 8 interruptores.

4 interruptores. El núcleo de procesamiento Nios y el monitor de puerto serial son pre-cargados en la memoria flash e inician una vez se enciende la tarjeta de desarrollo.



Diseño SOPC El kit de desarrollo Excalibur incluye un sistema de referencia de tipo SOPC (Single System On a Programable Chip), que contiene a un núcleo de procesamiento, periféricos, entre otros. El diseño puede ser pre-cargado a la tarjeta a través de la memoria Flash e inicia al inicializar la tarjeta. También viene incluido como un proyecto en el software Quartus que puede ser modificado por el usuario. Entre los periféricos incluidos en el diseño encontramos:

UART.

Timer.

Interfaz de memoria externa (SRAM, Flash).

Interfaz de memoria interna (ESB).

Puerto I/O paralelo. El procesador Nios se comunica con los dispositivos periféricos a través del módulo de periféricos (PBM), el cual consta de los siguientes dipositivos:

Decodificador de direcciones, el cual traza las direcciones para cada periférico y genera las señales de chip select.

Multiplexor de entrada de datos, que provee la conexión entre cada periférico y el procesador. Proporciona señales de sólo lectura, lectura/escritura, y sólo escritura para cada periférico.

Generador de estados de espera.

Reasignación de tamaño del bus, para generar una interfaz entre periféricos de 8, 16 y 32 bits.

Figura 12. Tarjeta de desarrollo Excalibur.

revisión tarjetas de desarrollo

Documents