Para  simular  el  sumador  de  4  bits  es  necesario  considerar  que  la  ejecución  no  debe  incluir 

procesos (process), toda vez que se trata de un diseño concurrente debido al uso de las ecuaciones 

booleanas en el modelo estructural. El código queda finalmente así: 

library IEEE; use IEEE.STD_LOGIC_1164.ALL;  entity my_adder is PORT( Cin, a3, a2, a1, a0, b3, b2, b1, b0: in STD_LOGIC; Cout, s3, s2, s1, s0: out STD_LOGIC ); end my_adder;  architecture Behavioral of my_adder is signal c0, c1, c2: STD_LOGIC; begin   s0 <= a0 xor b0 xor Cin;   c0 <= (a0 and b0) or (a0 and Cin) or (b0 and Cin);   s1 <= a1 xor b1 xor c0;   c1 <= (a1 and b1) or (a1 and c0) or (b1 and c0);   s2 <= a2 xor b2 xor c1;   c2 <= (a2 and b2) or (a2 and c1) or (b2 and c1);   s3 <= a3 xor b3 xor c2;   Cout <= (a3 and b3) or (a3 and c2) or (b3 and c2); end Behavioral; 

 Nótese que a diferencia del código original, disponible en la página web del curso, esta solución no incluye el citado proceso, por lo que obliga la construcción de un circuito lógico por cada línea en la arquitectura, proveyendo un paralelismo en el sumador.  

  El símbolo GND se obtiene en la categoría GENERAL en la captura esquemática.  En  la simulación es posible conformar buses virtuales para agrupar señales  (con el mismo botón derecho del mouse), puedes utilizar también el orden reverso en  los bits y cambiar el radix para que se trabaje con números decimales sin signo.  jcrls. 2013.