multivibradores ii

7/26/2019 Multivibradores II

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Figura 2.- El circuito bsico de un flip-flop

Dependiendo del tipo de dichas entradas losbiestables se dividen en:

Asncronos: slo tienen entradas de control. Elms empleado es el biestable RS.Sncronos: adems de las entradas de control

posee una entrada de sincronismo o de reloj. Silas entradas de control dependen de la desincronismo se denominan sncronas y en casocontrario asncronas. Por lo general, lasentradas de control asncronas prevalecensobre las sncronas.La entrada de sincronismo puede ser activada

por nivel (alto o bajo) o por flanco (de subida ode bajada). Dentro de los biestables sncronos

activados por nivel estn los tipos RS y D, ydentro de los activos por flancos los tipos JK,T y D.

Biestable RS

Cronograma del biestable RS dispositivo dealmacenamiento temporal de dos estados (altoy bajo), cuyas entradas principales, R y S, a lasque debe el nombre, permiten al ser activadas:

R: el borrado (reset en ingls), puesta a 0

nivel bajo de la salida.S: el grabado (set en ingls), puesta a 1 nivelalto de la salidaSi no se activa ninguna de las entradas, el

biestable permanece en el estado que poseatras la ltima operacin de borrado o grabado.En ningn caso deberan activarse ambasentradas a la vez, ya que esto provoca que lassalidas directa (Q) y negada (Q') queden con elmismo valor: a bajo, si la bscula estconstruida con puertas NO-O (NOR), o a alto,si con puertas NO-Y (NAND). El problema deque ambas salidas queden al mismo estado esten que al desactivar ambas entradas no se

podr determinar el estado en el que quedarala salida. Por eso, en las tablas de verdad, laactivacin de ambas entradas se contemplacomo caso no deseado (N. D).

Figura 3.- Cronograma del biestable RS

Biestable RS asncrono

Slo posee las entradas R y S. Se componeinternamente de dos puertas lgicas NO-Y(NAND) o NO-O (NOR), segn se muestra enla siguiente figura:

Figura 4.- a) Biestables RS con puertas, c) NO-O,NO-Y, b) y d) y smbolos normalizados respectivos.

Su tabla de verdad es la siguiente (Q representael estado actual de la salida y q el estadoanterior a la ltima activacin):

Tabla de verdad biestable RS

R S Q (NO-O) Q' (NO-Y)

0 0 q N. D.

0 1 1 0

1 0 0 1

1 1 N. D. q

N. D.= Estado no determinadoTabla I.- Biestable RS asncrono


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Biestable RS sncronoCircuito Biestable RS sncrono a) y

esquema normalizado b).Adems de lasentradas R y S, posee una entrada C desincronismo cuya misin es la de permitir o no

el cambio de estado del biestable. En lasiguiente figura se muestra un ejemplo de un

biestable sncrono a partir de una asncrona,junto con su esquema normalizado:

Figura 5.- a) Circuito Biestable RS sncrono y b)esquema normalizado

Su tabla de verdad es la siguiente:

C R S Q (NO-O)

0 X X q

1 0 0 q

1 0 1 1

1 1 0 0

1 1 1 N. D.

X=no importa

Tabla II.- Biestable RS sncrono

Biestable D

Dispositivo de almacenamiento temporalde dos estados (alto y bajo), cuya salidaadquiere el valor de la entrada D cuando seactiva la entrada de sincronismo, C. Enfuncin del modo de activacin de dichaentrada de sincronismo, existen dos tiposde biestables D:

Activo por nivel (alto o bajo), tambindenominado registro o cerrojo (latchen ingls).

Activo por flanco (de subida o debajada).

Figura 6.- Smbolos normalizados: Biestables D a)activo por nivel alto y b) activo por flanco de

subida.

La ecuacin caracterstica del biestable D quedescribe su comportamiento es:

(1)

Y su tabla de verdad:

D Q Qsiguiente

0 X 0

1 X 1

X=no importa

Tabla IV.- Biestable D

Esta bscula puede verse como una primitiva

lnea de retardo o una retencin de orden cero(zero order hold en ingls), ya que los datosque se introducen, se obtienen en la salida unciclo de reloj despus. Esta caracterstica esaprovechada para sintetizar funciones de

procesamiento digital de seales (DSP eningls) mediante la transformada en z.

Biestable T

Figura 7.- Smbolo normalizado: Biestable T activopor flanco de subida.

Dispositivo de almacenamiento temporal dedos estados (alto y bajo). El biestable T cambiade estado ("toggle" en ingls) cada vez que laentrada de sincronismo o de reloj se dispara. Sila entrada T est a nivel bajo, el biestable


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retiene el nivel previo. Puede obtenerse al unirlas entradas de control de un biestable JK,unin que se corresponde a la entrada T.

La ecuacin caracterstica del biestable T quedescribe su comportamiento es:

(2)

Y la tabla de verdad:

T Q Qsiguiente

0 0 0

0 1 1

1 0 1

1 1 0

Tabla V.- De la ecuacin caracterstica delbiestable T

Biestable JK

Dispositivo de almacenamiento temporal dedos estados (alto y bajo), cuyas entradas

principales, J y K, a las que debe el nombre,permiten al ser activadas:

J: El grabado (seten ingls), puesta a 1 nivel alto de la salida.

K: El borrado (reseten ingls), puestaa 0 nivel bajo de la salida.

Si no se activa ninguna de las entradas, elbiestable permanece en el estado que poseatras la ltima operacin de borrado o grabado.A diferencia del biestable RS, en el caso deactivarse ambas entradas a la vez, la salidaadquirir el estado contrario al que tena.

Figura 8.- Cronograma de la bscula JK

La ecuacin caracterstica del biestable JK quedescribe su comportamiento es:

(3)

Y su tabla de verdad es:

J K Q Qsiguiente

0 0 0 0

0 0 1 1

0 1 X 0

1 0 X 1

1 1 0 1

1 1 1 0

X=no importa

Tabla VI.- De la ecuacin caracterstica delbiestable JK

Una forma ms compacta de la tabla de verdades (Qrepresenta el estado siguiente de la salidaen el prximo flanco de reloj y q el estadoactual):

J K Q

0 0 q

0 1 0

1 0 1

1 1

Tabla VII.- estado siguiente de la salida en elprximo flanco de reloj

Biestable JK activo por flanco

Figura 9.- Smbolos normalizados: Biestables JKactivo a) por flanco de subida y b) por flanco de

bajada

Junto con las entradas J y K existe una entradaC de sincronismo o de reloj cuya misin es la


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de permitir el cambio de estado del biestablecuando se produce un flanco de subida o de

bajada, segn sea su diseo. Su denominacinen ingls esJ-K Flip-Flop Edge-Triggered. Deacuerdo con la tabla de verdad, cuando lasentradas J y K estn a nivel lgico 1, a cadaflanco activo en la entrada de reloj, la salidadel biestable cambia de estado. A este modo defuncionamiento se le denomina modo de

basculacin (toggleen ingls).

Biestable JK Maestro-Esclavo

Figura 10.- Smbolos normalizados: Biestable JKMaestro-Esclavo a) activo por nivel alto y b) activo

por nivel bajo

Aunque an puede encontrarse en algunosequipos, este tipo de biestable, denominado eninglsJ-K Flip-Flop Master-Slave, ha quedadoobsoleto ya que ha sido reemplazado por eltipo anterior.

Su funcionamiento es similar al JK activo porflanco: en el nivel alto (o bajo) se toman losvalores de las entradas J y K y en el flanco de

bajada (o de subida) se refleja en la salida.

Otra forma de expresar la tabla de verdad delbiestable JK es mediante la denominada tabla

de excitacin:

q Q J K

0 0 0 X0 1 1 X1 0 X 11 1 X 0

Tabla VIII.- Biestable JK

Siendo q el estado presente y Q el estadosiguiente. [4]

Discriminador ventana de amplitud

Comparadores de nivelLa parte central de un discriminador deventana la constituyen los comparadoresde nivel por lo que es importante saber lamanera cmo funcionan estos.Un comparador analiza una seal devoltaje en una entrada respecto a unvoltaje de referencia en la otra entrada. Elamplificador operacional de propsitogeneral se utiliza como sustituto de los CIdiseados especficamente paraaplicaciones de comparacin.Desafortunadamente, el voltaje de salidadel amplificador operacional no cambiacon mucha velocidad. Adems su salida

cambia, entre los limites fijados por losvoltajes de saturacin, +Vsat y Vsat,alrededor de 13 V. Por tanto, su salidano puede alimentar dispositivos, como losCI de lgica digital TTL, que requierenniveles de voltaje entre 0 y +5 V. Estasdesventajas se eliminan con un circuitointegrado diseado especficamente paraactuar como comparador. Un dispositivode este tipo es el comparador 311.Tanto el amplificador operacional de

propsito general como el comparador no

operan con propiedad si hay ruido encualquier entrada. Para resolver esteproblema, se utiliza la retroalimentacinpositiva. Obsrvese que laretroalimentacin positiva no elimina elruido; pero, hace que el amplificadoroperacional responda menos a l.

En la figura 11 se muestra el diagrama abloques del discriminador de ventana que seconstruyo para la deteccin de espigas(potencial de accin). El discriminador de

ventana se divide en 10 bloques que son:

1. Acondicionamiento de la seal.2. Amplificacin o derivacin de la seal.3. Control de niveles de referencia (alto y

bajo).4. Visualizador de niveles5. Comparador A (alto).6. Comparador B (bajo).7. Lgica digital (generador de pulsos

arriba y adentro).

8.

Reloj del multiplexor.9.

Multiplexor.10.Buffer.


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Todos estos alimentados por una fuente devoltaje regulada de 5V. [5]

Figura 11.- Diagrama a bloques del discriminadorde ventana (discriminador de amplitud de dosniveles) para la deteccin de los potenciales de

accin en la actividad elctrica neuronal.

II. RESULTADOS

Figura 12.- Circuito astable

Al implementar el circuito de la figura 12se pudo ver que es simtrico el sistema sise parte por la mitad, en caso si se quisierahacer un anlisis, sera un poco ms simpleya que solo sera cuestin de partirlo por la

mitad y analizarlo.

Figura 13.- Entrada VTversus salida Vo a 100KHz

En la figura 13 podemos ver como varia lasalida con respecto a la entrada, y podemosdecir que la frecuencia influye en esto, yaque las pendientes que posee la salida

pertenece a los condensadores que nologran cargar rpido debido a la velocidadde la frecuencia y que tambin lafrecuencia de salida es la mitad que el de laentrada.

Figura 14.- Entrada VTversus salida VCT2 a100KHz

En la figura 14 podemos ver como es elproceso de carga del condensador, ytambin como su curva es afectada, esto

puede deberse a los diodos que tiene elcircuito.


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Figura 15.- Entrada VTversus salida Vo a 1KHz

Como en la figura 15 la frecuencia deentrada es 10 veces menor que el de lafigura 12, podemos ver que el proceso decarga del condensador hace que ya no sevea nada debido a que la frecuencia eslenta comparada con la otra, pero todavase mantiene que la frecuencia sigue siendola mitad que el de la entrada.

Figura 16.- Entrada VTversus salida VCT2 a 1KHz

En la figura 16 podemos ver que elcondensador carga de una manera extraa,

parece mas una onda cuadrada, casi no senota debido a la lentitud de la frecuencia

pero se puede ver una ligera curva en laparte de bajada de la seal y que tambinexisten unos picos en las partes centralesde los dos estados de la seal, pero aun semantiene la frecuencia del sistema.

III. CONCLUSIONES

El circuito multivibrador biestable(estable en dos sentidos), se puede

hacer pasar de uno a otro estado deservicio, por medio de impulsos deentrada. Se necesitan dos impulsosde entrada, para poder invertir elcircuito una vez en cada sentido.

La relacin de frecuencia que existeen un multivibrador biestable entrela salida y la entrada es de , esdecir, la frecuencia de la seal de

salida es la mitad de la de la sealde entrada.

La forma de onda de la salidadepende de la frecuencia, ya queesta afecta tambin la carga ydescarga del condensador, a menorfrecuencia la onda de salida esigual a la de la entrada pero con lamitad de la frecuencia inicial.

El circuito multivibrador biestableest implementado en esteexperimento a base decomponentes discretos, perotambin existen multivibradores

biestables implementados en formade circuitos integrados, conocidoscomo flip-flops.

Este tipo de multivibradoresbiestables se utiliza en losmicroordenadores y en muchosesquemas puede sustituirse laaccin de los diodos por laintroduccin de diodos Zener.

Este circuito se emplea como etapa

reductora, en circuitos contadoreselectrnicos.


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IV. REFERENCIAS

Libros:

- [2] Wolfgang Mller: Electrotecnia de

potencia. Editoral:Reverte, pp 263- [3] Eduardo Santamara: Electrnica

digital y microprocesadores. Editorial:ilustrada - Volumen 4 pp 109-110

Enlaces:

- [1] y [4] Wikipedia [sede web] *.EE.UU:Wikimedia Foundation, Inc. [actualizado24 de setiembre 2009; acceso 2 de octubre

del 2009]. Biestable [aproximadamente 7pantallas]. Disponible en:http://es.wikipedia.org/wiki/Biestable

- [5] Benemerita Universidad Autnoma dePuebla [Sede web] * Mxico:Enrique SotoEguibar; Febrero del 2001 [acceso 4 deoctubre 2009]. Discriminador de ventana[aproximadamente 20 pantallas].Disponibleen: http://www.fisio.buap.mx/online/Tesis/tesisam/-samtesis.htm

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