memoria y pld

7/24/2019 Memoria y PLD

1/10

Dpto. de Sistemas Electrnicos y de Control

VI -0

Tema VI: Memorias y Dispositivos de Lgica Programable (PLDs)

Objetivos:

1.- Conocer la funcin, caractersticas bsicas y tipos de memorias.

2.- Conocer la funcin, caractersticas principales y aplicaciones

de las memorias semiconductoras en los sistemas digitales.3.- Reconocer los diferentes tipos de memorias semiconductoras

4.- Comprender las organizacin interna y los diagramas de tiempos

de lectura y escritura de una memoria semiconductora.

5.- Entender la informacin que proporciona el fabricante de

memorias semiconductoras en los catlogos

6.- Adquirir destreza en la realizacin del mapa de memoria de un

sistema digital.

7.- Conocer los tipos, caractersticas principales y aplicaciones de

los dispositivos lgicos programables.

Bibliografa:

Fundamentos de los Sistemas Digitales, T. Floyd. Prentice Hall.

Circuitos Electrnicos Digitales, M. Mazo y otros. Univ. Alcal.

Sistemas Digitales, A. Garca Guerra. E.T.S.I.T. U.P.M.

Indice:0.- Introduccin

1.- Memorias

1.1.- Introduccin

1.2.- Memorias semiconductoras

1.3.- Parmetros temporales

1.4.- Expansin de memorias

1.5.- Mapa de memoria

2.- Dispositivos de Lgica Programable

2.1.- Introduccin 2.2.- Arquitectura de los PLDs

2.3.- Clasificacin


VI -1

MEMORIAS

MAGNTICAS PTICAS SEMICONDUCTORAS

Discos Cintas

Acceso secuencial Acceso aleatorio

Registros de

desplazamiento

Disp. acoplados

por carga (CCD)

LIFO

FIFO

De lectura

y escritura

De slo

lectura

SRAM FLASHDRAM ROM PROM EPROM EEPROM

-VRAM-EDORAM-...

-Dual-Port-Serie-...

Clasificacin de memorias


2/10


VI -2

Memoria en un sistema digital basado en microprocesador

C.P.U.

BUS DE DIRECCIONES (unidireccional)

BUS DE DATOS (bidireccional)

BUS DE CONTROL

Memoria de Memoria de

datos programa

Dispositivos

de E/SConexin a

circuitos

exteriores


VI -3

Caractersticas de las memorias semiconductoras de acceso aleatorio

Capacidad y organizacin

Tiempo de acceso

Consumo

Volatilidad

SRAM, DRAM: voltiles

ROM, PROM, EPROM, EEPROM, FLASH: no voltiles

Escritura / reprogramacin

SRAM, DRAM, FLASH: reescritura

ROM: programada en fbrica

PROM: programacin una nica vez

EPROM: programacin varias veces fuera delequipo final (mediante luz UV)

EEPROM: programacin en el equipo final

Coste

N palabras x bits/palabra

Densidad


3/10

Dpto.deSistemasElectr

nicosydeControl

VI-4

Celdasbsic

asdelasmemoriassem

iconductoras

SRAM

DRAM

ROM

PROM

D

Q

WE

Seleccin

Habilitacin

Lneadepalabra

entrada(escritura)

Lneadedatosde

salida(lectura)

Lnead

edatosde

Lneadepalabra

Lneadedatos

Ln

eadepalabra

Lneadedatos

Lneade

datos

(1almacenado)

(0almace

nado)

Lneadepalabra

Lneadedato

sLneadedatos

(1programado)(0programado)

fusible

equiv

alea:

TecnologaMOS:

TecnologaTTL:

Vcc+

VDD

Dpto.deSistemasElectrnicosydeControl

VI-5

Organizacin

ycapacidaddeunam

emoria

Busdedirecciones

Busdedatos

Busdecontrol

MEMORIA

(nlneas)

(mlneas)

Ndepalabras:2n

Organizacin:2nxmbits

Bits/palabra:m

Ejemplo:memoriacon12terminalesdedireccionesy

8dedatos

Organizacin:212x8=21022x8=4kx8bits

Capacidad:32kbits=32768bits


4/10


nicosydeControl

VI-6

Diagrama

funcionaldeunamem

oriaSRAM

Decod.

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

ControlE/S

D0

D1

D2

D3

4.096bits

CS

WE

OE

1Kx4

MATRIZDECELDAS

Din

Dout

Nombre

Desc

ripcin

A0-A9

(AddressInputs)Entradasdedireccin

D0-D3

(DataInput/Output)Entradas/Salidasdedatos

CS

(ChipSelect)Entradade

seleccindelchip

WE

(WriteEnable)Entradad

ehabilitacindeescritura

OE

(OutputEnable)Entrada

dehabilitacindesalida

Modo

CS

WE

OE

BusDatos

Inactivo

1

X

X

HighZ

Lectura

0

1

0

Dout

Lectura

0

1

1

HighZ

Escritura

0

0

X

Din

Descripcinde

pines

Modosde

funcionamiento

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

CS

WE

D1

D2

D3

D0

OE


VI-7

Representacindelneasybus

es

Representacindelneas

Representacindebuses

Nivellgicoalto

Nivellgicobajo

Datoirrelevante

odesconocido

0F

37

A2

Datosirrelevantes

odesconocidos

Lneasdelbusenestado

dealtaimpedancia

Datosconocidos


5/10


nicosydeControl

VI-8

Ciclodelectura

Entradade

direcciones

Direccinvlida

Salidade

datos

Dato

previo

v

lido

Datovlido

Ciclodelectura1:R/W=1;CE=0

tRC

tAA

Entradade

direcciones

Direccinvlida

Salidade

datos

Datovlido

Ciclodelectura2:R/W=1

tRC

tAC

EntradaCE

tAA

NOTA:SilamemoriadispusieradeunterminaldeentradaOEhabraqueteneren

cuentaunterce

rcronograma.


VI-9

Ciclodeescritura

Entradade

direcciones

Direccinvlida

Ciclodeescritura1:controladoporR/W

tWC

tD

H

EntradaCE

EntradaR/W

Entradade

datos

Datovlido

tWP

tDS

Entradade

direcciones

Direccinvlida

Ciclodeescritura2:controladoporCE

tWC

tDH

EntradaCE

EntradaR/W

Entradade

datos

Datovlido

tCW

tDS


6/10


nicosydeControl

VI-10

Parmetrostemporalesdelamemo

riaPCD5114

(1Kx4bitSRAM)

parameter

symbolmin.typ.max

unit

Readcycle

Readcycletime

tRC

200

-

-

ns

Addressaccesstime

tAA

-

-

200

ns

Chipselectaccesstime

tAC

-

-

200

ns

Outputholdfromadd

resschange

tOHA

20

-

-

ns

Outputholdfromchipselect

tOHC

20

-

-

ns

Outputtolowimpedancefromchip

selectionatCL=5pF

tCLZ

20

-

-

ns

Outputtohighimped

ancefromchip

deselectionatCL=5

pF

tCHZ

-

-

80

ns

Writecycle

Writecycletime

tWC

200

-

-

ns

Chipselectiontoend

ofwrite

tCW

120

-

-

ns

Addressset-uptime

tAS

0

-

-

ns

Writepulseduration

tWP

140

-

-

ns

Writerecoverytime

tWR

0

-

-

ns

Dataset-uptime

tDS

80

-

-

ns

Dataholdtime

tDH

0

-

-

ns

Outputtohighimped

ancefromwrite

enabledatCL=5pF

tWZ

-

-

60

ns

Outputactivefromendofwrite

atCL=5pF

tRZ

20

-

-

ns

A.C.CHARACTERISTICS

VDD=5V0.5V;V

S

S=0V;T

amb=-25to+70C


VI-11

Ampl.delalong

ituddepalabradeuna

memoria

2chipsPCD5114(1kx4)

Memoria1kx8

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

IO1

IO2

IO3

CS

WE

IO0

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

CS

WE

PCD5114

D0

Busd

eDatos

R/W

PCD5114

CS

A0B

usdeDirecciones

IO1

IO2

IO3

IO0

D7

A9


7/10


nicosydeControl

VI-12

Ampl.deln

merodepalabrasdeunamemoria

2chipsPC

D5114(1kx4)

Memo

ria2kx4

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

IO1

IO2

IO3

CS

WE

IO0

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

CS

WE

PCD5114

D0

BusdeDatos

R/W

PCD5114

CS

A0

BusdeDirecciones

IO1

IO2

IO3

IO0

D3

A10


VI-13

Ampl.delnmerodepalabrasydesu

longitud

8chipsPCD5114(1kx4)

Memoria4kx8

I/O0

I/O1

I/O2

I/O3

A-A

9

0A-A

9

0A-A

9

0A-A

9

0

Busded

atos

S0

S1

S2

S3

E1

E0

A11

A10

1Kx4

1Kx4

1Kx4

1Kx4

A9-A0

CS

WE

CS

WE

CS

WE

CS

WE

A-A

9

0A-A

9

0A-A

9

0A-A

9

0 1Kx4

1Kx4

1Kx4

1Kx4

CS

WE

CS

WE

CS

WE

CS

WE

DECOD.

R/W

CS

D0

D7

I/O0

I/O1

I/O2

I/O3

I/O0

I/O1

I/O2

I/O3

I/O0

I/O1

I/O2

I/O3

I/O0

I/O1

I/O2

I/O3

I/O0

I/O1

I/O2

I/O3

I/O0

I/O1

I/O2

I/O3

I/O0

I/O1

I/O2

I/O3

ENABLE


8/10


Dispositivos de Lgica Programable (PLDs)

Ventajas

reemplazan a varios componentes discretos- reduccin del n de CIs- reduccin de espacio, conexiones, consumo...- reduccin del coste- aumento de fiabilidad

tienen la posibilidad de ser reprogramados- eliminacin de errores de grabacin- gran flexibilidad

su diseo es sencillo- programacin a alto nivel (ecuaciones booleanas, tablas de verdad, diagramas de estados...)- posibilidad de simulacin

VI -14


VI-15

Dispositivosd

eLgicaProgramable

(PLDs)

Elementosnece

sariosparasuprogramacin:

ordenador

softwaredeprogramacin

program

adordePLDs


9/10


nicosydeControl

VI-16

DispositivosdeLgicaProgramable(PLDs)

EstructurageneraldeunPL

D

Funcinde

entrada

Funcinde

salida

Matriz

Matriz

AND

OR

ESTRUCTURABSICA

realimentacin

Entradas

Salidas

ClasificacindePLDs

PROM(ProgrammableReadOnlyMemory)

MatrizANDfija-M

atrizORprogramable

PAL(Programmable

ArrayLogic)

MatrizANDprogra

mable-MatrizORfija

FPLA(Field-ProgrammableLogicArray)oPLA

MatrizANDprogra

mable-MatrizORprogramable

GAL(GenericArray

Logic)

MatrizANDreprog

ramable-MatrizORfija-Lgicadesalidaprogramable

(combin

acional-secuencial)



VI -17

Arquitectura de una PROM Arquitectura de una PAL


10/10



VI -18

Arquitectura de una PLA Diagrama de bloques de una GAL

OLMC: Output Logic MacroCell

(macro-clula lgica de salida)

Puede programarse en modo

combinacional o secuencial



VI 19

Ejemplo de realizacin de funciones lgicas con PROM, PAL y PLA

Funciones: F1=A; F2=AB; F3=A+B; F4=AB+AB

PROM PAL PLA

memoria y pld

Documents