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Electrónica Digital1er Curso Ingeniería Técnica Industrial
(Electrónica Industrial)
Memorias de Semiconductor
José Luis Rosselló SanzGrupo de Tecnología Electrónica
Universitat de les Illes Balears
Índice
• Conceptos básicos• Memorias de aceso aleatorio (RAM)• Memorias de sólo lectura (ROM)• Memorias EPROM y EEPROM
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Introducción
• Memorias: Matrices de elementos que almacenandatos binarios
• Organizadas en bytes (grupos de 8 bits)• Elemento básico que almacena un bit se le llama
celda• Unidades de almacenamiento:
– Kbits 210 bits =1024 bits– Kbytes 210 bytes = 1024 bytes=8192 bits– Mbytes 220 bytes = 1048576 bytes
Diagrama de bloques
Memoria
Dec
odifi
cado
r
DatosDirecciones
Lectura Escritura
3
Memorias Semiconductoras
• Memorias RAM– Random-Acess Memory– Con capacidad de lectura y escritura– Volátiles (pierden la memoria al desconectarse)– Se tarda lo mismo en acceder cualquier posición
• ROM– Read-Only Memory– Sólo con capacidad de lectura– No volátiles (mantienen la memoria al desconectarse)
Familia de memorias RAM
• RAM estática (SRAM)– Asíncrona– De ráfaga síncrona
• RAM dinámica (DRAM)– Fast-Page Mode– EDO DRAM– BEDO DRAM– Síncrona (SDRAM)
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Celda SRAM
• Esquema de realimentación básico– No tiene ninguna entrada– Mantiene el estado (A=0 ó A=1) indefinidamente
A A
V(A)
V(A)
1
01
A
A
V(A)
V(A)
1
01
5
V(A)
V(A)
1
01
V(A)
V(A)
1
01
V(A)
V(A)
1
01
V(A)
V(A)
1
01Voltaje Inicial
A A
Voltaje final
VoltajeInicial
VoltajeFinal
6
V(A)
V(A)
1
01
Estado estable (A=0)
Estado estable (A=1)
Estado metaestable
Celda RAM estática (SRAM)
Selección de bit (BS)
Datos Datos
7
Celda RAM estática (SRAM)
Datos Datos
AA
AA
0
CORTE CORTE
1
CONDUCCIÓN CONDUCCIÓN
=A=A
Celda RAM estática (SRAM)
Datos Datos
CeldaSRAM
DatosDatos
Selección de datos
8
Buffers de entrada/salida de datos y control
Fila 0
Fila 1
Fila 2
Fila n
E/S DatosBit 0
E/S DatosBit 1
E/S DatosBit 2
E/S DatosBit 3
SRAM 32k×8A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14
E/S1
E/S2
E/S3
E/S4
E/S5
E/S6
E/S7
E/S8
CS
W
R
OE
RAM 32k×8
CS
WE
OE
DIR
ECC
ION
ES215
=32
768
posi
cion
es
ENTR
AD
AS/
SALI
DA
S8
bits
de
pala
bra
CONTROL ESCRITURA/LECTURA
9
SRAM 32k×8
Matriz de memoria256×128×8 bits
256
Fila
s
128 Columnas8 B
its
SRAM 32k×8
256×128×8 bits
256
Fila
s
128 Columnas8 B
its
CELDACELDA
CELDACELDA
CELDACELDA
CELDACELDA
10
Dec
odif
icad
or F
ilas
Decodificador Columnas
Control de datos de entrada
Columnas E/S
Matriz de memoria256×128×8 bits
CSWR
OE
E/S1
E/S8
Líne
as d
e di
recc
ión
Líneas de dirección
8 Buffers de entrada
8 Buffers de salida
Datos de salida
11
Proceso de lectura
Dirección válida
Datos válidos
tRC
tAQ
tEQ
tGQ
WE a nivel alto
CS
OE
S
12
Proceso de escritura
Dirección válida
Datos válidos
tWC
th(D)tWD
ts(A)
WE a nivel bajo
CS
WE
E
Memorias DRAM
• Las memorias SRAM almacenaban la informaciónen un biestable (6 transistores por celda)
• Las memorias DRAM almacenan la información enun condensador (1 transistor por celda)– Más pequeña– Menor coste– La carga del condensador se acaba perdiendo– Necesidad de circuitería de refresco
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Celda DRAM
Fila
Línea de bit
C
Celda DRAM
Fila
Línea de bit
C
R/W
DOUT
DIN
Refresco
Amplificador de salida
Buffer de entrada
14
Proceso de escritura
Fila
Línea de bit
C
R/W
DOUT
DIN
Refresco
BAJO
ALTO
BAJO
ALTO
ALTO
BAJO
BAJO
Proceso de lectura
Fila
Línea de bit
C
R/W
DOUT
DIN
Refresco
ALTO
ALTO
BAJO
ALTO
ALTO
15
Proceso de refresco
Fila
Línea de bit
C
R/W
DOUT
DIN
Refresco
ALTO
ALTO
ALTO
ALTO
ALTO
16
Memorias ROM
17
Memorias ROM
