diseÑo y verificaciÓn con la metodologÍa hiles de
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I
DISEÑO Y VERIFICACIÓN CON LA METODOLOGÍA HiLeS DE
CONTROLADORES BASADOS EN FPGA PARA LA
SEGMENTACIÓN DE POTENCIA EN ESTRUCTURAS
MODULARES DE CONVERTIDORES DC-DC
ALONSO GUTIÉRREZ GALEANO
Trabajo de grado presentado como requisito parcial para optar por
el titulo de Magister en Ingeniería Eléctrica
ASESOR: FERNANDO JIMÉNEZ Ph.D
UNIVERSIDAD DE LOS ANDES
MAESTRÍA EN INGENIERÍA ELÉCTRICA
DEPARTAMENTO DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA
BOGOTÁ, COLOMBIA
ENERO 2013
II
AGRADECIMIENTOS
El autor desea expresar sus agradecimientos a:
El doctor Fernando Jiménez por su asesoría y valiosos consejos.
La Ingeniera Mara Liliana Calderón por su apoyo incondicional.
Mis padres.
La facultad de Ciencias Básicas e Ingeniería de la Universidad de los Llanos.
El ingeniero Javier Castaño por su asesoría en VHDL.
El personal administrativo del laboratorio del departamento de Ingeniería
Eléctrica y Electrónica de la Universidad de los Andes.
III
CONTENIDO
INTRODUCCIÓN…………………………………………………………. 1
1. METODOLOGÍA HiLeS……………………………………………….. 3
1.1 Formalismo HiLeS.…………………………………………….. 3
1.2 HiLeS Designer……………………………………………....... 3
1.3 Metodología HiLeS-PL………………………………………… 4
1.4 HiLeS RCP…………………………………………………….. 5
2. CONVERTIDOR MODULAR………………………………………..... 6
2.1 Convertidor tipo Boost………………………………………….. 6
2.2 Convertidor modular……………………………………………. 10
2.3. Comportamiento del convertidor modular constituido por
convertidores con lazos de control independientes………………… 14
3. CONTROL SUPERVISORIO CON REDES DE PETRI………………. 18
3.1 Control supervisorio basado en redes de Petri………………..... 18
3.2 Análisis de la red de Petri………………………………………. 19
3.3 Simulación e Implementación de la red de Petri........................ 21
4. HiLeS-PL APLICADO AL DISEÑO DEL SISTEMA DE CONTROL
DEL CONVERTIDOR MODULAR……………………………..... 23
4.1. Requerimientos de los controladores………………………….. 23
4.2. Prototipo virtual……………………………………………….. 24
4.3 Validación y verificación de las reglas de transformación de
SysML a HiLeS…………………………………………………….. 25
4.4 Replanteamiento del diagrama de actividad………………….... 28
5. IMPLEMENTACIÓN DEL CONVERTIDOR MODULAR………….. 31
5.1 Esquemas eléctricos convertidor modular……………………… 31
IV
6. RESULTADOS EXPERIMENTALES………………………………… 35
6.1. Pruebas de eficiencia y regulación de voltaje………………..... 35
6.2 Desempeño del controlador digital…………………………….. 36
6.3 Acción de control supervisorio………………………………… 37
7. CONCLUSIONES……………………………………………………… 40
8. REFERENCIAS………………………………………………………… 41
ANEXO 1. DIAGRAMAS DE REQUERIMIENTOS…………………… 44
ANEXO 2. TUTORIAL DE HILES2 PARA LA GENERACIÓN
DE CÓDIGO VHDL-AMS A PARTIR DE DIAGRAMAS SysML ……. 51
V
LISTADO DE FIGURAS
Figura 1.1. HiLeS Designer………………………………………………… 4
Figura 1.2. Metodología HiLeS-PL………………………………………… 4
Figura 1.3. Línea de transformación HiLeS RCP………………………….. 5
Figura 2.1. Convertidor tipo Boost, considerando las perdidas asociadas
de sus componentes ............................……….……………… 6
Figura 2.2. Relación Vout/Vin considerando las pérdidas en el inductor y
los semiconductores…………………………………………... 8
Figura 2.3. Eficiencia considerando las pérdidas en el inductor y
los semiconductores…………………………………………... 8
Figura 2.4. Comparación entre los resultados teóricos y las simulaciones,
para el convertidor tipo Boost………………………………… 9
Figura 2.4 Estructuras modulares de convertidores DC-DC………………. 10
Figura 2.5. Estructura modular seleccionada para el diseño………………. 11
Figura 2.6. Relación Vout/Vin en función del ciclo útil para diversos
valores RL/Rn………………………………………………..... 13
Figura 2.7. Eficiencia en función del ciclo útil para diversos valores
RL/Rn ……………………………………………………….... 14
Figura 2.7. Lazos de control de voltaje y corriente………………………… 15
Figura 2.8. Comportamiento del convertidor modular con 10 convertidores
de 80W y carga de 1 KW…………………………………….. 15
Figura 2.9. Comportamiento del convertidor modular con convertidores
de 80W y carga de 1 KW…………………………………….. 16
Figura 2.10. Cambio en la carga y en el número de convertidores. ………. 16
Figura 3.1. Control supervisorio del convertidor modular basado en
redes Petri…………………………………………………...... 18
Figura 3.2. Grafo de marcados…………………………………………….. 19
Figura 3.3. Red de Petri del controlador supervisorio, diseñada en
HiLeS V0.98…………………………………………………. 21
Figura 3.4. Simulación del código VHDL generado por HiLeS V0.98…... 22
Figura 4.1. Diagrama de definición de bloques…………………………… 24
Figura 4.2. Diagrama de definición de bloques internos………………….. 24
VI
Figura 4.3. Diagrama de actividad ……………………………………….. 25
Figura 4.4. Transformación de SysML al formalismo HiLeS……………. 26
Figura 4.5. Simulación del prototipo virtual del controlador……………… 27
Figura 4.6. Red de Petri simplificada……………………………………… 27
Figura 4.7. Grafo de marcados de la red de Petri simplificada……………. 27
Figura 4.8. Resultados del análisis con TINA…………………………….. 28
Figura 4.9. Replanteamiento del diagrama de actividad………………….. 29
Figura 4.10. Transformación del diagrama de actividad modificado
a HiLeS………………………………………………………. 29
Figura 4.11. Análisis con TINA de la red de Petri del
controlador modificado………………………………………. 29
Figura 4.12. Simulación de los controladores implementados en la FPGA.. 30
Figura 5.1. Diagrama esquemático convertidor modular………................. 31
Figura 5.2. Driver convertidor Boost……………………………………… 32
Figura 5.3. Convertidor tipo Boost………………………………………… 32
Figura 5.4. Acondicionamiento de señal…………………………………... 32
Figura 5.5. Circuito conversor Analogo-digital……………………………. 33
Figura 5.6. Modulo de conexión de convertidores………………………… 33
Figura 5.7. Implementación del convertidor modular…………………….. 34
Figura 6.1. Eficiencia en función de ciclo útil para un convertidor Boost en
lazo abierto……………………………………………………. 35
Figura 6.2. Respuesta del controlador digital del convertidor tipo Boost…. 37
Figura 6.3. Respuesta del convertidor modular ante la conexión de una
carga de 130W y sin control supervisorio……………………. 37
Figura 6.4. Respuesta del convertidor modular ante la conexión de una
carga de 100W y con control supervisorio………………….. 38
Figura 6.5. Respuesta del convertidor modular ante un cambio en la carga
de 160W a 20W y con control supervisorio…………………. 38
LISTADO DE TABLAS
Tabla 2.1. Parámetros convertidor Boost………………………………….. 7
Tabla 4.1. Resumen de la síntesis del código generado del prototipo virtual. 30
Tabla 6.1. Pruebas de regulación de voltaje y eficiencia…………………… 36
1
INTRODUCCIÓN
En la actualidad, las aplicaciones de la electrónica de potencia han presentado
un crecimiento considerablemente, debido a aplicaciones como la generación
distribuida [1], el desarrollo de los vehículos eléctricos y nuevas tecnologías
de almacenamiento de energía, entre otros. La diversidad de aplicaciones ha
aumentado de manera considerable la complejidad de los sistemas de control
de los equipos electrónicos de potencia. El aumento en la complejidad de los
sistemas de control trae como consecuencia la necesidad de emplear
dispositivos de procesamiento más potentes para la implementación y
ejecución de los respectivos algoritmos de control.
En años recientes las aplicaciones de control en electrónica de potencia han
estado principalmente dominadas por el uso de los procesadores digitales de
señales (DSP) debido a las ventajas que esta tecnología ofrece. La
flexibilidad en el tiempo de diseño y la posibilidad para implementar
tratamientos muy complejos en tiempo real están entre las ventajas. Sin
embargo, existen ciertas limitaciones en la utilización de los DSPs en los
sistemas con alto grado de complejidad y paralelismo. En comparación con el
DSP, la FPGA (Field-Programmable Gate Array) presenta características
como el procesamiento en paralelo y la posibilidad de diseñar una arquitectura
de hardware específica adaptable a los requerimientos de los algoritmos, lo
cual puede reducir significativamente los tiempos de ejecución de los
algoritmos de control [2][3].
El uso de las FPGAs en aplicaciones de control en electrónica de potencia en
sistemas de mayor complejidad, trae consigo la necesidad de proponer una
metodología que sea un balance entre el diseño de los controladores y las
consideraciones de un buen desempeño que necesariamente conduce a
esfuerzos sustanciales durante el diseño del Hardware. Paralelo al aumento de
la complejidad de los sistemas de control de los equipos electrónicos de
potencia, el mercado ha evolucionado y factores como la calidad, los costos y
el tiempo de elaboración (time-to-maker) de los equipos electrónicos son
también considerados importantes. Con estos factores en mente, es necesario
realizar esfuerzos para mejorar las metodologías de diseño existentes, de tal
forma que sea posible reducir el desequilibrio entre la complejidad y la
productividad.
2
El formalismo HileS (High Level Specification of Embedded System)
proporciona una metodología de diseño hibrida Top-down / Botton-Up, para
el diseño y desarrollo eficiente de sistemas electrónicos complejos [4]. El
objetivo de este formalismo es reducir la brecha existente entre las
especificaciones o requerimientos (expresados a partir de la norma EIA632
[5]) y las representaciones estructurales de alto nivel. El software aplicativo
HiLeS, permite estructurar las etapas de diseño del sistema por medio de la
construcción de modelos y prototipos virtuales que ayudan al diseñador a
verificar las características básicas funcionales, permitiendo refinar las
especificaciones para establecer las asignaciones funcionales y la definición
de la arquitectura, además permite ejecutar la validación estructural formal
del modelo mediante Redes de Petri y la generación de código en
VHDL-AMS para la respectiva simulación del componente analógico-digital y
la implementación del componente digital en FPGA.
El trabajo realizado integra el formalismo HiLeS al proceso de diseño y
verificación de controladores basados en FPGA para la segmentación de
potencia en estructuras modulares de convertidores DC-DC. La distribución
del contenido del presente documento es la siguiente: En el capítulo I es
realizada una introducción a la metodología HiLeS. En el capítulo II es
realizado el análisis del convertidor Boost y su relación con el
comportamiento del convertidor modular. En el capítulo III es seleccionada y
analizada la estrategia de control del convertidor modular. En el capítulo IV la
metodología HiLeS es aplicada al diseño y verificación de los controladores
del convertidor modular. Los resultados experimentales son presentados en el
capítulo V.
3
1. METODOLOGÍA HiLeS
En este capítulo es realizada una breve descripción del formalismo HiLeS y la
herramientas computacionales HiLeS Designer, además es presentado la
metodología HiLeS-PL y la herramienta computacional asociada HiLeS RCP.
1.1 Formalismo HiLeS
El formalismo HiLeS [4] (High Level Specification of Embedded System)
proporciona una metodología de diseño hibrida Top-down / Botton-Up, para
el diseño y desarrollo eficiente de sistemas electrónicos complejos. HiLeS está
basado en la concepción del diseño de sistemas. El formalismo permitir el
modelado de sistemas heterogéneos en un único lenguaje y gracias al uso
combinado con las redes de Petri, es posible verificar formalmente el modelo.
HiLeS es un conjunto bloques (atómicos) funcionales y estructurales, una red
de control y un conjunto de canales discretos y continuos. Los bloques
estructurales permiten la descomposición estructural y jerárquica del sistema,
los bloques pueden ser usados para generar diferentes arquitecturas con la
misma funcionalidad. Los bloques funcionales son bloques atómicos los
cuales describen el comportamiento del sistema en ecuaciones diferenciales,
algebraicas o lógicas. El control de la red del sistema es descrito por redes de
Petri ordinarias, lo cual permite una validación formal del modelo elaborado.
1.2 HiLeS Designer
HiLeS Designer [6] es la plataforma computacional en la cual es aplicado el
formalismo HiLeS. La plataforma está permite estructural las etapas del
diseño y el intercambio de información entre diseñadores de diversas
disciplinas. HiLeS Designer integra los componentes estructurales y
funcionales del formalismo HiLeS, las redes de Petri, la herramienta de
análisis de redes de Petri TINA (Time Petri Nets Analyzer) y a partir de los
modelos realizados permite la obtención de código VHDL-AMS, el cual
puede ser simulado y sintetizado.
4
Figura 1.1. HiLeS Designer.
1.3 Metodología HiLeS-PL
La metodología HiLeS-PL (Product Line), integra el formalismo HiLeS con el
concepto de línea de producto en ingeniería de software aplicado al desarrollo
de hardware en sistemas embebidos. Conserva las estructuras fundamentales
del formalismo HiLeS, pero emplea el concepto de modelado desde el
estándar SysML.
Figura 1.2. Metodología HiLeS-PL
5
1.4 HiLeS RCP
HiLeS RCP es la plataforma computacional en la cual la metodología
HiLeS-PL es ejecutada. HiLeS RCP está basado en diagramas SysML, los
diagramas utilizados por la plataforma son: Diagramas de requerimientos,
diagramas de definición de bloques, diagramas de bloques interno y diagramas
de actividad. HiLeS RCP automáticamente realiza la conversión del modelo
expresado en diagramas SysML al formalismo HiLeS y genera el código
VHDL-AMS respectivo.
Figura 1.3. Línea de transformación HiLeS RCP.
6
2. CONVERTIDOR MODULAR.
En esté capitulo es analizado el comportamiento del convertidor modulador
basado en convertidores tipo Boost. Durante el capítulo es estudiada la
relación entre el rango de operación del convertidor modular y su eficiencia
con respecto al número de convertidores. Finalmente es estudiado el
comportamiento del convertidor modular en cuanto a regulación de voltaje y
estabilidad, considerando convertidores Boost controlados por lazos internos
de corriente y voltaje.
2.1 Convertidor tipo Boost.
El convertidor tipo Boost es el convertidor base a partir del cual es diseñado el
convertidor modular. A continuación es realizado el estudio de sus principales
características. El convertidor tipo Boost es un convertidor DC-DC elevador,
el circuito respectivo es representado en la figura 2.1, incluyendo las perdidas
asociadas al inductor (RL), al dispositivo de conmutación (Ron) y al diodo (Rs y
Vd). El ciclo útil de la señal PWM es el encargado de controlar el elemento de
conmutación y permite regular el voltaje de salida.
Figura 2.1. Convertidor tipo Boost, considerando las perdidas asociadas de
sus componentes.
MOSFET ON MOSFET OFF
7
El comportamiento del convertidor tipo Boost en estado estable y modo
continuo esta dado por [7]:
Relación Vout/Vin
(1)
Eficiencia:
(2)
Donde D es el ciclo útil de la señal PWM . D1=1-D para 0<D<1.
El circuito de la figura 2.1 del convertidor tipo Boost es simulado en el
software PSIM, con los siguientes parámetros:
Parámetro Descripción Valor
Vin Voltaje de entrada (Vin) 12V
L Inductancia (L) 57µH
RL Resistencia de pérdidas del
inductor = RL 0.1Ω
Ron
Resistencia en estado activo
del MOSFET entre el drenaje
y la fuente.
0.020Ω .
Rs Resistencia serie del diodo en
estado activo 0.0096 Ω.
Vd Voltaje de conducción del
diodo 0.75V.
C Capacitancia de salida 47µF
Tabla 2.1. Parámetros convertidor Boost
En la figura 2.4 son comparados los resultados de la simulación con los
resultados teóricos.
8
A partir de los parámetros del convertidor tipo Boost (tabla 2.1) y empleando
las ecuaciones (1) y (2) para Vout/Vin y considerando las perdidas en el
inductor y los semiconductores, se obtuvieron los siguientes resultados en
MATLAB:
Figura 2.2. Relación Vout/Vin considerando las pérdidas en el inductor y los
semiconductores.
Figura 2.3. Eficiencia considerando las pérdidas en el inductor y los
semiconductores.
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10
1
2
3
4
5
6
7
Ciclo útil (D)
Voltaje
salida /
Voltaje
de e
ntr
ada
Relación Vout/Vin para el convertidor Boost considerando las perdidas en el inductor y los semiconductores
RL/R=0.005
RL/R=0.01
RL/R=0.02
RL/R=0.04
RL/R=0.08
RL/R=0.16
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 10
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1
Ciclo útil (D)
Eficie
ncia
(P
out/
Pin
)
Eficiencia para el convertidor Boost considerando las perdidas en el inductor y los semiconductores
RL/R=0.005
RL/R=0.01
RL/R=0.02
RL/R=0.04
RL/R=0.08
RL/R=0.16
9
Los resultados de la simulación del convertidor tipo Boost en PSIM y los
valores teóricos calculados en MATLAB, para diferentes valores de RL/R, son
comparados:
Figura 2.4. Comparación entre los resultados teóricos y las simulaciones, para
el convertidor tipo Boost.
Analizando la comparación de los resultados teóricos obtenidos en MATLAB
con los resultados obtenidos en las simulaciones, es posible concluir que el
modelo teórico describe adecuadamente el comportamiento del circuito Boost.
Además es posible concluir que el rango operación del convertidor está
limitado por la relación RL/R y la eficiencia cae drásticamente si el ciclo útil
es mayor a 0.7.
10
2.2 Convertidor modular
Los sistemas modulares de convertidores DC-DC constituyen una solución al
problema de proporcionar una tensión continua regulada a una o varias cargas
que demandan corrientes elevadas. La estructura modular de los convertidores
permite distribuir la corriente entre los diversos módulos, reduciendo el stress
sobre los dispositivos de conmutación, aumentando la eficiencia y mejorando
la confiabilidad del sistema.
Figura 2.4 Estructuras modulares de convertidores DC-DC
11
La estructura del convertidor modular analizada en el presente documento es
la siguiente:
Figura 2.5. Estructura modular seleccionada para el diseño.
A partir del diagrama de la figura 2.5 y asumiendo convertidores con iguales
características:
(3)
(4)
(5)
La carga equivalente a la salida de cada convertidor está dada por:
(6)
(7)
(8)
(9)
12
Por lo tanto la carga equivalente a la salida de cada convertidor es m veces el
valor óhmico de la carga conectada, donde m es el número total de
convertidores.
Para el análisis de la eficiencia () tenemos:
(9)
Donde:
(10)
Considerando convertidores con características idénticas y en el mismo punto
de operación:
(11)
(12)
Por lo tanto la eficiencia total del sistema es igual a la eficiencia de un
convertidor con carga equivalente Rn=mR, donde m es el número total de
convertidores.
La figura 2.6, representa la relación Vout/Vin a partir de la ecuación (1), la
gráfica es realizada en función del ciclo útil para diversos valores RL/Rn,
considerando valores típicos para los componentes del convertidor Boost. Rn
es la resistencia de carga equivalente y m es el número total de convertidores.
A partir de la gráfica es posible concluir que aumentar el número de
convertidores reduce el ciclo útil necesario para obtener una relación
Vout/Vin=2 y aumenta el rango de operación
13
* RL = Resistencia asociada a perdidas en el inductor.
Rn = Resistencia de carga equivalente.
*Aumentar el número de convertidores reduce RL/ Rn.
Figura 2.6. Relación Vout/Vin en función del ciclo útil para diversos valores
RL/Rn.
La figura 2.7, representa la eficiencia considerando la ecuación (2), la gráfica
es realizada en función del ciclo útil para diversos valores RL/Rn, con valores
típicos para los componentes del convertidor. Rn es la resistencia de carga
equivalente y m es el número total de convertidores. A partir de la gráfica es
posible concluir que al aumentar el número de convertidores, el ciclo útil se
reduce y la eficiencia aumenta.
m
14
* RL = Resistencia asociada a perdidas en el inductor.
Rn = Resistencia de carga equivalente.
*Aumentar el número de convertidores reduce RL/ Rn.
Figura 2.7. Eficiencia en función del ciclo útil para diversos valores RL/Rn.
Analizando los resultados de las figuras 2.6 y 2.7, se puede concluir que al
agregar convertidores en paralelo al convertidor modular se reduce el ciclo
útil, aumenta el rango de operación y mejora la eficiencia. Por otro parte el
número de convertidores agregados debe ser consistente con el aumento de la
eficiencia, porque un exceso de convertidores puede llevar a esfuerzos
innecesarios en el sistema de control y a la operación en modo discontinuo.
2.3. Comportamiento del convertidor modular constituido por
convertidores con lazos de control independientes.
En el convertidor modular diseñado se emplean convertidores tipo Boost,
donde cada convertidor está controlado por un lazo de control PI de voltaje y
un lazo de control PI de corriente, figura 2.7.
m
15
Figura 2.7. Lazos de control de voltaje y corriente.
El análisis del comportamiento del convertidor modular con convertidores con
lazos de control independientes es realizado en el software simulación PSIM.
Cada convertidor de topología Boost, es diseñado para una potencia de salida
de 80W, Vin = 12V y Vout = 24V. Los casos de estudio son descritos a
continuación.
Caso a) La figura 2.8 presenta el comportamiento del voltaje de salida para un
convertidor modular conformado por 10 convertidores Boost de 80W en
paralelo y lazos de control independientes (Carga R=0.57Ω para un consumo
de 1KW , Vout = 24V y Vin = 12V).
Figura 2.8. Comportamiento del convertidor modular con 10 convertidores de
80W y carga de 1 KW.
A partir del resultado de la figura 2.8, es posible concluir que una carga mayor
a la capacidad nominal de los convertidores produce inestabilidad en el voltaje
de salida.
Caso b) La figura 2.9 presenta el comportamiento del voltaje de salida para un
convertidor modular conformado por 14 convertidores Boost de 80W en
paralelo y lazos de control independientes (Carga R=0.57Ω para un consumo
de 1KW , Vout = 24V y Vin = 12V).
0 0.002 0.004 0.006 0.008 0.01
Time (s)
0
10
20
30
40
50
Vout
16
Figura 2.9. Comportamiento del convertidor modular con 14 convertidores de
80W y carga de 1 KW.
El resultado de la figura 2.9 indica que el aumento en el número de
convertidores mejora la estabilidad del voltaje de salida del convertidor
modular.
Caso c) En este caso hay un aumento en la carga y un aumento en el número
de convertidores, con diferentes tiempo de conexión.
Figura 2.10. Cambio en la carga y en el número de convertidores. Número
inicial de convertidores m=7 con carga de 500W. En 5mS cambio en la carga
a 1000W. Casos analizados: a) m=14 en t=5.5mS. b) m=14 en t=6mS. c)
m=14 en t=5.01mS.
0 0.002 0.004 0.006 0.008 0.01
Time (s)
0
5
10
15
20
25
30
Vout
17
Los resultados de la figura 2.10, indican que existe una relación entre el
cambio en la carga y el tiempo de conexión de los convertidores adicionales.
Análisis de los resultados de los casos a,b y c:
La estabilidad del convertidor modular seleccionado depende del número
de convertidores conectados y de los cambios en la carga.
Ante los cambios de carga, el tiempo de conexión de los convertidores que
forman parte del convertidor modular influye en la respuesta y la
estabilidad del sistema.
18
3. CONTROL SUPERVISORIO CON REDES DE PETRI.
En el presente capitulo es propuesta una estrategia de control supervisorio
para la conexión y desconexión de los convertidores según los requerimientos
de la carga y el comportamiento del ciclo útil.
3.1 Control supervisorio basado en redes de Petri.
Luego de analizar el comportamiento del convertidor modular presentado en
el capítulo 2, es posible plantear una estrategia de control supervisorio
encargado del monitoreo del ciclo útil de los convertidores, con el objetivo de
mantener los convertidores en su zona de operación y con el máximo de
eficiencia. La conexión y desconexión de convertidores para mantener cada
convertidor en su región de operación, evita perdidas en eficiencia y mejora la
regulación. Desde el punto de vista de los controladores, mantener los
convertidores alrededor de su punto de operación permite modelar cada
convertidor como un sistema lineal promediado en términos de la
transformada de Laplace o de la transformada Z, lo cual facilita el uso y la
aplicación de técnicas de control lineal, en cada lazo de control de cada
convertidor.
Figura 3.1. Control supervisorio del convertidor modular basado en redes
Petri.
19
La red de Petri propuesta para el control supervisorio está conformada por 4
lugares encargados de conectar los convertidores (C1 = 1 convertidor, C2 = 2
convertidores, C3 = 3 convertidores y C4 = 4 convertidores) y un lugar
denominado sobrecarga, encargado de la desconexión de todos los
convertidores y de la generación de una señal de alarma. Las transiciones son
disparadas por los cambios en el ciclo útil fuera de la zona de operación.
3.2 Análisis de la red de Petri.
Definiciones [8]:
Un lugar Pi es acotado para un marcado inicial m0 si existe un entero
natural k, tal que, para cualquier marcado alcanzable desde m0, el
numero de tokens en Pi no es mayor que k. Una red de Petri es acotada
si todos sus lugares son acotados.
Una transición Tj es viva para un marcado inicial m0 si existe una
secuencia de disparos S desde mi, la cual incluye a Tj. Una red de Petri
es viva si todas sus transiciones son acotados.
Un marcado mi es invariante para XTmi si existe un vector de pesos X
T
tal que XTW = 0, donde W es la matriz de incidencia de la red de Petri.
Una red de Petri es consistente si existe una secuencia de disparos S tal
que m0→S→m0, donde S contiene todas las transiciones posibles.
Para realizar el análisis de las propiedades la red de Petri de la figura 3.1, es
realizado su grafo de marcados, representado en la figura 3.2.
Figura 3.2. Grafo de marcados.
20
Considerando el grafo de marcados de la figura 3.2, es posible concluir que la
red posee 5 marcados y 8 transiciones. Todos los lugares de los marcados
tienen máximo 1 token, por lo tanto la red es acotada. Todas las transiciones
son disparables desde cualquier marcado, por lo tanto la red es viva.
La matriz de incidencia W de la red de Petri del controlador supervisorio es:
W =
Considerando la matriz de incidencia y dado que la solución para XTW=0, es
XT=[1 1 1 1 1], es posible concluir que la red es invariante y contiene un
P-semiflow.
La solución para WY=0, está dada por:
Y1=[1 1 0 0 0 0 0 0]T
Y2=[0 0 1 1 0 0 0 0]T
Y3=[0 0 0 0 1 1 0 0]T
Y4=[0 0 0 0 1 1 0 0]T
Donde Y1+Y2+Y3+Y4=[1 1 1 1 1 1 1 1], contiene todas las transiciones
posibles, se puede concluir que la red es consistente y posee 4 T-semiflow.
21
3.3 Simulación e Implementación de la red de Petri.
Para la implementación de la red de Petri del controlador supervisorio, ha sido
empleada la herramienta HiLeS V0.98 [9] y la componente digital del código
VHDL-AMS generado ha sido sintetizado en la FPGA Spartan6 de Xilinx.
Figura 3.3. Red de Petri del controlador supervisorio,
diseñada en HiLeS V0.98.
22
Figura 3.4. Simulación del código VHDL generado por HiLeS V0.98.
La figura 3.4, presenta el resultado de la simulación del código VHDL
sintetizado en FPGA y generado por HiLeS V0.98. a partir del resultado es
posible deducir que el comportamiento de la red de Petri es el correspondiente
al diseño, además fue posible comprobar que el código VHDL generado por
HiLeS V0.98 es sintetizable en FPGA.
23
4. HiLeS-PL APLICADO AL DISEÑO DEL SISTEMA DE CONTROL
DEL CONVERTIDOR MODULAR.
En este capítulo es realizado el diseño de los controladores del convertidor
modular empleando la metodología HiLeS-PL y la plataforma HiLeS RCP.
4.1. Requerimientos de los controladores.
El uso de la metodología HiLeS-PL requiere como primer etapa del diseño la
definición de los requerimientos del producto. En el caso presentado el
producto final corresponde al conjunto de controladores implementados en la
FPGA, los cuales están encargados de la regulación y coordinación de las
estructuras modulares de los convertidores DC-DC. Los requerimientos
funcionales para destacar son los siguientes:
Capturar las señales digitalizadas provenientes de los sensores.
Regular el voltaje de salida empleando técnicas de control digital.
Coordinar los convertidores.
4.2. Prototipo virtual.
En esta etapa del diseño es necesario realizar una descripción de los
controladores implementados en la FPGA en términos de diagramas
SysML[10] (figuras 4.1-4.3). El diagrama de definición de bloques
representado en la figura 4.1, presenta la composición de los controladores
implementados en la FPGA, donde son destacados el bloque de control del
ADC, el bloque de controladores digitales y el bloque de coordinación de
redes de Petri. La relación estática entre cada uno de los bloques y el tipo de
información compartida entre ellos, es presentada en el diagrama de definición
de boques internos, figura 4.2. El diagrama de actividad (figura 4.3) representa
el comportamiento dinámico y las etapas de evolución de los elementos que
conforman los controladores implementados en la FPGA. La herramienta de
diseño HiLeS-PL RCP [11], permite realizar los diagramas SysML del
sistemas, automáticamente realiza su transformación al formalismo HiLeS y
genera código VHDL-AMS el cual puede ser simulado en su componente
analógico-digital y sintetizado en FPGA.
24
Figura 4.1. Diagrama de definición de bloques.
Figura 4.2. Diagrama de definición de bloques internos.
25
Figura 4.3. Diagrama de actividad
4.3 Validación y verificación de las reglas de transformación de SysML a
HiLeS.
La plataforma HiLeS RCP automáticamente realiza la transformación de
modelos SysML al formalismo HiLes, las cuales son planteadas en [12]. Para
efectos de comprobación de la correcta transformación, las reglas son
aplicadas al diagrama de actividad de la figura 4.3 y representada en la figura
4.4, para su respectivo análisis y verificación.
26
Figura 4.4. Transformación de SysML al formalismo HiLeS.
A continuación es presentada la simulación del código VHDL generado por
HiLeS RCP, como resultado es posible concluir que existe consistencia entre
el modelo SysML y la simulación realizada.
27
Figura 4.5. Simulación del prototipo virtual del controlador.
Para realizar el análisis de la red de Petri encargada del control del modelo
presentado en la figura 4.4, son aplicadas estrategias de simplificación, la red
Petri simplificada respectiva es la siguiente.
Figura 4.6. Red de Petri simplificada
El grafo de marcado de la red de Petri simplificada es el siguiente:
Figura 4.7. Grafo de marcados de la red de Petri simplificada.
28
Del grafo de marcado es posible concluir que la red de Petri resultante de la
transformación es no acotada, lo cual representa una inconsistencia en el
diseño y por lo tanto debe ser corregido.
Los resultados del análisis con TINA a la red de Petri de la figura 4.4, son
presentados a continuación:
Figura 4.8. Resultados del análisis con TINA.
Del resultado anterior es posible comprobar efectivamente que la red de Petri
resultado de la transformación es no acotada, no viva, no invariante y no
consistente. Por tal motivo es necesario replantear el diagrama de actividad del
sistema de control.
4.4 Replanteamiento del diagrama de actividad
Como resultado de la validación de la red de Petri equivalente en el
formalismo HiLeS, es necesario realizar un replanteamiento del diagrama de
actividad de la figura 4.3. En la nueva versión el componente de control
desicion no es empleando y es permitida la concurrencia en la ejecución de
procesos de control del ADC, control digital y coordinación con redes de
Petri. En una condición de operación todos los procesos están activos para
funcionar simultáneamente; es incluida una función Activacion con el objetivo
de detener la operación de los controladores.
29
Figura 4.9. Replanteamiento del diagrama de actividad
Empleando las reglas de transformación de SysML a HiLeS, podemos obtener
el siguiente modelo basado en redes de Petri:
Figura 4.10. Transformación del diagrama de actividad modificado a HiLeS.
Figura 4.11. Análisis con TINA de la red de Petri del controlador modificado.
El resultado del análisis con TINA, indica que la red de Petri del modelo
transformado de SysML es acotada e invariante, lo cual indica un
mejoramiento de las propiedades de la red. Los resultados de la síntesis y
simulación del código generado son presentados a continuación.
30
Tabla 4.1. Resumen de la síntesis del código generado del prototipo virtual.
Figura 4.12. Simulación de los controladores implementados en la FPGA.
A partir de la síntesis es posible comprobar que el uso de los recursos del
hardware es mínimo y representan el potencial del uso de la metodología
HiLeS-PL en el diseño y desarrollo de sistemas electrónicos complejos.
31
5. IMPLEMENTACIÓN DEL CONVERTIDOR MODULAR
En el capítulo es presentada la solución física del convertidor modular y los
esquemas eléctricos de los módulos que constituyen el convertidor.
5.1 Esquemas eléctricos convertidor modular.
La comprobación física del funcionamiento de los controladores diseñados, es
realizada empleando un convertidor modular de tipo industrial. El convertidor
modular de tipo industrial ha sido diseñado y fabricado siguiendo los
lineamientos de la norma EIA-632. En una etapa inicial del diseño y siguiendo
los parámetros de la norma, son definidos los requerimientos funcionales y no
funcionales del convertidor (ver anexo 1). De acuerdo con los requerimientos
y considerando los parámetros de diseño del convertidor modular, la solución
física está representada en forma esquemática por:
Figura 5.1. Diagrama esquemático convertidor modular.
Cada uno de los bloques de la figura 5.1 corresponde a circuitos electrónicos,
la selección de los componentes de los circuitos es realizada para el
cumplimiento de requerimientos de desempeño, tiempo de respuesta y
potencia. La FPGA seleccionada es la Spartan6 de Xilinx. Los circuitos
electrónicos del convertidor modular fabricado son presentados a
continuación.
32
Figura 5.2. Driver convertidor Boost.
Figura 5.3. Convertidor tipo Boost.
Figura 5.4. Acondicionamiento de señal.
33
Figura 5.5. Circuito conversor Analogo-digital.
Figura 5.6. Modulo de conexión de convertidores.
34
El control principal del convertidor modular es implementado en la FPGA
Spartan6 de Xilinx. El código VHDL sintetizado en la FPGA es obtenido del
código VHDL-AMS generado por HiLeS RCP.
Figura 5.7. Implementación del convertidor modular.
35
6. RESULTADOS EXPERIMENTALES.
En este capítulo son presentados los resultados de la implementación del
convertidor modular y su sistema de control.
6.1. Pruebas de eficiencia y regulación de voltaje.
Figura 6.1. Eficiencia en función de ciclo útil para un convertidor Boost en
lazo abierto.
Los resultados experimentales de la figura 5.1, presentan la relación entre el
ciclo útil y la eficiencia para cargas con diferentes valores de potencia. Al
aumentar el consumo de potencia, el ciclo útil aumenta y la eficiencia
disminuye drásticamente.
El mejoramiento de la eficiencia y de la regulación de voltaje en el
convertidor modular, es verificado experimentalmente con dos convertidores
Boost en paralelo y con lazos de control independientes. Los resultados
obtenidos son presentados a continuación:
36
Tabla 6.1. Pruebas de regulación de voltaje y eficiencia.
Las pruebas de regulación de voltaje y eficiencia permiten comprobar el
mejoramiento de la eficiencia y la regulación de voltaje, al conectar módulos
en paralelo. También se puede observar en los resultados que la distribución
de corrientes en los convertidores no es equitativa, lo cual plantea la necesidad
de mejorar el sistema de control para asegurar una distribución equitativa de
las corrientes.
6.2 Desempeño del controlador digital.
Los lazos de control digital de voltaje y corriente de los convertidores tipos
Boost, permiten mantener el voltaje de salida en un valor deseado e
independiente de perturbaciones, en el rango de operación del convertidor. La
figura 5.2, presenta la respuesta del controlador ante una perturbación en la
carga, la respuesta del controlador es adecuada y evita que el voltaje de salida
cambie drásticamente debido a la perturbación en la carga. La señal de salida
no presenta sobrepaso y el error en estado estacionario tiende a cero, estos son
indicadores del buen desempeño del controlador.
37
t(uS)
Datos registrados: *Ciclo útil (%) , *Voltaje de salida (V). Figura 6.2. Respuesta del controlador digital del convertidor tipo Boost .
6.3 Acción de control supervisorio.
El desempeño del controlador supervisorio basado en redes de Petri, es
determinado realizando cambios en la carga y comprobando la correcta
evolución de la red de Petri. Los resultados son presentados a continuación.
t(uS)
Datos registrados: *Ciclo útil (%) , *Voltaje de salida (V). Figura 6.3. Respuesta del convertidor modular ante la conexión de una carga
de 130W y sin control supervisorio.
38
t(uS)
Datos registrados: *Ciclo útil (%) , *Voltaje de salida (V), *Lugar C1 de la red de Petri,
*Lugar C2 de la red de Petri, *Lugar C3 de la red de Petri.
Figura 6.4. Respuesta del convertidor modular ante la conexión de una carga
de 100W y con control supervisorio.
t(uS)
Datos registrados: *Ciclo útil (%) , *Voltaje de salida (V), *Lugar C1 de la red de Petri,
*Lugar C2 de la red de Petri, *Lugar C3 de la red de Petri. Figura 6.5. Respuesta del convertidor modular ante un cambio en la carga de
160W a 20W y con control supervisorio.
39
Analizando el resultado de la figura 5.3, es posible comprobar que un
convertidor tipo Boost con sobrecarga presenta inestabilidad en el voltaje de
salida y operación fuera del rango permitido. Al conectar los convertidores en
paralelo, el convertidor modular permanece dentro de la zona de operación
permitida, ampliando el rango de operación y mejorando la regulación de
voltaje. Los resultados de las figuras 5.4 y 5.5 confirmar el buen desempeño
del controlador supervisorio implementado, la correcta evolución de la red de
Petri y el mejoramiento de las características de la regulación de voltaje. La
respuesta del controlador supervisorio es del orden de los microsegundos,
cumpliendo con el requerimiento de diseño.
40
7. CONCLUSIONES.
Los convertidores Boost conectados en forma modular presentan una mejora
significativa en sus características de operación y eficiencia.
El uso de la metodología HiLeS permite el diseño y desarrollo de sistemas
electrónicos complejos con un enfoque estructurado y eficiente.
En un convertidor DC-DC modular construido a partir de convertidores tipo
Boost, la carga equivalente a la salida de cada convertidor es m veces la carga
conectada, donde m es el número total de convertidores.
La eficiencia total de un convertidor DC-DC modular construido a partir de
convertidores tipo Boost, es igual a la eficiencia de un convertidor con carga
equivalente.
El control supervisorio basado en redes de Petri y aplicado a un convertidor
modular constituido a partir convertidores Boost, permite mantener el
convertidor en una zona de operación estable y con alta eficiencia.
El uso de la FPGA para la implementación de algoritmos de control de
convertidores de potencia modulares ofrece ventajas por su capacidad de
procesamiento en paralelo y velocidad de respuestas.
Las redes de Petri generadas con código VHDL-AMS a partir de la
herramienta de diseño HiLeS V0.98, son sintetizables en FPGA.
La componente digital del código VHDL-AMS del prototipo virtual elaborado
con HiLes-PL es sintetizable en FPGA y su utilización de recursos es mínima
compara con la capacidad total de la FPGA Spartan6.
El análisis de las redes de Petri, permite ejecutar la validación estructural
formal del modelo elaborado con HiLeS-PL, para detectar problemas de
diseño.
41
8. REFERENCIAS.
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42
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ftp://ftp.elet.polimi.it/users/Carlo.Piccardi/VarieCda/ ArticoliStudenti/i27.pdf.
44
ANEXO 1
DIAGRAMAS DE DEFINICIÓN DE REQUERIMIENTOS.
El presente anexo contiene los requerimientos del convertidor modular de tipo
industrial diseñado. Los requerimientos están basados en la norma EIA-632.
45
46
47
48
49
50
51
ANEXO 2
TUTORIAL DE HILES2 PARA LA GENERACIÓN DE CÓDIGO
VHDL-AMS A PARTIR DE DIAGRAMAS SysML
El siguiente tutorial presenta los pasos a seguir en HiLeS2 para generar
código VHDL-AMS a partir de la descripción de un sistema realizada con
diagramas SysML.
1. Ejecutar HiLeS:
2. Seleccionar el Workspace por defecto - OK:
3. Crear nuevo Topcased Project en el Topcased Navigator:
Click derecho
52
Dar nombre al proyecto:
El proyecto creado aparecerá en el Topcased Navigator:
4. Dar click derecho sobre el proyecto. Crear modelo SysML.
53
5. Asignar nombre al modelo y generar un Block definition diagram.
6. Cuando es creado el modelo, automáticamente es generado un Package (en
el ejemplo comunicacion, ver pestaña Outline). Cambiar el nombre del
package a LogicalSolution.
54
7. Crear un nuevo Package con el nombre Requirements.
8. Insertar diagrama de Requerimientos.
Click derecho
55
9. Realizar diagrama de requerimientos.
10. Realizar diagrama de bloques del sistema (bdd).
Click izquierdo
Name: Asigna nombre al requerimiento.
Text: Agrega descripción del requerimiento.
56
Observación: Cuando se requiera borrar algun elemento del modelo,
ubicar el elemento en la pestaña Outline, dar click derecho y seleccionar
la opción Delete From Model.
Name: Asigna nombre al bloque.
57
11. Realizar el diagrama de bloques interno (idb)
El idb representa las conexiones y el tipo de información intercambiada entre
los componentes del modelo. Dar doble click sobre el bloque Sistema y
seleccionar Internal Block Diagram.
En el diagrama de interno de bloques adicionar los bloques que componen el
bloque sistema.
58
Dar el nombre componente 1 y componente 2.
Crea bloques de referencia para asociar los puertos.
59
Agregar puertos
60
Conectar puertos
61
12. Crear las actividades y los diagramas de actividad.
Asignar diagrama de actividad al bloque Transmisor.
Dar nombre a la actividad.
Dar nombre al diagrama de actividad.
62
Repetir procedimiento para el bloque Receptor.
Repetir el procedimiento para el bloque Sistema.
Observación: Todos los bloques deben tener asociado un diagrama de
actividad.
13. Describir los diagramas de actividad de cada bloque.
63
Asignar el correcto diagrama de actividad.
64
Repetir el procedimiento para Receptor:Behavior.
Completar diagrama.
Agregar puertos
65
Repetir procedimiento para puerto de entrada recibe:Receptor_recibe.
Realizar conexión de puertos
66
Describir comportamiento de transmisor.
Describir comportamiento de Receptor.
Doble
click.
Emplear un
Call Operation
No es necesario
asociar clase.
Doble
click.
67
14. Validar modelo
Si el modelo ha sido diseño correctamente aparece el mensaje.
Click derecho sobre
comunicacion.sysml
68
15. Generar modelo HiLeS
Mensaje generado.
16. Generar modelo VHDL-AMS
Mensaje generado.
69
17. Generar código VHDL-AMS
Mensaje generado.
Verificar que los archivos .vhd generados correspondan con el modelo
planteado.
Archivos Structural
asociados a los bloques
Sistema, Transmisor y
Receptor.
Archivos Functional
asociados a las
operaciones Recepcion
y Transmision.
70
Mensajes de error y posibles soluciones:
Called feature name on undefined object (68:156):
Verificar que todos los bloques tengan un diagrama de actividad
asociado.
Verificar que los puertos de los bloques tenga una clase asociada.
Algún elemento no ha sido borrado adecuadamente.
Called feature packagedElement on undefined object (68:70):
Falta crear paquete Requirements o LogicalSolution.
Called feature id on undefined object (68:70):
Algún elemento no ha sido borrado adecuadamente.
Observaciones generales:
Todo diagrama de bloques debe tener asociado un diagrama de
actividad.
Los puertos asociados a bloques deber tener una clase asociada.
Borrar elementos desde el Outline con la opción Delete from model.
Mantener correspondencia de los nombres de los puertos en cada uno de
los diagramas.
No dejar diagramas de actividad en blanco.
Cuando se realizan cambios en el modelo y se desea generar
nuevamente el código VHDL-AMS es recomendable eliminar las
carpetas model-gen y source-gen, porque algunas veces el software no
realiza adecuadamente la actualización.
