diseño de circuitos electrónicos para comunicaciones ate-uo dcec sint 00 contenido resumido: 1-...

Diseño de Circuitos Electrónicos para

Comunicaciones

ATE-UO DCEC sint 00

CONTENIDO RESUMIDO:

1- Introducción.

2- Sintetizadores de frecuencias.

3- Amplificadores de potencia para comunicaciones.

4- Técnicas de mejora de rendimiento de amplificadores de potencia.

5- Componentes y subsistemas para receptores y transmisores ópticos.

6- Circuitos electrónicos para receptores, transmisores, transceptores y repetidores regenerativos.

7- Circuitos electrónicos para concentradores, conmutadores y encaminadores.

Sintetizadores de frecuencias

Tipos de sintetizadores de frecuencias:• Osciladores• PLLs (Phase Locked Loops) • DDSs (Direct Digital Synthesizers)

Osciladores

- Son simples sistemas analógicos realimentados positivamente hasta comportarse de manera inestable “establemente”.- Configuración básica:

SalidaAmplificador

Red pasiva

A(j)

(j)

SalidaAmplificador

Red pasiva

A(j)

(j)

ATE-UO DCEC sint 01

Partes de un oscilador

SalidaAmplificador

Red pasiva

A(j)

(j)

SalidaAmplificador

Red pasiva

A(j)

(j)

Parte activa: Tubo termoiónico, BJT, JFET, MOSFET, CI, etc

Parte pasiva: Componentes reactivos discretos, resonadores piezoeléctricos, líneas de transmisión,

cavidades resonantes, etc.

ATE-UO DCEC sint 02

Condiciones de oscilación en osciladores

SalidaAmplificador

Red pasiva

A(j)

(j)

SalidaAmplificador

Red pasiva

A(j)

(j)

- Para que empiece la oscilación:

• Existencia de wosc tal que: A(jwosc)·b(jwosc) = 0º

- Cuando ya oscila:

|A(jwosc)·b(jwosc)| = 1

• A wosc se debe cumplir |A(jwosc)·b(jwosc)| > 1

ATE-UO DCEC sint 03

HartleyX3=L3

X2= -1/C2

X1=L1

X3=L3

X2= -1/C2

X1=L1

fosc =1

2p (L1+L3)C2

X3= -1/C3

X2=L2 X1= -1/C1

X3= -1/C3

X2=L2 X1= -1/C1

Colpitts

fosc =1

C1+C3

C1·C3·L22p

Redes pasivas simples posibles con amplificadores de A(jwosc) <0

SalidaAmplificador

Red pasiva

A(j)

(j)

SalidaAmplificador

Red pasiva

A(j)

(j)

ATE-UO DCEC sint 04

C3L2

C1

+

-

vs osc

G D

S

+ Vcc

LCH

CS

R1

Ejemplo: Colpitts con un JFET en “drenador común”

Red de polarización del transistor

Red tipo Colpitts

ATE-UO DCEC sint 05

C3L2

C1

+

-

vs osc

G D

S

+ Vcc

LCH

CS

C2

RG

R1

Red tipo Colpitts-Clapp

Ejemplo: Colpitts-Clapp de frecuencia variable con un JFET en “drenador común”

Redes de polarización del transistor

ATE-UO DCEC sint 06

C3L2

C1

+

-

vs osc

G D

S

+ Vcc

LCH

CS

C21

RG

R1+

-

vCF

RCF

C22

C3L2

C1

+

-

vs osc

+

-

vs osc

G D

S

+ Vcc

LCH

CS

C21

RG

R1+

-

vCF

+

-

vCF

RCF

C22

Ejemplo: Oscilador Controlado por Tensión (VCO) basado en Colpitts-Clapp con un JFET en “drenador común”

ATE-UO DCEC sint 07

C2

Tensión de control de la frecuencia

Red tipo Colpitts con cristal

Ejemplo: Oscilador a cristal basado en Colpitts con un JFET en “drenador común”

ATE-UO DCEC sint 08

C3

C1

+

-

vs osc

G D

S

+ Vcc

LCH

CS

Xtal

RG

R1

• Basado en la sustitución de la bobina por un cristal de cuarzo El cristal de cuarzo trabaja el su zona inductiva, que es un margen frecuencial muy estrecho.

Ejemplo: Colpitts con un JFET en “drenador común” y con etapa para estabilizar la frecuencia frente a cambios en la carga

Etapa en “colector común” para minimizar la influencia de la carga en el oscilador

ATE-UO DCEC sint 09

Parámetros características de los osciladores

• Margen de frecuencia.

• Estabilidad Mayor cuanto mayor es el factor de calidad “Q” de la red de realimentación.

• Potencias (absoluta de salida sobre 50W ) y rendimientos (Potencia de señal / potencia de alimentación).

• Nivel de armónicos y espurias potencias relativas de uno o varios armónicos con relación al fundamental.

• “Pulling” o estabilidad frente a la carga uso de separadores.

• “Pushing” o estabilidad frente a la alimentación uso de estabilizadores de tensión (zeners, 78LXX, etc.).

• Deriva con la temperatura Condensadores NP0, de mica, etc.

• Espectro de ruido Se debe fundamentalmente a ruido de fase.

ATE-UO DCEC sint 10

PLLs (Phase Locked Loops)

- Idea fundamental: conseguir que la frecuencia de oscilación de un VCO venga determinada por la frecuencia de otra señal de referencia.

- Casos:

a) Caso 1: Se pretende que la frecuencia del VCO y la de la señal de referencia sean iguales PLLs usados como demoduladores y moduladores.

b) Caso 2: Se pretende que la frecuencia del VCO sea múltiplo de la frecuencia de la señal de referencia PLLs usados como sintetizadores de frecuencia.

- Esquema general en el Caso 1:

VCO

Salida del VCO

Referencia(entrada)

Detector de fases

Filtro pasa-bajos y regulador

ATE-UO DCEC sint 11

Estructura básica de un PLL (Caso 1)

vE = VEsen(fE)vS = VSsen(fS)

Detector de fases:

- Entrega una tensión proporcional a la diferencia de fases.

Oscilador controlado por tensión (VCO):

- La frecuencia de la señal de salida depende de una tensión de control vC.

Filtro pasa-bajos y regulador:

- Necesario para filtrar la salida del detector de fases.- Determina la respuesta dinámica y la estabilidad del PLL.

KDF

vE vS

Salida del VCO

Referencia(entrada)

ATE-UO DCEC sint 12

vC

Formas de onda en régimen estático en un PLL (Caso 1)

ATE-UO DCEC sint 13

vDF

t

vE(fE)vS(fS)

KDF Salida del VCO

Referencia(entrada)

vC = vC_0

vDF

t

vS(fS)

vE(fE)

t

vC

vC

vC = vC_0

Si se desea que las fases de fE y fS coincidan, entonces el lazo tiene que tener alta ganancia

ATE-UO DCEC sint 14

vE(fE)

t

vS(fS)

t

vDF

t

vC

vC = vC_0

vCvDF vF

vF

vE(fE) vS(fS) KDF

G0

vC = vC_0

Estructura básica de un PLL para síntesis de frecuencias (Caso 2:)

Idea básica

VCO

vE’(fXtal)vS(fS)

KDF

vDF vC

NDivisor de

frecuencias

ATE-UO DCEC sint 15

vS’(fS)

Escuadrador(comparador)

- Cuando el PLL está enganchado, fXtal = fS/N fS = fXtal·N.

- Luego podemos cambiar la frecuencia cambiando N.

Oscilador a Xtal

vE(fXtal)

Escuadrador(comparador) fXtal

Formas de onda en régimen estático en un PLL usado como sintetizador de frecuencias (ejemplo elemental)

t

vS’

tvE’

tvN

Ejemplo: N = 20

ATE-UO DCEC sint 16

Estudio detallado del funcionamiento de los PLLs (para modulación, demodulación y síntesis de frecuencias)

vE(fE) vS(fS) KDF

G0

vCvDF vF

En general, hay que estudiar:

- Realización física de los diversos bloques.

- Modelado dinámico de los diversos bloques.

- Respuesta dinámica del PLL frente a escalones de frecuencia y fase.

Y en el caso de los sintetizadores, además hay que estudiar:

- Realización física de los divisores de frecuencia programables.

NDivisor de frecuencias

ATE-UO DCEC sint 17

Realización física de un VCO de forma de onda senoidal

Ejemplo real (obtenidos del ARRL Handbook 2001):

Disposición de los diodos varicap para compensar el efecto de condensador no lineal que presentan.

ATE-UO DCEC sint 18

Circuito Integrado para la realización de VCOs de forma de onda senoidal (I)

ATE-UO DCEC sint 19

Circuito Integrado para la realización de VCOs de forma de onda senoidal (II)

ATE-UO DCEC sint 20

Realización física de un VCO de forma de onda cuadradaSon multivibradores astables controlados por tensión

t

vS

t

Vcomp

vcond

Vramp

Frecuencia de oscilación:

f = b·(VCC-vC)/(RB·C·Vramp)

“Reset” de la rampa

Control

Comparador

Salida

ATE-UO DCEC sint 21

Circuito Integrado para la realización de VCOs de baja frecuencia y forma de onda cuadrada (I)

ATE-UO DCEC sint 22

NE/SE566

Genera rampas simétricas

Circuito Integrado para la realización de VCOs de baja frecuencia y forma de onda cuadrada (II)

NE/SE566

Fuente de corriente

programable “Buffers”

ATE-UO DCEC sint 23

Realización física del bloque filtro pasa-bajos y regulador (I)

ATE-UO DCEC sint 24

Cf SalidaEntrada

R1

Salida

R1

Entrada

C1

R2

Cf

Implementaciones pasivas (sin ganancia) (I)

1 10 102-80

-60

-40

-20

0

20

103 104 105 106 107

fc f [Hz]

ú G(f)ú [dB]

10 1021-80

-60

-40

-20

0

20

103 104 105 106 107

fp1 fz fp2f [Hz]

ú G(f)ú [dB]

Filtro

Filtro y regulador

Realización física del bloque filtro pasa-bajos y regulador (II)

ATE-UO DCEC sint 25

Implementaciones pasivas (sin ganancia) (II)

𝒇𝒑𝟐 ≈ 𝟏𝟐𝝅𝑪𝒇 𝑹𝟏𝑹𝟐𝑹𝟏+𝑹𝟐

𝒇𝒛 = 𝟏𝟐𝝅𝑪𝟏𝑹𝟐

𝒇𝑷𝟏 ≈ 𝟏𝟐𝝅𝑪𝟏(𝑹𝟏+𝑹𝟐)

𝒇𝒄 = 𝟏𝟐𝝅𝑪𝒇𝑹𝟏

𝒇𝒑𝟐 ≈ 𝟏𝟐𝝅𝑪𝒇𝑹𝟐 𝒇𝒛 = 𝟏𝟐𝝅𝑪𝟏𝑹𝟐 𝑮𝒎𝒇 ≈ 𝑹𝟐𝑹𝟏

Realización física del bloque filtro pasa-bajos y regulador (III)

Ejemplo de implementación activa (con ganancia)

Salida

Entrada

C1R2

R1

+

-

Cf

𝒇𝒑𝟏 = 𝟎 10 1021

-80

-60

-40

-20

0

20

40

103 104 105 106 107

fp1 fz fp2f [Hz]

ú G(f)ú [dB]

Gmf

¡Ojo, ganancia negativa (inversión de fase)!

ATE-UO DCEC sint 26

Realización física del detector de fases

Detectores analógicos Detector basado en un mezclador.

Tipos de detectores de fases

• Detector basado en “puerta o exclusiva”.

• Detector basado en “biestable RS activado por flancos”.

• Detector Fase-Frecuencia.

• Detector Fase-Frecuencia con bomba de carga.

Detectores digitales

ATE-UO DCEC sint 27

Detector de fases basado en mezclador (I)

VEsen(fE)

VSsen(fS)

vDF Para el estudio de los PLLs, vamos a referir las fases absolutas a una fase que crece constantemente y a una fase relativa:

fE = WS_0·t + fe y fS = WS_0·t + fs

Detector de fases basado en mezclador (II)

vDF = Km·VEsen(fE)·VSsen(fS) = KDF·[cos(fE - fS) - cos(fE + fS)], siendo KDF = VE·VS·Km/2.

Como: fE = WS_0·t + fe y fS = WS_0·t + fs,

entonces: vDF = KDF·[cos(fe - fs) - cos(fe + fs + 2·WS_0·t)].

Si el segundo término se elimina por filtrado, queda:

vDF-f = KDF·cos(fe - fs) = KDF·sen(p/2 + fe - fs).

Se aproxima el seno por el ángulo para valores pequeños de éste: vDF-f KDF·(p/2 + fe - fs) = KDF·( fe – fsr), siendo fsr = fs - p/2.

Luego se comporta como se ha previsto, pero estando fsr retrasada 90º con relación al comportamiento teórico, definido por fs.

VEsen(fE)

VSsen(fS)

vDF

t

vS(fS)t

vE(fE)

vDF-f 0

ATE-UO DCEC sint 28

Detector de fases basado en mezclador (III)¿En qué medida senx x?

y = x

y = senx

0º 30º 60º 90º0

1

x

0%

10%

20%

0º 20º 40º 60ºx

Error

Luego se comporta bastante linealmente si: fe – fsr < 60º, es decir:

90º + fe - fs < 60º.

ATE-UO DCEC sint 29

fe-fsr

-90º -60º -30º 0º 30º 60º 90º

-1

0

1vDF-f =KDF·sen(fe-fsr)

vDF-f =KDF·(fe-fsr)

El límite sería: fe – fsr < 90º.

Es decir: -90º < (fe – fsr) < 90º.

Por tanto: -90º < (90º + fe – fs) < 90º.

Es decir: -180º < (fe – fs) < 0º.

Ojo: en caso de que se superen estos límites, cambia el signo de KDF, lo que genera problemas de estabilidad en el lazo, que se desenganchará momentáneamente.

Detector de fases basado en mezclador (IV)

Ventajas:

• Trabaja con señales analógicas, por lo que puede operar hasta

frecuencias muy altas (el límite depende de la tecnología del

mezclador).

• El filtro es del doble de la frecuencia de la señal generada.

Inconvenientes:

• El valor de la constante KDF es KDF = VE·VS·Km/2, es decir,

depende de la amplitud de las señales. A veces hay que

limitarlas para acotar el valor de KDF.

• La diferencia de fases máxima posible es de 180º. En este caso:

-180º < (fe – fs) < 0º.

ATE-UO DCEC sint 30

Detector de fases basado en “puerta o exclusiva” (I)

vE’

vS’

vDF

t

t

t

vE’

vS’

vDF

vE’

KDF

vDF

vS’

vE

vS

ATE-UO DCEC sint 31

Detector de fases basado en “puerta o exclusiva” (II)

t

t

t

vE’

vDF

vS’

t

t

t

vE’

vS’

vDF

vS’

t

t

vE’

vDF

t

vDF-f

180º0º 360º fe- fs

vDF-f vDF-fvDF-f

Ojo: no es simétrica

respecto a 0º

ATE-UO DCEC sint 32

vDF-f

180º0º 360ºfe– fs

vDF_max

Detector de fases basado en “puerta o exclusiva” (III)

t

t

t

vE’

vS’

vDF-f = 0

t

t

t

vE’

vE’

vDF-f = vDF_max

180º0º

fe– fs

vDF-f’0,5·vDF_max

-0,5·vDF_max

90º

Es simétrica respecto a 90º

vE’

vS’vDF

+

-

vE’

vS’ vDF’+

-0,5·vDF_max

ATE-UO DCEC sint 33

Detector de fases basado en “puerta o exclusiva” (IV)

180º0º

fe– fsvDF-f’

0,5·vDF_max

-0,5·vDF_max

90º

El mismo evento que sucedía en fe– fs ahora sucede p/2 radianes

antes, es decir, sucede en fe - fs - p/2 = fe - (fs + p/2). Esto es

equivalente a que suceda en fe - fsa, siendo fsa = fs + p/2. Por tanto, el

desarrollo teórico seguido es válido para fsa, estando fsa adelantada

90º con relación a la fase realmente existente, que es fs.

fe– fsa


-0,5·vDF_max

0º 90º-90º

Ahora adelantamos la representación 90o.

El límite sería: -90º < (fe - fsa) < 90º, es decir: 0º < (fe – fs) < 180º.

El valor de la constante KDF es KDF = vDF _max/p.ATE-UO DCEC sint 34

t

vE’(fe)

vS’(fs)t

t

vDF

vDF-f

Detector de fases basado en “puerta o exclusiva” (V)

vDF-f

180º0º 360º

fe- fs

vDF_max

t

vDF’vDF-f’

Operación con vDF-f’ = 0 fe - fs = p/2:

fe– fsa


-0,5·vDF_max

0º 90º-90º

Cambiada de nivel y adelantada

t

vs’(fsa)

ATE-UO DCEC sint 35

Detector de fases basado en “puerta o exclusiva” (VI)

Ventajas:

• El circuito digital es relativamente sencillo, por lo que puede

operar hasta frecuencias bastante altas.

• El valor de la constante KDF es KDF = vDF_max/p, es decir, no

depende de la amplitud de las señales.

• El filtro es del doble de la frecuencia de la señal generada.

Inconvenientes:


0º < (fe – fs) < 180º.

ATE-UO DCEC sint 36

Detector de fases basado en “biestable RS activado por flanco” (I)

¿Cómo activar un biestable RS por flanco y no por nivel?

A

A’B

t

t

A

trA’

t

B

A

A’B

t

t

A

trA’

t

B

Un “1” en B sólo en el flanco de bajada de A.

Un “1” en B sólo en el flanco de subida de A.

ATE-UO DCEC sint 37

Detector de fases basado en “biestable RS activado por flanco” (II)

Q

BR

BSAS

AR

S

R

Q

t

t

AS

AR

t

Q

QS

R

QAS

AR

Biestable RS activado por flanco de bajada

ATE-UO DCEC sint 38

vDF

vE'

vS’

vDFS

R

Q

t

t

t

vS’

vE'

Detector de fases basado en “biestable RS activado por flanco” (III)

vE’

KDF

vDF

vS’

vE

vS

ATE-UO DCEC sint 39

180º0º 360º

fe– fs

vDF-f

Detector de fases basado en “biestable RS activado por flanco” (IV)

t

t

t

vDF

vE'

vS’

vDF-f

t

t

t

vDF

vE'

vS’

vDF-f

t

t

t

vDF

vE'

vS’

Ojo: no es simétrica respecto a 0º

vDF-f

ATE-UO DCEC sint 40

Detector de fases basado en “biestable RS activado por flanco” (V)

-180º0º

180º

fe– fsa


-0,5·vDF_max

Modificamos el nivel de tensión y

adelantamos fe – fs en 180o.

180º0º 360º fe– fs

vDF-f

vDF_max

- Ahora es fsa= fs + p. Por tanto, el desarrollo teórico seguido es válido

para fsa, estando fsa adelantada 180º con relación a la fase realmente

existente, que es fs.

- El límite sería: -180º < (fe – fsa) < 180º, es decir: 0º < (fe – fs) < 360º.

- El valor de la constante KDF es KDF = vDF_max/(2p).ATE-UO DCEC sint 41

180º0º 360º fe– fs

vDF-f

vDF_max

Operación con vDF-f’ = 0 fe - fs = p:

ATE-UO DCEC sint 42

Detector de fases basado en “biestable RS activado por flanco” (VI)

Cambiada de nivel y adelantada

-180º0º

180º

fe– fsa

vDF-f’ 0,5·vDF_max

-0,5·vDF_max

t

vE’(fe)

t

vS’(fs)

vDF

tvDF-f

vDF’

tvDF-f’

t

vS’(fsa)

Ventajas:


0º < (fe – fs) < 360º.

• El valor de la constante KDF es KDF = vDF_max/(2p), es decir, no

depende de la amplitud de las señales.

Inconvenientes:

• El filtro es de la frecuencia de la señal generada (no del doble).

• El circuito digital es relativamente complejo, por lo que no puede

operar a frecuencias muy altas.

Detector de fases basado en “biestable RS activado por flanco” (VI)

ATE-UO DCEC sint 43

Detector fase-frecuencia (I)

Idea general: Conseguir tener el equivalente a dos detectores basados

en biestables activados por flancos: uno que funcione para

diferencias de fases relativas de entre 0º y 360º y otro entre –360º y 0º.

180º0º 360º fe– fs

vDF-f

vDF_max

180º0º 360º fe– fs

vDF-f

vDF_max

-180º

-360º

-vDF_max

ATE-UO DCEC sint 44

Detector fase-frecuencia (II)

180º0º 360º

fe– fs

vDF-fvDF_max

-180º-360º

-vDF_max

vE’

KDF

vDF

vS’

vE

vS

ATE-UO DCEC sint 45

Detector fase-frecuencia (III)

t

t

tvU

vE’

vS’

tvD

tvDF

vE’

t

t

vS’

tvU

vDF

t

tvD

vE’

t

t

vS’

tvU

vDF t

tvD

vDF-f vDF-f

vDF-fATE-UO DCEC sint 46

Detector fase-frecuencia (IV)

Una transferencia como ésta, no repetitiva al crecer la diferencia de fases, es más deseable.

Circuito real usado en el PLL CD4046

ATE-UO DCEC sint 47

Detector fase-frecuencia (V)

¿Cómo es uno de estos circuitos?

S

R

Q

S

R

Q

vE’

vS’

VU

VD

ATE-UO DCEC sint 48

Detector fase-frecuencia (VI)

ATE-UO DCEC sint 49

Circuito integrado de ejemplo

Detector fase-frecuencia (VII)

ATE-UO DCEC sint 50

Otro circuito integrado de ejemplo

Detector fase-frecuencia (VIII)

Ventajas:


-360º < (fe – fs) < 360º.

• Se puede conseguir una transferencia no repetitiva que informa

sobre cuál de las dos frecuencias es mayor.

• Es el detector de fase con mejor enganche.

• El valor de la constante KDF no depende de la amplitud de las

señales.

Inconvenientes:

• El filtro es de la frecuencia de la señal generada.

• El circuito digital es relativamente complejo, por lo que no puede

operar a frecuencias muy altas.ATE-UO DCEC sint 51

Detector fase-frecuencia con bomba de carga (I)

ATE-UO DCEC sint 52

S

R

Q

S

R

Q

vE’

vS’

-

VU

vDF

VD

+

Realización física de este bloque

C1R2

R1

+

-

Cf

C1

R2

R1

Cf

VU

VD vC

Es como el circuito de la transparencia ATE-UO DCEC sint 26, pero en modo diferencial.

vFG0

vC

Detector fase-frecuencia con bomba de carga (II)

ATE-UO DCEC sint 53

• Frecuentemente se realizan físicamente de otra forma: la bomba de carga.

C1R2R1

+

-Cf

C1

R2

R1

Cf

VU

VD

vC

Rs

Rs

• Otro modo frecuente de realizar físicamente este bloque.

Detector fase-frecuencia con bomba de carga (III)

ATE-UO DCEC sint 54

Bomba de carga

C1

R2

+ VCC

Cf

VU

VD

vC

gm·VD

gm·VU

10 1021

-80

-60

-40

-20

0

20

40

103 104 105 106 107

fp1 fz fp2f [Hz]

ú G(f)ú [dB]

Gmf

𝒇𝒑𝟐 ≈ 𝒈𝒎𝟐𝝅𝑪𝒇


𝑮𝒎𝒇 ≈ 𝒈𝒎 ∙𝑹𝟐 𝒇𝒑𝟏 = 𝟎

Detector fase-frecuencia con bomba de carga (IV)

Ejemplo de PLL con bomba de carga:

ATE-UO DCEC sint 55

Bomba de carga

Detector fase-frecuencia sin bomba de cargaEjemplo de PLL sin bomba de carga:

ATE-UO DCEC sint 56

Filtro y regulador

Detector fase-

frecuenciaVCO

Divisores fijos

Salida 8Salida

Ideas generales sobre el modelado dinámico (I)

• Idea fundamental del modelado dinámico: establecer las relaciones existentes entre los incrementos de las variables de un sistema.

• Normalmente se buscan relaciones lineales.

• Proceso de modelado:

Y

X

Y

X

Y

X

Y = F(X)

tg= [F(X)/X]A

XA

YA

y = [F(X)/X]A·xFunción lineal

x

y

1º- Obtención de las ecuaciones del proceso.

2º- Elección del “punto de trabajo”.

3º- Linealización respecto al “punto de trabajo”.

4º- Cálculo de transformadas de Laplace.

ATE-UO DCEC sint 57

Y

X

• Función de partida:

Y = F(X)

ATE-UO DCEC sint 58

Ideas generales sobre el modelado dinámico (II)

Siendo: X = XA + x

• Función linealizada en A: y = f(x) = m·x

Y

X

x

y

XA

YA

Ejemplo en electrónica analógica:

• vBE = VBE_A + vbe

• iB IB_A + ib = IB_A + gA·vBE • gA= [iB(vBE)/vBE]A

m = [F(X)/X]AY YA + y = YA + m·x

Modelado dinámico de un PLL (I)

vE = VEPsen(fE) vS = VSPsen(fs)

vE vS

Salida del VCO

vDF vFG0

vCKDF

• Empezamos por fijar el punto de trabajo estático del VCO (subíndice 0):

vC = VC_0, lo que implica fS = FS_0 o wS = WS_0.

• Después perturbamos el punto de trabajo:

vC = VC_0 + vc fS = FS_0 + fs wS = WS_0 + ws

Valor total

Valor estático

Valor linealizado Valor total

Valor estático

Valor linealizado

Valor total

Valor estático

Valor linealizado

ATE-UO DCEC sint 59

Modelado dinámico de un PLL (II)• Ahora analizamos qué pasa con las fases (integrando

la expresión de las frecuencias angulares):

Valor linealizado = fase relativaValor total = fase absoluta

wS = WS_0 + ws fS = WS_0·t + fs fS = FS_0 + fs

fE = WS_0·t + fe

Valor estático = fase que crece uniformemente

tfE(t)

WS_0·t1

fe(t1)

WS_0·t

t1

fE(t1)

Normalmente WS_0 se elige para que fe y fs estén acotadas ATE-UO DCEC sint 60

Modelado dinámico de un PLL (III)

vE = VEPsen(fE) vS = VSPsen(fs)

vE vS

Salida del VCO

vDF vF G0

vCKDF

ATE-UO DCEC sint 61

-VCO

fE fS

fS

vDFConv. f/V

vCFiltro pasa-

bajos y regulador

fE - fS

Diagrama de bloques antes de linealizar

Modelado dinámico de un PLL (IV)

ATE-UO DCEC sint 62

-VCO

fE fS

fS

vDFConv. f/V

vCFiltro pasa-

bajos y regulador

fE - fS

Diagrama de bloques antes de linealizar

• VCO: existe relación directa entre vC y frecuencia: fS = G(vC).

• Filtro pasa-bajos y regulador: vC = F(vDF).

• Convertidor f/V: vDF = KDF·(fE - fS) + Vcte.

Ganancia de cada bloque:

t

0

• Por tanto: fS(vC) = f0 + 2p· G(vC)·dt.

Modelado dinámico de un PLL (V)

ATE-UO DCEC sint 63

-VCO

fe fs

fs

vdfConv. f/V

vcFiltro pasa-

bajos y regulador

fe - fs

Diagrama de bloques con variables linealizadas

• VCO: como fs = KV ·vc,

• Filtro pasa-bajos y regulador: vc = F(vdf ).

• Convertidor f/V: vdf = KDF·(fE - fS) = KDF·(fe - fs).

Linealizamos cada bloque:

t

0

entonces: fs(vc) = 2p·KV · vc·dt.

Modelado dinámico de un PLL (VI)

ATE-UO DCEC sint 64

• VCO: fs/vc = 2p·KV/s.

• Filtro pasa-bajos y regulador: vc/vdf = F(s).

• Convertidor f/V: vdf/(fe – fs) = KDF.

- Función de transferencia de cada bloque en transformada de Laplace:(NOTA: para simplificar la notación, las variables obtenidas como transformadas de Lapace conservan la misma notación que cuando eran dependientes del tiempo).

Modelo dinámico del PLL

-fe fs

fs

vdf vcfe - fs KDF F(s) 2p·KV /s

- Por supuesto, se cumple: ws = s·fs y we = s·fe.

Funciones de transferencia en un PLL (I)

2p·KV·KDF·F(s)/sTfe-fs(s) = fs/fe = =

1 + 2p·KV·KDF·F(s)/s

2p·KV·KDF·F(s)

s + 2p·KV·KDF·F(s)

Tfe- Df (s) = (fe – fs)/fe = 1- Tfe-fs(s) = s


-fe fs

fs

vdf vcfe - fs KDF F(s) 2p·KV/s

• Transferencia fase relativa de entrada a fase relativa de salida:

• Transferencia fase relativa de entrada a diferencia de fases:

ATE-UO DCEC sint 65

TDf-fs (s) = fs/(fe – fs) = 2p·KV·KDF·F(s)/s

• Transferencia diferencia de fases a fase relativa de salida:

Funciones de transferencia en un PLL (II)

Twe-ws(s) = ws/we = (s·fs)/(s·fe) = fs/fe = Tfe-fs(s)

-fe, we

fs, ws

fs, ws

vdf vcfe - fs KDF F(s) 2p·KV/s

• Transferencia frecuencia relativa de entrada a frecuencia relativa de salida:

Tfe-ws (s) = ws/fe = (s·fs)/(fe) = s·Tfe-fs(s)

Twe-fs (s) = fs/we = fs/(s·fe) = Tfe-fs(s)/s

• Transferencia fase relativa de entrada a frecuencia relativa de salida:

• Transferencia frecuencia relativa de entrada a fase relativa de salida:

ATE-UO DCEC sint 66

-fe- fs fsfe

TDf- fs (s)

Tfe-fs(s) =TDf-fs (s)

1 + TDf-fs (s)

KDF·F(s)Tfe-vc(s) = vc/fe = =

1 + 2p·KV·KDF·F(s)/s

KDF·s·F(s)


TDf-fs (s) = 2p·KV·KDF·F(s)/s

-

fe fs

fs

vc

KDFF(s) 2p·KV/s -

fe

fs

vcKDF·F(s)

2p·KV/s

ATE-UO DCEC sint 67

Funciones de transferencia en un PLL (III)

-fe- fs fsfe

TDf- fs (s)

Tfe-fs(s) =TDf-fs (s)

1 + TDf-fs (s)

TDf-fs (s) = 2p·KV·KDF·F(s)/s

ATE-UO DCEC sint 68

Conceptos de Orden y de Tipo de un PLL

Orden: Número de polos de Tfe-fs(s).

Tipo: Número de polos en s = 0 de TDf-fs (s).

Ejemplo de la determinación del Orden y de Tipo de un PLL

Ejemplo:

Red RC como filtro: F(s) = 1/(1+ R1·Cf·s).

Tfe-fs(s) = =2p·KV·KDF·F(s)


2p·KV·KDF

R1·Cf·s2 + s + 2p·KV·KDF

Orden 2 (2 polos)

TDf-fs(s) = 2p·KV·KDF·F(s)/s = 2p·KV·KDF

s·(1+ R1·Cf·s)

Tipo 1 (1 polo en s = 0)

Como siempre la función de transferencia del integrador tiene un polo en cero, el Tipo mínimo posible es 1. ATE-UO DCEC sint 69

Relación entre el Orden y de Tipo de un PLL

La función TDf-fs (s) se puede escribir como:

TDf-fs (s) = PN(s)/PD(s) = PN(s)/(sn·P’D(s))

siendo PN(s) y PD(s) los polinomios del numerador y del

denominador y P’D(s) la parte del polinomio del denominador

sin ceros en cero. Por tanto:

Tfe-fs(s) = = =TDf- fs(s)

1 + TDf-fs(s)

PN(s)/(sn·P’D(s))

1 +PN(s)/(sn·P’D(s))

PN(s)

sn·P’D(s) + PN(s)

Luego el Orden (número de polos de Tfe-fs(s)) ha de ser

mayor o igual que Tipo (número de polos en s = 0 de

TDf- fs(s), es decir, n. ATE-UO DCEC sint 70

Obtención de un PLL de Orden 1 desde uno de Orden 2

-fe

fs

fs

vdf vcfe- fsKDF 2p·KV/sG0

vf

Tfe-fs(s) =2p·KV·KDF·G0

R1·Cf·s2 + s + 2p·KV·KDF·G0

• Con filtro RC es de Orden 2:

• Si 1/(R1·Cf) > 16·2p·KV·KDF·G0, entonces el factor de amortiguamiento es mayor que 2 y se puede aproximar el sistema por uno de primer orden:

Tfe-fs(s) =2p·KV·KDF·G0

s + 2p·KV·KDF·G0

=1

t·s +1Sistema de

primer orden

• El Tipo sigue siendo 1.

• El PLL de Orden 1 y Tipo 1 es el más simple posible.ATE-UO DCEC sint 71

PLL de Orden 1 y de Tipo 1 (I)

siendo: t = 1/(2p·KV·KDF·G0)

PLLwE(t) wS(t)wE

t

we1WS_0

Escalón en la frecuencia de entrada: we(s) = we1/s ws(s) = we1/(s·(t·s +1)).

fe- fs

-fsfe

fs

2p·KV·KDF·G0/s Tfe-fs(s) =1

t·s +1

Cálculo de respuestas

Caso 1: Evolución de la frecuencia de salida wS(t) ante escalón en la frecuencia de entrada wE(t).

wS

tWS_0 ?

ATE-UO DCEC sint 72

PLL de Orden 1 y de Tipo 1 (II)

• Partimos de ws(s) = we1/(s·(t·s +1)).

• Calculamos la antitransformada de Laplace ws(t) = we1(1-e-t/t).

we1

we(t)

t1 = 10ms

t2 = 1ms

0 20 40 60t [ms]

ws(t)

La frecuencia relativa (y absoluta también) de salida acaba

coincidiendo con la de entrada después de 3-5 veces t.ATE-UO DCEC sint 73

Magnitudes relativas

wE

t

we1WS_0

Caso 2: Evolución de la diferencia de fases Df = fe - fs ante escalón en la frecuencia de entrada wE(t).

Df

t

?-Df(t) fS(t)wE (t) PLL en bucle

abierto

PLL de Orden 1 y de Tipo 1 (III)

Tfe- Df (s) = (fe – fs)/fe = 1- Tfe-fs(s) = t·st·s +1

• Primero calculamos la transferencia entre la fase relativa de entrada a diferencia de fases:

• Por tanto: Df(s) = Tfe-Df(s)·fe(s).

• Como: we(s) = we1/s, entonces: fe(s) =

we1/s2.• Entonces: Df(s) = t·we1/(s·(t·s +1)).

ATE-UO DCEC sint 74

PLL de Orden 1 y de Tipo 1 (IV)

• Partimos de Df(s) = t·we1/(s·(t·s +1)).

• Calculamos la antitransformada Df(t) = t·we1(1-e-t/t).

La diferencia final de fases crece con t y la rapidez en

alcanzar el régimen permanente crece al decrecer t.ATE-UO DCEC sint 75

0 20 40 60t [ms]

Df(t)

t1 = 10mst1·we1

t2 = 1mst2·we1

- Un método general para calcular la diferencia de fases en régimen permanente ante un escalón de frecuencia para cualquier PLL, aplicado a un PLL de Orden 1 y de Tipo 1: Usando el Teorema del Valor Final.

• Aplicando el Teorema del Valor Final a Df(s) obtenemos:

Luego si queremos que lim Df(t) = 0, entonces K 0. t

lim Df(t) = lim s·Df(s) = t s 0

= we1· t = we1/K. t·s +1

we1·t

Es decir, hace falta un elemento con mucha ganancia en continua en la función de transferencia de bucle abierto.

ATE-UO DCEC sint 76

siendo: t = 1/(2p·KV·KDF·G0) = 1/K (siendo K = 2p·KV·KDF·G0).

PLL de Orden 1 y de Tipo 1 (V)

• Partimos de Df(s) = t·we1/(s·(t·s +1)),

Evolución temporal de las señales ante un escalón en la frecuencia de entrada:

Escalón en la frecuencia we1 = 0,25 WS_0

vS

vE

Df Df()=t·we1

PLL de Orden 1 y de Tipo 1 (VI)

ATE-UO DCEC sint 77

wE

t

we1WS_0

La frecuencia final de salida coincide con la nueva frecuencia

de entrada, pero se genera un desfase que depende de t.

Caso 3: Evolución de la frecuencia relativa de salida wS(t) ante escalón en la fase relativa de entrada fE(t).

PLL de Orden 1 y de Tipo 1 (VII)

• Relacionamos fase relativa y frecuencia relativa en la entrada:

ATE-UO DCEC sint 78

PLLfE(t) wS(t)

fe1

fE

t

wS

t

WS_0 ?

• Por tanto: ws(s) = Tfe-fs(s)·s·fe1/s

• Calculamos la frecuencia relativa de salida en función de la frecuencia relativa de entrada: ws(s) = Tfe-fs(s)·we(s).

we(s) = s·fe(s).

• Escalón en la fase de entrada: fe(s) = fe1/s.

= fe1/(t·s +1).

PLL de Orden 1 y de Tipo 1 (VIII)

• Partimos de ws(s) = fe1/(t·s +1)).

• Calculamos la antitransformada de Laplace ws(t) = (fe1/t)·e-t/t.

ATE-UO DCEC sint 79

0 5 7,5 10t [ms]

ws(t)

t1 = 10msfe1/t1

t2 = 1ms

fe1/t2

Magnitudes relativas

La discrepancia inicial es mayor cuanto menor es t.

La frecuencia relativa (y absoluta también) de salida acaba

coincidiendo con la de entrada después de 3-5 veces t.

Caso 4: Evolución de la diferencia de fases Df = fe - fs ante escalón en la fase relativa de entrada fE(t).

PLL de Orden 1 y de Tipo 1 (IX)

ATE-UO DCEC sint 80

fe1

fE

t

• Escalón en la fase de entrada: fe(s) = fe1/s.

Df

t

?-Df(t) fS(t)fE (t) PLL en bucle

abierto

• Por tanto: Df(s) = Tfe-Df(s)·fe(s) = (fe1/s)·t·s·/(t·s +1).

• Es decir: Df(s) = t·fe1/(t·s +1).

Tfe- Df (s) =

t·st·s +1

• La función de transferencia entre la fase relativa de entrada y la diferencia de fases es:

PLL de Orden 1 y de Tipo 1 (X)

• Partimos de Df(s) = t·fe1/(t·s +1).

• Calculamos la antitransformada de Laplace Df(t) = fe1·e-t/t.

fe1 t1 = 10ms

t2 = 1ms

0 20 40 60t [ms]

Df(t)

La diferencia final de fases decrece y se anula después de 3-5 veces t.

ATE-UO DCEC sint 81

Evolución temporal de las señales ante un escalón en la fase de entrada:

ve

vosc

Escalón en la fase fe1 = p/2

Df

PLL de Orden 1 y de Tipo 1 (XI)

fe1

fE

t

La frecuencia y la fase de la señal de salida coinciden finalmente con las de la señal de entrada.

ATE-UO DCEC sint 82

ATE-UO DCEC sint 83

𝒇𝒑𝟐 ≈ 𝟏𝟐𝝅𝑪𝒇 𝑹𝟏𝑹𝟐𝑹𝟏+𝑹𝟐


𝒇𝑷𝟏 ≈ 𝟏𝟐𝝅𝑪𝟏(𝑹𝟏+𝑹𝟐)

PLL de Orden 2 y de Tipo 1 (I)• Supongamos el siguiente conjunto filtro-regulador:

• fp2 tiene como misión filtrar, mientras que fp1 y fz tienen como misión actuar como reguladores (determinar la dinámica del PLL). Supongamos que fp2 >> fz.

10 1021-80

-60

-40

-20

0

20

103 104 105 106 107

fp1 fzf [Hz]

ú G(f)ú [dB]

Sin fp2

• Función de transferencia del filtro-regulador :

F(s) = (1+ R2·C1·s)/[1+ (R1 + R2)·C1·s]

TDf- fs (s) = 2p·KV·KDF·G0·F(s)/s = 2p·KV·KDF·G0·(1+R2·C1·s)

s·[1+(R1+R2)·C1·s]


-fe

fs

fs

vdf vcfe- fsKDF 2p·KV/sG0

vf

• Función de transferencia del PLL en bucle abierto:

ATE-UO DCEC sint 84

Tipo 1 (1 polo en s = 0)


Tfe-fs(s) =2p·KV·KDF·G0·(1+R2·C1·s)

s·[1+(R1+R2)·C1·s] + 2p·KV·KDF·G0·(1+R2·C1·s)

Tfe-fs(s) =2p·KV·KDF·G0·(1+R2·C1·s)

(R1+R2)·C1·s2 + (1+ 2p·KV·KDF·G0·R2·C1)·s + 2p·KV·KDF·G0

·s2 + ·s +1

Tfe-fs(s) =1+R2·C1·s

2p·KV·KDF·G02p·KV·KDF·G0

(R1+R2)·C1 1+ 2p·KV·KDF·G0·R2·C1

Orden 2 (2 polos)

TDf- fs (s) =2p·KV·KDF·G0·(1+R2·C1·s)

s·[1+(R1+R2)·C1·s] Tfe-fs(s) =

TDf-fs (s)

1 + TDf-fs (s)

ATE-UO DCEC sint 85


s2/(wp1·K) + s·(1+K/wZ)/K + 1

Tfe-fs(s) =1 + s/wZ

• Reagrupando términos:

siendo:

wZ = 1/(R2·C1), wp1 = 1/[(R1+R2)·C)] y K = 2p·KV·KDF·G0.

• Estudiamos, como ejemplo, la respuesta ante un escalón en

la frecuencia de entrada: we(s) = we1/s

s·(s2/(wp1·K) + s·(1+K/wZ)/K + 1)ws(s) = Tfe-fs(s)·we(s) =

(1 + s/wZ)·we1

ATE-UO DCEC sint 86

PLL de Orden 2 y de Tipo 1 (V)• Ejemplo:

K = 105-107 Hz/rad wp1 = 106p rad/s wZ = 5·106p rad/s.

K = 105

K = 106

K = 107

0 2 4 6t [ms]

we1

ws(t) wZ = 5·106p rad/swZ =

wZ

wZ =

Con wZ se puede optimizar la respuesta dinámica.

ATE-UO DCEC sint 87

PLL de Orden 2 y de Tipo 1 (VI)

- Estudiamos, como ejemplo, la diferencia de fases final ante un escalón en la frecuencia de entrada. La transferencia entre fase de entrada y diferencia de fases vale:

• Aplicando el Teorema del Valor Final a Df(s) obtenemos:

• Como we(s) = we1/s, entonces: fe(s) = we(s)/s = we1/s2.

Luego si queremos que lim Df(t) = 0, entonces K . t

lim Df(t) = lim s·Df(s) = t s 0

= we1/Ks2/(wp1·K) + s·(1+K/wZ)/K + 1

we1·[s/(wp1·K) + 1/K]

Tfe- Df (s) = 1- Tfe-fs(s) = s2/(wp1·K) + s·(1+K/wZ)/K + 1

s2/(wp1·K) + s/K

• La diferencia de fases valdrá: Df(s) = Tfe- Df (s)·fe(s).

Es decir, hace falta un elemento con mucha ganancia en continua en la función de transferencia de bucle abierto.

ATE-UO DCEC sint 88

ATE-UO DCEC sint 89

PLL de Orden 2 y de Tipo 2 (I)• Supongamos el siguiente conjunto filtro-regulador:

• fp2 tiene como misión filtrar, mientras que fp1 y fz tienen como misión actuar como reguladores (determinar la dinámica del PLL). Supongamos que fp2 >> fz.

𝑮𝒎𝒇 ≈ 𝑹𝟐𝑹𝟏 𝒇𝒑𝟏 = 𝟎

𝒇𝒑𝟐 ≈ 𝟏𝟐𝝅𝑪𝒇𝑹𝟐


10 1021

-80

-60

-40

-20

0

20

40

103 104 105 106 107

fz f [Hz]

ú G(f)ú [dB]

GmfSin fp2


Función de transferencia F(s) del filtro usado:

TDf- fs(s) = 2p·KV·KDF·F(s)/s =-2p·KV·KDF·(1 + R2·C1·s)

s2·R1·C1

Tipo 2 (2 polos en s = 0)

F(s) = - (1+ R2·C1·s)/(R1·C1·s)

F(s) = - (1+ s/wZ)/(R1·C1·s),

siendo: wZ = 1/(R2·C1).

ATE-UO DCEC sint 90


Tfe-fs(s) =-2p·KV·KDF·(1 + R2·C1·s)

s2·R1·C1 - 2p·KV·KDF·(1 + R1·C1·s)

Tfe-fs(s) =-2p·KV·KDF·(1 + R2·C1·s)

R1·C·s2 - 2p·KV·KDF·R2·C1·s - 2p·KV·KDF

Orden 2 (2 polos)

Tfe-fs(s) =1 + R2·C1·s

·s2 + R2·C1·s + 1-2p·KV·KDF

R1·C1

TDf- fs(s) =-2p·KV·KDF·(1 + R2·C1·s)

s2·R1·C1 Tfe-fs(s) =

TDf-fs (s)

1 + TDf-fs (s)

ATE-UO DCEC sint 91


ATE-UO DCEC sint 92

El resultado es semejante al obtenido en el PLL de Orden 2 y Tipo 1.

Luego se puede optimizar de igual forma la respuesta dinámica. La

ventaja es que al ser de Tipo 2 se anula la diferencia de fases en

régimen permanente ante un escalón de frecuencia.

s2/(wp1·K) + s·(1+K/wZ)/K + 1

Tfe-fs(s) =1 + s/wZ

PLL de Orden 2 y de Tipo 1

Diapositiva ATE-UO DCEC sint 86

Tfe-fs(s) =1 + R2·C1·s

·s2 + R2·C1·s + 1-2p·KV·KDF

R1·C

PLL de Orden 2 y de Tipo 2

Diapositiva ATE-UO DCEC sint 91

PLL de Orden 2 y de Tipo 2 (V)

Otra forma de realizar un PLL de Orden 2 y Tipo 2:

• OJO: Para que el lazo sea estable KV·KDF < 0 lo que significa que o bien KV < 0 o K DF < 0. En caso contrario, el PLL sería inestable, a menos que el detector de fases cambie el signo de KDF en función de la diferencia de fases.

Tfe-fs(s) =1 + (R1+R2)·C1·s

·s2 + (R1+ R2)·C1·s + 12p·KV·KDF

R1·C1

• En este caso, el filtro-regulador tiene ganancia positiva en continua.

ATE-UO DCEC sint 93

Parámetros característicos de los PLLs (I)

• Margen de mantenimiento estático (hold-in range): Es la diferencia de frecuencias de entrada entre las que el lazo permanece enganchado en las siguientes condiciones: partimos del lazo enganchado y cambiamos la frecuencia de entrada muy lentamente.

• Margen de mantenimiento dinámico (pull-out range): Es la diferencia de frecuencias de entrada entre las que el lazo permanece enganchado en las siguientes condiciones: partimos del lazo enganchado y cambiamos la frecuencia de entrada bruscamente (es, por tanto, el valor del escalón de frecuencia de entrada que acabamos de dar).

• Margen de enganche lineal (lock-in range): Es la diferencia de frecuencias de entrada entre las que el lazo se engancha trabajando el detector de fases de forma lineal.

• Margen de enganche no lineal (pull-in range): Es la diferencia de frecuencias de entrada entre las que el lazo se engancha aunque el detector de fases llegue a trabajar de forma no lineal.

ATE-UO DCEC sint 94

Parámetros característicos de los PLLs (II)

• Error de fase: Es la diferencia de fases de entrada y salida. Depende del tipo de detector de fases y del filtro-regulador usados y, a veces en la realidad, de la frecuencia de oscilación.

Margen de mantenimiento estático (hold-in)

Margen de enganche no lineal (pull-in)

Margen de mantenimiento dinámico (pull-out)

Margen de enganche lineal (lock-in)

FS_0

ATE-UO DCEC sint 95

Ejemplo de PLL en un circuito integrado: el LM 565 (I)

Esquema de bloques

ATE-UO DCEC sint 96

Ejemplo de PLL en un circuito integrado: el LM 565 (II)Esquema interno

Detector de fases Amp. Op. VCO ATE-UO DCEC sint 97

Idea básica de un sintetizador de frecuencia con PLL

Trasparencia ATE-UO DCEC sint 15

ATE-UO DCEC sint 98

Programación del contador

Cuando el PLL está enganchado, fXtal = fS/N fS = fXtal·N.

Luego podemos cambiar la frecuencia fS cambiando N.

fS

Sintetizador de frecuencia con PLL de divisor programable


• La frecuencia de salida cambia a escalones DfS = fXtal.

• Problema: los contadores programables tienen frecuencias

máximas de uso no muy altas Solución: combinar contadores

fijos y programables.

VCO

KDF

NP

fXtal

fS=NP·fXtal

ATE-UO DCEC sint 99

• La frecuencia de salida es fS = NF·NP·fXtal.

• La frecuencia de salida cambia a escalones DfS = NF·fXtal.

• Problema: fXtal acaba siendo demasiado pequeña filtro de

relativamente baja frecuencia cambios de frecuencia lentos Solución: sintetizador con divisor de doble módulo.

Sintetizador de frecuencia con PLL de divisor fijo y divisor programable


fS=NF·NP·fXtal

KDF

NP

fXtal

NF

ATE-UO DCEC sint 100

Sintetizadores de frecuencia con PLL y con divisor de doble módulo (I)

NP

A

En este caso:

fS=N·fXtal, siendo:

N = NP·P + A.

NP_max NP NP_min

y Amax A 1.

fXtal fS=N·fXtal

NP(P+1)/P

Reset(P+1)/P

AReset

KDF


• Necesariamente tiene

que ser NP_min Amax.

• A partir de ese momento, aún quedan (NP-A) pulsos a la salida del

bloque “(P+1)/P” para que se complete un ciclo de conteo, es decir,

P·(NP-A) pulsos del VCO. Por tanto, el número total de pulsos N

para completar un ciclo de conteo a la salida del bloque “N” es:

N = (P+1)·A + P·(NP-A) = NP·P + A.

• El bloque “(P+1)/P” divide

inicialmente por P+1 y sólo cambia a

dividir por P cuando el bloque “A” ha

contado A pulsos a la salida del

bloque “(P+1)/P”, es decir, (P+1)·A pulsos del VCO.

Sintetizadores de frecuencia con PLL y con divisor de doble módulo (II)


• Por tanto: Amax = P. Si Amax > P, la misma frecuencia se puede

generar con dos combinaciones distintas de A y de NP. Si Amax < P,

quedan frecuencias sin generar. Por tanto, siempre Amax P.

• Supongamos que queremos

que varíe la generación de

frecuencias a escalones

siempre constantes. Entonces

tiene que cumplirse:

NP·P + (Amax +1) = (NP + 1)·P + 1

Aumentar en 1 el valor Amax = Poner el mínimo en A (=1) y aumentar NP en 1

Sintetizadores de frecuencia con PLL y con divisor de doble módulo (III)


• Como:

NP_max NP NP_min,

Amax A 1,

NP_min Amax P y

N = NP·P + A, entonces:

Nmin_posible = P2 + 1.

• Los escalones de frecuencia de salida son:

DfS = (NP·P + A+1)·fXtal - (NP·P + A)·fXtal = fXtal.

• Valores normalizados de P son: 5, 8, 15, 20, 32, 40 y 80.

Sintetizadores de frecuencia con PLL y con divisor de doble módulo (IV)


PLL sintetizador para transmisor de CB (Citizens Band) de

26,965 MHz a 27,405 MHz en saltos de 10 kHz (I)

• Como necesitamos DfS= 10 kHz, supongamos que elegimos

fXtal = 10 kHz.

• Y como fS = NP·fXtal, entonces sería NP_min = 2696,5 y NP_max = 2740,5.

• Pero esto no es válido porque los divisores deben ser números

enteros. Tenemos que multiplicar estos valores por 2 (NP_min = 5393 y NP_max = 5481) y dividir fXtal por 2 (fXtal = 5 kHz).

1º- Con divisor programable:


5393 NP 5481

26,965 MHz- 27,405 MHz

fXtal = 5 kHz

• Se generan frecuencias a saltos de 5 kHz (no es un

problema).

• El divisor programable es una frecuencia bastante alta

(aunque posible). ATE-UO DCEC sint 106


26,965 MHz a 27,405 MHz en saltos de 10 kHz (II)

• Supongamos que queremos que la frecuencia en la entrada del

divisor programable sea menor que 5 MHz. Entonces elegimos NF = 8, de tal forma que la frecuencia máxima a la entrada del divisor programable sea 27,405/8 = 3,425625 MHz < 5 MHz.

• Como realmente necesitamos DfS = 5 kHz, entonces fXtal = DfS/NF = 625 Hz.

• Los valores de NP serán NP= fS/(NF·fXtal), es decir: NP_min = 5393 y NP_max = 5481 (lo mismo que en el caso anterior).

2º- Con divisores fijo y programable:



26,965 MHz a 27,405 MHz en saltos de 10 kHz (III)

• El divisor programable es de frecuencia más baja (más asequible).

• La frecuencia del oscilador es bastante baja, por lo que también lo

es la de corte del filtro y, por lo tanto, el lazo y el sintetizador son

lentos.

5393 NP 5481

26,965 MHz- 27,405 MHz

fXtal = 625 Hz



26,965 MHz a 27,405 MHz en saltos de 10 kHz (IV)

3º- Con divisor de doble módulo:

• Mantenemos en 5 MHz la máxima

frecuencia en la entrada del divisor

programable. Elegimos P = 8.

Como necesitamos DfS = 5 kHz,

entonces fXtal = 5 kHz. Elegimos

Amax = P = 8. Los valores máximo y

mínimo de N son los mismos que

los calculados antes para NP:

Nmin = 5393 y Nmax = 5481 • Por tanto: Nmin = 5393 = NP_min·8 + AN_min Hay que

solucionar esta ecuación con valores enteros de NP_min y AN_min.


26,965 MHz a 27,405 MHz en saltos de 10 kHz (V)


AN-min 1 2 3 4 5 6 7 8

NP_min 674 673,875 673,75 673,625 673,5 673,375 673,25 673,125

• Solucionamos 5393 = NP_min·8 + AN_min para los valores posibles

(enteros) de AN_min:


26,965 MHz a 27,405 MHz en saltos de 10 kHz (VI)

Luego: AN_min = 1 y NP_min = 674.

Igualmente solucionamos: Nmax = 5481 = NP_max·8 + AN_max

AN_max 1 2 3 4 5 6 7 8

NP_max 685 684,875 684,75 684,625 684,5 684,375 684,25 684,125

Luego: AN_max = 1 y NP_max = 685.Resumen:

26,965 MHz NP = 674 y A = 1

27,405 MHz NP = 685 y A = 1ATE-UO DCEC sint 110

674NP685

fXtal = 5 kHz

1A8

26,965 MHz NP=674 y A=1.

27,405 MHz NP=685 y A=1.


26,965 MHz a 27,405 MHz en saltos de 10 kHz (VII)


Sintetizadores de frecuencia con PLLs y con mezclador (I)

Se cumple:

(fS - fXtal2)/NP = fXtal1 fS = fXtal1·NP + fXtal2.

Permiten sintetizar frecuencias mayores que las de funcionamiento de los divisores de frecuencia:


pasa-bajos

fXtal2

VCO

KDF

NP

fXtal1

pasa-bajos

fS

Sintetizadores de frecuencia con PLLs y con mezclador (II)


pasa-bajos VCO2

KDF2

NP2

fXtal2

pasa-bajos VCO1

KDF1

NP1

fXtal1

pasa-bajos

fS1

fS2

Sintetizadores de frecuencia con PLLs y con mezclador (III)


Se cumple:

(fS1 – fS2)/NP1 = fXtal1

y fS2/NP2 = fXtal2.

Por tanto:

fS1 = fXtal1·NP1 + fXtal2·NP2.

Otros sistemas de generación precisa de señales de alta frecuencia sin PLLs (antiguos sistemas analógicos) (I)

fS = fXtal + fVFO

VFO

fXtal

fVFO

• Oscilador a cristal: de frecuencia relativamente alta y precisa,

pero constante.

• Oscilador de frecuencia variable (VFO): frecuencia menos precisa, pero variable.

Oscilador heterodino:


Otros sistemas de generación precisa de señales de alta frecuencia sin PLLs (antiguos sistemas analógicos) (II)

VFO

fXtal

fVFO

fs

Multiplicador de frecuencia por 2 fs = 2·fXtal + fVFO

Multiplicadores de frecuencia y oscilador heterodino:

• Los multiplicadores de frecuencia se usaban para generar frecuencias mayores que las posibles con cristales de cuarzo reales.

• Ejemplo con un duplicador:


• Por generación de armónicos al trabajar un semiconductor de forma no lineal se pueden construir triplicadores, quintuplicadores, etc.

Bases teóricas de los Sintetizadores Digitales Directos (Direct Digital Synthesizers, DDSs) (I)

Convertidor D/A

Contador de la

direcciónnD bits

“Lookup table”de la función

seno

Reloj

pasa-bajos

vS = VSsen(wSt)

nCDA bits

nCDA bits

Registro

Reloj

t

Valores de la dirección de lectura en la tabla

t

Salida del convertidor D/A

t


Bases teóricas de los Sintetizadores Digitales Directos (Direct Digital Synthesizers, DDSs) (II)


• Problema: para modificar la frecuencia de la senoide generada hay que cambiar la frecuencia del reloj, lo que no resulta práctico.

Reloj

t


t

t

vS

Reloj

t


t

t

vS

A f1 A f2 < f1

Concepto de acumulador de fases para un DDS (I)


n bits

Dato M en n bits Registro de

incremento de fase M

M = palabra de frecuencia

+Registro del acumulador

de fasesn bits n bits

n bits

Reloj

• Normalmente n está comprendido entre 24 y 32.

• Por simplicidad, vamos a mostrar cómo funciona el acumulador de fases con n = 4.

• Por tanto, se pueden cargar 2n = 24 = 16 valores distintos de M.

• Supongamos inicialmente que M es 1 (es decir, 00012).

Concepto de acumulador de fases para un DDS (II)


Ciclo M Reg. del acum. de fases en t

Reg. del acum. de

fases en t+Dt

1º 0001 0000 0001

2º 0001 0001 0010

3º 0001 0010 0011

4º 0001 0011 0100

5º 0001 0100 0101

6º 0001 0101 0110

7º 0001 0110 0111

8º 0001 0111 1000

9º 0001 1000 1001

10º 0001 1001 1010

11º 0001 1010 1011

12º 0001 1011 1100

13º 0001 1100 1101

14º 0001 1101 1110

15º 0001 1110 1111

16º 0001 1111 0000

17º 0001 0000 0001

• M = 1 (00012).

• Supongamos que el registro del acumulador de fases está cargado inicialmente con 0 (00002).

• Vemos que se produce “desbordamiento” después de 24 = 16 ciclos, por lo que el registro del acumulador de fases se pone a 00002.

Concepto de acumulador de fases para un DDS (III)


Ciclo M Reg. del acum. de fases en t

Reg. del acum. de

fases en t+Dt

1º 0100 0000 0100

2º 0100 0100 1000

3º 0100 1000 1100

4º 0100 1100 0000

5º 0100 0000 0100

6º 0100 0100 1000

7º 0100 1000 1100

8º 0100 1100 0000

9º 0100 0000 0100

10º 0100 0100 1000

11º 0100 1000 1100

12º 0100 1100 0000

13º 0100 0000 0100

14º 0100 0100 1000

15º 0100 1000 1100

16º 0100 1100 0000

17º 0100 0000 0100

• Supongamos ahora que M = 4 (01002).

• Como antes, partimos de que el registro del acumulador de fases está cargado inicialmente con 0 (00002).

• Ahora el “desbordamiento” se produce cada 16/4 = 4 ciclos.

• Si 2n no es divisible por n, el resultado final no es 00002, por lo que el siguiente ciclo es distinto.

Concepto de acumulador de fases para un DDS (IV)


• Nos fijamos ahora en los 2 bits más significativos

• Cuando M = 1, los 2 bits más significativos cambian cada 4 ciclos.

• Cuando M = 4, los 2 bits más significativos cambian cada ciclo.

Concepto de acumulador de fases para un DDS (V)


• Esta información se puede usar para acceder a una “Lookup table” con los valores de la función seno.

• Con M = 4 la frecuencia será 4 veces mayor que con M = 1.

Valores del número formado por los 2 bits más significativos

t

Con M = 1

t

Con M = 4

Estructura real de un DDS (I)

n bits

Dato M en n bits Registro de

incremento de fase M

M = palabra de frecuencia

+Registro del acumulador

de fasesn bits

nD bits

n bits

Reloj

n-nD bitstruncados

“Lookup table”de la función

seno

nCDA bits

pasa-bajos

vS = VSsen(wSt)

Registro + convert.

D/A


Estructura real de un DDS (II)


Valores de la dirección de lectura en la tabla(nD bits)

t


t

M = M1

Valores de la dirección de lectura en la tabla (nD bits)

t


t

M = 2M1

Se consigue leyendo la tabla “al revés”

Estructura real de un DDS (III)

n = 24-32 bits

nD = 13-15 bits

nCDA = 12 bits


• Valores reales de los números de bits usados:

t

Valores de la dirección de lectura en la tabla

t

Salida del conv. D/A

M senoides

t

Reloj

2n ciclos de reloj

Ecuaciones de un DDS (I)

• Ecuación de sintonía con la senoide completa almacenada en la tabla:

2n·Tclock = M·Ts

Reloj

Tclock TS

fs = M·fclock/2n


Ecuaciones de un DDS (II)

• Valor de los escalones de frecuencia:

Dfs = (M+1)·fclock/2n - M·fclock/2n = fclock/2n

• Ejemplo:

Con n = 32 y fclock = 125 MHz, Dfs = 0,029 Hz (¡es pequeñísimo !)


Un DDS permite una sintonía casi continua

• Hemos visto en ATE-UO DCEC sint 121 que si 2n no es divisible por n, el contenido del registro del acumulador de fases al producirse el “desbordamiento” no coincide exactamente con el inicial, por lo que el siguiente ciclo es distinto. Esto tiene un efecto muy limitado con los valores normales de n y nD (por ejemplo, 32 y 14 bits).

• Sin embargo, si desea conocer la frecuencia exacta de repetición la fórmula (no demostrada) es:

fs_rep = mcd(M, 2n)·fclock/2n

mcd: máximo común divisor

Ejemplo de circuito integrado para DDS


Introducción del valor de M, la fase y el control, en serie o

en paralelo

Reloj del DDS

Reloj del sistema de entrada del valor de M,

la fase y el control

diseño de circuitos electrónicos para comunicaciones ate-uo dcec sint 00 contenido resumido: 1-...

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