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ALTIMA Company, MACNICA, Inc

Quartus® Prime 入門編トライアル・コース

演習マニュアル

（Cyclone® 10 LP 評価キット編）

Ver.18.1

2019 年 1 月 Rev.3

この演習を完了させるのに必要なアイテム

インテル® Quartus Prime 開発ソフトウェア ver.18.1

Standard Edition または Lite Edition

ModelSim® ‐ Intel® FPGA Edition 10.5b

または ModelSim ‐ Intel FPGA Starter Edition 10.5b

インテル Cyclone® 10 LP 評価キット

Quartus® Prime 入門編トライアル・コース

演習マニュアル

（Cyclone® 10 LP 評価キット編）

Ver.18.1 / Rev.3 2019 年 1 月 2/26 ALTIMA Company, MACNICA, Inc.

目次

はじめに .................................................................................................................................................................3

演習の目的 ............................................................................................................................................................3

演習で使用するデザイン（回路）の概要 ...............................................................................................................3

演習 1 ....................................................................................................................................................................5

演習 2 ..................................................................................................................................................................11

演習 3 ..................................................................................................................................................................15

演習 4 ..................................................................................................................................................................18

演習 5 （Appendix） .............................................................................................................................................22

Quartus Prime 入門編トライアル・コース演習マニュアル（Cyclone 10 LP）


はじめに

すべての演習を進めるにあたり、各演習でそれぞれのステップの作業を漏れなく実行する必要があります。

実行したら番号付近に印を付ければ、どこまで進んだかがわかりやすいかもしれません。

作業中に疑問や問題が生じた場合には、講師に補助を依頼してください。

演習の目的

この演習は、Quartus Prime を使用してインテル FPGA の開発作業フローを体験することを目的としています。

そのため、デジタル論理回路（デザイン）はすでに用意されています。それらを用いて Quartus Prime でピン配

置の指定、コンパイル、プログラミングなど開発ソフトウェアのオペレーションを体験します。そして後には、開

発ボードに実装されている FPGA を実際に動かしてみましょう。

※ 演習により、コンパイルなどのプロセス実行時に Warning メッセージが表示される場合があります。通

常は Warning メッセージが発生している原因を確認して、回避するかしないかを判断し対応しますが、

この演習では Warning メッセージは無視することとします。

演習で使用するデザイン（回路）の概要

演習用に用意されているデジタル論理回路のブロック図は以下のとおりです。

デザインはすべてハードウェア記述言語（以下 HDL）で設計されています。

各機能ブロックの後ろに書かれた（）内は、その回路のエンティティ名（＝ファイル名）です。また、FPGA に入

出力する信号に書かれた（）内は、信号名です。



開発する回路の動作

タクトスイッチ : button （シルク印刷 PB0）

- “押す” または “押さない” により、LED の点滅速度を切り替える

タクトスイッチ : clr （シルク印刷 PB1）

- 押している間、カウンタ回路がリセットされる

作業ディレクトリ

この演習で使用する演習データは、以下のディレクトリに用意されています。

演習データ保存先： C:¥lab¥quartus_lab_c10lp

このディレクトリ内には、vhdl、verilog の 2 つのディレクトリがあります。自分の設計手法を選択し、それぞれの

ディレクトリで作業してください。

設計手法作業ディレクトリ

言語（VHDL） C:¥lab¥quartus_lab_c10lp¥vhdl

言語（Verilog HDL） C:¥lab¥quartus_lab_ c10lp¥verilog

タクトスイッチ (clr)

<シルク印刷: PB1>

タクトスイッチ (button)


LED (led)

Cyclone 10 LPEPCQ64 (コンフィギュレーション ROM)



演習 1

<作業内容>

開発する FPGA 用のプロジェクトを作成します。

デザイン・ファイルの確認をします。

Analysis & Elaboration を実行し、デザインの記述ミスを修正します。

Quartus Prime において、これから開発する FPGA のプロジェクトを作成します。

____ 1. デスクトップ上にあるショートカット・アイコンをダブルクリックして、Quartus Prime を起動します。

____ 2. File メニュー ➤ New Project Wizard を選択してウィンドウを開き、[Next] ボタンをクリックします。

____ 3. New Project Wizard： Directory、Name、Top‐Level Entity ウィンドウにおいて、作業ディレクトリとプロジェク

ト名、上位階層のエンティティ名を入力します。以下の手順に従ってください。（次ページの図を参照）

① 上段に、作業ディレクトリを指定します。

右端のボタン（ブラウズボタン）をクリックし、今回の演習用作業ディレクトリを指定します。演習は

VHDL、Verilog HDL のデザイン入力手法を用意しています。下記ディレクトリからいずれかを選択し、

[フォルダーの選択] ボタンをクリックします。

設計手法作業ディレクトリ

言語（VHDL） C:¥lab¥quartus_lab_c10lp¥vhdl

言語（Verilog HDL） C:¥lab¥quartus_lab_c10lp¥verilog

会場のパソコンには、この Introduction ウィンドウが表示されないパソコンもあります。非表示の場合は、次へ進んでください。



② 中段に、プロジェクト名を入力します。この演習では fpga_top と入力します。

③ 下段に、上位階層のエンティティ名を入力します。この演習では fpga_top と入力ます。

※ 下図は、VHDL を設計手法で選択した場合の画面です。

____ 4. New Project Wizard： Project Type ウィンドウにおいて、Empty project を選択後、[Next] ボタンをクリックし

ます。

____ 5. New Project Wizard： Add Files ウィンドウにおいて、回路を構成する既存のデザイン・ファイルを選択しま

す。File name 欄右端にある [ブラウズボタン] をクリックし、下表のファイルを参考に作業ディレクトリ内

にあるデザイン・ファイルを選択して [開く] ボタンをクリックします。

※ fpga_top_sim.vhd (.v) は、[演習 2] で行うシミュレーション作業時に使用するテストベンチです。FPGA のデザイン・フ

ァイルではありません。ここに登録しないよう、注意してください。

VHDL の場合 Verilog HDL の場合

chatt.vhd

fpga_top.vhd

mux_zero.vhd

simple_counter.vhd

chatt.v

fpga_top.v

mux_zero.v

simple_counter.v

①

②

③



※ 下図は、VHDL を設計手法で選択した場合の画面です。

その後、[Next] ボタンをクリックして次へ進みます。

____ 6. New Project Wizard： Family, Device & Board Settings ウィンドウにおいて、開発ボードに搭載されているター

ゲット・デバイスの型番を選択します。以下の手順に従ってください。（次ページの図を参照）

ターゲット・デバイスの型番： 10CL025YU256I7G

① Family 欄において、デバイスのファミリをプルダウン・リストから選択します。この演習では Cyclone 10 LP

を選択します。

② Show in ‘Available devices’ list セクションで条件を指定すると、Available devices にリストアップされてい

る型番がフィルタされ、希望の型番が選択しやすくなります。この演習では以下のとおり指定します。

デザイン・ファイルの登録順番は、この演習では関係ありません。



③ Available devices 欄から 10CL025YU256I7G をハイライト選択します。

④ [Next] ボタンをクリックします。

____ 7. New Project Wizard： EDA Tool Settings ウィンドウは、この演習では使用しないため [Next] ボタンで次へ

進みます。

____ 8. New Project Wizard： Summary ウィンドウで設定してきた下記内容を再確認します。

· Project Directory （作業ディレクトリのパス）

· Project name （プロジェクト名）

· Top‐level design entity （上位階層のエンティティ名）

· Device （デバイス型番）

問題が無ければ [Finish] ボタンをクリックします。

これで、プロジェクトの作成作業が完了しました。

ウィンドウの右下をドラッグすると、ウィンドウの枠を拡大縮小できます。

①

②

③



____ 9. 手順 5 で選択したデザインが、正しく登録されているかを確認しましょう。

Project Navigator ウィンドウ（画面左上）に表示されている fpga_top をダブルクリックしてください。上

位階層のデザイン・ファイルが表示されます。表示されない場合は、プロジェクト名の入力間違いや作業

ディレクトリの指定ミスの可能性があります。

____ 10. その他のデザイン・ファイルは、File メニュー ➤ Open で開くことができます。

____ 11. この演習では、デザインは完成されて提供されています。デザインの構文や接続などの初期チェックをし

ましょう。

Processing メニュー ➤ Start ➤ Start Analysis & Elaboration を実行します。

____ 12. エラーが発生します！

メッセージ・ウィンドウに表示されたエラーの内容を確認し、要因を見つけてください。（VHDL、Verilog HDL

でエラー・メッセージは異なります。）一番初めに表示されたエラー・メッセージから着手します。

この演習ではシンタックス・エラーが原因であるため、エラー・メッセージをダブルクリックすると、該当す

るデザイン・ファイルが自動で開き、エラーの要因となる箇所付近をハイライト表示します。メッセージの

内容をヒントに修正してみましょう。

ダブルクリック



また、エラー・メッセージを右クリックでハイライト選択し、プルダウン・メニューから Help を選択すると、

そのメッセージに対するヘルプがポップアップされ、要因（CAUSE）と回避策（ACTION）が表示されます。解

決のための補助情報として参考にしてください。

コードを修正後、再び Analysis & Elaboration を実行します。エラーが回避できたら完了です。

※ この演習は一人で解決する必要はありません。わからない場合は速やかに講師に補助を求めてください。

演習 1 はこれで終了です。



演習 2

<作業内容>

回路のファンクション・シミュレーションを実施し、動作検証を行います。

インテル FPGA の開発におけるシミュレーション作業は、EDA 言語シミュレータの使用を推奨しています。こ

の演習では、ModelSim ‐ Intel FPGA Edition を使用したシミュレーション作業を学びます。

シミュレーションを行う上で必要なテストベンチ（FPGA への入力信号パターンを言語で記述したもの）は、作業

ディレクトリに用意されています。

今回は、NativeLink 機能を活用した方法で ModelSim ‐ Intel FPGA Edition によってシミュレーションを実行しま

す。（通常の ModelSim ‐ Intel FPGA Edition の操作フローは、講義テキストをご参考ください。）

※ ModelSim ‐ Intel FPGA Edition の GUI が起動している場合は、File メニュー ➤ Quit で終了しておきます。

____ 1. Quartus Prime の Tools メニュー ➤ Options を選択し、Category 内の General ➤ EDA Tool Options を

クリックします。ModelSim‐Altera 欄に、ModelSim ‐ Intel FPGA Edition の実行プログラム（modelsim.exe）

が格納されているディレクトリのパスを設定します。（使用するパソコンにより、インストールされているデ

ィレクトリが異なる可能性があります。下図と異なる場合は、講師に補助を依頼してください。）

____ 2. NativeLink の設定を行います。

Assignments メニュー ➤ Settings を選択し、Category 内の EDA Tool Settings ➤ Simulation をクリックし

ます。各項目を設定してください。（次ページの図を参照）

① Tools name では、ModelSim‐Altera を選択します。

② Format for output netlist では、この演習で使用している設計言語（VHDL または Verilog HDL）を選

択します。

③ NativeLink settings セクションでは、Compile test bench を選択し、[Test Benches] ボタンをクリックし

ます。

ブラウズボタン



④ Test Benches ウィンドウの [New] ボタンをクリックし、New Test Bench Settings ウィンドウにテストベ

ンチ fpga_top_sim.vhd (.v) の情報を入力します。

Test bench name : fpga_top_sim

Top level module in test bench : fpga_top_sim

Simulation period セクション： End simulation at: 500 と入力 / 単位: ms を選択

①

②

③



⑤ Test bench and simulation files セクションの File name 右横にある [ブラウズボタン] をクリックしま

す。Select File ウィンドウにおいて作業ディレクトリを開き、テストベンチ・ファイルを選択後 [Open]

ボタンをクリックし、[Add] ボタンをクリックして登録します

VHDL ユーザ： fpga_top_sim.vhd

Verilog HDL ユーザ： fpga_top_sim.v

すべての設定画面を [OK] ボタンで閉じます。

____ 3. ModelSim ‐ Intel FPGA Edition の GUI が起動していないことを確認し、Tools メニュー ➤ Run Simulation

Tool ➤ RTL Simulation を選択し、シミュレーションを実行します。

自動的に ModelSim ‐ Intel FPGA Edition の GUI が起動し、シミュレーションが実行されます。画面の左

下に、シミュレーションの実行時間が表示されます。この演習では 500ms まで実行されます。終了する

まで、少々お待ちください。（パソコンのスペックや使用言語により処理時間は前後しますが、概ね 5 分以

内で終了します。）

もし HDL デザインのシンタックス・エラーなどで処理が停止してしまった場合は、一度 ModelSim ‐ Intel

FPGA Edition の GUI を閉じ、エラーの発生した HDL ファイルを修正および保存してから再度 Tools メ

ニュー ➤ Run Simulation Tool ➤ RTL Simulation を選択し、シミュレーションを実行してください。



____ 4. シミュレーションが終了したら、Wave ウィンドウに表示された波形を確認します。

moni 信号を見てください。これは、simple_counter の 32bit カウンタ(内部信号)をモニタした信号です。

正常にカウントアップし、途中でリセット信号 CLR に Low が入力されると、カウンタもリセットされること

がわかります。

ファンクション・シミュレーションは遅延を考慮しないため、クロックのエッジで出力信号が変化しているこ

とが確認できます。

____ 5. ModelSim ‐ Intel FPGA Edition 上の Simulate メニュー ➤ End Simulation を選択し、シミュレーションを終

了します。

____ 6. File メニュー ➤ Quit を選択し、ModelSim ‐ Intel FPGA Edition を閉じます。

以上で、ファンクション・シミュレーションは終了です。

今回の演習では、演習 2 以降にシミュレーション作業を行いませんので、以下の設定を無効化します。

____ 7. Quartus Prime の Assignments メニュー ➤ Settings を選択し、Category 内の EDA Tool Settings ➤

Simulation をクリックします。

____ 8. Tools name において、リストから <None> を選択します。

____ 9. Settings ダイアログボックスを [OK] ボタンで閉じます。




演習 3

<作業内容>

上位階層デザインのピンをデバイスのピンに割り振ります。

回路をコンパイル（論理合成し、デバイスに配置配線）します。

レポート・ファイルを確認します。

コンパイルを実行します。実際の開発作業では、コンパイル前にいくつかの設定を行います。この演習ではそ

の中から、回路の各ピンをデバイスのピンに割り振る、ピン・アサインの操作を行います。

A：ピン・アサインの設定

実装するデバイスのレイアウトに合わせて、ピンを割り振りましょう。設計した回路の各信号に対して、どの信号

をどのピンに入力し、どの信号をどのピンから出力させるかを決めます。

この演習は、あらかじめ数本のピンがアサインされた環境が提供されています。残りの未設定のピンにピン番

号をアサインして、ピン配置制約を完成させましょう。

この演習では、ピン番号指定以外に必要なピンの I/O 規格設定や未使用ユーザ I/O ピンの処理設定などは、

あらかじめ設定してあります。

____ 1. (この作業は、演習 1 で実施されていますので、実行済みの場合はこの操作はスキップできます。)

デザインのピン情報のデータベース作成のために、Processing メニュー ➤ Start ➤ Start Analysis &

Elaboration を実行します。

____ 2. Pin Planner を起動します。（Assignments メニュー ➤ Pin Planner）

Pin Planner の All Pins リストに、ピン・アサインが設定済みのピン、未設定のピンがあることを確認しま

す。

All Pins リスト



____ 3. 下表を参照し、未設定のピンの Location（ピン番号）と I/O Standard（I/O 規格）を設定します。

① All Pins リストから clock_50 ピンの Node Name 部分をドラッグし、Package Top 内の E1 番ピンへ

ドロップします。（Location 項のプルダウン・リストから番号を選択する方法や、直接入力する方法で

設定しても構いません。）

② clock_50 ピンの I/O Standard において、プルダウン・リストから 3.3‐V LVTTL を選択します。

③ button および clr ピンの Location と I/O Standard を上表のとおりに設定してください。

以上で、ピン・アサインは終了です。Pin Planner を閉じます。

B：コンパイルの実行

コンパイルを実行します。

Processing メニュー ➤ Start Compilation

エラーがなく終了すれば、コンパイル完了です。

以上で、デザインの論理合成およびデバイスへの配置配線が完了しました。

Node Name (ピン名)

Direction(属性)

Location(ピン番号)

I/O Standard(I/O 規格)

clock_50 Input PIN_E1 3.3‐V LVTTL

button Input PIN_E15 3.3‐V LVTTL

clr Input PIN_F14 3.3‐V LVTTL



C：コンパイル・レポートの確認

完了したコンパイルの結果を確認します。

____ 1. Compilation Report の Flow Summary セクションを確認し、下表に記入します。

____ 2. Compilation Report の Fitter ディレクトリを展開し、Resource Section ディレクトリを表示します。 Input

Pins および Output Pins において、希望どおりにピン配置が行われたかを確認します。


Total logic elements / 24,624 ( % )

Total pins / 151 ( % )

Total memory bits / 608,256 ( % )

Embedded Multiplier 9‐bit elements / 132 ( % )

Total PLLs / 4 ( % )

Input Pins Output Pins

ピン名ピン番号 ✓ ピン名ピン番号 ✓

button E15 led[0] L14

clock_50 E1 led[1] K15

clr F14 led[2] J14

led[3] J13



演習 4

<作業内容>

ボード上の FPGA に回路（デザイン）データをダウンロードします。

実機動作を確認します。

ここでは、これまでの演習を通して作成してきたプロジェクトの回路データを、ボード上の Cyclone 10 LP へ転

送（コンフィギュレーション）します。FPGA のデータを書き換え、動作が変更されることを確認しましょう。

<< 補足 >>

Cyclone 10 LP 評価キットには、ボード上にインテル FPGA ダウンロード・ケーブル II （旧 USB‐Blaster™II) の機能が実装されて

います。そのため、ケーブル本体の使用は必要ありませんが、専用のドライバをインストールする必要があります。インストール

方法は、下記情報をご覧ください。

[MACNICA フォーラム] （presented by マクニカオンラインサービス）

【TIPS】 USB‐Blaster™ II のドライバをインストールしてみよう https://forum.macnica.co.jp/t/topic/379

講義では、ドライバがインストール済みのパソコンを使用しています。

____ 1. DIP スイッチ (SW1) を以下のとおりに設定します。

SW1.1 OFF

SW1.2 OFF

SW1.3 OFF

SW1.4 ON

____ 2. micro USB コネクタをボードに接続します。その後 USB ケーブルのもう一方[黒コネクタ]をパソコンの USB ポ

ートに接続します。

このボードには、Cyclone 10 LP 用のコンフィギュレーション・デバイス EPCQ が搭載されています。EPCQ にすでに

データが格納されていた場合は、電源が投入されると自動的にコンフィギュレーションが実行され Cyclone 10 LP が

動作します。この動作を、演習で作成した動作データに書き換えます。

【注意事項】

実際の開発では、コンパイル後に Time Quest Timing Analyzer によるタイミング検証を行い、期待どおりの

動作が実現できるかを検証します。期待するタイミングを満足できることが確認できたら、ボード上のデバイ

スへデータを書き込みます。

今回の演習ではタイミング検証を省略していますが、必ずタイミング検証を行った上でデバイスに書き込

みを行ってください。



____ 3. Programmer を起動します。（Tools メニュー ➤ Programmer）

____ 4. Hardware Setup 右横の欄が No Hardware 表示の場合には、ダウンロード・ケーブルを設定します。

[Hardware Setup] ボタンをクリックします。Currently selected hardware のプルダウン・リストから使用するハ

ードウェア Cyclone 10 LP Evaluation Kit [USB‐1] を選択し、[Close] ボタンをクリックします。

____ 5. Mode のプルダウン・リストから、JTAG を選択します。

____ 6. 赤枠の項目が下図のとおりになっていれば、[Start] ボタンをクリックします。SOF ファイルを FPGA へ転送し、

コンフィギュレーションさせます。（画面が異なる場合は、講師へ補助を依頼してください。）

Hardware Setup Cyclone 10 LP Evaluation Kit [USB‐1]

Mode JTAG

File output_files/fpga_top.sof

Program/Configure チェックあり

JTAG チェーン 10CL025YU256 が表示されている



____ 7. [Start] ボタンをクリックし、データのダウンロードを開始します。Progress バーが 100% になったら、書き込み完

了です。Messages ウィンドウには Successfully のインフォメーションが表示されます。

____ 8. ボード上の LED の点灯動作を確認しましょう。作成したデザインどおりの動作をしていますか ?

＜動作仕様＞

fpga_top.sof の書き込みが終了するとデザインのカウンタが動作し、LED が点滅を開始します。

button （PB0 ボタン）を押すことにより、LED の点滅速度が変更されます。

clr （KEY1 ボタン）を押すことによりカウンタがゼロ（0）にリセットされ、LED も全消灯します。clr （PB1 ボ

タン）を離すとカウンタが再びカウントを開始し、LED も点灯します。

____ 9. 動作を確認後、ボードの電源を OFF にするため、パソコン側の USB ケーブルを外します。その後、再び接続し、

ボードの電源を投入してください。Cyclone 10 LP の先ほどの動作は消去され、書き換える前に戻っていることが

確認できます。

____ 10. ボードの電源を OFF にし、作業を終了します。

【補足事項】

Cyclone 10 LP は SRAM 構造なので、ボードの電源を切ると Cyclone 10 LP 内のデータは消去されます。電源の再

投入時はボード上のコンフィギュレーション・デバイス EPCQ に事前にプログラムされているデータが転送され動

作します。そのためシステム的に FPGA に別の動作をさせるためには、EPCQ のデータを書き換える必要があり

ます。

タクトスイッチ (clr)


タクトスイッチ (button)


LED (led)

Cyclone 10 LPEPCQ64 (コンフィギュレーション ROM)



EPCQ デバイスへのプログラミング・ファイルは、拡張子 .pof または .jic です。またプログラミング・モードは、

Active Serial モードまたは JTAG モードを選択します。いずれを選択するかは基板の接続構成により異なります

ので、詳細はメーカの資料や販売代理店のプログラミングに関する資料をご覧ください。

なお Cyclone 10 LP 評価キットの場合は、JTAG モードにより EPCQ へ .jic ファイルをプログラミングする仕様で

す。




演習 5 （Appendix）

<作業内容>

Signal Tap Logic Analyzer IP をユーザ・デザインに組み込み、ボード上で動作するデバイスの内部信号を

モニタします。

この演習では、ボード上で動作する Cyclone 10 LP 内のカウンタ回路の出力信号（中間信号）を Signal Tap Logic

Analyzer IP を使用して JTAG 経由で信号を観測し、Quartus Prime の画面上にキャプチャした信号を表示させます。

デバイス内部のカウンタ回路が動作していることを確認しましょう。

____ 1. Tools メニュー ➤ Signal Tap Logic Analyzer を選択し、STP ファイルを起動させます。

____ 2. Signal Configuration で、クロックの設定を行います。

① 右端のボタン（ブラウズボタン）をクリックし、Node

Finder を起動します。



② Filter が Signal Tap: post‐fitting になっていることを確認し、[List] ボタンをクリックします。

③ clock_50~inputclkctrl を選択して [>] ボタンをクリックし、[OK] ボタンをクリックし登録します。

※ Signal Tap IP のクロックに用いる信号は、検証の精度を向上するためにトリガに用いる信号や観

測する信号と同期した、かつグローバル・クロック化されたクロック・ドメインを指定してください。

④ それ以外は、デフォルトのままとします。

____ 3. モニタしたい内部信号を登録します。

Setup タブの空白部分をダブルクリックすると、Node Finder が起動します。Filter が Signal Tap:

post‐fitting になっていることを確認して、そのまま [List] ボタンをクリックします。今回は、カウンタ出力信

号をモニタするので、simple_counter:inst2 内の cnt_reg （cnt_reg[0] ～ cnt_reg[29]）を選択して、右枠の

Nodes Found へ登録します（ [>] ボタンをクリックします）。

Filter (Options 枠) が表示されない

場合は、このボタンをクリックする

と表示されます。

空白部分をダブルクリックすると Node Finder が起動



その後、［Insert］ボタン、[Close] ボタンの順でクリックします。

____ 4. STP ファイル内の Processing メニュー ➤ Start Compilation を選択し、コンパイルを実行します。

この時、STP ファイルを保存していない場合は以下のメッセージが表示されます。[Yes] をクリックしてファイ

ルを保存します。（今回はファイル名をデフォルトのままとします。）

続いて以下のメッセージが表示されます。[Yes] をクリックして、Signal Tap IP をこのプロジェクトに登録しま

す。

____ 5. コンパイルが完了したら、Signal Tap IP を含んだ SOF ファイルを FPGA へダウンロードします。ダウンロー

ドの操作は、STP ファイルで行います。

① Cyclone 10 LP 評価キットとパソコンを付属の USB ケーブルで接続し、ボードの電源を投入します。

② STP ファイルの JTAG Chain Configuration ペインの Hardware プルダウン・リスト、または Setup ボ

タンをクリックし、Cyclone 10 LP Evaluation Kit [USB‐1] を選択します。

③ Device セクション横の Scan Chain ボタンをクリックし、10CL025Y を検出させます。

④ SOF Manager 右端のブラウズボタンをクリックし、fpga_top.sof を選択します。

⑤ SOF Manager 中央にある [Program Device] ボタンをクリックし、書き込みを実行します。

Program Device ボタン .sof を選択

Start Compilation ショートカット・アイコン



以下は書き込み実行中の様子です。

Quartus Prime の Messages ウィンドウに書き込みが完了したことを表すメッセージが確認できます。ボー

ド上では、演習 4 で確認した動作が行われています。

____ 6. モニタする信号のトリガを設定します。今回は、カウンタ回路内の下位ビット・レジスタ（cnt_reg[0]）が

Low から High に立ち上がるときをトリガに設定します。

Setup タブ内の simple_counter:inst2|cnt_reg[0] の Trigger Conditions 欄を右クリックし、Rising Edge を選

択します。

____ 7. STP ファイルの上部にある [Run Analysis] ボタンあるいは [Autorun Analysis] ボタンをクリックし、Cyclone

10 LP 内のメモリに格納されたデータを波形ウィンドウに表示させます。

Run Analysis ボタン

Autorun Analysis ボタン

Stop Analysis（停⽌）ボタン



免責およびご利用上の注意

弊社より資料を入手されましたお客様におかれましては、下記の使用上の注意を一読いただいた上でご使用ください。

1. 本資料は非売品です。許可無く転売することや無断複製することを禁じます。

2. 本資料は予告なく変更することがあります。

3. 本資料の作成には万全を期していますが、万一ご不明な点や誤り、記載漏れなどお気づきの点がありましたら、本資料を入手されました下記代理店までご一報いただければ幸いです。

株式会社マクニカアルティマカンパニー https://www.alt.macnica.co.jp/ 技術情報サイトアルティマ技術データベース http://www.altima.jp/members/

4. 本資料で取り扱っている回路、技術、プログラムに関して運用した結果の影響については、責任を負いかねますのであらかじめご了承ください。

5. 本資料は製品を利用する際の補助的な資料です。製品をご使用になる際は、各メーカ発行の英語版の資料もあわせてご利用ください。

____ 8. Data タブに、観測した内部信号（カウンタ出力）が表示されています。


以上で、本コースの演習はすべて終了です。お疲れ様でした。

cyclone 10 lp 評価キット編）...simple_counter.v ① ② ③ quartus prime...

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