apuntes mei 4-1-placa base chipset v7-1 pw

4.- LA PLACA BASE DEL PC.

MANTENIMIENTO

DE

EQUIPOS INFORMTICOS

Ignacio Moreno Velasco

UNIVERSIDAD DE BURGOS

Versin 7.1 Marzo 2012

Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informticos

Tema 4: Placa base del PC versin 7.1 2/25

Tabla de contenido

4.1.- INTRODUCCIN 3

4.2.- CHIPSET 5 4.2.1.- Buses: 6

4.2.1.1.- Interfaz de bus 6 4.2.2.- Puente Norte 7

4.2.2.1.- Bus del sistema 7 Front Side Bus (FSB). Intel.................................................................................... 7 QuickPath Interconnect (QPI)Intel: ......................................................................... 9 Bus del sistema de AMD: Hypertransport ...................................................................10

4.2.3.- Puente Sur 12 4.2.3.1.- Bus de enlace 12

Ejemplo: Intel Direct Media Interface (DMI) ...............................................................12 Ejemplo: Bus Hypertransport.................................................................................13

4.2.4.- Evolucin del chipset 16 4.2.4.1.- Pentium II-III, K6-Athlon 16

Bus del sistema (host bus) ....................................................................................16 Bus de enlace ...................................................................................................16

4.2.4.2.- Pentium 4-Athlon XP 18 Ejemplo: Chipset VIA Apollo P4X333. .......................................................................18 Ejemplo: Chipset 82875P......................................................................................19

4.2.4.3.- Arquitectura PCI Express 20 Intel ..............................................................................................................20 AMD, nVIDIA .....................................................................................................21

4.2.5.- Ejemplos 22 4.2.5.1.- Sistemas de sobremesa 22

Ejemplo: Chipset nVIDIA nForce 790 ........................................................................22 NVIDIA GeForce 8200 ..........................................................................................22 Intel Serie 6 .....................................................................................................23

4.2.5.2.- Estaciones de trabajo y servidores 24 AMD Chipset para procesadores Opteron ...................................................................24 Intel C600 para procesadores Xeon E5 ......................................................................24 Intel 5000X ......................................................................................................25 Intel E7500 ......................................................................................................25



4.1.- INTRODUCCIN Es una placa de circuito impreso (PCB: Printed Circuit Board) que soporta y conecta fsicamente los

elementos fundamentales de un ordenador: Microprocesador, memoria, chipset, tarjetas de perifricos,

conectores, componentes electrnicos (condensadores, bobinas,etc.) etc.

En la imagen podemos observar una placa base para Intel Core i7 del fabricante MSI:

Figura1:ImagendeplacabaseMSIZ68AGD80.www.msi.com



La siguiente figura muestra un ejemplo de esquema funcional de una placa base actual:

Load BatteryLineOn On

BatterySmartBoost

ReplaceBattery

Test

Figura2:Diagramadebloquesfuncionaldeunaplacabasegenrica.IgnacioMorenoVelasco



4.2.- CHIPSET El chipset es el conjunto de circuitos integrados ms importante de la placa base. Asume las funciones

ms importantes del sistema que no se hallen integradas en el microprocesador. As, dependiendo del

microprocesador para el que est diseado, puede estar formado por uno o dos circuitos integrados, que

gestionarn la comunicacin del micro con:

La memoria: Tanto la RAM (controlador de memoria) como el BIOS-ROM. Los buses de expansin: PCI, PCI-Express. Los buses perifricos: USB, Serial ATA, SPI, etc. El bus grfico: PCI-Express, AGP.

Tambin es habitual que incluya perifricos como el reloj de tiempo real o la memoria CMOS-RAM.

Esta dependencia del micro hace que un chipset solo sirva para una familia de micros, aunque puede

haber varios chipsets compatibles con un mismo micro. El chipset determinar en gran medida las

prestaciones de la placa base segn las funciones que asuma. Por ejemplo:

Soporte multiprocesador. Si asume el control de la RAM: Tipo (DDR-2, DDR-3) y cantidad soportada, parity-checking, ECC Soporte PCI (versin 2.1 2.3 , 32 64 bits), PCI-Express 3.0. Cantidad y versin de buses USB, Serial ATA.

Cada chipset requiere de una versin especfica del BIOS, pues las rutinas BIOS se encargan de la configuracin del chipset, lo que requiere procesos de R/W en los registros de configuracin. Adems, las rutinas BIOS permiten el acceso al hardware conectado (mediante, p.ej., interrupciones hardware).

Este chipset se corresponde con el diagrama funcional de la Figura 2, donde el puente norte ya no incluye el controlador de memoria. Actualmente, la integracin en el mismo die que la CPU de otros elementos como el procesador de grficos (GPU) e incluso de puertos PCI-Express ha provocado la aparicin de chipsets con un nico circuito integrado que realiza el resto de funciones que no asume el microprocesador.

Intel

Figura3:DiagramadebloquesdeunsistemabasadoenelchipsetIntelX58



4.2.1.- BUSES:

Los buses habituales de una placa base son actualmente:

Bus externo del micro o Bus del sistema (Host Bus) o FSB (Frontal Side Bus). Bus de memoria. Bus del sistema grfico (Antes AGP, ahora PCI Express). Buses de expansin: (Actualmente PCI y PCI Express). Buses externos: USB, ATA, Serial ATA, eSATA, Bus de enlace (entre el puente norte y el puente sur) Bus de gestin del sistema SMBus (System Management Bus). Bus LPC (Low Pin Count) de conexin con el chip super I/O (circuito integrado que aglutina

puertos heredados como el de Teclado, disquetera, RS-232, infrarrojos, etc)

Bus SPI (Serial Peripheral Interface) con el usualmente se conecta el BIOS-ROM. El trmino ancho de banda (BW = BandWidth) se usa para referirse a la cantidad terica de datos que puede transportar el bus por unidad de tiempo. Sin embargo, el ancho de banda es un parmetro que debe expresarse en Hertzios (Hz) y por lo tanto debe referirse, en todo caso, a un rango de frecuencias.

4.2.1.1.- Interfaz de bus

Cuando en un sistema conviven varios buses, se necesitan circuitos integrados que permitan la

comunicacin entre ellos. El propio bus PCI necesita una interfaz (tambin llamado controlador PCI) para

poder conectarse al micro a travs del Bus del sistema.

BUS DEEXPANSINBUS

EXTERNO

Dispositivo 1

Dispositivo nInterfaz

Figura 4: Ejemplo de Interfaz hardware entre dos buses. La interfaz de bus, tambin conocida como controladora, puede adoptar diversas formas:

Tarjeta insertada en algn bus de expansin. Circuito integrado sobre la placa base. Hallarse integrado en alguno de los circuitos del chipset.

Propuesto 4.1: Proponer un ejemplo real, asignando nombres propios al diagrama de bloques de la Figura 4.

Figura 5: Elementos bsicos de una interfaz hardware. Registro de datos: Almacen temporal (bufer)

de los datos que llegan o van a la CPU. Registro de control: Aqu se escribe la

configuracin de funcionamiento. Registro de estado: De aqu puede leerse el

estado de la transmisin y de la interfaz. Lgica de E/S: donde se realiza la conversin

de los datos a nivel lgico y fsico. P. ej. De paralelo a serie.



4.2.2.- PUENTE NORTE

Figura 6: Detalle de puente norte dentro un chipset. Ignacio Moreno Velasco

Es el circuito integrado que comunica al micro con las partes del sistema que no se hallen integradas en el

propio micro, haciendo adems de puente entre el bus externo del micro (bus del sistema) y el puente sur

(bus de enlace). Dependiendo del microprocesador con el que se comunique, puede contener o no:

Controlador de memoria (bus de memoria). Interfaz con el sistema grfico (bus grfico). Unidad de Procesamiento Grfico (GPU)

4.2.2.1.- Bus del sistema

Actualmente, dentro de las arquitecturas x86, el bus del sistema se implementa mediante dos tecnologas

distintas segn se trate de microprocesadores Intel, que usan el bus QPI, o AMD que usan HyperTransport.

Front Side Bus (FSB). Intel

Es el bus usado por los micros Intel desde finales de los aos 90 hasta la arquitectura Core. Se trata de un

bus paralelo, bidireccional, compartido, de 64 bits de datos cuyas ltimas versiones transmiten 4 datos

por ciclo de reloj (quad pumped) aunque el bus de direcciones solo es capaz de leer/escribir dos

direcciones por ciclo. La frecuencia de reloj de este bus ha ido aumentando con las versiones.

Figura 7: Como puede apreciarse, el FSB es un bus bidireccional y compartido, lo que aumenta la latencia en sistemas multiprocesador. Las soluciones que se adoptaron fueron aumentar la frecuencia de reloj (de ah las diferencias de velocidad entre ambas figuras) y dotar al chipset de ms buses FSB: dos (fig. dcha) y hasta 4 buses en las ltimas versiones. Introduction to the Intel QuickPath Interconnect. (Intel)



Si consideramos las ltimas versiones que funcionan con fCLK = 400 MHz, la velocidad de transferencia

mxima terica ser:

s

GB

s

MB

nTransacci

Bytes

ciclo

nesTransaccio

s

ciclostransfV 4,6640084

610200.

Por tratarse de un bus paralelo y compartido, esta velocidad se refiere a un nico sentido de la comunicacin, transmisin o recepcin, pues no puede realizarse comunicacin full-duplex.

La siguiente tabla muestra distintas versiones de bus de sistema usados por Intel:

Bus del sistema Pentium PII-PIII PIV- Core Core 2 Frecuencia (MHz) 66 100/133 100/133/200/267/333/400 Transac. por ciclo 1 1 4 Frecuencia efectiva (MT/s) 66 100/133 400/533/800/1067/?/? Bus de datos 64 bits 64 bits 64 bits MB/s mximo 503,5 763/1015 ? Tabla1:PrincipalesparmetrosdebusesdelsistemaparalelodeIntel.IgnacioMorenoVelasco

Propuesto 4.2: En la tabla anterior, hallar las velocidades marcadas con ?.

La velocidad sostenida siempre ser ms baja que la mxima debido a la latencia que introduce el protocolo de transferencia de datos: fase de direccionamiento, estados de espera, control de errores, etc

Tabla 2: Buses de expansin paralelo de topologa compartida.

Bus Anchura (bits) Frec. Reloj (MHz)

Datos por ciclo

Vel. Transf. (MiBytes/s)

PCI 32 33 1 126

64-bit PCI 2.1 64 66 1 504

AGP 32 66 1 252

AGP (x2 mode) 32 66 2 504

AGP (x4 mode) 32 66 4 1007

Nota: 1 MiByte = 1.024 Kibytes = 1.048.576 bytes. 1.000.000 bytes = 1 MB. Ignacio Moreno Velasco

Propuesto 4.3: comprobar las cifras de la tabla anterior.



QuickPath Interconnect (QPI)Intel:

Con la llegada de la arquitectura Nehalem

(Core i7) se redise por completo el bus

del sistema. Las dificultades que

presentaba seguir escalando la frecuencia

del FSB se salvaron rediseando por

completo el bus del sistema.

Se trata de un bus punto a punto

unidireccional frente a la topologa

compartida bidireccional del FSB. Aunque

no se trata de un bus paralelo como lo era

el FSB, tampoco puede decirse que es un

bus serie al uso: En este bus punto a

punto los datos se trocean y envan

simultneamente a travs de varias vas

(lanes) en varias transferencias. Otra

caracterstica relevante de este bus es su

baja latencia.

Figura 8: Sistema multiprocesador con arquitectura de conexin QPI. En este caso, cada procesador consta de 4 conexiones QPI. Introduction to the Intel QuickPath Interconnect. (Intel)

Tabla3:ComparacinentrelosprincipalesparmetrosdeFSByQPI. IgnacioMorenoVelasco Front Side Bus QPI Ao 2007 2008 Frec. Reloj 400 MHz 3,2 GHz N de datos por ciclo de reloj 4 2 Vel. efectiva (GT/s) 1,6 6,4 Anchura bus (bits) 64 20 Anchura dato (bits) 64 (8 Bytes) 16 (2 Bytes) Vel. Mx. terica (GB/s) en un nico sentido. 12,8 12,8 Vel. Mx. terica (GB/s) ambos sentidos. 12,8 (compartido, no es posible ) 25,6 (full-duplex)

Figura 9: Diagrama de bloques de procesador con Intel QuickPath Interconnects.

ModificadadeAnIntroductiontotheIntelQuickPathInterconnect(Intel)



Figura 10: Diagrama de la capa fsica de QPI. An Introduction to the Intel QuickPath Interconnect (Intel) Podemosobservarque1Conexin2enlaces40vas(+2dereloj)80hilos(+4dereloj)

Como se refleja en la Figura 10:

La transmisin elctrica se realiza de forma diferencial, de ah las seales agrupadas por pares. Cada conexin est formada por 2 enlaces punto a punto, uno para cada sentido de transmisin. Cada enlace est formado por 20 pares de conductores que transmiten 20 bits y por otro par de

conductores para su seal de reloj (21 pares). De los 20 bits transmitidos solo 16 son de datos, los otros 4 permiten la correcin de errores en la

transmisin. Ambos enlaces transmiten de forma simultnea (i.e. full-duplex) cosa que el FSB, por ser compartido, no

poda hacer.

Los 21 pares de conductores de cada enlace se materializan en un total de 84 pistas en el PCB de la placa base.

Bus del sistema de AMD: Hypertransport

Figura 11: Ejemplo de comunicacin mediante el bus Hypertransport CPU-Puente norte. Chipset K8T800 de VIA Technologies, Inc. La frecuencia que consta en la figura es frecuencia efectiva y debera estar expresada en MT/s, pues en este bus se transfieren 2 datos por ciclo de reloj. www.via.com.tw

HyperTransport (formalmente LTD: Lightning Data Transport) es un bus de alta velocidad de transferencia

registrado por HyperTransport Technology Consortium para la interconexin de circuitos integrados. Est

pensado para la conexin entre chips de alta velocidad como procesador y chipset conexin entre

procesadores en sistemas multiprocesador. Es utilizado, por ejemplo, por toda la familia de procesadores

AMD.



Punto a punto. (i.e. conecta 2 dispositivos). 1 enlace = 2 subenlaces de lineas unidireccionales.

Simultneas (i.e. Full-duplex).

Los dispositivos pueden disponer de varios enlaces. DDR: Dos datos por cada ciclo de reloj. Funcionamiento basado en paquetes.

Figura 12: 1 enlace Hypertransport. Command, Addresses, and Data (CAD). CTL = Control.

La conexin bsica consta de una lnea de ida y otra de vuelta en modo concurrente (i.e. full duplex).

Ventajas:

Baja latencia, alta velocidad Diseo simple que permite flexibilidad en el nmero de conexiones. Escalabilidad: Frecuencia de reloj ajustable (200, 300, 400, 500, 600, 800, MHz) con 2 datos por ciclo. Puede ampliarse la anchura del bus aadiendo ms enlaces punto a punto (2, 4, 8, 16 y 32 bits).

Tabla 4: velocidad de transmisin unidireccional del Bus HyperTransport: (2 datos por ciclo de reloj) Ancho del bus de datos en bits (nmero de patillas)

Versin Frec. reloj Frec. efectiva, MT/s 2 (24) 4 (34) 8 (55) 16 (103) 32 (197)

HT1.x 800 MHz 1,6 GT/s 400 MB/s 800MB/s 1,6 GB/s 3,2 GB/s 6,4 GB/s HT2.0 1,4 GHz 2,8 GT/s 700 MB/s 1,4 GB/s 2,8 GB/s 5,6 GB/s 11,2 GB/s HT3.0 2,6 GHz 5,2 GT/s 1,3 GB/s 2,6 GB/s 5,2 GB/s 10,4 GB/s 20,8 GB/s HT3.1 3,2 GHz 6,4 GT/s 1,6 GB/s 3,2 GB/s 6,4 GB/s 12,8 GB/s 25,6 GB/s Ignacio Moreno Velasco

Ejemplo: Seales de un enlace de 16 bits Hypertransport 3.0

Figura 13: Bus Hypertransport de 16 bits. Observar que por cada 8 bits es necesaria otra seal de reloj

www.hypertransport.orgSegn la figura: 26 109 ciclos/s x 2 datos/ciclo x 16 bits/dato = 832 Gb/s = 104 GB/s cada subenlace 208 GB/s cada enlace (upstream + downstream).



4.2.3.- PUENTE SUR

Conocido generalmente como South bridge, tambin es llamado por Intel ICH (I/O Controller Hub).

Su misin bsicamente se cie a la comunicacin de la CPU con los perifricos a travs de los buses de

expansin, puertos, etc. para lo cual contiene:

Interfaz con el puente norte (bus de enlace). Interfaz con los buses de expansin: PCI, PCI-Express. Interfaces integradas: controladora USB (Interfaz USB), Controladora SATA (discos duros y

unidades pticas), etc.

Dispositivos estndar heredados (controlador DMA, controladores de interrupcin 82C59, RTC y memoria CMOS, ...)

Load BatteryLineOn On

BatterySmartBoost

ReplaceBattery

Test

BU

S PC

I

Figura 14: Detalle de un puente sur genrico. Ignacio Moreno Velasco

La tendencia actual es agrupar cada vez ms funciones dentro del chipset. Muchos de los circuitos

integrados originales del XT y AT, como el controlador de interrupciones 8259 (PIC: Programmable

Interrupt Controller), el controlador DMA (Direct Memory Access: 8237), el reloj de tiempo real RTC (Real

Time Clock), etc... se encuentran integrados en el puente sur del chipset.

4.2.3.1.- Bus de enlace

Denominamos as al bus que enlaza el puente norte y el sur.

Ejemplo: Intel Direct Media Interface (DMI)

Direct Media Interface (DMI) es el bus de conexin entre puente norte (MCH) y puente sur (ICH) de Intel:

Es una versin de PCI Express x4 (~2 GB/s) modificada a nivel elctrico. El trfico es concurrente mediante dos canales virtuales (VC0 y VC1) con arbitraje fijo (VC1

prioritario), lo que permite transferencias iscronas (duracin determinada y constante)



Algunas caractersticas relevantes son:

Conexin punto a punto unidireccional de 1 GB/s (velocidad agregada de 2 GB/s) Seal de reloj de 100 MHz (compartida con el bus PCI Express para grficos). Direccionamiento hacia el puente sur de 32 bits (downstream addressing)

Figura 15: Ejemplo de puente sur (ICH6RW) de Intel con sus posibles conexiones. www.intel.com

Propuesto 4.4: En la figura anterior, comprobar si la capacidad del bus de enlace es suficiente para soportar todos los perifricos que pueden conectarse. Tener en cuenta que las velocidades expresadas en los buses serie se refieren

al mximo terico de un nico elemento de los 4 8 que pueden conectarse. El bus PCI por ser paralelo es

compartido.

Ejemplo: Bus Hypertransport

Topologa HyperTransport: Daisy-Chain

Figura 16: La topologa de un sistema comunicado mediante HT es daisy chain. El primer elemento de la cadena es el Host. Los dispositivos con 2 puertos HT se denominan Tunel. El sistema HT finaliza con un dispositivo de un solo puerto. Los I/O connectors permiten enlazar otras interfaces al bus, como por ejemplo puentes PCI. www.hypertransport.org



Ejemplo de dispositivo tunel (puertos A y B) con 2 conectores PCI-X.

Figura 17: Ejemplo de comunicacin mediante el bus Hypertransport: Dispositivo de Interfaz AMD-8131 con dos puentes PCI-X. En terminologa propia, este tipo de dispositivo se denomina tunel.

Ejemplo de topologa HyperTransport:

Figura 18: Un sistema de E/S HyperTransport se implementa como un dispositivo o ms encadenados (daisy chain). En uno de los extremos de la cadena estar el puente al Host. Los dispositivos pueden incluir dos enlaces o uno si solo estn previstos como final de la cadena:. A dual-link device that is not a bridge is called a tunnel. Single-link devices must always sit on the end of the

chain, so only one single-link device is possible in a chain. www.hypertransport.org

Ejemplo: Diversos chipsets que utilizan Hypertransport y sus especificaciones

Manufacturer NVIDIA NVIDIA SiS VIA Technologies VIA Technologies

Northbridge nForce3 150 1309 Ball BGA 0.15 m

nForce3 250 Gb 1309 Ball BGA 0.15 m

SiS 755 698 Ball BGA 0.22 m

K8T800 578 Ball BGA 0.22 m

K8T800 Pro 578 Ball BGA 0.22 m

Southbridge integrated integrated SiS 964 VT8237 539 Ball BGA VT8237 539 Ball BGA

Interconnect StreamThru StreamThru MuTIOL 1 GB/s 8X V-Link 533 MB/s 8X V-MAP 533 MB/s

AGP 3.0 / AGP 8x 3.0 / AGP 8x 3.0 / AGP 8x 3.0 / AGP 8x 3.0 / AGP 8x

Fixed AGP/ PCI clock for overclocking

Yes yes yes no yes

System Speed / Hyper Transport

8 Bit, 600 MHz Up; 16 Bit, 800 MHz Down

16 Bit, 800 MHz Up & Down



16 Bit, 800 MHz & 1 GHz Up & Down

AGP AGP 8x AGP 8x AGP 8x AGP 8x AGP 8x

Memory type DDR SDRAM DDR SDRAM DDR SDRAM DDR SDRAM DDR SDRAM

Memory DDR266/333/400 DDR266/333/400 DDR266/333/400 DDR266/333/400 DDR266/333/400

Max. Memory 4096 MB 4096 MB 4096 MB 4096 MB 4096 MB

PCI Slots 6x 32 Bit PCI 2.3 6x 32 Bit PCI 2.3 6x 32 Bit PCI 2.3 6x 32 Bit PCI 2.3 2x PCI-X using VIA VPX2

6x 32 Bit PCI 2.3 2x PCI-X using VIA VPX2

Tabla5.



Propuesto 4.5: Figura 19. Configuracin del bus Hypertransport en el BIOS-setup.

Cul sera la velocidad de transferencia mxima y mnima configurable si el bus de datos puede configurarse con un

ancho (bus width) de 8 bits?

Propuesto 4.6: Traducir el siguiente texto. Since the HyperTransport channel's clock speed increase from 800 MHz to 1 GHz is not all that much, don't expect great

changes the way of performance. As our benchmarks with the 1 GHz HyperTransport bus reveal, the results are

practically the same compared to what the 800 MHz bus offers. Therefore, Socket 939 motherboards won't peform

noticeably better. Indeed, as our benchmarks have shown, differences between 600 MHz, 800 MHz and 1000 MHz

HyperTransport clock speeds are barely measurable.

Figura 20: Prueba de rendimiento del bus HyperTransport.

However, we expect that the faster HyperTransport configuration will bring considerable advantages in multi-processor

systems, in which the HyperTransport design will link dual or quad-Opteron architectures.

Nonetheless, the K8T800 Pro is the better choice for overclocking experiments since the AGP and PCI buses, now

decoupled from the system, are able to run at either 33 MHz or 66 MHz.

In the end, VIA should keep an eye on NVIDIA. Until the new Southbridge VT8251 is launched, NVIDIA's nForce3 250

GB, which offers an integrated gigabit Ethernet controller, as well as an integrated hardware firewall, offers more

interesting features.

VIA's K8T800 Pro Bumps up HyperTransport Speed, But Lacks Punch. Toms Hardware guide. May 5, 2004. Patrick Schmid,Bert Tpelt.



4.2.4.- EVOLUCIN DEL CHIPSET

4.2.4.1.- Pentium II-III, K6-Athlon

Figura21:Enlaimagenpuedeverseelpuentesur(Intel82371AB)quenodejadeserelquintodispositivodelbusPCIprimariojuntoalas4ranuras.Se observa tambin el puente PCI-ISA que permite la existencia de ranuras ISA.

Bus del sistema (host bus)

El puente norte enlaza con el microprocesador (host) mediante un bus de 100 MHz, con bus de datos de 64

bits y 32 bits de direcciones.

Bus de enlace

En los primeros chipsets para Pentium, el puente norte y el sur estaban enlazados mediante un bus PCI. De

esta forma, el puente sur no dejaba de ser otro dispositivo PCI, aunque especial, pues sirve de puente

para poder incluir ms dispositivos.

Este puente sur, contiene un puente PCI-ISA para poder enlazar con las ranuras del bus de expansin ISA

donde insertar dispositivos antiguos como modems o tarjetas de sonido. Que el bus de enlace fuera PCI

permita implementar sistemas cuyos puente norte y sur fueran de distintos fabricantes.

El aumento del trfico debido a los, cada vez ms rpidos, perifricos (HD, CD-ROM, interfaz de red, USB)

acab por producir un embudo en la transferencia de datos hacia la CPU.



Figura 22: Interconexin tpica de los principales componentes de un sistema basado en AMD K6 y en el AMD Duron (Figura 23)



4.2.4.2.- Pentium 4-Athlon XP

Aparece el FSB de Intel como bus del sistema con el fin de evitar el cuello de embudo en la comunicacin con el microprocesador.

Adems el bus de enlace tambin se encontraba saturado por la creciente demanda de datos de los dispositivos perifricos conectados al puente sur. Se emplean buses propietarios como el HI

(Hub Interface) de Intel o el 8xV-Link de VIA Technologies (133 MHz, 4 datos por ciclo, 8 bits)

que pueden verse a continuacin. Esto impide la posibilidad de utilizar puente norte y sur de

distintos fabricantes.

Ejemplo: Chipset VIA Apollo P4X333.

Figura 24: Diagrama de bloques del chipset VIA Apollo P4X333 para Pentium 4. Entre otras cosas aporta: Soporte para memoria DDR 333 AGP 8X. ATA/133. USB 2.0.



Ejemplo: Chipset 82875P.

Figura 25: Diagrama de bloques del chipset Intel 82875P. www.intel.com

Las principales caractersticas de este chipset son:

Bus del sistema: FSB a 800 MT/s (200 MHz x 4 datos/ciclo), 64 bits de datos. Bus de memoria: Doble canal de memoria DDR400. Almacenamiento: Dos canales Serial ATA y dos ATA paralelo. Bus especfico en el MCH para la conexin de una interfaz de red (Communications Streaming

Architecture), o CSA. Puede compararse con una conexin exclusiva al estilo de AGP, que

permite por ejemplo la conexin de una interfaz Gigabit Ethernet. Intel sugiere que una

conexin Gigabit Ethernet full-duplex podra alcanzar 16 Gbit/s en cada direccin.

Bus de gestin: SMBus Puente sur. Contiene los siguientes dispositivos heredados: Controlador de interrupciones (compatibilidad 8259). Temporizadores basados en el estndar 82C54 2 controladores DMA en cascada compatibles con en el 8237. Reloj de tiempo real (RTC) y 256 bytes de memoria CMOS RAM alimentada por pila.



Bus de enlace con el puente sur ICH5: Bus de enlace versin HI 1.5 (Hub Interface 1.5) 8 bits. Frecuencia de reloj 66 MHz. Velocidad de transferencia de 266 MT/s = 266 MB/s en conexin punto a punto. Funciona a 15 V.

Como el fabricante no ofrece ms datos, deducimos que en el bus de enlace se transmiten 4 datos por ciclo de reloj, de manera que tenemos: 66106 ciclos/s x 8 bits/ciclo x 4 datos/ciclo = 2537 MB/s (266 MB/s aprox.)

4.2.4.3.- Arquitectura PCI Express

Con la incorporacin de PCI Express como principal bus de expansin, los distintos fabricantes de chipsets

modificaron la arquitectura de sus chipsets.

Intel

Con la introduccin de PCI Express, Intel evolucion el bus de enlace dando lugar al Direct Media Interface

(DMI), que no es sino una variante elctrica del propio PCI Express, lo que simplifica mucho la arquitectura

del sistema. El bus del sistema sigue siendo el FSB.

Figura 26: Diagrama de bloques del chipset Intel 82915. www.intel.com



Figura 27: Diagrama de bloques del chipset Intel X79. www.intel.com

AMD, nVIDIA

Utilizan PCI Express o variantes del mismo como bus de enlace, as como Hypertransport en las diferentes

versiones de sus chipsets.

Figura 28: Diagrama de bloques del chipset AMD 990FX. www.amd.com



4.2.5.- EJEMPLOS

4.2.5.1.- Sistemas de sobremesa

Ejemplo: Chipset nVIDIA nForce 790

Figura 29: Diagrama de bloques del chipset nVIDIA nForce 790. www.ixbtlabs.com

NVIDIA GeForce 8200

Chipset formado nicamente por un circuito integrado que incorpora adems GPU.

Figura 30: Diagrama de bloques del chipset nVIDIA GeForce 8200. www.bit-tech.net



Intel Serie 6

Figura 31: Diagrama de bloques del chipset Intel H67 Express. www.intel.com

Figura 32: Diagrama de bloques del chipset Intel P67 Express. www.intel.com



4.2.5.2.- Estaciones de trabajo y servidores

AMD Chipset para procesadores Opteron

Figura 33: Diagrama de bloques del chipset para AMD Opteron. www.amd.com

Intel C600 para procesadores Xeon E5

Figura 34: Diagrama de bloques del chipset Intel C600. www.intel.com



Intel 5000X

Figura 35: Diagrama de bloques del chipset Intel C600. www.xbitlabs.com

Intel E7500

Figura 36: Diagrama de bloques del chipset Intel E7500. www.intel.com

apuntes mei 4-1-placa base chipset v7-1 pw

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