análisis y diseño con...

Análisis y diseño con registros 07

En esta unidad aprenderás a:

● Analizar los registros dealmacenamiento, tambiénllamados latches.

● Conocer el circuito integrado 7475.

● Analizar los registros dedesplazamiento, también llamadosshifters.

● Conocer los circuitos integrados 7491y 7494 que contienen registros dedesplazamiento de entradaserie/salida serie y entradaparalelo/salida serie,respectivamente.

● Conocer el circuito integrado7495 que contiene un registrode desplazamiento deentrada paralelo/salidaparalelo.

07 GIL PADILLA - Electrónica digital y microprogramable.qxd 4/12/06 04:43 Página 182

Al igual que los contadores, los registros están imple-mentados con biestables. En esta unidad analizaremoslos registros realizados con biestables comercialescomo elemento básico para la realización de esta fun-ción, así como algunos de los registros comercialesintegrados en la escala media de integración (MSI)dentro de la familia de tecnología TTL.

Los registros son bloques funcionales destinados aalmacenar o registrar información binaria durante uncierto tiempo, generalmente, dentro de un procesoglobal de tratamiento de dicha información. Asícomo un biestable puede almacenar un bit, un con-junto de n biestables constituyen un registro de nbits. Un registro es, por tanto, un circuito de memo-ria temporal, capaz de almacenar un único dato den bits, siendo n el número de biestables que utilizael registro.

Los registros, en función de su capacidad o incapaci-dad para realizar internamente el desplazamiento dela información almacenada en ellos, se clasifican en:

• Registros de almacenamiento (latch registers).• Registros de desplazamiento (shift registers).

Los registros de almacenamiento están formados porun conjunto de biestables (normalmente tipo D) aisla-dos entre sí, con una señal de reloj común a todosellos, de forma que en todos se cargan simultánea-mente los datos presentes en sus entradas, siendoaccesibles en cada momento sus entradas y salidas. Si los registros de almacenamiento se activan pornivel, también reciben el nombre de latch (cerrojo).

Las formas en que se hace llegar la información alregistro, y de extraerla posteriormente del mismo,dan lugar a distintos tipos de registros.

Los datos pueden ser transferidos al registro enforma serie o paralelo. De la misma manera, pode-mos transferir la información de un registro al exte-rior. En el formato serie se dispondrá de una solalínea y los bits irán apareciendo uno tras otro, nor-malmente sincronizados con una señal de reloj. Enel segundo caso habrá tantos conductores como bitstenga la señal binaria a registrar (bus de conducto-res). Cuando, además de la función de memoria, serequiere dentro de un registro el poder desplazar

bits de un biestable a otro, se generan los registrosde desplazamiento.

Un registro de desplazamiento consta esencial-mente de una cadena de biestables conectados encascada, siendo la salida de uno la entrada delsiguiente. Para convertir el circuito en síncrono, seconecta una señal de reloj a todos los biestables paraque éstos transfieran al mismo tiempo su contenido.Se puede utilizar para la implementación de estosregistros cualquiera de los biestables que se hanestudiado en la Unidad 5, pero normalmente se uti-lizarán biestables del tipo J-K, R-S y D, que puedendisponer de entradas asíncronas de Preset y/o Clear.

Por tanto, podemos encontrar registros que por laforma de recibir y de transmitir la información pue-den pertenecer a uno de los tipos mostrados en elsiguiente cuadro:

Una forma de representar la información que contie-nen los registros es la que se muestra en la Figura 7.1,en la que se representa la información de cada biesta-ble que compone el registro por un cuadro, de formaque todos los cuadros unidos forman una tabla de nbits con la información que contiene el registro.

En la Figura 7.1 se representa un registro de 8 bits,donde cada biestable se ha numerado de 0 a 7, paraindicar su peso de menor a mayor valor. La forma enque fluyen los datos, es decir, si éstos entran ysalen, se esquematiza mediante el empleo de flechasque indican el sentido de movimiento de datos.

183

7. Análisis y diseño con registrosIntroducción

Introducción

Tipos de registros por la forma de recibir y transmitir la información.

Por flancoPor latch

Registros dealmacenamientoTipos

de registros Registros de

desplazamientoEntrada serie/salida serieEntrada paralelo/salida serieEntrada paralelo/salida paraleloEntrada serie/salida paralelo

{

{{

Figura 7.1. Representación del contenido de un registrode 8 bits.

7 6 5 4 3 2 1 0

0 1 0 1 1 0 1 1


184

7. Análisis y diseño con registros7.1 Análisis de registros de almacenamiento

Así, por ejemplo, si se trata de un registro de entra-da serie/salida serie, la representación es la que semuestra en la Figura 7.2, en la que podemos inter-pretar fácilmente el sentido en el que fluyen los datosde información del registro (de izquierda a derecha),ya que entran por la izquierda y se desplazan y salenhacia la derecha.

Figura 7.2. Representación de un registro entradaserie/salida serie.

7 6 5 4 3 2 1 0

0 1 0 1 1 0 1 1Entrada Salida

7.1 Análisis de registros de almacenamiento

Actividades propuestas

Registros de almacenamiento. Latch.

• Con dos circuitos integrados TTL del tipo 7474,monta un registro de almacenamiento de 4 bitscomo el que se muestra en la Figura 7.3.

• Conecta las salidas de los biestables QA, QB, QC y QD

a los diodos LED del equipo didáctico para visuali-zar y medir los valores que toman en cadamomento las salidas del circuito.

• Alimenta el circuito y mide el valor que toman enese instante las salidas, anotando los resultados enla Tabla 7.1.

• Utilizando los conmutadores lógicos del equipodidáctico de electrónica digital sobre el que se estámontando el circuito, introduce por las entradas A,B, C y D los datos 1, 0, 1, 0, respectivamente.

• Mediante el empleo del pulsador con circuito anti-rrebotes, genera un flanco de subida por la entradade reloj y posteriormente uno de bajada. Mide losvalores que toman las salidas y anota los resulta-dos en la Tabla 7.1.

• Activa el pulsador de Clear durante un instante.Mide y anota el valor que toman las salidas de losbiestables en la Tabla 7.1.

• Introduce ahora los datos 1, 1, 0, 0 por la entradade los biestables A, B, C y D. Genera un flanco desubida por la señal de reloj y uno de bajada, pos-teriormente. Mide el valor que toman las salidas decircuito y anota el resultado en la Tabla 7.1.

• Activa nuevamente la entrada de Clear.• Completa el cronograma de la Figura 7.4.• Contesta a las siguientes preguntas:

a) ¿Cuál es el modo de sincronismo del registro dela Figura 7.3?

b) ¿Cuál es la capacidad de almacenamiento delregistro?

c) ¿Qué tipo de registro es?d) ¿En qué momento se transfiere la información

al registro?

Registros de almacenamiento. Latch integrado.

En la Figura 7.5 se muestra el diagrama de conexión dellatch de 4 bits 7475 fabricado en tecnología TTL.

• Conecta las salidas de los biestables 1Q, 2Q, 3Q y 4Q a los diodos LED del equipo didáctico, paravisualizar y medir los valores que toman en cadamomento las salidas del circuito.

• Emplea los conmutadores lógicos del equipo didác-tico para introducir, por las entradas 1D, 2D, 3D y4D, los valores 1, 0, 1, 0, respectivamente.

2

1

A

111111

Tabla 7.1. Resultados de la Actividad 1.

AlimentaciónCLK CLK ↓ClearCLK CLK ↓Clear

Actuación B

000111

C

111000

D

000000

QA QB QC QD

↓

↓

(continúa)


185


Actividades propuestas (continuación)

• Utiliza el pulsador con circuito antirrebotes paragenerar un flanco de subida por las entradas de reloj1C, 2C (pin 13) y después uno de bajada. Genera,

seguidamente, un flanco de subida por las entradasde reloj 3C, 4C (pin 4) y uno de bajada. Mide losvalores que toman las salidas y anota los resultadosen la Tabla 7.2.

• Pon a nivel alto las entradas 1C, 2C (pin 13) y 3C,4C (pin 3). Cambia ahora los datos de las entradas1D, 2D, 3D y 4D por 1, 1, 1, 1, respectivamente. Acontinuación, pon a nivel bajo las entradas dereloj y vuelve a cambiar los datos de entrada por0, 0, 1, 1. Mide los valores que toman las salidas yanota los resultados en la Tabla 7.2.

• Une las patillas 4 y 13, correspondientes a las entra-das de reloj, que ahora serán una sola. Introduce porla entrada de los biestables 1D, 2D, 3D y 4D losdatos 1, 1, 0, 0. Genera un flanco de subida por laseñal de reloj y después uno de bajada. Mide el valorque toman las salidas de circuito y anota el resul-tado en la Tabla 7.2.

• Pon a nivel alto las entradas de reloj y cambiaahora los datos de entrada 1D, 2D, 3D y 4D por 0,1, 0, 1, respectivamente. Después, pon a nivel

DPR

Q

CLK

CLQ

7474

CLK

IC1A

Clear

DPR

Q

CLK

CLQ

7474

IC1B

DPR

Q

CLK

CLQ

7474

IC2A

DPR

Q

CLK

CLQ

7474

IC2B

A

QA QB QC QD

VCC

B C D

R1

10 kΩ

C11 μF

+

S

Entradas de datosSalidas de datos

2

3

6

4

1

5 12

11

8

10

13

9 2

3

6

4

1

5 12

11

8

10

13

9

Figura 7.3. Registro de almacenamiento con biestables D.

t

A

t

t

t

t

t

t

t

t

t

QD

QC

QB

QA

CLK

Clear

D

C

B

Figura 7.4. Cronograma de funcionamiento del circuito de laFigura 7.3. (continúa)


186



bajo las entradas de reloj y vuelve a cambiar losdatos de entrada por 1, 0, 1, 0. Mide los valoresque toman las salidas y anota los resultados en laTabla 7.2.

• Completa el cronograma de la Figura 7.6, suponiendo queestán unidas las entradas 1C, 2C y 3C, 4C a la señal CLK.

1D

1111101101


1C - 2C 1C - 2C ↓3C - 4C 3C - 4C ↓1C, 2C y 3C, 4C a nivel alto1C, 2C y 3C, 4C a nivel alto1C, 2C y 3C, 4C 1C, 2C y 3C, 4C ↓1C, 2C y 3C, 4C a nivel alto1C, 2C y 3C, 4C a nivel alto

Actuación

16 915 14 13 12 11 10

1 82 3 4 5 6 7

D Q

Q

Q D

Q

Q D

Q

D Q

Q

1Q 2Q 2QENABLE1C-2C GND 3Q 3Q 4Q

1Q 1D 2D Vcc 3D 4D 4QENABLE

SN5475 (J, W) SN7475 (J, N)

SN54L75 (J) SN74L75 (J, N)

SN54LS75 (J, W) SN74LS75 (J, N)

GG G G

3C-4C

t

t

t

t

t

t

t

t

t

4Q

3Q

2Q

1Q

CLK

4D

3D

2D

1D

2D

0000101110

3D

1111110001

4D

0000110010

1Q 2Q 3Q 4Q

↓

↓

↓

Figura 7.5. Diagrama de conexión del circuito 7475.

16 915 14 13 12 11 10

1 82 3 4 5 6 7

D Q

Q

Q D

Q

Q D

Q

D Q

Q

1Q 2Q 2QENABLE1C-2C GND 3Q 3Q 4Q

1Q 1D 2D Vcc 3D 4D 4QENABLE

SN5475 (J, W) SN7475 (J, N)

SN54L75 (J) SN74L75 (J, N)

SN54LS75 (J, W) SN74LS75 (J, N)

GG G G

3C-4C

Figura 7.6. Cronograma de funcionamiento del latch 7475, donde CLKes C1, C2 y C3, C4.


187



Circuito de aplicación con contadores y latchs inte-grados.

• Monta el circuito que se muestra en la Figura 7.7,que permite indicar el turno de espera en un esta-blecimiento de 00 a 99.

• Confirma que inicialmente el circuito se pone acero cuando se conecta la alimentación.

• Verifica que cada vez que se activa el pulsador S1se incrementa en uno el visualizador.

• Comprueba que al cerrarse el interruptor S2 sepueden producir incrementos del turno sin que se visualicen, hasta que el interruptor S2 está denuevo en circuito abierto.

• Explica razonadamente las siguientes cuestiones:a) ¿Por qué se ponen a cero los displays cuando

se alimenta el circuito?b) ¿Por qué cada vez que se pulsa S1, se incre-

menta en uno el visualizador?c) ¿Por qué cada vez que se activa S2, se pueden

producir incrementos del turno, pulsando S1,sin que se visualicen los cambios hasta que sedesactiva S2?

• Modifica el circuito para incluir un interruptor o pulsador que al activarse ponga a cero los con-tadores.

3

Q1 Q2 Q3 Q4 Q4Q3Q2Q1

D1 D2 D3 D4C12 C34

IC47475


D1 D2 D3 D4

IC37475

a c e gfdb

1 4 LT

IC67448

2 8 BI/RB0 RBI "1"

a c e gfdb IC57448

"1"

DECENAS UNIDADES

QA QC QDQB

A

IC27490

B

QA QC QDQB

A

IC17490

B

C11 μF

+1

0 kΩ

VCC

S2

R410 kΩ

VCC

R210 kΩ

VCC

R310 kΩ

VCC

IC7A

IC7B

7400

7400

S1

1 4 LT2 8 BI/RB0 RBI

C12 C34

R9(2)R9(1)R0(2)R0(1) R9(2)R9(1)R0(2)R0(1)

14 1 2 3 6 7

12 9 8 11

14 1 2 3 6 7

12 9 8 11

2

1

5

46

3

16 15 14 10 111 9 8

2 3 6 7 13 4

16 15 14 10 111 9 8

2 3 6 7 13 4

7 1 2 6 4 5 3

1415910111213

7 1 2 6 4 5 3

1415910111213

Figura 7.7. Circuito para organizar el turno de una fila.


R

188


A Estudio de los registros de almacenamiento

Los registros de almacenamiento están formados porun conjunto de biestables aislados entre sí, con unaseñal de reloj común a todos ellos, de forma que entodos se cargan simultáneamente los datos presen-tes en sus entradas, siendo accesibles en cadamomento sus entradas y salidas.

El circuito de la Figura 7.3 es un circuito de almace-namiento de datos de 4 bits, en el que la señal deentrada se activa por flanco de subida. Su funciona-miento es muy sencillo, cada uno de los biestablesD está separado respecto de los datos de informa-ción del siguiente, de manera que cuando se poneun dato en la entrada D de cualquiera de los biesta-bles, éste aparece en la salida Q en el instante enque se produce un flanco de subida en la señal dereloj (CLK). Como todos los biestables tienen conec-tada la señal de sincronismo a la misma señal dereloj, cuando en ésta se produce un flanco desubida, los cuatro datos presentes en las entradas A,B, C y D aparecen en las correspondientes salidas QA,QB, QC y QD (Fig. 7.8).

Respecto de las entradas asíncronas, las entradasPreset están puestas a nivel alto, por lo que noactúan, mientras que las entradas Clear están conec-tadas a un circuito RC de inicialización que pone acero las salidas del registro en el momento de ali-mentar el circuito. Además, el pulsador S es capazde poner a cero el registro cuando es activadoponiendo un nivel bajo en las entradas Clear, inde-pendientemente de la señal de sincronismo.

Cuando los registros de almacenamiento se activanpor nivel, también reciben el nombre de latch. Es elcaso del circuito integrado TTL 7475, que tiene una

capacidad de almacenamiento de 4 bits, conectadosdos a dos a una señal de sincronismo, de tal maneraque el primero y el segundo latch están sincroniza-dos por la señal 1C, 2C (pin 13), y el tercero y elcuarto, por la señal 3C, 4C (pin 4). Además, el circuitodispone de una salida negada por dato almacenado.

Su estructura interna para un latch, es decir, para alma-cenar un solo bit, es la que se muestra en la Figura 7.9,en la que se puede apreciar que está formado por dospuertas AND, una NOR y dos inversores, de los cualesuno de ellos es un amplificador de corriente. Su fun-cionamiento es el siguiente: cuando la entrada de Ena-ble o C está a nivel bajo, en la salida de la puerta AND3habrá un nivel bajo, independientemente de la entradade datos, mientras que a la salida de la puerta AND2aparecerá el valor que tuviera en ese instante la salidaQt (es decir, en el instante anterior al cambio del valorde la entrada C). En consecuencia, a la salida de lapuerta NOR aparecerá el valor negado de Qt, que seaprovecha para obtener la salida —Qt, que vuelve anegarse a la salida del buffer inversor 5, por lo que lasalida Qt no varía.

Cuando la entrada de Enable C está a nivel alto, a laentrada de la puerta NOR le llega el valor del dato deentrada y un nivel bajo; luego a su salida se tendrá eldato de entrada negado, que vuelve a negarse paraobtener la salida Qt. Mientras que la entrada de Ena-ble esté a nivel alto, cualquier variación de la entradade datos se refleja en la salida, quedando almacenado(encerrojado) el dato sólo cuando la entrada de Ena-ble se pone a nivel bajo. Por tanto, su tabla de fun-cionamiento es la que se muestra en la Tabla 7.3.

En la Figura 7.7 se muestra un circuito en el que seutilizan registros de datos. El circuito está consti-tuido por dos contadores en BCD del tipo 7490

QBQD QC QA

D C AB

Figura 7.8. Representación del flujo de información delcircuito de la Figura 7.3.

3

21

4 5

Data D

A otrolatch

Enable C

Q

Q

Figura 7.9. Diagrama interno de uno de los latch delC.I. 7475.


189

7. Análisis y diseño con registros7.2 Análisis de registros de desplazamiento

Análisis de registros de desplazamiento7.2

conectados en cascada y cuyo funcionamiento yaestudiamos en la Unidad 6. Para generar los impul-sos de incremento se utiliza un circuito antirrebotescon puertas NAND, que también se ha estudiado enla unidad anterior. Las salidas de los contadores seconectan a las entradas de dos circuitos del tipo7475, que tienen unidas todas las entradas Enable,de manera que cuando están puestas a nivel alto,los latch son transparentes a los datos que les lle-gan de los contadores y éstos pasan directamente alcircuito de visualización. Cuando se quiere que salte

el turno sin que se visualice en el display, se ponela entrada de Enable a nivel bajo; en este instante,la información que tenían a la entrada se transfierea la salida, quedando ésta bloqueada (encerrojada),por tanto, el circuito de visualización marcará elnúmero que tuviera en ese momento la salida dellatch. Si se activa varias veces el pulsador de cuentade impulsos, la visualización permanecerá en elnúmero que tuviera anteriormente, y sólo cuando laseñal de Enable esté a nivel alto, cambiará el nuevonúmero a visualizar, que coincidirá con el númerodecimal que tengan los contadores.

El circuito de visualización está compuesto por dosdecodificadores de BCD a 7 segmentos del tipocátodo común y que están configurados para que nose ilumine el cero de las decenas, si el dato a visua-lizar es menor de 10BCD. Además, el circuito disponede un sistema de inicialización automática imple-mentado por una resistencia (R1) y un condensador(C1), que hace que los contadores se pongan a ceroal conectar la alimentación al circuito.

SalidasEntradas

Q(t+1)

LHQt

Q(t+1)

HLQt

D

LHX

C

HHL

Tabla 7.3. Tabla de funcionamiento del C.I. TTL 7475.


Registro de desplazamiento con biestables J-K.

• Utilizando dos circuitos integrados TTL del tipo 7476y una puerta inversora del tipo 7404, monta un regis-tro de desplazamiento (entrada serie/salida paraleloy entrada serie/salida serie) de 4 bits, como el que semuestra en la Figura 7.10.

• Conecta cada una de las salidas de los biestables (QA

a QD) a un LED indicador de nivel lógico, del equipodidáctico sobre el que estás montando el circuito, yla entrada de sincronismo CLK al pulsador de impul-sos con un circuito antirrebotes.

• Alimenta el circuito y mide en ese instante el valorque toman cada una de las salidas de los biestables.Anota en la Tabla 7.4 el resultado obtenido y explicaa qué es debido.

• Si el estado de todas las salidas de los biestablesno es un nivel bajo, activa el pulsador S1.

• Utiliza el conmutador S2 para introducir un nivelalto por la entrada de datos serie. Seguidamente,genera un flanco de bajada por la entrada CLK. Pona nivel bajo el conmutador S2 y genera un flancode bajada por la entrada de sincronismo. Vuelve aponer S2 a nivel alto y genera posteriormente otroimpulso de sincronismo. Pon nuevamente el con-mutador S2 a nivel bajo y genera un nuevo impulsode sincronismo. Cada vez que se genera un impul-so de sincronismo, mide el estado de la salida decada uno de los biestables y anota el resultado enla Tabla 7.4.

• Genera cuatro impulsos de sincronismo seguidos.Mide y anota en la Tabla 7.4 el valor de las salidasde los biestables para cada uno de los impulsos.

• Completa el cronograma de la Figura 7.11 de lapágina 185, que indica el funcionamiento delregistro de la Figura 7.10.

4

(continúa)


190



• Contesta a las siguientes preguntas:a) ¿Qué ocurre si cuando el estado de los biestables es QA

= 0, QB = 1, QC = 0 y QD = 1, activas el pulsador S1?b) ¿Qué tipo de sincronismo emplea este registro?c) ¿Cuántos impulsos de la señal de sincronismo tie-

nen que producirse para que el primer dato, que seintroduce por la entrada de datos serie, aparezcaen la salida de datos serie (QD)?

d) ¿Cuál es el número de datos que es capaz de alma-cenar este registro simultáneamente?

Ensayo y experimentación con un registro comercialde desplazamiento entrada serie/salida serie 7491.

En la Figura 7.12, de la página siguiente, se muestrael diagrama de conexión del registro de desplaza-miento entrada serie/salida serie 7491, fabricado entecnología TTL.

• Conecta la entrada de reloj (pin 9) a la salida del pul-sador con circuito antirrebotes del equipo didáctico,para controlar, de forma manual, el número de im-pulsos que llegan al registro. Conecta las salidas QH (pin 13) y ¯̄QH (pin 14) a los diodos indicadores denivel lógico. Asimismo, conecta las entradas A (pin12) y B (pin 11) a dos conmutadores que denomina-remos S1 y S2, respectivamente, y que pueden dar asu salida un nivel alto o bajo.

• Introduce los datos que se muestran en el crono-grama de la Figura 7.13 y completa las salidas que seobtienen para cada una de las señales de reloj.

5

CLK(Sincronismo)

JPR

Q

CLK

Q

7476

IC1A

JPR

Q

CLK

Q

7476

IC1B

JPR

Q

CLK

Q

7476

IC2A

JPR

Q

CLK

Q

7476

IC2B(Datos)S2

QA QB QC QD

VCC

R1

10 kΩ

C11 μF

+

KKKK

7404(Clear)S1

VCC

IC3A

CL CL CL CL

4

1

16

2

15

14

3

9

6

12

7

11

10

8

4

1

16

2

15

14

3

9

6

12

7

11

10

8

21

Figura 7.10. Registro de desplazamiento de entrada serie/salida serie con biestables J-K.

Qt

Qt+1

Qt+2

Qt+3

Qt+4

Qt+5

Qt+6

Qt+7

Qt+8

S1 = 0

Instante de tiempo S2

X10101111X

QBQA QDQC


(continúa)


191



t

t

t

t

t

t

t

QD

QC

QB

QA

CLK

S2

S1

Figura 7.11. Cronograma de funcionamiento del registro de desplazamiento de la Figura 7.10.

t

t

t

t

t

QH

CLK

B

A

QH

Q(t+1) Q(t+2) Q(t+3) Q(t+4) Q(t+5) Q(t+6) Q(t+7) Q(t+8) Q(t+9) Q(t+10) Q(t+11) Q(t+12) Q(t+13) Q(t+14) Q(t+15) Q(t+16) Q(t+17) Q(t+18) Q(t+19) Q(t+20) Q(t+21) Q(t+22) Q(t+23) Q(t+24) Q(t+25) Q(t+26)Qt

Figura 7.13. Cronograma de funcionamiento del registro de desplazamiento entrada serie/salida serie 7491.

NC

14 813 12 11 10 9

1 72 3 4 5 6

NC NC NC VCC NC

QH BA GND CLOCK

NC

QH BACK

SN5491A (J)SN54L91 (J)SN54LS91 (J)

SN7491A (J, N)SN74L91 (J, N)SN74LS91 (J, N)

Input Input

QH

NCQH

Figura 7.12. Diagrama de conexióndel circuito integrado 7491.


A Estudio de los registros de desplazamiento

Los registros de desplazamiento están formados poruna cadena de n biestables conectados en cascada,de tal manera que la salida de uno es la entrada delsiguiente. Además, la entrada de sincronismo es lamisma para todos y cada uno de los biestables.

Los datos en este tipo de registros pueden transfe-rirse en entrada serie o paralelo, la salida tambiénpuede transmitirse en serie o paralelo, dando lugara distintos tipos de registros, según la forma deintroducir o extraer la información.

BEstudio de los registrosde desplazamiento entradaserie/salida serie

En este tipo de registros la información llega en seriea través de un terminal y se obtiene la salida de losdatos también en serie a través de otro terminal.

En la Figura 7.10 se muestra un circuito que se com-porta como un registro de entrada serie/salida serie,si se considera que la entrada llega a través del con-mutador S2 y la salida se obtiene a través de QD.Como los biestables son del tipo Master-Slave, laentrada de datos se transfiere en los flancos debajada de la señal de reloj. El número de biestablesdel registro es cuatro, y como puede apreciarse,

están dispuestos de manera que la entrada J de cadabiestable está conectada a la salida Q del biestableanterior, excepto en el primer biestable, cuyaentrada J coincide con la de datos serie. Por otraparte, la entrada K de cada biestable está conectadaa la salida ¯̄Q del biestable anterior, excepto en el pri-mero de los biestables, que está conectada a laentrada de datos negada. Las entradas Preset estánpuestas a nivel alto, por lo que no actúan, mientrasque las Clear se utilizan para inicializar el registroponiéndolo a cero, cuando se activa el pulsador S1.Al alimentar el circuito se produce una puesta a cerode los biestables, ya que inicialmente el condensa-dor C1 se encuentra descargado, por lo que, duranteun instante de tiempo, hasta que alcanza el valor detensión correspondiente a un nivel alto, las entra-das Clear de todos los biestables están a nivel bajo,produciendo un reset del circuito.

Supongamos que se quiere introducir la secuencia0101. Para ello, se pone S2 = 1 y se produce unflanco de bajada por CLK, en este mismo instante QA = 1, mientras que QB = QC = QD = 0. Seguidamente,se pone S2 = 0 y se genera un nuevo flanco debajada en CLK, lo que provoca que QB = 1 y QA = QC == QD = 0. Se van introduciendo el resto de los datosde entrada y las correspondientes señales de sincro-nismo y se obtiene el diagrama de tiempos de laFigura 7.14, en el que se representan también losimpulsos de sincronismo necesarios para que, por QD,se obtenga la secuencia completa de datos.

192


t

t

t

t

t

t

QC

QB

QA

DATOS

CLK

QD

Figura 7.14. Cronograma de funcionamiento del registro de la Figura 7.10.


193


El proceso también puede verse reflejado en laFigura 7.15.

Un registro entrada serie/salida serie integrado entecnología TTL MSI es el 7491, cuyo diagramainterno se muestra en la Figura 7.16.

Como puede apreciarse, este registro está realizadocon 8 biestables R-S de tipo Master-Slave pero, debidoal inversor existente entre la entrada R y S, éstas ten-drán siempre valores complementarios.

Las entradas A y B son las entradas de una puertaNAND, que introduce la información en el primero delos biestables, y pueden usarse, indistintamente, unacomo entrada de datos y otra como entrada de vali-dación.

Su tabla de funcionamiento es la que se muestra enla Tabla 7.5, en la que se indica el valor de la salidaQH después de 8 impulsos de sincronismo por laentrada Clock.

CAnálisis de los registros de desplazamiento entradaparalelo/salida serie

Como la señal de reloj está conectada a un inver-sor, hará que el registro se active por flanco desubida.

OutputInput

QH

HLL

QH

LHH

A

HLX

B

HXL

Tabla 7.5. Tabla de funcionamiento del C.I. TTL MSI 7491.

(9)

(11)

(12)

S Q

CK

QR

S Q

CK

QR

S Q

CK

QR

S Q

CK

QR

S Q

CK

QR

S Q

CK

QR

S Q

CK

QR

S Q

CK

R (14)

(13)

Clock

A

BQH

QHQ

Figura 7.16. Diagrama interno del registro entrada serie/salida serie 7491.

QCQA QB QD

0 0 00

QCQA QB QD

1 0 00

QCQA QB QD

0 1 00

QCQA QB QD

1 0 01

QCQA QB QD

0 1 10

Entrada 1 0 Salida

Estado del registro en el instante inicial

Estado del registro después del primer flanco de bajada

Estado del registro después del segundo flanco de bajada

Estado del registro después del tercer flanco de bajada

Estado del registro después del cuarto flanco de bajada

Entrada 0 0 Salida

Entrada 1 0 Salida

Entrada 0 0 Salida

Entrada 1 0 Salida

En este instante, en la salida está el primer dato queentró, con tres flancos de bajada más; en la salida se

obtienen los tres datos restantes.

Figura 7.15. Movimiento de la información en el circuitode la Figura 7.10.


194



Ensayo y experimentación con un registro comercialde desplazamiento entrada paralelo/salida serie7494.

En la Figura 7.17 se muestra el diagrama de conexióndel registro de desplazamiento entrada paralelo/salidaserie 7494, fabricado en tecnología TTL.

• Realiza el montaje que se muestra en la Figura 7.18.• Conecta la entrada Clock (pin 8) a la salida del pulsa-

dor con circuito antirrebotes del equipo didáctico.Conecta la salida Out (pin 9) a uno de los indicadoresde nivel lógico.

• Pon los conmutadores Load 1 y Load 2 a nivel bajo.Activa a nivel alto el conmutador de Clear durante uninstante y ponlo nuevamente a nivel bajo.

• Utiliza el conmutador de Serial Input, e introducesecuencialmente los datos 1, 0, 1 y 0, generando,cada vez que se introduce un dato, un flanco desubida por la entrada CLK (pin 8).

• Pon a nivel alto la entrada Serial Input y genera cua-tro nuevos impulsos de reloj. Mide y anota los resul-tados obtenidos en la Tabla 7.6.

• Genera, durante un instante, un nivel alto en laentrada Clear. Con las entradas PE1 = PE2 = 0, pona nivel alto la entrada Serial Input. Seguidamente,acciona los conmutadores de forma que en lasentradas P1A, P1B, P1C y P1D se obtengan los datos0, 0, 1, 1, y en P2A, P2B, P2C y P2D, los datos 1, 1,0 y 0, respectivamente. Pon, durante un instante, laentrada PE1 a nivel alto, volviendo a situarla a nivelbajo. Genera después cuatro flancos de subida porla entrada CLK. Mide y anota los resultados que sevan obteniendo en la Tabla 7.7.

• Genera un impulso a nivel alto en la entrada Clear.Seguidamente, pon la entrada PE2 a nivel altodurante un instante de tiempo. Genera cuatro impul-sos de reloj y anota los resultados que se van obte-niendo en la Tabla 7.7.

• Contesta a las siguientes preguntas:a) ¿Cuál es la capacidad de almacenamiento del

registro?b) ¿Cuál es el tipo de sincronismo de la señal de

reloj del registro?c) ¿Qué función tienen las entradas PE1 y PE2?d) ¿Qué ocurre cuando la señal de Clear se pone a

nivel alto?

6

—

Impulso deCLK

SerialInput

1101011111

Clear

1000000000

Out


↓↓↓↓↓↓↓↓↓

SN5494 (J,W)SN7494 (J,N)

16 915 14 13 12 11 10

1 82 3 4 5 6 7

P1A P1B P1C P1D Vcc PE1 SER.IN

CLOCK

P2A PE2 P2B P2C GND P2DCLEAR OUTPUT

P1AP1B

PE2 CLEARP2B P2C P2D

P1C P1D PE1

CK

P2A OUTPUT

SER. IN

Figura 7.17. Diagrama de conexión del circuito inte-grado TTL 7494.

(continúa)


195



P1AP1BP1CP1D

P2AP2BP2CP2D

PE1PE2CLR

INCLK

OUT

S1A

SERIAL INPUT

S1B

S1C

S1D

S2A

S2B

S2C

S2D

LOAD 1

LOAD 2

CLEAR

SALIDA

"1"

CLK

7494

1234

16141311

61510

78

9

Figura. 7.18. Circuito para comprobarel funcionamiento del registro de

entrada paralelo/salida serie 7494.

111111

Serial Input P1A

000000

P1B

000000

P1C

111111

P1D

111111

PE1

010000

PE2

000000

CLK

00

Clear

100000

Out

1111111

Serial Input P2A

1111111

P2B

1111111

P2C

0000000

P2D

0001111

PE1

0000000

PE2

0010000

CLK

000

Clear

1000000

Out

Tabla 7.7. Tabla de funcionamiento del C.I. 7494.

↓↓↓↓

↓↓↓↓


Estudio de los registros de desplazamiento entradaparalelo/salida serie

En este tipo de registros de desplazamiento, lainformación llega en paralelo a la entrada, que secarga mediante una señal de control, y la salida se obtiene en paralelo sincronizada por una señal dereloj.

Para introducir los datos en paralelo, pueden uti-lizarse las entradas asíncronas o las entradas sín-cronas. De este modo, por ejemplo, el circuitointegrado 7494, cuya estructura interna es la quese muestra en la Figura 7.19, utiliza las señalesasíncronas de Preset para introducir los datos enparalelo.

El registro está formado por cuatro biestables R-Sdel tipo Master-Slave, a cuyas entradas R y S les llegan siempre señales complementarias. Por tanto, la capacidad máxima del registro es de4 bits. Además, como la entrada de la señal de reloj tiene un inversor, el registro se haceactivo a los flancos ascendentes de la señal de sin-cronismo de entrada.

Los biestables se ponen a cero cuando la entradaClear es puesta a nivel alto; este paso es siempre pre-vio a la carga de datos en paralelo. Además, tiene laposibilidad de introducir dos entradas paralelo dis-tintas, controladas por las señales PE1 y PE2. Lasseñales P1A a P1D se cargan en los biestablescuando la entrada PE1 recibe un impulso positivo,teniendo que estar la entrada PE2 durante estetiempo a nivel bajo. Por otra parte, las entradas P2Aa P2D se cargan en los biestables cuando a laentrada PE2 le llega un impulso positivo y la entradaPE1 está a nivel bajo.

El circuito integrado 7494 tiene la posibilidad deintroducir datos en modo serie y obtener la salida enserie. Para que funcione en este modo, se debenmantener a nivel bajo las entradas PE1 y PE2 y rea-lizar un borrado del registro, poniendo, durante uninstante, a nivel alto la entrada Clear. Seguidamente,se introducen los datos serie por la entrada SerialInput (pin 7) y se genera un flanco positivo por laentrada CLK por cada dato a cargar en serie.

Las tablas de funcionamiento de este registro sonlas que se muestran en la Tabla 7.8 de la páginasiguiente.

196


(8)

S QA

CK

QAR

(9)

CLOCK

OUTPUTS QB

CK

QBR

S QC

CK

QCR

S QD

CK

R

CLEAR(10)

A B C D

PRESET PRESET PRESET PRESET

CLEAR CLEAR CLEAR CLEAR

PRESETENABLEINPUTS

P1A P2A P1B P2B P1C P2C P1D P2D

PRESETS

SERIALINPUT

(7)

(15)

(6)

(1) (16) (2) (14) (3) (13) (4) (11)

PE2

PE1

1 2 1 2 1 2 1 2

Figura 7.19. Diagrama interno del registro de desplazamiento entrada paralelo/salida serie 7494.


197

Otra forma de realizar la carga en paralelo en losregistros consiste en utilizar las entradas síncronascomo es el caso del circuito integrado 74166, cuyodiagrama lógico se muestra en la Figura 7.20, en laque puede apreciarse que el terminal Clear es asín-crono y que provoca la puesta a cero de todos losbiestables cuando se pone a nivel bajo.

Las entradas A, B, C, D, E, F, G y H se almacenan enlos biestables cuando se pone un nivel bajo en laentrada S/L̄ (Shift/Load), todo ello sincronizado porla señal Clock, que puede ser inhibida por la entra-da Clock Inhibit. Una vez que se ha realizado la

entrada en paralelo de los datos, debe ponerse anivel alto la entrada S/–L para permitir el desplaza-miento de la información almacenada en cada unode los biestables.

El circuito 74166 también puede utilizarse comoregistro de entrada serie/salida serie, utilizandocomo entrada el terminal SI (Serial Input). Su fun-cionamiento se refleja en la Tabla 7.9.

Para una mejor comprensión de este registro de des-plazamiento, en la Figura 7.21, de la página 193, semuestra un cronograma de funcionamiento.


H H H HL L L LH H H HH L H LH H H HH H H H

A B C D

LXLXXH

Entradas de Preset

TABLA DE FUNCIÓN DEL PRESET(Bit A tomado como ejemplo para todos)

QA0, QB0, QC0, QD0 = estado de QA, QB, QC y QD, respectivamente, después de producirse un flanco ascendente . QAn, QBn, QCn = nivel de QA, QB y QC, respectivamente, antes de producirse un flanco ascendente .

TABLA DE FUNCIONAMIENTO DEL REGISTRO

Preset interno A

Presetinterno

L L LH H HQA0 QB0 QC0

H QA0 HH QAn QBn

L QAn QBn

QA QB QC

Salidasinternas Salida

H X XL X XH L XL L XL HL L

Clear CLK Serial

Entradas

PE2

XLXLXX

P2A

LLXXHX

PE1

XXLLHX

P1A

LHQD0

QD0

QCn

QCn

QD

H (Inactiva)H (Inactiva)H (Inactiva)H (Inactiva)L (Activa)L (Activa)

Tabla 7.8. Tabla de funcionamiento del circuito integrado 7494.

↓↓

↓↓

Entradas Salidas internas

a … h = nivel de las entradas A … H, respectivamente.QA0, QB0 … QH0 = estado de QA, QB … QH, respectivamente, después de un flanco de subida de la señal de reloj.QAn, QBn … QHn = nivel de QA, QB … QH, respectivamente, antes de un flanco de subida de la señal de reloj.

XXLHHX

Shift/load

LHHHHH

Clear

XL

Clock

XLLLLH

ClockInhibit

XX

a ... hXXX

ParallelA ... H

XXXHLX

SerialInput

LQB0

bQAn

QAn

QB0

QB

LQH0

hQGn

QGn

QH0

SalidaQH

LQA0

aHL

QA0

QA

Tabla 7.9. Funcionamiento del registro 74166.

↓↓

↓↓



198

(9)CLEAR(1)

(15)

(2)

SERIAL INPUT

SHIFT/LOAD

A

B (3)

C (4)

D (5)

E (10)

F (11)

G (12)

H (14)

CLOCK(7)

CLOCK INHIBIT(6)

QG

(13)QH

QF

QE

QD

QC

QB

QA

CKSR

CKSR

CKSR

CKSR

CKSR

CKSR

CKSR

CKSR

Figura 7.20. Diagrama lógico del registro de desplazamiento entrada paralelo/salida serie 74166.


199



Ensayo y experimentación con el registro universal7495.

En la Figura 7.22 se muestra el diagrama de conexióndel registro de desplazamiento universal 7495 fabri-cado en tecnología TTL.

• Conecta las entradas A (pin 2), B (pin 3), C (pin 4), D (pin 5), Mode Control (pin 6) y Serial Input (pin 1) aconmutadores del equipo didáctico sobre el que estásmontando el circuito, capaces de dar a la salida unnivel alto o bajo.

• Conecta las salidas QA, QB, QC y QD a los indicadoresde nivel lógico del equipo didáctico.

• Interconecta las entradas de Clock 1 (pin 8) yClock 2 (pin 9) y conéctalas a su vez a la salidadel pulsador con circuito antirrebotes.

• Pon a nivel alto la entrada Mode Control y la entradaSerial Input a nivel bajo.

• Pon, en las entradas A, B, C y D, los valores lógicos 1,0, 0, 1, respectivamente, y genera un flanco debajada por las entradas de reloj. Mide y anota elresultado en la Tabla 7.10.

7

CLOCK

CLOCK INHIBIT

CLEAR

SERIAL INPUT

SHIFT/LOAD

A

B

C

D

E

F

G

H

OUTPUT QH

H

H

LH

LH

LH

H H H HHLL L

SERIAL SHIFT INHIBIT SERIAL SHIFTLOADCLEAR

PARALLELINPUTS

Figura 7.21. Cronograma de funcionamiento del registro de desplazamiento 74166.

Figura. 7.22. Diagrama de conexión del circuitointegrado TTL 7495.

(continúa)


200



• Repite la operación anterior, pero poniendo ahora losdatos 1, 0, 1 y 0 en las entradas.

• Pon la entrada Mode Control a nivel bajo y generacuatro flancos de bajada por la entrada de CLK. Midey anota en la Tabla 7.10 los resultados de las salidaspara cada uno de los impulsos de sincronismo.

• Con la entrada de Mode Control a nivel bajo, pon anivel alto la entrada Serial Input y genera cuatro flan-cos de bajada por la entrada de CLK. Pon ahora laentrada Serial Input a nivel bajo y genera cuatro flan-cos de bajada por la entrada de CLK. Mide y anota losresultados de las salidas obtenidos en la Tabla 7.10.

• Realiza las siguientes modificaciones en el circuito:introduce los datos serie por la entrada D, conecta lasalida QD a la entrada C; la salida QC a la entrada B; la salida QB, a la entrada A, y considera la salida QA

como la salida serie del registro.

• Pon la entrada Mode Control a nivel alto y la entradaD a nivel alto, y genera, seguidamente, cuatro flan-cos de bajada por la entrada CLK. Mide y anota losresultados obtenidos en la Tabla 7.11.

• Pon a nivel bajo la entrada D y genera cuatro flancosde bajada por la entrada CLK. Mide y anota en la Ta-bla 7.11, los resultados obtenidos.

• Contesta a las siguientes preguntas:a) ¿Cuál es la capacidad de almacenamiento del

registro?b) ¿Cuál es el tipo de sincronismo de la señal de

reloj del registro?c) ¿Qué tipo de registro es el 7495, según su

forma de transferir los datos?d) Cuando funciona como entrada serie/salida

serie, ¿en qué sentido pueden desplazarse losdatos?

10100000000000000

Mode Control

00000000111110000

Serial Input A

11111111111111111

B

00000000000000000

C

00111111111111111

D

11000000000000000

QA QB QC QDCLK

—↓—↓↓↓↓↓—↓↓↓↓↓↓↓↓


(continúa)


201

DAnálisis de los registros de desplazamiento entradaparalelo/salida paralelo

Estudio de los registros de desplazamiento entradaparalelo/salida paralelo

En estos registros, los datos pueden ser introduci-dos en paralelo y extraídos en paralelo. Su estruc-tura es similar a la que se ha mostrado en lasFigutas 7.19 y 7.20, con la salvedad de que sehacen accesibles las salidas de todos los biesta-bles. En la Figura 7.23 se muestra el diagrama

interno del registro universal 7495, denominado deesta forma porque permite hacer todo tipo detransferencias con los datos: entrada serie/salidaserie con desplazamiento a la derecha y a laizquierda de los datos, entrada paralelo/salidaparalelo y entrada paralelo/salida serie.

Se puede apreciar que la carga de datos es similar ala del circuito integrado 74166. En este caso, elregistro consta de 4 biestables R-S Master-Slave, acuyas entradas les llegan siempre datos comple-mentarios. Además, dispone de una entrada de con-trol que permite la carga de datos en paralelo o elmodo de trabajo entrada serie/salida serie.



111111111

Mode Control A

QB

QB

QB

QB

QB

QB

QB

QB

QB

B

QC

QC

QC

QC

QC

QC

QC

QC

QC

C

QD

QD

QD

QD

QD

QD

QD

QD

QD

D

111110000

QA

0

QB

0

QC

0

QD

0

CLK

—↓↓↓↓↓↓↓↓


R

CK

QDS

R

CK

QCS

R

CK

QBS

R

CK

QAS

A

DATA INPUTS

(6) (2)

(13)

(5)

1 2 1 2

B(3)

1 2

C(4)

1 2

QDQCQBQA

D

(1)

(9)

(8)

(12) (11) (10)

OUTPUTS

MODECONTROLSERIALINPUT

CLOCK 1RIGHT-SHIFT

CLOCK 2LEFT-SHIFT

Figura 7.23. Diagrama interno del registro universal 7495.


Para el modo de trabajo entrada paralelo/salida para-lelo, debe ponerse la entrada Mode Control (control demodo) a nivel alto; cuando esto ocurre las puertasseñaladas con un 2 se abren, dejando pasar los datosque están en las entradas paralelo A, B, C y D; si ahorase produce un flanco de bajada por cualquiera de lasentradas de reloj, se efectúa la carga en paralelo.

Para que el registro trabaje como desplazamiento ala derecha, ya sea de los datos cargados en paraleloo de los datos que se introduzcan por la entradaSerial Input, deberá ponerse a nivel bajo la entra-da de control de modo. En este estado, las puertasque se abren son las numeradas con un 1 y se cie-rran las numeradas con un 2, con lo que se produceun desplazamiento a la derecha de los datos de losbiestables cada vez que se genera un flanco debajada por cualquiera de las entradas de reloj.

La razón de la existencia de dos señales de entradade reloj es proporcionar al circuito mayor flexibilidad.Para que el circuito se comporte como un registro dedesplazamiento a la izquierda, hay que realizar lasconexiones que se muestran en la Figura 7.24.

Se pone la entrada Mode Control a nivel alto y seconecta la salida de cada biestable a la entradaparalelo del precedente, convirtiéndose la entrada D(pin 5) en la entrada de datos serie, y QA en la salidaserie.

En este tipo de registro hay que tener cierta pre-caución con los cambios de modo. En efecto, si, porejemplo, la entrada Clock 1 está a nivel bajo y laentrada Clock 2 está a nivel alto y se pasa el controlde modo de nivel alto a bajo, se produce un flancode bajada en las entradas de reloj de los biestables,generando un cambio en éstos.

Esto se puede aprovechar en la carga en paralelo,uniendo las entradas de Control Mode y Clock 2, demanera que cuando esta unión está a nivel alto, seselecciona el modo de carga en paralelo, y al pasara nivel bajo y producirse el flanco de bajada, sehace efectiva dicha carga.

Se puede resumir el modo de trabajo de este regis-tro de desplazamiento en la Tabla 7.12 de la páginasiguiente.

202


QDS

CK

R

S

R

CK

S

R

CK

S

R

CK

A(6) (2)

(13)

(5)

1 2 1 2

B(3)

1 2

C(4)

1 2

QDQCQBQA

D

(1)

(9)

(8)

(12) (11) (10)

MODE CONTROL

SERIAL INPUT

CLOCK 1RIGHT-SHIFT

CLOCK 2LEFT-SHIFT

Salidaserie

CLK

"1"

Entradaserie

QA QB QC

Figura 7.24. Modo de funcionamiento del registro 7495 como desplazamiento serie a la izquierda.


203


Xc

QD*XXXXXXXX

Parallel

Inputs

* El desplazamiento a la izquierda requiere una conexión externa de QB a A, QC a B y QD a C.La entrada de datos serie es por la entrada D.

Outputs

H X↓ X↓ XL HX ↓X ↓L LL LL HH LH H

2 (L) 1 (RT)

Clocks

C

XddXXXXXXXX

D

Xa

QB*XXXXXXXX

A

Xb

QC*XXXXXXXX

B

Tabla 7.12. Tabla de funcionamiento del registro de desplazamiento 7495.

ModeControl

HHHLLL

↓↓

Serial

XXXXHLXXXXX

QA

QA0

aQBn

QA0

HL

QA0

QA0

QA0

QA0

QA0

QB

QB0

bQCn

QB0

QAn

QAn

QB0

QB0

QB0

QB0

QB0

QC

QC0

cQDn

QC0

QBn

QBn

QC0

QC0

QC0

QC0

QC0

QD

QD0

dd

QD0

QCn

QCn

QD0

QD0

QD0

QD0

QD0

↓

↓↓


204

7. Análisis y diseño con registrosEjercicios propuestos

Ejercicios propuestos

Un registro de desplazamiento de 8 bits contieneel dato 10000110. Si se le aplica a la entradaserie el dato 11011011:

Indica el número almacenado en el registro despuésde cinco impulsos de desplazamiento. Supón que elregistro se desplaza de izquierda a derecha.

¿Cuántos impulsos de desplazamiento se requierenpara cargar en forma serie una palabra de 16 bitsen un registro de desplazamiento de 16 biestables?

Conecta dos registros del tipo 7491 para que secomporten como un único registro de desplaza-miento entrada serie/salida serie de 16 bits.

Conecta dos registros del tipo 7495 para que secomporten como un solo registro de desplaza-miento entrada paralelo/salida serie de 8 bits.

Dibuja y explica el funcionamiento de un regis-tro de desplazamiento entrada serie/salida serieimplementado con biestables tipo D, mediantecircuitos 7474.

Conecta dos registros del tipo 7495 para que secomporten como un solo registro o de desplaza-miento de entrada/salida serie con despla-zamiento hacia la izquierda.

Analiza el funcionamiento del circuito de laFigura 7.25.

Indica cuál es la función de cada una de las patillasde los circuitos integrados.

Si se dispone de un reloj digital, con acceso alas entradas BCD que van a cada uno de loscuatro decodificadores BCD a 7 segmentos:

Realiza un circuito que, mediante unos registros,conmutadores, circuitos comparadores y los compo-nentes necesarios, realice la función de despertador.

Busca, en un catálogo de circuitos TTL, variosregistros de desplazamiento que puedan trabajarcomo entrada serie/salida paralelo.

Dado un contador Johnson de 5 biestables:

¿Cuántos estados distintos tiene? Indica cuáles son.

Un contador en anillo de 4 biestables puede uti-lizarse como divisor de frecuencia por:

a) 4 b) 6 c) 8

11

10

9

8

7

6

5

4

3

2

1


205

7. Análisis y diseño con registrosEjercicios propuestos

Ejercicios propuestos

LTBI/RB0 RBI


D1 D2 D3 D4C12

IC27475

a c e gfdb

1 4

IC17448

2 8

QA QC QDQB

A B

Salida de impulsossiguiente etapa

Carga de datos

VccResetEntrada

Vcc

R9(2)R9(1)R0(2)

C34

IC37490

R0(1)

Figura. 7.25 Circuito de aplicación con circuitos integrados.


206

7. Análisis y diseño con registrosActividades complementarias

Actividades complementarias

Ensayo y experimentación con un contador Johnson.

• Utilizando biestables J-K del tipo 7476, implemen-ta un circuito contador Johnson como el que semuestra en la Figura 7.26.

• Conecta la entrada de reloj al pulsador con cir-cuito antirrebotes del equipo didáctico.

• Conecta las salidas de los biestables a los indica-dores de estado lógico.

• Inicializa el circuito, activando durante un ins-tante el pulsador S1. Anota después el resultadoen la Tabla 7.13.

• Genera ocho flancos de bajada por la entrada dereloj. Mide y anota los resultados parciales y finalque obtengas en la Tabla 7.13.

• Partiendo del estado que se muestra en el crono-grama de la Figura 7.27, completa el cronogramade funcionamiento.

1

JPR

Q

CLK

CL Q

CLK

IC1A

J Q

CLK

Q

IC1B

J Q

CLK

Q

IC2A

J Q

CLK

Q

7476

IC2B

QA QB QC QD

VCC

R1

10 kΩ

C11 μF

+

InicializaciónS1K K K K

7476 74767476

PR

CL

PR

CL

PR

CL

Figura 7.26. Contador Johnson con biestables J-K conectados como un registro.

t

t

t

t

t

t

QD

QC

QB

QA

CLK

S1

Figura 7.27. Cronograma de funcionamiento del contador Johnson del circuito de la Figura 7.26.


• Contesta las siguientes preguntas:a) ¿Cuántos bits necesita un contador binario

para contar 8 estados distintos?b) ¿Cuántos bits necesita un contador Johnson

para contar 8 estados distintos?c) ¿Tienen alguna ventaja este tipo de contadores?

• Realiza un contador Johnson con alguno de losregistros comerciales que has estudiado en estaunidad.

Ensayo y experimentación con un contador en anillo.

• Utilizando 4 biestables J-K del tipo 7476, montaun contador en anillo como el que se muestra enla Figura 7.28.

• Conecta la entrada de reloj al pulsador con cir-cuito antirrebotes del equipo didáctico.

• Conecta las salidas de los biestables a los indica-dores de estado lógico.

• Inicializa el circuito, activando durante un instanteel pulsador S1. Anota el resultado en la Tabla 7.14.Genera, seguidamente, cinco flancos de bajada porla entrada de CLK. Mide y anota en la Tabla 7.14 losresultados que se van obteniendo.

• Partiendo del estado que se muestra en el crono-grama de la Figura 7.27, completa el cronogramade funcionamiento correspondiente al circuito dela Figura 7.28.

• Realiza un contador en anillo utilizando para elloel circuito integrado 7495.

2

207

7. Análisis y diseño con registrosActividades complementarias

Actividades complementarias

QA QB QC QDCLK

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S1

ONOFFOFFOFFOFFOFFOFFOFFOFF

Tabla 7.13. Tabla de funcionamiento del contador Johnson.

JPR

Q

CLK

CLQ

CLK

IC1A

J Q

CLK

Q

IC1B

J Q

CLK

Q

IC2A

J Q

CLK

Q

7476

IC2B

QA QB QC QD

VCC

R1

10 kΩ

C11 μF

+

K K K K

7476 74767476

PR

CL

PR

CL

PR

CLS1

Figura 7.28. Contador en anillo.

QA QB QC QDCLK

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S1

ONOFFOFFOFFOFFOFF



análisis y diseño con...

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