8 dispositivos integrados
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Circuitos Electrónicos Integrados
Sesión n°8
1
Circuitos Integrados digitales
Circuitos Secuenciales
OBJETIVOS:
Reconocer los diferentes tipos de circuitos secuenciales .
Construir circuitos con biestables..
Comprender el funcionamiento de las tablas logicas de
los biestables.
2
Introducción
A diferencia de los sistemas combinacionales, en los
sistemas secuenciales, los valores de las salidas, en un
momento dado, no dependen exclusivamente de los valores
de las entradas en dicho momento, sino también dependen
del estado anterior o estado interno. El sistema secuencial
más simple es el biestable, de los cuales, el de tipo D (o
cerrojo) es el más utilizado actualmente.
La mayoría de los sistemas secuenciales están gobernados
por señales de reloj. A éstos se los denomina "síncronos" o
"sincrónicos", a diferencia de los "asíncronos" o
"asincrónicos" que son aquellos que no son controlados por
señales de reloj.
CIRCUITO SECUENCIAL: la salida depende en cada instante no sólo del valor de las entradas sino también de los estados anteriores del circuito
CIRCUITO
COMBINACIONAL
MEMORIA
ET
QT-ΔT QT
ST=f(ET,QT-ΔT)
ESTADO:
Conjunto de variables binarias, finito, que en cualquier momento contienen la información precisa acerca del “pasado”, necesarias para explicar el funcionamiento del circuito
Variables de estado interno
Unidad básica de memoria: biestables
Estado: Conjunto de variables binarias, finito, que en cualquier momento contienen la información precisa acerca del “pasado”, necesarias para explicar el funcionamiento del circuito
Es preciso tener en cuenta los tiempos de retardo de
puertas y biestables dado que entran varias variables en
juego.
A
B
C D D
C
B
A
La señal D puede influir en
la generación de A y/o B
PUEDE SER NECESARIO SINCRONIZAR, PARA EVITAR POSIBLES ERRORES EN LA “LECTURA” DE LAS VARIABLES
¿ COMO ?
CLK
SINCRONOS:
-FLANCO
-NIVEL
ASINCRONOS
CIRCUITOS
SECUENCIALES
Caracteristicas de los circuitos Básicos secuenciales Biestables
Elementos básicos de memoria.
ASINCRONOS .
Síncronos.
Disponibles en TTL y CMOS.
Almacenan el estado de los circuitos secuenciales (síntesis
de secuenciales con Biestables).
R S Qt
R
S
0
1
0 0
0 1
1 0
1 1
A B S
1
0
0
0
0 1
0
1
0
1
R
S
Qt
Qt
Qt
RS
R S Qt
R
S
0 0
0 1
1 0
1 1
A B S
1
0
0
0
0 1 1
1
1
1 1
0
0
Qt
RS
R S Qt
R
S
1
0
0 0
0 1
1 0
1 1
A B S
1
0
0
0
0 1
0
1
0 1 0
Conclusión :
Siempre que tengamos un “1”, podemos
saber la salida de alguna de las puertas
NOR, con lo que podemos deducir el resto
1 1 0
Qt
RS
CIRCUITOS SECUENCIALES BÁSICOS: BIESTABLE RS
R S Qt
R
S
0 0
0 1
1 0
1 1
A B S
1
0
0
0
0 1 1
1 0
1 1 0
0
0 0
0
0
DOS CASOS POSIBLES:
Qt
Qt=1 => Qt=0
1
0
Qt=0 => Qt=1
0
1 CONCLUSION: NO SE SABE A PRIORI,
DEPENDE DEL ESTADO ANTERIOR
RS
R S Qt
R
S
0 0
0 1
1 0
1 1
A B S
1
0
0
0
0 1 1
1 0
1 1 0
0
0 0
Qt
DEBEMOS DE SABER CUAL HA SIDO
LA SALIDA (ENTRADA) ANTERIOR
PARA PODER FIJAR EL VALOR DE LA
SALIDA ACTUAL
1
0
0
1
0
RS
R S Qt
R
S
0 0
0 1
1 0
1 1
A B S
1
0
0
0
0 1 1
1 0
1 1 0
0
0 0
Qt
DEBEMOS DE SABER CUAL HA SIDO
LA SALIDA (ENTRADA) ANTERIOR
PARA PODER FIJAR EL VALOR DE LA
SALIDA ACTUAL:
UNIDAD BASICA DE MEMORIA
0
0
1
0
1
0
+ t
Qt
RS
CIRCUITOS SECUENCIALES BÁSICOS: BIESTABLE RS
METAESTABILIDAD
R
S
R S Qt
0 1 1
1 0
1 1 0
0
0 0
+ t
Qt 0 0
0 1
1 0
1 1
A B S
1
0
0
0
UNA PUERTA NOR CON UN CERO
EN SU ENTRADA ES UN
INVERSOR
CIRCUITO EQUIVALENTE ANTE R=S=0
RS
Es preciso tener en cuenta que las señales que van a a ir a un circuito secuencial proceden de puertas, de otros circuitos combinacionales,incluso del mismo circuito secuencial; por tanto no vamos a tener las señales con el valor definitivo en el mismo instante de tiempo
Circuito
secuencial
A
B
Transitorios
El objetivo del reloj es “esperar por el mas lento”, de forma que las señales se lean cuando TODAS esten actualizadas
Ejemplo de “sincronización” del biestable RS: Trigger-Edge
R
S
Q
Este circuito pretende que las
entradas del biestable RS sean
cero salvo breves instantes de
tiempo, en los que las puertas
AND dejan pasar la información
a las entradas RS
CLK´
CLK´
CLK ¡estructura
propicia para la
metaestabilidad!
RS – Trigeger edge
SINCRONIZACION POR NIVEL: ESTRUCTURA MASTER-SLAVE
R
S
Q
Q
S
R
Q
Q
R
S
CLK CLK
MASTER SLAVE
El maestro se “abre” durante el semiciclo positivo; el esclavo durante el
negativo. Mientras uno se actualiza, el otro está cerrado
Ejemplo de aplicación
de biestable RS
¿?
ON
OFF
Se desea realizar el circuito de mando de una lámpara de incandescedncia,
mediante dos pulsadores. Si se pulsa ON, se debe de encender la lámpara (un
“1” en L), y debe de PERMANECER encendida cuando se deje de pulsar ON.
Hasta que no se pulse OFF, L=1. Si se pulsa OFF se debe de apagar la
bombilla (L=0) y debe PERMANECER apagada cuando se deje de pulsar OFF
Se desea realizar el control de nivel de agua de forma que el nivel se mantenga entre
3 y 6 m. Para ello, se dispone de 8 sensores separados un metro entre si, de forma
que suministran un “1” cuando el liquido los baña completamente. Cuando el nivel
de agua cae por debajo de 3, se debe de accionar la bomba (b=1) y debe
desactivarse cuando suba por encima de 6.Se debe tener en cuenta que el cuarto de
máquinas está en un recinto cerrado y que si alguien accede al mismo (Puerta=1), se
debe de parar el funcionamiento de la bomba, por razones de seguridad. El
funcionamiento se debe de reiniciar cuando la puerta se cierre. Además se desea
visualizar el nivel de agua en el depósito en un display de siete segmentos.
8
7
6
5
4
3
2
1
¿?
Sistema a
diseñar
bomba
Ejercicio
Biestables
21
FLIP-FLOPS.
Un flip-flop es un elemento de memoria digital, aunque en
otro contexto puede interpretarse como cualquier cosa que
tenga dos estados, arriba – abajo, derecha - izquierda, etc.
Para nosotros es un circuito electrónico y digital que sirve
para recordar el estado (uno o cero lógico) en el que se
encontraba una señal en determinado tiempo.
La salida de un flip-flop se le llama Q.
Por la forma en que se construyen, en “todos” los flip flops,
se cuenta también con el complemento de Q (Q) pero la
salida “oficial” del flip flop es Q.
Biestables
Asíncronos - Biestable RS Síncronos - Biestable D - Biestable LATCH - Biestable JK - Biestable T
Un flip flop es un circuito combinacional con retroalimentación.
El efecto de “memoria” se consigue porque la salida es una de
sus propias entradas.
Biestable RS asíncrono
R
S Q
Q
S R QT+ΔT
0 0 QT
0 1 0
1 0 1
1 1 0/1
0: borrado prioritario 1: inscripción prioritaria
S (SET): pone a 1
R (RESET): pone a 0
Tabla de verdad para R y S activas por nivel alto
Biestable RS síncrono
Circuito de sincronización por nivel: •Si CLK=1 la entrada pasa •Si CLK=0 la entrada no pasa
RS
SS Q
Q CLK
S
R
Preset
Clear Entradas síncronas:
Actúan cuando lo permite la señal de reloj •SET (pone a 1) •RESET (pone a 0)
Entradas asíncronas: Actuan instantaneamente •PRESET(pone a 1) •CLEAR (pone a 0)
Otros circuitos de sincronización
RS
SS CLK
S
R sin
CLK
CLK
sin
RS
SS CLK
S
R sin
CLK
CLK
sin
Pequeños pulsos de nivel alto coincidiendo con el flanco de subida de CLK
Pequeños pulsos de nivel alto coincidiendo con el flanco de bajada de CLK
CLK CLK
26
Q
Q
1
2
R
S
2
1
Q
Q
R
S
B A F S R Q Q
0 0 0 1 0 0 1
0 1 0 0 1 1 0
1 0 0 1 1 Q Q
1 1 1 0 0
B A F S R Q Q
0 0 0 1 0 1 0
0 1 1 0 1 0 1
1 0 1 0 0 Q Q
1 1 1 1 1 Estado no válido
Tabla de verdad de una NAND Tabla de verdad de un SR con NAND
Estado no válido
Tabla de verdad de una NOR Tabla de verdad de un SR con NOR
R
S
Q
Q
Símbolo de
Un S-R
Construido con
NOR’s
27
En el S-R construido con NAND’s, el estado activo es
cuando la señal pasa a cero.
Nótense en el símbolo los círculos en las entradas S y R
2
1
Q
Q
R
S
R
S
Q
Q
28
Diagrama de estados de un
S-R implementado con NOR’s
(S y R activos en 1).
S
t=0
R
Q
Q
t
t
t
t
Q
Q
1
2
R
S
R
S
Q
Q
29
Circuito de un “clocked” S-R y su diagrama de tiempos).
t=0
t
t
t
t
Q
R
S
Reloj
LE
S
R
2
1
Q
Q
Biestable JK
K
J Q
Q CLK
Pr
Clr
•Biestable SÍNCRONO POR FLANCO •Entradas asínronas Preset y Clear •J: equivalente a SS •K: equivalente a RS
•Resuelve la indeterminación ante dos entradas síncronas activas
J K QT+ΔT
0 0 QT
0 1 0
1 0 1
1 1 QT
31
R
FLIP-FLOP TIPO J-K.
Cuenta con tres entradas, J, K y reloj, y dos salidas Q y Q.
Tiene dos secciones formadas por latches del tipo S-R
construidos con NAND’s y cuatro compuertas NAND
Al S-R más cercano a la entrada le llaman “MASTER” y al
más cercano a la salida “SLAVE” (esclavo), esto se debe a
que realmente el “slave” sigue la información que tiene el
master.
Qn+1
K
J
R
S
Q
Q
R
S
Q
Q
4
1
2
3
Slave
S
Master
32
El circuito de arriba se reduce al
diagrama esquemático de abajo. Se
trata de un circuito secuencial.
J K Qn Qn+1
1 0 0 0 0
2 0 0 1 1
3 0 1 0 0
4 0 1 1 0
5 1 0 0 1
6 1 0 1 1
7 1 1 0 1
8 1 1 1 0
CLK Qn+1
K
J
R
S
Q
Q
R
S
Q
Q
4
1
2
3 Master Slave
CL K
J Qn+1
Qn
Fila 1 J=0, K=0, Qn=0
Dado que una de las entradas de las NAND 1 y 2 es
cero (J y K), a la salida tenemos un uno
independientemente de Q y de CL.
Así pues, si el reloj cambia, la salida Qn+1=Qn.
J K Qn Qn+1
1 0 0 0 0
2 0 0 1 1
3 0 1 0 0
4 0 1 1 0
5 1 0 0 1
6 1 0 1 1
7 1 1 0 1
8 1 1 1 0
CLK Qn+1
K
J
R
S
Q
Q
R
S
Q
Q
4
1
2
3 Master Slave
Fila 2 J=0, K=0, Qn=1
Dado que una de las entradas de las NAND 1 y 2
es cero (J y K), a la salida tenemos un uno
independientemente de Q y de CL.
Así pues, si el reloj cambia, la salida Qn+1=Qn.
Fila 3 J=0, K=1, Qn=0
Dado que una de las entradas de las NAND 1 y 2 es cero
(J y Q), a la salida tenemos un uno independientemente
de Q y de CL.
Así pues, si el reloj cambia, la salida Qn+1=Qn.
J K Qn Qn+1
1 0 0 0 0
2 0 0 1 1
3 0 1 0 0
4 0 1 1 0
5 1 0 0 1
6 1 0 1 1
7 1 1 0 1
8 1 1 1 0
CLK Qn+1
K
J
R
S
Q
Q
R
S
Q
Q
4
1
2
3 Master Slave
Fila 4 J=0, K=1, Qn=1
Dado que una de las entradas de las NAND 1 es cero
(J), a la salida tenemos un uno. independientemente
de Q y de CL.
Cuando el reloj cambie a 1, en la compuerta 2 habrá 3
unos haciendo que R del Master tenga un cero y su Q
deberá quedar en uno.
35
Fila 4 J=0, K=1, Qn=1
Dado que una de las entradas de las NAND 1 es cero
(J), a la salida tenemos un uno. independientemente
de Q y de CL.
Cuando el reloj cambie a 1, en la compuerta 2 habrá
3 unos haciendo que R del Master tenga un cero y su
Q deberá quedar en uno.
A la entrada de las compuertas 3 y 4 hay ceros así
que sus salidas son unos.
Si el reloj cambia a cero, la salida de la NAND 4
pasará a cero haciendo que Qn+1 pase a cero.
J K Qn Qn+1
1 0 0 0 0
2 0 0 1 1
3 0 1 0 0
4 0 1 1 0
5 1 0 0 1
6 1 0 1 1
7 1 1 0 1
8 1 1 1 0
CLK Qn+1
K
J
R
S
Q
Q
R
S
Q
Q
4
1
2
3 Master Slave
36
Fila 4 J=0, K=1, Qn=1
Así pues, para J=0, K=1, Qn=1 cuando el reloj
cambie de cero a uno y regrese a cero Q habrá
cambiado de estado.
La salida Qn+1 = Qn.
J K Qn Qn+1
1 0 0 0 0
2 0 0 1 1
3 0 1 0 0
4 0 1 1 0
5 1 0 0 1
6 1 0 1 1
7 1 1 0 1
8 1 1 1 0
CLK Qn+1
K
J
R
S
Q
Q
R
S
Q
Q
4
1
2
3 Master Slave
37
De la misma forma se pueden analizar las otras
4 posibilidades.
Del mapa de Karnaugh Se deduce la ecuación
J K Qn Qn+1
1 0 0 0 0
2 0 0 1 1
3 0 1 0 0
4 0 1 1 0
5 1 0 0 1
6 1 0 1 1
7 1 1 0 1
8 1 1 1 0
CLK Qn+1
K
J
R
S
Q
Q
R
S
Q
Q
4
1
2
3 Master Slave
KJ Qn 0 1 11 10
0 0 1 1 0
1 1 1 0 0
Qn+1 = JQn + KQn
38
Símbolos de un JK sencillo y uno con Preset y Clear
CLK
K
J
Q
Q P
CLR
CLK
K
J
Q
Q
Biestable D
La salida sigue a la entrada (la mantiene durante un pulso de reloj)
D Q
Q CLK
Pr
Clr
CLK
D
Q
K
J Q
Q CLK
D
A partir de un JK
D Q+
0
1
0
1
40
Flip Flop tipo D
Reloj
Dato Q
Q
41
Esta es una forma de construir un flip flop tipo D.
Para analizar su comportamiento supongamos que Q es
uno y Q es cero y analicemos todas las líneas de conexión.
Usaremos el rojo para indicar un uno lógico
y el azul para un cero.
Reloj
Dato Q
Q
42
Para que Q sea cero las dos entradas de la NAND deben
ser uno. Se han dibujado los estados lógicos de las líneas
que hacen que se cumpla que Q sea uno y Q cero.
Las demás líneas dependen del estado del reloj y del dato.
Reloj
Dato Q
Q
43
Continuemos el análisis.
Veamos que pasa si el reloj es cero.
En las entradas a las dos NAND’s tenemos un cero dando
por consecuencia que a su salida haya un uno.
Reloj
Dato Q
Q
44
Mientras el reloj esté en 0, podemos deducir que Q no va a
cambiar, independientemente de lo que haya en D porque
mientras el reloj sea 0 el dato no pasa por las NAND’s.
Reloj
Dato Q
Q
Reloj = 0, Q no cambia
aunque D cambie
45
Si el dato es uno el dibujo se “vería” así:
Reloj
Dato Q
Q
Reloj = 0, Q no cambia
aunque D cambie
Reloj
Dato Q
Q
46
Si el dato es uno 1 y el reloj cambia de cero a uno habrá sólo
un cambio en los estados de todas las líneas: la línea morada
pasará a cero, pero dado que en las NAND’s en la que llega
esta línea hay un cero, las salidas de esas 3 NAND’s no
cambian.
Por tanto, si el reloj baja a cero, estando D en uno, Q no
cambia.
Reloj
Dato Q
Q
Cero
Reloj = 0 Q no cambia
47
El cambio de cero a 1 del reloj hace que la línea morada pase a cero. En
todas las NANDs en la que llega esta línea hay un cero. Si Clk baja a cero
se obtienen las mismas salidas que la figura de arriba, Q no cambia.
Cambia de
uno a cero
Reloj
Dato Q
Q
Reloj
Dato Q
Q
Cero
Reloj = 0 Q no cambia
Dibujo donde D=1 Y CL=0
48
Resumen:
Si Q está en uno y el reloj está en cero: D puede cambiar y
no pasa nada.
Reloj
Dato Q
Q
49
¿Qué pasa si cambiamos el
reloj de cero a uno cuando
D está en cero?
Reloj
Dato Q
Q
50
1. Tres unos
Reloj
Dato Q
Q
Reloj
Dato Q
Q
51
2. Cambia a cero
1. Tres unos
Reloj
Dato Q
Q
3. Cambia a
uno.
52
3. Cambia a
uno.
2. Cambia a cero
1. Tres unos
Reloj
Dato Q
Q
4. Dos unos 5. Cambia a cero
Y se estabiliza así. Q pasó de uno a cero
en unos nanosegundos.
53
¿Qué pasa si ahora, si mientras el
reloj está en uno, D cambia a uno?
Reloj
Dato Q
Q
No pasa nada porque en la entrada de la NAND hay un
cero, así que la salida seguirá en uno.
¿Qué pasa si el reloj cambia a cero
estando D en cero?
1. Cero
Reloj
Dato Q
Q
Reloj
Dato Q
Q
2. Cambia a uno Es todo. Q queda con el cero que tenía. El reloj puede
cambiar cuantas veces quiera y ya no pasa nada.
55
Resumen:
Si el reloj está en cero: D puede cambiar y no pasa nada.
Si Q está en uno y D está en uno: el reloj puede cambiar y
no pasa nada.
Si Q está en uno y D está en cero: Cuando el reloj cambia
de cero a uno Q cambia de uno a cero.
Si Q está en cero y D está en cero: el reloj puede cambiar y
no pasa nada.
Reloj
Dato Q
Q
56
Conclusión:
El flip flop tipo D transfiere la
información que está en D a la salida
Q cuando el reloj pasa de cero a uno.
Reloj
Dato Q
Q
57
D
Diagrama de tiempos de un flip-flop D (positive going) y
su símbolo esquemático.
t=0
t
t
t
Q
D
Clk
CLK
Q
Flip Flop tipo D
Positive going
Q D
CLK
Q
Flip Flop tipo D
Negative going
Q
Flip-Flop tipo D - Aplicación
D Q
CL
K
D Q
CL
K
D Q
CL
K
CLK
D2 D1 D0
Q2 Q1 Q0
Flip-Flop tipo D - Aplicación
C
In
S1
Out
D Q+
0
1
0
1
D Q
clk
D Q D Q D Q IN
S3 S0 S1 S2
Biestable T
La salida cambia con los flancos activos de la señal de reloj LA ÚNICA ENTRADA ES LA SEÑAL DE RELOJ
Pr
Q
Q CLK
Clr
CLK
Q
K
J Q
Q CLK
“1”
A partir de un JK
61
Un flip flop tipo T divide la frecuencia.
Es un JK con J y K = 1
T
Q
t
t
T
Q
Biestable T
CLK
Q
Q
T
La salida cambia con cada flanco activo de la señal de reloj
R S CLK
OUT
Aplicaciones de los biestables T: DIVISORES DE FRECUENCIA CONTADORES:
ASINCRONOS: Señal de reloj se transmite de forma secuencial SINCRONOS: Señal de reloj llega a todos los biestables a la vez
BCD HEXADECIMALES OTROS CONTADORES:
Q
Q
T Q
Q
T Q
Q
T Q
Q
T
clk
clk
F/2 F/4 F/8 F/16
Se pueden conectar por las negadas
VARIACIONES POSIBLES
Se divide por “dos a la n”, siendo n el número de los biestables ¿ Cómo podemos dividir por otros valores ?
Q
Q
T Q
Q
T Q
Q
T Q
Q
T
clk
Circuito combinacional
R R R R
Q1
T Q2
T Q3
T Q4
T
clk
R R R R
Q1 Q2
out
Q1 Q2 Q3 Q4
Contador ASCENDENTE: Unimos por las negadas y tomamos las NATURALES
Para Dividir entre 3: buscamos la condición =3 y la representamos por un circuito combinacional
CLK Q1 Q2
Q1 Q2
Sin actuar sobre la señal de reset; dividimos por 4
OJO: UNIMOS CON LAS NEGADAS
out
Q1
T Q2
T Q3
T Q4
T
clk
R R R R
Q1 Q2
out
Q1 Q2 Q3 Q4
CLK Q1 Q2
Q1 Q2
Pero no es una buena solución, dado que son pulsos muy estrechos y pueden dar lugar a metaestabilidad
Out=Q1·Q2
Conectando out al reset del conjunto de biestables
F/3 F/3
Si el circuito anterior da problemas, lo mejor es incluir un biestable RS
R S
N biest. T
Circuito combinacional
RESET
Q
CLK Q1 Q2
Q1 Q2
SET= Q1·Q2
RESET=Q1·Q2
Q
Hay más posibilidades
72
Latchs y Flip Flops: Aplicaciones