7 dispositivos integrados

Copyright diciembre de 2014 por TECSUP

Circuitos Electrnicos Integrados

Sesin n7

1

Circuitos Integrados digitales

Circuitos combinacionales

OBJETIVOS:

Reconocer los diferentes tipos de circuitos combinacionales.

Analizar y simplificar los circuitos combinacionales por karnough y Morgan.

Comprender el funcionamiento de las compuertas lgicas y los circuitos combinacionales.

2

Un circuito combinacional es un arreglo de compuertas lgicas.

Sus salidas estn determinadas por la combinacin de entradas,

sin ser influenciadas por el valor de las entradas y/o salidas

anteriores.

Por estar basadas en compuertas lgicas las entradas y salidas son

niveles de voltaje que representan los estados lgicos 1 0. Por definicin, las salidas no influyen en el comportamiento del

circuito combinacional porque si lo hicieran, entonces el sistema

completo seria llamado secuencial.

Introduccin

4

CIRCUITOS COMBINACIONALES Definicin: Son circuitos en los que la salida slo depende de la

combinacin de las variables de entrada.

En un instante cualquiera, t:

CIRCUITO COMBINACIONAL

E0(t) S0(t)

.

. . . . .

E1(t)

En-1(t)

S1(t)

Sm-1(t)

(t)E,(t),E(t),Ef(t)S 1n10i

Clasificacin

SSI: 1 a 12 puertas MSI: 13 a 99 puertas LSI: 100 transistores/mm2

VLSI: 1000 transistores/mm2

Hay una serie de funciones que se repiten habitualmente: son los circuitos SSI y MSI

5

Decodificadores (DECO) Convertidores de cdigo BCD a 7 segmentos Displays de 7 segmentos Barrido de displays de 7 segmentos Codificadores (CODEC) Multiplexores (MUX) Demultiplexores (DEMUX) Circuitos aritmticos (cdigos binarios) Sumadores Restadores

BLOQUES FUNCIONALES MSI

CIRCUITOS COMBINACIONALES

Diseo de Circuitos

Combinacionales

Diseo de Circuitos Conbinacionales

29

CIRCUITOS ARITMTICOS

Aritmtica de los ns binarios

Las operaciones bsicas que realiza una ALU (unidad aritmtico-lgica) en un computador son: - Comparacin de ns

(A=B, A>B, A

Sumadores Un sumador es un circuito lgico que calcula la operacin

suma. En los computadores modernos se encuentra en lo

que se denomina Unidad aritmtico lgica (ALU).

Generalmente realizan las operaciones aritmticas en cdigo

binario decimal o BCD exceso 3, por regla general los

sumadores emplean el sistema binario. En los casos en los

que se est empleando un complemento a dos para

representar nmeros negativos el sumador se convertir en

un sumador-restador (Adder-subtracter).

Las entradas son A,B,Cin que son la entradas de bits A y B, y

Cin es la entrada de acarreo. Por otra parte, la salida es S y

Cout es la salida de acarreo.

En la siguiente tabla muestra los resultados de este circuito.

Entrada Salida

A B Cin Cout S

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

32

Suma binaria 0 + 0 0 0

de n de 1 bit: 0 + 1 1 0

1 + 0 1 0

1 + 1 0 1

a b S A

S= a + b

A = a. b

semisumador

a

b

S

A

Sumador Completo

X

0

0

0

0

0

0

0

0

0

0

0 0 0

0

0

0

0

0

0

0

1 1

1

1

1

1

1

11

1

1

1

1 1

1

1

1 1

1

1

Y CIN S COUT

CINXCINYYXCOUT

CINYXCINYXCINYXCINYXCOUT

CINYXS

CINYXCINYXCINYXCINYXS

Diagrama de un sumador Completo

X

Y

CIN

S

COUT

X

Y

CIN

S

COUT

full adder

COUT CIN

X

S

Y

35

B3 A2 A0 B2

S2 S0

7483

16 4 3 10

13 CE

12 9 2

5

14 CS

+Vcc 1

A3 A1 B1

7 8

B0

11

S3

15

S1

6

Sumador de 1 bit

C-1

A0 B0

C0

S0

Sumador de 1 bit

A1 B1

C1

S1

Sumador de 1 bit

A2 B2

C2

S2

Los sumadores se conectan en cadena para conseguir sumadores de ms capacidad

Se encuentran realizados en C.I. sumadores de 4 bits.

CIRCUITOS ARITMTICOS Sumadores

Se implementan mediante cuatro sumadores completos.

Los acarreos son internos excepto un acarreo de entrada CE y otro de salida CS que permiten la conexin de varios sumadores.

Sumador con propagacin de acarreo

SSS

COUT CIN

X

S

Y

COUT CIN

X Y

COUT CIN

X Y

COUT CIN

X Y

x2 y2 x1 y1 x0 y0

c3c4

c2 c1

x3 y3

c0

s2 s1 s0s3

Sumador Comercial

74x283

A0

C0

B0

S0

S1

7

4

10

5

6

A1

B1

3

2

A2

B2

14

15

A3

B3

12

11

S2

S3

9C4

1

13

7483

Restador

COUTCOUT COUT COUT COUTCIN CIN CIN CIN

X X X X

S S S S

1

Y Y Y Y

X3 X2 X1 X0 Y3 Y2 Y1 Y0

R3 R2 R1 R0

Comparador

41

Un comparador es un circuito electrnico, ya sea analgico o digital,

capaz de comparar dos seales de entrada y variar la salida en funcin

de cul es mayor.

42


Comparadores

Comparan las magnitudes de dos cantidades binarias.

Un comparador bsico lo constituye la puerta XOR.

a

b Y

a b Y = 1

a = b Y = 0

La comparacin de n binarios de dos bits: A (a1, a0) y B (b1, b0) requiere una XOR adicional. a 1

b 1

a 0

b 0

F

F = 1 si A = B

43

A0 A1 A2 A3

B0 B1 B2 B3

AB A=B

AB A=B

Comparador de 4 bits

Tabla de funcionamiento


Comparadores

ENTRADAS SALIDAS

A B A > B A < B A = B A > B A < B A = B A > B X X X 1 0 0 A < B X X X 0 1 0 A = B 0 0 1 0 0 1 A = B 0 1 0 0 1 0 A = B 1 0 0 1 0 0

Compara dos ns binarios de 4 bits A y B e indica en la salida cul es el mayor o si son iguales, si los 4 bits forman parte de un n de ms bits, las entradas A>B, A=B y A

44


Comparadores: Extensin de comparadores

A0 A1 A2 A3

B0 B1 B2 B3

AB A=B

AB A=B

a4 a5 a6 a7

b4

b6 b7

b5

A0 A1 A2 A3

B0 B1 B2 B3

AB A=B

a0 a1 a2 a3

b0 b1 b2 b3

0 1

0

Comparacin de dos n de 8 bits: A (a7 a6a0) y B (b7 b6b0)

Comparadores de Magnitud

74x86

1/4 74x86

A0

B0

74x02

74x02

74x00

A0

B0

A1

B1

A2

B2

A3

B3

DIFFDIFF

1

2

12

1311

9

108

4

56

1

23

3 1

23

2

31

5

64

U1

U1

U1

U1

U1

U2

U3

U2

DIFF0

DIFF1

DIFF2

DIFF3

DF01_L

DF23_L

Comparadores Comerciales

74x85

9

5

ALTBOUT

AEQBOUT

AGTBOUT

12

11

13

14

AEQBIN

ALTBIN

AGTBIN

A0

B0

A1

B1

A2

B2

A3

B3

3

2

4

10

15

1

6

774x682

P0

19P EQ Q

1P GT Q

Q0

P1

Q1

P2

Q2

P3

Q3

P4

Q4

P5

Q5

P6

Q6

P7

Q7

2

3

4

5

6

7

8

9

11

12

13

14

15

16

17

18

AGTBOUT = (A > B) + (A = B) AGTBIN

AEQBOUT = (A = B) AEQBIN

ALTBOUT = (A < B) + (A = B) ALTBIN

Comparador de 12 bits

Comparadores

74x682

74x04

74x04

74x00

74x081

PGTQ

19

2

4

1

3

31

2

31

2

PEQQ

PNEQ

PEQQ

PGTQ

PGEQ

PLEQ

PLTQ

U1 U4

U3

U2

U2

Un decodificador es un circuito lgico combinacional, que convierte un cdigo

de entrada binario de N bits en M lneas de salida (N puede ser cualquier

entero y M es un entero menor o igual a 2N), tales que cada lnea de salida ser

activada para una sola de las combinaciones posibles de entrada. En la

Figura se muestra el diagrama general de un decodificador de N entradas y M

salidas. Puesto que cada una de las entradas puede ser 1 o 0, hay 2N

combinaciones o cdigos de entrada. Para cada una de estas combinaciones

de entrada slo una de la M salidas estar activada 1, para lgica positiva;

todas las otras salidas estarn en 0. Muchos decodificadores se disean para

producir salidas 0 activas, lgica negativa, donde la salida seleccionada es 0

mientras que las otras son 1. Esto ltimo se indica siempre por la presencia de

pequeos crculos en las lneas de salida del diagrama del decodificador.

Decodificadores

53

A continuacin se muestra la tabla funcional para un decodificador

(74138)

D

E

C

A B C O

0

O

1

O

2

O

3

O

4

O

5

O

6

O

7

0

1

2

3

4

5

6

7

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

Tabla de Verdad

I1 I0

Y0 = I1 I0

Y1 = I1 I0

Y2 = I1 I0

Y3 = I1 I0

Cada salida consiste en un minterm de

las variables de

entrada

importante para la

implementacin de

funciones lgicas

Decodificador Binario 2 a 4

55

CMOS comerciales 4028 BCD a decimal (nivel activo alto) 4514 4 a 16 lneas (nivel activo alto) 4515 4 a 16 lneas (nivel activo bajo)

TTL comerciales 74139 2 a 4 (doble) (Nivel activo bajo) 74155 2 a 4 (doble) (Nivel activo bajo) 74156 2 a 4 (doble) (Nivel activo bajo) (Open Collector) 74137 3 a 8 (Nivel activo bajo) 7442 BCD a decimal (Nivel activo bajo) 74154 4 a 16 (Nivel activo bajo) 7445 BCD a decimal (Nivel activo bajo)(Open Collector)

Bloques comerciales:

DECODIFICADORES

56

Seleccin de dispositivos: Para cada valor de las variables E1 y E0 se activa uno y slo uno de los dispositivos conectados a las salidas.

DECODIFICADORES: APLICACIONES

Lmpara

00

Motor

01

Vlvula

10

Ventilador 11

2 - 4

E 1

E 0

DECO

57

Realizacin de funciones lgicas: Utilizando puertas OR o una puerta NAND Nivel de salida activo alto, OR que suma los minters de la funcin. Nivel de salida activo bajo, NAND. En colector abierto, basta con cablear e invertir.

C B A F1 F2

0 0 0 0 0 m0

0 0 1 1 1 m1

0 1 0 0 0 m2

0 1 1 1 1 m3

1 0 0 0 1 m4

1 0 1 1 1 m5

1 1 0 0 0 m6

1 1 1 1 0 m7

C B

m0

A

Decoder

m1 m2 m3 m4 m5 m6 m7

F1(C,B,A)=m0+m4+m7

F2(C,B,A)=m1+m3+m4+m5

DECO 3:8

0 1 2 3 4 5 6 7

DECODIFICADORES: APLICACIONES

58

S0

S1

S7

S0

S1

S7

A B C

E

E

S0

S1

S7

S8

S9

S15

8

8

D

Extensin de decodificadores (I):

Se utilizan las entradas de habilitacin o inhibicin para conseguir decodificadores de mayor capacidad. Cuando D toma el valor 0, la entrada de habilitacin del decodificador 1, que es activa a nivel bajo, habilita el decodificador 1 obtenindose las salidas S0 a S7 y deshabilita el decodificador2. Cuando D toma el valor 1 el decodificador que se habilita es el 2 obtenindose las salidas S8 a S15.

1

2

DECODIFICADORES

59

Extensin de decodificadores (II):

Decodificador 5-32 con decodificadores 3-8

S0 S1 S2 S3..S7

E0 E1 E3 E

E

D

S0 S1 S7 S8 S9 S15 S16 S17 S23 S24 S25 S31

S0 S1 S7 S0 S1 S7 S0 S1 S7 S0 S1 S7

E0 E1 E2 E0 E1 E2 E0 E1 E2 E0 E1 E2 E E E E

C

B

A

E= MSB

A= LSB

Cuando el aumento de capacidad requiere ms de dos decodificadores se utiliza ms de un nivel. El n de los que deben utilizarse en el 2 nivel viene dado por:

disponible dec. salidas de n

realizar a dec. salidas de ndec.N

DECODIFICADORES

60

El Decodificador

BCD a 7 Segmentos 7447

El Decodificador

BCD a 7 Segmentos 7447

62

El Decodificador

BCD a Decimal 7442

DECODIFICADOR O DECODER

DECODIFICADOR

Codificadores

Un decodificador acepta un cdigo de entrada de N bits y produce un 1 o 0 en una y slo una lnea de salida. En otras palabras, se puede decir que un decodificador identifica, reconoce o detecta un cdigo particular. El opuesto de este proceso de decodificacin es llamado CODIFICACIN y es ejecutado por un circuito lgico llamado CODIFICADOR. Un codificador tiene un nmero de lneas de entrada, de las cuales slo una es activada en un tiempo dado y produce un cdigo de salida de N bits, dependiendo de cul entrada es activada. La Figura, muestra el diagrama general de un codificador con M entradas y N salidas. Todas las entradas y salidas estn en 1 cuando estn activadas.

68

Se vio que un decodificador binario a octal acepta un cdigo binario de

entrada de 3 bits y activa una de las 8 lneas de salida. Un codificador

octal a binario opera de la manera opuesta. Acepta ocho lneas de

entrada y produce un cdigo de 3 bits a la salida.

ENTRADA CDIGO

BINARIO

A0 A1 A2 A3 A4 A5 A6 A7 O2 O1 O0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

0

0

0

0

1

0

0

0

0

1

1

1

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1

69

CODIFICADORES

Codificador con prioridad 3 a 8: 74LS148

Es un codificador con entradas y salidas activas a nivel bajo, dispone de una entrada de habilitacin EI y de dos salidas GS y EO, activas tambin a nivel bajo: EI = 1, no importa el valor de las entradas codificador deshabilitado, todas las salidas a 1. EI = 0 y ninguna entrada activada EO = 0 EI = 0 y alguna entrada activada GS = 0 En la salida se obtiene el Ca1 del cdigo binario correspondiente a la entrada.

Codificadores Binarios

Convierten un cdigo de 2n bits a uno de n-bits I0 I1

I2

I3

I4

I5

I6

I7

y0

y1

y2

Codificador

8a3 Uno de los ms tpicos es el de 8 a 3 En un momento dado slo una de las entradas est activa (con valor igual a 1) Salidas Entradas

Problema si ms de una entrada vale 1 en un momento dado

Asignan un orden (prioridad) a las entradas

En el caso de que ms de una entrada valga 1, el

cdigo de salida corresponde a la de la entrada con prioridad ms alta

Codificador de prioridad: H7= I7 (MS ALTA PRIORIDAD) H6= I7I6 H5= I7I6I5

H4= I7I6I5I4

H3= I7I6I5I4I3

H2= I7I6I5I4I3I2

H1= I7I6I5I4I3I2I1

H0= I7I6I5I4I3I2I1I0

IDLE= I7I6I5I4I3I2I1I0

Codificador binario estandar:

Y0= H1+H3+H5+H7

Y1= H2+H3+H6+H7

Y2= H4+H5+H6+H7

Codificador

Binario

I0

I1

I2

I3

I4

I5

I6

I7

I0

I1

I2

I3

I4

I5

I6

I7

Y0

Y1

Y2

H0 H1 H2

H3 H4

H5 H6 H7

IDLE

Y0

Y1 Y2

IDLE

La seal IDLE vale 1 cuando ninguna entrada est activada

Codificadordede Prioridad

Selector

Codificadores de Prioridad

CODIFICADORES Aplicaciones: Codificador de un teclado utilizando un codificador prioritario decimal a BCD (74147).

74147

Las teclas se representan mediante 10 pulsadores; la lnea correspondiente est a nivel alto cuando la tecla no est pulsada. Al pulsar una tecla, la lnea se conecta a tierra activando la entrada correspondiente del codificador. La tecla 0 no est conectada ya que la salida BCD complementada es 1111 cuando ninguna tecla est pulsada y no necesita codificacin.

Codificacin de los 10 dgitos decimales de una computadora para ser procesados por un circuito lgico. El dgito decimal se codifica a su cdigo BCD

CODIFICADORES

Otras aplicaciones: Convertidor A/D

Ue (Vanalgica)

US (Digital)

01

10

11

00

1 2 3 4

CODEC

4 - 2

B

A

E 0

E 1

E 2

E 3

+ V cc

V analgica

R

R

R

R

0 . 25 V cc

0 . 5 V cc

0 . 75 V cc

El Codificador

74148 (Octal) de 8 a 3 con prioridad

Cod

ificador

El Display de 7 Segmentos

Una de las aplicaciones ms populares de los LEDs

es la de sealizacin, y una de las configuraciones

mas usadas es el arreglo de 7 leds en forma de ocho.

El Display de 7 segmentos

79

CONVERTIDORES DE CDIGO

Convertidor BCD a 7 segmentos N a b c d e f g

0 1 1 1 1 1 1 0

1 0 1 1 0 0 0 0

2 1 1 0 1 1 0 1

3 1 1 1 1 0 0 1

4 0 0 1 0 0 1 1

5 1 0 1 1 0 1 1

6 0 0 1 1 1 1 1

7 1 1 1 0 0 0 1

8 1 1 1 1 1 1 1

9 1 1 1 0 0 1 1

CONVERTIDOR

HEXADECIMAL /

7 SEGMENTOS

D

C

a

B

A

b

c

d

e

f

g

a

b

c

d

e

f

g

80

+Vcc


DISPLAYS de siete segmentos

nodo comn

Ctodo comn

a b c e f g

a b c d e f g

d

El convertidor de cdigo de la pgina anterior (p.e. el 7448) debe conectarse a un display de ctodo comn.

Un convertidor de cdigo BCD/ 7 segmentos con salidas activas a nivel bajo (7447) se conecta a un display de nodo comn.

Nota: Los displays slo incluyen diodos Led en sus encapsulados , es necesario aadir externamente las resistencias limitadoras de corriente.

81

CONVERTIDOR

HEXADECIMAL /

7 SEGMENTOS

D

C

a

B

A

b

c

d

e

f

g

a

b

c

d

e

f

g


Hexadecimal a 7 segmentos: 9368

CONVERTIDOR

BCD /

BINARIO

D 0 C 0 B 0 A 0

D 1 C 1 B 1 A 1

BCD

DGITO 0

DGITO 1 B 1

B 6 B 5 B 4 B 3 B 2

B 0

BINARIO

BCD/Binario (74184) Binario/BDC (74185)

Los multiplexores son circuitos combinacionales con varias entradas y una

nica salida de datos, estn dotados de entradas de control capaces de

seleccionar una, y slo una, de las entradas de datos para permitir su

transmisin desde la entrada seleccionada hacia dicha salida.

Multiplexor

83

Son circuitos con 2n entradas de informacin, n lneas de seleccin y una salida :

El multiplexor coloca en la salida el valor de la entrada seleccionada por las lneas de seleccin. Se trata en realidad de un conmutador electrnico.

2n-1

S0

E0

.

. .

S1 Sn-1

E1

E2n-1

Mux.

Z

Entradas de seleccin (selectores)

S0

E0

. . .

S1 Sn-1

E1

E2n-1

Z Entradas de informacin

(canales)

Salida

MULTIPLEXORES

84

MULTIPLEXORES

Ejemplo: Multiplexor de 4 canales (4 a 1)

4-1

A

E0

B

E1 Mux

S E2

E3

B A S

0 0 0 1 1 0 1 1

E0 E1 E2 E3

S =BA.E0 +BA.E1 +BA.E2 +BA.E3 =m0.E0 +m1.E1 +m2.E2 +m3.E3

Este multiplexor se puede implementar de la siguiente forma:

B= MSB A = LSB

85

A B C

E0 E1 E2E3 E4 E5E6 E7

S

E0 E1 E2E3 E4 E5E6 E7

S

E0 E1 E2E3 E4 E5E6 E7

E8 E9 E10 E11 E12 E13 E14 E15

A B C D

S E0

E1

S

A B C

MULTIPLEXORES

Extensin de multiplexores

Ejemplo: Multiplexor de 16 canales (16 a 1) a partir de multiplexores de 8 canales

Mux 8 -1

Mux 8 -1

Mux 2 -1

D = MSB A = LSB

Permiten seleccionar una entrada de 2n posibles ,

mediante n bits de control (seleccin)

..

. 2n entradas de datos

n bits

de seleccin

salida

Multiplexor

Multiplexores

Selecciona una lnea de datos de entrada (I0 o I1) dependiendo

del valor del bit de seleccin (S)

Multiplexor de 2 entradas de datos

I0 0 0 0 0 1 1 1 1

I1 0 0 1 1 0 0 1 1

S 0 1 0 1 0 1 0 1

Y 0 0 1 0 0 1 1 1

Y= S.I0+SI1

89

1 1 1 1 m 7

0 1 1 0 m 6

1 1 0 1 m 5

0 1 0 0 m 4

1 0 1 1 m 3

0 0 1 0 m 2

1 0 0 1 m 1

1 0 0 0 m 0

f(A,B,C ) C B A

0 1 1 1 m 7

1 1 1 0 m 6

0 1 0 1 m 5

1 1 0 0 m 4

0 0 1 1 m 3

1 0 1 0 m 2

1 0 0 1 m 1

1 0 0 0 m 0

f(C,B,A ) C B A

Generacin de funciones lgicas con un Mx del mismo n de selectores que el n de variables de la funcin.

MULTIPLEXORES

Aplicaciones: Generacin de funciones lgicas (I)

C B A

5V GND

f

D0

D1

D2

D3

D4

D5

D6 D7

Z

S2 S1 S0

f( C,B,A) = m0 + m1 + m2 + m4 +m6

Mux

90

C B A f

0 0 0 1

0 0 1 0

0 1 0 1

0 1 1 0

1 0 0 1

1 0 1 0

1 1 0 0

1 1 1 1

0 1 0 1 0

1 1 0 0 1

BA

C 00 01 10 11

E0 E1 E2 E3

1 0 C C

MULTIPLEXORES

Aplicaciones: Generacin de funciones lgicas (II)

C B A

S1 S0

Mux E0

E1

E2

E3

1

0

Z f

Generacin de funciones lgicas con un Mx de menor n de selectores que el n de variables de la funcin.

91

Multiplexado de displays

Los requerimientos de potencia cuando son varios los displays necesarios para visualizar un n pueden resultar excesivos para los elementos implicados en el diseo. Es muy comn utilizar tcnicas de visualizacin que incluyen una multiplexacin en el tiempo del encendido de cada uno de ellos.

BCD/7 Sg BCD/7 Sg BCD/7 Sg

DATO

mo m1 m3 m4

DECO E0

E1

CONTROL

BCD/7 Sg BCD/7 Sg BCD/7 Sg BCD/7 Sg

Se utiliza un decodificador para activar un solo display cada vez; se realiza un barrido completo a una frecuencia superior a 50 Hz para que no se note.

92

Barrido secuencial de displays de siete segmentos utilizando un decodificador y un nico convertidor de cdigo BCD a siete segmentos.


1

2

3

4

5

6

7 8

a b c d e f g

DEC

12345678

BCD a s.s.

DCBA

ABC

93


La ventaja fundamental del multiplexado radica en que la corriente requerida por un n n de displays es 1/n de la que se requerira si estuvieran todos iluminados permanentemente. Teniendo en cuenta que la corriente media en un Led es de 10 mA, en el caso peor se requieren 7x10mA =70 mA para cada display en lugar de nx70mA.

Importante: Es necesario un tiempo muerto entre la activacin de cada display para evitar errores por la persistencia. Se consigue utilizando la entrada CS (Chip Select) del decodificador

1 2 3 4 5 6 7 8

Desactivacin de CS Todos los transistores cortados

BCD a s.s.

D C B A

Las entradas DCBA pueden venir de un multiplexor, que sera gobernado por las mismas lneas ABC que el decodificador.

.

.

.

94

CMOS comerciales 74C150

74C151 74C153 4051 Analgico. 2 a 1 4052 Analgico. 4 a 1 4053 Analgico. 8 a 1 4066 Interruptores analgicos

TTL comerciales 74150 16 a 1. Salida nivel bajo. 74151 8 a 1. Doble salida (nivel alto y bajo) 74153 4 a 1. 74157 2 a 1. 74158 2 a 1. Salida nivel bajo

MULTIPLEXORES

95

Multiplexor

Multiplexor a 8 entradas

Multiplexor - 74151

Multiplexor - 74151

Un demultiplexor es un circuito combinacional que tiene una entrada de informacin de datos d y n entradas de control que sirven para seleccionar una de las 2n salidas, por la que ha de salir el dato que presente en la entrada. Esto se consigue aplicando a las entradas de control la combinacin binaria correspondiente a la salida que se desea seleccionar.

Demultiplexor

100

Tienen 1 entrada de informacin, 2n salidas y n lneas de seleccin En la salida aparece el valor de la entrada que se encuentra seleccionada por las lneas de seleccin. Realizan la funcin inversa de los multiplexores.

DEMULTIPLEXORES

Salidas

C0

S0

.

.

.

C1 Cn-1

S1

S2n-1

E 1-2n

Demux

Seleccin

Entrada

E

A B

Demux 1-4

S0

S1

S2

S3

E 0 0 0 0 E 0 0 0 0 E 0 0 0 0 E

0 0 0 1 1 0 1 1

S0 S1 S2 S3 B A

Ejemplo: Demultiplexor de 1 a 4 Si = E.mi

101

Como en un demultiplexor Si = Emi, se puede usar como demultiplexor un decodificador con entrada de habilitacin (o inhibicin) Se utiliza como entrada del demux la entrada de habilitacin del decodificador. Ejemplo: 74154: Decodificador/Demultiplexor de 4 a 16

DEMULTIPLEXORES

D C B A

S0 S1 S2

S15

G1

G2

74154

Entradas de seleccin

Entrada E

102

Entradas de Seleccin (n)

MUX

2n Entradas 2n Salidas N total de lneas: n+1 en lugar de 2n

DEMUX

DEMULTIPLEXORES

Aplicaciones

Realizacin de funciones con multiplexores I0

I1

I2

I3

S1 S0

Y Y = I0S1S0 + I1S1S0 + I2S1S0 + I3S1S0

I0

I1

I2

I3

Y

S1 S0

A B

C

1 0 C

Z

Z = ABC + AB + ABC

Ejemplo: Implementar Z con

un mux de 4 entradas de

datos

Ejemplo de utilizacin

Demultiplexor 74138

Decodificador

7 dispositivos integrados

Documents