tema 3. circuitos digitales básicos cmos....resumen_tema 3.2_10_11 microelectrónica i i.t.t....

Resumen_Tema 3.2_10_11 Microelectrónica I I.T.T. SS.EE. 1

Ingeniería Técnica de Telecomunicación SS. EE. Curso 3º Microelectrónica I 2010/11 Resumen TEMA 3. Circuitos digitales básicos CMOS. 3.2 Otros Circuitos digitales básicos. Diseño de puertas CMOS Puertas NAND. Puertas NOR. Comparación entre puertas NAND/NOR. Características estáticas. Características dinámicas. Diseño y análisis de puertas CMOS complejas.

El transistor de paso. La puerta de transmisión CMOS. Layout de la puerta de transmisión. Conexión en serie de puertas de transmisión. Aplicaciones de la puerta de transmisión. Biestables: Flip-flops SR. Flip-flops sensibles al nivel. Flip-flops disparados por flancos.


Puerta NAND 2 entradas

Puerta NOR 2 entradas


Diagrama de stick de una puerta NAND de 2 entradas

Diagrama de stick de una puerta NOR de 2 entradas


Layout de una puerta NAND de 2 entradas

Layout de una puerta NOR de 2 entradas


Características de las puertas NAND y NOR La anchura de n transistores MOS en paralelo es equivalente a la suma de las anchuras de todos los transistores.

Wt=W1+W2+.......+Wn

la transconductancia del dispositivo es: ßt=ß1+ß2+.......+ßn La longitud de n transistores MOS en serie es equivalente a la suma de las longitudes de todos los transistores.

Lt=L1+L2+.......+Ln la transconductancia del dispositivo es: ßt

-1 = ß1-1+ß2

-1+ .......+ßn-1

Para una puerta Nand de 2 entradas:

Ltn=2*Ln=L1+L2 Wtp=2*Wp=W1+W2

ßn=Wn/Ln ßp=Wp/Lp ß=ßn/(4*ßp)

Razón de transconductancia: ß=KPnWn/(2*Ln) =KPnWn*Lp = KPnWn*Lp = ßn KPp(2*Wp)/Lp KPp(2*Wp)*(2*Ln) KPp(4*Wp*Ln) 4*ßp Luego para una puerta NAND de 2 entradas VSP:

para una puerta NAND de N entradas VSP:


Análogamente para una puerta NOR de 2 entradas VSP:

para una puerta NOR de N entradas VSP:

Ejercicio Determinar el VSP de una puerta Nand de 3 entradas usando dispositivos 10/1 en tecnología de 1 micra. KPN=120µA/V2 KPp=40µA/V2 VTHn=0.8V VTHp=0.9V Solución

VSP=(0.58*(0.8)+ (5-0.9))/(1+0.58)=2.9 Ejercicio Determinar el VSP de una puerta Nor de 3 entradas usando dispositivos 10/1 en tecnología de 1 micra. KPN=120µA/V2 KPp=40µA/V2 VTHn=0.8V VTHp=0.9V


Solución

VSP=(5.2*(0.8)+ (5-0.9))/(1+5.2)=1.33 Tiempos de propagación Tiempos de propagación de N transistores PMOS en paralelo: tPLH=0.7*(Rp/N)*(N*Coxp)= 0.7*Rp*Coxp Si se coloca una carga Cload en la salida el tiempo de propagación será: tPLH=0.7*(Rp/N)*(N*Coxp+Cload) Tiempos de propagación de N transistores NMOS en paralelo: tPHL=0.7*(Rn/N)*(N*Coxn)= 0.7*Rn*Coxn Si se coloca una carga Cload en la salida el tiempo de propagación será: tPHL=0.7*(Rn/N)*(N*Coxn+Cload)


Tiempos de propagación de N transistores NMOS en serie con una carga Cload en la salida: tPHL=0.7*N*Rn*Cload+0.35*Rn*Coxn*N2 Tiempos de propagación de N transistores PMOS en serie con una carga Cload en la salida: tPLH=0.7*N*Rp*Cload+0.35*Rp*Coxp*N2 ____________________________________________________________ Tiempos de propagación de una puerta NAND de N entradas, con una carga externa Cload en la salida y una capacidad parásita de salida de los NMOS Coutn/N . tPLH=0.7*(Rp/N)*(N*Coutp+(Coutn/N)+Cload) Si la capacidad de la carga es mucho mayor que la capacidad de salida, entonces: tPLH=0.7*(Rp/N)*Cload tPHL=0.7*N*Rn*((Coutn/N)+N*Coutp+Cload)+0.35*Rn*Coxn*N2 Si la capacidad de la carga es mucho mayor que la capacidad de salida, entonces: tPHL=0.7*N*Rn*Cload


Conexión de transistores MOS en paralelo y en serie y su equivalente modelo digital.


Ejercicio Calcular los retrasos de propagación tphl+tplh de una puerta NAND de 3 entradas con transistores NMOS 10/1 y PMOS 20/1 construidos en procesos de canal corto. La capacidad de carga es de 50fF. Ejercicio Calcular los retrasos de propagación tphl+tplh de una puerta NOR de 3 entradas con transistores NMOS 10/1 y PMOS 20/1 construidos en procesos de canal corto. La capacidad de carga es de 50fF. Ejercicio Calcular los tiempos de propagación de una puerta NAND de cuatro entradas construida con transistores de las dimensiones indicadas. Se considera que todas las entradas cambian simultáneamente. L= 2µm W=3µm Cload=100fF (tecnología CN20) Ejercicio Calcular los tiempos de propagación de una puerta NOR de cuatro entradas construida con transistores de las dimensiones siguientes (CN20): L= 2µm W=3µm Cload=100fF Ejercicio Calcular los tiempos de propagación peor caso de una puerta NAND de cuatro entradas cuando exclusivamente una de ellas cambia de valor. tPLH => Una entrada pasa de uno a cero. El resto se mantienen a uno. tPHL => Una entrada pasa de cero a uno. El resto se mantienen a uno. Los transistores tienen dimensiones mínimas: L= 2µm W=3µm Cload=100fF


Ejercicio Calcular los tiempos de peor caso propagación de una puerta NOR de cuatro entradas cuando exclusivamente una de ellas cambia de valor. tPLH => Una entrada pasa de uno a cero. El resto se mantienen a cero. tPHL => Una entrada pasa de cero a uno. El resto se mantienen a cero. Los transistores tienen dimensiones mínimas: L= 2µm W=3µm Cload=100fF Ejercicio Calcular la anchura de los transistores de un inversor CMOS equilibrado conectado a una carga de 50fF para que los tiempos de propagación sean de 50ps. La tecnología utilizada es de 0.13 micras. Rn=12.5k*(L/W) Rp=30k*(L/W) L=100nm


Puertas NOR de un número elevado de entradas

Diseño de puertas complejas


Diseño de puertas complejas

Puerta XOR estilo full CMOS AOI


Implementación de un Full-Adder en estilo full CMOS AOI


Ejercicio Implementación de un semi-sumador en estilo full CMOS AOI Ejercicio Representar el esquema del circuito que implementa la función: Z=(A+BC´)*D Ejercicio Extraer la función lógica que realizan los layouts de la figura:


Ejercicio Dibujar el circuito esquemático de una puerta exor de 3 entradas en estructura AOI. Ejercicio El circuito de la figura es un detector de flanco. Explicar su modo de operación. Diseñar un elemento de retraso que permita generar un pulso de salida de n pseg. de anchura.

Ejercicio Indicar el modo de operación del circuito de la Figura.


Ejercicio Indicar el modo de operación del circuito de la figura. Indicar su capacidad de entrada. Suponer Coxn=Coxp=625aF


Transistores de paso Los tiempos de retraso asociados a un transistor de paso NMOS son aproximados por: tPHL=Rn*Cload tPLH=Rn*Cload (el máximo valor en la salida es VDD-VTHN) Se han despreciado las capacidades parásitas. Los tiempos de retraso asociados a un transistor de paso PMOS son: tPHL=Rp*Cload tPLH=Rp*Cload Despreciando las capacidades parásitas. Ejercicio Calcular los tiempos de propagación de un transistor de paso NMOS. Los transistores tienen dimensiones: L= 2µm W=15µm Cload=200fF


Puertas de transmisión CMOS Están formadas por un transistor PMOS y un transistor NMOS.

Los tiempos de propagación son: tPHL=tPLH=0.7*(Rp||Rn)*( (Coxn/2)+ (Coxp/2)+Cload) Capacidad asociada a la línea de control S=> Cinn=3/2*Coxn Capacidad asociada a la línea de control S´=> Cinp=3/2*Coxp Capacidad asociada a la línea de entrada In: (Coxn/2)+ (Coxp/2) Ejercicio Calcular los tiempos de propagación de una llave CMOS. El transistor PMOS tiene dimensiones 20/1 y el NMOS 10/1 (50nm) Cload=50fF Ejercicio Calcular los tiempos de propagación de una llave CMOS. Los transistores


tienen dimensiones: L= 2µm W=15µm (CN20) Cload=200fF Ejercicio Calcular el tiempo de propagación de 15 llaves de transmisión colocadas en serie. Cada una de las llaves está construida con transistores de dimensiones: L= 2µm W=15µm. (CN20) Cload=100fF


Aplicaciones de los transistores de paso (Pass Gate PG) Diseño de un Multiplexor de 4 entradas.

Implementación simplificada.


Layout de la celda básica de un multiplexor

Dibujar los cortes verticales AA y BB de la celda básica del multiplexor de la figura.


Layout de un Multiplexor de 4 entradas.


Layout de un demultiplexor de 4 salidas.


Ejemplo Diseñar un multiplexor de 8 entradas mediante transistores de paso. Calcular el máximo tiempo de propagación. Emplear transistores NMOS de dimensiones mínimas. Multiplexor de 8 entradas

Tiempo de propagación Ln= 2µm Wn= 3µm Rn= 8 Koh Coxn= 4.8fF Cload= 50.0fF N = 3 transistores en serie tPHL=tPLH=0.7*N*Rn*Cload + 0.35*Rn*Coxn*N2=961ps


Aplicaciones de las puertas de Transmisión. Diseño de un Multiplexor

Entradas: A y B Selección: S y S(b) S=1 ==> Z=A S=0 ==> Z=B Salida: Z


Diseño de puertas estáticas utilizando transistores de paso y puertas de transmisión. Puerta OR de 2 entradas


Ejemplo Diseño de un semi-sumador mediante transistores de paso y puertas de transmisión.


Puerta XNOR


Ejercicio Diseñar un semi-sumador mediante puertas de transmisión. Multiplexor 4: a 1 construido mediante puertas de transmisión.


Multiplexor 4:1 en 2 niveles y en un nivel y 4 señales de control.

Ejercicio Implementar la siguiente función utilizando puertas de transmisión: F=AB+AB´C+A´C´


Ejercicio Extraer la función que realiza el siguiente circuito:

Ejercicio Extraer la función que realiza el siguiente circuito:


Elementos de memoria LÓGICA SECUENCIAL. Un circuito secuencial es aquel en que las salidas no solo dependen de las entradas. Dependen también de valores almacenados previamente en el circuito, por lo tanto consta de un circuito combinacional y ciertos elementos que almacenan información . La salida es función de la historia anterior del circuito. Por este motivo para una misma entrada pueden responder con distintas salidas. Se dice que estos circuitos guardan memoria. La respuesta de las puertas no es instantánea. Existe un retraso entre el valor de la señal a la entrada de la puerta y el valor que alcanza la salida. Este tiempo se denomina tiempo de comportamiento transitorio. La respuesta del circuito sólo es fiable al final de este comportamiento transitorio. Cuando tenemos varias puertas interconectadas en serie es necesario considerar el tiempo de retraso asociado a todas las puertas. El retraso asociado a la puerta al pasar el valor de la salida de nivel alto a nivel bajo (retraso de bajada) es diferente al asociado al pasar de nivel bajo a nivel alto (retraso de subida).

Biestables Un circuito biestable puede mantener un estado binario de forma indefinida, mientras se suministre potencia al circuito. Solo cuando recibe determinadas señales de entrada, cambia de estado. Existen diversos tipos de biestables. Se diferencian entre sí por el número de entradas y por la forma en la cual estas afectan al estado binario.


Biestable RS-Nor Como se ve en el siguiente esquema, un biestable RS puede construirse con puertas NOR o NAND. Su nombre proviene de las 2 entradas (Set y Reset).

Si se utilizan puertas NOR el circuito se comporta de la siguiente manera : S=1, R=0 --> Se almacena un 1 en el circuito. S=0, R=1 --> Se almacena un 0 en el circuito. S=0, R=0 --> Nos proporciona a través de Q el bit almacenado. Biestable RS-Nand


RS con reloj Si a un biestable RS se le añaden puertas a las entradas, se consigue que este responda a los niveles de entrada solo durante un determinado nivel de la señal de reloj. En el siguiente esquema se añaden 2 puertas AND de forma que las señales Q y Qc solo pueden cambiar con el reloj a nivel alto.

Biestable D Como se ve en el esquema, este biestable es muy similar al RS. La diferencia radica en que solo tiene una entrada, lo que nos permite evitar el conflicto que aparece cuando R=0 y S=0 simultáneamente .


Biestable JK Es similar al RS, solo que evita la indeterminación de éste. Se puede utilizar la combinación de entradas J=1, K=1.

Biestable T Toggle (Conmutar) Con un 0 a la entrada T, proporciona el valor almacenado. Con un 1 en T se invierte el estado almacenado en el biestable.


Flip-flop RS-Nor


Flip-flop RS-Nand

Flip-flop sensible al nivel del reloj


Flip-flop compacto sensible al nivel del reloj


Flip-flop sensible al flanco positivo del reloj

Tiempo de set-up: tsetup = tpT1 + tpinvAB

Anchura mínima de las señales de reloj, set y reset: tpnand2+ tpnand2+tppuerta de transmisión.


Flip Flop D compacto sensible al flanco negativo


Flip Flop D sensible al flanco negativo Está construido mediante puertas de transmisión. Tiene una entrada de Reset y está protegido el lazo de memoria de salida.


Flip Flop D sensible a nivel.


Ejercicio Realizar el layout del Flip Flop D anterior sustituyendo la puerta de transmisión por un transistor de paso.

Flip Flop D sensible a nivel


Ejemplo

Calcular la capacidad de entrada y el tiempo de propagación del circuito de la figura construido en tecnología de 50nm

Capacidad de entrada Cin=3/2(Coxn+Coxp)=3/2(0.625+1.25)=0.9375+1.875=2.81fF La capacidad de entrada del segundo inversor será 10 veces mayor porque sus dimensiones son 10 veces más grandes. Es decir 28.1fF El retraso del primer inversor entre el nudo In y N1 será el siguiente: Tphl1+tplh1=0.7*(Rp+Rn)*(Coxn+Coxp+Cin2)=0.7*(3.4k+3.4k)*(0.625fF+1.25fF+28.1fF)=143ps Como las resistencias son iguales tphl=tplh=71.5ps El retraso del segundo inversor será: Tphl1+tplh1=0.7*(Rp+Rn)*(Coxn+Coxp+Cload) Como las anchuras son diez veces mayores las resistencias son 10 veces más pequeñas y las capacidades 10 veces mayores. Tphl1+tplh1=0.7*(340+340)*(6.25fF+12.5fF+50fF)=33ps Como las resistencias son iguales tphl=tplh=16.5ps


El retraso de los dos inversores será 71.5+16.5=88 ps

Ejemplo Calcular el tiempo de propagación del circuito de la figura construido en tecnología de 50nm

Solución

El retraso del primer inversor entre el nudo In y N1 será el siguiente: Como la anchura del transistor Pmos es 10 su Rp asociado será el doble de de 3.4k es decir 6.8k y la capacidad parasita será la mitad 0.625fF.


Tplh será distinto de tphl Tplh=0.7*3.4K*(0.625 +0.625+ 9.38+ 0.938)= 0.7*3.4K* 11.57fF=27.5ps para el primer inversor Y Tplh=0.7*6.8K*(0.625 +0.625+ 9.38+ 0.938)= 0.7*6.8K *56.58fF=266ps para el segundo inversor La suma de los dos tiempos será de aproximadamente 300ps Tphl=0.7*6.8K*(0.625 +0.625+ 9.38+ 0.938)= 0.7*6.8K*11.5fF = 52.3ps para el primer inversor y Tphl=0.7*340*(6.25+ 0.625+50) =0.7*340*56.58fF =13.3 ps para el segundo inversor La suma de los dos tiempos será de aproximadamente 65.5ps Es mucho menor el tiempo tphl que el tiempo tplh.

tema 3. circuitos digitales básicos cmos....resumen_tema 3.2_10_11 microelectrónica i i.t.t....

Documents