smartfusion2 fic tutorial ug j...

マイクロコントローラ・サブシステムとマイクロコントローラ・サブシステムとマイクロコントローラ・サブシステムとマイクロコントローラ・サブシステムと

ユーザー・ロジックとの接続ユーザー・ロジックとの接続ユーザー・ロジックとの接続ユーザー・ロジックとの接続

Libero SoC デザイン・フロー・チュートリアル

ユーザーズ・ガイド

マイクロコントローラ・サブシステムとユーザー・ロジックとの接続

マイクロコントローラ・サブシステムとユーザー・ロジックとの接続 2

目次目次目次目次

マイクロコントローラ・サブシステムとユーザー・ロジックとの接続マイクロコントローラ・サブシステムとユーザー・ロジックとの接続マイクロコントローラ・サブシステムとユーザー・ロジックとの接続マイクロコントローラ・サブシステムとユーザー・ロジックとの接続.......... 3

はじめにはじめにはじめにはじめに ..................................................................................................................................... 3

チュートリアルの要件チュートリアルの要件チュートリアルの要件チュートリアルの要件 ............................................................................................................... 3

デザインの概要デザインの概要デザインの概要デザインの概要 .......................................................................................................................... 4

ステップステップステップステップ 1：：：：Libero SoC プロジェクトの作成プロジェクトの作成プロジェクトの作成プロジェクトの作成 ......................................................................... 5

ステップステップステップステップ 2：：：：MSS 機能ブロックの設定機能ブロックの設定機能ブロックの設定機能ブロックの設定 ..................................................................................... 9

ステップステップステップステップ 3：：：：SmartDesign を使用したデザインの作成を使用したデザインの作成を使用したデザインの作成を使用したデザインの作成 ......................................................... 15

ステップステップステップステップ 4：シミュレーションのための：シミュレーションのための：シミュレーションのための：シミュレーションのための BFM スクリプトの編集スクリプトの編集スクリプトの編集スクリプトの編集 .......................................... 31

ステップステップステップステップ 5：：：：BFM モデルを使用したデザインの検証モデルを使用したデザインの検証モデルを使用したデザインの検証モデルを使用したデザインの検証 ............................................................. 33

終わりに終わりに終わりに終わりに ................................................................................................................................... 37

変更リスト変更リスト変更リスト変更リスト ..................................................................................................... 39

製品サポート製品サポート製品サポート製品サポート ................................................................................................. 40

カスタマー・サービス ............................................................................................................. 40

カスタマー・テクニカル・サポート・センター ..................................................................... 40

テクニカル･サポート ............................................................................................................... 40

ウェブサイト ............................................................................................................................ 40

カスタマー･テクニカル･サポート・センターへのコンタクト................................................ 40

ITAR テクニカル･サポート ...................................................................................................... 41


マイクロコントローラ・サブシステムとユーザー・ロジックとの接続マイクロコントローラ・サブシステムとユーザー・ロジックとの接続マイクロコントローラ・サブシステムとユーザー・ロジックとの接続マイクロコントローラ・サブシステムとユーザー・ロジックとの接続

はじめにはじめにはじめにはじめにこのチュートリアルでは、フィールド・プログラマブル・ゲート・アレイ（FPGA）ファブリックのユーザ

ー・ロジックと、SmartFusion®2 マイクロコントローラ・サブシステム（MSS）との接続と通信方法を説

明します。また、SmartFusion2 システム・オン・チップ（SoC）FPGA ファミリーでアプリケーションを

設計するために、マイクロセミ Libero®

システム・オン・チップ（SoC）デザイン・ソフトウェアのツー

ル・フローも説明します。

SmartFusion2 SoC FPGA デバイスは 2 つのファブリック・インターフェイス・コントローラ（FIC_0 と

FIC_1）を、MSS の一部として持っています。これらの FIC ブロックは、SmartFusion2 SoC FPGA の

MSS AHB-Lite（AHBL）バスから FPGA ファブリック中のユーザー・マスターまたはユーザー・スレーブ

への接続する手段を備えています。それぞれの FIC ブロックは、AHB バス・マトリクスと FPGA ファブリ

ック内の AHBL または APB3 バスとの間で、AHBL から AHBL または AHBL から APB3 へのブリッジ・フ

ァンクションを実行します。各 FIC ブロックは MSS と FPGA ファブリックとの間に、2 つのバス・インタ

ーフェイスを備えています。一つは MSS をマスターとして FPGA ファブリックにスレーブを持つもの、も

う一つはファブリックにマスターを持ち MSS をスレーブとするものです。FPGA ファブリックへのバス・

インターフェイスは 32 ビット AHBL か 32 ビット APB かのどちらかにできます。MSS の AHBL インター

フェイスと、1:1、2:1、4:1、8:1、16:1、32:1 の周波数比率で走る FPGA ファブリックの AHBL/APB 回路

との間で、FIC ブロックはレジスタ化されたブリッジ機能を提供します。AHB-Lite 構成においてはバイパ

ス・モードを備えており、そこではファブリックとの間で行き来する信号はレジスタ化されず、ゆえに少な

いクロック・サイクルで各トランザクションを完了できます。SmartFusion2 SoC FPGA の FIC には 6 つの

メモリ領域があります。ユーザはメモリ領域を特定の FIC つまり FIC_0 か FIC_1 のどちらかに割り当てる

ことができます。それぞれのメモリ領域はメモリマップであらかじめ定義されています。

FIC ブロックの詳細については、SmartFusion2 ARM Cortex-M3 and Microcontroller Subsystem User’s

Guide のファブリック・インターフェイス・コントローラの章を参照してください。

このチュートリアルを通じて下記の項目を習得することができます。

1. マイクロセミ Libero SoC ツールを使用し、SmartFusion2 SoC FPGA のプロジェクト作成

2. SmartFusion2 SoC FPGA の MSS configurator を使用し、MSS ブロックの設定

3. MSS クロック・コンディショニング回路（MSS_CCC）を設定し、MSS ブロックへのクロックを生成

4. ファブリック・インターフェイス・コントローラ（FIC_0 と FIC_1）を設定し、MSS とファブリック

内のユーザー・ロジックとの接続

5. オン・チップ・オシレータとファブリック CCC（FAB_CCC）を使用し、システム・クロックの生成

6. 単純なバス・ファンクショナル・モデル（BFM）スクリプトの記述をおこない、デザインのシミュレ

ーションの実施

7. BFM コマンドを実行し、デザインの検証

チュートリアルチュートリアルチュートリアルチュートリアルのののの要要要要件件件件このチュートリアルでは下記のソフトウェアをインストールする必要があります。

• Microsemi Libero SoC 11.1

プロジェクト・ファイルプロジェクト・ファイルプロジェクト・ファイルプロジェクト・ファイル

このチュートリアルに関連するプロジェクト・ファイルはマイクロセミ・ウェブサイトからダウンロードで

きます：

www.microsemi.com/soc/download/rsc/?f=SmartFusion2_FIC_Tutorial_DF.

プロジェクト・ファイルは下記を含んでいます。

• ソース


4 マイクロコントローラ・サブシステムとユーザー・ロジックとの接続

• ソルーション

• readme ファイル

プロジェクト・ファイルと完成されたディレクトリ構造の詳細については、提供された readme ファイルを

参照してください。

デザインの概要デザインの概要デザインの概要デザインの概要このデザインは SmartFusion2 SoC FPGA の MSS ブロック、1 つの CCC ブロック、オン・チップ

25/50MHz RC オシレータ、FPGA ファブリック内の 2 つの異なるスレーブを使用します。

MSS は FIC_0 と FIC_1 をイネーブルにした状態で設定し、FIC_0 は AHBL マスター・インターフェイスに、

FIC_1 は APB3 マスター・インターフェイスに設定します。こうした構成をとることで、アプリケーション

が MSS 内の 2 つの異なるマスターから、FPGA ファブリック内の 2 つの異なるタイプのペリフェラル・ス

レーブへアクセスが可能になります。FPGA ファブリック内のスレーブは CoreAHBLSRAM と CoreGPIO

です。CoreAHBLSRAM は AHBL バス・インターフェイスで FIC_0 に接続され、CoreGPIO は APB3 バ

ス・インターフェイスで FIC_1 に接続されます。図 1 にデザインのブロック・ダイヤグラムを示します。

ARM® Coretex-M3 プロセッサまたはその他の MSS マスターは、FIC ブロック経由でこれらのスレーブに

アクセスできます。このデザインでは、BFM モデルを使用し、MSS 側からファブリック・ペリフェラルへ

のバスのリードとライトを検証します。BFM スクリプトを使用し、CoreAHBLSRAM メモリへのリードと

ライト、CoreGPIO ブロックの設定、GPIO の出力設定をおこないます。

図 1．デザインのブロック・ダイヤグラム

デザイン・ステップデザイン・ステップデザイン・ステップデザイン・ステップ

このチュートリアルを実行するための主なステップは下記になります：


• SmartFusion2 SoC FPGA の新規 Libero SoC プロジェクトの作成

• SmartFusion2 SoC FPGA MSS Configurator を使用し、FIC ブロック、MSS_CCC とリセット・コントロ

ーラの設定

• SmartDesign ツールを使用し、完成したデザインの作成

• デザインを検証するために BFM スクリプトを記述

• ModelSim シミュレータを使用し、デザインのシミュレーション

ステップステップステップステップ 1：：：：Libero SoC プロジェクトの作成プロジェクトの作成プロジェクトの作成プロジェクトの作成 1. Libero SoC デザイン・ソフトウェアを立上げます。(Start > Programs > Microsemi Libero SoC 11.1

> Libero SoC 11.1)または、デスクトップの Libero SoC ショートカットをクリックします。Libero

SoC デザイン・ソフトウェアのバージョンは PC にインストールされているバージョンに依存します。

V11.0 以降を使用することができます。

2. Project メニューから New Project を選択します。New Project ウイザード・ダイアログ・ボックスで

以下の情報を入力します。

• Project Name: SmartFusion2_FIC_Demo

• Location: C:/Microsemi_prj

• Preferred HDL type: Verilog

• Family: SmartFusion2

• Die: M2S050T

• Package: 896 FBGA

• Speed: -1

• Die Voltage: 1.2

• Operating Conditions: COM

• Use Design Tool を選択し、core セクションで SmartFusion2 Microcontroller Subsystem (MSS)を選

択します。

注意：このチュートリアルでは HDL タイプとして Verilog を使用します。VHDL を選択し、

チュートリアルを続けることもできます。このチュートリアルは MSS バージョン 1.1.100 を使

用します。MSS は最新のバージョンを使用することをお勧めします。



図 2．New Project ウイザード・ダイアログ・ボックス

3. OK を押して終了します。

注意：MSS コアのダウンロードを促されたら、"Yes"をクリックし MSS コアを vault へダウンロードして

ください。プロジェクト名(SmartFusion2_FIC_Demo)が名づけられた、トップ・レベルが

SmartDesign・コンポーネントである新しいプロジェクトが作成されます。この SmartDesign・コン

ポーネントは、インスタンシエーションされた MSS コンポーネントを含みます。図 3 に、トップ・

レベルの SmartDesign コンポーネントで、インスタンスシエーションされた MSS コンポーネントを

含む、Libero SoC プロジェクト・ウインドウを示します。

ステップ 1：Libero SoC プロジェクトの作成


プロセッサ・ベースやバス・ベースのシステム・オン・チップ（SoC）デザインを含む複雑なデザインを簡

単に作成するため、SmartDesign がグラフィカルなブロック・レベル・プラットホームを提供します。

SmartDesign は、マイクロセミ IP コア、共通コア、DSP モジュール、IP、カスタム HDL ファンクション

やグルー・ロジック、サード・パーティ製のコアやソリューションのインスタンシエーションと接続のため、

強力で、共通化され、視覚化された、ブロック・レベル・プラットホームを提供します。最終的には、デザ

イン・ルール・チェックされ、自動的に抽出された論理合成用 HDL ファイルとなります。SmartDesign を

使用したデザインは、FPGA 全体または大きなデザインのコンポーネント・サブシステムとなることができ

ます。

図 3．Libero SoC Project ウインドウ

4. 新しいコアがダウンロード可能であれば Download them now!,をクリックします。これらのコアは

vault へダウンロードされます。



図 4．Vault への新しいコアのダウンロード

ステップ 2：MSS 機能ブロックの設定


ステップステップステップステップ 2：：：：MSS 機能ブロックの設定機能ブロックの設定機能ブロックの設定機能ブロックの設定 MSS のデフォルト設定では、すべてのペリフェラルはイネーブルになっています。使用しないペリフェラ

ルはディセーブルにでき、また MSS コンポーネントをダブル・クリックして MSS ブロックの設定をおこ

なうことができます。MSS コンポーネントをダブル・クリックし、MSS configurator キャンバスをプロジ

ェクト・ウィンドウの新しいタブとして開きます。図 5 に MSS configurator ウインドウを示します。

図 5．SmartFusion2 SoC FPGA の MSS Configurator



1. ツールバー上の Maximize Work Area アイコンをクリックし、MSS configurator ウインドウを最大化

します。

図 6．ワーク・エリアの最大化

2. ワークエリアの左側の Zoom To Fit をクリックし、MSS configurator ウィンドウを拡大します。MSS

configurator ウィンドウは図 7 のようになります。

図 7．MSS Configurator ウィンドウ

3. 図 8 のように、選択を外すことにより、使用しない MSS ペリフェラルをディセーブルにします。この

チュートリアルでは FIC_0 と FIC_1 を使用します。残りの MSS ペリフェラルはディセーブルにしま

す。



図 8．使用しないペリフェラルのディセーブル

4. 使用しない MSS ペリフェラルをディセーブルにした後、MSS configurator ウィンドウは図 9 のように

なります。

図 9．使用しない MSS ペリフェラルのチェックを外した後の MSS Configurator

5. FIC_0 ブロックをダブル・クリックし、AHBL マスター・インターフェイスに設定します。FIC_0

configurator ウィンドウが表示されます。FIC_0 configurator で下記の設定をし、その他はデフォルト

設定のままにします：

• Interface Type: AHBLite

• Use Master Interface: Enable

• FPGA Fabric Address Regions (MSS Master View):

FIC_0 にファブリック・リージョン 0, 1, 2 を割り当て、FIC_1 にファブリック・リージョン 3, 4, 5

を割り当てます。これはデフォルト設定です。



この設定は MSS マスターが FIC_0 を経由してファブリック・リージョン 0, 1, 2 に、そして FIC_1 を

経由してファブリック・リージョン 3, 4, 5 のファブリック・スレーブへアクセスすることを許可しま

す。

注意：図 10 に示すコンフィグレーション・シンボルをクリックし、MSS サブブロックを再設定する

こともできます。図 11 にコンフィグレーション設定用の FIC_0 Configurator を示します。

図 10．MSS サブブロック設定

F

図 11．FIC_0 Configurator

6. FIC_0 設定完了後、OK をクリックします。

7. MSS Configurator ウィンドウの FIC_1 ブロックをダブル・クリックし、APB3 マスター・インターフ

ェイスに設定します。FIC_1 Configurator ウィンドウがポップアップします。FIC_1 Configurator では、

下記の設定をし、その他はデフォルト設定のままにします：

• Interface Type: APB3

• Use Master Interface: Enable

図 12 にコンフィグレーション設定用の FIC_1 Configurator を示します。



図 12．FIC_1 Configurator

8. FIC_1 設定完了後、OK をクリックします。

9. MSS Configurator の MSS_CCC ブロックをダブル・クリックし、MSS ブロックのクロック設定を行い

ます。MSS_CCC Configurator ウィンドウがポップアップします。MSS_CCC Configurator ウィンドウ

では、下記の設定を行い、その他はデフォルト設定のままにします：

• Monitor FPGA Fabric PLL Lock (CLK_BASE_PLL_LOCK)をイネーブル

• FIC_0_CLK を 1/2 に設定

• FIC_1_CLK を 1/2 に設定

デフォルトでは、オペレーティング周波数は 100MHz にセットします。

注意：それそれの FPGA ファブリック FIC サブシステムは、MSS_CCC Configurator の

特定のサブシステム用に定義された周波数と合うクロックでドライブされなければなりません。

CLK_BASE 周波数は編集できず、 Configurator によりすべての FIC クロック周波数の

最低周波数に設定されます。

図 13 に設定用の MSS_CCC Configuration ウィンドウを示します。



図 13．MSS_CCC Configurator

10. MSS_CCC 設定完了後、OK をクリックします。

11. MSS Configurator の RESET コントローラ・ブロックをダブル・クリックし、RESET コントローラの

設定をおこないます。RESET コントローラ設定ウィンドウがポップアップします。RESET コントロ

ーラ設定ウインドウで下記の設定を行い、その他はデフォルト設定のままにします：

• Enable FPGA Fabric to MSS Reset (MSS_RESET_N_F2M): Enable

• Enable MSS to FPGA Fabric Reset (MSS_RESET_N_M2F): Enable

図 14 に設定用の RESET コントローラ設定ウインドウを示します。

図 14．RESET コントローラ設定

12. リセット設定完了後、OK をクリックします。

ステップ 3：SmartDesign を使用したデザインの作成


13. File > Save SmartFusion2_FIC_Demo_MSS かツールバー上のショートカットを使用して MSS コン

フィグレーションをセーブします。このステップで MSS 設定は完成し、その結果できた MSS

configurator ウインドウは図 15 のようになります。

図 15．最終的な MSS Configurator ウィンドウ

ステップステップステップステップ 3：：：：SmartDesign を使用しを使用しを使用しを使用したたたたデザインの作成デザインの作成デザインの作成デザインの作成このステップでは、デザイン要求に応じて Catalog からコンポーネントを追加する方法と、それらを接続す

ることを実際におこなってみます。トップレベルの SmartDesign コンポーネントはツールにより既に作成

されています。デザインを完成させるため、さらにコンポーネントを追加できます。

1. ワークスペースで、トップレベルの SmartDesign コンポーネント・タブ(SmartFusion2_FIC_Demo)を

選択します。

2. MSS コンポーネントは、ステップ 2：MSS 機能ブロックの設定でおこなったように、最新のコンフィ

グレーションへのアップデートが必要です。図 16 のように、MSS コンポーネントのワーニング印は、

コンポーネントの変更と更新が必要であることを示しています。



図 16．古くなった MSS コンポーネントでのトップレベルの SmartDesign コンポーネント

3. MSS コンポーネントの上で右クリックし、Update Instance(s) with Latest Component を選択して、

アップデートします。

図 17．MSS コンポーネントの更新

4. その結果としてできた MSS コンポーネントは図 18.のようになります。（MSS サブブロックを）ディ

セーブルにしたため、ペリフェラル IO は以前と異なることに注意してください。


図

5. ツールバー上の restore

6. Catalog タブを選択し、

ートして、デザインに追加します。


ブシステムとユーザー・ロジックとの接続

図 18．更新された MSS コンポーネント

restore ボタンをクリックし、ワークエリアをもとに戻します。

図 19．ワークエリアをもとにもどす

タブを選択し、DirectCores をトップレベルの SmartDesign コンポーネントにインスタンシエ

ートして、デザインに追加します。

を使用したデザインの作成

17

ボタンをクリックし、ワークエリアをもとに戻します。

コンポーネントにインスタンシエ



図 20．Catalog タブ

7. Catalog ウィンドウの Memory & Controllers グループから CoreAHBLSRAM コアを選択します。

CoreAHBLSRAM コアを右クリックし、Instantiate in SmartFusion2_FIC_Demo.を選択してデザイン

へインスタンシエートします。



図 21．CoreAHBLSRAM のインスタンシエーション

8. CoreAHBLSRAM コンフィグレーション・ウィンドウで OK をクリックし、デフォルトのメモリ設定の

ままにします。

9. Catalog の Peripherals グループから DirectCore の CoreGPIO を選択し、デザインにインスタンシエ

ートします。CoreGPIO 設定ウィンドウが出てきます。

図 22．CoreGPIO のインスタンシエーション



10. CoreGPIO 設定ウィンドウで下記の設定を行い、残りはデフォルトのままとします：

• Number of I/Os: 8

• Output enable: Internal

図 23．CoreGPIO 設定

11. CoreGPIO 設定完了後、OK をクリックします。

12. Catalog の Clock & Management グループから SmartFusion2 SoC FPGA の Clock Conditioning

Circuitry (CCC)マクロを選択し、デザインにインスタンシエートします。FAB CCC configurator ウィ

ンドウが出てきます。

13. FAB CCC configurator で下記の設定を行い、残りはデフォルトのままとします：

• Reference Clock source: Oscillators カテゴリから 25/50 MHz Oscillator を選択します。

• Reference Clock frequency: 50 MHz

• GL0 Frequency: 50 MHz

図 24 に FAB CCC configurator ウィンドウを示します。



図 24．FAB_CCC Configurator

14. FAB CCC 設定完了後、OK をクリックします。

15. Catalog の Clock & Management グループから SmartFusion2 SoC FPGA の Chip Oscillators マクロ

を選択し、デザインにインスタンシエートします。Chip Oscillators configurator ウィンドウが出てきま

す。

16. chip oscillator’s configurator ウィンドウで下記の設定を行い、残りはデフォルトのままとします。

図 25 に chip oscillator’s configurator ウィンドウを示します。

• On-Chip 25/50 MHz RC Oscillator: Enable

• Drives Fabric Logic: Disabled

• Drives Fabric CCC(s): Enable



図 25．Oscillators Configurator

17. Chip Oscillator's 設定完了後、OK をクリックします。

18. Catalog の Bus Interfaces グループから CoreAHBLite バスを選択し、デザインにインスタンシエート

します。CoreAHBLite bus Configurator ウィンドウが出てきます。CoreAHBLite bus Configurator で、

• Enable Master access セクション下の M0 can access slot 5 を選択しスロット 5 を有効にします。

この設定で MSS マスターは、FIC_0 経由で 0x35000000 番地に配置されたスレーブにアクセス

できます。



図 26．CoreAHBLite バス設定

19. CoreAHBLite バス設定完了後、OK をクリックします。

20. Catalog の Bus Interfaces グループから CoreAPB3 バスを選択し、デザインにインスタンシエートし

ます。CoreAPB3 bus Configurator ウィンドウが出てきます。

CoreAPB3 bus Configurator で下記の設定を行い、残りの設定はデフォルトのままとします。

• Number of address bits driven by master: 32

• Enabled APB Slave Slots セクションでスロット８を有効にし、その他の APB slots をディセーブル

にします。図 27 に CoreAPB3 bus Configurator を示します。



図 27．CoreAPB3 bus Configurator

21. CoreAPB3 bus 設定完了後、OK をクリックします。

22. Libero SoC ツール特長の Auto Connect を使って、コンポーネントのバス・インターフェイスを接続

します。トップレベルの SmartDesign キャンパスで右クリックし、Auto Connect を選択します。こ

れは FPGA ファブリック・ペリフェラルを CoreAHBLite バス、あるいは CoreAPB3 バスで MSS FIC

インターフェイスと接続します。

注意：CTRL キーを使用してポートを選択し、他の選択ポートを右クリックして、Connect を選択し

て接続することもできます。



図２８．自動接続

23. Modify Memory Map ウィンドウで OK をクリックします。

図 29 と図 30 に AHBL と APB3 ペリフェラルのアドレス・マップを示します。

図 29． CoreAHBLSRAM アドレス・マップ



図 30．CoreGPIO アドレスマップ

24. Libero SoC ツール特長の Auto Arrange Instances を使用し、トップレベルの SmartDesign コンポー

ネントを整列します。トップレベルの SmartDesign キャンバスで右クリックし、Auto Arrange

Instances を選択します。

図 31． Auto Arrange Instances

25. ワークエリアを最大化し、Zoom To Fit を選択します。図３２にすべてのコンポーネント・インスタン

スを示します。



図 32．トップレベル・システム・コンポーネント

26. MSS のユーザー・リセットポートの MSS_RESET_N_F2M をトップレベルへ引き出します。

MSS_RESET_N_F2M ポートを右クリックし Promote to Top Level を選択します。



図 33．トップレベルへのポートの引き出し

27. 同様に、下記のポートをトップレベルに引き出します：

• GPIO_IN[7:0]

• GPIO_OUT[7:0]

• INT[7:0]

全てのポートを選択するために、他のポートが選択されている間に、CTRL キーを押したままさらにい

くつかのポートを選択して、それから、右クリックして Promote to Top Level を選択します。

28. SmartFusion2_FIC_Demo_MSS_0 の MCCC_CLK_BASE_PLL_LOCK が選択されている間に、CTRL

キーを押したまま FCCC_0 コンポーネントの LOCK を選択し、そして、ポートの一つを右クリックし、

Connect を選択します。FCCC_0 出力（LOCK）は SmartFusion2_FIC_Demo_MSS_0 入力

（MCCC_CLK_BASE_PLL_LOCK）に接続されます。



図 34．ポートの接続

29. 同様に、下記の接続を行います：

• FCCC_0(GL0) � SmartFusion2_FIC_Demo_MSS_0(MCCC_CLK_BASE)

• FCCC_0(GL0) � CoreAHBLite_0(HCLK)

• FCCC_0(GL0) � CoreAHBLSRAM_0(HCLK)

• FCCC_0(GL0) � CoreGPIO_0(PCLK)

30. デザインをよりよい見栄えにするため、SmartDesign キャンバスで右クリックし、Arrange Instances

を選択します。最終的なトップレベル・コンポーネントは図 35 のようになります。



図 35．最終的なトップレベル・コンポーネント

31. ツールバー上で Restore をクリックし、ワークスペースを元に戻します。

32. Project > Save SmartFision2_FIC_demo をクリックし、プロジェクトをセーブします。

33. 図 36 のように Generate ボタンをクリックし、トップレベルの SmartDesign コンポーネントを生成し

ます。

ステップ 4：シミュレーションのための BFM スクリプトの編集


図 36．トップレベル SmartDesign コンポーネントの生成

34. Log ウィンドウを観察し、ステータスをチェックしてください。図 37 はトップレベル・コンポーネン

ト生成の成功を示します。もし、エラーがあれば、log ウインドウの Error タブで更なる詳細をみるこ

とができます。

図 37．Log ウィンドウ

このステップで、チュートリアルの設計部分は完了です。

ステップステップステップステップ 4：シミュレーションのための：シミュレーションのための：シミュレーションのための：シミュレーションのための BFM スクリプトの編集スクリプトの編集スクリプトの編集スクリプトの編集 BFM マスターやスレーブ・モデル、DUT の AHBL/APB 入力をドライブする BFM スクリプトを使用して、

デザインの検証もできます。これは BFM が AHB/APB のレジスタにライト、リードし、DUT が期待したふ

るまいかの検証ができます。このステップでは、user.bfm ファイルに BFM コマンドを追加し、デザイ

ン・シミュレーションをおこなえることを説明します。BFM コマンドの詳細については CoreAMBA BFM

User’s Guide を参照してください。user.bfm ファイルは Libero SoC デザイン・ソフトウェアにより作成さ

れ、プロジェクト・ファイルの simulation フォルダーで利用可能です。

1. 図 38 のように、Libero SoC プロジェクト・ウィンドウで Files タブを選択します。



図 38．プロジェクト Files タブ

2. Simulation フォルダーの下で、user.bfm ファイルをダブルクリックし、BFM コマンドを追加します。

図 39 のようにプロジェクト・ウィンドウに新しいタブで user.bfm ファイルを開きます。

図 39．User.bfm ファイル

3. user.bfm ファイルに、“# add your BFM commands below:” と “return”文の前に、次のコマンドを追加

します。

int i

int atmp

//Base Addresses of FIC0 & FIC1 slaves

ステップ 5：BFM モデルを使用したデザインの検証


memmap FIC0_AHBLRAM_BASE 0x35000000;

memmap FIC1_APBGPIO_BASE 0x80000000;

header "*********SmartFusion2 FIC Tutorial*********"

//Accessing the LSRAM memory

//Data Write to 0x00 location of LSRAM

write w FIC0_AHBLRAM_BASE 0x0 0x12345678;

//Data Write to 0x04 location of LSRAM

write w FIC0_AHBLRAM_BASE 0x4 0xAAAAAAAA;

//Readcheck at 0x00 location of LSRAM

readcheck w FIC0_AHBLRAM_BASE 0x0 0x12345678;

//Readcheck at 0x04 location of LSRAM

readcheck w FIC0_AHBLRAM_BASE 0x4 0xAAAAAAAA;

//GPIO Configuration

print "*****Configuring GPIO#0,1,2&3 as outputs *****"

loop i 0 7 1

set atmp i * 4 + 0x0

write w FIC1_APBGPIO_BASE atmp 0x05;

readcheck b FIC1_APBGPIO_BASE atmp 0x05;

endloop

//Setting GPIO outputs

write b FIC1_APBGPIO_BASE 0xA0 0xAB;

readcheck b FIC1_APBGPIO_BASE 0xA0 0xAB;

4. user.bfm ファイルの以下の行の先頭に'#'をいれてコメントにします。

include "subsystem.bfm"

call subsystem_init;

5. user.bfm ファイルをセーブします。

ステップステップステップステップ 5：：：：BFM モデルを使用したデザインの検証モデルを使用したデザインの検証モデルを使用したデザインの検証モデルを使用したデザインの検証 1. 次のようにシミュレーション環境を準備します：

Project > Project Settings を選択します。Project Settings ウィンドウで、Simulation Options 下の

DO File を選択し、simulation run time を変更します。図 40 のように、Simulation Runtime フィール

ドに 50us を入力します。



図 40．Project Settings－Do File

Save ボタンをクリックし、Do File 設定をセーブします。

Simulation Options 下の Waveforms タブを選択し、Include DO file を選択します。wave.do ファイル

はプロジェクト・ファイルの Source フォルダ下に提供されています。この wave.do ファイルは

ModelSim waveform ウィンドウに、デザインに関連するポートを追加します。図 41 のように、

wave.do ファイルに目を通し、Log all signals in the design をチェックします。

注意：ModelSim ソフトウェアで見てみたいポートや信号を追加することもできます。

図 41．Project Settings の波形

Save をクリックして、Waveform 設定をセーブし、Close を選択します。

2. プロジェクト・ウィンドウで Design Flow タブを選択します。

ステップ 5：BFM モデルを使用したデザインの検証


3. 図 42 のように、Verify Pre-Synthesized Design を広げます。Simulate をダブルクリックし、

ModelSim を起動します。ModelSim が起動し、デザインが読み込まれます。あるいは、Simulate を右

クリックし、Open Interactivelyを選択します。

図 42. Design Flow – Verify Pre-Synthesized Design

4. ModelSim の Transcript ウィンドウを最大化し、BFM コマンドの実行を調べます。エラーがないこと

を確かめてください。図 43 に ModelSim の Transcript ウィンドウを示します。



図 43．ModelSim Transcript ウィンドウと BFM コマンド

5. BFM シミュレーションの成功後、図 44 のように、ファブリック・ペリフェラルへの、リードとライ

ト・バス・トランザクションを、ModelSim の waveform ウィンドウで観察します。

GPIO ステートの BFM コマンドの GPIO 設定の結果に注目してください。

図 44．デザイン・シミュレーション波形

終わりに


File > Quit を選択し、ModelSim シミュレータを終了します。

Project > Exit を選択し、Libero を終了します。

このステップでチュートリアルは終了です。

終わりに終わりに終わりに終わりにこのチュートリアルでは、Libero SoC デザイン・ソフトウェアを使用して、SmartFusion2 SoC FPGA プロ

ジェクトの作成、SmartFusion2 SoC FPGA MSS の設定、ファブリック・インターフェイス・コントロー

ラ（FIC_0 と FIC_1）を使用した、ファブリック・ペリフェラルと SmartFusion2 SoC FPGA の MSS との

接続、BFM コマンドを使用したデザインのシミュレーションのデザイン・フローの概要を述べました。


変更リスト変更リスト変更リスト変更リスト

リビジョンリビジョンリビジョンリビジョン変更変更変更変更頁頁頁頁

Revision 5A

(2013 年 7 月)

和文化にともない 11.1 ソフトウェア･リリース向けに改訂 NA

Revision 5

(April 2013)

Updated the document for 11.0 production SW release (SAR 47302). NA

Revision 4

(February 2013)

Updated the document for Libero 11.0 Beta SP1 software release (SAR 44868). NA

Revision 3

(November 2012)

Updated the document for Libero 11.0 Beta SPA software release (SAR 42904). NA

Revision 2

(October 2012)

Updated the document for Libero 11.0 Beta launch (SAR 41696). NA

Revision 1

(May 2012)

Updated the document for LCP2 software release (SAR 38954). NA

Note: リビジョン番号は型番のハイフンの後ろにあります。型番はこのドキュメントの最終頁の下に示されています。スラッ

シュの後ろに続く数字は発行した月と年を表します。

製品サポート製品サポート製品サポート製品サポート

Microsemi SoC 製品グループでは、製品サポートをさまざまな形で提供し、それにはカスタマー･サービス、

カスタマー･テクニカル・サポート・センター、ウェブサイト、電子メール、ワールドワイド・セールス･オ

フィスなどが含まれます。ここでは Microsemi SoC 製品グループにコンタクトしてこれらのサポート･サー

ビスを利用するための情報を記載します。

カスタマー・サービス製品価格、製品のアップグレード、アップデート情報、注文状況、認証などの非テクニカルな製品サポート

に関してはカスタマー･サービスにコンタクトしてください（英語のみ）。

北米からの電話番号 800.262.1060

それ以外からは 650.318.4460

Fax はどこからでも 408.643.6913

なお日本のお客様については、弊社の正規販売代理店にお問い合わせくださいますようお願いいたします。

カスタマー・テクニカル・サポート・センター Microsemi SoC 製品グループでは、お客様のハードウェア、ソフトウェア、デザインに関するご質問に回

答できる高度に熟練したエンジニアをカスタマー・テクニカル・サポート・センターに揃えています。カス

タマー・テクニカル・サポート・センターでは多大な時間をかけて、アプリケーション･ノートを作成した

り、よくあるデザイン･サイクル内での質問に回答したり、既知の問題や様々な FAQ を文書化しています。

しったがって、弊社にコンタクトする前に、まずは弊社のオンライン・リソースをチェックしてみてくださ

い。すでにご質問への回答が用意されている可能性が高いはずです。

テクニカル･サポート詳細は Microsemi SoC 製品グループのカスタマー･サポート･ウェブサイトをチェックして下さい。

(http://www.microsemi.com/soc/support/search/default.aspx). ダイヤグラム、イラストを含んだ検索可能な

ウェブ･リソース上に多くの回答、およびウェブ上の他のリソースへのリンクが用意されています。

ウェブサイト Microsemi SoC 製品グループのホーム･ページから様々なテクニカルおよび非テクニカルな情報をブラウズ

できます。 http://www.microsemi.com/soc/.

カスタマー･テクニカル･サポート・センターへのコンタクトテクニカル･サポート・センターでは高度に熟練したエンジニアが揃っています。テクニカス・サポート・

センターへは Email または Microsemi SoC 製品グループのウェブサイトからコンタクトできます。

Email

テクニカルな質問は以下のメール･アドレスに質問でき、回答は Email、FAX または電話で得られます。デ

ザインの問題については、デザイン･ファイルを Email すればサポートを受けることもできます。弊社では

終日 Email アカウントをモニターしています。リクエストを送る際は、そのリクエストを効率的に処理でき

るようにフル･ネーム、会社名、コンタクト情報を必ず添えてください。

テクニカル･サポートの Email アドレスは次になります: [email protected] (英語のみ)

ITAR テクニカル･サポート


My Cases

Microsemi SoC 製品グループのお客様は、My Cases からテクニカル･ケースをオンラインでサブミットし

トラックすることができます。（英語のみ）

米国以外から米国以外から米国以外から米国以外から

US タイム･ゾーン以外のお客様のサポートは Email でテクニカル･サポート ([email protected]) に

コンタクトいただくか、あるいは弊社の正規販売代理店にお問い合わせいただくこともできます。

ITAR テクニカル･サポート RH および RT FPGA に関するテクニカル･サポートは ITAR (International Traffic in Arms Regulations: 国際

武器取引規制) で規制されており、お問い合わせ先は次のメール･アドレスになります。

[email protected].

あるいは My Cases の ITAR ドロップ･ダウン･リストから Yes を選択してください。ITAR 規制対象の

Microsemi FPGA の完全なリストは、ITAR ウェブ･ページでご確認ください。

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