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高性能狭帯域トランシーバIC

ADF7021-N

Rev. 0

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2008 Analog Devices, Inc. All rights reserved.

本社／105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル電話 03（5402）8200

大阪営業所／532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号電話 06（6350）6868

特長低消費電力狭帯域トランシーバ

デュアル VCO を使用した周波数バンド

80 MHz～650 MHz

842 MHz～916 MHz

9 kHz、13.5 kHz、18.5 kHz のプログラマブルな IF フィルタ帯域幅

変調方式: 2FSK、3FSK、4FSK、MSK

スペクトル整形:ガウス・フィルタと raised cosine フィルタ

データ・レート: 0.05 kbps～24 kbps

電源電圧: 2.3 V～3.6 V

出力電力: 63 ステップで−16 dBm～+13 dBm で調整可能

パワー・アンプ(PA)自動ランプ制御

レシーバ感度

100 bps で−130 dBm、2FSK

1 kbps で−122 dBm、2FSK

特許申請中のイメージ除去キャリブレーションを内蔵

VCO とフラクショナル N PLL を内蔵

7 ビット ADC と温度特性センサーを内蔵

周波数フル自動制御ループ(AFC)

デジタル受信信号強度表示(RSSI)

Tx/Rx スイッチを内蔵

パワーダウン・モードでのリーク電流: 0.1 µA

アプリケーション狭帯域短距離デバイス(SRD)規格

ARIB STD-T67、ETSI EN 300 220、韓国 SRD 規格、 FCC Part 15、FCC Part 90、FCC Part 95

低価格ワイヤレス・データ伝送

リモート制御/セキュリティ・システム

ワイヤレス計測

WMTS (Wireless medical telemetry service)

ホーム・オートメーション

プロセス制御およびビル管理

ポケット・ベル

機能ブロック図

Tx/Rx

CONTROL

AFC

CONTROL

2FSK

3FSK

4FSK

DEMODULATOR

CLOCK

AND DATA

RECOVERY

RSSI/

7-BIT ADC

GAIN

DIV R

RFOUT

LNA

PFDCP

OSC1 OSC2

N/N + 1DIV P

TEMPSENSOR

OSCCLK

DIV

CLKOUT

TEST MUX

VCOIN CPOUT

LDO(1:4)

MUXOUTRSET CREG(1:4)

RLNA

RFIN

RFINB

CE

TxRxCLK

SWD

TxRxDATA

SERIAL

PORT

SLE

SDATA

SREAD

SCLK

IF FILTER

Σ-Δ

MODULATOR

PA RAMP

L1 L2

LOG AMP

MUX

2FSK

3FSK

4FSK

MOD CONTROL

GAUSSIAN/

RAISED COSINE

FILTER

3FSK

ENCODING

AGC

CONTROL

MUX

÷1/÷2

VCO1

VCO2

÷2

07

24

6-0

01

図 1.

ADF7021-N

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目次特長 ...................................................................................................... 1

アプリケーション .............................................................................. 1

機能ブロック図 .................................................................................. 1

改訂履歴 .............................................................................................. 2

概要 ...................................................................................................... 3

仕様 ...................................................................................................... 4

RF 仕様と PLL 仕様 ....................................................................... 4

トランスミッタ仕様 ...................................................................... 5

レシーバ仕様 .................................................................................. 6

デジタル仕様 .................................................................................. 8

全体仕様 .......................................................................................... 9

タイミング特性 .............................................................................. 9

タイミング図 ................................................................................ 10

絶対最大定格 .................................................................................... 13

ESD の注意 ................................................................................... 13

ピン配置およびピン機能説明 ........................................................ 14

代表的な性能特性 ............................................................................ 16

周波数シンセサイザ ........................................................................ 20

リファレンス電圧入力 ................................................................ 20

MUXOUT ...................................................................................... 21

電圧制御発振器(VCO) ................................................................. 21

最適システム性能のためのチャンネル選択 ............................. 23

トランスミッタ ................................................................................ 24

RF 出力ステージ .......................................................................... 24

変調方式 ........................................................................................ 24

スペクトル整形 ............................................................................ 26

変調とフィルタリングのオプション ........................................ 27

送信レイテンシ ............................................................................ 27

テスト・パターン・ジェネレータ ............................................ 27

レシーバ・セクション .................................................................... 28

RF フロントエンド ...................................................................... 28

IF フィルタ ................................................................................... 28

RSSI/AGC ...................................................................................... 28

復調、検出、CDR ........................................................................ 30

レシーバのセットアップ ............................................................ 32

復調器の考慮事項 ........................................................................ 34

AFC の動作 ................................................................................... 34

自動同期ワード検出(SWD) ........................................................ 35

アプリケーション情報 .................................................................... 36

IF フィルタ帯域幅のキャリブレーション ................................ 36

LNA/PA のマッチング ................................................................. 37

イメージ除去のキャリブレーション ........................................ 38

パケット構造とコーディング .................................................... 40

初期パワーアップ後の設定 ........................................................ 40

アプリケーション回路 ................................................................ 43

シリアル・インターフェース ........................................................ 44

リードバック・フォーマット .................................................... 44

マイクロコントローラ/DSP へのインターフェース ............... 46

レジスタ 0—N レジスタ ............................................................. 47

レジスタ 1—VCO/発振器レジスタ ............................................ 48

レジスタ 2—送信変調レジスタ ................................................. 49

レジスタ 3—送信/受信クロック・レジスタ ............................ 50

レジスタ 4—復調器セットアップ・レジスタ ......................... 51

レジスタ 5—IF フィルタ・セットアップ・レジスタ ............. 52

レジスタ 6—IF 微調整キャリブレーション・セットアップ・

レジスタ ....................................................................................... 53

レジスタ 7—リードバック・セットアップ・レジスタ .......... 54

レジスタ 8—パワーダウン・テスト・レジスタ...................... 55

レジスタ 9—AGC レジスタ ........................................................ 56

レジスタ 10—AFC レジスタ ...................................................... 57

レジスタ 11—同期ワード検出レジスタ ................................... 58

レジスタ 12—SWD/スレッショールド・セットアップ・レジ

スタ ............................................................................................... 58

レジスタ 13—3FSK/4FSK 復調レジスタ ................................... 59

レジスタ 14—テスト DAC レジスタ ......................................... 60

レジスタ 15—テスト・モード・レジスタ ............................... 61

外形寸法 ............................................................................................ 62

オーダー・ガイド ........................................................................ 62

改訂履歴

2/08—Revision 0: Initial Version

ADF7021-N

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概要

ADF7021-N は、ADF7021 をベースにした高性能低消費電力狭帯

域トランシーバです。ADF7021-N は 9 kHz、13.5 kHz、18.5 kHz

の IF フィルタ帯域幅を持つため、世界中の狭帯域規格に最適で

あり、特に 12.5 kHz のチャンネル・セパレーションを規定する

規格に適しています。

狭帯域の免許不要 ISM バンド、および 80 MHz～650 MHz と 842

MHz～916 MHz の要免許周波数範囲で動作するようにデザイン

されています。このデバイスは、狭帯域アプリケーションでス

ペクトル効率を向上させるガウスと raised cosine の送信デー

タ・フィルタ・オプションを持っています。日本の ARIB STD-

T67、ヨーロッパの ETSI EN 300 220、韓国の短距離デバイス規

制、中国の短距離デバイス規制、北米の FCC Part 15、Part 90、

Part 95 規制を対象とする回路アプリケーションに適しています。

ADF7021-N は、小数の外付けディスクリート部品を使うだけで

トランシーバを構成できるため、低価格かつ省スペースのアプ

リケーションに最適です。

内蔵の FSK 変調とデータ・フィルタリングの広範囲なオプショ

ンを使うと、変調方式の選択の柔軟性が増えると同時に厳しい

スペクトル効率条件を満たすことができます。また、ADF7021-

N は 2FSK、3FSK、4FSK の間でダイナミックに切り替えて通信

範囲とデータ・スループットを最大化するプロトコルもサポー

トしています。

送信セクションには、2 個の電圧制御発振器(VCO)と 1 ppm 以下

の出力分解能を持つ低ノイズのフラクショナル N PLL が内蔵さ

れています。ADF7021-N は、内蔵 LC タンク(421 MHz～458

MHz、842 MHz～916 MHz)を使う VCO と、タンク回路(80 MHz

～650 MHz)の一部として外付けインダクタを使う VCO を持っ

ています。このデュアル VCO デザインにより、内蔵インダクタ

VCO によりサポートされた任意の周波数で送信および/または受

信し、さらに外付けインダクタ VCO によりサポートされた特別

な周波数バンドで送信および/または受信できるデュアル・バン

ド動作が可能になっています。

ADF7021-N は周波数に即応する PLL を内蔵しているため、周波

数ホッピングのスペクトル分散(FHSS)システムで使用できるよ

うになっています。両 VCO は、スプリアス放出問題と周波数引

き込み問題を軽減するため、基本周波数の 2 倍で動作します。

トランスミッタ出力電力は、−16 dBm～+13 dBm の範囲で 63 ス

テップで調整可能であり、さらにスペクトル・スプラッタを防

止する電力ランプ自動制御を内蔵しているため、規制を満足す

ることに役立ちます。トランシーバ RF 周波数、チャンネル間

隔、変調は、シンプルな 3 線式インターフェースを使って設定

することができます。このデバイスは、2.3 V～3.6 V の電源範

囲で動作し、使用しない場合にはパワーダウンすることができ

ます。

レシーバ(100 kHz)では低 IF アーキテクチャを採用しているため、

消費電力が小さく、外付け部品数が尐なく、さらに DC オフセ

ットと低周波でのフリッカ・ノイズも小さくなっています。IF

フィルタの帯域幅は、9 kHz、13.5 kHz、18.5 kHz に設定するこ

とができます。ADF7021-N は、Rx 直線性、感度、IF 帯域幅など

の広範囲なプログラマブルな機能をサポートしているため、ア

プリケーションに応じて消費電流に対するレシーバ感度と選択

度のトレードオフを行うことができます。また、レシーバは着

信信号内で周波数誤差を PLL に追跡させるようにできるプログ

ラマブルなプルイン範囲を持つ特許申請中の周波数自動制御

(AFC)ループを内蔵しています。

レシーバでは、外付け RF ソースが不要な特許申請中の IR キャ

リブレーション方式を使って 56 dB のイメージ除去性能を実現

しています。

内蔵の ADC は、内蔵の温度センサー、外付けアナログ入力、バ

ッテリ電圧、RSSI 信号の読み出し機能を提供するため、アプリ

ケーションによっては ADC を節約することができます。温度セ

ンサーは、−40°C～+85°C のフル動作温度範囲で±10°C の精度で

す。この精度は、室温での 1 点キャリブレーションを実行して

その結果をメモリに保存することにより、向上させることがで

きます。

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仕様特に指定のない限り、VDD = 2.3 V～3.6 V、GND = 0 V、TA = TMIN～TMAX。Typ 仕様は VDD = 3 V、TA = 25°C で規定。すべての測定は特に

指定のない限り、PN9 データ・シーケンスを使用して EVAL-ADF7021-NDBxx で実施。

RF 仕様と PLL 仕様

表 1.

Parameter Min Typ Max Unit Test Conditions/Comments

RF CHARACTERISTICS See Table 9 for required VCO_BIAS and

VCO_ADJUST settings

Frequency Ranges (Direct Output) 160 650 MHz External inductor VCO

842 916 MHz Internal inductor VCO

Frequency Ranges (RF Divide-by-2 Mode) 80 325 MHz External inductor VCO, RF divide-by-2 enabled

421 458 MHz Internal inductor VCO, RF divide-by-2 enabled

Phase Frequency Detector (PFD) Frequency1 RF/256 24 MHz

PHASE-LOCKED LOOP (PLL)

VCO Gain2

868 MHz, Internal Inductor VCO 67 MHz/V VCO_ADJUST = 0, VCO_BIAS = 8

426 MHz, Internal Inductor VCO 45 MHz/V VCO_ADJUST = 0, VCO_BIAS = 8

426 MHz, External Inductor VCO 27 MHz/V VCO_ADJUST = 0, VCO_BIAS = 3

160 MHz, External Inductor VCO 6 MHz/V VCO_ADJUST = 0, VCO_BIAS = 2

Phase Noise (In-Band)

868 MHz, Internal Inductor VCO −97 dBc/Hz 10 kHz offset, PA = 10 dBm, VDD = 3.0 V,

PFD = 19.68 MHz, VCO_BIAS = 8

433 MHz, Internal Inductor VCO −103 dBc/Hz 10 kHz offset, PA = 10 dBm, VDD = 3.0 V,


426 MHz, External Inductor VCO −95 dBc/Hz 10 kHz offset, PA = 10 dBm, VDD = 3.0 V,


Phase Noise (Out-of-Band) −124 dBc/Hz 1 MHz offset, fRF = 433 MHz, PA = 10 dBm,

VDD = 3.0 V, PFD = 19.68 MHz, VCO_BIAS = 8

Normalized In-Band Phase Noise Floor3 −203 dBc/Hz

PLL Settling 40 µs Measured for a 10 MHz frequency step to within 5 ppm

accuracy, PFD = 19.68 MHz, loop bandwidth (LBW) = 100 kHz

REFERENCE INPUT

Crystal Reference4 3.625 24 MHz

External Oscillator,4, 5 3.625 24 MHz

Crystal Start-Up Time6

XTAL Bias = 20 µA 0.930 ms 10 MHz XTAL, 33 pF load capacitors, VDD = 3.0 V

XTAL Bias = 35 µA 0.438 ms 10 MHz XTAL, 33 pF load capacitors, VDD = 3.0 V

Input Level for External Oscillator7

OSC1 0.8 V p-p Clipped sine wave

OSC2 CMOS

levels

V

ADC PARAMETERS

INL ±0.4 LSB VDD = 2.3 V to 3.6 V, TA = 25°C

DNL ±0.4 LSB VDD = 2.3 V to 3.6 V, TA = 25°C

1 特定の RF 周波数での使用可能な最大 PFD は、最小 N 分周値により制限されます。 2 0.7 V の VCO チューニング電圧で測定した VCO ゲイン。VCO ゲインは VCO のチューニング・レンジ内で変化します。ソフトウェア・パッケージ

ADIsimPLL™を使ってこの変化をモデル化することができます。 3 この値を使って、与えられた周波数の帯域内位相ノイズを計算することができます。パワーアンプ (PA) 出力での帯域内位相ノイズ性能を計算するときは、

式−203 + 10 log(fPFD) + 20 logN を使ってください。

4 デザインで保証します。サンプル・テストにより適合性を保証。 5

TCXO、VCXO または OCXO を外部発振器として使うことができます。 6 水晶のスタートアップ時間は、チップ・イネーブル (CE) のアサートから CLKOUT ピンで正しい周波数が得られるまでに要する時間です。 7 外部発振器の使い方については、リファレンス電圧入力を参照してください。

http://www.analog.com/ADIsimPLL

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トランスミッタ仕様

表 2.


DATA RATE

2FSK, 3FSK 0.05 18.51 kbps IF_FILTER_BW = 18.5 kHz

4FSK 0.05 24 kbps IF_FILTER_BW = 18.5 kHz

MODULATION

Frequency Deviation (fDEV)2 0.056 28.26 kHz PFD = 3.625 MHz

0.306 156 kHz PFD = 20 MHz

Deviation Frequency Resolution 56 Hz PFD = 3.625 MHz

Gaussian Filter BT 0.5

Raised Cosine Filter Alpha 0.5/0.7 Programmable

TRANSMIT POWER

Maximum Transmit Power3 +13 dBm VDD = 3.0 V, TA = 25°C

Transmit Power Variation vs.

Temperature

±1 dB −40°C to +85°C

Transmit Power Variation vs. VDD ±1 dB 2.3 V to 3.6 V at 915 MHz, TA = 25°C

Transmit Power Flatness ±1 dB 902 MHz to 928 MHz, 3 V, TA = 25°C

Programmable Step Size 0.3125 dB −16 dBm to +13 dBm

ADJACENT CHANNEL POWER (ACP)

426 MHz, External Inductor VCO PFD = 9.84 MHz

12.5 kHz Channel Spacing −50 dBc Gaussian 2FSK modulation, measured in a ±4.25 kHz bandwidth at ±12.5

kHz offset, 2.4 kbps PN9 data, 1.2 kHz frequency deviation, compliant with

ARIB STD-T67

25 kHz Channel Spacing −50 dBc Gaussian 2FSK modulation, measured in a ±8 kHz bandwidth at ±25 kHz

offset, 9.6 kbps PN9 data, 2.4 kHz frequency deviation, compliant with

ARIB STD-T67

868 MHz, Internal Inductor VCO PFD = 19.68 MHz

12.5 kHz Channel Spacing −46 dBm Gaussian 2FSK modulation, 10 dBm output power, measured in a ±6.25

kHz bandwidth at ±12.5 kHz offset, 2.4 kbps PN9 data, 1.2 kHz

frequency deviation, compliant with ETSI EN 300 220

25 kHz Channel Spacing −43 dBm Gaussian 2FSK modulation, 10 dBm output power, measured in a ±12.5

kHz bandwidth at ±25 kHz offset, 9.6 kbps PN9 data, 2.4 kHz frequency

deviation, compliant with ETSI EN 300 220

433 MHz, Internal Inductor VCO PFD = 19.68 MHz

12.5 kHz Channel Spacing −50 dBm Gaussian 2FSK modulation, 10 dBm output power, measured in a ±6.25

kHz bandwidth at ±12.5 kHz offset, 2.4 kbps PN9 data, 1.2 kHz

frequency deviation, compliant with ETSI EN 300 220

25 kHz Channel Spacing −47 dBm Gaussian 2FSK modulation, 10 dBm output power, measured in a ±12.5

kHz bandwidth at ±25 kHz offset, 9.6 kbps PN9 data, 2.4 kHz frequency

deviation, compliant with ETSI EN 300 220

OCCUPIED BANDWIDTH 99.0% of total mean power; 12.5 kHz channel spacing (2.4 kbps PN9

data, 1.2 kHz frequency deviation); 25 kHz channel spacing (9.6 kbps

PN9 data, 2.4 kHz frequency deviation)

2FSK Gaussian Data Filtering

12.5 kHz Channel Spacing 3.9 kHz

25 kHz Channel Spacing 9.9 kHz

2FSK Raised Cosine Data Filtering



3FSK Raised Cosine Filtering



4FSK Raised Cosine Filtering 19.2 kbps PN9 data, 1.2 kHz frequency deviation


SPURIOUS EMISSIONS

Reference Spurs −65 dBc 100 kHz loop bandwidth

HARMONICS4 13 dBm output power, unfiltered conductive/filtered conductive

Second Harmonic −35/−52 dBc

Third Harmonic −43/−60 dBc

All Other Harmonics −36/−65 dBc

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OPTIMUM PA LOAD IMPEDANCE5

fRF = 915 MHz 39 + j61 Ω

fRF = 868 MHz 48 + j54 Ω

fRF = 450 MHz 98 + j65 Ω

fRF = 426 MHz 100 + j65 Ω

fRF = 315 MHz 129 + j63 Ω

fRF = 175 MHz 173 + j49 Ω

1 ガウス・フィルタまたは raised cosine フィルタを使用。周波数変位は、送信信号占有帯域幅がレシーバの IF フィルタ帯域幅内に入るように選択する必要

があります。 2 周波数変位の定義については、レジスタ 2—送信変調レジスタを参照してください。 3 最大非変調電力として測定。 4

T 型高調波フィルタ (インダクタ 2 個とコンデンサ 1 個)を使用する EVAL-ADF7021-NDBxx 上で測定したフィルタ済み高調波伝導放出。 5 マッチングについては、LNA/PA のマッチングのセクションを参照してください。

レシーバ仕様

表 3.


SENSITIVITY Bit error rate (BER) = 10−3, low noise amplifier (LNA) and power

amplifier (PA) matched separately

2FSK

Sensitivity at 0.1 kbps −130 dBm fDEV = 1 kHz, high sensitivity mode, IF_FILTER_BW = 13.5 kHz


Sensitivity at 1 kbps −122 dBm fDEV = 1 kHz, high sensitivity mode, IF_FILTER_BW = 13.5 kHz

Sensitivity at 9.6 kbps −115 dBm fDEV = 4 kHz, high sensitivity mode, IF_FILTER_BW =

18.5 kHz

Gaussian 2FSK





GMSK

Sensitivity at 9.6 kbps −113 dBm fDEV = 2.4 kHz, high sensitivity mode, IF_FILTER_BW = 18.5 kHz

Raised Cosine 2FSK




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3FSK

Sensitivity at 9.6 kbps −110 dBm fDEV = 2.4 kHz, high sensitivity mode, IF_FILTER_BW = 18.5 kHz,

Viterbi detection on

Raised Cosine 3FSK

Sensitivity at 9.6 kbps −110 dBm fDEV = 2.4 kHz, high sensitivity mode, IF_FILTER_BW = 13.5 kHz,

alpha = 0.5, Viterbi detection on

4FSK

Sensitivity at 9.6 kbps −112 dBm fDEV (inner) = 1.2 kHz, high sensitivity mode, IF_FILTER_BW = 13.5

kHz

Raised Cosine 4FSK

Sensitivity at 9.6 kbps −109 dBm fDEV (inner) = 1.2 kHz, high sensitivity mode, IF_FILTER_BW =

13.5 kHz, alpha = 0.5

INPUT IP3 Two-tone test, fLO = 860 MHz, F1 = fLO + 100 kHz,

F2 = fLO − 800 kHz

Low Gain Enhanced Linearity Mode −3 dBm LNA_GAIN = 3, MIXER_LINEARITY = 1

Medium Gain Mode −13.5 dBm LNA_GAIN = 10, MIXER_LINEARITY = 0

High Sensitivity Mode −24 dBm LNA_GAIN = 30, MIXER_LINEARITY = 0

ADJACENT CHANNEL REJECTION

868 MHz Wanted signal is 3 dB above the sensitivity point

(BER = 10−3); unmodulated interferer is at the center

of the adjacent channel; rejection measured as the difference

between the interferer level and the wanted signal level in dB

12.5 kHz Channel Spacing 40 dB 9 kHz IF_FILTER_BW

25 kHz Channel Spacing 39 dB 18.5 kHz IF_FILTER_BW

426 MHz Wanted signal is 3 dB above the reference sensitivity point (BER =

10−2); modulated interferer (same modulation as wanted signal) at the

center of the adjacent channel; rejection measured as the difference

between the interferer level and reference sensitivity level in dB

12.5 kHz Channel Spacing 40 dB 9 kHz IF_FILTER_BW, compliant with ARIB STD-T67

25 kHz Channel Spacing 39 dB 18.5 kHz IF_FILTER_BW, compliant with ARIB STD-T67

CO-CHANNEL REJECTION Wanted signal (2FSK, 9.6 kbps, ±4 kHz deviation) is

3 dB above the sensitivity point (BER = 10−3), modu-lated interferer

868 MHz −5 dB

IMAGE CHANNEL REJECTION Wanted signal (2FSK, 9.6 kbps, ±4 kHz deviation) is

10 dB above the sensitivity point (BER = 10−3); modu-lated

interferer (2FSK, 9.6 kbps, ±4 kHz deviation) is placed at the image

frequency of fRF − 200 kHz; the interferer level is increased until

BER = 10−3

868 MHz 26/39 dB Uncalibrated/calibrated1, VDD = 3.0 V, TA = 25°C

450 MHz, Internal Inductor VCO 29/50 dB Uncalibrated/calibrated, VDD = 3.0 V, TA = 25°C

BLOCKING Wanted signal is 10 dB above the input sensitivity level; CW

interferer level is increased until BER = 10−3

±1 MHz 69 dB

±2 MHz 75 dB

±5 MHz 78 dB

±10 MHz 78.5 dB

SATURATION (MAXIMUM INPUT

LEVEL)

12 dBm 2FSK mode, BER = 10−3

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RSSI

Range at Input2 −120 to

−47

dBm

Linearity ±2 dB Input power range = −100 dBm to −47 dBm

Absolute Accuracy ±3 dB Input power range = −100 dBm to −47 dBm

Response Time 390 µs See the RSSI/AGC section

AFC

Pull-In Range 0.5 1.5 × IF

_

FILTER

_BW

kHz The range is programmable in Register 10 (R10_DB[24:31])

Response Time 64 Bits

Accuracy 0.5 kHz Input power range = −100 dBm to +12 dBm

Rx SPURIOUS EMISSIONS3

Internal Inductor VCO −91/−91 dBm <1 GHz at antenna input, unfiltered conductive/filtered conductive

−52/−70 dBm >1 GHz at antenna input, unfiltered conductive/filtered conductive

External Inductor VCO −62/−72 dBm <1 GHz at antenna input, unfiltered conductive/filtered conductive

−64/−85 dBm >1 GHz at antenna input, unfiltered conductive/filtered conductive

LNA INPUT IMPEDANCE RFIN to RFGND

fRF = 915 MHz 24 − j60 Ω

fRF = 868 MHz 26 − j63 Ω

fRF = 450 MHz 63 − j129 Ω

fRF = 426 MHz 68 − j134 Ω

fRF = 315 MHz 96 − j160 Ω

fRF = 175 MHz 178 − j190 Ω

1 外部 RF ソースを使ったイメージ除去のキャリブレーション。 2 受信信号レベル < −100 dBm の場合、多数のサンプルについて RSSI リードバック値の平均をとって小さい入力電力での RSSI 精度を向上させることが推奨

されます。 3 フィルタ済み受信スプリアス伝導放出は、T 型高調波フィルタ (インダクタ 2 個とコンデンサ 1 個)を使用する EVAL-ADF7021-NDBxx 上で測定。

デジタル仕様

表 4.


TIMING INFORMATION

Chip Enabled to Regulator Ready 10 µs CREG (1:4) = 100 nF

Chip Enabled to Tx Mode 32-bit register write time = 50 µs

TCXO Reference 1 ms

XTAL 2 ms

Chip Enabled to Rx Mode 32-bit register write time = 50 µs, IF filter coarse calibration only

TCXO Reference 1.2 ms

XTAL 2.2 ms

Tx-to-Rx Turnaround Time 390 µs + (5

× tBIT)

Time to synchronized data out, includes AGC settling (three

AGC levels)and CDR synchronization; see the AGC Information

and Timin section for more details; tBIT = data bit period

LOGIC INPUTS

Input High Voltage, VINH 0.7 × VDD V

Input Low Voltage, VINL 0.2 × VDD V

Input Current, IINH/IINL ±1 µA

Input Capacitance, CIN 10 pF

Control Clock Input 50 MHz

LOGIC OUTPUTS

Output High Voltage, VOH DVDD − 0.4 V IOH = 500 µA

Output Low Voltage, VOL 0.4 V IOL = 500 µA

CLKOUT Rise/Fall 5 ns

CLKOUT Load 10 pF

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全体仕様

表 5.


TEMPERATURE RANGE (TA) −40 +85 °C

POWER SUPPLIES

Voltage Supply, VDD 2.3 3.6 V All VDD pins must be tied together

TRANSMIT CURRENT CONSUMPTION1 VDD = 3.0 V, PA is matched into 50 Ω

868 MHz VCO_BIAS = 8

0 dBm 20.2 mA

5 dBm 24.7 mA

10 dBm 32.3 mA

450 MHz, Internal Inductor VCO VCO_BIAS = 8

0 dBm 19.9 mA

5 dBm 23.2 mA

10 dBm 29.2 mA

426 MHz, External Inductor VCO VCO_BIAS = 2

0 dBm 13.5 mA

5 dBm 17 mA

10 dBm 23.3 mA

RECEIVE CURRENT CONSUMPTION VDD = 3.0 V

868 MHz VCO_BIAS = 8

Low Current Mode 22.7 mA

High Sensitivity Mode 24.6 mA

433MHz, Internal Inductor VCO VCO_BIAS = 8



426 MHz, External Inductor VCO VCO_BIAS = 2



POWER-DOWN CURRENT CONSUMPTION

Low Power Sleep Mode 0.1 1 µA CE low

1 送信消費電流テストでは EVAL-ADF7021-NDBxx 評価ボードで使用した PA と LNA を組み合わせた同じ整合回路を使用。別々の PA 整合回路の使用により

PA の効率を改善。

タイミング特性

特に指定のない限り、VDD = 3 V ± 10%、DGND = AGND = 0 V、TA = 25°C。デザインにより保証しますが、出荷テストは行いません。

表 6.

Parameter Limit at TMIN to TMAX Unit Test Conditions/Comments

t1 >10 ns SDATA to SCLK setup time

t2 >10 ns SDATA to SCLK hold time

t3 >25 ns SCLK high duration

t4 >25 ns SCLK low duration

t5 >10 ns SCLK to SLE setup time

t6 >20 ns SLE pulse width

t8 <25 ns SCLK to SREAD data valid, readback

t9 <25 ns SREAD hold time after SCLK, readback

t10 >10 ns SCLK to SLE disable time, readback

t11 5 < t11 < (¼ × tBIT) ns TxRxCLK negative edge to SLE

t12 >5 ns TxRxDATA to TxRxCLK setup time (Tx mode)

t13 >5 ns TxRxCLK to TxRxDATA hold time (Tx mode)

t14 >¼ × tBIT µs TxRxCLK negative edge to SLE

t15 >¼ × tBIT µs SLE positive edge to positive edge of TxRxCLK

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タイミング図

シリアル・インターフェース

図 2.シリアル・インターフェースのタイミング図

図 3.シリアル・インターフェースのリードバック・タイミング図

2FSK/3FSK のタイミング

図 4.TxRxDATA/TxRxCLK のタイミング図、受信モード

図 5.TxRxDATA/TxRxCLK のタイミング図、送信モード

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4FSK のイミング

4FSK 受信モードでは、受信ビット・ストリーム内で SWD により MSB/LSB 同期を保証する必要があります。

図 6.受信-送信間のタイミング図、4FSK モード

図 7.送信-受信間のタイミング図、4FSK モード

UART/SPI モード

R0_DB28 を 1 に設定すると、UART モードがイネーブルされます。R0_DB28 を 1 に設定し、R15_DB[17:19]を 0x7 に設定すると、SPI モー

ドがイネーブルされます。送信/受信データ・クロックは、CLKOUT ピンに出力されます。

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図 8.送信のタイミング図、UART/SPI モード

図 9.受信のタイミング図、UART/SPI モード

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絶対最大定格特に指定のない限り、TA = 25。

表 7.

Parameter Rating

VDD to GND1 −0.3 V to +5 V

Analog I/O Voltage to GND −0.3 V to AVDD + 0.3 V

Digital I/O Voltage to GND −0.3 V to DVDD + 0.3 V

Operating Temperature Range

Industrial (B Version) −40°C to +85°C

Storage Temperature Range −65°C to +125°C

Maximum Junction Temperature 150°C

MLF θJA Thermal Impedance 26°C/W

Reflow Soldering

Peak Temperature 260°C

Time at Peak Temperature 40 sec

1 GND = CPGND = RFGND = DGND = AGND = 0。

上記の絶対最大定格を超えるストレスを加えるとデバイスに恒

久的な損傷を与えることがあります。この規定はストレス定格

の規定のみを目的とするものであり、この仕様の動作の節に記

載する規定値以上でのデバイス動作を定めたものではありませ

ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信

頼性に影響を与えます。

このデバイスは、2 kV 以下の ESD 定格を持ち、ESD に敏感な

高性能 RF 集積回路です。取り扱いと組み立てでは適切な注意

が必要です。

ESD の注意

ESD（静電放電）の影響を受けやすいデバイスで

す。電荷を帯びたデバイスや回路ボードは、検知

されないまま放電することがあります。本製品は

当社独自の特許技術である ESD 保護回路を内蔵

してはいますが、デバイスが高エネルギーの静電

放電を被った場合、損傷を生じる可能性がありま

す。したがって、性能劣化や機能低下を防止する

ため、ESD に対する適切な予防措置を講じるこ

とをお勧めします。

ADF7021-N

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ピン配置およびピン機能説明

07

24

6-0

06

36

35

34

33

32

31

30

29

28

27

26

25

48

47

46

45

44

43

42

41

40

39

38

37

13

14

15

16

17

18

19

20

21

22

23

24

VCOIN

CREG1

VDD1

RFOUT

RFGND

RFIN

RFINB

RLNA

VDD4

RSET

CREG4

GND4

MIX

_I

MIX

_I

MIX

_Q

MIX

_Q

FIL

T_I

FIL

T_I

GN

D4

FIL

T_Q

FIL

T_Q

GN

D4

TE

ST

_A

CE

CLKOUT

TxRxDATA

TxRxCLK

SWD

VDD2

CREG2

ADCIN

GND2

SCLK

SREAD

SDATA

SLE

CV

CO

GN

D1

L1

GN

D

L2

VD

D

CP

OU

T

CR

EG

3

VD

D3

OS

C1

OS

C2

MU

XO

UT

1

2

3

4

5

6

7

8

9

10

11

12

PIN 1INDICATOR

ADF7021-NTOP VIEW

(Not to Scale)

図 10.ピン配置

表 8.ピン機能の説明

ピン番号記号説明

1 VCOIN このピンの電圧を調整して、電圧制御発振器(VCO)の出力周波数を決定します。電圧を高くすると、出力周波数が

高くなります。

2 CREG1 PA ブロックのレギュレータ電圧。レギュレータの安定性とノイズ除去のために、このピンとグラウンドとの間に

直列 3.9 Ω の抵抗と 100 nF のコンデンサを接続してください。

3 VDD1 PA ブロックの電源電圧。 0.1 µF と 100 pF のデカップリング・コンデンサをこのピンのできるだけ近くに接続しま

す。すべての VDD ピンを一緒に接続します。

4 RFOUT 変調された信号がこのピンに出力されます。出力電力レベルは−16 dBm～+13 dBmです。適切な部品を使って出力

インピーダンスは所望の負荷と整合させる必要があります( トランスミッタのセクション参照)。

5 RFGND トランスミッタの出力ステージのグラウンド。すべての GND ピンは一緒に接続します。

6 RFIN レシーバ・セクションの LNA 入力。最大電力転送を保証するために、アンテナと差動 LNA 入力との間で入力の整

合が必要です( LNA/PA のマッチングのセクション参照)。

7 RFINB 相補 LNA 入力(LNA/PA のマッチングのセクション参照)。

8 RLNA LNA の外付けバイアス抵抗。最適抵抗は、5%誤差の 1.1 kΩ。

9 VDD4 LNA/MIXER ブロックの電源電圧。このピンは、10 nF コンデンサでグラウンドへデカップリングする必要があり

ます。

10 RSET 外付け抵抗。チャージ・ポンプ電流と幾つかの内部バイアス電流を設定します。5% 誤差の 3.6 kΩ 抵抗を使用して

ください。

11 CREG4 LNA/MIXER ブロックのレギュレータ電圧。レギュレータの安定性とノイズ除去のために、このピンとグラウンド

との間に 100 nF のコンデンサを接続してください。

12、19、22

GND4 LNA/MIXER ブロックのグラウンド。

13～18 MIX_I、

MIX_I、

MIX_Q、

MIX_Q、

FILT_I、FILT_I

シグナル・チェインのテスト・ピン。これらのピンは、通常状態では高インピーダンスであるため、解放のままに

してください。

20、21、23

FILT_Q、

FILT_Q、

TEST_A

シグナル・チェインのテスト・ピン。これらのピンは、通常状態では高インピーダンスであるため、解放のままに

してください。

24 CE チップ・イネーブル。CE をロー・レベルにすると、ADF7021-N は完全にパワーダウンします。CE がロー・レベ

ルになるとレジスタ値が失われるため、CE をハイ・レベルにした後にデバイスを再設定する必要があります。

25 SLE ロード・イネーブル、CMOS 入力。SLE がハイ・レベルになると、シフト・レジスタに格納されているデータが 4

個のラッチの内の 1 つにロードされます。ラッチは、コントロール・ビットを使って選択します。

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ピン番号記号説明

26 SDATA シリアル・データ入力。シリアル・データが、下位 4 ビットはコントロール・ビットとして MSB ファーストでロ

ードされます。このピンは高インピーダンスの CMOS 入力です。

27 SREAD シリアル・データ出力。このピンは、ADF7021-N からマイクロコントローラへリードバック・データを出力する

ときに使います。SCLK 入力は、SREAD ピンからの各リードバック・ビット(たとえば AFC や ADC)を入力すると

きに使います。

28 SCLK シリアル・データ入力。このシリアル・クロックは、シリアル・データをレジスタに入力するときに使います。デ

ータは、CLK の立ち上がりエッジで 32 ビットのシフト・レジスタへ入力されます。このピンはデジタル CMOS 入

力です。

29 GND2 デジタル・セクションのグラウンド。

30 ADCIN A/D コンバータ入力。内蔵の 7 ビット ADC は、このピンからアクセスすることができます。フル・スケールは 0

V～1.9 V です。リードバックは SREAD ピンを使って行われます。

31 CREG2 デジタル・ブロックのレギュレータ電圧。レギュレータの安定性とノイズ除去のために、このピンとグラウンドと

の間に 100 nF のコンデンサを接続してください。

32 VDD2 デジタル・ブロックの電源電圧。 10 µFのデカップリング・コンデンサをこのピンのできるだけ近くに接続します。

33 SWD 同期ワード検出。ADF7021-N は、同期ワード・シーケンスの一致を検出するとこのピンをアサートします(レジス

タ 11—同期ワード検出レジスタのセクション参照)。外付けマイクロコントローラへの割り込みを発生して、有効

データが受信されたことを表示します。

34 TxRxDATA 送信データ入力/受信データ出力。デジタル・ピンであり、通常の CMOSレベルを使用。UART/SPIモードでは、こ

のピンは受信モードでの受信データを出力します。送信 UART/SPI モードでは、このピンは高インピーダンスにな

ります(マイクロコントローラ/DSP へのインターフェースのセクション参照)。

35 TxRxCLK 受信モードと送信モードでデータ・クロックを出力します。デジタル・ピンであり、通常の CMOS レベルを使

用。正のクロック・エッジは、受信データの中央に一致します。送信モードでは、このピン出力はデータをマイク

ロコントローラから送信セクションへ必要とされる精確なデータ・レートでラッチする正確なクロックになりま

す。UART/SPI モードでは、このピンを使って送信モードでの送信データを入力します。受信 UART/SPI モードで

は、このピンは高インピーダンスになります(マイクロコントローラ/DSP へのインターフェースのセクション参

照)。

36 CLKOUT 出力ドライバ付きの水晶リファレンスの分周クロック。このデジタル・クロック出力を使って、マイクロコントロー

ラ・クロックなどの複数の他の CMOS入力を駆動することができます。この出力は 50:50のマーク・スペース比を持

ち、リファレンスに対して反転されています。CLKOUT機能を使うアプリケーションでは、このピンのできるだけ近

くに直列 1 kΩ抵抗を接続してください。

37 MUXOUT DIGITAL_LOCK_DETECT 信号を出力します。この信号を使って、PLL が正しい周波数にロックしたか否かを判断

します。また、シリアル・インターフェース・レギュレータのステータス・インジケータである

REGULATOR_READY のような他の信号も出力します(詳細については、MUXOUT のセクション参照)。

38 OSC2 このピンと OSC1 の間にリファレンス水晶を接続します。CMOS レベルでこのピンを駆動し、内部水晶発振器をデ

ィスエーブルすることにより、TCXO リファレンスを使うことができます。

39 OSC1 このピンと OSC2 の間にリファレンス水晶を接続します。AC 結合の 0.8 V p-p レベルでこのピンを駆動し、内部水

晶発振器をディスエーブルすることにより、TCXO リファレンスを使うことができます。

40 VDD3 チャージ・ポンプと PLL 分周器の電源電圧。このピンは、10 nF コンデンサでグラウンドへデカップリングする必

要があります。

41 CREG3 チャージ・ポンプと PLL 分周器のレギュレータ電圧。レギュレータの安定性とノイズ除去のために、このピンと

グラウンドとの間に 100 nF のコンデンサを接続してください。

42 CPOUT チャージ・ポンプ出力。この出力は、ループ・フィルタで積分される電流パルスを発生します。積分された電流

は、VCO 入力の制御電圧を変化させます。

43 VDD VCO タンク回路の電源電圧。このピンは、10 nF コンデンサでグラウンドへデカップリングする必要があります。

44、46 L2、L1 外付け VCO インダクタ・ピン。外付け VCO インダクタを使う場合、これらのピンの間にチップ・インダクタを

接続して、VCO 動作周波数を設定します。内部 VCO インダクタを使う場合には、これらのピンは解放のままにし

ておくことができます。詳細については、電圧制御発振器(VCO)のセクションを参照してください。

45、47 GND、GND1 VCO ブロックのグラウンド。

48 CVCO このピンと CREG1 の間に 22 nF のコンデンサを接続して VCO ノイズを抑えてください。

ADF7021-N

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代表的な性能特性

FREQUENCY OFFSET (kHz)

PH

AS

E N

OIS

E (

dB

c/H

z)

–150

–140

–130

–120

–110

–100

–90

–80

–70

1 10 100 1000 10000

RF FREQ = 900MHzVDD = 2.3VTEMPERATURE = 25°CVCO_BIAS = 8VCO_ADJUST = 3ICP = 0.8mA

ICP = 1.4mA

ICP = 2.2mA

07

24

6-0

60

図 11.位相ノイズ応答、900 MHz、VDD = 2.3 V

–40

–36

–32

–28

–24

–20

–16

–12

–8

–4

0

4

8

12

16

0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 60

PA SETTING

RF

OU

TP

UT

PO

WE

R (

dB

m)

PA_BIAS = 5µA

PA_BIAS = 11µA

PA_BIAS = 9µA

PA_BIAS = 7µA

07

24

6-0

51

図 12.RF 出力電力対 PA 設定

VBW 100Hz

START 300MHz

RES BW 100Hz SWEEP 385.8ms (601pts)

STOP 3.5GHz

RF FREQ = 440MHzOUTPUT POWER = 10dBmFILTER = T-STAGE LC FILTERMARKER Δ = 52.2dB

1R

1

07

24

6-0

50

図 13.PA 出力高調波応答、T 型 LC フィルタ使用

CENTER 869.5 25MHz

RES BW 300Hz SWEEP 2.118s (601pts)

SPAN 50kHz

DR = 9.6kbpsDATA = PRBS9fDEV = 2.4kHzRF FREQ = 869.5MHz

VBW 300Hz

GFSK

2FSK

07

24

6-0

47

図 14.2FSK モードと GFSK モードでの

出力スペクトル

CENTER 869.5 25MHz

RES BW 300Hz SWEEP 2.118s (601pts)VBW 300Hz

SPAN 50kHz

DR = 9.6kbpsDATA = PRBS9fDEV = 2.4kHzRF FREQ = 869.5MHz

RC2FSK

2FSK

07

24

6-0

48

図 15.2FSK モードと Raised Cosine 2FSK モードでの


VBW 300Hz

CENTER 869.493 8MHz

RES BW 300Hz SWEEP 4.237s (601pts)

SPAN 100kHz

SR = 4.8ksym/sDATA = PRBS9fDEV = 2.4kHzRF FREQ = 869.5MHz

RC4FSK

4FSK

07

24

6-0

49



ADF7021-N

Rev. 0 － 17/62 －

RES BW 300Hz

CENTER 869.5MHz VBW 300Hz SPAN 50kHzSWEEP2.226s (401pts)

REF 15dBmSAMP LOG 10dB/ ATTEN 25dB

VAVG 100V1 V2S3 FC

DR = 9.6kbpsDATA = PRS9fDEV = 2.4kHzRF FREQ = 869.5MHz

3FSK

RC3FSK

07

24

6-0

70



FREQUENCY OFFSET (kHz)

OU

TP

UT

PO

WE

R (

dB

m)

0

–10

10

–20

–30

–40

–100 –50 500 100

–50

–60

RAMP RATE:CW ONLY256 CODES/BIT128 CODES/BIT64 CODES/BIT32 CODES/BIT

TRACE = MAX HOLDPA ON/OFF RATE = 3HzPA ON/OFF CYCLES = 10,000VDD = 3.0V

07

24

6-0

68

図 18.さまざまな PA R アンプ・レート・オプションに対する

最大ホールドでの出力スペクトル

–8

–7

–6

–5

–4

–3

–2

–1

0

–122 –120 –118 –116 –114 –112 –110 –108 –106 –104

3.0V, +25°C

3.6V, –40°C2.3V, +85°C

RF INPUT POWER (dBm)

LO

G B

ER

DATA RATE = 9.6kbpsfDEV = 4kHzRF FREQ = 868MHzIF BW = 25kHz

07

24

6-0

52

図 19.2FSK 感度対 VDDおよび温度、fRF = 868 MHz

–8

–7

–6

–5

–4

–3

–2

–1

0

–130 –128 –126 –124 –122 –120 –118 –116 –114 –112 –110 –108

3.6V, –40°C

3.0V, +25°C2.3V, +85°C


LO

G B

ER

DATA RATE = 1kbpsfDEV = 1kHzRF FREQ = 135MHzIF BW = 12.5kHz

07

24

6-0

53


–8

–7

–6

–5

–4

–3

–2

–1

0

–120 –115 –110 –105 –100 –95


LO

G B

ER

2.3V +25°C3.0V +25°C3.6V +25°C2.3V –40°C3.0V –40°C3.6V –40°C2.3V +85°C3.0V +85°C3.6V +85°C

3FSK MODULATIONDATA RATE = 9.6kbpsfDEV = 2.4kHzMOD INDEX = 0.5RF FREQ = 440 MHz

07

24

6-0

65


–8

–7

–6

–5

–4

–3

–2

–1

0

–120 –115 –110 –105 –100 –95


LO

G B

ER

2.3V +25°C3.0V +25°C3.6V +25°C2.3V –40°C3.0V –40°C3.6V –40°C2.3V +85°C3.0V +85°C3.6V +85°C

DATA RATE = 19.6kbpsSYMBOL RATE = 9.8ksym/sfDEV (inner) = 2.4kHzMOD INDEX = 0.5RF FREQ = 420MHzIF BW = 12.5kHz

07

24

6-0

66


ADF7021-N

Rev. 0 － 18/62 －

FREQUENCY OFFSET (MHz)

BL

OC

KIN

G (

dB

)

–10

0

10

20

30

40

50

60

70

80

90

–22 –18 –14 –10 –6 –2 0 2 6 10 14 18 22

RF FREQ = 868MHz WANTED SIGNAL (10dB ABOVE SENSITIVITY POINT) = 2FSK, fDEV = 4kHz, DATA RATE = 9.8kbpsBLOCKER = 2FSK,

fDEV = 4kHz, DATA RATE = 9.8kbpsVDD = 3.0VTEMPERATURE = 25°C

07

24

6-0

59

図 23.広帯域干渉除去比

–140

–120

–100

–80

–60

–40

–20

–122.5 –112.5 –102.5 –92.5 –82.5 –72.5 –62.5 –52.5 –42.5

ACTUAL RF INPUT LEVEL

RF INPUT (dBm)

RS

SI

LE

VE

L (

dB

m)

RSSIREADBACK LEVEL

07

24

6-0

55

図 24.デジタル RSSI リードバックの直線性

–10

0

10

20

30

40

50

60

70

429.80 429.85 429.90 429.95 430.00 430.05 430.10 430.15 430.20

RF FREQ = 430MHzEXTERNAL VCO INDUCTORDATA RATE = 9.6kbpsTEMPERATURE = 25°C, VDD = 3.0V

RF FREQUENCY (MHz)

BL

OC

KIN

G (

dB

)

CALIBRATED

UNCALIBRATED

07

24

6-0

54

図 25.イメージ除去比、キャリブレーション有無の比較

00

72

46

-09

1

2.5

0

–2.5

–5.0

–7.5

–10.0

–12.5

–15.0

–17.5

–20.0

–22.5

–25.0

–27.5

–30.0

–32.5

–35.0

–37.5

90 92 94 96 98 100 102 104 106 108 110

AT

TE

NU

AT

ION

(d

B)

IF FREQUENCY (kHz)

–40°C

+90°C

図 26.IF フィルタ応答の温度変化

(IF_FILTER_BW = 9 kHz、温度範囲−40°C～+90°C、10°ステップ)

MODULATION INDEX

SE

NS

ITIV

ITY

PO

INT

(d

Bm

)

–118

–116

–114

–112

–110

–108

–106

–104

–102

–100

0 0.2 0.4 0.6 0.8 1.0 1.2

RF FREQ = 860MHz2FSK MODULATIONDATA RATE = 9.6kbpsIF BW = 25kHzVDD = 3.0VTEMPERATURE = 25°C

DISCRIMINATOR BANDWIDTH =1× FSK FREQUENCY DEVIATION

DISCRIMINATOR BANDWIDTH =2× FSK FREQUENCY DEVIATION

07

24

6-0

58

図 27.2FSK 感度対変調係数対相関

弁別器の帯域幅

–120 –118 –116 –114 –112 –110 –108 –106 –104 –102 –100

3FSK MODULATIONVDD = 3.0V, TEMP = 25°CDATA RATE = 9.6kbpsfDEV = 2.4kHzRF FREQ = 868MHzIF BW = 18.75kHz

INPUT POWER (dBm)

LO

G B

ER

–7

–6

–5

–4

–3

–2

–1

0

VITERBI DETECTION

THRESHOLD DETECTION

07

24

6-0

62

図 28.ビタビ検出とスレッショールド検出を使用した

3FSK レシーバの感度

ADF7021-N

Rev. 0 － 19/62 －

RE

CE

IVE

R S

YM

BO

L L

EV

EL

+1

+3

–1

–3

0

RF I/P LEVEL = –70dBmDATA RATE = 9.7kbpsfDEV (inner) = 1.2kHz

22452 ACQS M 50µs

IF BW = 25kHzPOST DEMOD BW = 12.4kHz

07

24

6-0

64

図 29.テスト DAC 出力を使って測定した

4FSK レシーバのアイ・ダイアグラム

+1

–1

0

4

20834 ACQS M 20µs C13 1.7V

RF I/P LEVEL = –70dBmDATA RATE = 10kbpsfDEV = 2.5kHz

IF BW = 12.5kHzPOST DEMOD BW = 12.4kHz

RE

CE

IVE

R S

YM

BO

L L

EV

EL

07

24

6-0

63

図 30.テスト DAC 出力を使って測定した

3FSK レシーバのアイ・ダイアグラム

LNA GAIN, FILTER GAIN

SE

NS

ITIV

ITY

(d

Bm

)

–130

–120

–110

–100

–90

–80

–70

3, 72(LOW GAIN MODE)

10, 72(MEDIUM GAIN MODE)

30, 72(HIGH GAIN MODE)

HIGH MIXERLINEARITY

DEFAULTMIXER

LINEARITY

MODULATION = 2FSKDATA RATE = 9.6kbpsfDEV = 4kHzIF BW = 12.5kHzDEMOD = CORRELATORSENSITIVITY @ 1E-3 BER

IP3 = –3dBm

IP3= –5dBm

IP3 = –9dBm

IP3 = –13.5dBm

IP3 = –24dBm

IP3 = –20dBm

07

24

6-0

69

図 31.受信感度対 LNA/IF フィルタ・ゲイン

およびミキサー直線性の設定

(各設定での入力 IP3 も表示)

ADF7021-N

Rev. 0 － 20/62 －

周波数シンセサイザ

リファレンス電圧入力

内蔵の水晶発振器回路(図 32 参照)では、PLL リファレンスとし

て水晶を使用することができます。狭帯域アプリケーションに

対しては、周波数誤差 10 ppm 以下の水晶の使用が推奨されます。

誤差 10 ppm 以上の水晶も使うことができますが、狭帯域規制(た

とえば ARIB STD-T67 や ETSI EN 300 220)の絶対周波数誤差仕

様を満たすためには、水晶の周波数誤差を補償することが必要

です。

R1_DB12 をハイ・レベルに設定すると、発振器回路がイネーブ

ルされます。デフォルトでパワーアップ時にイネーブルされ、

CE をロー・レベルにすると、ディスエーブルされます。水晶の

誤差は、自動周波数制御機能を使用するか、またはフラクショ

ナル N 値を調整することにより補正することができます(N カウ

ンタのセクション参照)。

OSC1

CP1CP2

OSC2

07

24

6-0

83

図 32.ADF7021-N の発振器回路

正しい周波数での発振には 2 個の並列共振コンデンサが必要で

す。これらの値は水晶の仕様に依存します。これらの値は、容

量値と PCB パターン容量の和が水晶の規定負荷容量(12 pF～20

pF)になるように選択する必要があります。ボード・レイアウト

に応じて、パターン容量値は 2 pF～5 pF の範囲です。可能な場

合、すべての条件に対して安定な周波数動作を保証するために

は非常に小さい温度係数を持つコンデンサを選択してください。

TCXO リファレンス電圧の使用

ADF7021-N では、シングルエンド・リファレンス (TCXO、

VCXO、または OCXO)も使うことができます。これは、ARIB

STD-T67 や ETSI EN 300 220 に準拠することが要求されるアプ

リケーションなどのように、10 ppm 以下の絶対周波数精度要求

を持つアプリケーションに対して推奨されます。ADF7021-N と

外付けリファレンス発振器とのインターフェースに対する 2 つ

のオプションを次に示します。

CMOS 出力レベルを持つ発振器を OSC2 に接続します。

R1_DB12 をロー・レベルに設定して、内部発振器回路

をディスエーブルします。

0.8 V p-pレベルの発振器を 22 pF のコンデンサを介して

OSC1 に AC結合します。R1_DB12 をハイ・レベルに設

定して、内部発振器回路をイネーブルします。

プログラマブルな水晶バイアス電流

XTAL_BIAS ビット(R1_DB [13:14])に書き込みを行うことにより、

発振器回路のバイアス電流を 20 µA ～35 µA の範囲で設定する

ことができます。バイアス電流を大きくすると、水晶発振器の

パワーアップは高速になります。

CLKOUT 分周器とバッファ

CLKOUT 回路はリファレンス・クロック信号を発振器セクショ

ン(図 32)から入力して、分周した 50:50 のマーク・スペース比信

号を CLKOUT ピンへ出力します。CLKOUT 信号はリファレン

ス・クロックに対して反転しています。2～30 の偶数分周が可

能です。分周比は R1_DB[7:10]に設定します。パワーアップ時に、

デフォルトで CLKOUTは 8分周に設定されます。

DVDD

CLKOUT

ENABLE BIT

CLKOUTOSC1DIVIDER

1 TO 15÷2

07

24

6-0

08

図 33.CLKOUT ステージ

CLKOUT をディスエーブルするときは、分周比を 0 に設定しま

す。出力バッファは 20 pF までの負荷を駆動することができ、

4.8 MHz で 10%の立ち上がり時間です。エッジが高速なほど、

出力へのスプリアス・フイードスルーが多くなります。直列抵

抗(1 kΩ)を使ってクロック・エッジを低速にして、CLKOUT 周

波数でのこれらのスプリアスを小さくすることができます。

R カウンタ

3 ビットの R カウンタがリファレンス入力周波数を整数比 1～7

で分周します。分周された信号は、リファレンス・クロックと

して位相周波数検出器 (PFD) に入力されます。分周比は

R1_DB[4:6]に設定します。PFD 周波数を大きくすると、N 値は小

さくなります。これにより、レート 20 log(N)倍された出力へのノ

イズが小さくなるため、スプリアス成分の発生が尐なくなりま

す。

レジスタ 1 はパワーアップ時にデフォルトで R = 1 に設定され

ます。

PFD [Hz] = XTAL/R

ループ・フィルタ

ループ・フィルタは、チャージ・ポンプからの電流パルスを積

分して、VCO 出力を所望の周波数に調整する電圧を発生します。

また、PLL から発生するスプリアス・レベルも減衰させます。

代表的なループ・フィルタ・デザインを図 34 に示します。

CHARGE

PUMP OUTVCO

07

24

6-0

10

図 34.代表的なループ・フィルタの構成

このループは、ループ帯域幅(LBW)が約 100 kHz になるように

デザインする必要があります。これにより、帯域内位相ノイズ

と帯域外スプリアス除去との間の妥協点が得られます。LBW を

広げ過ぎると、時間がかかる周波数間のジャンプが減りますが、

スプリアスの減衰が不十分になります。ループ帯域幅を狭くする

と、ロックに要する時間が長くなるため、隣接チャンネルへ落

ち込む電力レベルが大きくなります。最適性能を得るためには、

EVAL-ADF7021-NDBxx で使用したループ・フィルタ・デザイン

を使用する必要があります。

無償のデザイン・ツール ADI SRD Design Studio™を使って、

ADF7021-N のループ・フィルタをデザインすることもできます

(詳細については ADI SRD Design Studio ウエブ・サイトをご覧

ください)。

N カウンタ

ADF7021-N PLL の帰還分周器は、8 ビットの整数カウンタ

(R0_DB[19:26])と 15 ビットのシグマ・デルタ(Σ-Δ) fractional_N

分周器(R0_DB[4:18])から構成されています。この整数カウンタ

http://www.analog.com/ADIsimPLL

http://www.analog.com/srd_design_studio

ADF7021-N

Rev. 0 － 21/62 －

は、PLL で広く採用されている標準のパルス・スワロウ型です。

このカウンタは、最小整数分周値を 23 に設定します。非整数分

周値は非常に高分解能の出力を与えます。PLL 出力周波数は次

のように計算されます。

152

__

NFractionalNInteger

R

XTALfOUT

RF_DIVIDE_BY_2 (電圧制御発振器(VCO)のセクション参照)を

選択すると、この式は次のようになります。

152

_0.5

NFractionalInteger_N

R

XTALfOUT

Integer_N (最大= 255)と Fractional_N (最大= 32,768/32,768)との組

み合わせにより、最大の N 分周比 255 + 1 が得られます。した

がって、最小有効 PFD は次のようになります。

1255

Hz

FrequencyOutputRequiredMaximum

PFDMIN

たとえば、ヨーロッパの 868 MHz～870 MHz バンドで動作する

場合、PFDMIN = 3.4 MHz になります。

VCO

4\N

THIRD-ORDER

Σ-Δ MODULATOR

PFD/

CHARGE

PUMP

4\R

INTEGER_NFRACTIONAL_N

REFERENCE IN

07

24

6-0

11

図 35.Fractional_N PLL

電圧レギュレータ

ADF7021-N は、安定な電圧を供給するため 4 個のレギュレータ

を内蔵しています。公称レギュレータ電圧は 2.3 V です。レギ

ュレータ 1 では 3.9 Ω の抵抗と 100 nF のコンデンサを CREG1 と

GND の間に直列に接続する必要があります。これに対して他の

レギュレータでは、100 nF のコンデンサを CREGx と GND の間

に接続する必要があります。CE をハイ・レベルにすると、レギ

ュレータとそれに関連する他の回路がパワーダウンして、合計

電源電流は 2 mA になります。CE ピンをロー・レベルにすると、

レギュレータがディスエーブルされ、電源電流は 1 µA 以下に削

減され、レジスタ内のすべての値が失われます。

シリアル・インターフェースは、レギュレータからの電源で動

作します。したがって、デバイスに書き込むときは、CE をハ

イ・レベルにしてレギュレータ電圧を安定させる必要がありま

す。

レギュレータのステータス (CREG4)は、MUXOUT ピンの

REGULATOR_READY 信号を使って監視することができます。

MUXOUT

MUXOUT ピンを使うと、ADF7021-N 内の種々のデジタル・ポ

イントをアクセスすることができます。MUXOUT の状態は、レ

ジスタ 0 (R0_DB[29:31])を使って制御します。

REGULATOR_READY

REGULATOR_READY は、トランシーバがパワーアップした後

の MUXOUT のデフォルト設定です。レギュレータのパワーア

ップ時間は 50 µs (typ)です。シリアル・インターフェースの電源

はレギュレータであるため、ADF7021-N に書き込みを行う前に

レギュレータが公称電圧になっている必要があります。レギュ

レータのステータスは、MUXOUT でモニターすることができま

す。MUXOUT のレギュレータ・レディ信号がハイ・レベルにな

ると、ADF7021-N の書込みを開始できます。

REGULATOR_READY (DEFAULT)

DIGITAL_LOCK_DETECT

RSSI_READY

Tx_Rx

LOGIC_ZERO

TRISTATE

MUX CONTROL

DGND

DVDD

MUXOUT

FILTER_CAL_COMPLETE

LOGIC_ONE

07

24

6-0

09

図 36.MUXOUT 回路

FILTER_CAL_COMPLETE

MUXOUT は FILTER_CAL_COMPLETE に設定することができま

す。この信号は、粗調整 IF フィルタ・キャリブレーションと微

調整 IF フィルタ・キャリブレーションの間ロー・レベルになり

ます。この信号をマイクロコントローラへの割り込みとして使

って、IF フィルタ・キャリブレーションの終了を通知すること

ができます。

DIGITAL_LOCK_DETECT

DIGITAL_LOCK_DETECT は、PLL がロックしたタイミングを

表示します。ロック検出回路は PFD に配置されています。連続

5 サイクル間の位相誤差が 15 ns を下回ると、ロック検出がハ

イ・レベルに設定されます。ロック検出は、PFD で 25 ns の位相

誤差が検出されるまで、ハイ・レベルを維持します。

RSSI_READY

MUXOUT は RSSI_READY に設定することができます。この信

号は、内部アナログ RSSI が整定して、デジタル RSSI のリード

バックが実行可能であることを表示します。

Tx_Rx

Tx_Rx は、ADF7021-N が送信モードまたは受信モードのいずれ

にあるかを表示します。送信モードにある場合、この信号はロ

ー・レベルになります。受信モードにある場合、この信号はハ

イ・レベルになります。この信号を使って、外付け Tx/Rx スイ

ッチを制御することができます。

電圧制御発振器(VCO)

ADF7021-N は 2 個の VCO コアを内蔵しています。1 つ目の

VCO は内部インダクタ VCO であり、内部 LC タンクを使用し

ADF7021-N

Rev. 0 － 22/62 －

て 842 MHz～916 MHz と 421 MHz～458 MHz の動作バンドをサ

ポートします。2 つ目の VCO は外付けインダクタ VCO であり、

LC タンクの一部として外付けインダクタを使用して、80 MHz

～650 MHz の RF 動作バンドをサポートします。

スプリアス放出を小さくするために、両 VCO を RF 周波数の 2

倍で動作させます。そして、シンセサイザ・ループ内で VCO 信

号を 2 分周して、トランスミッタに必要な周波数とレシーバの

ローカル発振器(LO)に必要な周波数を発生させます。421 MHz

～458 MHz バンド(内部インダクタ VCO)と 80 MHz～325 MHz バ

ンド(外付けインダクタ VCO)での動作を可能にするため、シン

セサイザ・ループの外側でさらに 2 分周します

(RF_DIVIDE_BY_2)。

内部ノイズを抑えるために、CVCO ピンとレギュレータ(CREG1

ピン)との間に 22 nF の外付けコンデンサを接続します。

VCOLOOP FILTER

VCO_BIAS

R1_DB(19:22)

220µF

CVCO PIN

RF_DIVIDE_BY_2R1_DB18

÷2

÷2

MUX

TON DIVIDER

TO PA

07

24

6-0

12

図 37.電圧制御発振器(VCO)

内部インダクタ VCO

内部インダクタ VCO を選択するときは、R1_DB25 をロジック 0

に設定します。これはデフォルト設定になっています。

VCO バイアス電流は、R1_DB[19:22]を使って調整することがで

きます。内部インダクタ VCO を使用する際に VCO を確実に発

振させるため、すべての条件下での最小バイアス電流設定は 0x8

です。

必要とする動作周波数に応じて、 VCO_ADJUST ビット

(R1_DB[23:24])を設定することにより、VCO の中心周波数を再

設定する必要があります。詳細については、表 9 を参照してく

ださい。

外付けインダクタ VCO

外付けインダクタ VCO を使用する際の VCO 中心周波数は、内

部バラクタ容量と外付けチップ・インダクタ、ボンド・ワイヤ、

PCB パターンの合計インダクタンスによって設定されます。外

付けインダクタは L2 ピンと L1 ピンの間に接続します。

VCO 動作周波数対合計外付けインダクタンス(チップ・インダ

クタ+ PCB パターン)のプロットを図 38 に示します。

0 5 10 15 20 25 30200

250

300

350

400

450

500

550

600

650

700

TOTAL EXTERNAL INDUCTANCE (nH)

FR

EQ

UE

NC

Y (

MH

z)

750

fMIN (MHz)

fMAX (MHz)

07

24

6-0

61

図 38.ダイレクト RF 出力対合計外付けインダクタンス

FR4 材料を使う PCB パターンのインダクタンスは約 0.57 nH/mm

です。この値を合計値から減算して正しいチップ・インダクタ

値を求める必要があります。

一般に、特定のインダクタ値を使うと、ADF7021-N は RF 動作

周波数の ±6% の範囲で動作することができます。

RF_DIVIDE_BY_2 ビット(R1_DB18)を選択した場合、この範囲

は±3%になります。たとえば、1 個のインダクタ(400 MHz 中心

の VCO 範囲)で、400 MHz±24 MHz の動作範囲(376 MHz～424

MHz)が期待できます。

送信モードまたは受信モードでデバイスがフルにパワーアップ

したとき、VCOIN ピンの電圧を測定すると、VCO チューニン

グ電圧を特定の RF 出力周波数に対してチェックすことができ

ます。

VCO チューニング範囲は 0.2 V～2 V です。外付けインダクタ値

は、このチューニング範囲の中心にできるだけ近いところで

VCO が動作するように選択する必要があります。このことは、

VCO ゲインが小さく、かつチューニング範囲が±6 MHz 以下に

なる 200 MHz 以下の RF 周波数で特に重要になります。

VCO 動作周波数範囲は、VCO_ADJUST ビット(R1_DB[23:24])に

書込みを行うことにより調節できます。この調節により、VCO

動作範囲を上下に RF 周波数の最大 1%シフトさせることができ

ます。

外付けインダクタ VCO を選択するときは、R1_DB25 をロジッ

ク 1 に設定します。VCO_BIAS は、動作周波数に応じて設定す

る必要があります ( 表 9 参照)。

ADF7021-N

Rev. 0 － 23/62 －

表 9.内部/外付けインダクタ VCO の RF 出力周波数範囲とレジスタ設定

RF Frequency

Output (MHz)

VCO to

Be Used

RF Divide

by 2

Register Settings

VCO_INDUCTOR

R1_DB25

RF_DIVIDE_BY_2

R1_DB18

VCO_ADJUST

R1_DB[23:24]

VCO_BIAS

R1_DB[19:22]

870 to 916 Internal L No 0 0 11 8

842 to 870 Internal L No 0 0 00 8

440 to 458 Internal L Yes 0 1 11 8

421 to 440 Internal L Yes 0 1 00 8

450 to 650 External L No 1 0 XX 4

200 to 450 External L No 1 0 XX 3

80 to 200 External L Yes 1 1 XX 2

最適システム性能のためのチャンネル選択

RF VCO 周波数とリファレンス周波数の干渉により、非整数の

スプリアスが発生することがあります。シンセサイザがフラク

ショナル・モード(すなわち RF VCO とリファレンス周波数が整

数関係にないとき)にあるとき、リファレンスの整数倍と VCO

周波数との差周波数に対応するオフセット周波数で VCO 出力ス

ペクトル上にスプリアスが発生することがあります。

これらのスプリアスは、ループ・フィルタにより減衰されます。

これらのスプリアスはリファレンスの整数倍に近いチャンネル

で顕著になります。この差周波数はループ帯域内であるため、

整数境界スプリアスと呼ばれます。整数周波数はリファレンス

のほぼ倍数(一般に 10 MHz 以上)であるため、これらのスプリア

スはほとんど発生しません。フラクショナル・レジスタ値が小

さすぎる値または大きすぎる値にならないように、適切なリフ

ァレンス周波数を選択します。

ADF7021-N

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トランスミッタ

RF 出力ステージ

ADF7021-N のパワー・アンプ(PA)は、シングルエンドの電流制

御オープン・ドレイン・アンプを採用しています。このオープ

ン・ドレイン・アンプは、最大周波数 950 MHz で、50 Ω負荷時

に最大 13 dBmを出力できるようにデザインされています。

PA 出力電流(したがって出力電力)は、広い範囲で設定可能です。

PA の構成を図 39 に示します。出力電力は R2_DB[13:18]を使っ

て設定します。

IDAC

2

6R2_DB(13:18)

R2_DB7

R2_DB(11:12)

+

RFGND

RFOUT

FROM VCO

R0_DB27

07

24

6-0

13

図 39.PA の構成

PA には、厳しい不一致状態でも耐えるようにする過電圧保護が

付いています。アプリケーションに応じて、ループやモノポー

ル・アンテナのような広範囲なアンテナの所望放射出力電力レベ

ルで PA が最適効率を持つように整合回路をデザインすることが

できます。詳細については、LNA/PA のマッチングのセクショ

ンを参照してください。

PA のランピング(立ち上がり)

PA を高速にオン/オフ切り替えすると、変化する入力インピー

ダンスの非線形性により VCO 出力周波数が乱されます。このプ

ロセスは VCO の引き込みと呼ばれ、所望キャリア周波数付近の

出力スペクトル内のスペクトル・スプラッタまたはスプリアス

として現れます。幾つかの電磁放射規制 ( たとえば

ETSI EN 300 220 規制)では、これらの PA の過渡現象により発生

するスプリアスに制限を設けています。PA のオン/オフを低速

にして、PA 過渡現象から発生するスプリアスを小さくします。

ADF7021-N は PA のランピングに対する設定機能を内蔵してい

ます。図 40 に示すように、1 データ・ビット周期あたりの PA

設定コード数として定義された 8 通りのランプ・レート設定が

あります。PA はコード・レベル数 64 の変化をしますが、各設

定に対して速度は異なります R2_DB[8:10]を設定すると、ラン

プ・レートが設定されます。

PA_ENABLE ビット(R2_DB7)を使って PA をイネーブル/ディス

エーブルすると、PA はランプ・アップ/ダウンします。Tx/Rx ビ

ット(R0_DB27)を使って PA をイネーブル/ディスエーブルする

と、PA はランプ・アップ/ターンオフします。

DATA BITS

PA RAMP 0(NO RAMP)

PA RAMP 1(256 CODES PER BIT)







1 2 3 4 ... 8 ... 16

07

24

6-0

14

図 40.PA ランピング設定

PA バイアス電流

PA_BIAS ビット(R2_DB[11:12])は、PA バイアス電流を調整して、

必要に応じて出力電力制御範囲を広げます。この機能が不要な

場合は、デフォルト値の 9 µA が推奨されます。10 dBm 以上の

出力電力が必要な場合は、11 µA の PA バイアス設定が推奨され

ます。R2_DB7 をリセットすると、出力ステージがパワーダウ

ンします。

変調方式

ADF7021-N は、2FSK、3FSK、4FSK の変調をサポートしていま

す。これらの変調方式を図 41 に示します。

VCO

÷N

THIRD-ORDER

Σ-Δ MODULATOR

PFD/

CHARGE

PUMP

REF

INTEGER_NTx_FREQUENCY_

DEVIATION

TO

PA STAGE

1 – D2 PR

SHAPING

4FSK

BIT SYMBOL

MAPPER

MUX

TxDATA

2FSK

4FSK

GAUSSIAN

OR

RAISED COSINE

FILTERING

PRE-

CODER

3FSK

÷2

LOOP FILTER

FRACTIONAL_N

07

24

6-0

15

図 41.送信変調

ADF7021-N

Rev. 0 － 25/62 －

送信データレートの設定

オーバーサンプルの 2FSK モード以外のすべての変調モードで、

TxRxCLK ピンに正確なクロックが入力され、マイクロコントロ

ーラからのデータが送信セクションへ所要データ・レートでラ

ッチされます。このクロックの周波数は次式で決定されます。

32____

DIVIDECLKCDRDIVIDECLKDEMOD

XTALCLKDATA

ここで、

XTAL は水晶または TCXO の周波数。

DEMOD_CLK_DIVIDE は、復調器のクロック・レート

(R3_DB[6:9])を設定する分周比。

CDR_CLK_DIVIDE は、CDR クロック・レート(R3_DB[10:17])を

設定する分周比。

設定の詳細については、レジスタ 3—送信/受信クロック・レジ

スタのセクションを参照してください。

FSK 周波数変位の設定

すべての変調モードで、中心周波数からの変位は、

Tx_FREQUENCY_DEVIATION ビット(R2_DB[19:27])を使って設

定します。

中心周波数からの変位(Hz)は次式で表されます。

ダイレクト RF 出力の場合、

162

__]Hz[

DEVIATIONFREQUENCYTxPFDfDEV

RF_DIVIDE_BY_2 をイネーブルの場合

162

__5.0]Hz[

DEVIATIONFREQUENCYTxPFDfDEV

ここで、 Tx_FREQUENCY_DEVIATION は、 1 ～ 511 の値

(R2_DB[19:27])。

4FSK 変調では、4 個のシンボル(00、01、11、10)が±3 × fDEV と

±1 × fDEVとして送信されます。

バイナリ周波数シフト・キーイング(2FSK)

2 レベル周波数シフト・キーイングは、中心周波数に N 値を設

定して、これを TxDATA ラインでトグルすることにより実現さ

れます。中心周波数からの変位は、

Tx_FREQUENCY_DEVIATION ビット(R2_DB[19:27])を使って設

定します。

2FSK を選択するときは、MODULATION_SCHEME ビット

(R2_DB[4:6])を 000 に設定します。

2FSK 変調を選択して変調係数 0.5 を使用すると、最小シフト・

キーイング(MSK)またはガウス最小シフト・キーイング(GMSK)

がサポートされます。R2_DB[19:27]を fDEV = 0.25 ×送信データ・

レートに設定すると、変調係数 0.5 が設定されます。

3 レベル周波数シフト・キーイング(3FSK)

3 レベル FSK 変調(修正デュオバイナリ FSK とも呼ばれます)で

は、バイナリ・データ(ロジック 0 とロジック 1)が、キャリア周

波数(fC)、キャリア周波数-周波数変位(fC − fDEV)、キャリア周波数

+周波数変位(fC + fDEV)の 3 つの周波数にマッピングされます。

ロジック 0 はキャリア周波数に、ロジック 1 は周波数 fC − fDEV

または周波数 fC + fDEVに、それぞれマッピングされます。

fCfC – fDEV fC + fDEV

RF FREQUENCY

0

+1–1

07

24

6-0

57

図 42.3FSK シンボルと周波数のマッピング

2FSK に比べると、このビット対周波数のマッピングでは、RF

サイドバンドからのエネルギがキャリア周波数へ移動するため、

伝送帯域幅が狭くなります。変調係数が小さい場合、3FSK の伝

送スペクトル効率は 2FSK に比較して 25%向上します。

3FSK のビット対シンボル・マッピングは、リニア・コンボリュ

ーション・エンコーダを使って実現されています(このエンコー

ダはレシーバでビタビ検出にも使われます)。このシステムの送

信ハードウェアのブロック図を図 43 に示します。伝送スペクト

ル整形に使用するコンボリューション・エンコーダ多項式は、

P(D) = 1 − D2

ここで、

P はコンボリューション・エンコーダ多項式。

D は、単位遅延演算子。

伝達関数 1/P(D)のデジタル・プリコーダにより、トランスミッ

タでの 1 − D2整形フィルタの逆モジュロ 2 演算が行われます。

PRECODER1/P(D)

CONVOLUTIONALENCODER

P(D)

FSK MOD

CONTROL

AND

DATA FILTERING

Tx DATA

0, 1

0, +1, –1

0, 1

TON DIVIDER

fCfC + fDEVfC – fDEV

07

24

6-0

46

図 43.3FSK エンコーディング

ADF7021-N

Rev. 0 － 26/62 －

入力バイナリ送信データと 3 レベル・コンボリューション出力

との信号マッピングを表 10 に示します。コンボリューション・

エンコーダはシーケンシャルな+1 または−1 の最大数を 2 に制限

して、等しい数の+1 と−1 を FSK 変調器へ出力するため、両 RF

サイドバンドでスペクトル・エネルギが等しくなります。

表 10.コンボリューション・エンコーダの 3 レベル信号のマッ

ピング

TxDATA 1 0 1 1 0 0 1 0 0 1

Precoder Output 1 0 0 1 0 1 1 1 1 0

Encoder Output +1 0 −1 +1 0 0 +1 0 0 −1

このエンコーディング方式のもう 1 つの特性は、送信されたシ

ンボル・シーケンスには DC が含まれないため、レシーバでの

シンボル検出と周波数計測が可能になることです。さらに、こ

の 3 レベル・コンボリューション・エンコーダによるコード・レ

ート損失は発生しません。すなわち、送信シンボル・レートは

送信データ入力でのデータ・レートと等しくなります。

3FSK を選択するときは、MODULATION_SCHEME ビット

(R2_DB[4:6])を 010 に設定します。このエンコーダは、送信信

号のスペクトル効率をさらに上げるために raised cosine フィル

タリングでも使用されます。

4 レベル周波数シフト・キーイング(4FSK)

4FSK 変調では、Tx データ・ビット・ストリーム内の連続入力

ビット対を 4 個のシンボル(−3、−1、+1、+3)にマッピングするこ

とにより、シンボルあたり 2 ビットのスペクトル効率が実現さ

れます。したがって、送信シンボル・レートは入力ビット・レ

ートの 1/2 になります。

4FSK では、シンボル周波数間のセパレーションを小さくするこ

とにより、高いスペクトル効率が可能になっています。4FSK の

ビット対シンボル・マッピングはグレイ・コード化されます(図

44 参照)。

Tx DATA

SYMBOL

FREQUENCIES

f

t

+3fDEV

+fDEV

–fDEV

–3fDEV

0 0 0 1 1 0 1 1

07

24

6-0

16

図 44.4FSK のビット対シンボル・マッピング

内側周波数変位 (+fDEV と −fDEV) は、

Tx_FREQUENCY_DEVIATION ビット R2_DB[19:27]を使って設

定します。外側周波数変位は、内側周波数変位の 3 倍に自動的

に設定されます。

TxRxCLK ピンの送信クロックは、受信モードに対するパワーア

ップ・シーケンスでレジスタ 3 に書き込みを行うと、使用可能

になります。先頭シンボルの MSB は、レジスタ 3 に対する書き

込みの後の、ADF7021-N からの最初の送信クロック・パルスで

ADF7021-N に入力される必要があります。タイミング情報につ

いては図 6 を参照してください。

オーバーサンプル 2FSK

オーバーサンプル 2FSK では、TxRxCLK ピンからのデータ・ク

ロックは存在しません。その代わり、TxRxDATA ピンの送信デ

ータは、設定されたレートの 32 倍でサンプルされます。

データ送信で UART モード・インターフェースが使えるのはこ

の変調モードのみです(詳細については、マイクロコントローラ

/DSP へのインターフェースのセクション参照)。

スペクトル整形

ガウス・フィルタまたは raised cosine フィルタを使うと、伝送

スペクトル効率を向上させることができます。ADF7021-N は、

2FSK 変調でガウス・フィルタリング(帯域幅-時間積[BT] = 0.5)

をサポートしています。raised cosine フィルタリングは 2FSK、

3FSK、4FSK の変調で使用することができます。raised cosine フ

ィルタのロールオフ・ファクタ(alpha)には、0.5 と 0.7 の設定オ

プションがあります。ガウス・フィルタと raised cosine フィル

タでは、BTと alphaのフィルタ・パラメータを細かく制御できる

リニア位相デジタル・フィルタ・アーキテクチャを採用してい

るため、温度と電源の変動に対して非常に安定した伝送スペク

トルを保証します。

ガウス周波数シフト・キーイング(GFSK)

ガウス周波数シフト・キーイングでは、送信データをデジタル

的にプリフィルタリングすることにより、送信スペクトルによ

り占有される帯域幅が狭くなっています。使用するガウス・フ

ィルタの BT 積は 0.5 です。

ガウス・フィルタリングは 2FSK 変調でのみ使用できます。設

定 R2_DB[4:6]を 001 に設定すると、このフィルタリングが選択

されます。

Raised Cosine フィルタリング

Raised cosine フィルタリングでは、ロールオ・フファクタ(alpha)

0.5 または 0.7 の raised cosine フィルタを使って、送信データの

デジタル・プリフィルタリングを提供します。alpha はデフォル

トで 0.5 に設定されていますが、データ・フィルタリング効果

を小さくするために、alpha = 0.7 (R2_DB30 をロジック 1 に設

定)を使って、raised cosine フィルタ帯域幅を広げることができ

ます。Raised cosine フィルタリングは 2FSK、3FSK、4FSK で使

用することができます。

Raised cosine フィルタリングをイネーブルするときは、表 11 で

説明したように R2_DB[4:6]を設定します。

ADF7021-N

Rev. 0 － 27/62 －

変調とフィルタリングのオプション

変調とデータ・フィルタリングの種々のオプションを表 11 に示

します。

表 11.変調とフィルタリングのオプション

Modulation Data Filtering R2_DB[4:6]

BINARY FSK

2FSK None 000

MSK1 None 000

OQPSK with Half Sine

Baseband Shaping2

None 000

GFSK Gaussian 001

GMSK3 Gaussian 001

RC2FSK Raised cosine 101

Oversampled 2FSK None 100

3-LEVEL FSK

3FSK None 010


4-LEVEL FSK

4FSK None 011


1 MSK は変調係数= 0.5 の 2FSK 変調。

2ハーフ・サイン・ベースバンド整形のオフセット直交位相シフト・キ

ーイング(OQPSK)は、スペクトル的に MSK と等価。 3 GMSK は、変調係数= 0.5 の GFSK。

送信レイテンシ

送信レイテンシは、TxRxCLK 信号によるビット/シンボルのサ

ンプリングから RF 出力にビット/シンボルが現れるまでの遅延

時間です。データ・フィルタリングがない場合のレイテンシは

1 ビットです。データ・フィルタリングを追加すると、表 12 に

示すようにレイテンシが増えます。

このレイテンシに対処するため、データ・クロックにより最後

のデータ・ビットがサンプルされた後も、ADF7021-N は送信モ

ードを維持していることは重要です。ADF7021-N は、使用する

変調方式で発生するレイテンシ・ビット数に等しい時間送信モ

ードを維持する必要があります。これにより、TxRxCLK 信号で

サンプルされたすべてのデータが RF に出力されることが保証

されます。

表 12 のレイテンシの図は、正の TxRxCLK エッジでデータをサ

ンプルした場合です(デフォルト)。R2_DB[28:29]を設定して

TxRxCLK を反転すると、さらに 0.5 ビットのレイテンシが表 12

に示すすべての値に追加されます。

表 12.さまざまな変調方式に対する送信モードでのビット/シン

ボル・レイテンシ

Modulation Latency

2FSK 1 bit

GFSK 4 bits

RC2FSK, Alpha = 0.5 5 bits


3FSK 1 bit



4FSK 1 symbol

RC4FSK, Alpha = 0.5 5 symbols

RC4FSK, Alpha = 0.7 4 symbols

テスト・パターン・ジェネレータ

ADF7021-N には、無線リンクのセットアップまたは RF 測定で

使用できる多数のテスト・パターン・ジェネレータが内蔵され

ています。

サポートされているパターンの一覧を表 13 に示します。これら

のテスト・パターンのデータ・レートは、レジスタ 3 に設定さ

れたデータ・レートが使われます。

PN9 シーケンスは、隣接チャンネル電力(ACP)または占有帯域幅

の測定を行う際のテスト変調に適しています。

表 13.送信テスト・パターン・ジェネレータのオプション

Test Pattern R15_DB[8:10]

Normal 000

Transmit Carrier 001

Transmit + fDEV Tone 010

Transmit − fDEV Tone 011

Transmit 1010 Pattern 100

Transmit PN9 Sequence 101

Transmit SWD Pattern Repeatedly 110

ADF7021-N

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レシーバ・セクション

RF フロントエンド

ADF7021-N は、低 IF レシーバ・アーキテクチャを採用していま

す。低 IF アーキテクチャでは、外付け部品数が非常に尐なく、

電源からの干渉問題は発生しません。

図 45 に、レシーバ・フロント・エンドの構造を示します。多く

の設定オプションを使うと、アプリケーションに最適な感度、

直線性、消費電流のトレードオフを行うことができます。スプ

リアス混入に対する耐性を強化するため、低ノイズ・アンプ

(LNA)では差動入力を採用しています。送信モードを選択する

と(R0_DB27 = 0)、スイッチ SW2 は LNA 入力を短絡します。こ

の機能により、LNA/PA 整合回路の組み合わせデザインが可能

になるため、外付け Rx/Tx スイッチが不要になります。整合回

路デザインの詳細については、LNA/PA のマッチングのセクシ

ョンを参照してください。

図 45.RF フロント・エンド

LNA の後ろには直交ダウン・コンバージョン・ミキサーが接続

され、RF 信号を 100 kHz の IF 周波数へ変換します。シンセサ

イザ出力周波数は、受信チャンネルの中心周波数より 100 kHz

低い値に設定することが重要です。LNA には、高ゲイン/低ノイ

ズ・モードと低ゲイン/低電力モードの 2 つの基本動作モードが

あります。これらの 2 つのモード間で切り替えるときは、

LNA_MODE ビット(R9_DB25)を使います。また、ミキサーも

MIXER_LINEARITY ビット(R9_DB28)を使って、低電流モード

と直線性強化モードとの間で切り替えることができます。。

アプリケーションの感度と直線性条件に基づいて、表 15 の説明

のように LNA_MODE ビットと MIXER_LINEARITY ビットを調

整することが推奨されます。

LNA のゲインは LNA_GAIN ビット(R9_DB[20:21])を使って設定

し、ユーザまたはゲイン自動制御(AGC)ロジックから設定する

ことができます。

IF フィルタ

IF フィルタの設定

帯域外干渉は、中心周波数 100 kHz の 5 次バタワース多相 IF フ

ィルタを使って除去されます。 IF フィルタの帯域幅は

R4_DB[30:31]を使って、9 kHz、13.5 kHz、18.5 kHz に設定する

ことができるため、干渉除去と信号減衰との間のトレードオフ

により選択する必要があります。

AGC ループをディスエーブルすると、IF フィルタ・ゲインは

FILTER_GAIN ビット(R9_DB[22:23])を使って 3 つのレベルを設

定することができます。AGC ループをイネーブルすると、フィ

ルタ・ゲインは自動的に調整されます。

IF フィルタ帯域幅と中心周波数のキャリブレーション

製造時誤差を補償するため、パワーアップ時に IF フィルタをキ

ャリブレーションして、帯域幅と中心周波数を正しくすること

が必要です。高速キャリブレーション(粗調整キャリブレーショ

ン)と高精度フィルタ中心(微調整キャリブレーション)の 2 つの

キャリブレーション方式があります。粗調整キャリブレーショ

ンをイネーブルするときは、R5_DB4 をハイ・レベルに設定し

ます。微調整キャリブレーションをイネーブルするときは、

R6_DB4 をハイ・レベルに設定します。

フィルタ・キャリブレーションが必要とされるケースおよびア

プリケーションで粗調整キャリブレーションまたは微調整キャ

リブレーションのいずれを使用するかについては、IF フィルタ

帯域幅のキャリブレーションのセクションを参照してください。

RSSI/AGC

RSSI は、ベースバンド(BB)チャンネル・フィルタリングの後ろ

に連続圧縮ログアンプとして組み込まれています。ログアンプ

は±3 dB の対数直線性を実現しています。このログアンプは、

FSK 復調器の信号/デジタル・レベルを変換するリミッタとして

も使用されます。オフセット補正回路は BBOS_CLK_DIVIDE ビ

ット(R3_DB[4:5])を使用します。この BBOS_CLK_DIVIDE ビッ

トは、1 MHz～2 MHz に設定する必要があります。RSSI レベル

はユーザ・リードバックのため、および 80 レベル(7 ビット)の

フラッシュ ADC からデジタル制御される AGC のために変換さ

れます。このレベルは、dBm で表した入力電力に変換すること

ができます。受信モードでパワーアップしたとき、デフォルト

で AGC はオンに設定されます。

1

IFWR IFWR IFWR IFWR

LATCHA A A

R

CLK

ADC

OFFSET

CORRECTION

RSSI

FSK

DEMOD

07

24

6-0

18

図 46.RSSI のブロック図

RSSI のスレッショールド

RSSI が AGC_HIGH_THRESHOLD (R9_DB[11:17])を超えると、

ゲインが減尐します。 RSSI が AGC_LOW_THRESHOLD

(R9_DB[4:10])を下回ると、ゲインが増加します。受信モードで

パワーアップすると、各スレッショールドはデフォルトで 30 と

70 に設定されます。ループの整定を可能にするための遅延

(AGC_CLK_DIVIDE、R3_DB[26:31]により設定)が設定されます。

7.7 kHz の AGC 更新レートには、値 13 が推奨されます。

ADF7021-N

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2 つのスレッショールド値をデフォルトの 30 と 70 から変更す

るオプションがあります(レジスタ 9)。デフォルトの AGC セッ

トアップ値は、大部分のアプリケーションに適しています。

AGC が正しく動作するためには、各スレッショールド値は 30

以上離れている必要があります。

オフセット補正クロック

レジスタ 3 で、1 MHz～2 MHz のベースバンド・オフセット・

クロック (BBOS CLK) 周波数を発生するように

BBOS_CLK_DIVIDE ビット(R3_DB[4:5])を設定する必要があり

ます。

BBOS CLK [Hz] = XTAL/(BBOS_CLK_DIVIDE)

ここで、BBOS_CLK_DIVIDE は 4、8、16、または 32 に設定する


AGC 情報とタイミング

デフォルトで AGC が選択されるため、RSSI レベル測定値に対

する適切な LNA 設定とフィルタ・ゲイン設定を行って動作しま

す。表 15 に示すいずれかのモードに入る必要がある場合には、

レジスタ 9 に書き込みを行って、AGC をディスエーブルするこ

とができます。AGC 回路が整定する時間、したがって RSSI を

正確に測定するために要する時間は、390 µs (typ)ですが、この

時間は、AGC 回路が通過しなければならないゲイン設定数に依

存します。AGC ループは各ゲイン変更後、設定された時間だけ

待って、過渡現象を整定させる必要があります。この AGC 更新

レートは、次式に従って設定されます。

AGC 更新レート[Hz] = DIVIDECLKAGC

DIVIDECLKSEQ

__

[Hz]__

ここで、

AGC_CLK_DIVIDE は R3_DB[26:31]によって設定されます。値

13 が推奨されます。

SEQ_CLK_DIVIDE = 100 kHz (R3_DB[18:25])。

AGC_CLK_DIVIDE の推奨設定を使うと、合計 AGC セトリン

グ・タイムは、

[Hz][sec]

更新レート

ゲイン変更数セトリング・タイム

AGC

AGCAGC

AGC 整定の最悪ケースは、AGC 制御ループが 5 個すべてのゲイ

ン設定を通過するときに発生し、650 µs の最大 AGC セトリン

グ・タイムになります。

RSSI の式(dBm への変換)

RSSI 式は、

入力電力[dBm] = −130 dBm + (リードバック・コード+ゲイ

ン・モード補正) × 0.5

ここで、

リードバック・コードは、レジスタ 7 リードバック・レジスタ

のビット RV7～ビット RV1 で指定されます(図 58 とリードバッ

ク・フォーマットのセクション参照)。

ｹﾞｲﾝ･モード補正は、表 14 の値で指定されます。

LNA ゲイン(LG2、LG1)値とフィルタ・ゲイン(FG2、FG1)値も、

RSSI リードバックの一部としてリードバック・レジスタから取

得されます。

表 14.ゲイン・モード補正

LNA Gain

(LG2, LG1)

Filter Gain

(FG2, FG1)

Gain Mode

Correction

H (1, 0) H (1, 0) 0

M (0, 1) H (1, 0) 24

M (0, 1) M (0, 1) 38

M (0, 1) L (0, 0) 58

L (0, 0) L (0, 0) 86

その他のファクタは、フロントエンド整合回路/アンテナでの損

失を考慮するために使用する必要があります。

表 15.LNA/ミキサー・モード

Receiver Mode

LNA_MODE

(R9_DB25)

LNA_GAIN

(R9_DB[20:21])

MIXER_LINEARIT

Y

(R9_DB28)

Sensitivity (2FSK, DR = 4.8

kbps, fDEV = 4 kHz)

Rx Current

Consumption (mA)

Input IP3

(dBm)

High Sensitivity Mode

(Default)

0 30 0 −118 24.6 −24

Enhanced Linearity

High Gain

0 30 1 −114.5 24.6 −20

Medium Gain 1 10 0 −112 22.1 −13.5

Enhanced Linearity

Medium Gain

1 10 1 −105.5 22.1 −9

Low Gain 1 3 0 −100 22.1 −5

Enhanced Linearity

Low Gain

1 3 1 −92.3 22.1 −3

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復調、検出、CDR

システムの概要

ADF7021-N 上での受信信号の復調、検出、クロックおよびデー

タの再生(CDR)の概要を図 47 に示します。

IF フィルタの直交出力はまず振幅制限されて、相関器 FSK 復調

器またはリニア FSK 復調器に入力されます。相関復調器を使っ

て 2FSK、3FSK、4FSK を復調します。リニア復調器は周波数の

測定に使われるため、AFC ループがアクティブのときイネーブ

ルされます。また、リニア復調器は 2FSK を復調するときに使

います。

復調器の後ろのデジタル・ポスト復調器フィルタは復調器信号

出力からノイズを除去します。スレッショールド/スライサ検出

は、2FSK と 4FSK のデータ再生で使用されます。3FSK のデー

タ再生は、スレッショールド検出またはビタビ検出を使って行

うことができます。

内蔵の CDR PLL は、受信ビット・ストリームとローカル・クロ

ックを再同期させるために使います。再タイミングされたデー

タとクロックはそれぞれ TxRxDATA ピンと TxRxCLK ピンに出

力されます。

PO

ST

DE

MO

D F

ILT

ER

I

Q

LIMITERS

VITERBI

DETECTION

MUX

CLOCK

AND

DATA

RECOVERY

TxRxDATA

TxRxCLK

FREQUENCY

CORRELATOR

LINEAR

DEMODULATOR

MUX

3FSK

THRESHOLD

DETECTION

2/3/4FSK

07

24

6-0

80

図 47.復調、検出、CDR 処理の概要

相関復調器

相関復調器は 2FSK、3FSK、4FSK の復調に使うことができます。

図 48 に、2FSK に対する相関復調器の動作を示します。

図 48.2FSK 相関復調器の動作

IF フィルタの直交出力はまず振幅制限されて、デジタル周波数

相関器に入力され、ここで 2FSK/3FSK/4FSK スペクトルのフィ

ルタリングと周波数弁別が行われます。

2FSK 変調の場合、2 つの相関器からの出力レベルを比較するこ

とによりデータが再生されます。この周波数弁別器の性能は、

加算的白色ガウス・ノイズ(AWGN)が存在する中で最適検出を

提供することで知られているマッチド・フィルタ検出器の性能

で近似されます。この FSK 復調方法は、リニア復調器より 3 dB

～4 dB 優れた感度を提供します。

ADF7021-N

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リニア復調器

図 49 に、リニア復調器のブロック図を示します。

図 49.リニア FSK 復調器のブロック図

デジタル周波数弁別器は、リミッタ出力の周波数に比例する出

力信号を提供します。弁別器出力は、平均処理フィルタとエン

ベロープ検出器の組み合わせを使ってフィルタ/平均処理されま

す。ポスト復調器フィルタからの復調された 2FSK データは、エ

ンベロープ検出器出力に対してスライシングされて再生されます

(図 49 参照)。受信スペクトルが IF 帯域幅に近いかその内部にあ

る場合、この復調方法はトランスミッタとレシーバとの間の周

波数誤差を補正します。このエンベロープ検出器出力は AFC リ

ードバックにも使用され、AFC 制御ループの周波数予測を提供

します。

ポスト復調器フィルタ

2 次のデジタル・ローパス・フィルタは、弁別器出力で復調ビ

ット・ストリームからノイズを除去します。このポスト復調器

フィルタの帯域幅は設定可能で、ユーザのデータ・レートと受

信変調タイプに対して最適化される必要があります。帯域幅が

狭すぎると、シンボル間干渉(ISI)により性能が低下します。帯

域幅が広すぎると、ノイズによりレシーバ性能が低下します。

POST_DEMOD_BW ビット(R4_DB[20:29])を使って、このフィル

タの帯域幅を設定します。

2FSK のビット・スライサ/スレッショールド検出

2FSK の復調は、相関器 FSK 復調器またはリニア FSK 復調器を

使って実現することができます。両ケースとも、スレッショー

ルド検出はポスト復調フィルタの出力でのデータ再生に使いま

す。

相関復調器の出力信号レベルは、必ずゼロを中心とする必要が

あります。このため、スライサのスレッショールド・レベルは

ゼロに固定することができるので、復調器性能は送信データ・ビ

ット・ストリームのラン・レングスの制約を受けません。これ

により、従来型の FSK 復調器で存在したベースライン変動問題

の影響を受けないデータ再生が可能になります。

リニア復調器を 2FSK 復調に使用する場合、エンベロープ検出器

出力をスライサ・スレッショールドとして使い、この出力が IF

フィルタ帯域内の周波数誤差を追跡します。

3FSK と 4FSK のスレッショールド検出

4FSK の復調は、相関復調器の後ろにポスト復調器フィルタとス

レッショールド検出を使って実現されます。ポスト復調フィル

タ出力は、送信シンボルを表す 4 レベル信号(−3、−1、+1、+3)で

す。4FSK のスレッショールド検出では、3 つのスレッショール

ド設定が必要です。1 つは常に 0 に固定され、他の 2 つは

3FSK/4FSK_SLICER_THRESHOLD ビット(R13_DB[4:10])を使って

設定可能であり、ゼロの上下に対称に配置されます。

3FSK の復調は、相関復調器とそれに続くポスト復調器フィルタ

を使って実現されます。ポスト復調器フィルタ出力は、送信シ

ンボルを表す 3 レベル信号(−1、0、+1)です。3FSK のデータ再

生は、スレッショールド検出またはビタビ検出を使って行うこ

とができます。スレッショールド検出は、2 つのスレッショー

ルドを使って実現されます。各スレッショールドは

3FSK/4FSK_SLICER_THRESHOLD ビット(R13_DB[4:10])を使っ

て設定され、ゼロの上下に対称に配置されます。

3FSK のビタビ検出

3FSK のビタビ検出は 4 状態トレリスで動作し、シンボル・レー

トの 1/2 で動作するインターリーブされた 2 つのビタビ検出器

を使って実現されます。ビタビ検出器は R13_DB11 によりイネ

ーブルされます。

送信ビット・ストリーム内で異なるラン・レングス制約をサポ

ートするため、ビタビ・パス・メモリ長は 4 ビット、6 ビット、

8 ビット、または 32 ビットのステップで

VITERBI_PATH_MEMORY ビット(R13_DB[13:14])を使って設定

することができます。これは、インターリーブされた送信ビッ

ト・ストリーム内の最大 0 連続数以上に設定する必要がありま

す。

ビタビ検出と組み合わせて使用する場合、3FSK のレシーバ感度

はスレッショールド検出を使用した場合に比べて 3 dB (typ)大き

くなります。ただし、ビタビ検出器をイネーブルすると、レシ

ーバ・ビット・レイテンシはビタビ・パス・メモリ長の 2 倍に

なります。

クロック再生

オーバーサンプル・デジタル・クロックとデータ再生(CDR) PLL

は、すべての変調モードで、受信ビット・ストリームをローカ

ル・クロックに再同期させるために使用されます。PLL (CDR

CLK)のオーバーサンプル・クロック・レートは、シンボル・レ

ートの 32 倍に設定する必要があります(レジスタ 3—送信/受信

クロック・レジスタのセクション参照)。CDR PLLの最大データ

/シンボル・レート許容差は、送信パケット内のゼロ交差シンボ

ル変化数により決定されます。たとえば、プリアンブル 101010

を持つ 2FSK を使う場合、データ・レートの±3.0%の最大許容差

が実現されます。ただし、この許容差はシンボル変化数が規則

的な間隔で発生することが保証されないパケットの残りの部分

の再生時に小さくなります。 CDR のデータ・レート許容差を最

大にするためには、規則的間隔で多くの変化が保証されるエン

コーディングおよび/またはデータ・スクランブリングの使用が

推奨されます。

たとえば、マンチェスタ・エンコード・データを使う 2FSK で

は、±2.0%のデータ・レート許容差を実現しています。

CDR PLL はプリアンブル時に再生されたシンボルの高速アクイ

ジション用にデザインされているため、一般にプリアンブルの

5 シンボル変化内でビット同期を実現します。

4FSK 変調では、+3、−3、+3、−3 のプリアンブルを使用する場

合の許容差は、シンボル・レートの±3% (データ・レートの

±1.5%)です。ただし、この誤差はシンボル変化数が規則的な間

隔で発生することが保証されないパケットの残りの部分の再生

ADF7021-N

Rev. 0 － 32/62 －

時に尐なくなります。シンボル/データ・レート許容差を最大化

するために、データ・スクランブリングの使用および/または特

別な DCバランシング・シンボルの挿入によって(8または 16シン

ボルごとのような規則的間隔で送信ビット・ストリームに挿入)、

送信シンボルが DC 成分のない特性に近い特性を維持するように、

4FSK パケットの残りの部分を構成する必要があります。

3FSK 変調では、リニア・コンボリューション・エンコーダ方式

が送信シンボル・シーケンスに DC 成分が含まれないためシン

ボル検出が可能であることを保証しています。ただし、送信ビ

ット・ストリーム内のゼロ・シンボルのラン・レングスを制限

するために、Tx データ・スクランブリングの使用が推奨されま

す。3FSK を使用する場合、CDR データ・レート許容差は±0.5%

(typ)です。

レシーバのセットアップ

相関復調器のセットアップ

種々の変調モードに対する相関器のイネーブルについては、表

16 を参照してください。

表 16.相関復調器のイネーブル

Received Modulation DEMOD_SCHEME (R4_DB[4:6])

2FSK 001

3FSK 010

4FSK 011

レシーバ感度を最適化するときは、相関器帯域幅を特定の周波数

変位とトランスミッタが使用する変調に対して最適化する必要

があります。弁別器の帯域幅は R4_DB[10:19]により制御され、

次のように定義されます。

310400

_

KCLKDEMODBWTORDISCRIMINA

ここで、

DEMOD CLK は、レジスタ 3—送信/受信クロック・レジスタの

セクションでの定義によります。

K は次式に従い各変調モードに対して設定されます。

2FSK の場合

DEVfRoundK

310100

3FSK の場合

DEVfRoundK

2

10100 3

4FSK の場合

DEV

FSKf

RoundK4

10100 3

4

ここで、

Round は最寄りの整数。

Round4FSKは、32、31、28、27、24、23、20、19、16、15、12、

11、8、7、4、3 に最も近い値 fDEVは送信周波数の変位(Hz)。

4FSK の場合、fDEVは±1 シンボルに対して使用される周波数変位

(すなわち内側周波数変位)。

相関器の係数を最適化するときは、R4_DB7 と R4_DB[8:9]も割

り当てる必要があります。これらのビットの値は、K が奇数で

あるか偶数であるかに依存します。これらのビットは、表 17 と

表 18 に従って割り当てられます。

表 17.2FSK と 3FSK に対する相関器 K 値の割り当て

K K/2 (K + 1)/2 R4_DB7 R4_DB[8:9]

Even Even ― 0 00

Even Odd ― 0 10

Odd ― Even 1 00

Odd ― Odd 1 10

表 18.4FSK に対する相関器 K 値の割り当て

K R4_DB7 R4_DB[8:9]

Even 0 00

Odd 1 00

リニア復調器のセットアップ

リニア復調器は、2FSK の復調に使うことができます。リニア復

調器をイネーブルするときは、DEMOD_SCHEME ビット

(R4_DB[4:6])を 000 に設定します。

ポスト復調器フィルタのセットアップ

ポスト復調器フィルタの 3 dB 帯域幅は、受信変調タイプとデー

タ・レートに従って設定する必要があります。帯域幅は

R4_DB[20:29]により制御され、次式で与えられます。

CLKDEMOD

fBWDEMODPOST CUTOFF

π2

__

11

ここで、fCUTOFFはポスト復調器フィルタの 3 dB 帯域幅(Hz)。

表 19.2FSK/3FSK/4FSK 変調方式に対するポスト復調器フィル

タ帯域幅の設定

Received Modulation Post Demodulator Filter Bandwidth, fCUTOFF

(Hz)

2FSK 0.75 × data rate

3FSK 1 × data rate

4FSK 1.6 × symbol rate (= 0.8 × data rate)

ADF7021-N

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3FSK ビタビ検出器のセットアップ

ビタビ検出器は 3FSK のデータ検出に使うことができます。そ

のためには、R13_DB11 をロジック 1 に設定します。

ビタビ・パス・メモリ長は、4、6、8、または 32 ビット・ステ

ップで設定可能です (VITERBI_PATH_MEMORY 、

R13_DB[13:14])。

パス・メモリ長は、インターリーブされた送信ビット・ストリ

ーム内の最大 0 連続数以上に設定する必要があります。

ビタビ検出器は、最尤度検出アルゴリズムを構成するときスレ

ッショールド・レベルも使います。これらのスレッショールド

は、3FSK/4FSK_SLICER_THRESHOLD ビット(R13_DB[4:10])を

使って設定します。

これらのビット次のようになります。

3FSK/4FSK_SLICER_THRESHOLD =

31010075

KDeviationrequencyTransmit F

ここで、K は相関弁別器帯域幅の計算値。

3FSK スレッショールド検出器のセットアップ

3FSK のスレッショールド検出をアクティブにするときは、

R13_DB11 をロジック 0 に設定します。

3FSK/4FSK_SLICER_THRESHOLD ビット (R13_DB[4:10]) は、

3FSK のビタビ検出のセクションの説明に従って設定します。

3FSK CDR のセットアップ

3FSK では、CDR がロックするための最大のシンボル変化数を

保証できるように、最小 40 ビットの 1 の連続の送信プリアンブ

ルが推奨されます。

3FSK のクロックとデータ再生では、レジスタ 13 の多くのパラ

メータを設定する必要があります(表 20 参照)。

4FSK スレッショールド検出器のセットアップ

4FSK 検出器のスレッショールドは、

3FSK/4FSK_SLICER_THRESHOLD ビット(R13_DB[4:10])を使っ

て設定します。

スレッショールドは次式により設定します。

3FSK/4FSK_SLICER_THRESHOLD=

31010087

KDeviationTxOuter4FSK

ここで、K は相関弁別器帯域幅の計算値。

表 20.3FSK CDR の設定

Parameter Recommended Setting Purpose

PHASE_CORRECTION (R13_DB12) 1 Phase correction is on

3FSK_CDR_THRESHOLD (R13_DB[15:21])

31010062

KDeviationrequencyTransmit F

where K is the value calculated for correlator

discriminator bandwidth.

Sets CDR decision threshold levels

3FSK_PREAMBLE_TIME_VALIDATE (R13_DB [22:25]) 15 Preamble detector time qualifier

ADF7021-N

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復調器の考慮事項

2FSK でのプリアンブル

2FSK に対する推奨プリアンブル・ビット・パターンは DC 成分

を含まないパターンです(たとえば 10101010… )。長いラン・レ

ングス制約のプリアンブル・パターン(たとえば 11001100…)も

使うことができますが、レシーバでの受信ビット・ストリーム

の同期時間が長くなります。プリアンブルは、レシーバの AGC

整定と CDR アクイジションのために、十分なビット数を与える

必要があります。相関復調器を使う場合には最小 16 ビットのプ

リアンブルが、リニア復調器を使う場合には最小 48 ビットのプ

リアンブルが、それぞれ推奨されます。レシーバで内蔵 AFC を

使う場合、最小推奨プリアンブル・ビット数は 64 です。

プリアンブル・ヘッダーに続く残りのフィールドでは、DC 成分

のないコーディングを使う必要はありません。ADF7021-N は、

これらのフィールドに対して、性能低下なしに 8 ビットより長

いラン・レングスを持つコーディング方式をサポートすること

ができます。詳細については、アプリケーション・ノート AN-

915 を参照してください。

4FSK でのプリアンブルとデータ・コーディング

4FSK に対する推奨プリアンブル・ビット・パターンは、

00100010…の繰り返しのビット・シーケンスです。−3、+3、−3、

+3 シンボルの繰り返しの 2 レベル・シーケンスは DC 成分を含

まないため、レシーバでのシンボル・タイミング性能と 4FSK

プリアンブルのデータ再生を最大にします。プリアンブルの最

小推奨長は 32 ビット(16 シンボル)です。

データ・スクランブリングの使用および/または特別な DC バラ

ンシング・シンボルの挿入によって(8 または 16 シンボルごとの

ような規則的間隔で送信ビット・ストリームに挿入)、送信シン

ボルが DC 成分のない特性に近い特性を維持するように、4FSK

パケットの残りの部分を構成する必要があります。

AFC なしでの周波数誤差に対する復調器許容差

ADF7021-N は、送信と受信との間の水晶/TCXO の不一致に起因

する周波数差に対処するための多くのオプションを持っていま

す。

AFC をディスエーブルした場合、相関復調器の周波数許容差は

±0.3 × fDEV です。ここで、fDEV は FSK 周波数変位です。大きな

周波数差に対しては、K の値を調節して相関器帯域幅を倍にす

ることにより、周波数許容差を大きくすることができます。

K は次のように計算されます。

DEVfRoundK

2

10100 3

レジスタ 4 の DISCRIMINATOR_BW設定も、新しい K 値を使っ

て再計算する必要があります。この方法で周波数許容差を大き

くするために相関器帯域幅を倍にすると、レシーバ感度が 1 dB

～2 dB 低下します。

受信信号が IF フィルタ帯域内にある場合、リニア復調器(AFC

はディスエーブル)が受信信号内で周波数差を追跡します。たと

えば、占有帯域幅= 9 kHz の受信信号の場合、18.5 kHz の IF フ

ィルタ帯域幅を使うと、リニア復調器はビット誤りの増加また

は感度低下なしに許容差±4.75 kHz で信号を追跡できます。

相関復調器と小さい変調係数

2FSK での変調係数は次のように与えられます。

RateData

fIndexModulation DEV

2

レシーバ感度性能とレシーバ周波数許容差は、相関復調器の弁

別器帯域幅を大きくすることにより、小さい変調係数で最大化

することができます。0.4 より小さい変調係数に対しては、K を

次のように計算して、相関器帯域幅を倍にすることが推奨され

ます。

DEVfRoundK

2

1003

レジスタ 4 の DISCRIMINATOR_BW は、新しい K 値を使って再

計算する必要があります。図 27 に、2FSK の変調で相関器帯域

幅を倍にすることにより、小さい変調係数で実現できる感度の

向上を示します。

AFC の動作

ADF7021-N は、送受信間の水晶/TCXO の不一致により発生する

周波数差を除去する際に使うリアルタイム AFC ループもサポー

トしています。AFC ループではリニア周波数弁別器ブロックを

使って周波数差を計算します。FSK 周波数変調を除去するため、

リニア FSK 弁別器出力を平均フィルタとエンベロープ検出器の

組み合わせを使ってフィルタ/平均処理します。受信モードでは、

エンベロープ検出器出力が平均 IF 周波数の計算値を出力します。

ADF7021-N では、外付け AFC と内蔵 AFC の 2 つの AFC をサポ

ートしています。

外付け AFC

ADF7021-N シリアル・ポートを使用して周波数情報を読み出し

て、周波数補正値をフラクショナル N シンセサイザの N 分周器

に入力します。

周波数情報は 16 ビットの符号付き AFC リードバックを読み出

して取得して(リードバック・フォーマットのセクション参照)、

次式を使います。

周波数リードバック[Hz] = (AFC リードバック× DEMOD

CLK)/218

AFC リードバック値は符号付きですが、通常の動作条件では正

の値です。周波数差がない場合、周波数リードバック値は 100

kHz の IF 周波数に一致します。

ADF7021-N

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内蔵 AFC

ADF7021-N は、リアルタイムの自動周波数制御ループを内蔵し

ています。このモードでは、内蔵制御ループが内蔵の比例積分

(PI)制御ループを使って、自動的に周波数差をモニターしてシン

セサイザの N 分周器を調整します。

内蔵 AFC 制御ループのパラメータは、レジスタ 10—AFC レジ

スタから制御されます。R10_DB4 を 1 に設定すると、内蔵 AFC

ループがアクティブになります。使用している水晶周波数に基

づいてスケーリング係数も入力する必要があります。これは

R10_DB[5:16]に設定し、次式で計算します。

XTALRoundFACTORSCALINGAFC

5002__

24

最大 AFC 範囲

AFC ループの最大周波数補正範囲は、R10_DB[24:31]を使って

設定することができます。最大 AFC 補正範囲は、AFC チューニ

ング範囲の上限と下限の周波数差です。たとえば、最大 AFC 補

正範囲を 10 kHz に設定すると、AFC は fLO ± 5 kHz の範囲でレ

シーバ LO を調節することができます。

ただし、RF_DIVIDE_BY_2 (R1_DB18)をイネーブルすると、設

定範囲は半分になります。この半減に対して、ユーザーは設定

する AFC 最大範囲を倍にすることにより対処する必要がありま

す。

推奨最大 AFC 補正範囲は、IF フィルタ帯域幅 × 1.5 以下にする

必要があります。最大周波数補正範囲を IF フィルタ帯域幅× 1.5

以上にすると、IF フィルタの減衰により AFC ループ感度が低下

します。

AFC をイネーブルし、かつ AFC 補正範囲が IF フィルタ帯域幅

に近い場合、レシーバの隣接チャンネル除去(ACR)性能は低下

することがあります。ただし、AFC 補正範囲はプログラマブル

であるため、補正範囲と ACR 性能とのトレードオフを行うこと

ができます。

AFC 誤差は内蔵または外付けの AFC を使って除去され、

IF_FILTER_BW ビット(R4_DB[30:31])を使って IF フィルタ帯域

幅を狭くすると、さらにレシーバ感度を向上させることができ

ます。

自動同期ワード検出(SWD)

ADF7021-N は、同期フィールドまたは ID フィールドの自動検

出もサポートしています。このモードを開始するときは、同期

(または ID)ワードを予め ADF7021-N に設定しておく必要があり

ます。受信モードで、この予め設定されたワードが受信ビッ

ト・ストリームと比較されます。一致すると、ADF7021-N は次

の Rx クロック・パルスで外部 SWD ピンをアサートします。

この機能を使って、有効なチャンネルが検出されたことをマイ

クロプロセッサへ通知することができます。この通知機能によ

り、マイクロプロセッサへの演算要求が軽減されるので全体の

消費電力が削減されます。

SWD 信号を予め設定されたバイト数の間ハイ・レベルに維持す

ることにより、SWD 信号を受信パケットのフレーミングに使う

こともできます。データ・パケット長は R12_DB[8:15]に設定す

ることができます。

SWD ピンのステータスは、R12_DB[6:7]を使って設定すること

ができます。R11_DB[4:5]は同期/ID ワード長の設定に使い、12、

16、20、または 24 ビット長が設定できます。レシーバでの同期

ワードの誤検出を尐なくなするためには 24 ビット長の使用が推

奨されます。この誤検出は、パケットの残りの部分の再生時ま

たはレシーバ入力がノイズ/無信号状態の時に発生します。トラ

ンスミッタは、レシーバの同期バイト検出ハードウェアで正し

いアライメントができるように同期バイトを MSB ファーストで

送信する必要があります。

許容誤りパラメータも設定することができます。このパラメー

タにより、ワードの内の最大 3 ビットまでが誤っていても有効

な一致として受信します。許容誤り値は R11_DB[6:7]に設定さ

れます。

ADF7021-N

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アプリケーション情報

IF フィルタ帯域幅のキャリブレーション

受信モードでパワーアップするごとに IF フィルタをキャリブレ

ーションして、製造プロセス変動により発生する帯域幅とフィ

ルタ中心周波数の誤差を補正する必要があります。レジスタ 5

に書き込みを行って自動キャリブレーションを起動した後は、

外部からの介入は不要です。IF フィルタ帯域幅、受信信号帯域

幅、温度特性変動などの多くのファクタに応じて、粗調整キャ

リブレーションまたは微調整キャリブレーションのいずれを実

行するかをユーザが指定する必要があります。

両キャリブレーション方法の性能表 21 に示します。

表 21.IF フィルタ・キャリブレーションの仕様

Filter Calibration

Method

Center Frequency

Accuracy1

Calibration

Time (Typ)

Coarse Calibration 100 kHz ± 2.5 kHz 200 µs

Fine Calibration 100 kHz ± 0.6 kHz 8.2 ms

1キャリブレーション後。

キャリブレーションのセットアップ

IF フィルタのキャリブレーションは、レジスタ 5 へ書き込みを

行って、IF_CAL_COARSE ビット(R5_DB4)を設定することによ

り開始されます。これにより、粗調整フィルタ・キャリブレー

ションが開始されます。IF_FINE_CAL ビット(R6_DB4)がハイ・

レベルに設定されていると、粗調整キャリブレーションの後に

微調整キャリブレーションが続きます。その他の場合、キャリ

ブレーションは終了します。

書き込みを行って開始すると、キャリブレーションはユーザー

の介入なしに自動的に実行されます。キャリブレーション時間

は、粗調整キャリブレーションに 200µs、微調整キャリブレーシ

ョンに数 ms、それぞれ要し、この間 ADF7021-N をアクセスす

ることはできません。IF フィルタ・キャリブレーションでは、

次式を満たすように IF_FILTER_DIVIDER ビット(R5_DB[5:13])

を設定する必要があります。

kHz50__

[Hz]

DIVIDERFILTERIF

XTAL

微調整キャリブレーションでは、IF フィルタ中心から一定のオ

フセットを持つ 2 つのトーンを内部で発生します。この 2 つの

トーンを IF フィルタで減衰させて、この減衰レベルを RSSI を

使って測定します。フィルタ中心周波数は、両トーンの減衰が

等しくなるように調節します。次に、2 つのテスト・トーンの

減衰を測定します。RSSI 計測を最大 10 回まで繰り返し、その

時点でキャリブレーション・アルゴリズムが IF フィルタ中心周

波数を 0.6 kHz～100 kHz の範囲内に設定します。

これらのトーンの周波数は、次式のように

IF_CAL_LOWER_ TONE_DIVIDE (R6_DB[5:12])ビットと

IF_CAL_UPPER_TONE_ DIVIDE (R6_DB[13:20])ビットで

設定されます。

下側トーンの周波数(kHz)

2VIDEER_TONE_DIIF_CAL_LOW

XTAL

上側トーンの周波数(kHz)

2VIDEER_TONE_DIIF_CAL_UPP

XTAL

下側トーンと上側トーンは表 22 に示すように配置することが推

奨されます。

表 22.IF フィルタ微調整キャリブレーションのトーン周波数

IF Filter

Bandwidth

Lower Tone

Frequency

Upper Tone

Frequency

9 kHz 78.1 kHz 116.3 kHz

13.5 kHz 79.4 kHz 116.3 kHz

18.5 kHz 78.1 kHz 119 kHz

フィルタの減衰は尐し非対称であるため、上側と下側の隣接チ

ャンネルで除去比がほぼ等しくなるようにフィルタ中心周波数

に小さいオフセットを与えることが必要です。表 22 に示すキャ

リブレーション・トーンが、この小さい正のオフセットを IF フ

ィルタ中心周波数に与えます。

アプリケーションによっては、オフセットが不要な場合もあり、

ユーザーによっては IF フィルタの中心を 100 kHz に設定したい

場合もあります。このような場合、微調整キャリブレーション

結果を調節するために、ユーザーは表 22 に示すトーン周波数を

変更することができます。

キャリブレーション・アルゴリズムは、キャリブレーション中

にフィルタ中心周波数を調節して、RSSI の測定を 10 回行いま

す。調整と RSSI 測定に要する時間は次式で与えられます。

CLKSEQ

LL_TIMEIF_CAL_DWETimenCalibratioToneIF

IF トーン・キャリブレーション時間を最小 800 µs にすることが

推奨されます。IF フィルタ微調整キャリブレーションの合計時

間は次式で与えられます。

IF フィルタ微調整キャリブレーション時間 = IF トーン・キャリ

ブレーション時間× 10

粗調整キャリブレーションを使用するタイミング

受信モードのパワーアップごとに粗調整キャリブレーションを

実行することが推奨されます。このキャリブレーションには

200 µs (typ) を要します。 MUXOUT からの

FILTER_CAL_COMPLETE 信号を使って、フィルタ・キャリブ

レーション継続時間のモニターまたはキャリブレーション終了

の通知を行うことができます。キャリブレーション中は、

ADF7021-N をアクセスすることはできません。

ADF7021-N

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微調整キャリブレーションを使用するタイミング

受信信号帯域幅と IF フィルタの帯域幅が非常に近い場合、ユニ

ットを受信モードでパワーアップさせるごとに、微調整フィル

タ・キャリブレーションを行うことが推奨されます。

微調整キャリブレーションは次の場合に行う必要があります。

OBW +粗調整キャリブレーション変動 > IF_FILTER_BW

ここで、

OBW は、送信信号により 99%占有された帯域幅。

粗調整キャリブレーション変動は 2.5 kHz。

IF_FILTER_BW は R4_DB[30:31]を使って設定。

MUXOUT (R0_DB[29:31] を使って設定 ) からの

FILTER_CAL_COMPLETE 信号を使って、フィルタ・キャリブ

レーション継続時間のモニターまたはキャリブレーション終了

の通知を行うことができます。粗調整フィルタ・キャリブレー

ションは、微調整フィルタ・キャリブレーションの前に自動的

に実行されます。

シングル微調整キャリブレーションの実行タイミング

レシーバが短い期間に何回もパワーアップするアプリケーショ

ンでは、最初のレシーバ・パワーアップ時に 1 回だけ微調整キ

ャリブレーションを行う必要があります。

最初の粗調整キャリブレーションと微調整キャリブレーションの

後に、微調整キャリブレーション結果は

FILTER_CAL_READBACK リザルト(フィルタ帯域幅キャリブレ

ーションのリードバックのセクション参照)を使って、シリア

ル・インターフェースを介して読み出すことができます。受信

モードでの後続のパワーアップでは、前の微調整フィルタ・キ

ャリブレーション結果を使って手動でフィルタを調整すること

ができます。この手動調整は、 IF_FILTER_ADJUST ビット

(R5_DB[14:19])を使って行います。

この方法は、受信モードでの連続パワーアップが温度変動の尐

ない(<15°C)短期間で行われる場合にのみ使用することができま

す。

IF フィルタの温度変動

キャリブレーション時、フィルタ中心周波数が温度により変化

することがあります。受信モードに長時間留まるアプリケーシ

ョンで ADF7021-N を使用する場合、フィルタ中心周波数のこの

温度変動を考慮する必要があります。この変動は 1 kHz あたり

20°C (typ)です。これは、粗調整フィルタ・キャリブレーション

と微調整フィルタ・キャリブレーションを 25°C で行う場合、初

期最大許容差は±0.5 kHz で、フィルタ中心周波数の温度(−40°C

～+85°C)に対する最大変化は±3.25 kHz であることを意味します。

これにより、合計誤差は±3.75 kHz になります。

受信信号の占有帯域幅が IF フィルタ帯域幅より大幅に小さい場

合、動作温度範囲に対するフィルタ中心周波数の変動は問題に

なりません。これに対して、IF フィルタ帯域幅が温度変動に耐

えられないほど十分広くない場合には、周期的なフィルタ・キ

ャリブレーションを実行するか、あるいは、内蔵の温度センサ

ーを使って温度変化をモニターして、フィルタ・キャリブレー

ションが必要なタイミングを決めることができます。

LNA/PA のマッチング

ADF7021-N は、RF 入力と出力ポートがアンテナ・インピーダ

ンスに整合する場合にのみ、感度、送信電力、消費電流につい

て最適性能を与えます。コストに敏感なアプリケーションでは、

ADF7021-N はシンプルな受動 PA/LNA 整合回路の使用を可能に

する内蔵 Rx/Tx スイッチと組み合わせて使用されます。あるい

は、レシーバ感度を尐し向上させトランスミッタ消費電力を削

減する、ADG919 のような外付けの Rx/Tx スイッチを使用する

こともできます。

内蔵 Rx/Tx スイッチ

図 50 に、内蔵 Rx/Tx スイッチと LNA/PA 整合回路を組み合わせ

て使用した ADF7021-N の構成を示します。この構成は、EVAL-

ADF7021-NDBxx 評価ボードで使用されています。大部分のアプ

リケーションで内蔵 Rx/Tx スイッチにより発生する 1 dB～2 dB

の性能低下は許容範囲内であるため、この安価なソリューショ

ンを利用することができます。整合回路との組み合わせのデザ

インでは、Rx/Tx スイッチの状態を考慮することにより、Tx パ

スと Rx パスの回路に存在するリアクタンスの補償が必要です。

図 50.内蔵 Rx/Tx スイッチを使用した ADF7021-N

一般にこの手順では、許容できる妥協点に到達するまでに複数

回の繰り返しが必要です。LNA/PA 整合回路と ADF7021-N との

組み合わせでは、PCB の正確な電気モデルの存在が不可欠です。

この意味で、適切な CAD パッケージの使用が強く推奨されます。

この労力を回避するため、整合部品と高調波フィルタ部品を含

む ADF7021-N の小型な参考デザインが提供されています。この

デザインではコストを削減するため 2 層の PCB を採用していま

す。Gerber ファイルは www.analog.com から提供しています。

http://www.analog.com/ADG919

http://www.analog.com/

ADF7021-N

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外付け Rx/Tx スイッチ

図 51 に、外付け Rx/Tx スイッチを使用した構成を示します。こ

の構成では、送信パスと受信パスの整合回路とフィルタ回路の

最適化を独立に行うことができます。このため、内蔵 Rx/Tx ス

イッチを使用する構成よりデザインが柔軟で容易になります。

PA はインダクタ L1 を通してバイアスされ、C1 が DC 電流を阻

止します。L1 と C1 との組み合わせにより、ソース・インピー

ダンスを最適な PA 負荷インピーダンス(ZOPT_PA)に変換する整

合回路が構成されています。

図 51.外付け Rx/Tx スイッチを使用した ADF7021-N

ZOPT_PA は、所要出力電力、周波数範囲、電源電圧範囲、温度

範囲などの、種々のファクタに依存します。適切な ZOPT_PA を

選択すると、アプリケーションでの Tx 消費電流を小さくするこ

とができます。アプリケーション・ノート AN-764 とアプリケ

ーション・ノート AN-859 に、代表的な条件に対する多くの

ZOPT_PA 値が記載されています。ただし、ある条件下では、ロ

ード・プル測定により適切な ZOPT_PA 値を求めることが推奨さ

れます。

差動 LNA 入力を使用しているため、シングルエンドから差動へ

の変換と複素共役インピーダンスの整合を行うように LNA 整合

回路をデザインする必要があります。これらの条件を満たす部

品数最小の回路は、2 個のコンデンサと 1 個のインダクタからな

る図 51 に示す構成です。

アンテナ構成に応じて、規制に規定されるスプリアス放出条件

を満たすために PA 出力に高調波フィルタが必要となる場合が

あります。この高調波フィルタは、ディスクリート LC π型また

は T 型フィルタなどの種々の方法で構成することができます。

大きな帯域外干渉に対する ADF7021-N の耐性は、Rx パスにバン

ドパス・フィルタを追加することにより向上させることができ

ます。あるいは、ADF7021-N の阻止性能は表 15 に説明する強化

直線性モードの 1 つを選択することにより向上させることがで

きます。

イメージ除去のキャリブレーション

ADF7021-N のイメージ・チャンネルは、信号の 200 kHz 下側に

あります。多相フィルタが非対称な周波数応答によりこのイメ

ージを除去します。レシーバのイメージ除去性能は、I 入力信号

と Q 入力信号の振幅一致度とこれらの間の直交度(90°離れてい

る度合)に依存しています。キャリブレーションなしのイメージ

除去性能は 450 MHz で約 29 dB です。ただし、最適な I/Q ゲイ

ンと位相調節設定を見つけることにより、20 dB も改善するこ

とができます。

内部 RF ソースを使うキャリブレーション

LNA のパワーオフ状態で、内部発生した低レベルの RF トーン

がミキサー入力に加えられます。トーンが IF フィルタのイメー

ジ除去比で減衰されるイメージ周波数になるように LO を調整

します。次にこのトーンの電力レベルを RSSI リードバックを使

って測定します。I/Q ゲインと位相調整 DAC (R5_DB[20:31])が

調整されて RSSI が再測定されます。ゲインと位相調整の最適値

が見つかるまでこのプロセスが繰り返されます。この最適値は

最小の RSSI リードバック・レベルを提供し、したがって、レシ

ーバの最大イメージ除去性能を提供します。

ADF7021-N

Rev. 0 － 39/62 －

INTERNAL

SIGNAL

SOURCE

MUX

RFIN

RFINB

LNA

ADF7021-N

POLYPHASE

IF FILTER

PHASE ADJUST

GA

IN A

DJU

ST

I Q

FROM LO

GAIN ADJUST

REGISTER 5

PHASE ADJUST

REGISTER 5

SERIAL

INTERFACE

4

MICROCONTROLLER

4

RSSI/LOG AMP

7-BIT ADC

RSSI READBACK

I/Q GAIN/PHASE ADJUST ANDRSSI MEASUREMENT

ALGORITHM

07

24

6-0

72

図 52.内部キャリブレーション・ソースとマイクロコントローラを使ったイメージ除去キャリブレーション

内部 RF ソースを使うと、イメージ・キャリブレーションに使

用できる RF 周波数を設定して、リファレンス周波数の奇数倍

にすることができます。

外付け RF ソースを使うキャリブレーション

IR キャリブレーションは、外付け RF ソースを使って実行する

こともできます。IR キャリブレーション手順は内部 RF ソース

を使う場合と同じですが、RF トーンが LNA 入力に加えられる

点がことなります。

キャリブレーションの手順とセットアップ

アナログ・デバイセズから提供する IR キャリブレーション・ア

ルゴリズムは、外付けのマイクロプロセッサまたはマイクロコ

ントローラに組込むことができる複雑でない 2D 最適化アルゴ

リズムを採用しています。

内部 RF ソースをイネーブルするときは、IR_CAL_SOURCE_

DRIVE_LEVEL ビット(R6_DB[28:29])を最大レベルに設定する必

要があります。LNA は最小ゲインに設定し、内部ソースを使わ

ない場合 AGC をディスエーブルする必要があります。あるいは、

外付け RF ソースを使うこともできます。

位相調整の大きさは、 IR_PHASE_ ADJUST_MAG ビット

(R5_DB[20:23]) を使って設定します。この補正値は、

IR_PHASE_ADJUST_DIRECTION ビット(R5_DB24)の値に応じ

て、I チャンネルまたは Q チャンネルに適用することができま

す。。

I/Q ゲインの大きさは、 IR_GAIN_ ADJUST_MAG ビット

(R5_DB[25:29]) を使って調整します。この補正値は、

IR_GAIN_ADJUST_I/Q ビット(R5_DB30)の値に応じて、I チャン

ネルまたは Q チャンネルに適用することができます。一方

IR_GAIN_ADJUST_UP/DN ビット(R5_DB31)は、ゲイン調整が

ゲインまたは減衰調整のいずれを決定するかを指定します。

キャリブレーション結果は ADF7021-N 電源電圧の変化に対して

有効ですが、温度に対しては変動があります。−40°C、+25°C、

+85°C での初期キャリブレーション後の温度に対するイメージ

除去比の代表的な変動を図 53 に示します。新しい IR キャリブ

レーションが必要か否かを判断するときは ADF7021-N の内蔵温

度センサーを使うことができます。

0

10

20

30

40

50

60

–60 –40 –20 0 20 40 60 80 100

VDD = 3.0VIF BW = 25kHz

WANTED SIGNAL:RF FREQ = 430MHzMODULATION = 2FSKDATA RATE = 9.6kbps, PRBS9fDEV = 4kHzLEVEL= –100dBm

INTERFERER SIGNAL:RF FREQ = 429.8MHzMODULATION = 2FSKDATA RATE = 9.6kbps, PRBS11fDEV = 4kHz

TEMPERATURE (°C)

IMA

GE

RE

JE

CT

ION

(d

B)

CAL AT +25°C

CAL AT +85°CCAL AT –40°C

07

24

6-0

67

図 53.−40°C、+25°C、+85°C での初期キャリブレーション後のイメ

ージ除去比の温度変動

ADF7021-N

Rev. 0 － 40/62 －

パケット構造とコーディング

ADF7021-N で使用する推奨パケット構造を図 54 に示します。

PREAMBLESYNC

WORD

ID

FIELD DATA FIELD CRC

07

24

6-0

23

図 54.送信プロトコルの代表的なフォーマット

種々の変調方式で必要とされるプリアンブルの構造と長さにつ

いては、レシーバのセットアップのセクションを参照してくだ

さい。

初期パワーアップ後の設定

表 23 に、CE をハイ・レベルにした後に Tx モードまたは Rx モ

ードで ADF7021-N のセットアップに必要な最小書き込み回数を

示します。同期バイト検出の設定や AFC のイネーブルなどの特

定のアプリケーションに対してデバイスを特別に設定するため

に、その他のレジスタへの書き込みも行うことができます。Tx

から Rx へまたはその逆向きに移動するとき、Tx/Rx ビットをト

グルさせ、レジスタ 0 への書き込みを行って、LO を 100 kHz だ

け変化させる必要があります。

表 23.Tx/Rx のセットアップに必要な最小レジスタ書き込み回数

Mode Registers

Tx Reg 1 Reg 3 Reg 0 Reg 2

Rx Reg 1 Reg 3 Reg 0 Reg 5 Reg 4

Tx to Rx and Rx to Tx Reg 0

送信と受信に対する推奨書き込みシーケンスをそれぞれ図 55 と

図 56 に示します。TCXO と XTAL のリファレンスに対するパワ

ーアップ・ルーチンの違いもこれらの図に示してあります。

ADF7021-N

Rev. 0 － 41/62 －

図 55.送信モードのパワーアップ・シーケンス

ADF7021-N

Rev. 0 － 42/62 －

図 56.受信モードのパワーアップ・シーケンス

ADF7021-N

Rev. 0 － 43/62 －

アプリケーション回路

ADF7021-N では動作に必要な外付け部品は尐なくて済みます。

図 57 に推奨アプリケーション回路を示します。電源デカップリ

ングとレギュレータのコンデンサは分かり安くするために除い

てあります。

推奨部品値については、ADF7021-N 評価ボードのデータ・シー

トと ADF7021-N 製品ページに掲載する AN-859 アプリケーショ

ン・ノートを参照してください。狭帯域アプリケーションで最

適性能を得るためには、参考デザインの回路図に従ってくださ

い。

図 57.代表的なアプリケーション回路(レギュレータ・コンデンサと電源デカップリングは省略)

ADF7021-N

Rev. 0 － 44/62 －

シリアル・インターフェースシリアル・インターフェースを使うと、ユーザは 3 線式インタ

ーフェース(SCLK、SDATA、SLE)を使って、16/32 ビット・レ

ジスタを設定することができます。

このインターフェースは、レベル・シフタ、32 ビット・シフ

ト・レジスタ、16 個のラッチから構成されています。信号は

CMOS 互換である必要があります。シリアル・インターフェー

スの電源はレギュレータから供給されているため、CE がロー・

レベルのとき非アクティブになります。

データは、クロック(SCLK)の立ち上がりエッジで、MSB ファー

ストでレジスタに入力されます。データは、SLE の立ち上がり

エッジで 16 個のラッチの内の 1 つに転送されます。ディステネ

ーション・ラッチはコントロール・ビットの 4 ビット値(C4 ～

C1)で指定されます。これらのビットは図 2 に示す下位 4 ビット

(DB3～DB0)です。データは、SREAD ピン上でも読み出すこと

ができます。

リードバック・フォーマット

リードバック動作は、有効なコントロール・ワードをリードバ

ック・レジスタに書き込み、リードバック・ビット(R7_DB8 =

1)をイネーブルすることにより起動されます。。リードバック

は、SLE 信号でコントロール・ワードがラッチされた後に開始

することができます。SLE は、データの読み出し中ハイ・レベ

ルに維持する必要があります。SCLK ピンでの各アクティブ・

エッジにより、SREAD ピンからリードバック・ワードが MSB

ファーストで連続的に読み出されます( 図 58 参照)。ラッチ動作

に続く先頭クロック・サイクルに現れるデータは無視する必要

があります。SREAD ピンをスリーステートに戻すためには、16

番目のリードバック・ビットの後ろに追加クロック・サイクル

が必要です。このため、各リードバックには合計 18 クロック・

サイクルが必要です。18 番目のクロック・サイクルの後に、

SLE をロー・レベルにする必要があります。

AFC リードバック

AFC リードバックは、リニア復調器または相関復調器がアクテ

ィブで、かつ FSK 信号の受信中にのみ有効です。AFC リードバ

ック値は、ビット RV1～ビット RV16 で構成される符号付き 16

ビット整数としてフォーマットされ、次式でスケールされます。

FREQ RB [Hz] = (AFC_READBACK × DEMOD CLK)/218

周波数誤差がない場合、FREQ RB は 100 kHz の IF 周波数になり

ます。AFC リードバックにより有効な結果を得るためには、ダ

ウンコンバートされた入力信号がアナログ IF フィルタの帯域外

にならないようにする必要があることに注意してください。低

い入力信号レベルで、リードバック値の変動は平均処理により改

善することができます。

RSSI リードバック

リードバック・ワードのフォーマットを図 58 に示します。この

ワードは、RSSI レベル情報(ビット RV1～ビット RV7)、電流フ

ィルタ・ゲイン(FG1、FG2)、電流 LNA ゲイン設定(LG1、LG2)

から構成されています。フィルタと LNA ゲインは、レジスタ

9—AGC レジスタのセクションの定義に従ってコード化されてい

ます。−100 dBm より低い信号レベルでは、RSSI 測定値を平均処

理すると精度が向上します。入力電力は、RSSI/AGC のセクショ

ンで説明するように RSSI リードバック値から計算することがで

きます。

READBACK MODE

AFC READBACK

DB15

RV16

X

X

RV16

0

RSSI READBACK

BATTERY VOLTAGE/ADCIN/TEMP. SENSOR READBACK

SILICON REVISION

FILTER CAL READBACK

READBACK VALUE

DB14

RV15

X

X

RV15

0

DB13

RV14

X

X

RV14

0

DB12

RV13

X

X

RV13

0

DB11

RV12

X

X

RV12

0

DB10

RV11

LG2

X

RV11

0

DB9

RV10

LG1

X

RV10

0

DB8

RV9

FG2

X

RV9

0

DB7

RV8

FG1

X

RV8

RV8

DB6

RV7

RV7

RV7

RV7

RV7

DB5

RV6

RV6

RV6

RV6

RV6

DB4

RV5

RV5

RV5

RV5

RV5

DB3

RV4

RV4

RV4

RV4

RV4

DB2

RV3

RV3

RV3

RV3

RV3

DB1

RV2

RV2

RV2

RV2

RV2

DB0

RV1

RV1

RV1

RV1

RV1

07

24

6-0

29

図 58.リードバック値の表

ADF7021-N

Rev. 0 － 45/62 －

バッテリ電圧/ADCIN/温度センサーのリードバック

バッテリ電圧は VDD4 ピンで測定します。リードバック情報は、

ビット RV1～ビット RV7 に配置されています。これは、

ADCIN ピンでの電圧リードバックと温度センサーにも適用され

ます。リードバック情報から、バッテリまたは ADCIN の電圧

は次式を使って求めることができます。

VBATTERY = (バッテリ電圧リードバック)/21.1

VADCIN = (ADCIN 電圧リードバック)/42.1

温度は次式を使って計算できます。

温度[°C] = −40 + (68.4 − TEMP リードバック) × 9.32

シリコン・レビジョンのリードバック

シリコン・レビジョンのリードバック・ワードは、他のレジス

タの設定なしで有効です。シリコン・レビジョン・ワードは、4

ビット×4 桁で BCD フォーマットにコード化されています。製

品コード(PC)は、ビット RV5～ビット RV16 に 4 ビット×3 桁で

コード化されています。レビジョン・コード(RC)は、ビット

RV1～ビット RV4 に 4 ビット×1 桁でコード化されていま。

ADF7021-N の製品コードは、PC = 0x211 として読み出されます。

現在のレビジョン・コードは、RC = 0x1として読み出されます。

フィルタ帯域幅キャリブレーションのリードバック

フィルタ・キャリブレーションのリードバック・ワードはビッ

ト RV1～ビット RV8 に配置されています(図 58 参照)。このリー

ドバック値を使ってフィルタを手動調整できるため、場合によっ

て IF フィルタのキャリブレーションが不要になります。手動調

整値は R5_DB[14:19]を使って設定します。フィルタ・キャリブ

レーションのリードバックを使って手動調整値を計算するとき

は、次式を使います。

IF_FILTER_ADJUST = FILTER_CAL_READBACK − 128

レジスタ 5—IF フィルタ・セットアップ・レジスタのセクショ

ンの説明のようにこの結果を R5_DB[14:19]に書き込む必要があ

ります。

ADF7021-N

Rev. 0 － 46/62 －

マイクロコントローラ/DSP へのインターフェース

標準の送信/受信データ・インターフェース

マイクロコントローラに対する標準の送信/受信信号および設定

のインターフェースを図 59 に示します。送信モードでは、

ADF7021-N が TxRxCLK ピンにデータ・クロックを出力し、

TxRxDATA ピンをデータ入力として使います。送信データは、

TxRxCLK の立ち上がりエッジで ADF7021-N に入力されます。

MISO

ADuC84x ADF7021-N

MOSI

SCLOCK

SS

P3.7

P3.2/INT0

P2.4

P2.5

TxRxDATA

TxRxCLK

CE

SWD

SREAD

SLE

P2.6

P2.7

SDATA

SCLK

GPIO

07

24

6-0

26

図 59.ADuC84x と ADF7021-N との接続図

受信モードでは、ADF7021-N が同期したデータ・クロックを

TxRxCLK ピンに出力します。受信データは TxRxDATA ピンを

使います。TxRxCLK の立ち上がりエッジを使って、受信データ

をマイクロコントローラに入力します。関連するタイミング図

については、図 4 と図 5 を参照してください。

4FSK 送信モードでは、送信シンボルの MSB が TxRxCLK ピン

からのデータ・クロックの最初の立ち上がりエッジで ADF7021-

N へ入力されます。4FSK 受信モードでは、先頭のペイロード・

シンボルの MSB が SWD の後のデータ・クロックの最初の立ち

下がりエッジで出力され、次の立ち上がりエッジでマイクロコン

トローラへ入力される必要があります。関連するタイミング図に

ついては、図 6 と図 7 を参照してください。

UART モード

UART モードの送信モードでは、TxRxCLK ピンで送信データを

入力するように設定します。受信モードでは、受信データは

TxRxDATA ピンを使います。したがって、非同期データのイン

ターフェースになります。UART モードはオーバーサンプルの

2FSK でのみ使用できます。図 60 に、ADF7021-N の UART モー

ドを使ったマイクロコントローラへのインターフェースを示し

ます。この UART インターフェース・モードをイネーブルする

ときは、R0_DB28 をハイ・レベルに設定します。UART モード

に関連するタイミング図については、図 8 と図 9 を参照してく

ださい。

UART

ADF7021-N

TxRxCLK

TxRxDATA

TxDATA

RxDATA

CE

SWD

SREAD

SLE

SDATA

SCLK

GPIO

MICROCONTROLLER

07

24

6-0

85

図 60.ADF7021-N (UART モード)とマイクロコントローラとの

非同期インターフェース

SPI モード

SPI モードの送信モードでは、TxRxCLK ピンで送信データを入

力するように設定します。受信モードでは、受信データは

TxRxDATA ピンを使います。送信モードと受信モードでのデー

タ・クロックは CLKOUT ピンを使います。送信データは、

CLKOUT の立ち上がりエッジで ADF7021-N に入力されます。

受信モードでは、TxRxDATA ピンが CLKOUT の立ち上がりエ

ッジでマイクロコントローラによりサンプルされます。

SPI

ADF7021-N

TxRxCLK

TxRxDATA

MISO

MOSI

CE

SWD

SREAD

SLE

SDATA

SCLK

GPIO

MICROCONTROLLER

SCLK CLKOUT

07

24

6-0

76

図 61.ADF7021-N (SPI モード)とマイクロコントローラとのインタ

ーフェース

SPI インターフェース・モードをイネーブルするときは、

R0_DB28 をハイ・レベルに、R15_DB[17:19]を 0x7 に、それぞ

れ設定します。SPI モードの関連タイミング図は図 8 と図 9 に、

ADF7021-N の SPI モードを使ったマイクロコントローラとの推

奨インターフェースは図 61 に、それぞれ示します。

ADSP-BF533 とのインターフェース

Blackfin® ADSP-BF533 との推奨インターフェースを図 62 に示

します。

MOSI

ADSP-BF533 ADF7021-N

MISO

PF5

RSCLK1

DT1PRI

DR1PRI

RFS1

PF6

SDATA

SLE

TxRxDATA

SWD

CE

SCK SCLK

SREAD

TxRxCLK

07

24

6-0

27

図 62.ADSP-BF533 と ADF7021-N との接続図

ADF7021-N

Rev. 0 － 47/62 －

レジスタ 0—N レジスタ

TR1 Tx/Rx

0 TRANSMIT

RECEIVE1

M3 M2 M1 MUXOUT

0 REGULATOR_READY (DEFAULT)

FILTER_CAL_COMPLETE0

0 DIGITAL_LOCK_DETECT

0 RSSI_READY

1 Tx_Rx

1 LOGIC_ZERO

1 TRISTATE

1

0

0

1

1

0

0

1

1

0

1

0

1

0

1

0

1 LOGIC_ONE

U1 UART_MODE

0 DISABLED

1 ENABLED

N8 N7 N6 N5 N4 N3 N2 N1

0 23

0 24

.

.

.

1 253

1 254

1

0

0

.

.

.

1

1

1

0

0

.

.

.

.

.

.

1

1

1

1

1

1

1

1

.

.

.

0

1

1

1

1

.

.

.

1

0

1

1

1

.

.

.

1

0

0

1

1

.

.

.

.

.

.

1

0

1

0

1 255

FRACTIONAL_NINTEGER_NTx/R

x

UA

RT

_M

OD

E

MUXOUTADDRESS

BITS

N5

N4

N8

M5

M6

M7

M8

M12

M13

M15

N1

N2

N3

M14

M9

M10

M11

M4

M3

TR

1

U1

M1

M3

M2

C2 (

0)

C1 (

0)

C3 (

0)

C4 (

0)

M1

M2

N7

N6

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

DB

29

DB

30

DB

31

FRACTIONAL_NDIVIDE RATIO

0

1

2

.

.

.

32764

32765

32766

32767

M15

0

0

0

.

.

.

1

1

1

1

M14

0

0

0

.

.

.

1

1

1

1

M13

0

0

0

.

.

.

1

1

1

1

...

...

...

...

...

...

...

...

...

...

...

M3

0

0

0

.

.

.

1

1

1

1

M2

0

0

1

.

.

.

0

0

1

1

M1

0

1

0

.

.

.

0

1

0

1

07

24

6-0

30

INTEGER_NDIVIDE RATIO

図 63.レジスタ 0—N レジスタ・マップ

RF 出力周波数は次式で計算されます。

ダイレクト出力の場合、

152

__

NFractionalNIntegerPFDRFOUT

選択した RF_DIVIDE_BY_2 (R1_DB18)に対して

152

__5.0

NFractionalNIntegerPFDRFOUT

UART/SPI モードでは、TxRxCLK ピンを Tx データの入

力として使います。Rx データは TxRxDATA ピンに出

力されます。

図 63 の MUXOUT マップにある FILTER_CAL_

COMPLETE は、粗調整または粗調整と微調整の IF

フィルタ・キャリブレーションが終了したことを

表示します。DIGITAL_ LOCK_DETECT は、PLL

がロックしたタイミングを表示します。

RSSI_READY は、RSSI 信号が整定したため RSSI

リードバックが可能なことを表示します。

Tx_Rx はこのレジスタ内の DB27 のステータスを

表示します。外付け Tx/Rx スイッチを制御すると

きにこのビットを使うことができます。

ADF7021-N

Rev. 0 － 48/62 －

レジスタ 1—VCO/発振器レジスタ

R3 R2 R1

0

0

.

.

.

1

1

2

.

.

.

7

1

0

.

.

.

1

0

1

.

.

.

1

X1 XOSC_ENABLE

0 OFF

1 ON

VA2 VA1

VCO CENTER

FREQ ADJUST

0 NOMINAL

0 VCO ADJUST UP 1

1 VCO ADJUST UP 2

1

0

1

0

1 VCO ADJUST UP 3

D1XTAL_

DOUBLER

0 DISABLE

ENABLED1

CP2CP1

RSET

ICP (mA)

3.6kΩ

0 0 0.3

0 1 0.9

1 0 1.5

1 1 2.1

VB4 VB3 VB2 VB1VCO_BIAS

CURRENT

0 0.25mA

0 0.5mA

.

1

1

0

.

1

0

1

.

1

0

0

.

1 3.75mA

CL4 CL3 CL2 CL1CLKOUT_DIVIDE RATIO

0 OFF

0

0

.

.

.

1

0

1

0

.

.

.

1

2

4

.

.

.

0

0

1

.

.

.

1

0

0

0

.

.

.

1 30

VCO_BIAS CP

_

CU

RR

EN

T

RF

_D

IVID

E_

BY

_2

XO

SC

_

EN

AB

LE

VC

O_

EN

AB

LE

ADDRESS

BITSXTA

L_

DO

UB

LE

R

XTAL_

BIASVC

O_

AD

JU

ST

VA

1

VB

4

CL

1

CL

2

CL

3

CL

4

CP

1

CP

2

RF

D1

VB

1

VB

2

VB

3

VE

1

X1

XB

1

XB

2

D1

R3

C2 (

0)

C1 (

1)

C3 (

0)

C4 (

0)

R1

R2

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

VA

2D

B24

DB

1

DB

0

DB

2

DB

3XB2 XB1

XTAL_

BIAS

0 20µA

0 25µA

1 30µA

1

0

1

0

1 35µA

RFD1 RF_DIVIDE_BY_2

0 OFF

ON1

LOOP

CONDITION

VCO OFF

VCO ON

VE1

0

1

DB

25

VC

L1

VC

O_

IND

UC

TO

R

VCO_INDUCTOR

INTERNAL L VCO

EXTERNAL L VCO

VCL1

0

1

R_COUNTERCLKOUT_

DIVIDE

07

24

6-0

31

RF R_COUNTERDIVIDE RATIO

図 64.レジスタ 1—VCO/発振器レジスタのマップ

R_COUNTER と XTAL_DOUBLER の関係は次の通りで

す。

XTAL_DOUBLER = 0 の場合、

COUNTERR

XTALPFD

_

XTAL_DOUBLER =1 の場合、

COUNTERR

XTALPFD

_

2

CLOCKOUT_DIVIDE は XTAL の分周/反転された信号

でピン 36 に出力されます(CLKOUT)。

外付け水晶を使用する際には XOSC_ENABLE をハ

イ・レベルに設定します。CMOS レベル出力を持つ外

付け発振器(たとえば TCXO)を OSC2 ピンに接続すると

きは、XOSC_ENABLE をロー・レベルに設定します。

0.8 V p-p にクリップされた正弦波出力を持つ外付け発

振器を OSC1 ピンに接続するときは、XOSC_ENABLE

をハイ・レベルに設定します。

VCO_BIAS ビットは表 9 に従って設定する必要があり

ます。

VCO_ADJUST ビットは、VCO 動作帯域の中心を調節

します。各ビットは、VCO バンドを RF 動作周波数の

1%だけ上に調整します( RF_DIVIDE_BY_2 をイネーブ

ルした場合は 0.5%)。

VCO_INDUCTOR を外付けに設定すると、外付けイン

ダクタによる VCO が使用できるようになり、80 MHz

～650 MHz の RF 動作周波数が得られます。動作に内

部インダクタによる VCO を使う場合は、このビットを

ロー・レベルに設定します。

ADF7021-N

Rev. 0 － 49/62 －

レジスタ 2—送信変調レジスタ

P6

0

0

0

0

.

.

1

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

1

P2

0

0

1

1

.

.

1

P1

0

1

0

1

.

.

1

0 (PA OFF)

1 (–16.0 dBm)

2

3

.

.

63 (13 dBm)

TFD9

0

0

0

0

.

1

TFD3

0

0

0

0

.

1

...

...

...

...

...

...

...

TFD2

0

0

1

1

.

1

TFD1

0

1

0

1

.

1

0

1

2

3

.

511

Tx_FREQUENCY_DEVIATION POWER_AMPLIFIER

TxDATA_

INVERT PA_BIAS PA_RAMPMODULATION_

SCHEMEADDRESS

BITSPA

_

EN

AB

LE

PE1

0

1

PA_ENABLED

OFF

ON

PA2

0

0

1

1

PA1

0

1

0

1

PA_BIAS

5µA

7µA

9µA

11µA

DI2

0

0

1

1

DI1

0

1

0

1

TxDATA_INVERT

NORMAL

INVERT CLK

INVERT DATA

INV CLK AND DATA

S3

0

0

0

0

1

1

1

1

S2

0

0

1

1

0

0

1

1

MODULATION_SCHEME

2FSK

GAUSSIAN 2FSK

3FSK

4FSK

OVERSAMPLED 2FSK

RAISED COSINE 2FSK

RAISED COSINE 3FSKRAISED COSINE 4FSK

S1

0

1

0

1

0

1

0

1

PR3

0

0

0

0

1

1

1

1

PR2

0

0

1

1

0

0

1

1

NO RAMP

256 CODES/BIT

128 CODES/BIT

64 CODES/BIT

32 CODES/BIT

16 CODES/BIT

8 CODES/BIT

4 CODES/BIT

PR1 PA_RAMP RATE

0

1

0

1

0

1

0

1

TF

D5

TF

D4

TF

D8

PR

1

PR

2

PR

3

PA

1

P3

P4

P6

TF

D1

TF

D2

TF

D3

P5

PA

2

P1

P2

PE

1

S3

TF

D9

DI1

DI2

C2 (

1)

C1 (

0)

C3 (

0)

C4 (

0)

S1

S2

TF

D7

TF

D6

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

DB

29

R-C

OS

INE

_

AL

PH

AD

B30

NR

C1

NRC1

0

1

R-COSINE_ALPHA

0.7

0.5 (Default)

fDEV

POWER_AMPLIFIER

07

24

6-0

32

図 65.レジスタ 2—送信変調レジスタのマップ

2FSK/3FSK/4FSK の周波数変位は次式で表されます。

ダイレクト出力

周波数変位[Hz] =

162

PFDONCY_DEVIATITx_FREQUEN

RF_DIVIDE_BY_2 (R1_DB18)をイネーブル時

周波数変位[Hz] =

1625.0

PFDONCY_DEVIATITx_FREQUEN

ここで、Tx_FREQUENCY_DEVIATION は R2_DB[19:27]を

使って設定し、PFD は PFD 周波数。

4FSK の場合、±3 ×周波数変位と±1 ×周波数変位にトーン

が存在します。

パワー・アンプ(PA)は、設定されたレベル(R2_DB[13:18])

まで設定されたレート(R2_DB[8:10])で立ち上がります。

PA_ENABLE ビット(R2_DB7)により PA がイネーブル/デ

ィスエーブルされた場合、PA はランプアップ/ダウンしま

す。Tx/Rx ビット(R0_DB27)を使って PA をイネーブル/デ

ィスエーブルすると、PA はランプ・アップ/ターンオフし

ます。

R-COSINE_ALPHA は、raised cosine データ・フィルタのロ

ールオフ・ファクタ(alpha)を 0.5 または 0.7 に設定します。

alpha はデフォルトで 0.5 に設定されていますが、データ・

フィルタリング効果を小さくするために、alpha = 0.7 を使

って、raised cosine フィルタ帯域幅を広げることができま

す。

ADF7021-N

Rev. 0 － 50/62 －

レジスタ 3—送信/受信クロック・レジスタ

FS8

0

0

.

1

1

FS7

0

0

.

1

1

FS3

0

0

.

1

1

...

...

...

...

...

...

FS2

0

1

.

1

1

FS1

1

0

.

0

1

CDR_CLK_ DIVIDE

1

2

.

254

255

BK2

0

0

1

1

BK1

0

1

0

1

BBOS_CLK_DIVIDE

4

8

16

32

SK8

0

0

.

1

1

SK7

0

0

.

1

1

SK3

0

0

.

1

1

...

...

...

...

...

...

SK2

0

1

.

1

1

SK1

1

0

.

0

1

SEQ_CLK_DIVIDE

1

2

.

254

255

OK2

0

0

...

1

OK1

0

1

...

1

DEMOD_CLK_DIVIDE

INVALID

1

...

15

SEQ_CLK_DIVIDEAGC_CLK_DIVIDE CDR_CLK_DIVIDE

BB

OS

_C

LK

_

DIV

IDE

DEMOD_CLK_

DIVIDEADDRESS

BITS

GD6

0

0

...

1

GD5

0

0

...

1

GD3

0

0

...

1

GD4

0

0

...

1

GD2

0

0

...

1

GD1

0

1

...

1

AGC_CLK_DIVIDE

INVALID

1

...

63

SK

8

SK

7

FS

1

FS

2

FS

3

FS

4

FS

8

SK

1

SK

3

SK

4

SK

5

SK

6

SK

2

FS

5

FS

6

FS

7

OK

2

OK

1

OK

4

OK

3

C2 (

1)

C1 (

1)

C3 (

0)

C4 (

0)

BK

1

BK

2

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

GD

6

GD

5

GD

1

GD

2

GD

3

GD

4

DB

24

DB

25

DB

28

DB

27

DB

26

DB

29

DB

30

DB

31

DB

1

DB

0

DB

2

DB

3

OK3

0

0

...

1

0

0

...

1

OK4

07

24

6-0

33

図 66.レジスタ 3—送信/受信クロック・レジスタのマップ

ベースバンド・オフセット・クロック周波数(BBOS CLK)は

1 MHz ～2 MHz の範囲内である必要があります。ここで、

DIVIDECLKBBOS

XTALCLKBBOS

__

2 MHz ≤ DEMOD CLK ≤ 15 MHz を満たすように復調器クロ

ック(DEMOD CLK)を設定します。ここで、

DIVIDECLKDEMOD

XTALCLKDEMOD

__

2FSK/3FSK の場合、データ/クロック再生周波数(CDR CLK)

は、(32 ×データ・レート)の 2%以内である必要があります。

4FSK の場合、CDR CLK は(32 ×シンボル・レート)の 2%以

内である必要があります。

DIVIDECLKCDR

CLKDEMODCLKCDR

__

シーケンサ・クロック(SEQ CLK)は、デジタル受信ブロック

へクロックを供給します。このクロック周波数はできるだけ

100 kHzに近い必要があります。

DIVIDECLKSEQ

XTALCLKSEQ

__

各 AGC ステップが整定するために許容される時間は、AGC

更新レートで指定されます。このクロック周波数はできるだ

け 8 kHzに近い必要があります。

DIVIDECLKAGC

CLKSEQRateUpdateAGC

__[Hz]

ADF7021-N

Rev. 0 － 51/62 －

レジスタ 4—復調器セットアップ・レジスタ

DISCRIMINATOR_BW

DO

T_P

RO

DU

CT

POST_DEMOD_BW

Rx_

INVERT

IF_F

ILT

ER

_B

W

ADDRESS

BITS

TD

4

TD

3

RI1

RI2

DW

1

DW

2

DW

6

DW

7

DW

9

DW

10

TD

1

TD

2

DW

8

DW

3

DW

4

DW

5

DP

1

DS

3

C2(0

)

C1(0

)

C3(1

)

C4(0

)

DS

1

DS

2

TD

6

TD

5

TD

10

TD

9

TD

7

TD

8

IFB

2

IFB

1

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

DB

29

DB

30

DB

31

DS1

0

1

0

1

0

1

0

1

DEMOD_SCHEME

2FSK LINEAR DEMODULATOR

2FSK CORRELATOR DEMODULATOR

3FSK DEMOD

4FSK DEMOD

RESERVED

RESERVED

RESERVED

RESERVED

DP1

0

1

DOT_PRODUCT

CROSS_PRODUCT

DOT_PRODUCTD

RI1

0

1

0

1

Rx_INVERT

NORMAL

INVERT CLK

INVERT DATA

INVERT CLK/DATA

IFB1

0

1

0

1

IF_FILTER _

BW

DS2DS3

0

0

1

1

0

0

1

1

0

0

0

0

1

1

1

1

0

0

1

1

RI2

IFB2

0

0

1

1

DW3

0

0

.

.

.

.

1

DW1

1

0

.

.

.

.

1

POST_DEMOD_

BW

1

2

.

.

.

.

1023

DW2

0

1

.

.

.

.

1

DW10

0

0

.

.

.

.

1

DW6

0

0

.

.

.

.

1

.

.

.

.

.

.

.

.

DW5

0

0

.

.

.

.

1

DW4

0

0

.

.

.

.

1

TD3

0

0

.

.

.

.

1

TD1

1

0

.

.

.

.

0

DISCRIMINATOR_BW

1

2

.

.

.

.

660

TD2

0

1

.

.

.

.

0

TD10

0

0

.

.

.

.

1

TD6

0

0

.

.

.

.

0

.

.

.

.

.

.

.

.

TD5

0

0

.

.

.

.

1

TD4

0

0

.

.

.

.

0

DEMOD_

SCHEME

07

24

6-0

34

9 kHz

13.5 kHz

18.5 kHz

INVALID

図 67.レジスタ 4—復調器セットアップ・レジスタのマップ

DISCRIMINATOR_BW を求めるときは、次式を使います。

DISCRIMINATOR_BW = 310400

KCLKDEMOD

ここで、最大値= 660。

2FSK の場合

DEVfRoundK

310100

3FSK の場合

DEVfRoundK

2

10100 3

4FSK の場合

DEV

FSKf

RoundK4

10100 3

4

ここで、

Round は最寄りの整数。

Round4FSK は、32、31、28、27、24、23、20、19、16、15、

12、11、8、7、4、3 に最も近い値 fDEVは送信周波数の変位

(Hz)。4FSK の場合、fDEVは±1 シンボルに対して使用され

る周波数変位(すなわち内側周波数変位)。

Rx_INVERT (R4_DB[8:9])と DOT_PRODUCT (R4_DB7)は、

表 17 と表 18 に示すように設定する必要があります。

CLKDEMOD

f_BWPOST_DEMOD

CUTOFF

π211

ここで、ポスト復調器フィルタのカットオフ周波数(fCUTOFF)

は、一般に 2FSK でのデータ・レートの 0.75 倍である必要

があります。3FSK ではデータ・レートに一致し、4FSK で

は 1.6 ×シンボル・レートに設定する必要があります。

ADF7021-N

Rev. 0 － 52/62 －

レジスタ 5—IF フィルタ・セットアップ・レジスタ

IR_PHASE_

ADJUST_MAGIR_P

HA

SE

_A

DJU

ST

_D

IRE

CT

ION

IR G

AIN

_

AD

JU

ST

_I/

Q

IR_G

AIN

_A

DJU

ST

_U

P/D

N

IR_GAIN_

ADJUST_MAG IF_FILTER_DIVIDER

IF_C

AL

_C

OA

RS

E

IF_FILTER_ADJUSTADDRESS

BITS

IFA

1

IFD

9

IFD

5

IFD

6

PM

2

PM

3

GM

1

GM

2

GM

4

GM

5

IFD

7

IFD

8

GM

3

PM

4

PD

1

IFD

4

IFD

3

C2 (

0)

C1 (

1)

C3 (

1)

C4 (

0)

IFD

1

CC

1

IFD

2

IFA

3

IFA

2

PM

1

IFA

6

IFA

4

IFA

5

GA

1

GQ

1

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

DB

29

DB

30

DB

31

CC1 IF_CAL_COARSE

0

1

NO CAL

DO CAL

PD1

0

1

IR_PHASE_ADJUST_DIRECTION

ADJUST I CH

ADJUST Q CH

GA1

0

1

IR_GAIN_ADJUST_UP/DN

GAIN

ATTENUATE

GQ1

0

1

IR_GAIN_ADJUST_I/Q

ADJUST I CH

ADJUST Q CH

IFD3

0

0

.

.

.

.

1

IFD1IF_FILTER_DIVIDER

1

0

.

.

.

.

1

1

2

.

.

.

.

511

IFD2

0

1

.

.

.

.

1

IFA2

0

0

1

..

1

0

0

1

.

1

IFA6

0

0

0

..

0

1

1

1

1

1

GM3IR_GAIN_

ADJUST_MAGGM5

0

0

0

.

1

IFD9

0

0

.

.

.

.

1

IFD6

0

0

.

.

.

.

1

.

.

.

.

.

.

.

.

IFD5

0

0

.

.

.

.

1

IFD4

0

0

.

.

.

.

1

0

1

0

..

1

0

1

0

.

1

IFA1 IF_FILTER_ADJUST

...

...

...

...

...

...

...

...

...

...

...

0

+1

+2

...

+31

0

–1

–2

...

–31

GM4 GM2 GM1

0

0

0

.

1

0

0

0

.

1

0

0

1

.

1

0

1

0

.

1

0

1

2

...

31

PM2IR PHASE

ADJUSTPM3 PM1 PM1

0

0

0

.

1

0

0

0

.

1

0

0

1

.

1

0

1

0

.

1

0

1

2

...

15

IFA5

0

0

0

..

1

0

0

0

.

1

07

24

6-0

35

図 68.レジスタ 5—IF フィルタ・セットアップ・レジスタのマ

ップ

IF_CAL_COARSE ビット(R5_DB4)がセットされると、

粗調整 IF フィルタ・キャリブレーションが実行されま

す。IF_FINE_CAL ビット(R6_DB4)がハイ・レベルに

設定されていると、粗調整キャリブレーションの後に

微調整キャリブレーションが自動的に実行されます。

IF_FILTER_DIVIDER を次のように設定します。

kHz50__

DIVIDERFILTERIF

XTAL

IF_FILTER_ADJUST を使うと、IF 微調整フィルタ・キ

ャリブレーション結果を後続のレシーバ・パワーアッ

プで直接設定できるため、場合によって微調整フィル

タ・キャリブレーションのやり直しが不要になります。

IF_FILTER_ ADJUST ビットの使い方については、フィ

ルタ帯域幅キャリブレーションのリードバックのセク

ションを参照してください。

R5_DB[20:31]はイメージ除去キャリブレーションに使

われます。これらのパラメータの設定方法については、

イメージ除去のキャリブレーションのセクションを参

照してください。

ADF7021-N

Rev. 0 － 53/62 －

レジスタ 6—IF 微調整キャリブレーション・セットアップ・レジスタ

IF_CAL_LOWER_TONE_DIVIDEIF_CAL_UPPER_TONE_DIVIDEIF_CAL_DWELL_TIME

IF_F

INE

_C

AL ADDRESS

BITS

CD

3

CD

2

CD

6

LT

4

LT

5

LT

6

LT

7

UT

3

UT

4

UT

6

UT

7

UT

8

CD

1

UT

5

LT

8

UT

1

UT

2

LT

3

LT

2

CD

7

C2 (

1)

C1 (

0)

C3 (

1)

C4 (

0)

FC

1

LT

1

CD

5

CD

4

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

25

DB

1

DB

0

DB

2

DB

3

FC1

0

1

IF_FINE_CAL

DISABLED

ENABLED

UT3

0

0

0

.

.

1

UT1

1

0

1

.

.

1

IF_CAL_UPPER_

TONE_DIVIDE

1

2

3

.

.

UT2

0

1

1

.

.

1

UT8

0

0

0

.

.

0

...

...

...

...

...

...

... 127

LT3

0

0

0

.

.

1

LT1

1

0

1

.

.

1

1

2

3

.

.

LT2

0

1

1

.

.

1

LT8

0

0

0

.

.

1

...

...

...

...

...

...

... 255

IF_CAL_LOWER_

TONE_DIVIDE

CD3

0

0

0

.

.

1

CD1

1

0

1

.

.

1

IF_CAL_

DWELL_TIME

1

2

3

.

.

CD2

0

1

1

.

.

1

CD7

0

0

0

.

.

1

...

...

...

...

...

...

... 127

DB

28

IRC

1

DB

29

DB

30

IRC

2

IRD

1

IR_

CA

L_

SO

UR

CE

_

DR

IVE

_L

EV

EL

IR_

CA

L_

SO

UR

CE

÷2

IRC1

0

1

0

1

IR_CAL_SOURCE_

DRIVE_LEVELIRC2

0

0

1

1

OFF

LOW

MED

HIGH

IRD1

0

1

IR_CAL_SOURCE ÷2

SOURCE ÷2 OFF

SOURCE ÷2 ON

0

0

0

.

.

1

LT7

0

0

0

.

.

1

UT7

07

24

6-0

36

図 69.レジスタ 6—IF 微調整キャリブレーション・セットアップ・レジスタのマップ

IF_FINE_CAL ビット(R6_DB4)をイネーブルすると、微調

整 IF フィルタ・キャリブレーションが設定されます。次

にレジスタ 5 が書き込まれ、R5_DB4 がセットされたとき

に、微調整キャリブレーションが実行されます。

下側トーン周波数(kHz) =

2VIDEER_TONE_DIIF_CAL_LOW

XTAL

上側トーン周波数(kHz) =

2VIDEER_TONE_DIIF_CAL_UPP

XTAL

下側トーンと上側トーンは表 24 に示すように配置すること

が推奨されます。

表 24.IF フィルタ微調整キャリブレーション・トーンの周

波数

IF Filter

Bandwidth

Lower Tone

Frequency

Upper Tone

Frequency

9 kHz 78.1 kHz 116.3 kHz

13.5 kHz 79.4 kHz 116.3 kHz

18.5 kHz 78.1 kHz 119 kHz

IF トーン・キャリブレーション時間は、IFキャリブレーシ

ョン・トーンに要する時間です。この時間はシーケンサ・

クロックに依存します。最善の方法として、IF トーン・キ

ャリブレーション時間を最小 500 µs にすることが推奨さ

れます。

IF トーン・キャリブレーション時間 =

CLKSEQ

TIMEDWELLCALIF ___

IF フィルタ微調整キャリブレーションの合計時間は次式で

与えられます。

IF トーン・キャリブレーション時間× 10

R6_DB[28:30]は、イメージ除去(IR)キャリブレーションの

内部ソースを制御します。 IR_CAL_SOURCE_

DRIVE_LEVEL ビット(R6_DB[28:29])はソースの駆動強度

を制御し、IR_CAL_SOURCE_÷2 ビット(R6_DB30)は内部

信号ソース周波数の 2 分周を可能にします。

ADF7021-N

Rev. 0 － 54/62 －

レジスタ 7—リードバック・セットアップ・レジスタ

AD1AD2RB1RB2RB3

DB8 DB7 DB6 DB5 DB4 DB3 DB2

C2 (1) C1 (1)

CONTROL

BITS

DB1 DB0

C3 (1)C4 (0)

READBACK_

SELECT

ADC_

MODE

AD2

0

0

1

1

AD1

0

1

0

1

ADC_MODE

MEASURE RSSI

BATTERY VOLTAGE

TEMP SENSOR

TO EXTERNAL PINRB2

0

0

1

1

RB1

0

1

0

1

READBACK MODE

AFC WORD

ADC OUTPUT

FILTER CAL

SILICON REV

RB3

0

1

READBACK_SELECT

DISABLED

ENABLED

07

24

6-0

37

図 70.レジスタ 7—リードバック・セットアップ・レジスタのマップ

RSSI 測定値のリードバックは Rx モードでのみ有効です。

バッテリ電圧、温度センサー、または電圧の外部ピンから

のリードバックは Rx モードでは有効になりません。

Tx モードで、バッテリ電圧、温度センサー、または電圧

を外部ピンからリードバックするときは、先ず R8_DB8 を

使って ADC をパワーアップします。これは、消費電力を

節約するため Tx モードではデフォルトで ADC がターンオ

フされているためです。

AFC リードバックの場合、次式を使います(リードバッ

ク・フォーマットのセクション参照)。

FREQ RB [Hz] = (AFCリードバック× DEMOD CLK)/218

VBATTERY =バッテリ電圧リードバック/21.1

VADCIN = ADCIN 電圧リードバック/42.1

温度[°C] = −40 + (68.4 − TEMPリードバック) × 9.32

ADF7021-N

Rev. 0 － 55/62 －

レジスタ 8—パワーダウン・テスト・レジスタ

PD1PD3PD4PD5

DB8 DB7 DB6 DB5 DB4 DB3 DB2

C2 (0) C1 (0)

CONTROL

BITS

DB1 DB0

C3 (0)C4 (1)

LO

G_A

MP

_

EN

AB

LE

SY

NT

H_

EN

AB

LE

RE

SE

RV

ED

LN

A/M

IXE

R_

EN

AB

LE

FIL

TE

R_

EN

AB

LE

AD

C_

EN

AB

LE

DE

MO

D_

EN

AB

LE

Tx/R

x_S

WIT

CH

_

EN

AB

LE

PA

_E

NA

BL

E_

Rx_M

OD

E

CO

UN

TE

R_

RE

SE

TRx_RESET

CR1

DB15 DB14 DB13 DB12 DB11

LE1 PD6

DB10 DB9

SW1PD7

PD7

0

1

PA (Rx MODE)

PA OFF

PA ON

CR1

0

1

COUNTER_RESET

NORMAL

RESET

DEMOD

RESET

CDR

RESET

SW1

0

1

Tx/Rx SWITCH

DEFAULT (ON)

OFF

PD6

0

1

DEMOD_ENABLE

DEMOD OFF

DEMOD ON

PD5

0

1

ADC_ENABLE

ADC OFF

ADC ON

LE1

0

1

LOG_AMP_ENABLE

LOG AMP OFF

LOG AMP ON

PD4

0

1

FILTER_ENABLE

FILTER OFF

FILTER ON

PD3

0

1

LNA/MIXER_ENABLE

LNA/MIXER OFF

LNA/MIXER ON

PD1

0

1

SYNTH_ENABLE

SYNTH OFF

SYNTH ON

07

24

6-0

38

図 71.レジスタ 8—パワーダウン・テスト・レジスタのマップ

通常動作状態ではこのレジスタへの書き込みは不要です。 LNA/PA 整合回路では、R8_DB11 を常に 0 に設定する必要

があります。これにより、内部 Tx/Rx スイッチがイネーブ

ルされます。これがデフォルトのパワーアップ状態になっ

ています。

ADF7021-N

Rev. 0 － 56/62 －

レジスタ 9—AGC レジスタ

AGC_HIGH_THRESHOLDLNA_

GAIN

AGC_

MODE

FILTER_

GAINLN

A_

BIA

S

FIL

TE

R_

CU

RR

EN

T

MIX

ER

_

LIN

EA

RIT

Y

LN

A_M

OD

E

AGC_LOW_THRESHOLDADDRESS

BITS

FG

2

FG

1

GL

5

GL

6

GL

7

GH

1

GH

5

GH

6

GM

1

GM

2

LG

1

LG

2

GH

7

GH

2

GH

3

GH

4

GL

4

GL

3

C2 (

0)

C1 (

1)

C3 (

0)

C4 (

1)

GL

1

GL

2

FI1

LG

1

ML

1

LI1

LI2

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

FI1

0

1

FILTER_CURRENT

LOW

HIGH

0

1

2

3

AGC_MODE

AUTO AGC

MANUAL AGC

FREEZE AGC

RESERVED

FG2

0

0

1

1

FG1 FILTER_GAIN

0

1

0

1

8

24

72

INVALID

LG2

0

0

1

1

LG1

0

1

0

1

LNA_GAIN

3

10

30

INVALID

GL3

0

0

0

1

.

.

.

1

1

1

GL1

1

0

1

0

.

.

.

1

0

1

AGC_LOW_

THRESHOLD

1

2

3

4

.

.

.

61

62

63

GL2

0

1

1

0

.

.

.

0

1

1

GL7

0

0

0

0

.

.

.

1

1

1

GL6

0

0

0

0

.

.

.

1

1

1

GL5

0

0

0

0

.

.

.

1

1

1

GL4

0

0

0

0

.

.

.

1

1

1

GH3

0

0

0

1

.

.

.

1

1

0

GH1

1

0

1

0

.

.

.

0

1

0

AGC_HIGH_

THRESHOLD

1

2

3

4

.

.

.

78

79

80

GH2

0

1

1

0

.

.

.

1

1

0

GH7

0

0

0

0

.

.

.

1

1

1

GH6

0

0

0

0

.

.

.

0

0

0

GH5

0

0

0

0

.

.

.

0

0

1

GH4

0

0

0

0

.

.

.

1

1

0

LI2

0

LI1

0

LNA_BIAS

800µA (DEFAULT)

LG1

0

1

LNA_MODE

DEFAULT

REDUCED GAIN

ML1

0

1

MIXER_LINEARITY

DEFAULT

HIGH

07

24

6-0

39

図 72.レジスタ 9—AGC レジスタのマップ

このレジスタの設定は、デフォルト以外の AGC 設定が必

要な場合にのみ必要です。

受信モードでは、デフォルトでパワーアップ時に AGC は

自動 AGC に設定されます。デフォルトのスレッショール

ドは、 AGC_ LOW_ THRESHOLD = 30 と AGC_HIGH_

THRESHOLD = 70 になっています。詳細については、

RSSI/AGC のセクションを参照してください。

AGC の上限と下限の設定は、正しい動作のために 30 以上

離れている必要があります。

LNA ゲイン= 30 は、LNA_MODE (R9_DB25) = 0 の場合に

のみ使用可能です。

ADF7021-N

Rev. 0 － 57/62 －

レジスタ 10—AFC レジスタ

KIKP AFC_SCALING_FACTORMAX_AFC_RANGE

AF

C_E

N

ADDRESS

BITS

KP

3

KP

2

MA

3

M4

M5

M6

M7

M11

M12

KI2

KI3

KI4

KP

1

KI1

M8

M9

M10

M3

M2

MA

4

MA

5

C2 (

1)

C1 (

0)

C3 (

0)

C4 (

1)

AE

1

M1

MA

2

MA

6

MA

7

MA

8

MA

1

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

DB

29

DB

30

DB

31

KP1

0

1

.

1

2^0

2^1

...

2^7

AE1

0

1

AFC_EN

OFF

AFC ON

MA3

0

0

0

1

.

.

.

1

1

1

MA1

1

0

1

0

.

.

.

1

0

1

MAX_AFC_

RANGE

1

2

3

4

.

.

.

253

254

255

MA2

0

1

1

0

.

.

.

0

1

1

MA8

0

0

0

0

.

.

.

1

1

1

...

...

...

...

...

...

...

...

...

...

...

0

0

.

1

0

0

.

1

KP2KP3 KP KI1

0

1

.

1

2^0

2^1

...

2^15

0

0

.

1

0

0

.

1

KI2KI3 KIKI4

0

0

.

1

M3

0

0

0

1

.

.

.

1

1

1

M1

1

0

1

0

.

.

.

1

0

1

AFC_SCALING_

FACTOR

1

2

3

4

.

.

.

4093

4094

4095

M2

0

1

1

0

.

.

.

0

1

1

M12

0

0

0

0

.

.

.

1

1

1

...

...

...

...

...

...

...

...

...

...

...

07

24

6-0

40

図 73.レジスタ 10—AFC レジスタのマップ

AFC_SCALING_FACTOR は次式で表すことができます。

XTALRoundFACTORSCALINGAFC

5002__

24

KI と KP を設定すると、AFC セトリング・タイムと AFC

精度が影響を受けます。各パラメータの許容範囲は、KI >

6、かつ KP < 7 です。

最適 AFC 性能を得るための推奨設定は、KI = 11 と KP = 4

です。AFC セトリング・タイムと AFC 精度との間のトレー

ドオフを行うときは、KI パラメータと KP パラメータを推

奨設定(許容範囲内に設定)から次のように調整することが

できます。

AFC 補正範囲= MAX_AFC_RANGE × 500 Hz

RF_DIVIDE_BY_2 (R1_DB18)をイネーブルすると、設定範

囲は半分になります。この半減に対して、ユーザーは設定

する MAX_AFC_RANGE 値を倍にすることにより対処す

る必要があります。

AFC プルイン・レンジ内であるが IF フィルタ帯域外にあ

る信号は IF フィルタにより減衰します。このため、信号

がレシーバ感度ポイントを下回ることがあるため、AFC

が検出できなくなります。

ADF7021-N

Rev. 0 － 58/62 －

レジスタ 11—同期ワード検出レジスタ

PL2

0

0

1

1

PL1

0

1

0

1

SYNC_BYTE_

LENGTH

12 BITS

16 BITS

20 BITS

24 BITS

MT2

0

0

1

1

MT1

0

1

0

1

MATCHING_

TOLERANCE

ACCEPT 0 ERRORS

ACCEPT 1 ERROR

ACCEPT 2 ERRORS

ACCEPT 3 ERRORS

SYNC_BYTE_SEQUENCECONTROL

BITS

SY

NC

_B

YT

E_

LE

NG

TH

MA

TC

HIN

G_

TO

LE

RA

NC

E

MT

2

SB

1

SB

2

SB

3

SB

4

SB

5

SB

6

SB

7

SB

8

SB

9

SB

10

SB

11

SB

12

SB

13

SB

14

SB

15

SB

16

SB

17

SB

18

SB

19

SB

20

SB

21

SB

22

SB

23

SB

24

MT

1

C2 (

1)

C1 (

1)

C3 (

0)

C4 (

1)

PL

1

PL

2

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

DB

29

DB

30

DB

31

07

24

6-0

41

図 74.レジスタ 11—同期ワード検出レジスタのマップ

レジスタ 12—SWD/スレッショールド・セットアップ・レジスタ

DATA_PACKET_LENGTHCONTROL

BITSLO

CK

_

TH

RE

SH

OL

D_

MO

DE

SW

D_M

OD

EIL

2

IL1

C2 (

0)

C1 (

0)

C3 (

1)

C4 (

1)

LM

1

LM

2

DB

15

DB

14

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DP

8

DP

7

DP

6

DP

5

DP

4

DP

3

DP

2

DP

1

DB

7

DB

6

DB

5

DB

4

DB

1

DB

0

DB

2

DB

3

LOCK_THRESHOLD_MODE

0 THRESHOLD FREE RUNNING

1 LOCK THRESHOLD AFTER NEXT SYNCWORD

2 LOCK THRESHOLD AFTER NEXT SYNCWORD

FOR DATA PACKET LENGTH NUMBER OF BYTES

3 LOCK THRESHOLD

DATA_PACKET_LENGTH

0 INVALID

1 1 BYTE

... ...

255 255 BYTES

SWD_MODE

0 SWD PIN LOW

1 SWD PIN HIGH AFTER NEXT SYNCWORD

2 SWD PIN HIGH AFTER NEXT SYNCWORD

FOR DATA PACKET LENGTH NUMBER OF BYTES

3 INTERRUPT PIN HIGH

07

24

6-0

42

図 75.レジスタ 12—SWD/スレッショールド・セットアップ・レジスタのマップ

ロック・スレッショールドは、エンベロープ検出器のスレッショールドをロックします。これは、リニア復調器または相関復調器を使用

する場合、リニア復調器内のスライサをロックする効果を持ち、 AFC ループと AGC ループをロックします。

ADF7021-N

Rev. 0 － 59/62 －

レジスタ 13—3FSK/4FSK 復調レジスタ

これらの設定については、レシーバのセットアップのセクションを参照してください。

3FSK_CDR_THRESHOLD

VIT

ER

BI_

PA

TH

_M

EM

OR

Y

3FSK/4FSK_

SLICER_THRESHOLD

CONTROL

BITS

3F

SK

_V

ITE

RB

I_D

ET

EC

TO

R

PH

AS

E_

CO

RR

EC

TIO

N

ST

4

ST

5

ST

6

ST

7

VD

1

PC

1

VM

1

VM

2

VT

1

VT

2

VT

3

VT

4

VT

5

VT

6

VT

7

ST

3

C2 (

0)

C1 (

1)

C3 (

1)

C4 (

1)

ST

1

ST

2

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

1

DB

0

DB

2

DB

3

3FSK_PREAMBLE_

TIME_VALIDATE

PT

V1

PT

V2

PT

V3

PT

V4

DB

24

DB

23

DB

22

DB

25

4 BITS0

0

1

1

VM2

VITERBI_PATH _

MEMORYVM1

0

1

0

1

6 BITS8 BITS32 BITS

PHASE_

CORRECTION

0 DISABLED1 ENABLED

PC1

3FSK_VITERBI_

DETECTOR

0 DISABLED1 ENABLED

VD1

ST3

0

0

0

.

.

1

ST1

1

0

1

.

.

1

SLICER

THRESHOLD

1

2

3

.

.

ST2

0

1

1

.

.

1

ST7

0

0

0

.

.

1

...

...

...

...

...

...

... 127

0 00 ... 0 OFF

VT3

0

0

0

.

.

1

VT1

1

0

1

.

.

1

3FSK_CDR_

THRESHOLD

1

2

3

.

.

VT2

0

1

1

.

.

1

VT7

0

0

0

.

.

1

...

...

...

...

...

...

... 127

0 00 ... 0 OFF

PTV3

0

0

0

.

.

1

PTV1

1

0

1

.

.

1

3FSK_PREMABLE_

TIME_VALIDATE

1

2

3

.

.

PTV2

0

1

1

.

.

1

PTV4

0

0

0

.

.

1 15

0 00 0 0

07

24

6-0

43

図 76.レジスタ 13—3FSK/4FSK 復調レジスタのマップ

ADF7021-N

Rev. 0 － 60/62 －

レジスタ 14—テスト DAC レジスタ

TEST_DAC_GAIN TEST_DAC_OFFSET

TE

ST

_T

DA

C_E

N

ED

_P

EA

K_

RE

SP

ON

SE

ED

_L

EA

K_

FA

CT

OR

PU

LS

E_

EX

TE

NS

ION

ADDRESS

BITS

TG

3

TG

2

ER

2

TO

4

TO

5

TO

6

TO

7

TO

11

TO

12

TO

14

TO

15

TO

16

TG

1

TO

13

TO

8

TO

9

TO

10

TO

3

TO

2

EF

1

EF

2

C2 (

1)

C1 (

0)

C3 (

1)

C4 (

1)

TE

1

TO

1

ER

1

EF

3

PE

1

PE

2

TG

4

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

DB

29

DB

30

DB

31

ED_PEAK_RESPONSE

0

1

2

3

FULL RESPONSE TO PEAK

0.5 RESPONSE TO PEAK



TEST_DAC_GAIN

0

1

...

15

NO GAIN

× 2^1

...

× 2^15

ED_LEAK_FACTOR

0

1

2

3

4

5

6

7

LEAKAGE =

2^–8

2^–9

2^–10

2^–11

2^–12

2^–13

2^–14

2^–15

07

24

6-0

44

PULSE_EXTENSION

0

1

2

3

NO PULSE EXTENSION

EXTENDED BY 1

EXTENDED BY 2

EXTENDED BY 3

図 77.レジスタ 14—テスト DAC レジスタのマップ

復調器チューニング・パラメータ (PULSE_EXTENSION、

ED_LEAK_FACTOR、ED_PEAK_RESPONSE)は、R15_DB[4:7]

を 0x9 に設定することによってのみイネーブルすることができ

ます。

アナログ FM 復調と SNR 測定にテスト DAC を使用する方

法

テスト DAC の使用方法の詳細については、アプリケーション・

ノート AN-852 を参照してください。

テスト DAC を使うと、リニア復調器と相関復調器のポスト復調

器フィルタ出力を外部に表示することができます。また、テス

ト DACは 16ビットのフィルタ出力を入力し、2次の誤差帰還 Σ-

Δ コンバータを使って高周波シングル・ビット出力へ変換しま

す。出力は SWD ピンに得られます。この信号を適切にフィル

タして、次のように使うことができます。

FSK ポスト復調器フィルタ出力での信号モニター。これに

より、復調器出力 SNR を測定することができます。受信

信号品質を測定するために、受信ビット・ストリームのア

イ・ダイアグラムも表示することができます。

アナログ FM 復調。

DEMOD CLK により相関器とフィルタをクロックしている間は、

CDR CLK がテスト DAC を駆動します。テスト DAC は通常の

ユーザ・モードで機能しますが、CDR CLK を DEMOD CLK 周

波数以上に高くすると、最適性能が得られることに注意してく

ださい。CDR ブロックは、この条件下では機能しません。

レジスタ 14—テスト DAC レジスタを設定すると、テスト DAC

がイネーブルされます。リニア復調器出力と相関器/復調器出力

を DAC へマルチプレックスすることができます。

レジスタ 14—テスト DAC レジスタを使うと、固定オフセット

項を信号から除去することができます(ddt の場合に IF 成分を除

去)。また、DAC の最大ダイナミック・レンジの使用を可能に

する信号ゲイン項も持っています。

ADF7021-N

Rev. 0 － 61/62 －

レジスタ 15—テスト・モード・レジスタ

Rx_TEST_

MODES

Tx_TEST_

MODES

Σ-Δ_TEST_

MODES

PF

D/C

P_

TE

ST

_

MO

DE

S

PLL_TEST_

MODES

ANALOG_TEST_

MODES CLK_MUXF

OR

CE

_L

DH

IGH

RE

G 1

_P

D

CA

L_

OV

ER

RID

E

ADDRESS

BITS

PM

4

PM

3

AM

3

TM

1

TM

2

TM

3

SD

1

PC

2

PC

3

CM

2

CM

3

PM

1

PM

2

CM

1

SD

2

SD

3

PC

1

RT

4

RT

3

AM

4

FH

1

RD

1

CO

2

CO

1

C2 (

1)

C1 (

1)

C3 (

1)

C4 (

1)

RT

1

RT

2

AM

2

AM

1

DB

16

DB

15

DB

14

DB

17

DB

20

DB

19

DB

18

DB

21

DB

13

DB

12

DB

11

DB

10

DB

9

DB

8

DB

7

DB

6

DB

5

DB

4

DB

22

DB

23

DB

24

DB

26

DB

27

DB

28

DB

25

DB

1

DB

0

DB

2

DB

3

DB

29

DB

30

DB

31

ANALOG_TEST_MODES

0 BAND GAP VOLTGE1 40µA CURRENT FROM REG42 FILTER I CHANNEL: STAGE 13 FILTER I CHANNEL: STAGE 24 FILTER I CHANNEL: STAGE 15 FILTER Q CHANNEL: STAGE 16 FILTER Q CHANNEL: STAGE 27 FILTER Q CHANNEL: STAGE 18 ADC REFERENCE VOLTAGE9 BIAS CURRENT FROM RSSI 5µA10 FILTER COARSE CAL OSCILLATOR O/P11 ANALOG RSSI I CHANNEL12 OSET LOOP +VE FBACK V (I CH)13 SUMMED O/P OF RSSI RECTIFIER+14 SUMMED O/P OF RSSI RECTIFIER–15 BIAS CURRENT FROM BB FILTER

Rx_TEST_MODES

0 NORMAL1 SCLK, SDATA -> I, Q2 REVERSE I,Q3

LINEAR SLICER ON RXDATA

4CORRELATOR SLICER ON TxRxDATA

ADDITIONAL FILTERING ON I, Q

ENVELOPE DETECTOR WATCHDOG DISABLEDRESERVED

ENABLE REG 14 DEMOD PARAMETERS

PROHIBIT CALACTIVE

ENABLE DEMOD DURING CALFORCE CALACTIVE

56

I,Q TO TxRxCLK, TxRxDATA

789101112

POWER DOWN DDT AND ED IN T/4 MODE

13

1415

Tx_TEST_MODES

0

Tx CARRIER ONLY1

Tx +VE TONE ONLY2

Tx –VE TONE ONLY3

Tx "1010" PATTERN4

Tx PN9 DATA, AT PROGRAMED RATE5

Tx SYNC BYTE REPEATEDLY6

Σ-Δ_TEST_MODES

0 DEFAULT, 3RD ORDER SD, NO DITHER1 1ST ORDER SD2 2ND ORDER SD3 DITHER TO FIRST STAGE4 DITHER TO SECOND STAGE5 DITHER TO THIRD STAGE6 DITHER × 87 DITHER × 32

0 NORMA

PLL_TEST_MODES

L OPERATION1 R DIV2 N DIV3 RCNTR/2 ON MUXOUT4 NCNTR/2 ON MUXOUT5 ACNTR TO MUXOUT6 PFD PUMP UP TO MUXOUT7 PFD PUMP DN TO MUXOUT8 SDATA TO MUXOUT (OR SREAD?)9 ANALOG LOCK DETECT ON MUXOUT10 END OF COARSE CAL ON MUXOUT11 END OF FINE CAL ON MUXOUT12

13 TEST MUX SELECTS DATA14 LOCK DETECT PERCISION15 RESERVED

PFD/CP_TEST_MODES

0 DEFAULT, NO BLEED1 (+VE) CONSTANT BLEED2 (–VE) CONSTANT BLEED3 (–VE) PULSED BLEED4 (–VE) PULSE BLD, DELAY UP?5 CP PUMP UP6 CP TRI-STATE7 CP PUMP DN

CLK MUXES ON CLKOUT PIN

01234567

CAL_OVERRIDE

0 AUTO CAL1 OVERRIDE GAIN2 OVERRIDE BW3 OVERRIDE BW AND GAIN

FORCE_LD_HIGH

0 NORMAL1 FORCE

REG1_PD

0 NORMAL1 PWR DWN

SDATA TO CDR

FORCE NEW PRESCALER CONFIG.

FOR ALL N

NORMAL OPERATION

NORMAL, NO OUTPUTDEMOD CLK

CDR CLK

SEQ CLK

BB OFFSET CLK

SIGMA DELTA CLK

ADC CLK

TxRxCLK

3FSK SLICER ON TxRxDATA

07

24

6-0

45

図 78.レジスタ 15—テスト・モード・レジスタのマップ

ANALOG_TEST_MODES を 11 に設定すると、アナロ

グ RSSI を Test_A ピンから表示することができます。

Tx_TEST_MODES を使って、テスト変調をイネーブル

することができます。

使用する復調器に応じて Rx_TEST_ MODES を 4、5、

または 6 に設定すると、CDR ブロックをバイパスする


ADF7021-N

Rev. 0 － 62/62 －

外形寸法

PIN 1INDICATOR

TOPVIEW

6.75BSC SQ

7.00BSC SQ

148

1213

3736

2425

4.25

4.10 SQ

3.95

0.50

0.40

0.30

0.30

0.23

0.18

0.50 BSC

12° MAX

0.20 REF

0.80 MAX

0.65 TYP1.00

0.85

0.80

5.50REF

0.05 MAX

0.02 NOM

0.60 MAX

0.60 MAXPIN 1INDICATOR

COPLANARITY0.08

SEATINGPLANE

0.25 MIN

EXPOSEDPAD

(BOTTOM VIEW)

COMPLIANT TO JEDEC STANDARDS MO-220-VKKD-2

図 79.48 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ]

7 mm × 7 mm ボディ、極薄クワッド (CP-48-3)

寸法: mm

オーダー・ガイド

Model Temperature Range Package Description Package Option

ADF7021-NBCPZ1 −40°C to +85°C 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-48-3

ADF7021-NBCPZ-RL1 −40°C to +85°C 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-48-3

ADF7021-NBCPZ-RL71 −40°C to +85°C 48-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CP-48-3

ADF7021-NDF −40°C to +85°C Die on Film

EVAL-ADF70XXMBZ21 Evaluation Platform Mother Board

EVAL-ADF7021-NDBIZ1 426 MHz to 429 MHz Daughter Board

EVAL-ADF7021-NDBEZ1 426 MHz to 429 MHz Daughter Board

EVAL-ADF7021-NDBZ21 860 MHz to 870 MHz Daughter Board

EVAL-ADF7021-NDBZ51 Matching Unpopulated Daughter Board

1 Z = RoHS 準拠製品

D

07246

-0-2

/08

(0)-

J

serial control port 高性能狭帯域トランシーバic高性能狭帯域トランシーバic...

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