PRIMER PARCIAL:IMPLEMENTACIÓN DE MSS

1

0110000101110011011000010110111001111010011000010

11

01

01

00

11

00

10

10

11

00

00

10

11

01

11

0

Sistemas Digitales II

RESUMENSISTEMAS DIGITALES II

vasanza

2

0110000101110011011000010110111001111010011000010

11

01

01

00

11

00

10

10

11

00

00

10

11

01

11

0

Sistemas Digitales II

Diagrama de Estados

Reducido

Tabla de Estados Presentes y Siguientes

Mapas de Karnaugh

Ecuaciones Booleanas

Implementación con Puertas

Lógicas

Diagrama de Tiempo

yn \ y0 0 1

0 Yn..Y0 Yn..Y0

1 Yn..Y0 Yn..Y0

vasanza

3

0110000101110011011000010110111001111010011000010

11

01

01

00

11

00

10

10

11

00

00

10

11

01

11

0

Sistemas Digitales II

Diagrama de Estados Reducido / ASM

Diagrama de Tiempo

VHDL

• Mem Estado & Deco E.S.

• Deco Salida.

Implementación: Reg. Sostenimiento,

Decoder & Mux

Mapas de Karnaugh

vasanza