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1

Tema 2: Circuitos Secuenciales

Contenidos

2.1 Introducción

2.2 Descripción de un Sistema Secuencial

2.3 Elementos con Memoria

2.4 Análisis y Síntesis de Circuitos

Secuenciales

2.1 Introducción

2

nx

Diagrama de un Sistema Secuencial

2x

1x 1z

2z

pz

1Y

2Y

mY

1y

2y

my

)()1( tYty ii

Entradas Salidas

Estado

Presente Estado

Próximo

iQiq

Circuito Combinacional

Elementos con

Memoria

Variables de

Estado

2.1 Introducción

3

Clasificación de los Sistemas Secuenciales

•Asíncronos: Para una combinación de señales de

entrada el sistema evoluciona sin control externo, hasta

que llega a un estado interno estable

•Síncronos: La evolución del sistema es controlada por

una señal de impulsos externos, que se denomina reloj del

sistema

4

Sistemas Síncronos

Disparado por nivel alto

Disparado por flanco (de subida)

•Disparado por nivel

•Disparado por flanco

•alto

•bajo

•de subida

•de bajada

2.1 Introducción


5

Diagramas de estado

qi qj

qi qj Moore

Mealy

Salidas=f(entradas, estado actual)

Salidas=f(estado actual)

/f(X,qj) /f(X,qj)

X

X

X

X

/f(X,qi)

/f(X,qi)

X

/f(X,qj) X


6

Ejemplo de un diagrama de estado (Contador 0-3)

Mealy

0 1

2 3

0 1

2 3

Moore

/0 0

/1 1

/1 0

/0 1

/3 0 /3 1

/2 0 /2 1

0

0

0

0

1

1 1

1

/0 /1

/2 /3


7

Tabla de estado/salida

0q

1q

1mq

0x1x

1nx

),(, 11 qxfQl),(, 00 qxfQi

),(, 00 qxfQj

),(, 00 qxfQs

),(, 11 nns qxfQ

0q

1q

1mq

0x 1x 1nx

lQQi

Qj

sQ

sQ

S

)( 1nqf

)( 0qf

)( 1qf

Mealy Moore


8


0 1 S

0 0 1 0

1 1 2 1

2 2 3 2

3 3 0 3

0 1

0 0,0 1,1

1 1,1 2,2

2 2,2 3,3

3 3,3 0,0

Mealy Moore


9

Biestable R-S

R S Qt+1 Qt+1

0 0 Qt Qt

0 1 1 0

1 0 0 1

1 1 ? ?

R

S

Q

Q

Qt Qt+1 R S

0 0 X 0

0 1 0 1

1 0 1 0

1 1 0 X

R

S

Q

Q Ck

CK

R

S

Q

Q t

disparado

por flanco

de subida

Tabla de Excitación

Tabla de Verdad

(Reset)

(Set)


10

Biestable J-K

J

K

Q

Q Ck

ClK

J

K

Q

Q t

J K Qt+1 Qt+1

0 0 Qt Qt

0 1 0 1

1 0 1 0

1 1 Qt Qt

Tabla de Verdad

Qt Qt+1 J K

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0



11

Biestable D

D

Ck

Q

Q

D Qt+1 Qt+1

0 0 1

1 1 0

Qt Qt+1 D

0 0 0

0 1 1

1 0 0

1 1 1 t

ClK

D

Q

Q

Tabla de Verdad



12

Biestable T

T

Ck

Q

Q

T Qt+1 Qt+1

0 Qt Qt

1 Qt Qt

Qt Qt+1 T

0 0 0

0 1 1

1 0 1

1 1 0

ClK

T

Q

Q t

Tabla de Verdad


2.4 Análisis y Síntesis de Circuitos Secuenciales

13

Síntesis de un circuito secuencial

• Especificaciones

• Diagrama de estados

• Tabla de estado/salida

• Codificación de estados

•Tabla de Transición

•Tabla de Excitación de los biestables

• Obtención de las expresiones mínimas

• Implementación

• Análisis y verificación del circuito


14

Diagrama de estado del contador

0 1

2 3

0 1

2 3

/0 0

/1 1 /1 0

/0 1

/3 0 /3 1

/2 0 /2 1

0

0

0

0

1

1 1

1

/0 /1

/2 /3

Mealy Moore

Especificaciones

•Diseñar un contador módulo 4 (cuenta de 0 a 3 y repite) con una señal de

avance/parada. Avanza cuando vale 1 y detiene la cuenta cuando vale 0.


15


0 1 S

0 0 1 0

1 1 2 1

2 2 3 2

3 3 0 3

0 1

0 0,0 1,1

1 1,1 2,2

2 2,2 3,3

3 3,3 0,0

Mealy Moore

Esta

do a

ctu

al

Esta

do a

ctu

al

Estado

Siguiente Estado

Siguiente

Entrada,E Entrada,E


16

Codificación de estados

Menor entero

>=

log2(Nº de estados)

Nombre de

Estado

Código

Binario

0 00

1 01

2 10

3 11

Número

de Bits

Número biestables = Número de Bits

Cada bit será nominado mediante una

variable de estado qi


17


0 1 S

00 00 01 00

01 01 10 01

10 10 11 10

11 11 00 11

0 1

00 00,00 01,01

01 01,01 10,10

10 10,10 11,11

11 11,11 00,00

Mealy Moore


18

Tabla de transición de estados(Mealy)

q1 q0 E Q1 Q0 S1 S0

0 0 0 0 0 0 0

0 0 1 0 1 0 1

0 1 0 0 1 0 1

0 1 1 1 0 1 0

1 0 0 1 0 1 0

1 0 1 1 1 1 1

1 1 0 1 1 1 1

1 1 1 0 0 0 0

0 1

00 00,00 01,01

01 01,01 10,10

10 10,10 11,11

11 11,11 00,00

Tabla de Estado/Salida Tabla de transición


19

Tabla de transición de estados(Moore)

q1 q0 E Q1 Q0

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

q1 q0 S1 S0

0 0 0 0

0 1 0 1

1 0 1 0

1 1 1 1

0 1 S

00 00 01 00

01 01 10 01

10 10 11 10

11 11 00 11

Tabla de Estado/Salida

Tablas de transición


20

Tabla de excitación

q1 q0 E Q1 Q0 D1 D0

0 0 0 0 0 0 0

0 0 1 0 1 0 1

0 1 0 0 1 0 1

0 1 1 1 0 1 0

1 0 0 1 0 1 0

1 0 1 1 1 1 1

1 1 0 1 1 1 1

1 1 1 0 0 0 0

Tabla de transición

¡¡ Dependerá del biestable usado !! Qt Qt+1 D

0 0 0

0 1 1

1 0 0

1 1 1

Tabla de Excitación, D

Entradas a cada

biestable


21

Obtención de las expresiones mínimas

00 01 11 10

0 0 0 1 1

1 0 1 0 1

011011 qqqEqqED

00 01 11 10

0 0 1 1 0

1 1 0 0 1

000 qEqED

q1q0

E

q1q0

E

D1 D0


22


Salidas(Moore)

0 1

0 0 1

1 0 1

1q

0q

00 qS 11 qS

0 1

0 0 0

1 1 1

1q

0q

S1 S0


23


Salidas (Mealy)

00 01 11 10

0 0 0 1 1

1 0 1 0 1

01qq

E

011011 qqqEqqES

00 01 11 10

0 0 1 1 0

1 1 0 0 1

01qq

E

000 qEqES

S1 S0


24

Implementación

NQ0Q0

NQ1Q1

RE

SE

TRELOJ

D0

U1

74LS175

1D4

2D5

3D12

4D13

CLK9

CLR

1

1Q2

1Q3

3Q10

4Q15

2Q6

3Q11

2Q7

4Q14

D1

U2A

7404

1 2X NX

U3A

7408

1

23

U3B

7408

4

56

U3C

7408

9

108

U3D

7408

12

1311

U4A

7411

1122

13

U5A

7432

1

23

U5B

7432

4

56

U5C

7432

9

108

Q0NQ1

X

Q1

NX

NQ0

Q1

D1

NX

X

Q0

NQ0

D0


25

Verificación y Pruebas

Tiempo(ms)

0s 10 20 30 40 50 60 70 80 90 100 110 120 130 140 150

RELOJ E

CLR Q1 Q0 00 01 10 11 00 01 10 11 00 01


26

Especificaciones

• Diseñar un circuito verificador de paridad para caracteres

de 4 bits. El circuito recibirá por una línea serie los 4 bits.

Coincidiendo con el 4º bit sacará como salida un 1 si y solo

si se han recibido un número par de unos. Una vez recibido

los cuatro bits se volverá a esperar un nuevo carácter de 4

bits. Durante la recepción de los 3 primeros bits la salida

será 0.


27

Diagrama de estados

0/0I

1

0

1/0P0/1P 0/2P 0/3P

0/3I0/2I0/1I0 0 0

01

0 0 0

1

1

1

1 1

1

Moore


28

Tabla de estado-salida

0 1 S

I0 P1 I1 0

I1 I2 P2 0

I2 I3 P3 0

I3 I0 P0 0

P0 P1 I1 1

P1 P2 I2 0

P2 P3 I3 0

P3 P0 I0 0


29

Tabla de estado-salida

0 1 S

I0 P1 I1 0

I1 I2 P2 0

I2 I3 P3 0

I3 I0 P0 0

P0 P1 I1 1

P1 P2 I2 0

P2 P3 I3 0

P3 P0 I0 0

0 1 S

000 101 001 0

001 010 110 0

010 011 111 0

011 000 100 0

100 101 001 1

101 110 010 0

110 111 011 0

111 100 000 0


30

Tabla de transición de estados

q2 q1 q0 E Q2 Q1 Q0 S

0 0 0 0 1 0 1 0

0 0 0 1 0 0 1 0

0 0 1 0 0 1 0 0

0 0 1 1 1 1 0 0

0 1 0 0 0 1 1 0

0 1 0 1 1 1 1 0

0 1 1 0 0 0 0 0

0 1 1 1 1 0 0 0

1 0 0 0 1 0 1 1

1 0 0 1 0 0 1 1

1 0 1 0 1 1 0 0

1 0 1 1 0 1 0 0

1 1 0 0 1 1 1 0

1 1 0 1 0 1 1 0

1 1 1 0 1 0 0 0

1 1 1 1 0 0 0 0


31

Tabla de excitación (J-K)

q2 q1 q0 E Q2 Q1 Q0 J2 K2 J1 K1 J0 K0

0 0 0 0 1 0 1 1 X 0 X 1 X

0 0 0 1 0 0 1 0 X 0 X 1 X

0 0 1 0 0 1 0 0 X 1 X X 1

0 0 1 1 1 1 0 1 X 1 X X 1

0 1 0 0 0 1 1 0 X X 0 1 X

0 1 0 1 1 1 1 1 X X 0 1 X

0 1 1 0 0 0 0 0 X X 1 X 1

0 1 1 1 1 0 0 1 X X 1 X 1

1 0 0 0 1 0 1 X 0 0 X 1 X

1 0 0 1 0 0 1 X 1 0 X 1 X

1 0 1 0 1 1 0 X 0 1 X X 1

1 0 1 1 0 1 0 X 1 1 X X 1

1 1 0 0 1 1 1 X 0 X 0 1 X

1 1 0 1 0 1 1 X 1 X 0 1 X

1 1 1 0 1 0 0 X 0 X 1 X 1

1 1 1 1 0 0 0 X 1 X 1 X 1


32


00 01 11 10

00 1 0 X X

01 0 1 X X

11 1 1 X X

10 0 0 X X

12qq

Eq000 01 11 10

00 X X 0 0

01 X X 1 1

11 X X 1 1

10 X X 0 0

12qq

Eq0

10012 qqEqEqEJ EK 2

J2 K2


33


00 01 11 10

00 0 X X 0

01 0 X X 0

11 1 X X 1

10 1 X X 1

12qq

Eq0

01 qJ

00 01 11 10

00 X 0 0 X

01 X 0 0 X

11 X 1 1 X

10 X 1 1 X

01 qK

J1 K1

12qq

Eq0


34


00 01 11 10

00 1 1 X X

01 1 1 X X

11 X X 1 1

10 X X 1 1

12qq

Eq0

10 J 10 K

00 01 11 10

00 X X 1 1

01 X X 1 1

11 1 1 X X

10 1 1 X X

J0 K0

12qq

Eq0


35


00 01 11 10

00 0 0 0 1

01 0 0 0 1

11 0 0 0 0

10 0 0 0 0

12qq

Eq0

012 qqqS

S


36

Implementación


37

Verificación y Pruebas

Tiempo

Clk

Clear

X

Salida

0s 2ms 4ms 6ms 8ms 10ms 12ms 14ms 16ms 18ms 20ms

1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1

presentación de powerpoint · 2.3 elementos con memoria 2.4 análisis y síntesis de circuitos...

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