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CIDESI_NM05 Manual de referencia
Prueba piloto de proceso NMOS de
5 µm de CIDESI
Versión 0.1a
25/03/2020
Dirección de Microtecnologías CENTRO DE INGENIERÍA Y DESARROLLO INDUSTRIAL
CIDESI_NM05
2020, Dirección de Microtecnologías, CIDESI, Querétaro, México.
Este documento forma parte de las referencias para la prueba piloto de la propuesta “Oblea
Multiproyecto” de la Dirección de Microtecnologías del Centro de Ingeniería y Desarrollo Industrial. La
información contenida está sujeta a cambios sin previo aviso.
CIDESI_NM05 | CIDESI
Contenido
Descripción general ............................................................................................................................. 4
El proceso CIDESI_NM05 ................................................................................................................. 4
Proceso de fabricación ........................................................................................................................ 5
Detalles de proceso en cuarto limpio .............................................................................................. 5
Ejemplos de diseños físicos (layout) ................................................................................................ 7
Transistor NMOS.......................................................................................................................... 7
Resistor de polisilicio ................................................................................................................... 7
Capacitores .................................................................................................................................. 8
PDK – Kit de diseño de proceso ........................................................................................................... 9
Instrucciones generales ................................................................................................................... 9
Lineamientos de diseño ..................................................................................................................... 11
Reglas de diseño por capa ............................................................................................................. 11
Recomendaciones adicionales ....................................................................................................... 13
Convenciones de layout ............................................................................................................. 13
Contactos ................................................................................................................................... 13
Interconexiones de metal .......................................................................................................... 13
Jerarquía de layouts ................................................................................................................... 13
Formato de diseños para envío ................................................................................................. 13
Modelos de dispositivos .................................................................................................................... 14
Descripción general ....................................................................................................................... 14
Información de contacto ................................................................................................................... 15
CIDESI_NM05
Descripción general El proceso CIDESI_NM05
CIDESI_NM05 es un proceso de fabricación de microcircuitos ofrecido por la Dirección de
Microtecnologías del Centro de ingeniería y Desarrollo Industrial (CIDESI), a través del servicio de
oblea multiproyecto, para los participantes registrados para la prueba piloto.
Este proceso está diseñado para la fabricación de transistores MOS de único canal tipo N, o NMOS,
definidos por diseño con una longitud mínima de canal (L) de 5 µm. Este proceso es desarrollado a
partir de obleas de silicio de 100 mm de diámetro, con un espesor de 500 µm. En cada oblea se
pueden obtener chips con tamaños de 2x2 mm y 4x4 mm. Otras opciones de tamaño están sujetas a
disponibilidad y con previa autorización por la Dirección de Microtecnologías de CIDESI.
De forma general, el proceso consta de una capa de metal y una de polisilicio y es viable para la
fabricación de transistores NMOS con un voltaje de compuerta máximo de 10V (recomendado hasta
8V). Además, el proceso se puede utilizar para definir capacitores con estructuras polisilico-metal,
resistores de polisilicio y resistores de difusión.
IMPORTANTE: Este proceso se encuentra en una versión de prueba (v0.1a) por lo que no
está garantizado de ninguna forma.
Las fechas para corridas de fabricación se encuentran actualizadas y disponibles para consulta en
http://www.obleamultiproyecto.com
CIDESI_NM05 | CIDESI
Proceso de fabricación Detalles de proceso en cuarto limpio
El proceso de fabricación del CIDESI_NM05
consta de más de 25 pasos (5 máscaras
fotolitográficas en total). CIDESI_NM05 está
enfocado para la fabricación de transistores
NMOS, principalmente.
Estos transistores se obtienen con un VTO
nominal de 0.25V y con voltajes aplicables en
la compuerta de hasta 10V. La longitud de
canal eficaz obtenible es de mínimo 4 µm,
considerando que la penetración de la región
de difusión por debajo de la compuerta es de
1 µm. Como referencia para los diseñadores,
los pasos generales del proceso de fabricación
se describen a continuación.
Se inicia con una oblea de silicio dopada con
iones de Boro (B), con resistividad 5-10 Ω-cm.
Primero, se oxida térmicamente (crecimiento
en seco) la superficie del silicio, obteniendo
una capa de 50 nm de óxido de silicio (SiO2)
1 Referirse a la Tabla 1 para detalles de las máscaras.
Sobre la capa previamente oxidada se
depositan 150 nm de nitruro de silicio (Si3N4)
por LPCVD. Posteriormente, se realiza el
grabado de la capa activa (máscara 11) sobre
la capa del Si3N4 por fotolitografía. Se obtiene
la vista siguiente.
Se crecen, aproximadamente, 610 nm de SiO2
localizado (LOCOS). Luego, se remueven los
150 nm de Si3N4, después los 50 nm de SiO2 y,
finalmente, se crecen 30 nm del óxido de
compuerta por método seco.
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Posteriormente, se depositan 450 nm de
polisilico por LPCVD.
El grabado de la compuerta (G) de polisilicio,
se lleva a cabo por fotolitografía, utilizando la
máscara 2 y ataque húmedo. Los 30 nm de
que SiO2 que no está enmascarado por el
polisilicio debe ser removido.
Para dopar los contactos: fuente (S), drenador (D) y compuerta (G), se deposita un dopante en forma líquida, “spin on glass” (SOG)2, utilizando un spinner. El espesor de la capa SOG es de 200 nm, aproximadamente.
Posteriormente se realiza un proceso térmico
para producir las regiones de difusión.
Mediante un proceso de fotolitografía y la
máscara 3, se graba un patrón en la capa de
SOG para definir contactos con metal. Los
contactos a la región de difusión y al polisilicio
se realizan al mismo tiempo.
2 Consiste en SiO2 con dopantes de fósforo.
A continuación, se realiza un depósito de 250
nm de aluminio por ebeam.
Se graba el aluminio mediante fotolitografía
con la máscara 4 y ataque húmedo.
Finalmente, se depositan 150 nm de Si3N4
(capa pasivadora), mediante pulverización
catódica (sputtering). Se graban las aberturas
por lift-off con la máscara 5.Una
microfotografía de un dispositivo de ejemplo
obtenido con CIDESI_NM05 se muestra a
continuación.
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Ejemplos de diseños físicos (layout) Como referencia, a continuación se muestran diseños físicos de ejemplo para su fabricación en la
tecnología CIDESI_NM05 utilizando las cinco capas de diseño.
Transistor NMOS Se muestra un transistor NMOS con los
contactos D S y G.
Es importante notar que no existe una capa de
selección de substrato, por lo que todas las
terminales B (bulk) de los transistores se
conectan al mismo nodo.
Figura 1. Ejemplo de diseño físico (layout) de transistor NMOS.
Como los contactos a poli y a la difusión se
realizan en el mismo paso, se recomienda
evitar que una zona de contacto se traslape
con polisilicio y difusión al mismo tiempo.
Resistor de polisilicio A continuación se muestran los diseños de
ejemplo de resistores en forma de serpentín
utilizando polisilicio y regiones de difusión.
Con estos dispositivos se obtienen resistencias
por cuadro de 914 Ω/sq y 53.5 Ω/sq
respectivamente.
Figura 2. Ejemplos de diseño físico para resistores.
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Capacitores También se muestran ejemplos para diseños
físicos de capacitores. En este caso se incluyen
los pads de conexión para indicar la necesidad
de utilizar la capa de pasivación para abrir
ventanas de contacto. De lo contrario, los pads
se mantendrán aislados por la capa de nitruro
utilizada al final del proceso.
Las dos opciones propuestas son capacitor de
polisilicio/SOG/metal y substrato
(dopado)/OXG+SOG/metal3. Con estas dos
opciones se pueden obtener capacitancias de
298.1 µF/m2 y 294.2 µF/m2. La inclusión del
OXG crea una diferencia pequeña, debido a su
grosor pequeño, pero aumenta la resistencia
equivalente en paralelo, debido a que el óxido
de 30 nm es mejor dieléctrico que el SOG,
aunque también presentaría una capacitancia
parásita con el substrato.
Figura 3. Ejemplos de diseño físico para capacitores.
Capa NMOS Resistor Poly
Resistor n++
Capacitor Poly-M1
ACTIVE Si No No No
POLY Si Si Si Si
CONTACT Si No Si Si
METAL1 Si Si Si Si
PASSIVE Si Si Si Si
3 Es decir que el dieléctrico se forma con una capa del óxido usado para las compuertas y la capa de SOG.
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PDK – Kit de diseño de proceso Instrucciones generales En la versión 0.1a del proceso CIDESI_NM05 se incluyen los archivos de un kit de diseño (PDK)
exclusivamente para los usuarios del flujo de diseño analógico de Silvaco4. Estos se entregan por
solicitud de registro en el sitio www.obleamultiproyecto.com y se mantendrán en constante
actualización, realizándose notificaciones de nuevas versiones en el boletín del sitio. Estos archivos
tienen la estructura mostrada en la Figura 4.
Figura 4. Estructura de archivos de PDK v0.1a para herramientas de Silvaco.
4 https://www.silvaco.com/products/custom_ic_cad.html
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Notar que para la versión 0.1a no se incluye la funcionalidad de comprobación de reglas de diseño y
de extracción de efectos parásitos, la cual se agregará en futuras versiones. Para la instalación y uso
de los archivos de PDK proporcionados, se puede consultar la documentación proporcionada por
Silvaco.
Dentro de los archivos del PDK de CIDESI_NM05 se encuentra el archivo de tecnología principal, con
la extensión “tcn”. En el diagrama de la Figura 5 se muestran las secciones principales de este archivo
y la información que contiene.
Figura 5. Estructura de archivo de tecnología.
Las principales capas de la tecnología se muestran en la Tabla 1, incorporando el número de capa de
cada una, así como los dispositivos en los que se utilizan cada una de las capas. Los números de capa
se deben de respetar en el archivo en formato GDSII que se envíe, dado que están relacionados
directamente con un paso específico del proceso de fabricación.
Tabla 1. Descripción de capas de tecnología.
No. Capa
Nombre de la Capa
Descripción Proceso Espesor Resistencia por cuadro
Tipo de máscara
1 ACTIVE Difusión Dopado por SOG
- 53.5 Ω/sq
±10% Clara
2 POLY Polisilicio LPCVD 450 nm 914 Ω/sq
±10% Clara
3 CONTACT Apertura para formación de contactos
Ataque de SOG de fósforo
200 nm - Oscura
4 METAL1 Metalización de aluminio
E-beam 250 nm 0.075 Ω/sq Clara
5 PASSIVE Protección de los dispositivos
Sputtering 150 nm - Oscura
Archivo de tecnología
.tcn
Conectividad entre capas
Definición de capas de
dispositivos
Definición de dispositvos de la
tecnología
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Lineamientos de diseño Reglas de diseño por capa En la actual versión del kit de diseño (v1.0) no se incluye un archivo de definiciones para herramientas
de DRC. En su lugar se presenta, en la Tabla 2, un sumario con las reglas aplicables a los diseños
físicos. Las reglas marcadas como estrictas son necesarias para aceptar la fabricación del diseño físico.
Tabla 2. Resumen de reglas de diseño aplicables a CIDESI_NM05.
DESCRIPCIÖN VALOR
µm
CAPAS DE INTERÉS
1 ACTIVE
2 POLY
3 METAL1
4 CONTACT
5 PASSIVATION
Ancho mínimo de área de difusión
6
Ancho mínimo de área de polisilicio
5
Ancho mínimo de área de metal
5
Ancho mínimo de abertura de pasivación
10
Espacio mínimo entre regiones de polisilicio
5
Espacio mínimo entre áreas de difusión5
5
Espacio mínimo entre regiones de metal
5
5 Considerando que las regiones se expanden hacia afuera
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Espacio mínimo entre aberturas de pasivación
10
Espacio entre región de difusión y polisilicio.
5
Extensión de polisilicio de compuerta sobre área de difusión
5
Extensión mínima de región de difusión sobre polisilicio
5
Tamaño de contacto 10x10
Espacio entre contactos 5
Espacio entre regiones de contacto
10
Espacio entre contacto a poli y región de difusión.
5
Las reglas de diseño están marcadas como recomendaciones y no son restrictivas para la aceptación
de un layout, por lo que su estricto seguimiento queda a criterio del diseñador durante la etapa del
programa piloto. Al mismo tiempo se recuerda que este en proceso no se ofrece garantía de ningún
tipo sobre los dispositivos fabricados y que no se realizará ninguna revisión del cumplimiento de
reglas de diseño en los archivos enviados.
En la Figura 6 se muestra un ejemplo de layout para un transistor que cumple con las reglas de diseño.
Figura 6. Ejemplo de layout de transistor en concordancia con las reglas de diseño.
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Recomendaciones adicionales
Convenciones de layout Como se mencionó en la Tabla 1, la convención usada en el proceso CIDESI_NM05 es que las capas
ACTIVE, POLY y METAL1 están definidas por máscaras de campo claro, es decir, en el layout se dibujan
las áreas que se desean conservar. Por el contrario, las máscaras de CONTACT y PASSIVATION son de
campo oscuro y las áreas dibujadas representan los cortes o aberturas a realizar.
Contactos Para asegurar el correcto funcionamiento de los contactos, se debe asegurar que el contacto este
cubierto con al menos 5 µm de metal en todas las direcciones. Se recomienda ampliamente no
realizar contactos de diferente dimensión a la especificada. Si se necesita realizar contactos en un
área mayor, es preferible definir una matriz de contactos que respeten la distancia mínima entre
ellos.
Interconexiones de metal La capa de aluminio se realiza por medio de evaporación por ebeam. Esto resulta en una cobertura
de paso no ideal que puede reducir el rendimiento de las interconexiones eléctricas. Por lo que se
recomienda evitar que los patrones definidos en METAL1 no se realicen sobre otras geometrías que
no estén enlazadas con esta capa a través de un contacto.
Jerarquía de layouts No existe ninguna restricción a la cantidad de celdas que tenga un diseño enviado a fabricación,
aunque se recomienda aplanar todas las capas para evitar posibles errores. Además se solicita que
los nombres de las celdas sean no mayores a 20 caracteres y que estos sean solo alfanuméricos.
Formato de diseños para envío Para considerar a fabricación, los diseños recibidos y aceptados serán solo en formato GDS. No se
proveerá ayuda para conversión de archivos en otros formatos debido a la posibilidad de introducir
errores de conversión.
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Modelos de dispositivos Descripción general Como parte de las herramientas de diseño proporcionadas para el proceso CIDESI_NM05 se
encuentra la inclusión de modelos de simulación. Específicamente, para el caso de los transistores
NMOS, se provee de un modelo Berkeley SPICE nivel 3 de primera generación. Este es un modelo
semiempírico para canal corto, es decir que se deriva tanto de relaciones empíricas obtenidas con
mediciones experimentales, como de modelos teóricos existentes.
El texto del archivo de modelos incluido es el siguiente:
.MODEL CIDESI_NM05 NMOS (
+LEVEL = 3 TOX = 2.7e-08 NSUB = 1e+15
+GAMMA = 0 PHI = 1 VTO = -0.274195
+DELTA = 1.6986 UO = 385.385 ETA = 1
+THETA = 0.118316 KP = 9.48689e-05 VMAX = 53377.1
+KAPPA = 0.999882 RSH = 2.9e3 NFS = 8.64486e+11
+TPG = 0 XJ = 0 LD = 1.07634e-06
+WD = -3.15831e-06 XL = 5.93125e-07 XW = -4.49181e-06
+DEL = 0 CGDO = 1e-10 CGSO = 1e-10
+CGBO = 1e-10 CJ = 0.0004 PB = 0.75
+MJ = 0.33 CJSW = 0 MJSW = 0.33 )
.MODEL RPLUS_RES R RSH=53.5
.MODEL RPOLY R RSH=914
.MODEL CP1M1 C COX=298.1E-6
.MODEL CPLM1 C COX=294.2E-6
Notar que los modelos no incluyen variaciones por cambio de temperatura.
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AUTORES
Líder de Proyecto de Fabricación Dr. Gonzalo Lastra Medina
Líder de Equipo de Diseño Dr. Rodolfo Sánchez Fraga
Ingeniero de Proceso
Mtro. Juan Ponce Hernández [email protected]
Ingeniera de Diseño Mtra. Elienai Simón Mier
Apoyo operativo
Ing. Luis David Velarde Díaz [email protected]
Dirección de Microtecnologías
Información de contacto
Proyectos y colaboraciones
Dr. Jesús Israel Mejía Silva Director de Microtecnologías [email protected]
Soporte Técnico
Dr. Rodolfo Sánchez Fraga Soporte Oblea Multiproyecto
Dirección de Microtecnologías
Centro de Ingeniería y Desarrollo Industrial
Av. Playa Pie de la Cuesta 702
Desarrollo San Pablo, Santiago de Querétaro
Querétaro, México
Tel.: +52 (442) 211 98 00 Ext. 5030, 5040 y 5224.