logicore ip 製品ガイド...axi ethernet lite mac v3.0 logicore ip 製品ガイド vivado design...

AXI Ethernet Lite MAC v3.0

LogiCORE IP 製品ガイド

Vivado Design Suite

PG135 2015 年 11 月 18 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

AXI Ethernet Lite MAC v3.0 japan.xilinx.com 2PG135 2015 年 11 月 18 日

目次

IP の概要

第 1 章 : 概要ブロックの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

機能一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

サポートされていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2 章 : 製品仕様パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

第 3 章 : コアを使用するデザインクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

プログラムシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

MDIO (Management Data Input/Output) マスターインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

イーサネットプロトコル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

第 4 章 : デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

第 5 章 : サンプルデザインディレクトリとファイルの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

サンプルデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

第 6 章 : テストベンチサンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

付録 A : 移行およびアップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

付録 B : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Vivado Design Suite のデバッグ機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG135&Title=AXI%20Ethernet%20Lite%20MAC%20v3.0%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=3.0&docPage=2


付録 C : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53



AXI Ethernet Lite MAC v3.0 japan.xilinx.com 4PG135 2015 年 11 月 18 日 Production 製品仕様

はじめにザイリンクス LogiCORE™ IP AXI Ethernet Lite Media AccessController (MAC) コアは、 IEEE Std.802.3 Media Independent Interface (MII) 規格で定義された機能を実装することを目的に設計されています。このコアは AXI4 または AXI4-Lite インターフェイスを使用してプロセッサと通信します。

このデザインは 10Mb/s および 100Mb/s (ファストイーサネット ) インターフェイスに対応しています。

機能

• AXI4 または AXI4-Lite 仕様に基づきパラメーター指定可能な AXI4 スレーブインターフェイスによる送信および受信データデュアルポートメモリへのアクセス

• 外部 10/100Mb/s PHY トランシーバーに接続するための MII (Media Independent Interface)

• 1 パケット分のデータを格納する独立した内部 2KB TX および RX デュアルポートメモリ

• 合計 4KB の TX および RX Ping-Pong 型デュアルバッファーメモリ (オプション)

• 受信および送信割り込みをサポート

• PHY アクセス用の MDIO (Management Data Input/Output) インターフェイス (オプション)

• 内部ループバックをサポート

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイス (1)

UltraScale+™ ファミリ、

UltraScale™ アーキテクチャ、

Zynq®-7000 All Programmable SoC、7 シリーズ

サポートされる

ユーザーインターフェイス

AXI4/AXI4-Lite

リソース表 2-2、表 2-3、および表 2-4 を参照

コアに含まれるもの

デザインファイル暗号化済み RTL

サンプルデザイン VHDL

テストベンチ VHDL

制約ファイル XDC

シミュレーションモデル

なし

サポートされるソフトウェアドライバー (2)

スタンドアロンおよび Linux

テスト済みデザインフロー (3)

デザイン入力Vivado® Design Suite

Vivado

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノートガイド、インストール

およびライセンス』を参照

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. スタンドアロンドライバーの詳細は、 SDK ディレクトリ (<install_directory>/doc/usenglish/xilinx_drivers.htm) を参照してく

ださい。 Linux OS およびドライバーサポートの情報は、ザイリ

ンクス Wiki ページを参照してください。

3. サポートされているツールのバージョンは、『Vivado Design Suiteユーザーガイド : リリースノートガイド、インストールおよび

ライセンス』を参照してください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+notes



http://japan.xilinx.com/support





http://wiki.xilinx.com

http://wiki.xilinx.com







第 1 章

概要図 1-1 に、 AXI Ethernet Lite MAC の上位ブロック図を示します。

X-Ref Target - Figure 1-1

図 1-1 : AXI Ethernet Lite MAC のブロック図




第 1 章 : 概要

ブロックの説明

AXI4 インターフェイス

このブロックは、レジスタアクセスおよびデータ転送用の AXI4 スレーブインターフェイスを提供します。

TX バッファー

TX バッファーブロックは、完全な 1 フレーム分の送信データと送信インターフェイス制御レジスタを格納する 2KBデュアルポートメモリで構成されます。 [Number of Transmit Buffers] パラメーターの設定によっては、オプションのPong バッファー用 2KB デュアルポートメモリも含まれます。

RX バッファー

RX バッファーブロックは、完全な 1 フレーム分の受信データと受信インターフェイス制御レジスタを格納する 2KBデュアルポートメモリで構成されます。 [Number of Receive Buffers] パラメーターの設定によっては、オプションのPong バッファー用 2KB デュアルポートメモリも含まれます。

トランスミッターこのブロックは、送信ロジック、 CRC (巡回冗長検査) ジェネレーターモジュール、送信データ MUX、 TX FIFO (FirstIn First Out)、および送信インターフェイスモジュールで構成されます。 CRC ジェネレーターモジュールは、送信フレームの CRC を計算します。送信制御 MUX はこのフレームを配列し、プリアンブル、 SFD (Start Frame Delimiter)、フレームデータ、パディング、および CRC を所定の順番で送信 FIFO へ送ります。フレームが PHY に送信されると、このモジュールは送信割り込みを生成し、送信制御レジスタを更新します。

レシーバー

このブロックは、 RX インターフェイス、ループバック制御 MUX、 RX FIFO、 CRC チェッカー、および受信制御モジュールで構成されます。 PHY からの受信データ信号はループバック制御 MUX を経由して RX FIFO に格納されます。ループバックを有効にした場合、 TX ラインのデータが RX FIFO に渡されます。 CRC チェッカーモジュールはCRC 受信フレームの CRC を計算し、 CRC 値が正しければ受信制御ロジックがフレーム受信割り込みを生成します。

MDIO マスターインターフェイス

MDIO マスターインターフェイスブロックは、 Vivado® 統合設計環境 (IDE) で [Enable MII Management Module] をオンにするとデザインに追加されます。このモジュールを使用して、 PHY 管理用の PHY レジスタにアクセスします。MDIO インターフェイスの詳細は、第 2 章の「PHY インターフェス信号」を参照してください。




第 1 章 : 概要

機能一覧• AXI4 または AXI4-Lite 仕様に基づきパラメーター指定可能な AXI4 スレーブインターフェイスによる送信およ

び受信データデュアルポートメモリへのアクセス

• 外部 10/100Mb/s PHY トランシーバーに接続するための MII (Media Independent Interface)

• 1 パケット分のデータを格納する独立した内部 2KB TX および RX デュアルポートメモリ

• 合計 4KB の TX および RX Ping-Pong 型デュアルバッファーメモリ (オプション)

• 受信および送信割り込み

• PHY アクセス用の MDIO (Management Data Input/Output) インターフェイス (オプション)

• 内部ループバックをサポート

• ユニキャストアドレスおよびブロードキャストアドレスのメッセージ受信をサポート

サポートされていない機能• 32 ビットを超える AXI データバス幅

• 32 ビット以外の AXI アドレスバス幅

• AXI 排他アクセス

• AXI TrustZone

• AXI 低消費電力インターフェイス

• AXI ナロー転送

• AXI FIXED、 WRAP トランザクション

• AXI バリアトランザクション

• AXI デバッグトランザクション

• AXI ユーザー信号

ライセンスおよび注文情報このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクスVivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCOREIP モジュールに関する情報は、 IP コアのページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格および提供状況については、お近くのザイリンクス販売代理店にお問い合わせください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=end-user-license-agreement.txt

http://japan.xilinx.com/products/intellectual-property.html

http://japan.xilinx.com/company/contact/index.htm




第 2 章

製品仕様

パフォーマンスAXI Ethernet Lite コアの特性は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] に記載のベンチマークメソドロジに基づいて評価しています。表 2-1 に、特性評価の結果を示します。

リソース使用状況

AXI Ethernet Lite MAC コアの各種パラメーター設定におけるリソース使用量を、 Virtex®-7 FPGA (表 2-2)、 Kintex®-7FPGA (表 2-3)、および Artix®-7 FPGA (表 2-4) の各ターゲットデバイスごとに示します。

注記 : Zynq®-7000 All Programmable SoC および UltraScale™ デバイスのリソース使用量は、 7 シリーズデバイスと同等と考えられます。

表 2-1 : 最大周波数

ファミリスピードグレードFMax (MHz)

AXI4 AXI4-Lite

Virtex-7

-1

200 180

Kintex-7 200 180

Artix-7 150 120

Virtex-7

-2

240 200

Kintex-7 240 200

Artix-7 180 140

Virtex-7

-3

280 220

Kintex-7 280 220

Artix-7 200 160




第 2 章 : 製品仕様

表 2-2 : Virtex-7 FPGA のリソース使用量 (推定値)

[Com

mun

icat

ion

Mod

e]

[Ena

ble

Inte

rnal

Loo

pbac

k]

[Num

ber o

f Rec

eive

Buf

fers

]

[Num

ber o

f Tra

nsm

it Bu

ffers

]

[Ena

ble

MII

Man

agem

ent m

odul

e]

[Ena

ble

Glob

al B

uffe

rs fo

r PHY

Clo

cks]

スライス数

フリ

ップ

フロ

ップ数

LUT 数

0 0 0 0 0 0 239 489 513

1 0 1 1 0 0 244 456 494

1 0 1 1 0 0 271 466 532

1 0 0 0 0 0 259 441 473

1 0 1 1 1 0 289 540 572

1 0 1 1 1 0 306 550 662

1 0 0 0 1 1 278 515 519

1 0 0 0 1 1 280 525 561

1 1 0 0 1 0 273 520 525

表 2-3 : Kintex-7 FPGA のリソース使用量 (推定値)

[Com

mun

icat

ion

Mod

e]

[Ena

ble

Inte

rnal

Loo

pbac

k]

[Num

ber o

f Rec

eive

Buf

fers

]

[Num

ber o

f Tra

nsm

it Bu

ffers

]

[Ena

ble

MII

Man

agem

ent m

odul

e]

[Ena

ble

Glob

al B

uffe

rs fo

r PHY

Clo

cks]

スライス数

フリ

ップ

フロ

ップ数

LUT 数

0 0 0 0 0 0 256 489 500

1 0 1 1 0 0 231 456 494

1 0 1 1 0 0 270 466 534

1 0 0 0 0 0 253 441 472

1 0 1 1 1 0 297 540 572

1 0 1 1 1 0 301 550 608

1 0 0 0 1 0 268 515 517

1 0 0 0 1 1 273 525 562

1 1 0 0 1 0 269 520 532





表 2-4 : Artix-7 FPGA のリソース使用量 (推定値)

[Com

mun

icat

ion

Mod

e]

[Ena

ble

Inte

rnal

Loo

pbac

k]

[Num

ber o

f Rec

eive

Buf

fers

]

[Num

ber o

f Tra

nsm

it Bu

ffers

]

[Ena

ble

MII

Man

agem

ent m

odul

e]

[Ena

ble

Glob

al B

uffe

rs fo

r PHY

Clo

cks]

スライス数

フリ

ップ

フロ

ップ数

LUT 数

0 0 0 0 0 0 264 489 518

1 0 1 1 0 0 261 456 516

1 0 1 1 0 0 250 467 500

1 0 0 0 0 0 245 441 492

1 0 1 1 1 0 301 540 607

1 0 1 1 1 0 321 550 636

1 0 0 0 1 0 281 515 542

1 0 0 0 1 1 287 525 580

1 1 0 0 1 0 292 520 547





ポートの説明

I/O 信号

表 2-5 に、 AXI Ethernet Lite MAC コアの I/O 信号とその説明を示します。

表 2-5 : I/O 信号の説明

信号名インターフェイス

I/O 初期状態

説明

システム信号

s_axi_aclk システム I - AXI4 クロック (プロセッサクロックドメイン)

s_axi_aresetn システム I - AXI4 リセット、アクティブ Low

ip2intc_irpt システム O 0 立ち上がりエッジ割り込み

AXI4 書き込みアドレスチャネル信号

s_axi* S_AXI - - AXI4 信号の詳細は、『Vivado AXI リファレンスガイド』 (UG1037) [参照 2] の付録 A を参照してください。

AXI Ethernet Lite MAC コアインターフェス信号

phy_tx_clk PHY I - PHY からのイーサネット送信クロック入力

phy_rx_clk PHY I - PHY からのイーサネット受信クロック入力

phy_rx_data[3:0] PHY I - イーサネット受信データ。イーサネット PHY からの入力

phy_tx_data[3:0] PHY O 0 イーサネット送信データ。イーサネット PHY への出力

phy_dv PHY I - イーサネット受信データ Valid。イーサネット PHY からの入力

phy_rx_er PHY I - イーサネット受信エラー。イーサネット PHY からの入力

phy_tx_en PHY O 0 イーサネット送信イネーブル。イーサネット PHY への出力

phy_crs PHY I - イーサネット PHY からのイーサネットキャリアセンス入力

phy_col PHY I - イーサネット PHY からのイーサネット衝突入力

phy_rst_n PHY O - PHY リセット、アクティブ Low

phy_mdc (1) PHY O 0 イーサネットから PHY への MII マネージメントクロック

phy_mdio_i (1) PHY I - トライステートバッファーからの PHY MDIO データ入力

phy_mdio_o (1) PHY O 0 トライステートバッファーへの PHY MDIO データ出力

phy_mdio_t (1) PHY O 0 トライステートバッファーへの PHY MDIO データ出力イネーブル

注記 :

1. Vivado IDE で [Enable MII Management module] をオフにした場合、このポートは使用しません。出力にはデフォルト値が割り当

てられます。

2. phy_mdio 信号は双方向ポートです。トライステートバッファーは Vivado IP インテグレーターによって自動的に挿入されま

す。 IP インテグレーターで IP を使用する場合、 phy_mdio_i、 phy_mdio_o、および phy_mdio_t 信号を手動で接続す

る必要はありません。





PHY インターフェス信号

phy_rst_n

多くの PHY デバイスは、電源投入シーケンス後しばらくの間リセット状態に保持しておく必要があります。phy_rst_n 信号は、 AXI リセット信号 (s_axi_aresetn) に直接接続されるアクティブ Low リセットです。この出力信号を PHY デバイスのアクティブ Low リセット入力に接続できます。

phy_tx_en

送信イネーブル信号 (phy_tx_en) は、 AXI Ethernet Lite MAC コアが送信用のニブルを MII インターフェイスに送出することを PHY に通知するために使用します。この信号は phy_tx_clk に同期してプリアンブルの初のニブルでアサートされ、すべてのニブルが送信されるまでアサートされたままです。図 2-1 に、衝突のない送信中のphy_tx_en のタイミングを示します。

phy_tx_data[3:0]

AXI Ethernet Lite MAC は、 phy_tx_clk に同期して送信データバス phy_tx_data[3:0] を駆動します。phy_tx_data[0] 信号が下位ビットです。 PHY は、 phy_tx_en がアサートされている間、すべてのクロックサイクルで phy_tx_data の値を送信します。図 2-2 に、ビット、ニブル、およびバイトの送受信順を示します。


図 2-1 : 送信 (衝突なし )

0ns 50ns 100ns 150ns

phy_tx_clk

phy_tx_en

phy_tx_data[3:0]

phy_crs

phy_col

0 0 Preamble SFD D0 D1 CRC 0

DS787_19


図 2-2 : バイト /ニブルの送受信順

Serial Bit Stream First bit

D4 D5 D6 D7 LSB MSB

LSB

MSB

D0

D1

D2

D3

D0 D1 D2 D3

Second nibble First nibble

DS787_20





phy_dv

PHY がリカバリ /デコード済みニブルを phy_rx_data[3:0] バスに駆動し、 phy_rx_data[3:0] のデータが phy_rx_clk に同期している場合、 PHY は受信データ Valid (phy_dv) 信号を駆動して通知します。 phy_dv 信号はphy_rx_clk に同期して駆動されます。 phy_dv 信号は、フレームの初にリカバリされたニブルから後にリカバリされるニブルまでアサートされたままです。

AXI Ethernet Lite MAC コアが受信フレームを正しく受信するには、 SFD を含むフレーム期間全体 (フレーム終了区切り文字を除く ) にわたって phy_dv をアサートしておく必要があります。図 2-3 に、フレーム受信中の phy_dv の動作を示します。

phy_rx_data[3:0]

PHY は、 phy_rx_clk に同期して受信データバス phy_rx_data[3:0] を駆動します。信号 phy_rx_data[3:0]には、 phy_dv がアサートされている期間の phy_rx_clk の 1 サイクル分のリカバリデータが含まれます。phy_rx_data[0] 信号が下位ビットです。 phy_dv がディアサートされている間、 AXI Ethernet Lite MAC コアはphy_rx_data[3:0] の影響を受けないようにする必要があります。

phy_dv がディアサートされている間、 PHY が phy_rx_er 信号をアサートして phy_rx_data[3:0] に値「1110」を駆動することがあります。これは偽キャリアと呼ばれる特殊条件で、 AXI Ethernet Lite MAC コアはこれを無視する必要があります。

phy_rx_er

PHY は phy_rx_clk に同期して受信エラー信号 (phy_rx_er) を駆動します。現在 PHY から AXI Ethernet Lite MACコアへ転送中のフレームの途中でエラー (符号化エラーなど、 PHY が検出可能なエラー ) が検出されると、 PHY は 1 phy_rx_clk クロック以上の間 phy_rx_er を駆動して通知します。

phy_dv がディアサートされている間、 AXI Ethernet Lite MAC コアは phy_rx_er 信号の影響を受けないようにする必要があります。図 2-4 に、フレーム受信中にエラーが発生した場合の phy_rx_er の動作を示します。


図 2-3 : 受信 (エラーなし )

phy_rx_clk

phy_dv

phy_rx_er

phy_rx_data[3:0] preambl e SFD D0 D1 D2 D3 CRC

DS787_21


図 2-4 : 受信 (エラーあり )

phy_rx_clk

phy_dv

phy_rx_er

phy_rx_data[3:0] preambl e SFD D0 D1 xx D3 CRC

DS787_22





表 2-6 に、受信信号のすべての組み合わせを示します。

phy_crs

半二重モードで送信または受信がアイドル状態でない場合、 PHY はキャリアセンス信号 (phy_crs) をアクティブに駆動して通知します。送信と受信の両方がアイドル状態の場合、 phy_crs 信号がディアサートされます。衝突条件が解消されるまで、 PHY は phy_crs をアサートします。 phy_crs 信号は phy_tx_clk にも phy_rx_clk にも同期しません。全二重モードでは phy_crs 信号は使用しません。この信号は AXI Ethernet Lite MAC コアの送信回路と受信回路の両方で使用され、 AXI Ethernet Lite MAC コアに入力されるとプロセッサクロックに二重に同期します。

phy_col

バスで衝突が検出されると、 PHY は衝突検出信号 (phy_col) をアサートして通知します。衝突条件が解消されるまで、PHY は phy_crs をアサートします。10Mb/s 動作の場合、PHY は signal_quality_error (SQE) テストでも phy_colをアサートします。

phy_col 信号は phy_tx_clk にも phy_rx_clk にも同期しません。全二重モードでは phy_col 信号は使用しません。この信号は AXI Ethernet Lite MAC コアの送信回路と受信回路の両方で使用され、 AXI Ethernet Lite MAC コアに入力されるとプロセッサクロックに二重に同期します。図 2-5 に、フレーム送信中に衝突が発生した場合の phy_colの動作を示します。

表 2-6 : phy_dv、 phy_rx_er、 phy_rx_data[3:0] の可能な値

phy_dv phy_rx_er phy_rx_data[3:0] 意味

0 0 0000 ～ 1111 通常のフレーム間

0 1 0000 通常のフレーム間

0 1 0001 ～ 1101 予約

0 1 1110 偽キャリア

0 1 1111 予約

1 0 0000 ～ 1111 通常のデータ受信

1 1 0000 ～ 1111 データ受信 (エラーあり )


図 2-5 : 送信 (衝突あり )

phy_tx_clk

phy_tx_en

phy_tx_data[3:0]

phy_crs

phy_col

0 Preamble JAM 0

DS787_23





レジスタ空間表 2-7 に、 AXI Ethernet Lite MAC コアのすべてのレジスタとそのアドレスを示します。表 2-8 ～ 2-17 に、各レジスタのビット割り当てとリセット値を示します。

表 2-7 : AXI Ethernet Lite レジスタマップ

アドレスオフセットレジスタ名説明

07E4h MDIOADDR (1) MDIO アドレスレジスタ

07E8h MDIOWR (1) MDIO 書き込みデータレジスタ

07ECh MDIORD (1) MDIO 読み出しデータレジスタ

07F0h MDIOCTRL (1) MDIO 制御レジスタ

07F4h TX Ping Length Ping バッファーの送信長レジスタ

07F8h GIE グローバル割り込みイネーブルレジスタ

07FCh TX Ping Control Ping バッファーの送信制御レジスタ

0FF4h TX Pong Length (2) Pong バッファーの送信長レジスタ

0FFCh TX Pong Control (2) Pong バッファーの送信制御レジスタ

17FCh RX Ping Control Ping バッファーの受信制御レジスタ

1FFCh RX Pong Control (3) Pong バッファーの受信制御レジスタ

注記 :

1. これらのレジスタは、 Vivado IDE で [Enable MII Management module] をオンにした場合のみ存在します。

2. これらのレジスタは、 Vivado IDE で [Enable Transmit Buffers] をオンにした場合のみ存在します。

3. これらのレジスタは、 Vivado IDE で [Enable Receive Buffers] をオンにした場合のみ存在します。





送信長レジスタ

送信長レジスタは、 32 ビットの読み出し /書き込み可能なレジスタです (図 2-6)。このレジスタには、デュアルポートメモリに格納される送信データの長さ (単位 : バイト ) を格納します。長さの値の上位 8 ビットをデータビット 15 ～8 に格納し、下位 8 ビットをデータビット 7 ～ 0 に格納します。表 2-8 に、 Ping-Pong 型バッファーインターフェイスのこのレジスタのビット定義を示します。

グローバル割り込みイネーブル (GIE) レジスタ

グローバル割り込みイネーブルレジスタは、32 ビットの読み出し /書き込み可能なレジスタです (図 2-7)。このレジスタは、プロセッサへの割り込み出力 (IP2Intc_Irpt 信号) のマスターイネーブル/ディスエーブルとして機能します。表 2-9 に、このレジスタのビット定義を示します。


図 2-6 : 送信長レジスタ

表 2-8 : 送信長レジスタ (0x07F4)、 (0x0FF4)

ビット名前アクセスリセット値説明

31:16 予約 N/A N/A 予約

15:8 MSB 読み出し /書き込み 0 フレーム長の上位 8 ビット

7:0 LSB 読み出し /書き込み 0 フレーム長の下位 8 ビット

31 16 15 0

ReservedFrame Length LSB

Frame Length MSB

8 7

DS787_05


図 2-7 : グローバル割り込みイネーブルレジスタ

表 2-9 : グローバル割り込みイネーブルレジスタ (0x07F8)


31 GIE 読み出し /書き込み 0 グローバル割り込みイネーブルビット


31 30 0

Global Interrupt Enable (GIE) Reserved

DS787_06





送信制御レジスタ (Ping)

Ping バッファーの送信制御レジスタは、 32 ビットの読み出し /書き込み可能なレジスタです (図 2-8)。このレジスタは、グローバル割り込み/内部ループバックの有効化、および送信トランザクションの開始に使用します。表 2-10 に、このレジスタのビット定義を示します。


図 2-8 : 送信制御レジスタ (Ping)

表 2-10 : 送信制御レジスタ (0x07FC)



4 Loopback (1) 読み出し /書き込み

0内部ループバックイネーブルビット

0 – 内部ループバックが無効1 – 内部ループバックが有効

3 Interrupt Enable 読み出し /書き込み

0送信割り込みイネーブルビット

0 – 送信割り込みが無効1 – 送信割り込みが有効

2 予約 N/A N/A 予約

1 Program 読み出し /書き込み

0

AXI Ethernet Lite MAC アドレスプログラムビットこのビットとステータスビットの両方を 1 にセットすると、コアの新しいイーサネット MAC アドレスが設定されます (第 3 章の「イーサネット MAC アドレス」参照)。

0 Status 読み出し /書き込み

0

送信 Ping バッファーステータスインジケーター 0 – 送信 Ping バッファーに新しいフレームを格納可能1 – フレーム転送が進行中。このビットをセットすると、送信トランザクションが開始します。送信が完了すると、このビットはAXI Ethernet Lite MAC コアによってクリアされます。

1. 内部ループバックは全二重モードの場合のみサポートされます。このビットへの書き込みは、 Vivado IDE で [Enable Internal Loopback] をオンにした場合のみ有効です。

05

Reserved Status(S)

Program(P)

134 2

Interrupt Enable (I)

Loopback (L)

31

DS787_07

Reserved





送信制御レジスタ (Pong)

Pong バッファーの送信制御レジスタは 32 ビットの読み出し /書き込み可能なレジスタです (図 2-9)。このレジスタは、イーサネット MAC アドレスのプログラミングおよび Pong バッファーからの送信トランザクション開始に使用します。表 2-11 に、このレジスタのビット定義を示します。


図 2-9 : 送信制御レジスタ (Pong)

表 2-11 : 送信制御レジスタ (0x0FFC)



1 Program 読み出し /書き込み

0

AXI Ethernet Lite MAC アドレスプログラムビットこのビットとステータスビットの両方を 1 にセットすると、コアの新しいイーサネット MAC アドレスが設定されます (第 3 章の「イーサネット MAC アドレス」参照)。


0

送信 Pong バッファーステータスインジケーター 0 – 送信 Pong バッファーに新しいフレームを格納可能

1 – フレーム転送が進行中。このビットをセットすると、送信トランザクションが開始します。送信が完了すると、このビットは Ethernet LiteEthernet MAC コアによってクリアされます。

0

Reserved Status(S)

Program(P)

1231

DS787_08





受信制御レジスタ (Ping)

Ping バッファーの受信制御レジスタは、 32 ビットの読み出し /書き込み可能なレジスタです (図 2-10)。このレジスタは、Ping バッファーに新しいパケットがあるかどうかを示します。表 2-12 に、このレジスタのビット定義を示します。

受信制御レジスタ (Pong)

Pong バッファーの受信制御レジスタは、 32 ビットの読み出し /書き込み可能なレジスタです (図 2-11)。このレジスタは、Pong バッファーに新しいパケットがあるかどうかを示します。表 2-13 に、このレジスタのビット定義を示します。


図 2-10 : 受信制御レジスタ (Ping)

0

Reserved Status(S)

134 2

Interrupt Enable (I)

31

DS787Reserved

Reserved

表 2-12 : 受信制御レジスタ (0x17FC)



3 Interrupt Enable 読み出し /書き込み

0受信割り込みイネーブルビット

0 – 受信割り込みが無効

1 – 受信割り込みが有効



0

受信ステータスインジケーター 0 – 受信 Ping バッファーが空 AXI Ethernet Lite MAC コアは新しい有効パケットを受信可能です。

1 – ソフトウェアによる処理が可能な受信パケットが存在する。ソフトウェアは、受信 Ping バッファーからパケットを読み出すと、このビットをクリアする必要があります。


図 2-11 : 受信制御レジスタ (Pong)

0

Reserved Status(S)

131

DS787_10

表 2-13 : 受信制御レジスタ (0x1FFC)




0

受信ステータスインジケーター 0 – 受信 Pong バッファーが空 AXI Ethernet Lite MAC コアは新しい有効パケットを受信可能です。

1 – ソフトウェアによる処理が可能な受信パケットが存在する。ソフトウェアは、受信 Pong バッファーからパケットを読み出すと、このビットをクリアする必要があります。





MDIO アドレスレジスタ (MDIOADDR)

MDIOADDR は 32 ビットの読み出し /書き込み可能なレジスタです (図 2-12)。このレジスタは、 PHY デバイスアドレス、 PHY レジスタアドレス、および MDIO トランザクションタイプの設定に使用します。表 2-14 に、このレジスタのビット定義を示します。

MDIO 書き込みデータレジスタ (MDIOWR)

MDIOWR は 32 ビットの読み出し /書き込み可能なレジスタです (図 2-13)。このレジスタには、 PHY レジスタに書き込む 16 ビットのデータを格納します。表 2-15 に、このレジスタのビット定義を示します。


図 2-12 : MDIO アドレスレジスタ

910 4 051131

OPReserved PHY Address Register Address

DS787_11

表 2-14 : MDIO アドレスレジスタ (0x07E4)



10 OP 読み出し /書き込み 0アクセスタイプ

0 – 書き込みアクセス1 – 読み出しアクセス

9:5 PHYADDR 読み出し /書き込み 0 PHY デバイスアドレス

4:0 REGADDR 読み出し /書き込み 0 PHY レジスタアドレス


図 2-13 : MDIO 書き込みデータレジスタ

表 2-15 : MDIO 書き込みデータレジスタ (0x07E8)



15:0 Write Data 読み出し /書き込み 0 PHY レジスタに書き込む MDIO 書き込みデータ

31 1516 0

Reserved MDIO Write Data

DS787_12





MDIO 読み出しデータレジスタ (MDIORD)

MDIORD は、 32 ビットの読み出し /書き込み可能なレジスタです (図 2-14)。このレジスタには、 PHY レジスタからの16 ビット読み出しデータを格納します。表 2-16 に、このレジスタのビット定義を示します。

MDIO 制御レジスタ (MDIOCTRL)

MDIOCTRL は 32 ビットの読み出し /書き込み可能なレジスタです (図 2-15)。このレジスタには、MDIO インターフェイスのステータスおよび制御情報を格納します。このレジスタの MDIO イネーブル (ビット 3) を使用して MDIO インターフェイスを有効にします。表 2-17 に、このレジスタのビット定義を示します。


図 2-14 : MDIO 読み出しデータレジスタ

31 1516 0

Reserved MDIO Read Data

DS787_13

表 2-16 : MDIO 読み出しデータレジスタ (0x07EC)



15:0 Read Data 読み出し 0 PHY レジスタからの MDIO 読み出しデータ


図 2-15 : MDIO 制御レジスタ

31 01

Reserved Status(S)

234

MDIOEnable(E)

DS787_14

Reserved

表 2-17 : MDIO 制御レジスタ (0x07F0)



3 MDIO Enable 読み出し /書き込み

0MDIO イネーブルビット

0 – MDIO インターフェイスが無効1 – MDIO インターフェイスが有効



0

MDIO ステータスビット

0 – MDIO 転送が完了しており、コアは新しい MDIO 要求を受信可能1 – MDIO 転送が進行中。このビットをセットすると、 MDIO トランザクションが開始します。MDIO トランザクションが完了すると、このビットは AXI Ethernet Lite MAC コアによってクリアされます。




第 3 章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

クロックAXI Ethernet Lite MAC コアのデザインには、互いに非同期な 3 つのクロックドメインがあります。図 3-1 に、 AXIEthernet Lite MAC コアのクロックドメイン図を示します。以降のセクションでは、これらのクロックドメインとそれぞれの要件について説明します。クロックドメインをまたがる制御信号は、接続先のクロックドメインに同期します。


図 3-1 : AXI Ethernet Lite MAC コアのクロックドメイン




第 3 章 : コアを使用するデザイン

送信クロック

送信クロック (phy_tx_clk) は外部 PHY によって生成されます。 AXI Ethernet Lite MAC コアはこのクロックを使用して送信データ (phy_tx_data [3:0]) および制御信号 (phy_tx_en) を PHY へ転送する必要があります。

PHY は 1 クロックサイクルで 1 ニブルのデータを転送します。このため、 10BASE-T 動作では 2.5MHz、 100BASE-T動作では 25MHz (デューティサイクル 35 ～ 65% で ±100ppm の誤差を含む) となります。PHY は外部オシレーターまたは水晶発振器からこのクロックを得ます。

受信クロック

受信クロック (phy_rx_clk) も外部 PHY によって生成されますが、このクロックは受信したイーサネットトラフィックから得ます。送信クロック同様、 PHY は 1 クロックサイクルで 1 ニブルのデータを転送します。このため、受信データが有効な間 (phy_dv = 1)、 10BASE-T 動作では 2.5MHz、 100BASE-T では 25MHz (デューティサイクル 35～ 65%) となります。

受信クロックの High および Low 時間の小値は、すべての条件において公称周期の 35% 以上です。AXI Ethernet LiteMAC コアは、この受信クロックを使用して PHY からの受信データ (phy_rx_data[3:0]) と制御信号 (phy_dv および phy_rx_er) をサンプリングします。

AXI4 クロック (プロセッサバスクロック )AXI Ethernet Lite MAC コアの機能の大半は、プロセッサバスクロックドメインで動作します。このクロックは、100Mb/s でイーサネットデータを送受信する場合は ≥ 100MHz、 10Mb/s でイーサネットデータを送受信する場合は ≥ 10MHz とする必要があります。

リセットAXI Ethernet Lite MAC コアは、アクティブ Low の s_axi_aresetn を使用します。リセットをアサートするタイミングは、も低速な AXI Ethernet Lite クロックに依存します。一般的な目安として、も低速な AXI Ethernet Lite クロックが 30 クロックサイクル経過するのを待ってからコアにアクセスしてください。この条件を満たさない場合、予測不能な動作となります。

phy_rst_n 出力信号はアクティブ Low リセットで、 AXI リセット信号 (s_axi_aresetn) に直接接続されます。この信号は、 PHY デバイスのアクティブ Low リセット入力に接続できます。





プログラムシーケンスこのセクションは、次のサブセクションで構成されます。

• 送信インターフェイス

• 受信インターフェイス

送信インターフェイス

送信データは、デュアルポートメモリのアドレス 0x0 から順に格納します。アドレス指定はワード境界で行うため、2 番目の 4 バイトは 0x4 に格納されます。この 32 ビットインターフェイスでは、 4 バイトすべてを同時に書き込む必要があります。32 ビットの 1 ワード内には個別のバイトイネーブルはありません。送信データには、デスティネーションアドレス (6 バイト )、ソースアドレス (6 バイト )、タイプ/長さフィールド (2 バイト )、データフィールド (0 ～ 1,500 バイト ) を含める必要があります。プリアンブル、SFD (Start Frame Delimiter)、および CRC はデュアルポートメモリには含めません。デスティネーションアドレス、ソースアドレス、タイプ/長さ、データフィールドは連続するメモリアドレスに格納する必要があります。

デュアルポートメモリのアドレス 0x07F4 には、デュアルポートメモリに格納する送信データの長さ (単位 : バイト ) を格納します。長さの値の上位 8 ビットをデータビット 15 ～ 8、下位 8 ビットをデータビット 7 ～ 0 に格納します。

デュアルポートメモリのアドレス 0x07F8 は、グローバル割り込みイネーブル (GIE) ビットをセットするために使用します。 GIE = 0 とすると、割り込みイベントが発生しても IP2INTC_Irpt はアクティブになりません。 GIE = 1 とすると、割り込みイベント発生時に ip2intc_irpt がアクティブになります。

デュアルポートメモリアドレス 0x07FC の下位 2 ビットは制御ビット (P : プログラム、 S : ステータス) です。第 4ビット (データバスのビット [3]) は、送信完了割り込みイベントを有効にする送信割り込みイネーブルビット (I) です。このイベントはパルスで、メモリに新しいデータを格納可能になると発生します。送信完了割り込みは、 GIE とこのビットの両方が 1 にセットされている場合のみ発生します。


図 3-2 : 送信デュアルポートメモリ

addr offset0x0

type/length

sourceaddress

datanot

useddestination

address GIE

cont

rol

leng

th

6 6 2 variablevariable (0 - 1500)

addr offset 0x07F4addr offset 0x07F8

addr offset 0x07FC

MD

IOaddr offset 0x07E4 - 0x07F0

16 4 44

1

Note :- 1. MDIO registers are included in the design if the parameter Enable MII Management Module is checked. DS787_15





Ping バッファーを使用した送信のソフトウェアシーケンス

AXI Ethernet Lite MAC コアでは、ソフトウェアで送信データの長さをアドレス 0x07F4 に書き込んだ後でオフセット0x07FC のステータスビットをセットする必要があります。送信を開始するためのソフトウェアシーケンスは次のとおりです。

• ソフトウェアで、送信データをデュアルポートメモリのアドレス 0x0 から順に格納します。

• ソフトウェアで、送信データ長をデュアルポートメモリのアドレス 0x07F4 に書き込みます。

• ソフトウェアで、アドレス 0x07FC のステータスビット (データバスのビット [0]) に 1 を書き込みます。

• ソフトウェアでステータスビットを監視し、このビットが AXI Ethernet Lite MAC コアによって 0 にセットされたら次の送信を開始します。

• 送信割り込みとグローバル割り込みの両方が有効な場合、 AXI Ethernet Lite MAC コアがステータスビットをクリアすると割り込みが発生します。

• 送信割り込みが有効な場合、イーサネット MAC アドレス書き込み完了時にも割り込みが発生します。

ステータスビットを 1 にセットすると、 AXI Ethernet Lite MAC コアのトランスミッターは次を実行します。

• プリアンブルと SDF フィールドを生成します。

• 長さを読み出し、その値で示された長さのデータをデュアルポートメモリから読み出し、必要に応じてパディングを追加します。

• 衝突が発生した場合は検出し、必要に応じてジャミング、バックオフ、再送を実行します。

• CRC を計算してデータの末尾に付加します。

• 送信が完了したらステータスビットをクリアします。

• 送信完了割り込みが有効な場合、ステータスビットをクリアすると割り込みが発生します。

Ping-Pong バッファーを使用した送信のソフトウェアシーケンス

[Number of Transmit Buffers] を 1 に設定した場合、送信データ用のメモリバッファーが 2 つ用意されます。元の Ping送信バッファーは同じメモリアドレスのままで、グローバル割り込みイネーブルを制御します。もう 1 つの Pong バッファーはアドレス 0x0800 ～ 0x0FFC にマップされます。送信長とステータスビットの使用法は Ping バッファーとPong バッファーでです。Pong バッファーの I ビットおよびグローバル割り込みイネーブル (GIE) ビットは使用しません。これらのビットは Ping バッファーの設定で両バッファーを制御します。イーサネット MAC アドレスは Pong バッファーからも設定できます。リセット後、トランスミッターは常に Ping バッファーの内容から先に送信します。次に、Pong バッファーに送信データが格納されていれば Pong バッファーからの送信が実行されます。Pong バッファーに送信データが格納されていない場合、 AXI Ethernet Lite MAC コアは Ping バッファーと Pong バッファーの両方を監視し、先に送信データが格納された方から送信を実行します。

Ping バッファーと Pong バッファーを使用した送信を開始するためのソフトウェアシーケンスは次のとおりです。

• ソフトウェアで、送信データをデュアルポートメモリのアドレス 0x0 から順に格納します。

• ソフトウェアで、送信データ長さをデュアルポートメモリのアドレス 0x07F4 に書き込みます。

• ソフトウェアで、アドレス 0x07FC のステータスビット (データバスのビット [0]) に 1 を書き込みます。

• Pong バッファー (0x0800 ～ 0x0FFC) には、ソフトウェアでいつでも書き込みを実行できます。

• ソフトウェアで Ping バッファーのステータスビットを監視して 0 にセットされるのを待つか、送信完了割り込みが発生するのを待ってから Ping バッファーに再びデータを書き込みます。

• 送信割り込みとグローバル割り込みの両方が有効な場合、 AXI Ethernet Lite MAC コアがステータスビットをクリアすると割り込みが発生します。

• 送信割り込みが有効な場合、イーサネット MAC アドレス書き込み完了時にも割り込みが発生します。





ステータスビットを 1 にセットすると、 AXI Ethernet Lite MAC コアのトランスミッターは次を実行します。

• プリアンブルと SDF フィールドを生成します。

• 長さを読み出し、その値で示された長さのデータをデュアルポートメモリから読み出し、必要に応じてパディングを追加します。

• 衝突が発生した場合は検出し、必要に応じてジャミング、バックオフ、再送を実行します。

• CRC を計算してデータの末尾に付加します。

• 送信が完了したらステータスビットをクリアします。

• 送信完了割り込みが有効な場合、ステータスビットをクリアすると割り込みが発生します。

• Pong バッファーに送信データが格納されていればハードウェアによって送信されます。それ以外は、ハードウェアは Ping および Pong バッファーを監視してデータが格納されるまで待機します。

イーサネット MAC アドレス

48 ビットイーサネット MAC アドレスのリセット時のデフォルト値は 00-00-5E-00-FA-CE です。この値を変更するには、送信デュアルポートメモリを使用してアドレスプログラムを実行します。

新しいイーサネット MAC アドレスをプログラムするソフトウェアシーケンスは次のとおりです。

• ソフトウェアで、新しいイーサネット MAC アドレスを送信デュアルポートメモリのアドレス 0x0 を先頭に書き込みます。上位の 4 バイトをアドレス 0x0 に格納し、下位 2 バイトをアドレス 0x4 に格納します。イーサネット MAC アドレスは Pong バッファーからも、アドレス 0x0800 を先頭にプログラムできます。

• ソフトウェアで、アドレス 0x07FC のプログラムビット (データバスのビット [1]) とステータスビット (データバスのビット [0]) の両方に 1 を書き込みます。 Pong バッファーの場合、アドレスは 0x0FFC です。

• ソフトウェアでステータスおよびプログラムビットを監視し、0 にセットされたら次のイーサネット動作を実行します。

送信完了割り込みが有効な場合、ステータスおよびプログラムビットがクリアされると割り込みが発生します。

受信インターフェイス

受信フレームデータ全体 (デスティネーションアドレスから CRC の後まで) が、受信デュアルポートメモリのアドレス 0x1000 から順に格納されます。プリアンブルおよび SFD フィールドはデュアルポートメモリには格納されません。デュアルポートメモリのアドレス 0x17FC (データバスのビット [0]) は、ソフトウェアによって処理可能な受信パケットが存在するかどうかを示すステータスとして使用します。

デュアルポートメモリのアドレス 0x17FC (データバスのビット [3]) は受信割り込みイネーブルです。このイベントはパルスで、メモリ内に受信データが格納されると発生します。受信完了割り込みは、このビットと GIE の両方が 1にセットされている場合のみ発生します。

ステータスビットが 0 の場合、 AXI Ethernet Lite MAC コアはイーサネットバスを監視し、自身のイーサネット MACアドレスまたはブロードキャストアドレスをデスティネーションアドレスに持つパケットを待ちます。パケットのデスティネーションアドレスがこれらいずれかに該当する場合は受信して、デュアルポートメモリのアドレス0x1000 から順に格納します。パケットの受信が完了すると、AXI Ethernet Lite MAC コアは CRC を検査します。CRC値が正しい場合、ステータスビットがセットされます。 CRC ビットが不正な場合、ステータスビットはセットされず AXI Ethernet Lite MAC コアはイーサネットバスの監視を継続します。

また、 AXI Ethernet Lite MAC コアが CRC 値の正しいラントフレーム (長さ 60 バイト未満のフレーム) を受信した場合、ステータスビットはセットされず、割り込みも発生しません。ステータスビットがセットされている場合、 AXIEthernet Lite MAC コアは受信動作を実行しません。デュアルポートメモリからすべての受信データが読み出されると、ステータスビットはソフトウェアによって 0 にクリアされます。





Ping バッファーを使用した受信のソフトウェアシーケンス

受信パケットを処理するためのソフトウェアシーケンスは次のとおりです。

1. ソフトウェアで受信ステータスビットを監視して AXI Ethernet Lite MAC コアによって 1 にセットされるのを待つか、受信完了割り込みが有効な場合は割り込みの発生を待ちます。

2. ステータスビットが 1 にセットされるか受信完了割り込みが発生すると、ソフトウェアでデュアルポートメモリから受信データ全体を読み出します。

3. ソフトウェアで受信ステータスビットに 0 を書き込みます。これで、 AXI Ethernet Lite MAC コアは受信処理を再開します。

Ping-Pong バッファーを使用した受信のソフトウェアシーケンス

[Number of Receive Buffers] を 1 に設定した場合、受信データ用のメモリバッファーが 2 つ用意されます。元の Ping受信バッファーは同じメモリアドレスのままです。もう 1 つの Pong 受信バッファーはアドレス 0x1800 ～ 0x1FFCにマップされます。データの格納方法は Ping バッファーと Pong バッファーで同じです。

[Number of Receive Buffers] = 1 の場合、受信パケットを処理するためのソフトウェアシーケンスは次のとおりです。

1. ソフトウェアで Ping バッファーの受信ステータスビットを監視して AXI Ethernet Lite MAC コアによって 1 にセットされるのを待つか、受信完了割り込みが有効な場合は割り込みの発生を待ちます。

2. Ping 受信ステータスビットが 1 にセットされるか受信完了割り込みが発生すると、ソフトウェアで Ping デュアルポートメモリから受信データ全体を読み出します。

3. AXI Ethernet Lite MAC コアが次のパケットを受信し、 Pong 受信バッファーに格納します。

4. ソフトウェアで Ping 受信ステータスビットに 0 を書き込みます。これで、 AXI Ethernet Lite MAC コアは次のパケットを Ping 受信バッファーに格納できます。

5. ソフトウェアで Pong 受信ステータスビットを監視して AXI Ethernet Lite MAC コアによって 1 にセットされるのを待つか、受信完了割り込みが有効な場合は割り込みの発生を待ちます。

6. Pong 受信ステータスビットが 1 にセットされるか受信完了割り込みが発生すると、ソフトウェアで Ping デュアルポートメモリから受信データ全体を読み出します。

7. ハードウェアは、リセット後初に受信したパケットを常に Ping バッファーに書き込み、次に受信したパケットを Pong バッファーに書き込み、その次に受信したパケットを Ping バッファーに書き込むという順番で交互に書き込みます。

重要 : Ping および Pong バッファーのステータスビットをクリアしないと、パケットが失われます。たとえば、 1 番目と 2 番目のパケットを正しく受信すると、 Ping バッファーと Pong バッファーのステータスビットが AXI Ethernet Lite MAC コアによって 1 にセットされます。ここでソフトウェアが Pong バッファーのステータスビットのみをクリアした場合、 3 番目に受信したパケットは Ping バッファーのステータスビットがクリアされていないため受信できず失われます。 4 番目に受信したパケットは正しく受信されます。


図 3-3 : 受信デュアルポートメモリ

addr offset 0x0

addr offset0x17FC

type/ length

source address

data not

used destination

address

cont

rol

6 6 2 variablevariable (0 - 1500) 4

CRC

4

DS787_16





MDIO (Management Data Input/Output) マスターインターフェイスMDIO マスターインターフェイスブロックは、Vivado® 統合設計環境 (IDE) のパラメーターで [Enable MII ManagementModule] をオンにするとデザインに追加されます。このロジックを追加すると、 AXI Ethernet Lite MAC コアから PHYコンフィギュレーションレジスタへのアクセスが可能になります。MDIO マスターインターフェイスモジュールは、IEEE 802.3 Media Independent Interface (MII) 規格で定義された機能を実装することを目的に設計されています。

MDIO モジュールは、 PHY へのマネージメントデータクロック (phy_mdc) を生成します。このクロックの小周期は 400ns です。phy_mdc 信号は phy_mdio データ信号の情報を転送する際のタイミング基準として PHY へ供給されます。

phy_mdio 信号は、 PHY と MDIO モジュール間の双方向の信号です。この信号を使用して PHY と MDIO モジュール間で制御およびステータス情報をやりとりします。制御情報は MDIO モジュールによって駆動され、 PHY によってサンプリングされます (どちらも phy_mdc に同期)。ステータス情報は PHY によって駆動され、 MDIO モジュールによってサンプリングされます (どちらも phy_mdc に同期)。 phy_mdio 信号は、 MDIO モジュールと PHY のいずれかで駆動可能なトライステート回路によって駆動されます。

MDIO インターフェイスは、標準の方法を使用して PHY マネージメントレジスタへアクセスします。 MDIO モジュールは大 32 個の PHY デバイスをサポートしています。各 PHY デバイスにアクセスするには、 MDIO アドレス(MDIOADDR) レジスタに PHY デバイスアドレスと PHY レジスタアドレスを順に書き込む必要があります (図 2-12)。このモジュールは大 32 個の PHY マネージメントレジスタへのアクセスをサポートしています。 PHY への書き込みトランザクションデータは MDIO 書き込みデータ (MDIOWR) レジスタに書き込み、 PHY レジスタからのステータスデータは MDIO 読み出しデータ (MDIORD) レジスタから読み出します。 MDIO 制御 (MDIOCTRL) レジスタは、 MDIOラインでマネージメントトランザクションを開始するために使用します。

AXI Ethernet Lite MAC コアでは、MDIO 制御レジスタ (アドレス 0x07F0) のステータスビットをソフトウェアでセットする前に PHY デバイスアドレスと PHY レジスタアドレスを MDIO アドレスレジスタ (アドレス 0x07E4) に格納しておく必要があります。

PHY レジスタの書き込みトランザクションを開始するためのソフトウェアシーケンスは次のとおりです。

1. ソフトウェアで MDIOCTRL レジスタを読み出し、 MDIO マスターが直前の要求の実行を完了したかどうかをチェックします。ステータスビットが 0 なら、 MDIO マスターは新しい要求を受け取ることができます。

2. ソフトウェアで MDIOADDR レジスタ (アドレス 0x07E4) に PHY デバイスアドレスと PHY レジスタアドレスを書き込み、同じレジスタのビット [10] に 0 を書き込みます。

3. ソフトウェアで、 MDIOWR レジスタ (アドレス 0x07E8) に PHY レジスタへの書き込みデータを格納します。

4. ソフトウェアで、 MDIOCTRL レジスタ (アドレス 0x07F0) の MDIO イネーブルビットに 1 を書き込みます。

5. ソフトウェアで、アドレス 0x07F0 のステータスビット (データバスのビット [0]) に 1 を書き込んで MDIO トランザクションを開始します。

6. MDIO 書き込みトランザクションが完了したら、ステータスビットが AXI Ethernet Lite MAC コアによってクリアされます。

7. ソフトウェアでステータスビットを監視し、 AXI Ethernet Lite MAC コアによって 0 にセットされたら MDIO ラインで新しいトランザクションを開始します。

PHY レジスタの読み出しトランザクションを開始するためのソフトウェアシーケンスは次のとおりです。

1. ソフトウェアで MDIOCTRL レジスタを読み出し、 MDIO マスターが直前の要求の実行を完了したかどうかをチェックします。ステータスビットが 0 なら、 MDIO マスターは新しい要求を受け取ることができます。

2. ソフトウェアで MDIOADDR レジスタ (アドレス 1x07E4) に PHY デバイスアドレスと PHY レジスタアドレスを書き込み、同じレジスタのビット [10] に 0 を書き込みます。

3. ソフトウェアで、 MDIOCTRL レジスタ (アドレス 0x07F0) の MDIO イネーブルビットに 1 を書き込みます。





4. ソフトウェアで、アドレス 0x07F0 のステータスビット (データバスのビット [0]) に 1 を書き込んで MDIO トランザクションを開始します。

5. MDIO 読み出しトランザクションが完了したら、ステータスビットが AXI Ethernet Lite MAC コアによってクリアされます。

ソフトウェアでステータスビットを監視し、 AXI Ethernet Lite MAC コアによって 0 にセットされたら MDIO ラインで新しいトランザクションを開始します。

イーサネットプロトコルイーサネットデータはフレームにカプセル化されます (図 3-4)。特に指定のない限り、フレームのフィールドとビットは左から右へ ( 下位ビットから上位ビットへ) 順に送信されます。

プリアンブル

プリアンブルフィールドは「10101010」のパターンの 7 バイトを含み、同期化に使用されます。プリアンブルまたはSFD (Start Frame Delimiter) フィールドの送信中に衝突が検出された場合、これらフィールドだけは後まで送信されます。

送信時、このフィールドは常に AXI Ethernet Lite MAC コアによって自動的に挿入されるため、 AXI Ethernet Lite MACコアへのパケットデータには含めないでください。受信時には、このフィールドはパケットデータから除去されます。 AXI Ethernet Lite MAC コアはイーサネットの 8 バイトプリアンブルフレームタイプをサポートしていません。

SFD (Start Frame Delimiter)SFD フィールドは「10101011」のパターンで、フレームの開始を意味します。プリアンブルまたは SFD (Start FrameDelimiter) フィールドの送信中に衝突が検出された場合、これらフィールドだけは後まで送信されます。

PHY からの受信データ Valid 信号 (phy_dv) は、 SFD フィールドの前のプリアンブル中にアクティブに遷移できます。送信時、このフィールドは常に AXI Ethernet Lite MAC コアによって自動的に挿入されるため、 AXI Ethernet Lite MACコアへのパケットデータには含めないでください。受信時には、このフィールドはパケットデータから除去されます。

デスティネーションアドレス

デスティネーションアドレスフィールドの長さは 6 バイトです。デスティネーションアドレスの下位ビットで、そのアドレスが個別/ユニキャスト (0) アドレスかグループ/マルチキャスト (1) アドレスかを判定します。マルチキャストアドレスは、論理的に関連のあるステーションをグループ化するために使用します。

ブロードキャストアドレス (デスティネーションアドレスフィールドがすべて 1) は、LAN 上のすべてのステーションを宛先とするマルチキャストアドレスです。 AXI Ethernet Lite MAC コアは、ユニキャストおよびブロードキャストパケットの送受信をサポートしています。 AXI Ethernet Lite MAC コアはマルチキャストパケットはサポートしていません。送信パケットデータには、必ずこのフィールドを含めてください。受信パケットデータには常にこのフィールドが含まれます。

注記 : AXI Ethernet Lite MAC コアは、 IEEE 802 規格で定義された 16 ビットデスティネーションアドレスをサポートしていません。





ソースアドレス

ソースアドレスフィールドの長さは 6 バイトです。送信パケットデータには、必ずこのフィールドを含めてください。受信パケットデータには常にこのフィールドが含まれます。

注記 : AXI Ethernet Lite MAC コアは、IEEE 802 規格で定義された 16 ビットソースアドレスをサポートしていません。

タイプ/長さ

タイプ/長さフィールドの長さは 2 バイトです。長さフィールドとして使用する場合、このフィールドの値は後続のデータフィールドの長さ (単位 : バイト ) を表します。この値には、データフィールドの後に挿入されるパディングフィールドの長さは含まれません。このフィールドを IEEE 802.3 規格で定義された長さフィールドとして解釈するか、イーサネットプロトコルで定義されたタイプフィールドとして解釈するかは、フィールドの値によって決まります。

データフィールドの長さは大で 1,500 バイトです。したがって、このフィールドの値が 1,500 (0x05DC) を超えている場合は、長さではなくフレームタイプを示しています。IEEE 802.3 規格では、タイプフィールドには 1536 (0x0600)以上の値を使用することが定義されています。 AXI Ethernet Lite MAC コアは、タイプ/長さフィールドに対して何も処理を実行しません。このフィールドは、上位バイトの下位ビットから順に送信されます。送信パケットデータには、必ずこのフィールドを含めてください。受信パケットデータには常にこのフィールドが含まれます。

データ

データフィールドの長さは 0 ～ 1,500 バイトの可変長です。送信パケットデータには、必ずこのフィールドを含めてください。受信パケットデータには常にこのフィールドが含まれます。

パッド

パッドフィールドの長さは 0 ～ 46 バイトの可変長です。このフィールドは、フレーム長 (プリアンブルおよび SFDフィールドの長さを除く ) を CSMA/CD の動作に必要な 64 バイト以上とするために使用します。このフィールドの値はフレームチェックシーケンスの計算に使用しますが、長さフィールドの値には含めません。このフィールドとデータフィールドの長さの合計を 46 バイト以上とする必要があります。データフィールドの長さが 0 バイトの場合、パッドフィールドは 46 バイトです。データフィールドの長さが 46 バイト以上の場合、パッドフィールドの長さは 0 バイトです。送信時、小長の条件を満たしていないとこのフィールドが AXI Ethernet Lite MAC コアによって自動的に挿入されます。受信パケットにパッドフィールドが存在する場合、受信パケットデータには常にこのフィールドが含まれます。

FCSFCS (フレームチェックシーケンス) フィールドの長さは 4 バイトです。 FCS フィールドの値は、 [参照 3] の 3.2.8 項で定義された 32 ビット CRC (下記参照) を使用してソースアドレス、デスティネーションアドレス、長さ /タイプ、データ、パッドフィールドから求めます。

G(x) = x32 + x26 + x23 + x22 + x16 + x12 + x11 + x10 + x8 + x7 + x5 + x4 + x2 + x1 + x0

CRC ビットを FCS フィールドに格納する際は、x31 の項が初のバイトの上位ビットとなり、x0 の項が後のバイトの下位ビットとします (すなわち、 CRC のビットは x31、 x30、 ...、 x1、 x0 の順に送信される )。

AXI Ethernet Lite MAC コアは CRC アルゴリズムを実装し、送信および受信クロックの各周期で外部 PHY インターフェイスとの間で交換されるデータサイズと一致するように CRC 値をニブル単位で計算します。送信時このフィールドは常に AXI Ethernet Lite MAC コアによって自動的に挿入され、受信パケットデータには常にこのフィールドが含まれます。





フレーム間ギャップと待機

注記 : フレーム間ギャップはフレーム間隔とも呼び、どちらも同じ意味です。

フレームはシリアルインターフェイスで送信され、フレームとフレームの間には IEEE Std.802.3 で定義された 96 ビット時 (10MHz の場合 9.6μs、 100MHz の場合 0.96μs) のフレーム間ギャップが必要です。待機の手順は、次に示すように半二重システムと全二重システムの場合で異なります。

半二重

1. AXI Ethernet Lite MAC コアは送信するフレームがないときも外部 PHY からのキャリアセンス信号 (phy_crs) でバストラフィックを監視します。バスがビジー状態 (phy_crs = 1) の場合、AXI Ethernet Lite MAC コアは送信を保留し、バス上のフレーム転送を優先させます。

2. バス上のフレームの後のビットが転送されたら (キャリアセンス信号が TRUE から FALSE に変化したら )、AXIEthernet Lite MAC コアはフレーム間ギャップの時間調整を開始します。

3. キャリアセンス信号が TRUE になると、 AXI Ethernet Lite MAC コアはフレーム間ギャップタイマーをリセットします。

全二重

全二重モードではバスを共有しておらず自身の送信のみを監視すればよいため、 AXI Ethernet Lite MAC コアは外部PHY からのキャリアセンス信号を使用しません。 AXI Ethernet Lite MAC コアは後のビットを送信したら、フレーム間ギャップの時間調整を開始します。

CSMA/CD 方式

定義上、全二重イーサネットバスは 2 つのイーサネットデバイスをポイントツーポイントで専用接続しており、送信と受信を同時に実行しても衝突は発生しません。

半二重イーサネットバスの場合は、 2 つ以上のステーションが同じバスを共有して媒体にアクセスする方法をCSMA/CD として定義しています。ステーションが送信を行う場合、バスがアイドル状態 (ほかのステーションが送信していない、すなわち phy_crs = 0) になるまで待機し、フレーム間ギャップの時間が経過した後、メッセージの送信を開始します。

送信を開始後、別のステーションのメッセージと衝突して衝突が発生すると (phy_col - 1)、送信中のすべてのステーションが事前に定義された期間 (10/100Mb/s の場合 32 ビット ) にわたってジャム信号の送信を継続し、衝突の発生がシステム全体に確実に伝わるようにします。この後、各ステーションはランダムな期間だけ待機 (バックオフ) してから再び送信を試みます。ステーションが送信を開始しても、そのメッセージがバス上のすべてのステーションに到達するまでの時間 (衝突ウィンドウ) 内に衝突が発生することがあります。衝突ウィンドウの期間が経過すると、送信中のステーションがバスを占有したことになります。

それ以降は、ほかのすべてのステーションが正常に動作していれば送信を検出し、それを優先させるはずであるため、衝突 (遅れ衝突) は発生しません。バス占有までにかかる時間は、バスの往復伝搬時間によって決まります (10/100Mb/sの場合 64 バイト時間)。


図 3-4 : イーサネットデータフレーム

Preamble Start of FrameDelimiter (SFD)

Destination Address

Source Address

64 - 1518 bytes

Type/Length Data Frame Check

Sequence Pad

7 6 4 2 0 - 1500 0 - 46 6 1

DS787_02





送信フロー

図 3-5 に、パケット送信の概略フローチャートを示します。


図 3-5 : 送信フロー





受信フロー

図 3-6 に、パケット受信の概略フローチャートを示します。


図 3-6 : 受信フロー





内部ループバックモード

Vivado IDE のパラメーターで [Enable Internal Loopback] をオンにして、送信制御レジスタ (Ping) のビット 4 をセットすると、 AXI Ethernet Lite MAC コアを内部ループバックモードに設定できます。ループバックモードでは、ロジックは PHY クロックの切り替えに BUFG を使用します。このモードでは、 AXI Ethernet Lite MAC コアは TX ラインのデータを RX ラインに戻します。ループバックモードは全二重モードの場合のみテストできます。このモードでは、コアは PHY からのデータを受信せず、phy_tx_clk と phy_tx_en を内部で phy_rx_clk と phy_dv として使用します(図 3-7)。

.X-Ref Target - Figure 3-7

図 3-7 : 内部ループバックモード




第 4 章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび Vivado IP インテグレーターの詳細は、次の Vivado DesignSuite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1]

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 5]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 6]

コアのカスタマイズおよび生成ここでは、ザイリンクスツールを使用し、 Vivado Design Suite でコアをカスタマイズおよび生成する方法について説明します。

IP インテグレーターを使用したコアのカスタマイズおよび生成については、『Vivado Design Suite ユーザーガイド : IPインテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 4] を参照してください。IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、 Tcl コンソールから validate_bd_design コマンドを実行してください。

AXI Ethernet Lite MAC コアを利用するには、次の手順を実行します。

1. [File] → [Open Project] をクリックしてプロジェクトを開くか、[File] → [New Project] をクリックして新規プロジェクトを作成します。

2. Vivado IP カタログを開き、 [Embedded Processing/High Speed Peripheral] をクリックします。

3. [AXI Ethernet Lite] をダブルクリックすると、 AXI Ethernet Lite MAC コアの Vivado IDE が表示されます。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 5] を参照してください。




第 4 章 : デザインフローの手順

注記 : この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。

フィールドの説明

[ID Width] を除くすべてのパラメーターが IP インテグレーターで使用できます。[ID Width] は自動で計算されるため、ユーザーは変更できません。

[AXI Interface Parameters]

• [AXI Protocol]

° [AXI4] – AXI4 インターフェイスを有効にします。

° [AXI4LITE] – AXI4-Lite インターフェイスを有効にします。

• [AXI Clock Frequency (in MHz)] – AXI Ethernet Lite MAC コアの周波数。サポートされる大周波数は、表 2-1 を参照してください。

[Ethernet Lite MAC Parameters]

• [Communication Mode]

° [Full Duplex] – 全二重モードを有効にします。

° [Half Duplex] – 半二重モードを有効にします。


図 4-1 : Vivado IDE





• [Number of Transmit Buffers]

° 0 – TX バッファーを 1 つだけ有効にします。

° 1 – TX バッファーを 2 つ有効にします。

• [Number of Receive Buffers]

° 0 – RX バッファーを 1 つだけ有効にします。

° 1 – RX バッファーを 2 つ有効にします。

• [Enable Internal Loopback] – オンにすると、 AXI Ethernet Lite MAC コアが内部ループバックモードに設定されます。

• [Enable Global Buffers for PHY Clocks]

注記 : 内部ループバックは全二重モードの場合のみサポートされます。

° 0 – PHY クロックに通常の内部バッファーを使用

° 1 – PHY クロックにグローバルバッファーを使用

• [ID Width] – AXI インターフェイスの ID 幅。有効な値は、 0 ～ 16 です。

注記 : [ID Width] は自動で計算されるため、ユーザーは変更できません。

• [Enable MII Management module] – オンにすると、 PHY レジスタにアクセスするための MDIO モジュールが追加されます。

ユーザーパラメーター

表 4-1 に、 Vivado IDE の GUI フィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターはTcl コンソールで表示できます。

表 4-1 : GUI パラメーターとユーザーパラメーターの対応

GUI パラメーター /値(1) ユーザーパラメーター /値(1) デフォルト値(1)

[AXI Protocol] C_S_AXI_PROTOCOL AXI4LITE

[AXI Clock Frequency](2) AXI_ACLK_FREQ_MHZ 100

[Communication Mode](3) C_DUPLEX 1

[Number of Transmit Buffers] C_TX_PING_PONG 1

[Number of Receive Buffers] C_RX_PING_PONG 1

[Enable Internal Loopback](4) C_INCLUDE_INTERNAL_LOOPBACK 0

[Enable Global Buffers for PHY Clocks] C_INCLUDE_GLOBAL_BUFFERS 1

[Enable MII Management module] C_INCLUDE_MDIO 1

[ID Width](5) C_S_AXI_ID_WIDTH 0

注記 :

1. パラメーター値については、 GUI パラメーター値とユーザーパラメーター値の異なるものを示しています。これらの値は、パラメーター

名の下に字下げして表記しています。

2. クロック周波数は TX/RX クロックの 4 倍以上とする必要があります。

3. 値が「0」の場合は半二重、「1」の場合は全二重モードです。

4. [Communication Mode] が「0」 (半二重) の場合は該当せず、値は「0」のままです。

5. AXI プロトコルが AXI4 (Full) の場合のみ該当します。





出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] を参照してください。

コアへの制約Vivado Design Suite でコアを生成すると、適切なデザイン制約も生成されます。

必須の制約

このセクションは、この IP コアには適用されません。

デバイス、パッケージ、スピードグレードの選択


クロック周波数


クロック管理


クロック配置


バンク設定


トランシーバーの配置


I/O 規格と配置






シミュレーションこのセクションでは、Vivado Design Suite での IP シミュレーションについて説明します。Vivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 6] を参照してください。

合成およびインプリメンテーションこのセクションでは、 Vivado Design Suite での合成およびインプリメンテーションについて説明します。合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 1] を参照してください。




第 5 章

サンプルデザインこの章では、ザイリンクス Vivado® Design Suite で提供されているサンプルデザインについて説明します。

Vivado IDE の [IP Sources] ウィンドウで [Open IP Example Design] をクリックするか、 Tcl コンソールで open_example_project コマンド (get_ips <component_name>) を入力するとサンプルデザインプロジェクトが開きます。この新規プロジェクトでは <component_name>_exdes> が合成用の上位モジュールで、<component_name>_exdes_tb> がシミュレーション用の上位モジュールです。サンプルデザインのインプリメンテーションまたはシミュレーションは、このサンプルデザインから実行できます。

ディレクトリとファイルの内容

最上位ディレクトリ

<project_name>/<project_name>.srcs/sources_1/ip/

VHDL サンプルデザイン、テストベンチ、および係数 (COE) ファイル。これらのファイルは ATG を駆動して必要なAXI トランザクションを生成します。

ここからは、 AXI Ethernet Lite MAC コアのディレクトリと関連ファイルについて説明します。




第 5 章 : サンプルデザイン

<project_name>/<project_name>.srcs/sources_1/ip/

<project directory> には Vivado デザインツールのすべてのプロジェクトファイルが含まれます。

<project_name>/<project_name>.srcs/sources_1/ip/<component name>

<component name> ディレクトリには、コアをインプリメントする HDL ファイルが含まれます。

example design

example design ディレクトリには、コアに付属するサンプルデザインファイルが含まれます。

表 5-1 : <project_name>/<project_name>.srcs/sources_1/ip/

名前説明

Synth/<component name>.v|vhd Vivado デザインツールで生成される合成ラッパー

Sim/<component name>.v|vhd Vivado デザインツールで生成されるシミュレーションラッパー

<component name>.xci Vivado ツールのプロジェクト固有オプションファイル。Vivado デザインツールへの入力として使用可能

<component name>.vho|veo VHDL または Verilog インスタンシエーションテンプレート

<component name>_ooc.xdc IP の独立 (OOC) 制約

COE ファイル

これらのファイルは、サンプルデザインで使用するためのものです。 Vivado デザインツールで生成した IP を右クリックして [Open Example Design] をクリックすると、サンプルデザインのプロジェクトが作成されます。

表 5-2 : example design ディレクトリ

名前説明

<component name>_exdes.vhd サンプルデザインの合成用上位ファイル

<component name>_exdes_tb.vhd サンプルデザインのシミュレーション用上位ファイル

Exdes.xdc サンプルデザインの制約





サンプルデザインここからは、 AXI Ethernet Lite MAC コアの上位サンプルデザインについて説明します。

この完全なサンプルデザインはイーサネットパケットの送信および受信デモが可能で、 AXI Ethernet Lite MAC コアの簡単な評価用システムとして利用できます。

クロックジェネレーター

AXI Ethernet Lite MAC コアのサンプルデザインは、 Clocking Wizard を使用してデザイン内のほかのすべてのブロックにクロックとリセットを供給します。

Clocking Wizard は 2 種類のクロックを供給するように設定しています。

• 1 つは Vivado IDE で設定した周波数の出力で、サンプルデザインのすべてのブロックへプライマリクロックとして供給されます。

• もう 1 つは周波数 25MHz の出力で、 AXI Ethernet Lite MAC IP コアの phy_tx_clk および phy_rx_clk に入力されます。 Clocking Wizard からのロックした信号は、リセットとして適切に使用されます。

AXI トラフィックジェネレーター (ATG) このサンプルデザインは、Vivado IDE で選択した AXI プロトコルに基づく AXI トラフィックジェネレーターを 1 つまたは 2 つ使用します。

• このサンプルデザインでは、 ATG を使用してパケットの生データを AXI Ethernet Lite MAC IP コアに書き込み、コアの制御/ステータスレジスタの読み出し /書き込みを実行します。 ATG は、コアから読み出したステータスに基づいてテストにパスしたか否かを判定します。

• 1 つの ATG はシステムテストモードで使用し、すべてのコンフィギュレーションでトランザクションシーケンスを制御します。

• もう 1 つの ATG は AXI4 モードで使用し、 AXI Ethernet Lite MAC コアで選択した AXI プロトコルが AXI4 の場合のみインスタンシエートされます。

ATG には 4 つの COE ファイルを入力し、 Done および Status 出力ピンでテスト結果を判定します。





サンプルデザインの動作

AXI4-Lite プロトコル、内部ループバックなし

AXI4-Lite プロトコルを選択し、内部ループバックなしの場合の動作は次のとおりです。

• 2 つの AXI チャネルを有効にしたシステムテストモードの ATG を使用して、デスティネーションアドレス、ソースアドレス、およびテストデータをコア内の 2KB メモリに書き込みます。

• パケットに含まれるバイト数とパケットデータが送信であることを示すよう AXI Ethernet Lite MAC コアのレジスタをプログラムします。

• AXI Ethernet Lite MAC IP コアがイーサネットパケットを生成し、 MII インターフェイス経由で送信します。

• サンプルデザインで使用するもう 1 つの AXI Ethernet Lite MAC IP コアインスタンスがイーサネットパケットを受信します。

• デフォルトで IP 内で実行される CRC チェックによりパケットを正しく受信できたことを確認したら、ステータスレジスタを更新してそのことを通知します。

• ATG のもう 1 つのチャネルはパートナー AXI Ethernet Lite MAC IP コアに接続され、このパートナー IP がステータスレジスタを読み出し、 ATG の Status および Done ピンからテストの合否を判定します。


図 5-1 : AXI4-Lite サンプルデザイン - 内部ループバックなし





AXI4 プロトコル、内部ループバックなし

AXI4 プロトコルを選択し、内部ループバックなしの場合の動作は次のとおりです。

• 使用する ATG は 2 つです。AXI4 モードの ATG を AXI Ethernet Lite MAC IP コアに接続し、システムテストモードの ATG を使用して ATG Full モードを設定します。

• システムテストモードの ATG がもう 1 つの ATG を設定し、 AXI Ethernet Lite MAC IP コアの TX バッファーにデータを転送するバーストトランザクションを生成します。 AXI バーストトランザクションで転送される内容は、システムテストモードを使用して ATG Full にもロードされます。

• 次に、 ATG は AXI Ethernet Lite MAC コアのレジスタを更新し、イーサネットパケットの送信を開始します。

• サンプルデザインで使用するもう 1 つの AXI Ethernet Lite MAC コアインスタンスがイーサネットパケットを受信し、 CRC チェックの結果に基づいてステータスレジスタを更新します。

• パートナー IP に接続されたもう 1 つの ATG FULL インスタンスがステータスを読み出し、これをシステムテストモードの ATG に転送してテストの合否を判定します。


図 5-2 : AXI4 サンプルデザイン - 内部ループバックなし





AXI4-Lite または AXI4 プロトコル、ループバックあり

内部ループバックありの場合の動作は次のとおりです。

• AXI4-Lite または AXI4 モードで内部ループバックオプションを有効にした場合、 1 つの AXI Ethernet Lite MACコアインスタンスが送信と受信の両方を実行するため、サンプルデザインはパートナー IP を生成しません。

• ATG は生データで IP メモリをコンフィギュレーションし、 TX レジスタを更新してパケット送信を開始します。送信されたパケットは内部でループバックしてレシーバー回路に戻ります。 MII インターフェイスはテストベンチまで接続し、その階層で開放されます。

• レシーバーはパケットを受け取り、 CRC チェック結果に基づいてステータスレジスタを更新します。

• ATG はレシーバーのステータスレジスタを読み出してテストの合否を判定します。X-Ref Target - Figure 5-3

図 5-3 : AXI4-Lite サンプルデザイン - 内部ループバックあり






図 5-4 : AXI4 サンプルデザイン - 内部ループバックあり




第 6 章

テストベンチAXI Ethernet Lite MAC コアのデモ用テストベンチは、次のファイルで提供されています。

<project_name>/<project_name>.srcs/sources_1/ip/<component_name>/<component_name>example_design/<component_name>_exdes.vhd

このテストベンチは、サンプルデザインとコアを動作させることを目的としたシンプルな VHDL プログラムです。

このデモ用テストベンチは、次のタスクを実行します。

• サンプルデザインの上位をインスタンシエートする

• ループバックを使用しない場合、DUT の MII インターフェイスと AXI Ethernet Lite MAC パートナー IP コアを接続する

• Clocking Wizard 用のクロックとリセットを生成する

• ATG からの Done および Status 出力ピンに基づいてシミュレーションステータスを判定する


図 6-1 : テストベンチ




第 6 章 : テストベンチ

サンプルデザインのシミュレーションAXI Ethernet Lite MAC コアに付属するサンプルデザインを使用すると、 AXI Ethernet Lite MAC コアを簡単にシミュレーションして動作を観察できます。

シミュレーションの設定

ザイリンクスシミュレーションライブラリをシミュレータにマップする必要があります。ライブラリを環境に合わせて設定していない場合は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 6] を参照してザイリンクスシミュレーションモデルをコンパイルし、シミュレータ環境をセットアップしてください。シミュレータを変更するには、画面左側の Flow Navigator で [Simulation Settings] をクリックします。 [Simulation] ページで [Target Simulator] の設定を変更します。

シミュレーション結果

シミュレーションスクリプトは、 AXI Ethernet Lite MAC コアのサンプルデザインおよび関連するシミュレーションファイルをコンパイルします。次にシミュレーションを実行し、テストにパスするどうかを確認します。

テストにパスすると、次のメッセージが表示されます。

Test Completed Successfully

テストに失敗した場合、またはテストが完了しなかった場合は次のメッセージが表示されます。

Test Hanged

このメッセージは、サンプルデザインのシミュレーションに失敗すると表示されます。




付録 A

移行およびアップグレードこの付録には、 ISE® から Vivado® Design Suite へデザインを移行する際の情報、および新版 IP コアへのアップグレードに関する情報が記載されています。 Vivado Design Suite でアップグレードする場合のポート変更およびユーザーロジックへの影響といった重要な情報もここに記載されています。

Vivado Design Suite への移行このセクションは、この IP コアには適用されません。

Vivado Design Suite でのアップグレードこのセクションは、この IP コアには適用されません。




付録 B

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイトAXI Ethernet Lite MAC コアを使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは AXI Ethernet Lite MAC コアに関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) またはザイリンクスの Documentation Navigator から入手できます。

Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

ソリューションセンター

AXI Ethernet Lite MAC コア関連のサポート情報は、ザイリンクスイーサネット IP ソリューションセンターを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

AXI Ethernet Lite MAC コアに関するマスターアンサー

AR : 54389





http://japan.xilinx.com/support/download.html

http://japan.xilinx.com/support/answers/38279.htm


http://japan.xilinx.com/support/answers/54389.htm



付録 B : デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。次のいずれかに該当する場合、ザイリンクスはタイミング、機能、サポートを保証できません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で許容されている範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせに関しては、ザイリンクスサポートウェブページを参照してください。

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、 Logic Analyzer および Virtual I/O コアをユーザーのデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、ハードウェアでアプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよびバリデーションに使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 7] を参照してください。

ハードウェアデバッグハードウェアの問題は、リンク立ち上げ時の問題から、何時間ものテストの後に発生する問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。 Vivado ラボツールは、ハードウェアデバッグに有益なリソースです。次の各セクションに示す信号を Vivado ラボツールでプローブすることで、個々の問題をデバッグできます。

コアに対するタイミング制約がサンプルデザインからすべて適切に取り込まれていること、さらにインプリメンテーション時にこれらの制約がすべて満たされていることを確認します。

• 配置配線後タイミングシミュレーションで正しく動作するか。タイミングシミュレーションでは発生しない問題がハードウェアで発生する場合、PCB の問題である可能性が考えられます。すべてのクロックソースがアクティブでクリーンであることを確認してください。

• デザインで MMCM を使用している場合、 locked ポートをモニターして、すべての MMCM がロックしていることを確認します。

• 出力が 0 になった場合は、ライセンスを確認してください。







付録 C

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料次の資料は、この製品ガイドの補足資料として役立ちます。

1. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896 : 英語版、日本語版)

2. 『Vivado AXI リファレンスガイド』 (UG1037)

3. 『IEEE Std.802.3 Media Independent Interface Specification』

4. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994 : 英語版、日本語版)

5. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910 : 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900 : 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908 : 英語版、日本語版)

8. 『AMBA® AXI4-Stream Protocol Specification』 (ARM IHI 0051A)

9. 7 シリーズ資料

10. 『AXI4 AMBA AXI Protocol Version : 2.0 Specification』 (ARM IHI 0022D)

11. 『LogiCORE™ IP AXI Interconnect 製品ガイド』 (PG059)

®

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf


http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html


http://japan.xilinx.com/support/documentation/7_series.htm



http://japan.xilinx.com/support/documentation/ip_documentation/axi_ref_guide/latest/ug1037-vivado-axi-reference-guide.pdf

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0022c/index.html

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_interconnect;v=latest;d=pg059-axi-interconnect.pdf



付録 C : その他のリソースおよび法的通知

改訂履歴次の表に、この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ )に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれら

に限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴

社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、

直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、

その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であった

り、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれる

いかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前

の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、

ザイリンクスの限定的保証の諸条件に従うこととなるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件

を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことに

なります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用する

ために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリス

クと責任は、貴殿または貴社が単独で負うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照

してください。

© Copyright 2013-2015 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含ま

れるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。 ARM は、 ARM の欧州連合その他の国

における登録商標です。 AMBA® は、 ARM 社の登録商標です。すべてのその他の商標は、それぞれの保有者に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの

右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で

入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。

日付バージョン内容

2015 年 11 月 18 日 3.0 UltraScale+ ファミリのサポートを追加。

2014 年 10 月 1 日 3.0 • リビジョン変更に伴う文書更新のみ

• 表 2-5 「I/O 信号の説明」の注記 3 を更新

• 「Ping-Pong バッファーを使用した受信のソフトウェアシーケンス」に「重要」の注記を追加。

• 「デザインフローの手順」の章にユーザーパラメーターの表を追加

2014 年 4 月 2 日 3.0 • サンプルデザインを追加

• MTBF を変更

2013 年 12 月 18 日 2.0 • UltraScale™ アーキテクチャのサポートを追加

• すべての信号名とポート名を小文字に変更

2013 年 3 月 20 日 2.0 製品ガイドとしての初版。以前の DS787 を置き換え

http://japan.xilinx.com/legal.htm#tos

http://japan.xilinx.com/legal.htm#tos

mailto:[email protected]



logicore ip 製品ガイド...axi ethernet lite mac v3.0 logicore ip 製品ガイド vivado design...

Documents