lab-07

Sistemas Digitales y Arquitectura de Computadoras (IS-341)

UNSCH 2009-I

Laboratorio N 07:

REGISTROS Y APLICACIONESAlumno(a): ................................................... Cdigo: ...................... Semana: del 09 al 13 de Noviembre de 2009 1. OBJETIVOS Adquirir destreza en el uso y manejo de los circuitos biestables (Flip Flops) como elementos principales de los circuitos secuenciales. Implementar aplicaciones de los Flip Flops tipo D y tipo J-K. Afianzar en el uso y manejo de los contadores binarios como aplicaciones de los circuitos secuenciales. Implementar contadores binarios de mdulos programables utilizando el C.I. 74LS192 y 74LS193. 2. MATERIALES Y SOFTWARE DE SIMULACIN REQUERIDOS: 3 3 3 3 3 3 3 Fuente de voltaje VDC = 5V, protoboard, cables de conexin y pela-cables. Circuito de reloj implementado en protoboard. C.I. 74LS74 (02), 74LS112 (02), 74LS192 (01), 74LS193 (01), C.I. y componentes requeridos en prcticas anteriores. 02 Interruptores pulsadores. Resistores de carbn de W: 2 de 1k. Software: Proteus Isis v.7.6. Lunes: Martes: Nota: Mircoles: Viernes:

3. INFORMACIN TERICA: 3.1 Los BiestablesUn biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador capaz de permanecer en un estado determinado durante un tiempo indefinido. Esta caracterstica es utilizada para memorizar informacin. El paso de un estado a otro se realiza variando sus entradas. Dependiendo del tipo de dichas entradas los biestables se dividen en:

Asncronos: Slo tienen entradas de control. El ms empleado es el biestable RS. Sncronos: Adems de las entradas de control posee una entrada de sincronismo o de reloj. Los mas empleados son los biestables tipo D y J-K. La entrada de sincronismo puede ser activada por cambio de nivel: de nivel bajo a nivel alto (flanco de subida) o de nivel alto a nivel bajo (flanco de bajada).

Flanco de subida

Flanco de bajada

Ing Nicols E. Cortez Ledesma

1

www.unsch.edu.pe/~damf/Cortez/is341.htm


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3.2 Tipos de Flip Flops A) Flip Flop tipo D (Delay) D 0 1 Q(t+1) 0 1

Ecuacin caracterstica: Q(t+1) = Dt B) Flip Flop tipo J-K (Alto-Bajo/Set-Reset) J 0 0 1 1 K 0 1 0 1 Q(t+1) Qt 0 1 Qt

Ecuacin caracterstica: Q(t+1) = J.Qt + K.Qt C) Flip Flop tipo T (Toggle/Alternar) T 0 1 Q(t+1) Qt Qt

Ecuacin caracterstica: Q(t+1) = TQt 3.3 Flip Flops a nivel de circuitos integrados: caractersticas de operacin A) Doble Flip Flop tipo D: 74LS74 Clear Vcc14

Clear213

D212

Clk211

Preset210

Q29

Q28

DClk

Q

74LS74QPreset1 2 3 4 5 6

7 GND Q 1* 0 1 0 1 Q

Clear1 Operacin Prohibido Preset Clear Set Reset HoldIng Nicols E. Cortez Ledesma

D1

Clk1 Preset1 Reloj (Clk) X X X 0

Q1 D X X X 1 0 X

Q1 Q 1* 1 0 1 0 Q

Preset 0 0 1 1 1 12

Clear 0 1 0 1 1 1



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B) Doble Flip Flop tipo J-K: 74LS112 Clear Vcc16

Clear1 Clear2 Clk215 14 13

K212

J211

Preset210

Q29

JClk

Q

74LS112QPreset1 2 3 4 5 6

K

7 Q2 Q 1* 1 0 Q 0 1 Q

8 GND Q 1* 0 1 Q 1 0 Q

Clk1 Operacin Prohibido Preset Clear Memoria Reset Set Bascular Preset 0 0 1 1 1 1 1

K1

J1

Preset1 J X X X 0 0 1 1

Q1

Q1 K X X X 0 1 0 1

Clear 0 1 0 1 1 1 1

Reloj (Clk) X X X

3.4 Contadores Asncronos basados en Flip Flops tipo J-K A. Contador binario UP de 4 bits, activos con flancos de bajada: 74LS112

B. Contador binario DOWN de 4 bits, activos con flancos de bajada: 74LS112

C. Contador binario UP de 4 bits, activos con flancos de subida: 74LS109


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D. Contador binario DOWN de 4 bits, activos con flancos de subida: 74LS109

3.5 Contadores Sncronos basados en Flip Flops tipo J-K A. Contador binario UP de 3 bits, utilizando Flip Flops J-K: Tabla de estados Estado actual Estado siguiente t+1 Q2 0 0 0 1 1 1 1 0 Q1 0 1 1 0 0 1 1 0 Q0 1 0 1 0 1 0 1 0 Q2 1 1 Q0 1 1 Q1 Solucin para Q2(t+1): Q2 1 1 1 Q0 Q2(t+1) = Q2..Q1.Q0 + Q2.(Q0 + Q1) J2 = Q1.Q0 K2 = Q0 + Q1 K2 = Q1.Q0 1 Q1

tQ2 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1

Solucin para Q1(t+1): Q1(t+1) = Q1..Q0 + Q1. Q0 J1 = Q0 K1 = Q0 K1 = Q0


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UNSCH 2009-I Q2 1 1 Q0 1 1 Q1

Solucin para Q0(t+1): Q0(t+1) = Q0 = Q0.1 + Q0.0 J0 = 1 K0 = 0 K0 = 1

El circuito solucin del contador ascendente de 3 bits, es el siguiente:

B. Contador binario DOWN de 3 bits, utilizando Flip Flops J-K: Tabla de estados Estado actual Estado siguiente t+1 Q2 1 0 0 0 0 1 1 1 Q1 1 0 0 1 1 0 0 1 Q0 1 0 1 0 1 0 1 0 1 Q0 Q2 1 Q1(t+1) = Q1..Q0 + Q1. Q0 J1 = Q0 K1 = Q0 K1 = Q0Ing Nicols E. Cortez Ledesma 5 www.unsch.edu.pe/~damf/Cortez/is341.htm

tQ2 0 0 0 0 1 1 1 1 Q1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1

Solucin para Q2(t+1): Q2 1 1 1 Q0 Q2(t+1) = Q2..Q1.Q0 + Q2.(Q0 + Q1) J2 = Q1.Q0 K2 = Q0 + Q1 K2 = Q1.Q0 Solucin para Q1(t+1): 1 Q1

1 1

Q1


UNSCH 2009-I Q2

Solucin para Q0(t+1): Q0(t+1) = Q0 = Q0.1 + Q0.0 J0 = 1 K0 = 0 K0 = 1

1 1 Q0

1 1

Q1

El circuito solucin del contador descendente de 3 bits, es el siguiente:

C. Escaladores binarios utilizando Flip Flops J-K: Los escaladores binarios son contadores binarios de secuencia desordenada muy utilizados como bases de tiempo. Un mtodo alternativo para resolver los contadores binarios y en especial los escaladores binarios es utilizando la tabla de excitacin de los flip flops J-K: Ejemplo: disear un escalador de la siguiente secuencia: 2,3,7,5,1,4,6,2,. Tabla de estados Cuenta 2 3 7 5 1 4 6 2 Q2 0 0 1 1 0 1 1 0 Q1 1 1 1 0 0 0 1 1 Q0 0 1 1 1 1 0 0 0 J2 0 1 X X 1 X X K2 X X 0 1 X 0 1 J1 X X X 0 0 1 X K1 0 0 1 X X X 0 J0 1 X X X X 0 0 K0 X 0 0 0 1 X X Qt 0 0 1 1 Q(t+1) 0 1 0 1 J 0 1 X X K X X 1 0


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Debemos tener en cuenta que la combinacin Q2Q1Q0 = 000 es irrelevante, porque no participa de la cuenta. Solucin para J2: Q2 X X X X Q0 Solucin para J1: Q2 X 1 Q0 Solucin para J0: Q2 X X Q0 El circuito solucin: X X 1 X J0 = Q2 Q1 X X Q0 1 X X X X J1 = Q0 Q1 X 1 1 X Q1 J2 = Q0 1 1 Q0 Solucin para K1: Q2 1 X Q0 Solucin para K0: Q2 X X K0 = Q1.Q2 Q1 X X K1 = Q0.Q2 Q1 Solucin para K2: Q2 X X X X Q1 K2 = Q0 Q1


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3.6 Contador binario UP/DOWN de 4 bits (C.I. 74LS193) Entrada Entrada Salida Dato 0 Clear Borrow15 14 13

Vcc16

Salida Entrada Entrada Entrada Carry Carga Dato 2 Dato 312 11 10 9

74LS193

1

2

3

4

5

6

7 Q3 Salida

8 GND

Dato 1 Entrada

Q1 Salida

Q0 Cuenta Cuenta Salida DOWN UP

Q2 Salida

Caracterstica de operacin: Este dispositivo contador dispone de dos entradas independientes de reloj (la de conteo (subida 'Up', patilla 5) y la de descuento (bajada 'down', patilla 4). La entrada de reloj que no recibe impulso debe permanecer a nivel alto (H). La patilla 14 CLEAR (puesta cero) es la que nos permite situar el contador a 0 al aplicarle un nivel alto H. Las salidas del contador cambian de estado durante la transicin del nivel L al nivel H en cualquiera de ellas. La salida de descuento ('borrow' patilla 13) nos presenta un impulso de la misma duracin que el de entrada cuando el contador alcanza la cuenta mnima (estado 0). La salida de acarreo ('carry', patilla 12) nos dar un impulso de la misma duracin que el de entrada al alcanzar la cuenta mxima (establecido). Estas dos lneas nos sirven para interconectar con otros contadores en serie o cascada, permitiendo el acarreo o descuento en las respectivas dcadas. De manera que cuando hemos cargado el nmero de partida en el preseleccionador, debemos cargar dicha cuenta con un impulso L en la patilla de carga (pin 11), devolvindolo al estado H. Es decir, cada vez que se lleva a L esta patilla, se iniciar la cuenta desde ese nmero preseleccionado. El dato de partida se debe establecer en Dato 3, Dato 2, Dato 1 y Dato 0 (LSB). El valor de cuenta se ubica en las salidas Q3 Q2 Q1 y Q0(LSB).


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3.7 Circuito generador de reloj digital basado en el temporizador NE555

4. INFORME PREVIO: a) Investigar y dibujar en el espacio siguiente, un alternativo circuito generador de reloj digital astable.

b) Para el da de la prctica, traer implementado en protoboard, un circuito generador de reloj digital calibrado a 1Hz aproximadamente. Revizado por el docente: __________________


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5. DESARROLLO DE LA PRCTICA 5.1 Registro de desplazamiento serial de bits utilizando el Flip Flop tipo D : Prepare el reloj digital y establezca su frecuencia a 1Hz. : Implemente en el protoboard, el circuito de la siguiente figura.

: Suministre energa al circuito, seguidamente active un pulso corto con el interruptor pulsador SW1, luego un pulso corto con el pulsador SW2. : Observe los LEds y anote sus observaciones: __________________________________________________________ __________________________________________________________ __________________________________________________________ : Cuando el Led2 est encendido, active otro pulso corto con el pulsador SW2. : Observe los LEds y anote sus observaciones: __________________________________________________________ __________________________________________________________ __________________________________________________________ : Incremente gradualmente la frecuencia del reloj. Anote sus observaciones: __________________________________________________________ __________________________________________________________ __________________________________________________________ : Repita el procedimiento las veces que sea necesario.


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5.2 Contador UP/DOWN de 4 bits utilizando C.I. 74LS193 : Prepare el reloj digital y establezca su frecuencia a 1Hz. : Implemente en protoboard, el circuito de la siguiente figura:

: Durante la prueba, manipule la lnea de Control" para seleccionar el ingreso del reloj por las entradas UP/DOWN. Anote sus observaciones. __________________________________________________________ __________________________________________________________ __________________________________________________________ : Qu ocurre cada vez que se pulsa el botn reset? __________________________________________________________ : Idea otra manera de seleccionar la entrada de reloj para cuenta UP o DOWN.


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5.3 Contador UP/DOWN de 4 bits con valor inicial, utilizando C.I. 74LS192 : Implemente en el Proteus Isis, el circuito de la siguiente figura:

: En propiedades del Reloj (Clock) establezca su frecuencia de 1Hz. : Durante la simulacin, manipule la lnea de Control" para seleccionar el ingreso del reloj por las entradas UP/DOWN. Anote sus observaciones. __________________________________________________________ __________________________________________________________ __________________________________________________________ : Qu ocurre cada vez que se modifica el DATO de valor inicial? __________________________________________________________ __________________________________________________________ __________________________________________________________ : Qu ocurre cada vez que se pulsa el botn Carga? __________________________________________________________ __________________________________________________________ __________________________________________________________


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: Qu modificaciones hara Ud. para mejorar las transiciones de valor inicial? __________________________________________________________ __________________________________________________________ __________________________________________________________ __________________________________________________________ : Qu ocurre si desconecta la salida de la compuerta AND? __________________________________________________________ __________________________________________________________ __________________________________________________________ 6. CONCLUSIONES. ___________________________________________________________ ___________________________________________________________ ___________________________________________________________ ___________________________________________________________ ___________________________________________________________ ___________________________________________________________ ___________________________________________________________ ___________________________________________________________ 7. BIBLIOGRAFA ___________________________________________________________ ___________________________________________________________ ___________________________________________________________


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