bibdigital.epn.edu.ecbibdigital.epn.edu.ec/bitstream/15000/10627/1/t114.pdfintroducciÓn en lo...
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ESCUELA POLITÉCNICA NACIONAL
FACULTAD DE INGENIERÍA ELÉCTRICA
ESPECIALIZARON EN ELECTRÓNICA Y TELECOMUNICACIONES*
TESIS DE GRADO
ELABORACIÓN DE UNA BIBLIOTECA DE CELDAS ESTÁNDAR Y SU
UTILIZACIÓN EN LA SÍNTESIS DE CIRCUITOS INTEGRADOS
DE APLICACIÓN ESPECIFICA (ASICS) CON TECNOLOGÍA CMOS
MAURICIO ANDRADE VALENZUELA
FLAVIO CEPEDA CfflLUISA
QUITO, SEPTIEMBRE DE 1994
DEDICATORIA
A MI MADRE, PUES SIN SU APOYO NOSERIA QUIEN SOY, Y A MI DIOS QUE MEDA LAS FUERZAS PARA SEGUIRADELANTE.
MAURICIO
DEDICATORIA
A MIS PADRES, QUE SON LA LUZ QUEILUMINA MI VIDA- A MIS HERMANOS PORSU APOYO INCONDICIONAL.
FLAVIO
* AGRADECIMIENTO
AL INGENIERO IVAN BERNAL CARRILLO PORTODO EL APOYO BRINDADO PARA LAEXITOSA CULMINACIÓN DEL PRESENTETRABAJO.
A TODAS LAS PERSONAS QUECONTRIBUYERON DE UNA U OTRA MANERAPARA LA FELIZ CULMINACIÓN DE ESTATESIS DE GRADO.
LOS AUTORES
CERTIFICO QUE, BAJO MI DIRECCIÓN,
LA PRESENTE TESIS FUE REALIZADA
EN SU TOTALIDAD POR LOS SEÑORES
MAURICIO ANDRADE VALENZUELA Y
FLAVIO CEPEDA CHILUISA
ING. IVAN BERNAL CARRILLO
DIRECTOR DE TESIS
INTRODUCCIÓN
En los últimos años, se ha alcanzado un desarrollo científico y
tecnológico que avanza a pasos vertiginosos. La Microelectrónica es uno de los
campos en el que se produce el desarrollo más rápido. A part ir d e l
aparecimiento de los tubos de vacío y posteriormente del transistor, el
desarrollo de los dispositivos electrónicos de los más variados géneros y para
las más diversas aplicaciones, ha alcanzado una difusión que hasta hace pocos
años no se podría siquiera haber imaginado.
El factor más preponderante en este progreso ha sido la obtención de
circuitos electrónicos complejos en pequeñas pastillas de silicio por medio
de técnicas de integración, los circuitos integrados.
En este contexto, el Ecuador ha dado desde hacia algunos años atrás los
primeros pasos en este desarrollo. Actualmente se encuentra, por intermedio
de 'la Escuela Politécnica Nacional, participando en diferentes proyectos de
Microelectrónica, siendo uno. de estos, el proyecto auspiciado por la
Organización de Estados Americanos (O.E.A.).
Como parte de este proyecto, se ha enfocado una de las técnicas más
empleadas en el diseño de circuitos integrados, aquella basada en celdas
estándar. Financiados por la O.E.A., los países participantes podrán fabricar
un conjunto de celdas estándar y un CI que, con alguna aplicación específica,
utilice las celdas estándar, al Ecuador le correspondió el diseño de las
siguientes celdas: Multiplexor 2 a 1, Medio Sumador, Sumador Completo y
Multiplexor S a l .
Como una aplicación del diseño con celdas estándar, se presenta el
diseño de un circuito integrado para el control digital de una cerradura
eléctrica.
El diseño de este circuito integrado, demanda un procedimiento demasiado
complejo, por lo que se utiliza un software de elevadas características
técnicas como es el paquete Tanner-Tools.
Este diseño se realiza utilizando la tecnología CMOS de 1.2 MJH de ia
casa ES2 de Francia, por lo cual las celdas de que dispone el paquete Tanner-
Tools no pueden ser utilizadas y es por eso que surge la necesidad de preparar
una biblioteca propia para esta tecnología y que sirva para la generación de
circuitos más complejos.
El presente trabajo tiene como fundamentos teóricos los formulados en
t es i s y pub1 i cae iones an t er iores real i zadas en la Es cuela Po1 it écni ca
Nacional, por lo que no se abunda en mayores detalles en la formulación de los
principios básicos que rigen a los circuitos CMOS, ni los relacionados con el
diseño de circuitos integrados, con este antecedente se realiza el presente
trabajo en los siguientes términos:
En el capítulo 1 se da una visión global de la metodología de celdas
estándar que es la metodología utilizada en el diseño de los circuitos
integrados realizados en la presente Tesis, además se real iza una breve
descripción del proyecto de la O.E.A,
El capítulo 2 comprende un desarrollo teórico del procedimiento a
seguirse en la elaboración cíe una celda estándar.
El capitulo 3 abarca en detalle el diseño de las cuatro celdas asignadas
a nuestro país. En el capítulo 4 se presenta en forma estructurada el paquete
Tanner-Tools.
En los capítulos 5 y 6 se realiza el diseño del circuito de control
digital de una cerradura eléctrica; en el capítulo 5 se utilizan circuitos
integrados comerciales y en el capítulo 6 se realiza el diseño a nivel físico
del ASIC que reemplace-gran parte de los circuitos integrados utilizados.
Finalmente en el capítulo 7 se exponen las conclusiones a las que se han
llegado como consecuencia ce la realización del presente trabajo.
11
CONTENIDO
CAPITULO 1
UNA METODOLOGÍA DE DISEÑO DE CIRCUITOS INTEGRADOS
CELDAS ESTÁNDAR
1.1 PROYECTO MULTINACIONAL DE MI CROELECTRONI CA AUSPICIADO
POR LA OEA '. 1
1.2 MÉTODO DE DISEÑO DE CIRCUITOS INTEGRADOS BASADOS EN
LAS CELDAS ESTADAR 2
1.3 ALGORITMOS DE ENRUTAMIENTO 6
1.3.1 Conceptos básicos 9
1.3.2 Enrutadores de Área 13
1.3.3 Enrutadores de Canal 16
CAPITULO 2
PROCESO DE DISEÑO DE UNA CELDA ESTÁNDAR
2.1 REGLAS INVOLUCRADAS EN'EL DISEÑO DE UNA CELDA ESTÁNDAR 23
2.2 REGLAS GEOMÉTRICAS DEL PROYECTO 23
2.2.1 Lineamientos Generales 23
2.2.2 Puntos de acceso a la celda 25
2.2.3 Restricciones internas de la celda 26
2.2.4 Líneas de interconexión externas 28
2.3 ESPECIFICACIONES GENERALES DE UNA CELDA ESTADAR 29
2.4 NIVELES DE DISEÑO DE UNA CELDA 31
2.4.1 Diseño a Nivel Lógico 31
2.4. 2 Diseño a Nivel de Transistores 33
2.4.3 Simulaciones preliminares 33
2.4.4 Elaboración del Layout 37
2.4.5 Simulación considerando los elementos parásitos 39
2.5 CARACTERÍSTICAS DINÁMICAS DE UNA CELDA 46
2.5.1 Disipación dinámica de potencia 46
2.5.2 Desempeño dinámico 47
iii
2.5.3 Simulación del peor caso 49
2.5.4 Características energéticas 50
2. 6 CARACTERÍSTICAS ESTÁTICAS DE UNA CELDA 52
2.6.1 Disipación estática de potencia 52
2.6.2 Desempeño estático 54
CAPITULO 3
LAS CELDAS ESTÁNDAR
3.1 MUX2-1 55
3.2 MEDIO SUMADOR 78
3.3 SUMADOR COMPLETO 96
3.4 MUX8-1 ; 120
3.5 ESPECIFICACIONES DE LAS CELDAS TÍPICAS DE LA BIBLIOTECA 137
CAPITULO 4
EL TANNER-TOOLS
4.1 REQUERIMIENTOS DEL HARDWARE DEL SISTEMA 142
4. 2 CARACTERÍSTICAS GENERALES DEL SOFTWARE 143
4.2.1 Herramientas a Nivel de Archivos Nodos 143
4.2.2 Herramientas a Nivel de Máscaras 145
4.3 DESCRIPCIÓN DE LOS PRINCIPALES BLOQUES DE SÍNTESIS DEL TANNER-
TOOLS 146
4.3.1 Generación del circuito esquemático 146
4.3.2 L-EDIT '. 148
4.3.3 Genérate Layers 165
4.3.4 Cross Section Viewer
(Visualización de Secciones Transversales) 171
4.3.5 L-EDIT/Extractor 176
4.3.6 L-EDIT/SPR 178
4.3.7 L-EDIT/DRC 185
4.3.8 LVS 191
4.3.9 Simulador Lógico (GATESIM) 192
iv
4.4 ANÁLISIS COMPARATIVO CON EL SISTEMA TENTOS 193
4.5 EJEMPLO DE DEFINICIÓN DE CELDAS PARA SÍNTESIS AUTOMÁTICA 196
CAPITULO 5
CONCEPCIÓN DEL CIRCUITO PARA EL CONTROL DE LA CERRADURA DIGITAL UTILIZANDO
CIRCUITOS INTEGRADOS COMERCIALES
5.1 ESPECIFICACIONES Y REQUERIMIENTOS DEL SISTEMA DE CONTROL DE
CERRADURA DIGITAL 206
5.2 DISEÑO A NIVEL FUNCIONAL Y LÓGICO DEL SISTEMA UTILIZANDO CIRCUITOS
INTEGRADOS 207
5.2.1 Codificación del Teclado. . 207
5.2.2 Circuito de almacenamiento y programación de clave 209
5.2.3 Diseño del Control 212
5.2.4 Diseño del Circuito Combinacional 213
5.2.5 Control de la Puerta 215
5.2.6 Circuito de alarma 215
5.2.7 Indicadores luminosos 216
5.3 DISEÑO DEL CIRCUITO DE ALIMENTACIÓN Y DEL RESPALDO DE ENERGÍA.. 217
5.3.1 Diseño de la Fuente 218
5.3.2 Diseño de la Fuente de respaldo 220
5 . 4 PRUEBAS EXPERIMENTALES DEL CIRCUITO 221
5.4.1 Procedimiento del uso 221
5.4.2 Resultados de las pruebas 222
CAPITULO 6
DISEÑO A NIVEL FÍSICO (LAYOUT) DEL CIRCUITO INTEGRADO
6.1 CONCEPCIÓN DEL CIRCUITO INTEGRADO EN FUNCIÓN DEL DISEÑO REALIZADO
CON ELEMENTOS DISCRETOS 224
6.2 DISEÑO DEL CIRCUITO INTEGRADO UTILIZANDO TANNER-TOOLS 227
6.2.1 Diseño de ios circuitos parciales ha utilizarse en el ASIC 227
6.2.2 Proceso del diseño del núcleo del ASIC en el ambiente Tanner
v
Tools 236
6.2.3 Pads '. 240
6.3 DISEÑO DEL SISTEMA UTILIZANDO EL CIRCUITO INTEGRADO 240
CAPITULO 7
CONCLUSIONES Y REGOMEYO ACIONES 244
BIBLIOGRAFÍA
ANEXOS
VI
CAPITULO 1
UNA METODOLOGÍA DE DISEÑO DE CIRCUITOS INTEGRADOS
CELDAS ESTÁNDAR
En el presente trabajo se utilizan términos que son ampliamente
difundidos en trabajos de diseño VLSI, y que gracias a otras publicaciones
realizadas anteriormente, y que han servido de material de consulta, no se ha
visto la necesidad de explicarlos en mayor detalle. Por tanto en caso cíe
precisar una mejor apreciación de dicha terminología, se puede apoyar en los
libros y revistas listados entla bibliografía.
1.1 PROYECTO MULTINACIONAL DE MICROELECTRONICA AUSPICIADO POR LA OEA
El Ecuador a través de la Unidad de Microelectrónica de la Escuela
Politécnica Nacional se,encuentra participando en el Proyecto Multinacional
de Microelectrónica auspiciado por la Organización de Estados Americanos
(OEA). :
La Primera Reunión Latinoamericana de Microelectrónica y sus
Aplicaciones se realizó ! en Argentina en 1988, en ella se elaboraron los
documentos que delinearon un plan de acción cuyo principal objetivo fue la• j .. i.-unión de recursos y esfuerzos paira elevar la capacidad tecnológica a nivel
latinoamericano en el área. A partir de esta reunión se han venido realizando
una serie de actividad.es que han colaborado con el objetivo principal del
proyecto de Microelectrónica de la EPN que es la formación de un Centro de
Microelectrónica que ofrezca servicios en esta área y a la vez capacite
ingenieros especializados en diseño VLSI. Gracias al auspicio de la OEA se han
coordinado actividades tanto de preparación de ingenieros a nivel
latinoamericano interesados en el desarrollo de la Microelectrónica , así como
en 1 a obtención de recursos para cont inuar con e 1 proveeto; es así que se
cuenta con varias herramientas computacionales para uso de los proyectos de
Microelectrónica de la EPN.
El proyecto que a continuación se detalla es una parte de las
actividades que se realizan conjuntamente con los países invo.lucrarlos en el
proyecto multinacional y que pretende dejar a disposición del área una
biblioteca de celdas estándar diseñadas con tecnología CMOS de i.2um. para la
casa fabricante ES2 de Francia. Además como proyecto propio del Grupo de
Microelectrónica de la EPN se detalla el diseño de un circuito integrado de
aplicación específica basado en la misma tecnología.
1.2 MÉTODO DE DISEÑO DE CIRCUITOS INTEGRADOS BASADO EN CELDAS ESTÁNDAR.
En general, la técnica de celdas estándar involucra un proceso de
fabricación que no necesita etapas de difusión previa sobre la oblea de
silicio, sino que el conjunto completo de máscaras debe estar presente para
la fabricación, como en los diseños "full-custom". Sin embargo esta técnica
presenta la cualidad de poseer elementos funcionales previamente diseñados,
desde compuertas de dos entradas hasta sumadores completos o registros de
desplazamientos, que poseen documentación para el usuario en forma de un
biblioteca de macros. Las ventajas más relevantes de este método son:
(1) Aprovechamiento del área del chip debido a que solo están presentes los
elementos útiles del circuito, lo que no sucede en diseños con gate
arrays,y
(2) Una posible mejora en el funcionamiento del circuito debido a una m pr
disposición física de los elementos.
Para la realización de cualquier diseño se parte de los requerimientos
del cliente o la necesidad de un circuito especial que reemplaze a varios
circuitos integrados convencionales. Luego se procede a diseñar el sistema
utilizando las celdas de la biblioteca disponibles en la tecnología de
fabricación elegida. El próximo paso es posicionar y enrutar o interconectar
las celdas usadas, este paso se lo efectúa mediante herramientas
computacionales para diseño de circuitos integrados. A partir de esos
resultados se realizan las pruebas para encontrar errores en el proceso, se
efectúan simulaciones y chequeos geométricos de los "layouts" para determinar
si corresponde a la especificación del sistema original. Por tanto es
necesario mantener una constante realimentación entre las distintas etapas del
diseño para satisfacer las necesidades del cliente. En la figura 1.1 se
REQUERIMIENTOS PROPUESTOSPARADISÉ
DIVISIÓN EN NACROS CORRESPONDIENTES A LAS CELDASDISPONIBLES EN LA LIBRERÍA
SIMÓN y CHEQUEO DEL DISEÑO
PREPARACIÓN DEL CONJUNTO COMPLETO DE MASCARAS
FABRICACIÓN
ENCAPSULADO y PRUEBAS FINALES
Fijan 1.1 Puoi ba í leos ei 111 •etoíolojU de ceUtt est í idtr .
presenta un flujograma de los pasos involucrados en la realización de un
diseño basado en celdas estándar.
Esta técnica se utiliza para la generación automática de "layouts", en
combinación con programas computacionales avanzados. Las distintas células
lógicas, o celdas, son ubicadas mediante algoritmos matemáticos dentro de un
diseño de mayor tamaño para luego ser interconectadas automática o
manualmente. En la figura 1.2 se puede apreciar la composición de un layout
diseñado con el método de celdas estándar.
iFILA DB CEL9AS
I/O PADS
O COKJUOKHI
Figín i,I Ujoít disefiído coa eí iModo it ceUis
El diseño de las celdas se realiza bajo reglas geométricas explícitas
de forma que sea posible ubicarlas de manera contigua, formando filas,
especialmente para que las conexiones de polarización y tierra sean comunes
a todas.
Adicionalmente al usual ensamblaje de las celdas en filas o columnas,
las celdas en sí mismas son diseñadas de una misma altura pero de largo
variable, esta filosofía se denomina "policeldas" para diferenciarla de laque
permite la utilización de diferentes dimensiones entre los elementos de la
biblioteca. Muchas bibliotecas comerciales proveen elementos que poseen pines
de acceso a las señales del circuito en lados opuestos de la celda, lo que
implica filas (o columnas) individuales de manera similar a los diseños de
"gate arraya", pero con un mejor aprovechamiento del espacio y gran libertad
para diseño.
Una vez seleccionada la biblioteca de celdas a utilizarse o una vez que
se haya diseñado las celdas de acuerdo a la tecnología de fabricación
requerida, se procede a la división del diseño en bloques que empleen las
celdas disponibles en la biblioteca. A cada bloque se le asigna una ubicación
en las filas de acuerdo a la mínima complejidad de interconexión y luego se
procede con la etapa de enrutamiento. Los algoritmos que utilizan los
herramientas computacionales para el posicionamiento y el enrutamiento tienen
aplicación en procesos automáticos de diseño que van desde circuitos
integrados hasta tarjetas de circuitos impresos.
Una vez posicionadas las celdas se utilizan los espacios dejados entre
las filas de celdas, denominados canales o corredores, para enrutar las
señales que permitirán el funcionamiento adecuado del circuito, también es
posible utilizar determinados espacios entre celdas para esa operación. Los
algoritmos que se pueden emplear para el enrutamiento han sido desarrollados
para el diseño de circuitos impresos y aplicaciones similares, sin embargo el
enrutamiento sobre silicio posee restricciones como la imposibilidad de
utilizar, en algunos casos, más de dos niveles de metal o una limitada
capacidad de interconexión de los canales. Los pasos básicos de un problema
de enrutamiento son:
(1) Preparar las listas de nodos correspondientes a una misma señal. El
conjunto de pines de acceso a las celdas o bloques pertenecientes a una
misma señal se denomina red.
(2) En el caso de poseer algunas capas de enrutamiento, también se hace
necesario asignar- las señales que van a ser enrutadas en cada capa y
el orden en el que van a ser generadas las mismas.
.(3) Generar la información geométrica final de las interconexiones o
enrizamientos en las capas definidas para este propósito. Con esta
información ya es posible generar el "layout" completo del circuito
diseñado.
J..3 ALGQRITTOS DE
Existe un problema en la interconexión de un gran número de elementos
de un circuito, por un lado involucra un aumento en la cantidad de tiempo que
toma el diseño y por otro lado el área que ocupará el chip también se verá
incrementada. Según varios análisis realizados se estima que un 30% del tiempo
total del diseño y un 60% del área del chip se ocupa en la realización e
implementación de las interconexiones , debido a esto gran parte de las
investigaciones están dedicadas a la elaboración e implementación de
algoritmos de enrutamiento.
Se puede explicar el problema del enrutamiento de una manera general ,
si se imagina la existencia de un conjunto de bloques representados por
rectángulos y que están ubicados en determinada posición y que posean un
conjunto de pines o terminales en, sus bordes. Estos pines están asociados con
las distintas señales eléctricas presentes en el circuito y por lo tanto
especifican las conexiones físicas necesarias, a través de caminos de metal,
que deben realizarse, en la figura 1.3 se tiene un ejemplo de esas
características.
Las conexiones pueden ser de dos tipos: punto a punto y multipunto. Una
conexión punto a punto o de' dos puntos involucra dos pines a ser
interconectados , mientras que una conexión multipunto indica que los pines son
tres o más. Las áreas por las cuales se llevan los caminos de metal o "cables"
de conexión se denominan regiones de enrutamiento (routing regions) y se
define en ellas una cuadrícula o grilla sobre la que están tanto los pines
como los caminos. De acuerdo al proceso de fabricación se pueden tener caminos
en dos niveles de metal (metal 1 y metal 2) o un nivel de metal y otro de
polisilicio. Generalmente en procesos de dos niveles de metal, la capa metal
1 se utiliza para los caminos verticales y la capa metal 2 para los
horizontales y en procesos de un nivel de metal se usa la capa metal 1 para
caminos horizontales y la capa de polisilicio para los verticales; si se
necesitan
5
1
3
2
4
Figura 1.3 Definición de un probleía de enratiiiento.
cambios de dirección existen interconexiones entre las capas que son: vías
para procesos de dos metales y contactos para procesos con una sola capa de
metal.
Los algoritmos de enrutamiento dependen del tipo de organización que se
tenga del "layout", principalmente hay dos tipos: "layout custom", en el cual
se define el tamaño de los bloques de diseño sin uniformidad y el otro tipo
se denomina "layout gate array" debido a que el tamaño de los bloques o celdas
se deben definir con cierta uniformidad geométrica para que puedan ocupar
espacios específicos asignados a ellos. Ambos tipos de organización se
presentan en las figuras 1.4 y 1.5.
En forma general las celdas o bloques diseñados deben poseer forma
rectangular par poder usarse los algoritmos de enrutamiento. Partiendo de la
disposición geométrica existen dos tipos de algoritmos de enrutajniento. En
primer lugar, si los bloques poseen pines localizados en los 4 bordes se
denominan enrutadores de área. Mientras que si se tienen pines localizados en
los bordes superior e inferior se denominan enrutadores de canal.
Una evaluación importante realizada a los algoritmos de enrutamiento es
el porcentaje de enrutamiento conseguido en relación con la dificultad del
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GATE AflRAYS
CANAL
CANAL
Pígirt 1.4 Li/oit ciítoi. 1.5 Líjoit gite ITTIJ.
problema, esta característica junto con el tiempo de realización y el
almacenamiento requerido permite evaluar diferentes algoritmos . Sin embargo
de la calidad de los algoritmos, existen problemas que son intratables y que
se pueden solucionar en base a procesos heurísticos dando soluciones con gran
garantía de enrutamiento exitoso pero que llevan gran tiempo de procesamiento
de CPU y ocupan altas cantidades de memoria de almacenamiento.
A continuación se discuten algunas de las diferentes técnicas que se
emplean en las tareas de enrutamiento dentro de un diseño de un circuito
integrado. Se considera que cada celda o bloque está totalmente diseñado, en
lo que tiene que ver con su enrutamiento interno, y que se tiene la
información de los pines va los cuales se debe accesar para realizar las
conexiones debidas. Primero se definirán ciertos conceptos que están
involucrados en los procesos de enrutamiento. También es necesario aclarar que
no se cubren todos los algortimos existentes puesto que no se tiene la
intención de profundizar en este tema, simplemenente se describe de manera
general el proceso de enrutamiento dentro de la concepción de un circuito
8
integrado.
1.3.1 Conceptos básicos
Se definen como bordes a las fronteras de los bloques o celdas y que es
el lugar donde se encuentran los pines que deben ser interconectados. En el
caso de "layouts" con organización "gate array", los bordes corresponden a la
unión de todos los bordes correspondientes a una fila de celdas y que poseen
pines que deben ser enrutados dentro del canal.
Red
.Este término se lo aplica a los distintos pines presentes en los bordes
de los bloques o celdas y tiene que ver con la señal a la que pertenecen. Por
tanto es de esperarse que luego de la aplicación del algoritmo de
enrutamiento, los pines considerados como de. la misma red o que posean lo
misma designación de red, estén interconectados entre sí.
Pistas y Columnas
Se define como pista al espacio asignado a lo largo de un canal y sobre
el cual se trazan los caminos horizontales. El número de pistas está
condicionado al ancho que tenga el canal y al ancho que debe tener el camino
de interconexión, así como a la distancia de separación entre dichos caminos.
El término columna se refiere a una línea imaginaria que une a dos pines,
ubicados el uno sobre el otro, a través del canal, Estos dos conceptos se
utilizan en la explicación de los algortimos de canal.
Gráfico de Restricciones Verticales
Es, en general, una representación de los requerimientos o condiciones
de ubicación que posee un determinado pin respecto a otro en lo que tiene que
ver con las señales a las que pertenecen. Este concepto se aplica a
enrutamientos dentro de un canal donde se puede definir posiciones relativas
de los pines "arriba" o "debajo" de otros. En ia figura 1.6, se puede apreciar
que la red A esta arriba de las redes C y D, mientras la red C debe estar
arriba de la red B. De estas condiciones se halla una representación gráfica
que se denomina gráfico dirigido o de restricciones verticales.
A
C
C A
A
B
C
B D
C
D
B
D
Figura 1.6 (a] Disposición geométrica, (b] Grífico dirigido.
Conflicto Cíclico o Circular
Se determina un conflicto circular, cuando dos o más pines de diferentes
señales están uno sobre otro en distintos lugares del canal de enrutamiento,
esta condición se manifiesta como gráfico dirigido en forma de lazo, como se
observa en la figura 1.7.
Segmento
Se refiere al uso de segmentos horizontales para una red, dentro del
canal de enrutamiento, para reducir el número de pistas requeridas y/o para
resolver una conflicto circular.
10
(«1 (b)
Figura 1.7 (a) Ubicación de los pincs de ¡as redes, (b) Gráfico d i r i g i d o en lazo.
Segment»0«g|c|
(a)
Figura 1.8 Solución del conflicto circular de la figura i.7, osando segciento dogleg.
Segmento de Camino Equivocado
En tecnologías de doble nivel de metal se utiliza una capa para caminos
horizontales y otra para caminos verticales. Al utilizar segmentos dogleg es
posible interconectar, mediante una sola capa, dos pines de una red que posea
el segmento dogleg no necesario, y por tal motivo se le llama segmento de
camino equivocado. Efectuando esta operación se interrumpe pistas adyacentes,
pero se tiene la ventaja de reducir el número de vías de interconexión entre
11
las capas de enrutamiento, con lo que se simplifica el proceso de fabricación.
Estos segmentos de camino equivocado pueden ser cambiados como parte de una
revisión manual, si es posible, luego de completar el enrutamiento inicial,
es decir que se pueden "borrar" las vías de un segmento dogleg y realizar la
interconexión de los pines mediante una sola capa.
Frente de Onda
En una tarea de enrutamiento no se efectúan al mismo tiempo todas las
necesidades de interconexión, sino se escoge una red entera en una secuencia
de pasos. Para encontrar una ruta de interconexión entre los pines de una red,
el algoritmo de área de Lee, genera un frente de onda que parte del pin
escogido como inicial y se expande a su alrededor y a través de los bloques
del circuito, hasta encontrar los pines cíe llegada correspondientes a la red.
Esta técnica posee la ventaja de encontrar la ruta aunque existan ya redes
*
L fi
i
> e
2 3
1i i
2 1
4 4
0 1
Segmento deCnmlnn
s Equivocado
e 3
Figara 1.9 Segiento de calino equimado.
enrutadas previamente, pero su desventaja es la gran cantidad de recursos de
almacenamiento y tiempo de CPU que requieren para propagar el frente de onda
a través del área de enrutamiento del chip; además no es posible expandir el
frente de onda en diferentes capas de enrutamiento.
12
2 3 4 5 6 7 B/ \2 1 2 3 4 5 6 7
X / \ 1 S —1—2—3-4 —5—6-
\ /3 2 1 2 3 4 5 6 7 B
2 3 4 5 6 7 8 9
13
Figm LIO El i lgorÜBo de Lee.
1-3-2 Enrutadores de Área
El Algoritmo de Lee
Este algoritmo encuentra el camino más corto entre dos puntos dentro de
una región de enrutamiento definida mediante una cuadrícula o grilla y con
cualquier número de obstáculos. Las celdas de la cuadrícula adyacentes al
punto de origen son etiquetadas con un número 1, indicando el costo de
alcanzar esa celda desde el origen; no se etiquetan las celdas de la
cuadrícula que estén en dirección oblicua como se indica en la figura 1.10.
A continuación, con un costo de 2 se etiqueta a cada celda vacía adyacente a
las celdas etiquetadas con 1, y así sucesivamente. Así se consigue expandir
el frente de onda propagándolo hasta los vértices de llegada o hasta cuando
sea posible etiquetar las celdas. Si el vértice de llegada ha sido etiquetado,
el algoritmo regresa desde ese punto moviéndose en cada paso hacia una celda
de menor costo; es posible que se tengan varias alternativas para estos
13
movimientos, pero se garantiza que se encontrará el camino si es que lo hay.
Sin embargo la desventaja es la gran cantidad de memoria que se requiere para
el proceso, si C es el máximo costo para almacenar se requiere un mínimo de
logjCC+l) (bits). La celda de la cuadrícula debe también guardar información
acerca de la dirección de retorno. En 1967 Akers sugirió una mejora
reduciendo el costo para cada celda a dos, utilizando una secuencia de
11221122... que tiene la propiedad de que el predecesor de cualquier etiqueta
es diferente al sucesor, así el frente de onda se expande con dos símbolos
consecutivos 1, seguidos por dos expansiones del simbolo 2.
Otra desventaja del algoritmo de Lee es que su ejecución requiere mucho
tiempo ya que el frente de onda se propaga en todas direcciones sin considerar
los puntos de 1 legada, esto obliga a descartar muchas de las celdas
etiquetadas cuando se encuentra el camino que se necesita. Se han .hecho
modificaciones para mejorar el desempeño del algoritmo, una es la propagación
de dos frentes de onda, uno desde el origen y otro desde la llegada hasta que
se encuentren, con lo que se reduce el tiempo de ejecución en un 50%.
Algoritmo de Hightower
Este algoritmo sugiere un método que tiene una capacidad de enrutamiento
similar al algoritmo de Lee, pero reduce el tiempo de ejecución y los
requerimientos de memoria. La diferencia fundamental entre ambos algoritmos
es que el de Hightower no almacena el plano entero de la matriz o grilla. En
su lugar solo almacena líneas y puntos. Un segmento está representado por 3
coordenadas (x,y,z), donde (x,y) es la coordenada del punto más a la izquierda
o más inferior en la línea y (z) es la coordenada en x o la coordenada en y
del punto más a la derecha o más superior de la línea. El segmento puede ser
almacenado respecto a sus valores en la coordenadas (x,y). Esta definición
permite tener un algoritmo rápido para encontrar la intersección de dos líneas
o una secuencia de segmentos conectando dos puntos.
Utilizando la figura 1.11 se puede explicar el funcionamiento del
algoritmo, de la siguiente manera: se tiene dos puntos, A (origen) y B
(llegada), que deben ser conectados, las líneas x,w,y,v,z están bloqueando el
enrutamiento entre los puntos, y las líneas Í,r,u,d determinan los límites del
14
9f
D
w
Figura 1.11 Algoritio de Bightoier,
área de enrutamíento; el algoritmo empieza por construir vertical y
horizontalmente líneas denominadas de escape desde los vértices de origen y
llegada. La línea x se denomina cobertora del punto A porque la línea a pasa
por el punto y por la línea x, y los segmentos a y b son líneas de escape de
A porque pasan sobre el punto y son perpendiculares a las líneas de bloqueo
más cercanas. Así mismo para el punto B las líneas c y h son de escape. Un
punto de escape de una línea de escape se define como un punto por el que
puede cruzarse un segmento que no pase por una línea cobertora, de manera que
Jos puntos s y p son puntos de escape de £>, para el punto A, mientras que q
es un punto de escape para B. El siguiente paso es encontrar líneas de escape
para los puntos de escape determinados, si existen algunas posibilidades se
eligen las.líneas de escape más cercanas al terminal de inicio, en la figura
1.8, se observa que las líneas e y / se dibujan a través de los puntos de
escape p y q, respectivamente. El segmento e no tiene un punto de escape pero
f si lo tiene y es el punto r. El proceso se repite hasta que las líneas de
escape originadas desde los puntos A y B se intersecten. En el ejemplo se ve
que la línea de escape g interseca en el punto s a la línea de escape 6
perteneciente al punto de origen A, por tanto la solución es AsrqB. Este
15
.algoritmo no se ejecuta cuando el área de enruteamiento es grande o cuando el
área de enrutamiento tiene muchas conexiones, sin embargo para pequeñas áreas
se logran obtener caminos con el mínimo número de vías.
1.3.3 Enrutadores de canal
Cuando se realizan diseños basados en celdas estándar se disponen de los
canales o corredores para efectuar las interconexiones necesarias, los pines
se encuentran localizados en los flancos superior e inferior del canal en
forma alineada. El objetivo del enrutamiento de canal es conectar
eléctricamente todas las redes usando un número mínimo de pistas horizontales.
Los caminos horizontales que se deben usar para interconectar una red,
están definidos por sus terminales más laterales, izquierdas y derechas como
se observa en la figura 1.12
3 1 3 0 0 5 6 0 3 0 0 01
2
3
4:. g
6
7
1 2 - 4 2 4 1 5 7 0 7 6 0
Figara 1.12 Probleía de enrataiiento de canal.
Se denomina densidad local al número de caminos o segmentos horizontales
que cruzan una determinada columna del canal y se denomina densidad del canal
a la mayor densidad local. Como los segmentos horizontales de distintas redes
no deben estar sobrelapados en la misma pista, porque se estarían conectado
dos redes distintas, se utiliza un gráfico denominado de representación zonal
para determinar los segmentos horizontales que pueden estar ubicados en la
misma pista. Para realizar este gráfico se debe encontrar la densidad local
de cada columna del canal y con esta información definir grupos cuyos
segmentos horizontales de cada red estén contenidos en la densidad de mayor
16
.tamaño. Para la figura 1.12, la información de las densidades de cada columna
y de los grupos definidos es la siguiente tabla:
Grupo 1
Grupo 2
Grupo 3
Grupo 4
Columna
12345
6
7
8910
Pistas
1,3,21,2,31,2,3,41,2,3,41,3,4
1,3,5
• 3,5,6
3,6,73,6,76,7
Densidad
34 Max.43
3 Max.
3 Max.
3 Max.32
Tibí i 1.1 Defunción de í re pos pan el gráfico de represeaUciói lontl
El gráfico de representación zonal resultante se muestra en la figura
1.13, cada uno de los grupos está representado por una columna y las redes de
cada uno de ellos se representan con segmentos lineales.
Figsr» l.U Grífico de represeaUciói
17
Bl enrutador de canal de borde izquierdo
Este algoritmo intenta maximizar el número de los segmentos horizontales
usados en cada pista. Los segmentos horizontales se ordenan de acuerdo al
borde terminal izquierdo, el que tiene su borde terminal izquierdo más cercano
a la primera columna, está primero en la lista y aquel cuyo borde terminal
izquierdo esté más alejado de la primera columna, será el último de la lista.
Para la figura 1.12, la lista de segmentos es la siguiente:
1 , 3 , 2 , 4 , 5 , 6 , 7
El algoritmo elige el primer segmento y lo ubica en la pista más baja
del canal, y luego la quita de la lista. Después busca a través de la lista
remanente el primer segmento que no sobrelape el segmento ya ubicado. Este
proceso continúa hasta que no haya segmentos ha ser ubicados en la pista. El
algoritmo entonces usa las segmentos no ubicados de la lista y llena la pista
inmediata superior, y así sucesivamente.
3 1 3
21
0 0 5 64
35
0 3
76
0 0 0
2 4 1 5 7 0 7 6
Figura l.H Asignaciones de pistas al usar el s lgori tw de flanco izqaierdo.
En este tipo de asignación de pistas, suele presentarse un serio
problema, como muestra la figura 1.14, el borde izquierdo del camino
horizontal de la red 3 tiene que ser conectado a un pin ubicado en la
parte superior del canal, mientras que el borde izquierdo del segmento de la
red 4 debe ser conectado a un pin ubicado en la parte inferior del canal, lo
cual es imposible por que están localizados en la misma columna. Este tipo de
18
problema se denomina de restricciones verticales y se puede encontrar al
hallar un gráfico llamado de restricciones verticales. Para encontrar este
gráfico, se debe determinar la ubicación de las redes cuyos pines se
encuentren en el borde inferior del canal, respecto a las que tienen los pines
en la misma columna pero en el borde superior. Utilizando el problema de
enrutamiento presentado en la figura 1.12, se ha encontrado su gráfico de
restricciones verticales en la figura 1.15. Se puede observar que cada red se
ha representado con una circunferencia y se ha ubicado de manera que indica
la ubicación de sus pines respecto a los de las otras redes. Por ejemplo, un
pin de la red 2, está ubicado en el borde inferior del canal y en la misma
columna de un pin perteneciente a la red 1; mientras que los pines de la red
7 no se hallan, ni sobre ni debajo de otros pines.
E.1 algoritmo que usa la información del gráfico de restricciones
verticales (Preskey 1975), ubica los segmentos horizontales desde la esquina
inferior izquierda del canal, en igual forma que el visto anteriormente, pero
no elige el segmento de una red que tenga a otra bajo ella en el gráfico de
restricciones verticales. Luego de ubicar un segmento en la pista, se debe
Figura 1.15 Grííico de reiirkioncs icrticiles.
19
quitar la red tanto de la lista de bordes terminales izquierdos, como del
gráfico de restricciones verticales, antes de continuar con la siguiente
pista.
3 1 3 0 0 5 6 0 3 0 0 0
I
J
1
í
12
! i4
1 1 1
2i
4 2 4
t
i1 r
1 5 7
6
í
7
0 7 6 0
Pigirt i.16 Asigaicioieí fe pistis con el aígorit to de fluco icoidicioíido.
(Deutsch 1976)
Existen casos en los que el algoritmo anterior no produce soluciones
óptimas, estas fallas se dan cuando hay lazos en el gráfico de restricciones
verticales, como se índica en la figura 1.17, y se denomina lazo de compresión
vertical. Para este caso se usa el "doglegging" (división de segmentos
horizontales) con el cual se soluciona los lazos y a veces se reduce el número
de pistas horizontales.
El algoritmo toma el segmento de la red con pines múltiples y lo divide
en segmentos individuales solo en las columnas que contienen un pin, ios
segmentos horizontales son clasificados en orden creciente de su punto final
izquierdo y se realiza otro gráficp de restricciones verticales. El segmento
horizontal de la red que no esté sobre otras, en el gráfico, es ubicado en el
canal y se lo quita del gráfico. Luego se ubica la próxima red que no
sobrelape al segmento ya ubicado y que no tenga redes debajo en el gráfico de
restricciones verticales. El proceso se repite hasta completar los demás
20
segmentos.
I 1 2 1-V-
1 2
Figirt 1.17 Restricción vertical de tizo, (t) OcfÍHÍci6n del probleu. (b) Gráfico de restricción fertictl . (c) Solacióamudo sepealo dogíeg.
Dogleg revisado y algoritmo del camino de menor costo (Eustace 1984)
Básicamente los algoritmos que se han vasto, manejan el concepto de la
reducción de la densidad del canal al asignar un segmento a una pista.
Definiéndose un vector D(dl d2..} donde di sea la densidad local en la columna
i. Una asignación de un segmento horizontal de una red en una pista, cuando
no tiene restricciones en el gráfico compresión, puede implicar una reducción
de densidad si la remosión de los segmentos seleccionados da como resultado
la reducción de la densidad del canal.
El problema de enrutamiento de la figura 1.18a, posee el siguiente
vector de densidades: 0 ( 1 , 3 , 3 , 3 , 2 , 2 , 1 )
El algoritmo normal del dogleg, selecciona las redes 1 y 4 y las asigna
a la pista 1, pero si se remueven esos segmentos, el vector resultante de
densidades del canal sería: 0 ( 0 , 2 , 2 , 3 , 2 , 1 , 0 )
21
Por tanto, la selección hecha por el algoritmo, no ha reducido la
densidad del canal5 ya que es todavía 3. La selección del algortimo del dogleg
revisado elegirá los segmentos de las redes 3 y 4 para la pista 1, con lo que
el vector de densidades del canal queda de la siguiente forma:
0 ( 1 , 2 , 2 , 2 , 2 , 1 , 0 )
La selección realizada da como resultado una reducción de la densidad
del canal a un valor de 2, Esta operación es aceptada y se procede a retirar
las redes tanto de la lista de segmentos como del gráfico de restricciones
verticales, indicado en la figura 1.18(b), después de esto el algoritmo
continúa con las redes restantes, aplicando el mismo criterio de reducción de
la densidad del canal para asignar los segmentos a las pistas. La solución
final se muestra en la figura 1.18(c).
1 2 0 5 B 5
Ti T 5T ¿ 2
ii 3 1
0 3 1 3 2
CíO
i
(T)
i
_j
4 t
4 e
1 2 0 5
Tt t
1l 1
B 5 4
Pi«t* 1T pl.^it y
1 Pi»ta 3
0 3 1 3 2 4 0
Figín 1,1! DogltR misado, (i) Definido! del problea. ( b ) Orifico Ter t ic i l . fc ] Solacio* f iul
o
22
23
Todo rectángulo dibujado deberá tener como dimensiones múltiplos enteros
de la longitud elemental A.
Normalmente en un diseño que involucre el uso de celdas estándar, las
celdas estarán yuxtapuestas, por ende se debe definir una altura de celda
constante, siendo dicha altura de 60A. Además el ancho de la celda debe ser
n múltiplo exacto de una celda elemental de ancho wg, siendo el ancho de 8X.
utilizada en el diseño de un circuito integrado.
Todo rectángulo dibujado deberá tener como dimensiones múltiplos enteros
de la longitud elemental A.
Normalmente en un diseño que involucre el uso de celdas estándar, las
celdas estarán yuxtapuestas, por ende se debe definir una altura de celda
constante, siendo dicha altura de 60JL. Además el ancho de la celda debe ser
n múltiplo exacto de una celda elemental de ancho w . siendo el ancho de 8A.
-laáoi likreí de la cala*
r* «atera
(Mcho)* 1
CftMll
fila
Figm 2.1 Imito ce I di estíodir, ÍÜi, cwl
Una fila se define como un conjunto de celdas yuxtapuestas que siguen
las primeras reglas descritas. Debido a la extensión de las celdas se puede
utilizar más de una fila, por lo tanto se tendrán filas paralelas, entre las
filas paralelas se definirá un espacio para enrutamiento externo, espacio al
cual se le da el nombre de canal.
24
El ancho del canal no se define, ya que dependerá de la complejidad de
las interconexiones y de la eficiencia del "ruteador" utilizado.
2.2.2 Puntos de acceso a la celda
Los puntos de acceso definen o señalan las regiones en donde la celda
se vinculará con el exterior (Figura 2.2). Dichos puntos se ubican en el punto
medio de un ancho elemental sobre los lados libres de la celda;
consecuentemente si se considera como O la coordenada del origen (esquina
inferior izquierda), las coordenadas de los pines de acceso serán (n+i/2)*w ,
donde ri puede tomar valores enteros a partir de O (coordenada horizontal).
D
Fipirt 2.2 Pines de acceso
Para enrutamiento en el diseño de un circuito integrado utilizando la
tecnología CMOS12 se dispone de tres capas: metal 1, metal 2 y polisilio.
Para realisar la interconexión de la celdas con las líneas de entrada
y salida externa se usa metal 1. Para rutas externas paralelas a las filas de
celdas se utiliza metal 2.
25
El ancho tanto de los caminos de metal 1 como de metal 2 será de 4A y
el espaciamiento mínimo de 3A. Esto fija la distancia mínima en 7A para las
líneas de interconexión externas de la celda. Sin embargo, para facilitar las
interconexiones verticales que ingresan a la celda y para que se ubiquen
correctamente en la grilla, se fijó en 8A.
2.2.3 Restricciones internas de la celdas
En este numeral se especifican las restricciones sobre la disposición
de las diferentes capas de materiales dentro de la celda, que posibilitan el
agrupamiento correcto de las celdas sin que se violen las reglas de diseño de
la ES2, cuando se considera su relación con celdas adyacentes. Dentro de la
celda por ejemplo no es obligatorio que los caminos de metal sean de 4A, puede
usarse la mínima medida que permite ES2 (3A).
Las líneas de alimentación de las celdas serán regiones en metal 2,
dispuestas en los bordes superior e inferior de la celda con un ancho de 10A.
(Fig. 2.3). Se utiliza metal 2 debido a que los pines de acceso a la celda que
también se ubican en los bordes superior e inferior de la celda se diseñan en
metal i.
RBCIONMÍAS
GND ta x
Fijan 1.} Lioeis de iliiuLiciói
Las vías deberán ubicarse en regiones donde no se ubiquen los caminos
26
de polarización, es decir separadas 10X de los lados libres de la celda y 2X
de los costados de la celda para asegurar no violar la regla que exige un
espaciamiento mínimo entre vías de 2A (Fig. 2.3) .
La región de pozo está sujeta a restricciones que permitan definir una
región continua de pozo la colocar las celdas una a continuación de otra. El
ancho será por lo menos de la mitad de la altura de la celda, es decir 30 A.
Considerando la necesidad de realizar pozos, que no estén aun potencial
igual a VDD (pozos N calientes), se permite ubicar pozos en otras partes de
la celda, pero distanciados 7 X del borde vertical de la celda (Fig. 2.4).
&a A
30 A
7'A 7 A
2.4 Región pozo
Las áreas activas se restringen con la regla de diseño la cual no
permite acercar más de 4X dichas regiones si las mismas tienen distinto
potencial; por lo tanto, la región permitida es un rectángulo alejado 2X de
cada lado, tal como se aprecia en la figura 2.5. Igual situación se da para
polisilicio y metal 1.
Los contactos y vías se deberán ubicar en una región que diste por lo
menos IX de los 4 bordes de la celda; las vías también deberán cumplir con la
restricción de no localizarse en zonas destinadas para caminos de
alimentación.
27
MBCIOH
-2 A
Pigur» 2.5 legión aréis icti?w, polisííico7 Kt i l l
2.2.4 Líneas de interconexión externas
Las líneas de interconexión externas entre celdas se realizan en metal
1 y metal 2. En el área de los canales, metal 1 se ubica verticalraente (capa
exclusiva para acceso a la celda) y metal 2 horizontalmente, las
interconexiones se harán tal como se muestra en la figura 2.6.
ttoCelda
vía» 4 A
METAL 2
Figón J.6 Coaeu'oies titernts
28
2.3 ESPECIFICACIONES GENERALES DE UNA CELDA ESTÁNDAR
Cada una de las celdas deben someterse a los siguientes procedimientos;
a.-Diseño a nivel lógico
b.-Diseño a nivel de transistores
c.-Simulaciones preliminares
d.-Elaboración del layout
e.-Simulación considerando los elementos parásitos
f.-Desempeño dinámico de la celda
g.-Simulación del peor caso
h.-Características energéticas
i.-Desempeño estático
Los pasos a, b, y d corresponden a los tres niveles de abstracción que
involucra todo diseño de circuitos integrados, nivel funcional, estructural
y físico, los otros seis pasos son simulaciones, las cuales permitirán evaluar
la calidad del diseño.
En el diagrama de flujo de la figura 2.7 se puede observar el proceso
que se sigue en la elaboración de una celda estándar.
Sí se analiza el flujograma en detalle, se observa lo siguiente:
1,- Se parte definiendo cuales son las características con las que debe
cumpJ ir la celda ha diseñarse, en otras palabras que función
desempeñará la misma.
2.- Se definen además los parámetros del proceso, es decir la tecnología
bajo la cual se debe diseñar la celda, en el proyecto que se participa
la tecnología escogida es CMOS 12, definiéndose el X del proceso de
0.75 mieras (unidad básica a la que se hizo referencia en la descripción
de las reglas geométricas de la celda.
3.- Planteados las especificaciones y parámetros del proceso se procede a
29
Fipir* 2.7 Dirruí de f lojo del proceso de diseño de ui ce ¡di cstíndir
30
realizar el diseño que involucra un diseño a nivel lógico y de
transistores.
4.- Se realizan las primeras pruebas al diseño, mediante simulación, si los
resultados son satisfactorios se continúa en el proceso, sino tse debe
rediseñar hasta obtener los resultados deseados.
5.- Cumplidas las primeras pruebas, debe continuarse con el diseño a nivel
físico, preparando el "layout" del circuito.
6.- Con el "layout" se deben evaluar nuevos parámetros, tales como:
elementos parásitos y dimensiones reales de los transistores.
7.- Especificada la celda completamente, con todos los elementos
involucrados en su descripción física, se realiza una segunda
simulación, si los resultados obtenidos no son satisfactorios,
nuevamente se debe rediseñar el layout, si no se mejora de esta manera
la respuesta, se debe rehacer el trabajo desde el inicio.
8.- Pasadas estas pruebas procede realizar la caracterización de la celda,
evaluar el desempeño dinámico de la celda, la respuesta de la celda en
el peor caso, las características energéticas y el desempeño de la celda
en condiciones estáticas(DC).
Se anal iza a continuación en detal le a cada una de los procesos
indocados que deben realizarse a las 4 celdas ha diseñarse que se asignaron
a nuestro país, utilizando un inversor en los pasos en los que se necesite un
ejemplo para visualizar de mejor manera la teoría planteada.
2.4 NIVELES DE DISEÑO DE UNA CELDA
2- 4. .1 Diseño a nivel lógico
En este nivel de diseño se pretende encontrar una representación a nivel
de estructuras lógicas para el circuito ha diseñarse; dichas estructuras
pueden ser compuertas lógicas o inclusive sistemas más complejos como son
31
. ciertos circuitos combinacionales, multiplexores, sumadores o ciertos
circuitos secuenciales como flip-flops, registros.
En el caso de una celda estándar, normalmente se utilizarán compuertas
elementales ya que el objetivo del diseño de la celda es que estas sirvan de
subsistemas en circuitos más complicados.
Se debe buscar la manera de que el circuito ha diseñarse quede descrito
por ecuaciones lógicas, esto facilitará encontrar el mejor diseño, puesto que
para un mismo circuito surgirán múltiples soluciones.
Un circuito puede diseñarse a partir de tablas de verdad, vale recordar
que eri lógica CMOS se habla de dos estructuras complementarias: el pull-down
y pull-up, el pul.l-up formada por transistores p-MOS y el pull-down por
transistores n-MOS; si se diseña el pull-down por ejemplo, el pull-up también
queda diseñado por ser su estructura complementaria, es decir si se tiene dos
transistores n~MOS en el pull-down conectados a través de sus drenajes y
fuentes en paralelo, se tendrá dos transistores p-MOS en serie en el pull-up.
Sin embargo, no siempre está técnica de diseño resulta eficiente, si se
involucran demasiados transistores, la experiencia recomienda evitar diseños
en que las estructuras pul1-up o pul1-down tenga más de 5 transistores en
serie, ya que por el efecto de cuerpo la respuesta de este tipo de circuitos
es poco menos que mala; además se involucran demasiados elementos parásitos.
Gomo alternativas se tienen diseños a nivel de compuertas, debe recordarse que
compuertas e1ementales tales como: nand, nors de dos entradas e inversores
tienen estructuras circuitales equivalentes elementales.
En el caso del ejemplo del inversor, la ecuación lógica es:
32
2-4.2 Diseño a nivel de transistores
Una vez obtenida la representación a nivel lógico de la celda o circuito
ha diseñarse, se debe proceder a reemplazar cada una de las estructuras
lógicas por sus respectivos circuitos equivalentes a nivel de transistores.
En un proceso CMOS típico el número de transistores n-MOS en el pull-down es
iguai al número de transistores p-MOS en el pull-up.
En el diseño a nivel de transistores radica vital importancia ya que el
mismo permite preparar el archivo para simulación SPICE, el cuál permitirá
realizar todas las simulaciones preliminares.
2.4.3 Simulaciones preliminares
En las simulaciones preliminares se hace una primera evaluación del
circuito diseñado hasta ese instante, a cada transistor se le asocia una
dimensión L (largo del canal) y W (ancho del canal), siendo estos dos los
únicos parámetros especificados en este paso del diseño.
Para adquirir un criterio para la elección correcta de W y L se deben
recordar las ecuaciones que rigen el comportamiento de un transistor MOS en
las tres regiones de trabajo.
Si Vgs-Vt<=0 (región de corte):
JTds-0 [Ec. 2.1]
Si 0<Vds<Vgs-Vt (región lineal):
[Ec. 2.2]
33
Si 0<Vgs-Vt<Vds (región de saturación):
Zds=-£(Vgs-Vt)2 [Ec. 2.3]
En las ecuaciones; Ids es la corriente drenaje-fuente, Vgs es el voltaje
compuerta-fuente, Vt es el voltaje umbral y fi es el factor de ganancia del
transistor. Matemáticamente fí se define como:
En esta última expresión u, es la movilidad de los electrones o huecos
en el canal, e es la permitividad y tox el grueso del aislante de la compueta
(Si02). En el caso de un circuito digital que utilice dispositivos MOS, un £
mayor produce mejores efectos debido a que el crecimiento de Ids produce
mayores velocidades de conmutación por ende una mejor respuesta de frecuencia,
ft se relaciona en forma directa con W y en forma inversa con L, un mayor W o
un menor L produce un mayor J3, L no puede disminuir desproporcionadamente ya
que esto producirá que se viole la regla de diseño que limita el largo del
canal a 2A según ES2,como consecuencia W es el parámetro ha ser manipulado,
un mayor ancho de canal mejorará la respuesta del circuito; sin embargo
existen limitantes de espacio que impiden anchos de canal excesivamente
grandes.
Utilizando estos criterios se puede asignar valores correctos de L y W,
siendo L fijado al valor de 2X.
Desde el punto de vista de simulación con SPICE son varios los
parámetros que permiten evaluar la calidad del diseño de un C.I., siendo los
fundamentales, los tiempos de retardo, márgenes de ruido y tensión de
inversión.
34
Util izando el gráfico 2.8, se definen los tiempos de conmutación;
te* - *•1 i
DEFMaON DE TffWPOS DE CONMUTACIÓN
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tfrN^qM brateii em h v^Ut*•'• fc^i é> rete* CT kfc^A
Figia 2,8 Tieipos de contutícíón
Para calcular los tiempos de subida ( t s ) y de bajada ( tb ) se procede de
la siguiente manera: se evalúan los tiempos para los cuales la señal se
encuentra en el 10% y en el 90% de Vmax. La diferencia de estos tiempos son
ts o tb dependiendo del caso.
Para el cálculo de los tiempos de retardo de propagación se evalúa el
35
tiempo en el que la entrada está en 50% de Vmax y el tiempo en el que la
salida igualmente se encuentra en el 50% de Vmax, la diferencia de esos
tiempos da el retardo de propagación tanto de subida como de bajada,
dependiendo de cual de estos se analice.
Para definir los márgenes de ruido y la denominada tensión de inversión
se utiliza la Fig 2.9.
V «al Ida
de rti Ido y terne ion de
Inuerori6n
Figsri 2.3 Há^eaes de nido j yolUje de iiíersió»
El punto en el que Vin=Vsal, se define como tensión de inversión. Para
los márgenes de ruido, se encuentra los puntos donde las tangentes a la curva
de 3a figura 2.9 forman 45", definiéndose dichos márgenes de la siguiente
manera:
. NMH=Margen de ruido para alto.
NMH-VDD-V2 (segunda tangente a 45°) [Ec. 2.5]
36
NML=Margen de ruido para bajo.
,WMZ>V1 (primera tangente a 45°) [Ec. 2.6]
2.4.4 Elaboración del layout
El nivel físico de diseño de un circuito integrado es la elaboración del
layoutj procedimiento en el cual se representa geométricamente las diferentes
capas que forman él circuito integrado.
Las capas típicas que intervienen en un proceso CMOS son: pozo N,
implantes p+ y n+, área activa, metal, vías, contactos y polisilicio. El
proceso CMOS 12 de la casa ES2, utiliza dos capas de metal (metal 1 y metal
2),y solo una de poíisilicio, se utiliza como consecuencia de esto la capa de
vías para interconexiones entre las dos capas de metal. En la figura 2.10 se
presenta el "layout" de un inversor con las diferentes capas que lo
conforman.
Las funciones de las principales capas de un circuito integrado son:
i.- El área activa define los sectores donde se implantarán los transistores
en eJ proceso de fabricación.
2.- La capa de implante define el tipo de transistor implantado.
3.- El poiisilicio define las compuertas de los transistores. El cruce de
una área activa y de una tira de polisilicio genera un transistor, si
la área activa soporta un implante p-f- se genera un transistor PMOS y si
soporta un implante n+ se genera un NMOS.
4.- El pozo es del tipo N, dicho pozo soporta todos los transistores PMOS
y se ubica en la parte superior del layout.
iDetalle lajoit inversor, 'Principies oí CMOS VLSI desip', Eshraigaa K, pag 8! a 85
37
C*piu» ±iw»]«cT*áiM en el Alte fíe detota tetó* cotiridix <imtTtoi)
mvtal 1
;p«,l jy II (crin.
contacto
¿re a activa
Figira 1.10 Inversor 7 cap» inrolucridaa ei se diseoo
5.- El método utilizado para contrarrestar el efecto del LATCH-UP es la
utilización de los plugs a VDD y a GND. Un plug a VDD es un implante n+
y el plug a GND un implante del tipo p-K
6.- .Para interconexión entre diferentes niveles se utilizan contactos y
vías; para interconexión polisi Licio con metal 1, área activa pozo o
sustrato se utilizan los contactos y para la interconexión entre los dos
niveles de metal se utilizan las vías.
El layout permite obtener parámetros geométricos tales como: la área de
fuente, drenaje, el perímetro de fuente y drenaje y la relación ancho/largo
para la fuente y para el drenaje.
El simulador SPICE calcula automáticamente los parámetros que quedan
definidos únicamente por los valores de L y W, tales como capacitancias y
resistencias parásitas intrínsecas en el transistor; por ejemplo la
38
capacitancia generado por el aislante, el polisilicio y el sustrato (cfc ).
Otro tipo de elementos parásitos tales como resistencias y capacitancias
asociados a los caminos de polisilicio, metal1, meta!2 necesariamente deben
ser calculados fuera del programa SPICE utilizando un software adecuado o en
su defecto manualmente.
2.4.5 Simulación considerando los elementos parásitos
Las primeras simulaciones permiten evaluar idealmente el circuito
diseñado considerando únicamente los modelos para transistores n y p que
entrega la casa fabricane ES2 y que incluyen parámetros del proceso pero no
elementos parásitos por lo que debe completarse el análisis calculando los
diferentes elementos parásitos de la celda, principalmente resistencias y
capacitancias.En el anexo D se presenta los cuadros de valores de resistencias
y capacitancias para las diferentes capas para la casa fabricante ES2.
La resistencia asociada a una capa uniforme de un material conductor se
expresa de la siguiente manera:
.:*-(-£) *( —) [Ec. 2.7]t w
Donde:
p = resistividad
t ** grueso de la capa
1 « largo de la capa
v - ancho de la capa
Esta expresión puede ser reescrita tal como:
/?=» /?—* ( — } fFr ? fi 1rj > ^' i. •'~'*- • í6. o j
39
Donde:
[Ec. 2.9]
La última ecuación define la resistencia por cuadro para un material
cualquiera.
Toda casa fabricante de circuitos integrados tabula estas resistencias
por cuadro para cada uno de los niveles de diseño ya que conoce cuales son la
características eléctricas y el grosor del material que utiliza.
En el caso de las capacitancias debe recordarse que la misma se expresa
de la siguiente manera:
2.10]tox
Donde:
A=Area de las láminas que forman el capacitor
e =permitividad relativa del material
ert=permitividad del vacíou Ktox=grueso del dieléctrico
Esta ecuación puede ser reescrita de la siguiente manera:
C=CA*A [Ec. 2.11]
Siendo C. la capacitancia por área para una capa determinada,al igual
que la resistencia por cuadro esta capacitancia por área es tabulada por la
40
o
casa fabricante.
En el diseño de un circuito integrado, la evaluación de las resistencias
y capacitancias parásitas se las hace a partir del layout.
Para el cálculo de las resistencias parásitas se procede de la siguiente
manera:
i _El camino, al que asociamos una resistencia, sea de polisilicio, metall
o meta!2 tiene dos dimensiones:
- La transversal al flujo de la corriente: ancho del camino (a).
- La que está en dirección del flujo de corriente: largo del camino(l).
(figura 2.11).
2.-
3 —
w.t le n C«BHM u»ti*d»a ua mofará pañtibi
Figm 2-11 Definido* Óifteasiotes de cniio il qoe se MOCU m I parí si La
Se encuentra la relación largo/ancho lo que proporciona el número de
cuadrados, la cual se multiplica por el dato correspondiente de las
tablas, las cuales nos entregan resistencia laminar es decir Q/cuadrado.
En el caso de contactos y vías las resistencias ya tienen un valor fijo;
41
V44
cuando se conectan varios contactos o vías, las resistencias de estos
contactos o vías se colocan en paralelo produciendo que la resistencia
equivalente disminuya, esto desde el punto de vista de funcionamiento
de la celda es ventajoso ya que la resistencia parásita disminuye
mejorando la respuesta del circuito,
4.- Para los caminos de metal 1 y metal 2 las resistencias asociadas a
dichos caminos resultan despreciables en comparación con las
.resistencias de los caminos de polisilicio por lo que es recomendable
en lo posible realizar enrutamientos en metal 1 y metal 2 dentro de las
celdas estándar y en general en todo circuito.
Para el cálculo de las capacitancias parásitas se procede de la
siguiente manera:
Se calcula el área de la zona de la cual se desea obtener la
capacitancia parásita, cabe anotar que aquellas áreas de polisilicio que
estén sobre el pozo y no intercepten áreas activas generan una
capacitancia con respecto a V™ (Fig 2.12), y aquellas que igualmente
estén sobre el substrato y no intercepten áreas activas generan una
capacitancia con respecto a GND. (Las zonas que están sobre área activa
también generan capacitancias parásitas, pero el modelo Spice ya las
considera).
2,- Calculada dicha área, se multiplica por la capacitancia por unidad de
área del polisi licuó, los caminos de metal igualmente generan
capacitancias pero de valores despreciables frente a los generados por
los caminos de polisilicio.
42
••*EJen l» gráfle* 4a
Figura 2.12 Ejeiplo gráfico de capacitancia ptrísita
Ejemplo de cálculo de elementos parásitos
• t!-1. ' '
Utilizando el layout1 a escala del inversor (Fig. 2.13) se indica a
continuación la forma de calcular sus resistencias y capacitancias parásitas.
El transistor sobre el pozo N es un transistor p-MOS, el mismo tiene un
ancho(W) de 9 p- y un largo (L) de 1.5 U-> el transistor sobre el substrato es
del tipo n-MOS, dicho transistor tiene L=1.5|i y W=3n.
Las compuertas de los dos transistores se conectan a través de una tira
de polisilicio (en el gráfico es la tira sobre el cual está la palabra
entrada), dicha tira tiene una resistencia parásita asociada, ia cual se
calcula de la siguiente manera: desde el punto medio de la área activa del
transistor pMOS se mide el largo del camino hasta el punto medio del área
activa del transitor nMOS obteniéndose llp., el ancho del camino es la
dimensión transversal es decir l,5m evaluando el cociente I/a del camino se
obtiene 7.33 cuadros la cual se multiplica por el valor de 25 Q/cuadro que
43
1 1
a•*:>
C
cc
r\7
B«_XD«
ENTRADft
r^DZC
D
na
N
n
nni — It 1
u
uu
vcx
1 1
Figura 1.13 Ujout del. lumsoí
entregan las tablas de la ES2 (ANEXO D) para caminos de polis i 1 icio
obteniéndose una resistencia de 183.3 Q.
La tira de metal 1, que une los drenajes de los dos transistores para
producir la salida del inversor, tiene una resistencia asociada bajísima ya
que la relación I/a (llu/3u=3.66) debe multiplicarse por el valor de
60mQ/cuadro lo que da una resistencia de 220 mQ, dicha resistencia está en
serie con las resistencias de los contactos de los implantes p+ y n+. En el
caso del. transistor p-t- son tres contactos; los cuales entre sí están en
paralelo, la resistencia de estos tres contactos es de 50 Q (el paralelo de
tres resistencias de 150 Q, que es la resistencia para contactos implante p+
dada por ES2) . Los 220 mQ, son despreciables frente a los 50 Q de los
contactos, la resistencia equivalente de estas resistencias en serie es
prácticamente la resistencia de los tres contactos. La resistencia equivalente
está en serie con la resistencia del contacto del transistor nJvfOS (R de 75 Q),
obteniéndose un resitencia equivalente total de 125 Q, que es la resistencia
que une finalmente los drenajes de los dos transistores.
44
Igual procedimiento se utiliza para el cálculo de las resistencias que
conectan las fuentes de los transistores con VDD (pMOS) o con GND (nMOS).
Para el cálculo de la capacitancias parásitas, se deben evaluar áreas,
en el caso del layout la tira de polisilicio que conecta los gates, la parte
de la misma sobre el pozo forma un capacitor respecto a VDD, y el resto de la
tira sobre el substrato genera una capacitancia respecto a GND, no se toman
en cuenta 1as áreas de po 1 isi1icio sobre áreas activas; e1 programa SPICE
calcula automáticamente dicha capacitancia. Calculadas dichas áreas se
multiplica por los valores dados por ES2 obteniéndose 0.72ÍF para la
capacitancia que une la compuerta del transistor pMOS con VDD y de 1.37 fF
para la capacitancia que une la compuerta del transistor nMOS con GND.
De igual manera se calculan las capacitancias generadas por los caminos
de metal 1 en la salida, obteniéndose 0.59fF para las capacitancias que se
une a VDD y de 1.15ÍF la que se une con GND.
El circuito equivalente con todos los parámetros calculados se presenta
en la Fig. 2.14.
riN E»ITO«DO sur»
D
I.^f3 '
d d9O-XDA INT
CRXJDA INVERSOR
Figiu 2.14 IiTersor y sis eleieatoa parásito»
45
.2.5 CARACTERÍSTICAS DINÁMICAS DE UNA CELDA
2.5,1 Disipación dináaica de potencia
Las señales de entrada de un circuito CMOS digital no permanecen en un
solo estado lógico, más bien están conmutando constantemente entre los dos
estados lógicos. Este constante cambio de estado lógico produce que el
circuito disipe potencia que, por su origen toma el nombre de disipación
dinámica de potencia.
Una medida de la potencia de disipación de un circuito CMOS elementa]
como una función de la frecuencia puede ser obtenida del modelo presentado en
la figura 2.15.
V tn
Vout
Vi. V«
Vav< Va i
To
IX [\5 Kodelo gráfico pan enlucían de U Poteicii diiíiici disi
O
La potencia promedio de la señal cuadrada de entrada de frecuencia
fo=l/To es:
46
rur ejempio ei tiempo de
subida en función de la carga puede ser expresada por la siguiente ecuación:
47
2'12]
En esta ecuación tsO es el corte con el eje Y (eje ts) y m es la
pendiente de la curva; esta ecuación permite evaluar la respuesta de la celda
para valores fuera del rango de simulación.
En cada una de estas simulaciones paramétricas se debe evaluar la
capacitancia de entrada que presenta cada una de las entradas a prueba.
Para evaluar la capacitancia de las entradas a una celda se procede de
la siguiente manera:
La corriente se expresa como i= dQ/dt de donde se tiene que
f±dt-Q ÍEc. 2.13]
La capacitancia se expresa como C= Q/V.
Se evalúa la corriente que proporciona cada señal de entrada, se íntegra
dicha corriente y el resultado se divide para el voltaje. Luego se evalúa el
valor medio de dicho cociente.
En el capítulo 3 se visualiza de mejor manera este análisis para las
cuatro celdas asignadas a nuestro país.
Capacitancia de carga
En estos ensayos se mantiene la temperatura en 25"C, la tensión de
alimentación Vnn en 5 V. Se presentan lo modelos típicos de los transistores.
48
Temperatura
En estos ensayos se mantiene la carga en 0.5 pF, que es igual a 5 veces
la capacitancia de entrada aproximada de uri inversor típico, la tensión de
alimentación en 5V, la temperatura toma valores de -25 O 25 55 85°C. Se
emplean los modelos típicos de los transistores.
Voltaje de polarización
En estos ensayos se mantiene la carga 0.5 pF, la temperatura en 25°C,
la tensión de alimentación toma valores de 4.5 4.75 5 5.25 5.5. Se utilizan
lo modelos típicos de los transistores.
2.5.3 Simulación del peor caso
La simulación del peor caso se la realiza con las siguientes
especificaciones: temperatura de 85°C, tensión de alimentación de 4.5V y la
capacitancia de carga variando de O a IpF en pasos de 0.1 pF. Los modelos de
los transistores que se utilizan son los "lentos".
Se definen tres modelos de transistores, el modelo rápido, el típico y
el modelo lento.
Las diferentes casas fabricantes no aseguran el 100% de las
características de los transistores fabricados, algunos parámetros propios del
transistor como tox (grueso del aislante SÍ02) capacitancias internas no
siempre son iguales. Además si se recuerda las ecuaciones [2.1] [2.2] y [2.3]
si el L teórico es menor aJ L del circuito fundido, el circuito es de menor
velocidad de conmutación, si L teórico es mayor, en cambio el circuito real
es de mayor velocidad de conmutación. Toda casa fabricante tiene evaluado los
rangos de variación que puede sufrir un circuito real del circuito diseñado.
El transistor de peores características es el lento (menor velocidad de
conmutación), sobre todo considerando que el principal parámetro de evaluación
49
de Ja calidad de un circuito integrado es la respuesta de frecuencia.
2.5.4 Características energéticas
Se deben realizar otras simulaciones a fin de completar la
caracterización de la celda desde el punto de vista energético y controlar las
corrientes que intervienen en el circuito. Estas especificaciones son
necesarias ya que permitirán conocer los límites de temperatura y de densidad
de corriente que deberá suministrar la alimentación. Los parámetros que se
deben evaluar en este análisis son:
-Corriente pico positiva entregada por la fuente V™, Inn(D;coi]
-Corriente pico negativa entregada por la fuente V™, !m)[0¡cn_i
-Corriente promedio entregada por la fuente V™, lnn[Droa)
-Potencia pico disipada por la celda, PD(D¡CO)
-Potencia promedio disipada por la celda, jPn(pr0[l]
Evaluando dichos parámetros, se sabrá si las dimensiones
fundamentalmente de los caminos de polarización son adecuadas. Uno de los
efectos que se debe considerar en este análisis es la electromigración, que
es el transporte de iones de meta] a través de un conductor como consecuencia
del paso de una corriente directa (DC), esto deforma los caminos y por lo
tanto causa mal funcionamiento del circuito, las principales causas de la
electromigracióri son:
-densidad de corriente
-temperatura
-estructura cristalina
Para determinar el ancho necesario de los caminos de polarización se
debe evaluar el consumo de corriente que tiene Ja celda de acuerdo a la
temperatura de funcionamiento del circuito.
De acuerdo a las reglas de diseño de la ES2 para CMOS1.2 se tienen los
siguientes valores para el cálculo de las corrientes máximas que pueden
circular por un camino de metal 2 de ancho W:
50
Para 70°C:
2.4[Ec. 2.14]
Para 85 °C:
[Ec. 2.15]
Para 100°C:
[Ec. 2.16]
Para 140°C:
[Ec. 2.17]
En todas estas ecuaciones W está en \m, I en mA.
De las especificaciones anteriores se desprende que para una ancho de
10 A (7.5um) que poseen los caminos de metal 2 usados para las líneas de
polarización para todas las celdas, la máxima corriente DC que puede pasar por
ellos es de 7,95 mA (85°C), corriente que muy difícilmente se alcanzará en un
circuito CMOS, por lo que la dimensión elegida para los caminos de
polarización es suficiente.
51
2.6 CARACTERÍSTICAS ESTÁTICAS DE UNA CELDA
2.6.1 Disipación estática de potencia
Una compuerta "ideal" (3*33, como se indica en la figura 2.16, puede
tener en la entrada en condiciones estáticas, cualquiera de los dos estados
lógicos, OL ó 1L, en cualquiera de los dos casos, existe un transistor en
corte "OFF". Para el caso de tener un O lógico en la entrada, el transistor
en "OFF" es el nMOS, y en el otro caso, entrada a 1 L, el transistor en "OFF"
es el pMOS, por la tanto la potencia estática de disipación (Ps) es igual a
cero.
A H "OFF"
Figín 2.1C Coipiertí 003
Sin embargo en una compuerta CMOS "real" se forman diodos parásitos.
Vale recordar que la corriente en el diodo se define por la siguiente
ecuación:
52
[Ec. 2.18]
donde:
is - corriente inversa de saturación
V = voltaje en el diodo
q = carga del electrón
K = constante de Boltzman
T = temperatura
Por lo tanto cada uno de los diodos parásitos polarizados inversamente
(Figura 2.17), tendrán una corriente parásita asociada, por ende, la potencia
estática de disipación real se presenta en la Ec 2,19
PB = corriente parásita*voltaje polarización
[Ec 2.19]
ri = número de diodos parásitos existentes en el dispositivo.
. . . . Pigín 2,17 Trusintor CMOS j diodos parásitos
Una potencia típica de disipación estática para un inversor operando a
5 voltios, está entre 1 y 2 nW.
53
Por ende la potencia real de disipación si bien no es igual a cero, en
un caso práctico como del inversor es despreciable.
2.6.2 Deseapeffo estático
Dentro del desempeño estático de una celda interesa caracterizar
básicamente ios niveles lógicos de salida y los márgenes de ruido. Si el
circuito va a ser usado en el ambiente completamente CMOS, las corrientes en
condiciones estáticas de entrada y de salida son prácticamente nulas, por ende
Ps tienede a O, por lo que no interesará estudiar que ocurre con diversas
situaciones de carga. Basados en esta situación, se estudia solo los márgenes
de ruido.
Temperatura
El rango de variación de la temperatura entre -25 °C y 85 "C la tensión
de alimentación debe permanecer en 5V,la carga fija a 0.5 pF.
Tensión de alimentación
En estas simulaciones se mantienen la temperatura a 25 °C la carga fija
en 0.5 Pf y la tensión de alimentación debe variarse en el rango especificado
de 4.5 a 5.5 V.
54
CAPITULO 3
LAS CELDAS ESTÁNDAR
£n el presente capítulo se presenta el diseño en detalle de las cuatro
celdas asiganadas a nuestro país siguiendo el procedimiento detallado en el
capítulo 2. Las celdas asignadas a nuestro país son: Mux2-l, Mux8-i, Sumador
Completo y Medio Sumador, para complementar el trabajo al final del capítulo
se hace una referencia breve de las celdas típicas de una biblioteca estándar.
3.1 MUX2-J.
3-1.1 Diseño a nivel lógico
Un.MUX 2-1 es un circuito digital que contiene tres entradas, dos de
datos y una de control, y una salida; el control permite elegir cual entrada
irá hacia la salida (Fig 3.1).
o
Mw MSafiái (Y)
Pipra 3.1 fti 2-1
La ecuación booleana que representa al MUX 2-1 es la siguiente;
Y - II. C + X0.C
55
56
elementales del circuito de la figura 3.2 por su circuito a nivel de
transistores figura 3.3 se obtiene el circuito que se detalla en la Fig 3.4.
El MUX 2-1 tiene 14 transistores en total.
ENTRADA 2
Pigín 3,2 Diseáo Lógico del Mnil-t
E INVERSOR T SU EQUIVALENTE A NIVEL D€ THAMSISTt»6S
1£o
-^ rTl
NWO DE Z EKTRATM&
Figín 3.3 tíaiá e iwersor j si eqiirtleite i ihcl de tiuiialores
57
Figura J.4 Diseno i nml de transistores
3-1.3 Simulaciones Preliminares
En este paso se utilizó el programa SPICE-NET, para la edición gráfica
del MUX 2-1 y el PSPICE para simulación. En la edición gráfica se especificó
en cada uno de los transistores solamente L y W ya que los otros parámetros
físicos, tales como área de drenaje, área de fuente, perímetro de drenaje}
perímetro de fuente, relaciones de aspecto del drenaje y de la fuente, se
obtienen una vez realizado el layout. Los parámetros eléctricos proporcionados
por la casa fabricante de estos transistores se encuentran en el archivo
MODEL12.1ib (características del modelo típico de los transistores nmos y
pmos).
El largo del canal en todos los transistores es de 2 A5 siendo lambda(A)
para la tecnología CMOS 1.2 de 0.75 mieras, quedando L=1.5nm. Los anchos de los
canales varían de unos a otros, los transistores de mayores dimensiones son
los que forman la salida del MUX 2-1, debido a que estos transistores son los
que manejan directamente la carga, los otros transistores miran una carga
58
disminuida debido a las etapas intermedias entre estos transistores y ia carga
. Para el diseño de los transistores de salida se utilizó la técnica de x
transistores en paralelo de ancho de canal W obteniéndose un transistor
equivalente de ancho de canal x*W.
DRENAJE
FUENTE
MENAJE
t IITH ,_,fc 1,3*
FUENTE
3 TRANSISTORES DE AW2O W SCN EQUIVALENTES A I DE AWCHO 3W
Fig 3.5 Trusistor eqainleEte al fonudo por nrios trusistorea
Para la elección de las dimensiones de los transistores de salida, se
siguió el procedimiento explicado en el capitulo 2, se fijó la longitud L del
canal del transistor en l,5um, y se varió las dimensiones de W hasta obtener
una respuesta satisfactoria de la celda, se partió de valores de W= 3pun para
los dos tipos de transistores, para luego de varias simulaciones finalmente
obtener el valor de W = 29.25 nm para el transistor pMOS y de 6|im para W del
transistor de salida, los valores de W son mayores para los transistores pMOS
y esto se debe a que el valor de la movilidad de los huecos es la tercera
parte del valor de la movilidad de los electrones, por lo que los transistores
pMOS son de menor velocidad de conmutación que los nMOS ya que la corriente
Ids que es función directa de la movilidad, define la velocidad de conmutación
de los dos tipos de transistores.
La señal de mayor frecuencia utilizada para las simulaciones es de
25 MHz, valor que plantearon los organizadores del proyecto con la finalidad
59
de asegurar un buen valor para el ancho de banda de los circuitos diseñados.
El archivo .CIR del circuito utilizado en las simulaciones preliminares
es el siguiente:
inux2-l«SPICE_NET•INCLUDE MODEH2.LIB-MODEL PMOS PMOS LEVEL-2 LD*0.1U TOX-2.50E-8 NSUB=5E16 VTO»-1.1+UOB210 UEXP*0.33 UCRIT-51PC DELTA»0.4 XJ=0.5U VMAX«47K NEFF«0.88+RSH-75 NFS«0 JS-10U CJ»490U CJSW=590P MJ-0.46 MJSW-0.46 PB=0.78+CGDO*320P CGSO*320P GAMMA*0.87 NSS»0 LAMBDA-0.MODEL NMOS NMOS LEVEL-2 LD=0.325U TOX-2.50E-8 NSUB«2B16 VTO-0.7-tUO=510 UEXP-0.22 DCRIT-24.3K DELTA-0.4 XJ-0.4U VMAJt«34K NEFF-4.0+RBH=55 NFS-0 JS«2U CJ»130U CJSW-620P MJ-0.53 MJSW=0.53 PBn0.68V+CGBO-2E-10 CGDO-320P COSO-320P GAMMA-0.65 MSS«0 LAMBPA-0.OPTIONS LIMPTS-5000.TEMP 25.TRAN 0.1N 170N.PROBÉ.PRIHT TRAH V(12) V(7) V(10) V(75) V(4)M16 14 75 3 14 PMOS ]> 1.SU W=9UM18 4 75 14 14 PMOS L=1.5ü W-6UM19 12 8 14 14 PMOS L-1.5U W*29.25UMil 4 75 O O NMOS L-1.5U W«6UM20 3 7 5 0 NMOS L-1.5U ff"6UM21 O 75 5 O NMOS L«1,5U W«6UVI 7 O PULSE OV 5V 1H 1N 1N 39N SONV2 14 O DC 5VV3 10 O PULSE OV 5V 1N 1N 1K 19N 40N (señal de mojror frecuencia)V4 75 O PULSE O 5 1N 1N 1N 79H 160HC7 12 O .5PFM30 8 10 2 O NM03 L=1.5U W=6UM31 0 4 2 0 NMOS L«1.5U W=6üM32 12 8 1 O NMOS L-1.5U W-12UM33 0 3 1 0 NMOS L=1.5U W*12UM34 8 10 14 14 PMOS L*1.5U W=6UM35 14 3 12 14 PMOS L-1.5U W-29.25UM36 14 4 8 14 PMOS L-1.5U W-6UM17 3 7 14 14 PMOS L«1,5U W«9U.END
En las simulaciones preliminares se obtuvieron los siguientes resultados
para los tiempos de retardo.
Recordando que:
ts=tiempo de subida
tb=tiempo de bajada
tds=tiempo de retardo en la subida
, " tdb=tiempo de retardo en. la bajada
ENT 1 (11)
ENT 0 (10)
ts(ns)
1.49
1.42
tb(ns)
1.76
1.99
tds(ns)
1.94
2.01
tdb(ns)
1.69
2.27
Tibíi J.f Siiiiicio«eí p re l imina res
60
Para la especificación de tiempos de retardo para una ceida con varias
entradas, se recomienda analizar la entrada que produce los mayores retardos,
de esta simulación preliminar se concluye que es la entrada 10 (es decir la
entrada que pasa a la salida cuando en el control se tiene un "O" lógico).
3.1.4 Elaboración del layout
Con ayuda, del editor gráfico EMA2 que es parte del paquete de diseño de
circuito integrados TEÑIOS, se procedió a realizar el layout de la celda MUX
2-1, utilizando las dimensiones de W y L conseguidas en la simulaciones
preliminares.
Debido a que la altura de la celda es de 60 A es decir de 45u. y el ancho
del transistor pmos de la salida es de 29.25|i se procedió a utilizar la
técnica de transistores en paralelo, la cual da un transistor equivalente de
mayor ancho de canal ocupando la misma altura de celda. Otra técnica es la de
utilizar caminos en serpetín, sin embargo se tiene dificultad en evaluar el
efecto de esquina que se produce con esta técnica.
En el anexo A.l se encuentra el layout de la celda, en ella se observa
entre otras las siguientes particularidades :
-De los límites superior e inferior de la celda se han recorrido 5A,
para comenzar a dibujar los implantes p-f y n+ debido a que se debe
preveer un espacio para el diseño de los pines de acceso de la celda tal
como se indica en la figura 3.6.
-Se ha hecho enrutamiento tanto en polisilicio, metal 1 y metal 2, para
aprovechar de mejor manera el poco espacio que existe para el efecto.
-Por cada nand o inversor que forman el multiplexor, se ha hecho
contactos o plugs a Vdd y a Gnd, ES2 recomienda hacerlos por lo menos
cada lOOp,, logrando así prevenir el efecto de latch-up.
61
2 A conrtacto
4 A
«u-parior- cold*
1 y
I 1 A
Figón 3.6 Pincg de acceso del Wll-í
-Para aprovechar de mejor manera el área disponible de la celda se
realizaron caminos de polisilicio verticales los cuales al cruzarse con
las respectivas áreas activas producen los transistores complementarios.
-Como ya se anotó anteriormente, las dimensiones de los transistores que
van conectados a la salida de la celda son los únicos que toman
dimensiones grandes.
-En los sitios en donde se requieren contactos, se los ha hecho
espaciados 2 A, y el mayor número posible, cada contacto tiene una
resistencia asociada, si se colocan varios contactos se colocan sus
resistencias en paralelo, por lo tanto la R equivalente es menor que la
R de cualquier contacto, esto beneficia en la respuesta de la celda,
debido a que el efecto parásito introducido por los contactos es menor.
-El número de celdas elementales utilizado en la celda del MUX 2-1 fue
de 21.
El archivo .CIF correspondiente al MUX 2-1 se presenta en el ANEXO B.l
El layout y las tablas en las que se tabulan los valores de R,C del
proceso de la casa fabricante ES2 (ANEXO D) permitieron calcular todas las
62
.resistencias y capacitancias parásitas existentes en la celda, obteniendo así
el circuito completo de la celda, el que permitirá proceder con el siguiente
paso.
3.1.4 Simulación considerando los elementos parásitos
Las primeras simulaciones son satisfactorias sin embargo se debe
proceder a evaluar los elementos parásitos de la celda.
En el Anexo C.i se presenta el archivo .CIR y en la figura 3.7 presenta
el circuito con todos los elementos parásitos calculados.
Cabe anotar que el encontrar estos efectos parásitos es uno de los
trabajos más laboriosos en la descripción de una celda estándar, tal como se
lo realizó para todas las celdas del proyecto, en forma manual.
Se realizó la simulación de este circuito con el SPICE obteniéndose los
siguientes resultados: (Vnn=5V Cr=0.5pF)uu u
PARÁMETRO
Tiempo de subida (ts)
Tiempo de bajada (tb)
Retardo de propagaciónpara flanco ascendente
Retardo de propagaciónpara flanco descendente
Tensión de inversor
Margen de ruido denivel bajo
Margen de ruido denivel alto
VALOR
1.840 ns
2.410 ns
2.150 ns
2.550 ns
1.720 V
1.645 V
3.150 V
Tabla 3.2 He saludos considerando efectos parásitos
63
a •a s
3.1.5 Deseapeño dinámico
El desempeño dinámico queda caracterizado por los tiempos de retardo
el consumo de corriente y la disipación de potencia.
Para evaluar dicho desempeño se deben variar diferentes parámetros de
simulación, es decir realizar simulaciones paramétricas. Se debe realizar el
análisis variando la capacitancia de carga, la temperatura y la tensión de
alimentación.
Capacitancia de carga
En estos ensayos se mantiene la temperatura en 25 "C, la tensión de
alimentación Vnn en 5 V. Se presentan lo modelos típicos de los transistores.
CL
PF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ts
ns
0.73
0.91
1.15
1.40
1.60
1.84
2.10
2.42
2.61
2.86
3.00
tb
ns
1.12
1.38
1.57
1.86
2.04
2.41
2.62
2.87
3.14
3.46
3.80
tds
ns
1.62
1.74
1.88
2.05
2.08
2.15
2.35
2.48
2.59
2.64
2.83
tdb
ns
1.79
1.97
2.13
2.29
2.40
2.55
2.65
2.82
2.98
3.04
3.15
Cin 11
fF
38.48
39.04
38.80
39.32
38.92
38.44
38.12
38.68
39.72
40.40
40.4
Cin C
fF
64.00
63.60
63.20
62.80
64.40
62.80
64.00
63.60
63.60
64.80
65.20
CinlO
fF
20.04
20.52
20.88
19.00
21.36
20.52
21.12
19.60
19.64
20.48
21.24
Tibí i 3.3 Descipeío diníiico.Variidói de li capacidicii O,
Se aprecia que las diferentes capacitancias de entrada prácticamente son
65
independientes de la carga de salida, debido a la extensión de la celda, es
decir mientras más larga sea la celda muclio menor efecto producirá la carga
en el valor de la capacitancia de entrada,las capacitancias promedios
obtenidas son las siguientes:
Cin Il(prora)=39.12 fF
Cin C(prom)=63.81 fF
Cin I0(prom)=20.40 fF
Los gráficos correspondientes a la variación de los diferentes tiempos
de retardo se encuentra en la figura 3.8. Se puede observar, en esta figura,
que los tiempos de conmutación (ts, tb, tds y tdb) aumentan al incrementarse
la capacitancia de carga, lo cual resulta lógico pues al aumentar dicho valor,
el tiempo de carga es mayor.
DESEMPEÑO DINÁMICO NOMINALVariación de la capacitancia de carga
o O.3 0.4 as ae 0.7Capacitancia de carga (pF)
as O.9
Fignrt 3J Vimcifa capacitucíi de
66
Utilizando el programa QPRO se obtuvo los parámetros de linealización:
ei corte con el eje Y y la pendiente de las curvas.
Los valores obtenidos se presenta en la tabla 3.4:
tO(ns)
m(ns/pF)
ts
0,680
2.370
tb
1.060
2.630
tds
1.631
1.171
tdb
1.845
1.358
Tibia 3.4 Pifítetros de liteiliuciÓa
Los valores tO y m permiten la extrapolación, ya que se puede estimar
aproximadamente la respuesta del circuito para valores fuera del rango de
prueba, las curvas quedan definidas por la ecuación y=mX + tO, siendo X el
valor del parámetro que se está variando en la simulación,en este caso la
carga C^.
Teaperatura
En los ensayos concernientes a la influencia de la temperatura, se
mantienen la tensión de alimentación y la capacitancia de carga en valores
nominales. La temperatura se varía entre -25°C y 85°C. Los resultados
obtenidos se resumen en la tabla 3.5.
T
°C
-25
0
25
55
85
ts
ns
1.43
1.70
1.84
2.03
2,38
tb
ns
1.91
2.16
2.41
2.58
3.01
tdsȖs
1.92
2.05
2.15
2.48
2.71
tdb
ns
2.09
2.31
2.55
3.14
3.14
Cinll
fF
39.08
38,84
38.44
38.88
38.32
Cin C
fF
64.40
63.60
62.80
62.40
62.00
CinlO
fF
20.92
21.24
20,52
19.64
20.52
Tiblí 3.5 Denetpeüo di i í i ico.Vir iacióf de La teiperttiu
67
Las capacitancias de entrada promedios son las siguientes:
Cinll(prom)=38.71 fF
CinC(prom)=63.04 fF
CinIO(prom)=20.57 fF
Las curvas correspondientes a las variaciones de los tiempos de retardo
en función de la variación de temperatura se presentan en la figura 3.9.
Del gráfico se concluye que cualquiera de los tiempos de conmutación
se incrementa con el aumento de la temperatura, se puede entonces estimar el
funcionamiento del circuito ya fabricado en condiciones extremas de
temperatura.
3.2
1.4-40
DESEMPEÑO DINÁMICOVariación de la temperatura
o 20 4OTemperatura ( C)
6O 8O 1OO
te H> fds -®- tdb
Pigui 3.9 Vtmción de [i Uvperitm
68
De estos gráficos se obtienen ios parámetros de lineal ización que se
presentan en la tabla 3.6.
tO(ns)
n(ps/*C)
ts
1.640
8.10
tb
2.147
9.53
tds
2.050
7.36
tdb
2.310
9.46
Tablí 3.6 Parí tetros de Liiuliuciót
Tensión de alimentación
En este paso se varió el valor de V™ entre 4.5 y 5.5 V en pasos de 0.25
V como se detalla en la tabla 3.7.
Igualmente se evaluaron los tiempos de retardo así como las
capacitancias de entrada obteniéndose los siguientes resultados:
DD
V
4.50
4.75
5.00
5.25
5.50
ts
ns
1.98
1.91
1.84
1.60
1.60
tb
ns
2.60
2.60
2.41
2.15
2.11
tds
ns
2.53
2.41
2.15
2.12
2,01
tdb
ns
2.80
2.65
2.55
2.49
2.39
Cin 11
fF
40.40
40.00
38.44
37.96
38.40
Cin C
fF
64.80
63.60
62.80
63.20
63.20
CinlO
fF
20.44
19.64
20.52
22.80
20.40
Tibí i 3.7 Deseipeio diuíiico.Vinicióa fócate de poLiriucióí
Las capacitancias de entrada promedio son las siguientes
Cin Il(prom)=39.04 fF
Cin C(prom)=63.52 fF
Cin I0(prom)=20.76 fF
69
El gráfico de variación de los tiempos de retardo en función de la
variación del voltaje Vnn est'á detallado en el figura 3.10.
DESEMPEÑO DINÁMICOVariación de la fuente de polarización
1.64 5 4.6 4.7 4.8 4.9 5 5.1 5.2 5.3 5.4 5.5
Voltaje o> polarización (V)
tds -e-tdb
Pigiri 3,10 Variación del fo l l a j e de poliri licita
En este gráfico se observa que los tiempos de conmutación decrecen al
tener un valor mayor de voltaje de polarización, esto se debe a que
manteniendo fijo el valor nominal de la capacitancia de carga existe una mayor
corriente que le permite cargarse más rápido. De los valores obtenidos se
concluye que el funcionamiento del circuito en condiciones de disminución o
aumento del valor de la fuente de polarización sufre pequeñas variaciones en
los tiempos de conmutación; la celda es prácticamente independiente de la
variación de la fuente de polarización, dentro de los límites simulados, vale
recordar que no se puede alimentar a un circuito integrado con valores de
fuente DC que no se encuentre en un rango aceptable, para la lógica positiva
utilizada, el. estado de 1 lógico se asocia con 5V, y el de O lógico con OV .
Los parámetros de linealización son los presentados en la tabla 3.8.
70
tO(ns)
m(ns/V)
ts
3.92
-0.428
tb
5.23
-0.572
tds
4.90
-0.532
tdb
4.53
-0.392
TabU 3.8 Parámetros de linealiíicióa
3.1.6 Simulación del peor caso
La simulación del peor caso se llevó a cabo con una temperatura de 85°C,
tensión de alimentación de 4.5V y la capacitancia de carga variando de O a
IpF. Los modelos de los transistores que se utilizaron son los "lentos". Los
resultados obtenidos se presentan en la tabla 3.9.
CL
PF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ts
ns
1.50
1.90
2.40
2.72
3.31
3.39
4.07
4.18
4.86
5.22
5.51
tb
ns
2.48
2.93
3.62
4.15
4.81
5.46
5.97
6.50
7.13
7.73
8.61
tds
ns
3.40
3.69
3.89
4.24
4.49
4.81
4.87
5.12
5.22
' 5.42
5.64
tdb
ns
3.50
4.00
4.30
4.59
5.00
5.85
5.58
5.90
6.27
6.52
6.85
Cin 11
fF
43.60
43.20
43.60
42.80
42.80
43.60
43.60
42.80
43.60
43.60
43.60
Cin C
fF
62.80
62.40
62.00
62.00
62.00
62.00
62.80
62.80
62.00
62.00
62.00
CinlO
fF
21.90
20.08
19.44
20.08
20.40
20.00
20.52
20.12
19.52
20.08
21.48
TibU 3.9 Sinliciót del peor cuo
En la figura 3.11 se presentan los gráficos de la variación de los
tiempos de retardo en función de la variación de la capacitancia de carga para
el peor caso.
71
•sr
SIMULACIÓN PEOR CASOVariación de la capacitancia de carga
O O.1 O.2 O.3 Q.4 0.5 O.6 O.7Capacitancia de carga (pF)
O.9
•tb •fdb
3.H SinltciÓR peor ciso
Los datos presentados en el gráfico permite observar el comportamiento
de la celda en condiciones extremas, se concluye que para estas condiciones
de funcionamiento los tiempos de conmutación aumentan en un 80% a 120%
respecto a los presentes en condiciones nominales (Tabla 3.3). Los parámetros
de linea]ización son los siguientes:
to(ns)
n(ns/pF)
ts
1.533
4.035
tb
2.390
6.020
tds
3.520
2.200
tdb
3.610
3.260
Tibí i 3.10 Piiiietroa de lineal iucíói
72
3.1.7 Características energéticas
Se realizaron otras simulaciones a fin de completar la caracterización
de la celda desde el punto de vista energético y controlar las corrientes que
intervienen en el circuito. Parámetros tales como:
-Corriente pico positiva entregada por ia fuente VDD,IDDÍpico+)
-Corriente pico negativa entregada por la fuente VDD, lDD(pico_)
-Corriente promedio entregada por la fuente VDD, IDD(proiB)
-Potencia pico disipada por la celda,PD(pico)
-Potencia promedio disipada por la celda,PD(proin)
De las especificaciones técnicas para evaluar el ancho del camino de
polarización se desprende que para una ancho de 10X (7.5|im) que poseen los
caminos de metal 2 usados para las lineas de polarización, la máxima corriente
DC que puede pasar por ellos es de 7,95 mA.
La forma de calcular estas corrientes es utilizando el programa
INTUSCOPE del SPICE de INTUSOFT, el cual permite evaluar valores máximos
mínimos, y promedios de cualquier función temporal (voltaje o corriente), en
base a resultados numéricos que se obtienen como resultado de simular un
circuito con SPICE.
La corriente pico máxima obtenida en las simulaciones es de 2.01 mA,
como se observa en la tabla 3.11 . Este valor de corriente es menor que el
valor de corriente máxima que puede circular por los caminos de polarización,
el efecto de electromigración por ende no influirá en el funcionamiento de la
celda.
En la tabla 3.11 se tabula los valores obtenidos en la simulación.
73
CL
pF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
lDD(p+)
mA
0,332
0,340
0.328
0.327
0.326
0.345
0.327
0.331
0.334
0.337
0.341
IDD(p-)
mA
1.37
1.12
1.33
1.50
1.63
1.72
1.80
1.86
1,92
1.96
2.01
IDD(pro)
MA
47.8
57.8.
68.9
80.0
91.3
103.0
115.0
126.0
138.0
149.0
161.0
PD(pico)
mW
6.85
5.60
6.65
7.50
8.15
8.60
9.00
9.30
9.60
9.80
10.00
PD(pro)
uw239
289
344.5
400
456.5
515
575
630
690
745
805
Ubi» J.ll Características eaergéticas.Variación de CL
En la figura 3.12 se presentan los gráficos de variación de corrientes
y potencias en función de la variación de la capacitancia de carga.
De la figura 3.12 se determina que los valores de las corrientes pico+
permanecen constantes en la mayoría de evaluaciones, mientras que los valores
de las potencias pico y promedio aumentan de acuerdo al incremento de la
capacitancia de carga, las potencias involucradas eson bajas, la respuesta
energética de la celda por ende debe ser buena.
3.1.8 Desempeño estático
Dentro del desempeño estático interesa caracterizar básicamente los
niveles lógicos de salida y los márgenes de ruido. Para este análisis se hace
uso del comando .DC del SPICE mediante el cual se varía el voltaje de entrada
en 10 entre O y 5 V en pasos de 0.1 V.
74
"C
1OOOO
10OO
CARACTERÍSTICAS ENERGÉTICASVariación de la capacitancia de carga
O O.1 0.2 0.3 0.4 0.5 O.6 O.7 0.8 0.9 1Capacitancia de carga (pF)
-D0(pro)-PD(píoo)
3.Í2 CmcterísticM Ewrgéticis. bpacitucn de
Teaperatura
En un rango de variación entre -25 °C y 85 "C, y con una tensión de
alimentación 5V, los resultados obtenidos son los siguientes.
T
"C
-25
0
25
55
85
N(v)
1.645
1.647
1.645
1.600
1.575
N,™
(V)
3.154
3.155
3.156
3.155
3.140
IPV
(V)
1.750
1.730
1.720
1.720
1.670
Tibí i 3.12 Deseipeío es tá t ico .Vir i ic ióa de U Teiperitnri
En la figura 3.13 se presentan ios gráficos que indican la variación de
75
los márgenes de ruido en función de la variación térmica, observándose que
prácticamente son independientes de la temperatura.
DESEMPEÑO ESTÁTICOVariación de la temperatura
O-xí-
O fi-
¿A>
O A-
2.2
Ift-
1.6-
-1 A-
* 1 — : — T~~ *"*; ¡ ii t ij | J
! i1 tt !t !
' i T ""
i , 11 1
' Í T
I t
w — P— — -im-\—
1 T
1- í , —4
i «~í—
1
J
i
1 --.
L
—
...
— «.
— **(~~~ — j — mi
-40 -20 O 20 40Temperatura ( C)
8O 1OO
M M L — • — N M H -m-V (tnv)
Fipra 3.Ü Des cipe no estítico. Variación de li Icipentira
Tensión de ali»entación
En estas simulaciones se mantuvo la temperatura a 25 °C y se varió la
tensión de alimentación en el rango especificado de 4.5 a 5.5 V. Se generó la
tabla de valores 3.13
En la figura 3.14 se presentan los trazos correspondientes a la
variación de los márgenes "de ruido en función de la variación del voltaje VDD.
Contrariamente a lo que ocurre en la figura 3.13, donde los valores de los
márgenes de ruido permanecen constante frente a las variaciones de
temperatura, en este gráfico se ve que existe un crecimiento del margen de
ruido en alto un poco acelerado y aumento del margen de ruido en bajo y de
76
la tensión de inversión lento. El margen de ruido para alto es el más afectado
y esto se debe a que sí se varía la fuente de alimentación se da un mayor
margen para la señal en alto.
vwV
4. 50
4.75
5.00
5.25
5.50
X*
V
1.492
1.560
1-645
1.680
1.730
%
V
2,930
3.000
3.156
3.320
3.450
VT1Í7
V
1.500
1.630
1.720
1.800
1.840
Til U 3.13 DeseipeSo estítico.ytriicióa de VDO
as-
3;
O fl~¿L-O
2-
1.5*
„ — , — —
i
iT """"i
L_cx=s=L^=^=z*
4.5 4.6 4
DESEMPEÑO ESTÁTICOVariación del Voltaje
í i
i i
•'•• "
_^~- — —
i iI I: i
,„., i ,.
__-*— 1— - -rrrrrít=3t~\ - — T~"~ "[ I " T
¡r
! i ^_4—- — -i_— -*— r í— — -j-- — * ' '
• I I ! !íiiiíII
It. — ^~ — ~~~~
r i i! ii i' iu i i., „i |
""" 1 i... ! i
"~í*~ ! ! •r i i ¡ i
iiii
1! íi i
.7 4.8 4.9 5 5.1 5.2Voltaje VDD (V)
-»-NM L ~^-NM H -*- V (Tw)
5.3 5.4 5.
Pi'gm 3,H Degeipeío estático. Variaciód VolUje de poliriucióa
77
3.2 MEDIO SUMADOR
3.2.1 Diseño a nivel lógico
El medio sumador es un circuito que permite obtener el resultado de la
suma booleana de 2 entradas digitales, es decir de dos señales binarias que
se las va a especificar como 10 e II. El resultado de la suma se lo tiene que
representar en dos salidas digitales (dos bits) que se denominan CARRY (C) y
SUMA (S).
En álgebra dé Boole el medio sumador se representa de siguiente manera:
Donde:X0: antradalT¿: entrada2S: salida SUMAC: salida. CARRY
Se puede apreciar de una mejor forma el funcionamiento del circuito
mediante su tabla de verdad:
110
0
11
10
0
10
.1
C
0
0
0
1
S
0
110
Tibi í J .H TabU de fcrdid del IOIO SUItADOÍ,
Emp1eando 1 as 1eyes de 1 algébra de Boole se puede encontrar una
expresión que permita utilizar la función correspondiente al CARRY para
obtener el bit de SUMA:
78
En los pasos anteriores se observa que se puede utilizar la expresión
del CARRY para obtener la salida SUMA. Además se ha logrado encontrar una
expresión que es más fácil de implementar con compuertas ÑOR y NAND. La razón
para este procedimiento es por un lado la reducción del número de transistores
a utilizarse en el circuito y por otro la sencillez de las configuraciones de
las compuertas NAND y ÑOR con transistores MOS. En la figura 3.15 se presenta
el circuito a nivel de transistores de la compuerta ñor de 2 entradas, ei
circuito equivalente a nivel de transistores tanto del inversor como el de la
compuerta nand de dos entradas ya se presentó en la figura 3.3.
ÑOR DE 2 ENTRADAS Y SU EQUIVALENTE A NIVEL DE TRANSISTORES
IN1 <y.3
Fijan J . I5 Cnpoertí ÑOR y si eqiinlente i aivel de [fasistores
En la figura 3,16 se presenta el circuito del medio sumador realizado
con compuertas elementales:
79
EKTTODfl 0
OPRRY
ENTTtflOfl i
Figan 3,16 Circuito lógico tedio Siiador
3.2.2 Disefk) a nivel de transistores
La compuerta NAND de 2 entradas está compuesta por 4 transistores, la
compuerta ÑOR de 2 entradas por 4 transistores y el inversor por 2
transistores. En la figura 3.17 se ha reemplazado las compuertas elementales
de la figura 3.16 por su esquema a nivel de transistores.
3.2.3 Simulaciones Preliminares
Haciendo uso del programa SPICE-NET del ICAPS para la edición gráfica
del esquemático del MEDIO SUMADOR, y del PSPICE para las simulaciones
correspondientes, se determinaron las dimensiones geométricas básicas que
permiten el mejor funcionamiento del circuito. Las consideraciones hechas en
la celda MUX2-1 para este paso son también válidas en esta celda.
El archivo .CIR (que contiene la descripción de modelos de transistores)
del circuito utilizado en las simulaciones preliminares se detalla en las
página 81 y 82.
80
Figura J . I 7 El tedíosmiíor j so c i rcui to equ iva len te i l i v e i de transistores
med lo Bilmador*SPICE NET
•MODELOS DE LOS TRANSISTORES
MNCLUDE MODEL12 .LIB
.MODEL PMOS PMOS LBVEL«2 LD*0. 1U TOX-2.50E-8 NSUB«=5E16 VTO*-1. 1 U0=210 UEXP=0.33 UCRIT*51KDELTA=0.4 XJ = 0 . 5 U VMAX=47K HEFF = 0 .88 RSH-7S HFSsO J S ^ I O U CJ»490U CJSff=590P - t -MJt=0.46M J S W = 0 , 4 6 P B = 0 . 7 8 CGDO=320P COSO=320P GAMMA=0.87 NSS=0 LAMBDA=0• MODEL NOS NMOS LEVEL=2 LD«>0.325U TOX-2.50E-8 NSUB = 2B16 VTO = 0 .7 UO*510 U E X P = 0 . 2 2 UCRIT«24.3K:DEI,TA = 0 . 4 XJ = 0 , 4 U VMAX=54 NEFF = 4 . 0 RSH = 55 NFS = 0 JS-2U CJ=130U CJSW=620P +MJ»:0.53M J S W t O . 5 3 P f l=0 .68V CGBO«2E-10 CODO=320P COSO=320P GAMMA-0.65 NSS-0 LAMBDA«0•COMANDOS DE CONTROL.TRAN 0. 1N 90H
-OPTIONS LIMPTS«50QO.TEMP 25. P R O B É* G I R C U I T O P R I N C I P A LM20 2 5 1 1 PMOS L a l . T?«Í2U
81
M5 2 4 6 O NMOS La 1.5U ff=6UM6 6 5 O O NMOS L=1.5U W=6UM21 7 2 1 1 PMOS L a l . S U W=36UM8 7 2 O O HMOS L = 1 . 5 U W = 1 0 . 5 UM22 15 4 1 1 PMOS L = 1 . 5 U W»12UM Í O 9 5 15 1 PMOS L = 1 , 5 U W=12UM i l 9 4 O O iíMOS L = t . 5 U W = 7 . 5 UM 1 2 9 5 O O NMOS L = 1 . 5 U ff=7.5UM14 19 14 1 I PMOS J>1.5U W = 1 5 UM15 19 2 1 Í PMOS L=1.5U ff=l5UMI6 19 2 22 O NMOS I,-1 . 5U W=9UM I S 22 14 O O NMOS L = 1 . 5 U W=9UM23 14 9 1 1 PMOS L = 1 . 5 U W=I2UM24 14 9 O O NMOS L=1.5U W=3UM25 3 19 1 1 PMOS L*1.5U ff=36UM2G 3 L9 O O 1TM08 L» I . 5U W=9UMI 9 2 4 1 1 PMOS L«1.5U W=12U'CAPAC7TANCTAS DE CARGACIO 3 O .5PCJ1 7 O .5P«FUENTESVJ '1 O PULSE OV 5V 1K 1H 1N 19H 40hfV2 5 O PULSE OV 5V JN 1N IH 39N 80N.EHDV3 1 O DC SV. BND
En las simulaciones preliminares se obtuvieron los siguientes valores
de tiempos de conmutación:
CARRY
SUMA
ts(ns)
1.52
1.42
tb(ns)
1.28
1.30
tds(ns)
1.50
1.45
tdb(ns)
1.57
1.56
Tabla 3.15 Siiulicioncs prcl¡linares
Es aconsejable utiJizar, para las simulaciones restantes, la salida que
posee peores retardos. Por lo tanto se usará la salida CARRY.
3.2.4 Elaboración del layout
El editor gráfico EMA2 del TENTOS permitió realizar el layout de la
celda utilizando las dimensiones de W y L definidas en la simulación
preJiminar . El layout del medio sumador se presenta en el Anexo A. 2, el medo
sumador utilizó 24 celdas elementales es decir tiene una longitud de 144 UJTI
por 45 |im de alto. El archivo .CIÉ correspondiente al MUX 2-1 se presenta en
el anexo B.2.
Utilizando las tablas de especificaciones de capacitancias y resitencias
del proceso de fabricación correspondientes a la ES2 (Anexo O) se calculó las
82
.resistencias y capacitancias parásitas existentes en el layout de la celda
para obtener el circuito completo con el que se realizan las demás
simulaciones. La forma en la que se calculan los valores de elementos
parásitos se detalla en la celda del MUX2-1.
3.2.5 Simulación considerando los elementos parásitos
A pesar que las simulaciones preliminares realizadas, las cuales
entregan información muy importante respecto al comportamiento del circuito,
es necesario especificar ciertos valores con mayor precisión y esto se lo hace
al datallar el funcionamiento del circuito con elementos parásitos bajo
condiciones de operación tanto normales como extremas. El archivo .CIR que
incluye todo los elementos parásitos se presenta en el anexo C.2. En la
figura 3.18 se presenta el medio sumador con elementos parásitos.
Se realizó la simulación de este circuito con el SP1.CE obteniéndose los
siguientes resultados (VDD=5V CL=0.5pF Modelos=Típicos Temp=25°C):
PARÁMETRO
Tiempo de subida (ts)
Tiempo de bajada (tb)
Retardo de propagaciónpara flanco ascendente
Retardo de propagaciónpara flanco descendente
Tensión de inversor
Margen de ruido denivel bajo
Margen de ruido denivel alto
VALOR
1.68 ns
1.47 ns
1.88 ns
1.95 ns
1.98 V
1.86 V
2.88 V
Tibia 3.16 Resillados coosidcnndo efectos parásitos
83
Figart 3.18 Kediosuiador ; sos ekíentos parís i los
84
3.2.6 Desempeño dinámico
Variación de la capacitancia de carga
En la siguiente tabla se presentan los resultados obtenidos (VDD=5VTemp=25C Modelo=Típico).
exPF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ts
ns
0.623
0.81
1.01
1.25
1.49
1.68
1.92
2.11
2.40
2.58
2.75
tb
ns
0.57
0.78
0.94
1.12 •
1.32
1.47
1.67
1.87
2.02
2.24
2.40
tds
ns
1.18
1.35
1.50
1.64
1.76
1.88
1.99
2.13
2.23
2.36
2.44
tdb
ns
1.27
1.45
1.59
1.71
1.84
1.95
2.07
2.18
2.28
2.40
2.48
Cin VI
fF
87.6
87.2
87.6
86.0
88.0
87.6
88.4
87.6
86.8
87.2
87.2
Cin V2
fF
89.2
89.2
89.2
89.2
88.8
89.2
89.2
88.8
88.8
89.2
89.2
Tib i a 3.17 De se • pe ña diaíiíco.Variación de U cipuitucu CL
Las diferentes capacitancias de entrada prácticamente son independientes
de la capacitacia de carga y sus valores promedios son los siguientes:
Cin Vl(prom)= 87.38 fF
Cin V2(prom)= 89.09 fF
En la figura 3.19 se presentan los gráficos correspondientes a la
variación de los tiempos de conmutación respecto a la capacitancia de carga.
Como se observa los tiempos de conmutación se incrementan con el creciemiento
de la capacitancia de carga, esto se debe a que el tiempo de carga es mayor.
También se presentan los valores de lineal ización de los gráficos.
85
DESEMPEÑO DINÁMICO NOMINALVariación de la capacitancia de carga
O O.1 0.2 O.3 O.4 0.5 O.6 O.7
Capacitancia de carga (pF)0.8 0.9
tete -&- tdb
Figart 3.19 Viriición de la cípacitincii de urgí
to ( ns )
m(ns/pF)
ts
0.6
2.15
tb
0.578
1.82
tds
1.23
1.24
tdb
1.32
1.18
Tibí» 3.Í8 Par¿»etros de Itneilhicióa
Variación de la temperatura
La tabla 3.19 muestra los resultados obtenidos en las simulaciones;
(VDD-5V CL=0.5pF Modelo:Típico)
86
T
°C
-25
0
25
55
85
ts
ns
1.30
1.48
1.68
1.94
2.16
tb
ns
1.22
1.36
1.47
1.67
1.83
tds
ns
1.55
Í.72
1.88
2.09
2.30
tdb
ns
1.60
1.80
1.95
2.14
2.36
CinV2
fF
82.8
85.2
87.6
86.4
86.4
Cin V4
fF
88.8
88.8
89.2
89.6
91.2
Tibia J.19 Deseipefio dináiico.Variación de la teiperatura
Las capacitancias de entrada promedios son las siguientes:
CinVl(prom)= 85.70fF
CinV2(prom)= 89.50fF
Las curvas de las variaciones de los tiempos de conmutación en función
de la variación de temperatura se encuentran en la figura 3.20. Se concluye
que cualquiera de los tiempos de conmutación se incrementa con el aumento de
la temperatura. También se realizó la linealización de los gráficos y sus
valores se presentan en la tabla 3.20.
to(ns)
. m(ps/"C)
ts
1.84
7.93
tb
1.35
5.55
tds
1.717
6.804
tdb
1.804
9.986
Tabla 120 ParÍKtros de l i o e a l í u c i ó n
87
•
00
CO
c/i
c/1 o en CO
1— *
00 í— '
-o CO )— '
CO
CO
CO o «0 o
C/l to Ln H- o o 00 LJ h- C
O00
CO -^ CO ^
Ul
o o G\0
-0 h-
CO CO I-1 Ul
CO
-0 to CO to
^ en 1— '
-o OJ
t— '
en (-*• 5 10 o CO Ln to 0
0CO "^
A Ln o I-1
CO o\n
to o o to h-* 00 to CO
CO
Oí
0\O
g CO CO >-*)
•-*)
< => rí-
w rr 0*
rí-
Cu
CO rr cr o H- 2 o H-
to
Tiem
pos
de c
onm
utad
or)
(ns)
b 05 H íí CO C 23 di
O CO CD £" CO 1 ' ' w H*-
3 £ 03 O r--
O 3 en CO CO o 3
0? •J H«
P8 O c> Cu
C5 ? rt- 2 w K-
Os
=) Cu
Í5 & >— H- a o 3 rr 50 O H- o.
o CO 01 H-
8- 8-
Las capacitancias de entrada promedio son :
Cin Vl(prom)= 85.92ÍF
Ciri V2(prom)= 89.36ÍF
Los gráficos de los tiempos de conmutación en función de la variación
del voltaje VDD está detallado en la figura 3.21. Los parámetros de
linealización se presenta en la tabla 3.22.
to(ns)
m(ns/V)
ts
3.292
-0.324
tb
1.148
0.084
tds
2.986
-0.22
tdb
3.566
-.0.32
Tabla 3.22 Parámetros de linealízacíón
oo
73
Ec8<D•o00o
DESEMPEÑO DINÁMICOVariación de la fuente de polarización
4.6 4.7 4.8 4.9 5 5.1 5.2j"-' ' •'•, /
Voftaje do polarización (V)5.3 5.4 5.5
tb fds
Fijara J . 2 I Var iac iói de It faeate de polar i íac ión
89
3.2.7 Simulación del peor caso
Condiciones de test: VDD=4.5V Temp=85C Modelo=Lento.
CL
PF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ts
ns
1.09
1.34
1.82
2.11
2.48
2.88
3.26
3.6
4.01
4.38
4,81
tb
ns
1.18
1.56
2.11
2.48
3.01
3.44
3.98
4.46
5,03
5,57
6.02
tds
ns
4.46
4.69
4.86
5.13
5.43
5.64
5.9
6.16
6.46
6.61
6.92
tdb
ns
3.61
3.89
4.15
4.39
4.57
4.77
4.98
5.16
5.47
5.60
5.77
CinVl
fF
88.8
88.0
88.0
90.4
89.2
87.6
88.8
87.2
89.2
86.8
89.2
CinV2
fF
94.0
94.8
94.8
94.4
93.6
94.8
94.8
93.6
94.4
94.0
94.8
Tibia 3.23 Siwlicífa del peor caso
En la figura 3.22 se presentan los gráficos de la variación de los
tiempos de retardo en función de la variación de la capacitancia de carga para
el peor caso. Los datos presentados son importantes para observar el
comportamiento de la celda en condiciones extremas, se concluye que para estas
condiciones de funcionamiento los tiempos de conmutación aumentan en un 50%
a 70% respecto a los presentes en condiciones nominales.
. Los parámetros de linealización son los siguientes:
to(ns)
m(ns/pF)
ts
1.021
3.735
tb
1.079
0.405
tds
4.418
2.482
tdb
3.689
2.141
Tabla 3.24 Paritetros de uncí I incita.
90
wS-^§E
8o•ov>O
SIMULACIÓN PEOR CASOVariación de la capacitancia de carga
<X3 0.4 a5 O.6 O.7Capacitancia de carga (pF)
3.22 Simlacióa del peor caso
3-2.8 Características energéticas
Las simulaciones que completan la caracterización de la celda desde el
puntio de vista energético y determinan las corrientes que intervienen en ei
circuito. Estas permiten conocer los limites de temperatura y de densidad
de corriente que deben proveer las fuentes de polarización.
En la siguiente tabla se tabula los valores obtenidos en la simulación.
91
CL
pF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
IDD(p+)
mA
0.439
0.439
0.439
0.439
0.439
0.439
0,439
0.439
0.439
0.439
0.439
IDD(p-)
niA
1.890
1.950
2.060
2.190
2.270
2.330
2.340
2.370
2.390
2.410
2.420
IDD(pro)
HA
70.7
80.2
91.0
102.0
114.0
125.0
137.0
148.0
160.0
171.0
183.0
JPD(pico)
mW
2.195
2.195
2.195
2.195
2,195
2.195
2.195
2.195
2.195
2.195
2.195
PD(pro)
uW
176.75
200.5
227.5
255.0
285.0
312.5
342.5
370.0
400.0
427.5-
457.5
Tibia 3.25 Caracíerííticts energéticas.Variación de (X
La forma de calcular estas corrientes es utilizando el INTUSCOPE del
SPICE de INTUSOFT, el cual permite evaluar valores máximos mínimos, y
promedios de cualquier función temporal (voltaje o corriente).
La corriente pico máxima obtenida en las simulaciones es de 2.42 mA, que
es menor que la corriente máxima que puede circular por los caminos de
polarización, el efecto de electromigración por ende no influirá en el
funcionamiento de la celda.
En la figura 3.23 se presentan los gráficos de variación de corrientes
y potencias en función de la'variación de la capacitancia de carga. De estos
se determina que los valores de las corrientes pico y promedio permanecen
constantea en la mayoría de evaluaciones, mientras que los valores de las
potencias pico y promedio aumentan de acuerdo al incremento de la capacitancia
de carga.
92
"EOO
10000g-_
1
1000=
í
5
-
"1 O"
CARACTERÍSTICAS ENERGÉTICASVariación de la capacitancia de carga
í— -i— --i •( i ^ --:::::::::::?::::::::::]:::::::::::
-í- \ i
::::::::::t::::::::::á::::::::::;
r ^¿" fc! í
: i
ii
-í ----* -T •^_L^^--y
^f -T^••x..:— ap-H-TT....
— r
i
i i
j-
— — -r
«^ -St — >
í
_ <
, .
ii:::::::a
j .11 ^
— i —
0 0.1 0.2 0.3 0.4 0.5 0,6 0.7 0.8 O.9 1Capacitancia de carga (pF)
-Q- FO(plco) -H- PO(pro)
Figora 3.13 CracterísticíS Energéticas
3.2 .8 Desempeño estático
Temperatura
Condiciones de test: VÜD=5V CL=0.5pF Modeios=Típicos
T
°C
-25
0
25
55
85
Nm
(V)
1.90
1.88
1.86
1.83
1.82
IV
(V)
2.85
2.88
2.88
2.92
2.93
IH?
(V)
2.02
1.98
1.98
1.96
1.96
Tabla 3.26 Deseipeio estítico.Variaciói de Li Tciperitan
En la figura 3.24 se presentan los gráficos que indica la variación de
93
Jos márgenes de ruido en función de la variación térmica, observándose que
prácticamente son independientes de la temperatura.
coo>
o>
DESEMPEÑO ESTÁTICOVariación de la temperatura
3-
¿.0
2.6-
2-
1 0-
•*—
•^U„ _ .ÍW..J1
m~
-L
—m
• -^i
_^— '
1
1 — , • • • • *
r- m 1
t
h— •-40 -2O O 20 40
Temperatura ( C)&O 10O
»- N M L M H -m- V (ínv)
Figura 3.24 ReseipeSo Estítico. Ví r iac iÓB de li TeipenUn
Tensión de alimentación
Condiciones de test: CL=Ü.5pF Temp=25C Mode.los=Típicos
DO
V
4.50
4.75
5,00
5.25
5.50
N
V
1.67
1.77
1.86
1.94
2.03
Nffl
V
2.89
2.98
2.88
2.75
2.64
IKV
V
1.76
1.86
1.97
2,07
2.18
Tabla J.27 Deserpeéo es t í t i co .Var iac ión de
94
2.6
s3Io
DESEMPEÑO ESTÁTICOVariación del Voltaje
4.5 4.6 4.7 4.8 4.9 5.1 5.2 5.3 5.4 5.5
M M L N M H V (tnv)
Figura 3,25 Deseipeio Estático. Variación follaje polarización
En la figura 3.25 se encuentran los gráficos correspondientes a la
variación de los márgenes de ruido en función de la variación del voltaje VÜD.
Contrariamente a lo que ocurre en la figura anterior, donde se tienen valores
prácticamente constantes en los márgenes de ruido frente a las variaciones de
temperatura, en este gráfico se ve que existe una reducción del margen de
ruido en alto y u aumento del margen de ruido en bajo y de la tensión de
inversión, al incrementarse el voltaje de polarización; además se observa que
el margen de ruido para alto es el más afectado y esto se debe a que estamos
variando la fuente de polarización es decir,se da un menor o mayor rango para
alto dependiendo de que VDD sea menor o mayor al valor de 5V.
95
3.3 SUMA]X>R COMPLETO
3.3.1 Diseño a nivel lógico
Un sumador completo es un circuito combinacional que forma la suma
aritmética de tres bits de entrada. Dicho circuito consiste en tres entradas
y dos salidas. Dos de las entradas 12, II representan los bits más
significativos que se agregan. La tercera entrada 10 es el bit de arrastre de
alguna operación aritmética anterior. Las salidas se designan por los simbolos
S para la suma y C para el bit de arrastre. La variable S da el valor de la
suma del bit menos significativo. La variable binaria C da el bit de arrastre
de sal ida,La tabla de verdad del sumador completo se presenta en la tabla
3.28.
ErtrifeB
Swnfcr
Cmy
Figura J.16 Smdor Coipleto
12
00001111
1100110011
..10
01010101
C
00010111
S
01101000
Tibia 3.28 Tibia de verdad del amador completo
96
<*
Existen diferentes técnicas para el diseño de este circuito, muchas de
las cuales se presentan en varios libros, sin embargo estas no dieron buen
resultado en pruebas preliminares realizadas con el SPICE, otras si bien
funcionaron a nivel de simulación el instante del diseño del layout
presentaron serios inconvenientes siendo el principal la falta de espacio para
enrutamiento dentro del espacio disponible para enrutaraiento.
Surgió entonces la idea de un diseño individual del carry y de la suma
con la condición de que solo las entradas 12, 11 y 10 sean comunes para los
diseños. Aislando el carry y la suma en diseños individuales se procedió de
la siguiente manera:
3-3.1.1 Diseño del carry
Se diseñó el carry negado, para e] efecto se utilizó la siguiente tabla, . ! '-'-..
de verdad:
12
00001111
1100110011
10
010i0101
-c11101000
Tablí 3.29 TaHí del curj
Dicha tabla se la subdividió en 2 tablas menores, para está subdivisión
se utilizó como criterio los,dos, valores de 12.
La primer subtabla se da cuando 12 está en "O" lógico la segunda para
cuando 12 está en "1" lógico.
97
Para el primer caso se obtiene la siguiente tabla de verdad.
110011
10
0101
-c1110
Tabla 3,30
La tabla 3.30 es la tabla de verdad de la compuerta nand de dos entradas,
la ecuación booleana que se genera de este cuadro es:
C=Z1.10
Para el segundo caso se obtuvo la siguiente tabla de verdad.
110011
10
0101
ci000
Ttblí 3.31
La tabla 3.31 es la tabla de verdad de la compuerta ñor de dos entradas,
la ecuación booleana que se genera de este cuadro es:
+ 10
Se debe unir estas dos condiciones en un solo circuito combinacional,
para el efecto se utilizó un MUX2-Í, el cual tiene como señal de control a 12,
cuando 12 está en "O" lógico, la señal que se tiene a la salida es la generada
por la nand y para la otra condición I2="l", la señal de salida es la generada
por la ÑOR.
En la figura 3.27 se detalla el circuito lógico para el carry.
98
ÑOR H
IN2
INO
INI
3
1 1_
S
L^ i
v^t>—^x
1J.CONT
0
MUXH-1
1
INV
NONO 2
CPlRRY
Figu» 3.27 Carrj
3.3.1.2 Diseño de la suma
Para el efecto se utilizó la tabla 1, iguaímente se la subdividió en dos
tablas menores con iguales condiciones a las del diseño del carry. La primera
para 12 en "O" lógico, la segunda para 12 en "1" lógico.
Para el primer caso se obtuvo la tabla de verdad 3.32.
110011
10
01
o "-i
s0110
Tabíi JJ2
La ecuación booleana generada de esta tabla de verdad es la de una or-
exclusiva:
99
S = II © 10
Para el segundo caso la salida S es la negada del primer caso
es decir :
S = II W 10
Utilizando igualmente un MUX2-1 cuya entrada de control sea también 12,
para I2="0" la salida del mux es la generada por la or-exclusiva y cuando II
está en "1" lógico la señal que se tiene a la salida es la negada de la or-
exclusiva.
En la figura 3.28 se detalla el circuito lógico para la suma. En dicho
gráfico se observan dos inversores adicionales, esto se debe a que la sal ida
se acopla con la carga .Necesariamente el último inversor será de grandes
dimensiones.
OR-EX
3
L^ 11CONT
1
SUMR
MUX2—1
3.28 SDM
3.3.2 Diseño a nivel de transistores
El diseño a nivel de transistores del sumador se realizó en módulos
100
individuales, las compuertas elementales que forman parte del sumador : nand,
ñor, or-exclusiva, inversor y el mux2-l tiene su representación individual
a nivel de transistores.
Para el mux2-l y para la or-exclusiva se utilizó una nueva técnica de
diseño, la de las compuertas de transmisión (dos transistores el uno de tipo
pMOS y el otro del tipo nMOS conectados fuentes y drenajes entre si, siendo
el control las compuertas de dichos transistores , las que normalmente son
alimentadas por señales de estado lógico inverso). Esta técnica tiene como
principal ventaja la de disminuir la cantidad de transistores necesarios para
el diseño de circuitos integrados y su principal desventaja, es que no tienen
muy buena respuesta de frecuencia es decir a frecuencias altas, no responden
adecuadamente.
Con lógica convencional el MUX2-1 tiene 14 transistores, y la or-
exclusiva 12, si se utiliza estos equivalentes se produce los mismos problemas
que en los primeros diseños deshechados, es decir falta de espacio para
completar el diseño.
t» ex
Pipirt 3.29 Or-Btclisiio
Con compuertas de transmisión cada uno de estos circuitos tiene 6
transistores, reduciéndose los problemas de espacio. En las figuras 3.29 y
101
3.30 se presentan los circuitos a nivel de transistores del mux2-l y de la or-
exclusiva.
Fipra 130 fti 1-1
Tanto en el Mux 2-1 como en la compuerta Or-Exclusiva, las compuertas
de transmisión funcionan como interruptores, que dependiendo de la señal de
control, se abren o cierran, impidiendo o permitiendo pasar una determinada
señal lógica.
El sumador completo tiene 34 transistores detallados de la siguiente
manera:
4 inversores
2 muxs
1 nand
1 ñor
1 or-ex
8 transistores
12 transistores
4 transistores
4 transistores
6 transistores
total 34 transistores
102
3.3.3 Simulaciones preliminares
Al igual que en el diseño a nivel de transistores, las simulaciones
preliminares se realizaron primero por módulos, es decir se simuló
individualmente al mux 2-1, al or-exclusivo, a la nand, a la ñor y a los dos
tipos de inversores, grande y pequeño. El motivo de esta última subdivisión
se debe a que se necesitan dos variantes del inversor, el primero tipo
encargado de acoplar la carga (grande) y el segundo tipo de inversor cuando
es parte interna del circuito (pequeño).
La carga que se utilizó en la simulación de los diferentes módulos (a
excepción del inversor grande) fue de O.lpF; el inversor grande se simuló con
una carga de 0.5pF.
La razón por la que se utilizó la carga de O.lpF se debe a que las
celdas caracterizadas hasta este punto presentan en sus entradas una
capacitancia que fluctúa en ios lOOfF.
Para las simulaciones de cada módulo se uti lizó el SP1CE-NET en la
edición gráfica, y en la simulación el PSPICE, se especificó solo L y W. Se
obtuvieron los siguientes tiempos de retardo en cada uno de los módulos;
Compuer ta
Mux 2-1
Or-ex
Nand
Ñor
Inv Grande
Inv Pequeño
ts(ns)
0.80
0.75
0.70
.0.90
1,50.
0.95
tb(ns)
0.75
0.95
0.65
0.92
1.92
0.80
tds(ns)
0.92
0.85
0.75
0.70
1.50
0.65
tdb(ns)
0.96
0.93
0.85
0.95
1.62
0.75
Tablt 3.1} Siiilaciraes prel¡linares (nódilos)
Los resultados de cada módulo resultaron completamente satisfactorios
por lo que se procedió a la edición del archivo .CIR del sumador completo,
archivo que se presenta a continuación:
103
suma*SPICE_NET*INCLUDB MODBU2.LIB.MODEL NMOS NMOS LEVEL=2 LD*Q.325U TOX=2.50E-8 NSUB«2E16 VTO=0.7-fUO = 510 UEXP»0.22 UCRIT=24.3¿ DELTA«0 . 4 . XJ = 0 . 4U VMAX»54K NEFF-4.0+RSH=55 NFS«0 JS = 2U CJ=130U CJSff=620P MJ*0,53 MJSW=O.S3 PB-0.6SV+CGBO=2E-10 CODO*320P CGSO=320P QAMMA-0.65 NSS = 0 LAMBDA=0.MODEL PMOS PMOS LEVEL=2 LD=0.iU TOX=»2,5QE-8 NSUB=5E16 VTO«-1.1í-UO = 210 ÜEXP = 0.33 UCRIT=51K DELTA=0.4 XJ = 0.5U VMAX-47K NEF.F-0.88+RSH=75 NFS=0 JS=10U CJ=490U CJSW-590P MJ*0.46 MJStf*0.46 PB-0.78+ CGDO=>320P COSO=320P OAMMAaO.87 NSS = 0 LAMBDA-0.OPTTONS LIMPTS^SOOO.TEMP 25.TRAN 0,]N 170N.PROBÉ.PRINT TRAN V(8) V(9) V(10) V(6) V(7) V(4) V(5)VI 1 O DC 5VV2 2 O PULSE OV 5V 1N 1N 1N 19N 40NV3 3 O PULSE OV 5V 1N 1N 1N 39N 80NV4 11 O PULSE OV 5V 1N 1N 1N 79N 160N.Cl 21 O 0.5PFC2 10 O 0.5PFXI 6 7 U 9 1 MUX21X2 4 5 11 8 I MUX21X3 2 3 6 1 NAND2X4 2 3 7 1 NOR2X5 2 3 4 I EXORX6 4 5 1 rNVCIIICOX7 9 10 1 TNVBIGX8 S 20 1 IHVCHICOX9 20 21 1 TNVBIG.SUBCKT 1NVBIO 2 1 3M6 O 2 1 O NMOS L-1.5U W=12UM5 1 2 3 3 PMOS L-1.5U W=36U.ENDS.SUBCKT INVCHICO 2 1 3M6 O 2 I O NMOS L-l.SU ff»3UM5 1 2 3 3 PMOS L-1.5U ff=9U. RNDS.SUBCKT EXOR 4 6 1 14M2 1 6 2 O NMOS L»1.5U W=3UM3 6 2 1 O NMOS L-1.5U W->9UM4 2 4 o o NMOS L-i.su w*3ü : ,;:M14 1 6 4 14 PMOS L=1.5U W-12ÚM15 2 4 14 14 PMOS L*1.5U W=3UM17 6 4 1 14 PMOS L*1,5U ff-9U, ENDS.SUBCKT NAND2 3 7 4 1M U 4 3 1 1 PMOS L«1.SU W = 9 UM Í O 4 7 1 1 PMOS L - l . S U V=9UM6 2 3 O O NMOS L- l .SU W=6üM? 4 7 2 O NMOS L = 1 . 5 U ff»6U. ENDS.SUBCKT NOR2 5 7 3 4MU 3 7 1 4 PMOS L-1.5U W-12UM Í O 1 5 4 4 PMOS L*1 .5U W-12UMG 3 7 O O NMOS L - J . 5 U W-GUM7 3 5 O 6 NMOS L-1 .5U W-6U.ENDS.SUBCKT MUX21 4 6 2 12 1
M2 12 10 4 O NMOS L*1.3U W-9UM12 10 2 1 1 PMOS L-1.5U W=9UM5 10 2 O O NMOS L - J L . 5 U W=6U ' .MU 12 10 6 1 PMOS L*I .5ü Wa6UM7 12 2 6 O NMOS L - 1 . 5 U W-9U 'M Í O 12 2 4 1 PMOS L=1.5U tf=9U .. ENDS.END
104
La principal característica de este archivo es el uso de subcircuitos,
cada uno de estos subprogramas representa el .CIR de cada uno de los módulos
que forman parte del sumador completo.
Con la finalidad de evaluar cuál entrada produce los mayores retardos
para las simulaciones preliminares se procedió de la siguiente manera
-Con la suma, se fijó dos de las tres entradas a O lógico y en la
tercera se introdujo una señal cuadrada.
-Con el carry se fijó una de las entradas a 1 lógico, la otra a señal
a cero y en la entrada ha ser analizada se introdujo una señal cuadrada.
En ambos casos se pasa la señal que está bajo prueba a la salida.
Recordando 1 as tab 1 as de verdad de 1 sumador comp 1 eto si se suma O a una
entrada se obtiene de suma la misma entrada, y si se suma 1 a una entrada, se
obtiene de carry dicha entrada.
En las siguientes tablas se presentan ios datos obtenidos de las
simulaciones.
Suma:
ENTO (10)
ENT1 (11)
ENT2 (12)
\)
1.48
1.52
1.50
tb(ns)
1.17
1 .19
1.15
tds(ns)
1.54
1 . 75
1.72
tdb(ns)
1 .58
1.75
1.73
Tibia 3,34 Sudaciones pre l ¡linares.Sin
Carry:
ENTO (10)
ENT1 (11)
ENT2 (12)
ts(ns)
1.57
1.57
1.40
tb(ns)
1.35
1.40
1.35
tds(ns)
1.47
1.74
1.14
tdb(ns)
1.81
1.93
1 . 63
Tabla 3.35 Simlaciones preliiinares,Carry
105
En estos cuadros se observa que la entrada que produce los mayores
retardos es la II; cuando se analiza la salida dei carry. Las siguientes
pruebas se harán siempre respecto a la pareja Il-carry, ya que esta es la
combinación entrada-salida de mayores problemas y por ende definirá las
características de la celda.
3.3.4 Elaboración del layout
Igual que en la caracterización de las celdas anteriores se utilizó para
la elaboración el layout el editor gráfico EMA2 .
Se dibujó individualmente el layout de cada uno de los subsistemas que
forma el sumador: nand, ñor, inversor grande, inversor pequeño, or-ex y mux
2-1, en los casos que se necesitaban más de una vez dichos módulos con
comandos propios del EMA2 se repitió la edición de estos bloques, se empleó
2 veces el mux, el inversor pequeño y el inversor grande y una sola vez los
otros tres módulos. Los módulos se ubicaron de tal manera que en la parte
central del layout se encuentren las tres entradas del sumador, hacia la
izquierda se dibujó la parte correspondiente a la suma y hacia la derecha la
correspondiente al carry, esto con la finalidad de que los enrutamientos
internos de la celda resulten más simples y no existan limitaciones de
espacio.
Se utilizó en total 60 celdas elementales, dando una longitud de la
celda del sumador de 480 u.m recordando que toda celda estándar tiene una
altura de 45 tun*
Igualmente para la edición gráfica del inversor grande se utilizó Ja
técnica de transistores en paralelo, cu3'o equivalente es un transistor de
ancho igual a la suma de los anchos de los transistores parciales.
Para el diseño del layaout de las compuerta de transmisión se conecto
las fuentes y los drenajes entre sí, teniendo sumo cuidado en no conectar por
equivocacióna Vdd o a Gnd.
106
En el diseño del layout se utilizó los mismos criterios utilizados en
las celdas anteriores fundamentalmente respecto al diseño de los pines de
acceso, al número de contactos, y a los plugs a Vdd y a Gnd.
Debido a la limitación de espacio se debió hacer rutas en los sectores
que se ubican normalmente los pines de salida, teniendo cuidado que no exista
necesidad de estos en los sectores utilizados.
Igualmente rutas de gran extensión se las diseñó en metal 1 o metal 2
con la finalidad de disminuir los efectos parásitos asociados a dichos
caminos.
En el anexo A.3 se presenta el Ia3rout del sumador completo, en el anexo
B.3 el archivo .CIF correspondiente.
3.3.5 Simulación considerando los elementos parásitos
Utilizando los métodos explicados en el capitulo 2, a partir del layout
se evaluó todos los elementos parásitos existentes en la celda; igual que en
los pasos anteriores, se evaluó dichos parásitos por bloques, en las figuras
3.26 y 3.27 se presentan todos los circuitos parciales con sus elementos
parásitos correspondientes, faltando por evaluar simplemente los parásitos que
se producen por los caminos de interconexión de los diferentes módulos.
En el anexo C.3 se presenta el archivo .CIR correspondiente al circuito
que incluye todos los parásitos, en el mismo se observa la descripción de
parásitos de cada uno de los módulos, y Ja de los elementos parásitos
externos, es decir de las resistencias o capcitáñela parásitas que conectan
los diferentes bloques de diseño.
107
INVERSOR PEQUEÑO
C1!«.73F _
RIO <13. S <
H 1
L cu-|-D.63f
<
S.5Í
L
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-
C1I
'BU^IM.Í
— v^Rtl73
^"17
Leí.s.isr
INVERSOR GRANDE
Figura JJ1 Parlaitos de sor nand ÍBTeraor
108
60T
aoo oiisnpijHÜ í HMH ÍC 'C
oAisn iaxa no
-z xnn
Se realizó la simulación de este circuito con el SPICE obteniéndose los
siguientes resultados:(VDD=5V CL=0.5pF)
PARÁMETRO
Tiempo de subida (ts)
Tiempo de bajada (tb)
Retardo de propagaciónpara flanco ascendente
Retardo de propagaciónpara flanco descendente
Tensión de inversor
Margen de ruido denivel bajo
Margen de ruido denivel alto
VALOR
4.140 ns
3.190 ns
3.450 ns
3.470 ns
2.17 V
2.09 V
2.70 V
Tabla J.Jí Resu l tados considerando electos parásitos
3-3.6 Desempeño dinámico
Capacitancia de carga
CL
PF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ts
ns
0.89
1.55
2.08
2.92
3.40
4.14
4.63
5.34
5.97
6.43
7.45
tb
ns
0.96
1.34
1.88
2.31
2.82
3.19
3.82
4.29
4.47
4.80
5.24
tds
ns
1.60
2.04
2.45
2.85
3.16
3.45
3.78
4.08
4.57
5.01
5.27
tdb
ns
1.88
2.24
2.59
2.90
3.21
3.47
3.73
3.98
4.23
4.48
4.72
Cin 12
fF
120
120
120
120
120
120
120
120
120
120
120
Cin 11
fF
82
82
82
82
82
82
82
82
82
82
82
CinlO
fF
65
65
65
65
65
65
65
65
65
65
65
Tabla J.J7 Dcseipeño díníiico.Variación de la capacitancia &
110
o
DESEMPEÑO DINÁMICO NOMINALVariación de la capacitancia de carga
0.2 0.3 0.4 0.5 0.6 0.7Capacitancia de carga (pF)
0.8 0.9
tb tete -&- tdb
Figura JJJ YariiciÓB de la Capacitaicia de carga
En la figura 3.33 se observa que los tiempos de retardo aumentan en
forma proporcional con el aumento de la capacitancia de carga siendo" el de
mayor tasa de crecimiento el ts (tiempo de subida).
Utilizando el programa Q-PRO se calcularon los parámetros de
lineaiización:
tO(ns)
m(ns/pF)
ts
0.88
6.37
tb
1.01
4.37
tds
1.67
3.60
tdb
2.00
2.79
Tabla 3.37 Psráietros de linealizaciófl
Tal como se anotó, el de mayor pendiente es ts, con 6.37 ns de
crecimiento por cada pF de carga adicional.
111
Las capacitancias de entrada permanecen fijas, ya que debido a la
extensión de las celdas prácticamente la carga ya no le afecta.
Temperatura
Se mantiene la tensión de alimentación y la capacitancia de carga en
valores nominales .La temperatura se varía entre -25 y 85 grados centígrados.
Los resultados obtenidos se resumen en ia siguiente tabla.
T
°C
-25
0
25
55
85
ts
ns
3.05
3.54
4.14
4.62
5.18
tb
ns
2.63
2.89
3.19
3.54
3.90
tds
ns
2.87
3.15
3.45
3.87
4.40
tdb
ns
2.92
3.11
3.47
3.84
4.19
CinI2
fF120
120
120
120
120
Cin 11
fF
82
82
82
82
82
CinlO
fF
65
65
65
65
65
Tabla 3.38 Des e • pe ño dináiico.Variación de la IcipeuUra
Los parámetros de linealización para este caso son:
tO(ns)
m(ns/°C)
ts
3.56
0.019
tb
2.90
0.014
tds
3.16
0.014
tdb
3.17
0,012
Tabla 3.39 Parásctros de lincaliuciÓH
Igual que en el caso anterior el tiempo de subida es el de mayor
pendiente, teniendo un crecimiento de 0.019 ns por "C. Los tiempos de retardo
varían en forma directa con la temperatura según lo que se observa en los
gráficos.
En la figura 3.34 se presentan los gráficos obtenidos.
112
Ln Ln O -O to 0, to to.
ÍO o co to L/l
LO to Oí U) -o o o co u. U)
LO vo 'to o co to LO
LH O O - LO Í-*
VD OJ -p*
en to -P- -J to O CO to CA LO
-P»-
-o Ln H* co Lo to u -~j to LO O\J
to o co to CA
-P* Ln O to CA LO O i- vo \ LO -J h- to O co to Ln
" co co 3 CO w 'Ti
*3
í?
<
=3
f*
rt cr rt-
Oí CO rt cr o H- a M to O H- 3 - O H- M O
P co H\
O o 1 — >
P co o P ^3 P O H-
P O H1-
P CO CU re re 3
O O 3 O CO o Cb
CD rt-
EL £n p Cu a P r+ P cr p'
Lo ! O
tt co 0] n> *T3 P CO O co CD <- P H M-
O CD <í
Tiem
pos
de c
onm
utac
ión
(ns)
P
5—<
O
Cu
OQ
H^
i-1
O I S
°"
3
<r^
co ^
O CO re o co 00 c íí CO re co o Cfl
co re c o o co CD I W H re
CD Ln LO CD D W o co 10 en
8-
DESEMPEÑO DINÁMICOVariación de la fuente de polarización
2.84.5 4.6 4.7 4.8 4.9 5 5.1 5.2
Voltaje de polarización (V)5.3 5.4 5,5
ts tb tete
Figura 3J5 Variación del T o l t a j c de polaruación
En los gráficos se observa que el crecimiento de la fuente permite
una disminución de los tiempos de retardo,debido a que el aumento de VDD
permite tener una mayor corriente la cual permitirá una rápida conmutación.
tO(ns)
m(ns/V)
ts
7.57
-0.72
tb
5.43 '
-0.45
tds
7.32
-0.76
tdb
6.01
-0.50
Tabla J.íl Parátelros de lineiliución
El tds es el de mayor variación con el cambio del voltaje de
polarización.
3.3.7 Simulación del peor caso
La simulación del peor caso se realiza a una temperatura de 85 grados
114
centígrados, tensión de alimentación de 4.5 V y una capacitancia variable en
el rango de O a IpF. Se obtuvieron los siguientes resultados:
CL
PF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ts
ns
1.38
2.08
3.01
3.82
4.59
5.30
6.15
7.05
7.70
8,49
9.27
tb
ns
1.30
2.15
3.08
3.64
4.55
5.22
5.94
6.88
7.49
8.11
8.82
tds
ns
2.76
3.38
3.96
4.48
4.86
5.37
5.88
6.28
6.73
7.07
7.53
tdb
ns
2.78
3,52
4.12
4.58
5.03
5.51
5.95
6.33
6.76
7.13
7.61
CinI2
fF
120
120
120
120
120
120
120
120
120
120
120
Cinll
fF
82
82
82
82
82
82
82
82
82
82
82
CinlO
fF
65
65
-65
65
65
65
65
65
65
65
65
Tabla 3.42 Siíalación del peor caso
SIMULACIÓN PEOR CASOVariación de la capacitancia de carga
0.1 0,2 0.3 0.4 as 0.6 0.7Capacitancia de carga (pF)
0.8 0.9
-»-t3 tt> • h±s -a- tdb
Figura 3.36 Síwlación peor caso
115
Las pruebas para 1 as s imu 1 aciones de Í peor caso dan como resu 11ado
crecimientos de los tiempos de retardo mayores que con los modelos típicos de
transistores,aumentándose dichos tiempos en un 60%.
Los parámetros de linealización se presenta en la tabla 3.43.
to(ns)
m(ns/pF)
ts
1.38
7.92
tb
1.44
7.50
tas
2.95
4.68
tdb
3.07
4.63
Tabla 3.43 Parámetros de lineal nación
3-3.8 Características energéticas
Variando la capacitancia de carga entre O y 1 pF y evaluando las
corrientes entregadas por la fuente de 5V, se obtuvieron los siguientes
resultados:
CL
PF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
IDD(iH-)
mA
0.407
0.407
0.407
0.407
0.407
0.407
0.407
0.407
0.407
0.407
0.407
IDD(p-)
mA
0.804
0.782
0.800
0.800
1.200
1.080
1.100
1.160
1.200
1.200
1.230
IDD(pro)
uA
111
118
126
126
143
151
158
165
172
178
184
PD(pico)
raW
4.02
3.91
4.00
4.00
6.00
5.40
5.50
5.80
6.00
6.00
6.15
PD(pro)
uW
555
590
630
630
715
755
790
825
860
890
920
Tabla 3.44 Características energét icas .Var iac íÓR de CL
116
73c:4>•wO
"EoO
oooc
100C
10C
CARACTERÍSTICAS ENERGÉTICASVariación de la capacitancia d© carga
)_, ,_
»-
j
»-(
— — — ->-— ••-f--
!
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pÜ :
T
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r T!.„.
0.2 0.3 0.4 O.5 O.6 0.7 0.8Capacitancia de carga (pF)
-«-DDGH-) — •— D0(p-) -^-D0(pro)— B~ PD(píco) — M— P0(pro)
|"T"
^JP^ (
i
0.9 1
Figura 3.37 Cinctcrístícas Energéticas
En la figura 3.37 se presentan las variaciones, la ip+ permanece
prácticamente constante, las otras sufren un ligero crecimiento; sin embargo,
la mayor corriente que es de 1.230 mA es inferior a los 7.95 mA que pueden
soportar los caminos de polarización.
3.3.9 Desempeño estático
Temperatura
En un rango de variación entre -25 °C y 85 °C y Ja tensión de
alimentación es 5V. Se obtuvieron los siguientes resultados:
117
T
°C
-25
0
25
55
85
*V
(V)
2.1
2.1
2.09
2.09
2.10
NKfl
(V)
2.7
2.7
2.7
2.7
2.7
VIHV
(v)2.27
2.27
2.17
2.16
2.15
Tabla 3.45 Desempeño estítico.Variación de la Teipentori
-40 -20 20 40
Temperatura ( C)6O
N M H
DESEMPEÑO ESTÁTICOVariación de la temperatura
2.8-
2.5
2.4-
2.2-
' ! " r:ií
i ^^^^i j.......! ^ii
• i •ii.-.
, ^
• "
"-*<
„
" H
T1....
>«..i.—
i
>—-'-—— -.™8O 100
Figura 3,38 Deaeipeño Estítico. Variacióii de la Uiperatnra
Los márgenes de ruido y la tensión de inversión, permanecen
prácticamente constante con la variación de temperaturas esto es un indicativo
que dichos parámetros normalmente no se ven afectados por variaciones de
temperatura.
Tensión de alimentación
En estas simuJaciones se mantuvo la temperatura a 25 °C y se varió la
118
tensión de alimentación en el raiigo especificado de 4.5 a 5.5 V.
vnt)
V
4.50
4.75
5.00
5.25
5.50
N*
V
1.90
2.00
2.09
2.25
2.35
Nm
V
2.47
2.61
2.70
2.57
2.94
vin
V
1.94
2.04
2.17 .
2.33
2.40
Tabla 3.46 Dcseipeño estí t ico.Variación de
1.0-
DESEMPENO ESTÁTICOVariación del Voltaje
4.5 4.6 4.7 4.8 4.9 5.1 5.2 5.3 5.4 5.5
N H L
Figura 3J9 De.ieipcño Es tá t ico . Var iac ión del v o l t a j e de polar ización
La variación de voltaje afecta en el desempeño estático de la celda ya
que los márgenes de ruido como la tensión de inversión son función del valor
de la fuente de alimentación, teniendo siempre mayor influencia, sobre NMH.
119
3.4- MUX 8-1
3.4,1 Diseño a nivel lógico
Un raultiplexor digital 8 a 1 es un circuito que posee 8 entradas para
señales digitales y 3 entradas para señales de control digitales que permiten
seleccionar cual de las señales de entrada pasa a la única salida del
circuito.
En el álgebra de Boole, un MUX 8-1 se representa de la siguiente
manera :
M =C0 . C2 • -£4 _¿5 + C0 . CJL . C2 C0 . CA - C2
Donde:INi entrada NCH: entrada, de control MM i salida MUX
Se puede apreciar de una mejor forma el funcionamiento del circuito
utilizando su tabla de verdad:
C2
0
0
0
0
1
1
1
1
Cl
0
0
110
0
11
co
0
10
10
10
1
M
1.0
1112
13
14
15
16
17
Tablí JJ5 Tabla de verdad del fez 8-1
Para la impJementación de este circuí to se real izaron varias
configuraciones de compuertas buscando la que disponga del menor número de
120
transistores y la que sea más fácil de implementar. Se busco la forma de
implementar el circuito a través de muí tiplexores 2 a 1 y se utilizó la celda
MUX 2-1 diseñada al inicio de este capítulo, como circuito básico del MUX 8-1,
pero el número de transistores era muy alto, así que se optó por el diseño de
otro MUX 2-1 basado en compuertas de transmisión, con lo que se redujo
considerablemente el número de transistores y se obtuvo también una
distribución geométrica sencilla.
En la figura 3.40 se presenta el circuito del muitiplexor S a l
realizado con, celdas MUX 2-1 como componentes elementales y además se incluye
una etapa de salida compuesta por dos inversores que permiten acoplar
adecuadamente la capacitancia de carga:
COMTROL 1
ENTRADAS
ENTfMDAG
EN7RADA7
ENTRADAOMUX21M)
Figura HO fti 8-1 en base de Hoxs 2-1
3.4.2 Diseño a nivel de transistores
El Mux2-l utilizando copmuertas de transmisión tiene un equivalente
circuital de 6 transistores, 2 de los cuales son parte del inversor de entrada
para la señal de control, que está presente en todas las celdas para tener la
opción de elegir el lugar de conexión a lo largo de toda la celda. Además para
el manejo de la capacitancia de carga de la celda se diseñaron 2 inversores
121
que se encuentran conectados en cascada y que forman parte de la etapa de
salida del circuito. El circuito basado en transistores pertenenciente al MUX
2-1 se presenta en la figura 3.41 y en la figura 3.42 se aprecia el circuito
correspondiente a los transistores de la etapa de salida.
ENTRADA)
CCMTFKX
«
Figura 3.41 ftx 2-1
^
¿
J -
"1 ».mi
1-1. W
n
uJ "rf •$
S*l If>»
]
Figura 3 .42 Etapa de sa l ida ftx 8-1
3.4.3 Sima]aciones Preliminares
Haciendo uso del programa SPICENET de ICAPS para la edición gráfica del
archivo .CIR del MUX 8-1, y del PSPICE para las simulaciones correspondientes
Se determinaron las dimensiones geométricas básicas que permiten el mejor
funcionamiento del circuito. Las consideraciones geométricas hechas en las
celdas anteriores son también válidas en esta celda.
El archivo .CIR ( que contiene los modelos de los transistores
utilizados) del circuito empleado en las simulaciones preliminares se detalla
a continuación:
rouxS—1»SPÍCE_NET•INCLUDH MODEL12.LIB.MODEL PMOS PMOS LBVEI>2 L0=0.1U TOX«2.50E-8 NSUB=5E]6 VTO = -1 . 1tUO=210 UEXP=0.33 UCRITaSlR DELTA*0.4 XJ*0.5U VMAX=47K NEFF=0,8SfRSII=75 NFS = 0 JSalOU CJ=490U CJSW*590p MJ>=0.46 MJSW=0.46 PB»0.78+CGDO=320P COSO=320P GAMMA=0.87 NSS=0 LAMBDA*0.MODEL HMOS KMOS LEVEL*2 LD=0.325U TOX=2.50E-8 NSUB=2E16 VTO=0.7•t-UOaSlO UEXP = 0.22 UCRIT«24 . 3K DELTA-0,4 XJ-0.4U VMAX=54fC NEFF"4 . O+RS11=55 HFS=0 JS"2U CJ*130U GJSW»620P MJ«0.53 MJSW-0.53 PB»O.G8V4-CGnO*2E-lO GGDO=320P CGSO-320P OAMMA»0.65 H8S»0 LAMBDA-0.OPTJONS LIMPTS=5000.TEMP 25•TRAN 0.1H 165N.PROBÉ
««•CIRCUITO PRINCI.PAL:mux81
XI 50 1.0 U 20 1 MUX2.113 21 1 MUX21
MUX21MUX21MUX21MUX21MUX21
M43 41 40 1 1 PMOS W°9U L-1.5Uí^47 41 40 O O HMOS W=3U L-1.5UM44 42 41 1 1 PMOS W*12U X=1.5UM45 42 41 I 1 PMOS ffil2U L-l.SUM46 42 41 1 1 PMOS W=12U L-1.5UM48 42 41 O O NMOS ff=12U L-1.5U
*SUBCIRCUTO MUX2-1.SUBCKT I«JX21 2 5 6 4 1M I 3 2 1 I PMOS Í,».l.5U ff=9UM2 4 3 6 1 PMOS Lal.SU W=9UM3 4 2 5 1 PMOS L*1.SU W=9UM4 3 2 O O IJ140S Lal.SU ff«6UM5 4 2 6 O HMOS L=1.5U W=9UMfi 4 3 S O HMOS L=1.5U W«9U,ENDS MUX21
* FUENTES DE ENTRADAVIO 10 O DC OVV i l U O DC 5VV12 12 O DC 5VV13 13 O DC OVVI4 J4 O DC 5V
V15 15 O DC 5VVI6 Ifi O DC OVVI7 17 O DC 5V*FUEHTE DE POLARIZACIOHVCC 1 O DC 5V«FUENTES DE CONTROL
123
VA 50 O PULSE OV 5V 5H 1N 1H 19N 40NVB 5 1 O PULSE OV 5V 5H 1N I.N 39H 80NVC 52 O PULSE OV 5V 5K 1N 1.N 79H 160H«CAPACITANCIA DE CARGACl 42 O 0.5PF. EHD
En las simulaciones preliminares se obtuvieron los siguientes valores
de tiempos de conmutación:
viovil
VI 2
VI 3
VI 4
VI 5
VI 6
VI 7
ts(ns)
1.46
1.44
1.46
1.43
1 . 45
1.44
1.47
1.42
tb(ns)
1.17
1.16
1.14
1.16
1.15
1.18
1.16
1,13
tds(ns)
1.76
1.72
1.70
1.76
1.73
1.73
1.74
1.75
tdb(ns)
1.75
1.70
1.74
1.73
1.75
1.74
1.70
1.74
Tabla 3.48 Simíaciones preliiinares
Es aconsejable utilizar, para las simulaciones restantes, la entrada
respecto a la cual se produce los mayores retardos de la salida. Por lo tanto
se realizará el análisis utilizando la entrada 10.
•3-4.4 Elaboración del layoul
El editor gráfico EMA2 del TENTOS permitió realizar el layout de ,1a
celda utilizando las dimensiones de W y L definidas en la simulación
preliminar .
El layout del nnrx8~l se presenta en el Anexo A.4.
El archivo .CIF correspondiente al MUX 8-1 se presenta en el anexo B.4.
Utilizando las tablas de especificaciones de capacitancias y
124
ressitencias de] proceso de fabricación correspondientes a Ja ES2 se calculó
ias resistencias y capacitancias parásitas existentes en el layout de la celda
para obtener el circuito completo con el que se realizan las demás
simulaciones.
3.4,5 Simulación considerando los elementos parásitos
A pesar que las simulaciones preliminares realizadas entregan
información muy importante respecto al comportamiento del circuito, es
necesario especificar ciertos valores con mayor precisión y esto se lo hace
al datallar el funcionamiento del circuito con elementos parásitos.
ENTRADAS ENTRADA 1
Figura 3.0 Elévenlos parásitos del WJI 2-1
125
PARÁMETRO
Tiempo de subida (ts)
Tiempo de bajada (tb)
Retardo de propagaciónpara flanco ascendente
Retardo de propagaciónpara flanco descendente
Tensión de inversor
Margen de ruido denivel bajo
Margen de ruido denivel alto
VALOR
1.69 ns
1.38 ns
2.66 ns
2.56 ns
2. 18 V
2.03 V
2.65 V
Tabla J.49 Resal tados considerando cfeclos parísitos
3.4.6 Desempeño dinámico
Variación de la capacitancia de carga
(Condiciones de test: VDD=5V Temp=25C Modelo=Típico)
a.PF
0.0
0.1
0.2
0.3
0,4
0.5
0.6
0.7
0.8
0.9
1.0
ts
ns
0.73
0.94
1.12
1.28
1.51
1.69
1.95
2.10
2.34
2.59
2.77
tb
ns
0.58
0.69
0.84
1.00
1.20
1.38
1.47
1.65
1.80
1.99
2.17
tds
ns
2.01
2.19
2.30
2.44
2.56
2.66
2.78
2.86
2.98
3.11
3.20
tdb
ns
2.00
2.11
2.23
2.36
2.47
2.56
2.62
2.76
2.86
2.92
3.03
Cin 10
ÍF
352
352
352
352
352
351
351
.351
351
351
352
Tabla 3,50 Dcscapcio d i í i áHÍco ,Var iac ión de 1a capaci tancia CL
126
Las diferentes capacitancias de entrada prácticamente son independientes
de la capacitacia de carga y sus valores promedios son los siguientes:
Cin JO(prom)- 351.6 fF
A continuación se presentan los gráficos correspondientes a la variación
de los tiempos de conmutación respecto a la capacitancia de carga. Como se
observa los tiempos de conmutación se incrementan con el creciemiento de la
capacitancia de carga, esto se debe a que el tiempo de carga es mayor. También
se presentan los valores de linealización de los gráficos.
-B-
Ec8o•o(Ooo.E
3.5
2.5-
1.5
0.5-
DESEMPENO DINÁMICO NOMINALVariación de la capacitancia de carga
0.1 0.2 0.3 0.4 0.5 0.6 0.7Capacitancia de carga (pF)
0.8 0.9
ti> ** ~ tete ~^— fdb
Figura m Variación, de U capaci tancia de carga
to(ns)
m(ns/pF)
ts
0.701
2.05
tb
0.543
! . 60
tds
2.06
1.15
tdb
2.03
1.03
Tabla J.M Paráielros de l incalización
1.27
Variación de la temperatura
La siguiente tabla muestra los resultados obtenidos en las simulaciones:
Condiciones de test: VDD=5V CL=0.5pF ModelorTípico
T
"C
-25
0
25
55
85
ts
ns
1.32
1.51
1.69
1.93
2.16
tb
ns
1.06
1.16
•1.38
1.51
1.63
tds
ns
2,17
2.42
2.66
2.99
3.30
tdb
ns
2.08
2.34
2.56
2.87
3.15
CÍTIV2
fF
345
346
351
353
354
Tabla 3.52 Descipcño dioái ico.Variación de la letperatua
Las capacitancias de entrada promedios son las siguientes:
CinVl(prom)= 349.8 fF
Las curvas de las variaciones de los tiempos de conmutación en función
de la variación de temperatura se encuentran en la figura 3.45. Se concluye
que cualquiera de los tiempos de conmutación se incrementa con el aumento de
la temperatura.También se realizó la linealización de las gráficas y sus
valores se presentan en la tabla 3.52.
to(ns)
m(ps/"C)
ts
1.508
7.64
tb
1.19
5.43
tds
2.41
10.3
tdb
2.32
9-71
Tabla J.5J Psríictros de Lincilizición
128
o oTi
empo
s de
con
mut
aclo
'n (n
s)
to
w.
f-^
o o
Oí
Oí
o Oí
'O í— '
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3
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Cj
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3
CO
O CO
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Cí
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O
CL
C^
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3:
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CO
0
O—
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OH
W
*b
wj-..
M
-
n
OQo
c 1 — !
o — t
ri-
co
sr
Las capacitancias de entrada promedio son las siguientes
Cin I0(prom)= 352.6 fF
La gráfica de los tiempos de conmutación en función cíe la variación del
voltaje Vdd está detallado en la figura 3.46. Se observa que los tiempos de
conmutación decrecen al tener un valor mayor de voltaje de polarización, esto
nos indica que el funcionamiento del circuito en condiciones de disminución
o aumento dej valor cíe la fuente de polarización es aceptable.
DESEMPEÑO DINÁMICOVariación de la fuente de polarización
4.6 4.7 4.8 4.9 5 5.1 5.2Voltaje do polarización (V)
5.3 5.4 5.5
•-hí fb ftfa
Figura 3 .4S Viciación del vo l t a j e de polariíacíón
130
Los parámetros de linealización son los siguientes:
to(ns)
m(ns/V)
ts
3.107
-0.279
tb
2.52
-0.236
tds
5.38
-0.54
tdb
6.101
-0.7036
Tabla 3.55 Paríietros de lineal i nación para la tabla 8.
3-4--7 Simulación del peor caso
Condiciones de test: VDD=4,5V Temp=85C Modelo=Lento.
CL
pF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ts
ns
1.72
1.73
2.13
2.46
2.86
3.18
3.59
3.94
4.42
4.76
5.06
• tb
ns
1.19
1.51
1.84
2.29
2.54
2.99
3.29
3.63
4.02
4.33
4.79
tds
ns
5.19
5.59
5.88
6.14
6.37
6.64
6.86
7.04
7.39
7.51
7.73
tdb
ns
5.07
5.26
5.53
5.82
5.93
6.21
6.40
6.52
6.69
6.87
7.11
CinlO
fF
436
436
436
436
436
436
436
436
436
436
436
Tabla 3.56 Siinlación del peor caso
Eri la figura 3.47 se encuentran los gráficos de la variación de los
tiempos de retardo en función de la variación de Ja capacitancia de carga para
el peor caso. Los datos presentados son importantes para observar el
comportamiento de la celda en condiciones extremas, se concluye que para estas
condiciones de funcionamiento los tiempos de conmutación aumentan en un 70%
a Í00% respecto a los presentes en condiciones nominales.
SIMULACIÓN PEOR CASOVariación de la capacitancia de carga
0.1 0.2 0.3 O.4 0.5 O.6 0.7Capacitancia de carga (pF)
0.8 0.9
•tb • tds -e— fdb
Figura 3.(7 Sí inlación Peor Caso
Los parámetros de linealización son los siguientes:
to(ns)
m(ns/pF)
ts
1.469
3.58
tb
1.163
3.568
tds
5 . 34
2.472
tdb
5.128
i - 994
Tabla 3.57 ParÍRCtros de lineal ilación
3.4.7 CaracterísLicas energéticas
Las siguientes simulaciones completan la caracterización de Ja celda
desde e] punto de vista energético y determinan las corrientes que intervienen
en el circuito. Estas perini ten conocer Jos límites d.e. temperatura y de
densidad de corriente que deben, proveer las fuentes de polarización.
1.32
En ,1a siguiente tabla se tabula los valores obtenidos en la simulación.
CL
PF
0.0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
IDD(p-i-)
mA
0.726
0.726
0.727
0.727
0.727
0.727
0.727
0.727
0.727
0.727
0.727
IDD(p-)
mA
1 . 170
1.170
1.300
1.430
1.610
1 -.700
1.770
1.840
1.900
1.950
2.000
ÍDU(pro)
HA
41.7
49.3
58.4
69.2
79.6
90.2
101.0
112.0
123.0
133.0
144.0
PD(pico)
niW
3.63
3.63
3.64
3.64
3.64
3.64
3.64
3.64
3.64
3.64
3.64
PD(pro)
MW
104.25
123.25
146.00
173.00
199.00
225.50
252.50
280.00
307.50
332.50
360.00
Tabla 3.58 Características energéticas.Variación de CL
La forma de calcular estas corrientes es utilizando el INTUSCOPE del
SPICE de INTUSOFT, el cual permite evaluar valores máximos mínimos,y promedios
de cualquier función temporal (voltaje o corriente)* La corriente pico máxima
obtenida en las simulaciones es de 2.0 mA,que es menor que la corriente máxima
que puede circular por los caminos de polarización, el efecto de
electromigración por ende no influirá en el funcionamiento de la celda.
En la figura 3.48 se presentan los gráficos de variación de corrientes
y potencias en función de la variación de la capacitancia de carga. De estos
se determina que los valores de las corrientes pico y promedio permanecen
constantes en la mayoría de evaluaciones, mientras que los valores de las
potencias pico y promedio aumentan de acuerdo al incremento de la capacitancia
de carga.
133
CARACTERÍSTICAS ENERGÉTICASVariación de la capacitancia de carga
10OOOq
CTJ75co*-*o
1OOO:
2 100Jc
.52fcoO
10-1
:::*::3™:::::ín=n=r::E:H
O O.1 0.2 0.3 O.4 O.5 0.6 0.7 0.8 0.9Capacitancia de carga (pF)
-"-oXp-0 •DOÍP-)
Fignra J.Í8 Caracteríslicas Diniíius.
3.4.8 Desempeño estático
Dentro del desempeño estático interesa caracterizar básicamente los
niveles lógicos de salida y los márgenes de ruido.
Temperatura.
Condiciones de test: VDD=5V CL=Q. 5pF Mocíelos=Típicos
T
"C
-25
0
25
55
85
Nw
(V)
2.09
2.07
2.03
2.02
2.00
NW
( V )
2.66
2.68
2.65
2.67
2.67
VIHV
(V)
2.22
2.21
2.18
2.17
2.17
Tabla 3,59 Dcscapcño e s t á t i c o , V a r i a c i ó n de la Tenpentura
134
En la figura siguiente se encuentran los gráficos que indica la
variación de los márgenes de ruido en función de la variación
térmica,observándose que prácticamente son. independientes de la temperatura.
o
2.7-
2.6-
2.5-
2.4-
2.3-
o *>-
2.1-
O-
—
m — ,
" H — .
DESEMPEÑO ESTÁTICOVariación de la temperatura
, —
—T^TTT^rrrr^
— ,
—
•- __- — -
_^.
,...„,
— Mí— — "~" • — M< —
m—
— w
h— mt
-40 -2O O 2O 40Temperatura ( C)
60 80 1OO
• N M L M H
Figara 3.49 DeseBpeiio Est í t ico. Var i ac ión de U tcipcratnra
Tensión de alimentación.
Condiciones de test: CL=0.5pF Temp=25C Modelos=Típicos.
pp
V
4.50
4.75
5.00
5.25
5.50
*vV
1.85
1 - 95
2.03
2.15
2.24
N^
V
2.93
2.80
2.65
2.53
2.40
V!HV
V
1.95
2.07
2.18
2.32
2.42
Tabla J.60 Dcseipeüo es t í t ico .Var iac ión de
135
En la figura siguiente se encuentran los gráficos correspondientes a la
variación cíe los márgenes de ruido en función de la variación del voltaje VDD.
Contrariamente a lo que ocurre en la figura anterior, donde se tienen valores
prácticamente constantes en los márgenes de ruido frente a las variaciones de
temperatura, en este gráfico se ve que existe una reducción del margen de
ruido en alto y u aumento del margen de ruido en bajo y de la tensión de
inversión, al incrementarse el voltaje de polarización; además se observa que
el margen de ruido para alto es el más afectado y esto se debe a que estamos
variando la fuente de polarización es decir,se da un menor o mayor rango para
alto dependiendo de que VDD sea menor o mayor al valor de 5V.
DESEMPEÑO ESTÁTICOVariación del Voltaje
4.5 4.6 4.7 4.8 4.9 5.1 5.2 5.3 5.4 5.5
N M L N M H V (my)
Figura 3.50 Deseipeño Est í t ico. Variación de la f u e n t e de pol i r izac i fa
136
3.5 ESPECIFICACIONES DE LAS CELDAS TÍPICAS DE LA BIBLIOTECA
En las celdas anteriores se han utilizado celdas. básicas para la
elaboración de las célelas más complicadas así se tiene por ejemplo la celda
mux2-l utiliza compuertas nand de 2 entradas e inversores; el mediosumador
utiliza compuertas nand de 2 entradas, ñor de 2 entradas, inversores; el
sumador completo utiliza mux2~l, or exclusivas, nand de dos entradas, ñor de
2 entradaSj e inversores; el mux8-l utiliza mux2-l e inversores.
De todas estas celdas se llega a una conclusión muy importante: la
necesidad, de elaborar un conjunto de celdas básicas para tenerlas en
biblioteca, una biblioteca de celdas estándar típica tiene como celdas básicas
todas las compuertas elementales, a saber: and, nand, or, ñor, or exclusivo,e
inversor, en el caso de las and, nand, or y ñor debe tener de 2 3 y 4
entradas.
Para completar la elaboración, de la biblioteca de celdas estándar se ha
realizado el diseño de todas las anteriores celdas mencionadas, de las mismas
se presenta a continuación los resultados finales, es decir las dimensiones
de los transistores utilizados, para la elaboración de los layouts se utiliza
al igual que en las celdas anteriores en el editor EMA2 del paquete TENTOS.
3.5.1 Inversor
Para el caso del inversor, se ha procedido al diseño de dos tipos de
inversores, uno denominado chico y otro denominado grande, nombres dados en
función del tamaño del ancho d.e los transistores utilizados, el primero para
ser utilizado en pasos intermedios de diseño, y el segundo para diseñar las
salidas finales de un circuito digital cualquiera, el primero acopla cargas
de O.lpF y el segundo de 0.5pF, las simulaciones de estos inversores se
realizó en la caracterización del sumador completo.
En la figura 3.51 se presentan los inversores con su respectivos
equivalentes a nivel de transistores con .las dimensiones correspondientes.
137
DIMENSIONES DE LOS TRANSISTORES
i! L=1.5U W=9U
NMOS
L=1.5U W=3U
.! L=1,5U W=:
hWOS
L=1.5U W=12U
INVERSORREQUEMO
INVERSORANDE
Figura 3.51 Ditensiones de los transistores de los inrcrsorca Ót la biblioteca.
3.5.2 Compuerta Nand de varias entradas
Otras celdas importantes que deben ser diseñadas en una biblioteca
estándar son las compuertas nand de 2 3 y 4 entradas, las mismas se diseñan
utilizando el mismo patrón, es decir todo Jos transistores que conforman el
pull-up (pMOS) tienen las mismas dimensiones entre si y los transistores del
pull-clown (nMOS) tienen las mismas dimensiones si.
En la figura 3.52 se presenta una compuerta nand general con las
dimensiones de los transistores tanto del pull-up como del pull-down.
Las dimensiones de los transistores pMOS son: L=1.5U W=9U y de los nMOS:
L=1.5ü W=6ü.
3-5.3 Compuerta And de varias entradas
La and debe ser diseñadas en una biblioteca estándar,and de 2 3 y 4
entradas, las mismas se diseñan utilizando la nand correspondiente y el
.138
] JJ.
, 1
"
ir
ffrrl
•EHTWDA. .1
MAMO Di VARIAS EHTIWIAS
FÍRBH. 152 Coipnerlis Hand de yarias entradis
inversor grande como salida.
En la figura 3.53 se presenta una and general con las dimensiones de los
transistores tanto del pull-up como del pull-down.
Las dimensiones de los transistores pMOS son: L=1.5U W=9U y de los nMOS:
L=1.5U W=6U, la parte que corresponde a la nand, y para el inversor, pNfOS
L=1.5ü W=36U; nMOS L=1.5Ü W=12U .
3.5.4 Compuertas Ñor Y Qr de varios entradas
Para las ñor y or de varias entradas se procede de igual manera que en
la nands y ands descritas anteriormente, tanto el pull-up como el pull-down
de estas celdas se diseña con transistores de las mismas dimensiones, en el
caso de la. or se acopla el inversor de salida, el circuito se presenta en Ja
figura 3.54.
139
Figura 3.53 Coapucrtas And de tres entradas
^
rwOS L*1.5U *-12U
ENTRADA H
M-OS L-I.5U W-12U
Y oo ne VARIAS
Figura 3.54 Cotpnertas HOR j OR de Tarias entradas
JMO
3.5-5 Or Exclusiva
En el diseño del sumador completo se hace referencia al diseño del or-
exclusivo utilizando compuertas de transmisión, figura 3.29, el mismo como un
diseño individual se lo integra también a Ja biblioteca.
El archivo .CIR de la OR-EX es:
orcx*SPT.CE_NET•ÍNCLUDC MODEL12,Lin.OPTIONS LIMPTSsSOQO.TEMP 25.TRAH 0.LN 85N.PROBÉC2 2 O .1PFVI 4 O PU.LSE OV 5V 1N 1N 1N 19N 40NV2 5 O PULSE OV 5V 1H 1N 1N 39N ROMV3 1 O DC 5VM U Í 3 5 2 0 NMOS L = 1 . 5 ü V=3 .0UMP2 4 5 2 1 PMOS L = 1 . 5 U f f = 1 2 . 0 UMP3 5 4 2 1 PMOS L=1 .5U W = 9 . 0 UMH4 5 3 2 0 NMOS L-1.50 W = 9 . 0 UMP5 3 4 1 1 PMOS L = 1 . 5 U W « 3 . 0 UMH6 3 4 0 0 HMOS L » 1 . 5 U W = 3 . O U.EHD
En es te archivo se observa, 1 os trans istores de J inversor ut i 1 i zado
tienen dimensiones similares a la del inversor pequeño (MN1 MP2), los de la
compuerta de transmisión (MP3 y MN4) tiene anchos similares, y los otros dos
transistores (MP5 y MN6) son de dimensiones pequeñas.
14.1.
CAPITULO 4
EL TANNER TOOLS
En el presente capítulo se realiza un análisis detallado del nuevo
software utilizado en el diseño de circuitos integrados, el paquete Tanrier-
Tools.
Se inicia realizando una breve descripción del hardware requerido por
el principal programa de este paquete, el editor de máscaras L-Edit, ya que
este programa es el de mayor exigencia en el equipo ha utilizarse.
4.1 REQUERIMIENTOS DE HARDWARE DEL SISlTiMA
Para correr el L-Edi t se necesitan cumplir con los siguientes
requerimientos de hardware y software:
a.-PC IBM AT o compatible con procesador 80386 o superiores.
b.-Un drive de alta densidad de 3.5" y un disco duro con por lo menos
2 MB de espacio libre.
c.-4 MB de RAM,configurada como memoria extendida.
cl.-Un ratón Microsoft o compatible, se recomienda un ratón de tres
botones.
e.-Una tarjeta de video EGA o VGA con por lo menos 256KB de RAM.
f.-Sistema operativo DOS versión 3.0 o superiores.
g.-LLave de hardware que será conectado al puerto paralelo de la
computadora.
El L-Edit puede correr además bajo el sistema operativo IBM OS/2 2.0 y
142
bajo Windows de Microsoft 3.1.
Cabe anotar que el programa tiene una protección contra copias que es
la llave de hardware, sin la misma no se puede utilizar el paquete, la llave
de hardware se conecta al puerto paralelo, con el lado que dice "computer"
hacia la máquina, se puede conectar en el otro lado de dicha llave la
impresora sin que se altere el funcionamiento ni del programa ni de la
impresora.
4.2 CARACTERÍSTICA GENERALES DEL SOFTWARE
La compañía Tanner Research Inc. ofrece un conjunto de herramientas de
diseño de circuitos integrados que pueden correr en estaciones cíe trabajo y
PCs de bajo costo. El sistema de diseño consiste tanto de herramientas de
nivel de archivos de nodos como de nivel de máscaras.
El conjunto de herramientas y librerías presentes en esta versión del
programa se presentan en la figura 4.1, en la que muestra también el flujo del
proceso general de creación de un circuito integrado.
4.2.1 Herramientas a Nivel de Archivos de Nodos
Las herramientas a Nivel de archivos de nodos consisten de la librería
SchemLib de esquemáticos independientes de la tecnología, un paquete de
captura esquemática que puede elegirse, puede usarse el ORCAD, TANGO , VIEW
LOGIC entre otros; el traductor de netlist NetTrari, un librería cíe elementos
para fabricantes, el simulador a nivel de compuertas GateSim y el comparador
entre esquemático y layout a nivel de netlist LVS.
SchemLib es una librería de esquemáticos independientes de la tecnología
para uso con el paquete de captura esquemática, contiene iconos para más de
1400 símbolos lógicos. NetTran toma el netlist del esquemático obtenido con
el paquete mencionado anteriormente y lo traduce a elementos de otra librería
y con formato distinto, formato que permita reconocer el editor L-Edit.
NetTran puede usar librerías para fabricantes específicos y se dispone de
librerías para gate arraya programables de Actel y Xilinx, y librerías para
143
ScticüRLfbLibreríaIndependiente deI o Tecnología
OrCflB TañosIM e ID Logic
Prograna de CapturaEsquemática
LUSComparador d«archivos de nodosLayout vs Esquemático
Librería deManeo
ACTELXfUnxHarrísNati o nal
TI NCR OKISCMOS
NetTranTroductor dearchivos de nodos
L-EtfitEntrad
ExtroctordeElemento» y
Simulador a nivelde compuertas
Formatos deNetlisl
Actel XlllnxHarriaNatfonolNCROKITI
Ni veJ de Archí vos de Nodos
¿ veJ deMascarasL-Edit/srnPoslclonador gEnrutador Autométlcode Celdas
t-EditEditor de Layout
L-Edlt DRCVerificador de reglwdedlwfw
SCMOSLIbAnaCMOSLIb
DAC-ADCRAM/ROM
Formatosde Máscaras
ES2GouldHPMOSI3OrbltYLSIUS2
Figura 4.1 Bloques de Síntesis de Circuitos Integrados de Tanner Tools.
gate arrays y celdas estándar de Tlarris, NCR y Texas Instruments; también está
disponible una librería de celdas estándar para Tanner Research Inc que
permite realizar diseños para la casa MOSIS.
GateSim es un simulador lógico para PC, que permite obtener resultados
en forma de tablas o en forma gráfica; además, se pueden incluir resultados
para diferentes retardos de cada elemento del circuito. Puede simular 7000
compuertas con 640 KB de memoria o 250000 compuertas con 16MB de memoria en
144
una computadora 286 o superior.
LVS es un comparador de archivos netJist en formato Spice de distintas
fuentes, por ejemplo se puede comparar un archivo netlist obtenido con e.l
programa NetTran con otro producido por un extractor de Jayout, es decir el
programa, permite ai usuario realizar una comparación, entre lo que diseñó
utilizando el editor de máscaras y lo que puede diseñar si utiliza, las
librerías de Schemlib.
4-2-2 Herramientas a Nivel de Máscaras
Las herramientas a nivel de máscaras están compuestas de] editor de
layovt L-Edit, eJ módulo de posicionamiento y enruteamiento automático de
celdas estándar L-Eclit/SPR, el chequeador de reglas de diseño L-Edit/DRC y el
extractor de layovt L-Edit/Extract. Adicionalmente a estas herramientas, hay
algunas librerías de celdas con su layovt. Estas herramientas están
disponibles para correr tanto en estaciones de trabajo como en PCs o
Macintosh, y además en plataformas UNIX.
El editor de layovt L-Edit soporta diseño de máscaras fvll-custom y la
generación de máscaras completamente automático con metodología de celdas
estándar, siendo posible la combinación de ambas técnicas. Este editor de
máscaras es rápido a pesar de su gran interfaz gráfica interactiva, es fácil
de usar y totalmente jerárquico; soporta formatos CIF y GDS II y se puede
realizar impresiones tanto en lenguaje PostScrip, plotters HPGL o en
impresoras matriciales.
El L-Edit/SPR es un módulo integrado con el L-Edit para posicionamiento
y enruteamiento automático de celdas estándar, incluye un posicionador de
celdas, un optimizador y un enrutador, un generador de pad.frame y un enrutador
de pads. Las librerías de Jayout están disponibles para uso con este módulo.
El L-Edit/Extract es un módulo extractor de elementos genéricos,
transistores, resistencias y capacitancias, integrado al ambiente del L-Edit.
Los elementos a extraerse son definibles por el usuario y los resultados son
entregados en formato SPICE estándar, útil para la comparación realizado con
145
el módulo LVS.
El L-Edit/DRC es el módulo que realiza Jos chequeos geométricos para
determinar violaciones de las reglas de diseño para un determinado proceso y
una determinada casa fabricante (en presente caso CMOS12 para ES2). El
conjunto de reglas de diseño el usuario puede definir para la tecnología que
esté utilizando.
SCMOSLib contiene celdas lógicas y pads de entrada/salida digitales.
DAC/ADCL.ib es un conjunto de celdas de conversor.es analógico/digitales y
digital/analógicos. AnaCMOSLib contiene celdas analógicas y pads de
entrada/salida analógicos. RAM/ROMLib es un generador de 1 ayout combinado con
un conjunto de celdas de memorias primitivas RAM y ROM. Estas librerías no son
de máscaras, sino de esquemas lógicos, por ejemplo una compuerta AND tiene su
equivalente en la librería SCMOSLib, en la misma se define en un lenguaje
propio cíe la librería las entradas y salidas del circuito.
4.3 DESCRIPCIÓN DE LOS PRINCIPALES BLOQUES DE SÍNTESIS DEL TANNER-TOOLS
4.3.1 Generación del circuito esquemático
E] primer paso dentro del proceso de diseño de un circuito integrado es
la creación del circuito esquemático correspondiente al diseño que se esté
realizando. El Tanner Tools no incluye dentro cíe su software un programa
específico para la creación de un esquema circuital, sin embargo permite el
uso de uno de los siguientes programas: OrCAD, Tango o ViewLogic, para la
generación de un archivo del listado de ñoclos o netlist. Dentro de las
herramientas computaciona1 es que vienen en el paquete se encuentran librerías
de iconos para edición de circuitos con los programas mencionados
anteriormente. El conjunto de iconos SchemLib viene dividido en 4 librerías
disponibles para su ut i. l.i zación con OrCAD, desde compuertas simples como
inversores ybuffers hasta f lip-flops, decodi.f icadores, contadores y registros
de desplazamientos, también se incluyen iconos correspondientes a pads de
entrada, de salida y bidireccionales. Una vez creado el circuito esquemático,
que puede incluir pads, se debe generar el archivo de nodos que describe la
interconexión eléctrica, en el presente caso se utiliza eJ OrCAD, en este
146
programa se debe utilizar el utilitario NETL.TST para obtener el archivo de
nodos, el mismo que debe tener la extensión .WIR, con el siguiente formato.
Para generar el netlist con el programa NETLIST del OrCAD se ejecuta el
siguiente comando:
NETLIST archivo_esquemático archivo__nodos.WIR /P
El modificador /P se debe incluir para que el programa entrege los nodos
en forma numérica.
Una vez que se disponga del archivo de nodos del circuito, se debe
utilizar el programa NETTRAN para cambiar el formato de presentación de manera
que se pueda hacer uso de los demás programas del Tanner Too.ls. El programa
NETTRAN es un traductor de archivos que utiliza librerías de mapeo disponibles
para definir las conexiones eléctricas en otra formato e incluso con otros
elementos.
NETTRAN lee el archivo de ñoclos y substituye las cejdas utilizadas con
otras de acuerdo a la información de la librería de esquemáticos que se use.
Una celda puede ser convertida en otra de igual función o ser reemplazada por
un grupo de celdas que estén interconectadas para cumplir con la función
deseada. Así mismo se puede utilizar este programa para convertir el archivo
resultante del mapeo al formato de un vendedor específico y para obtener
listados en formato de entrada para el simulador GateSim. El programa NETTRAN
se utiliza con la siguiente línea de comando desde el prompt del DOS.
NETTRAN -m nombre_J ibrería.MAC archivo_nodos.W!R archivo_salida
Para el uso del módulo de posicionamiento y erirutamierito automático
perteneciente a.l L-Edit, se debe generar un archivo de salida con extensión
TPR, utilizando la librería ES2TPR.MAC que contiene información de las celdas
diseñadas para el proyecto, librería que fue construida como parte de este
trabajo (ver ANEXO E).
147
Para el uso del programa GateSim se debe generar un archivo de salida
con extensión NET, utilizando la librería genérica SIMMAP.MAC.
4.3-2 L-EDIT
L-Edit es un editor gráfico para, la creación de máscaras geométricas
correpondientes a la etapa de generación del layout en el diseño de un
circuito integrado. Mediante la interfaz "point-and-shoot" que trabaja con el
ratón es posible realizar muchas operaciones gráficas sin problema. Los
comandos pueden se invocados a través de menúes descendientes, con el ratón
o con el teclado.
.El layovt diseñado con L-Edit se describe mediante archivos, ce.I das,
instancias y primi tivas de máscaras. Una instancia es una referencia
geométrica del layout que no es editable, si realiza un cambio en el layout
original, este cambio se refleja en todas sus instancias, esto simplifica
muchos procesos de actualización de los diseños y reduce memoria utilizada ya
que las instancias solo son referencias de ubicación de las celdas usadas. Las
primitivas de máscaras consisten de rectángulos, esculos, polígonos, caminos
y etiquetas en una capa determinada. Las celdas pueden estar relacionadas
jerárquicamente como es lo típico o pueden ser independientes como en una
biblioteca. Las celdas pueden contener cualquier número o combinación de
primitivas de máscaras e instancias de otras celdas.
L-Edit es un editor a nivel de máscaras rápido y muy fácil de usar
debido a su interfaz gráfica versátil pudiendo hacer estructuras especiales
apropiadas para una tecnología, sin que el programa haga suposiciones acerca
del diseño, lo que se refleja en la rapidez de su ejecución.
L-Edit es una herramienta de plan de piso de alto nivel,, es decir que
se puede elegir la aparición de instancias de manera bosquejada y faciJmente
reconocible, .Esto es vital en la manipulación de los elementos del diseño
hasta obtener la mejor ubicación de los mismos.
1.48
El programa puede manejar 2 tipos de formato de intercambio; GDS II y
CIF, de la misma manera que lo hace con el propio formato de Tanner Research
TDB (Tanner Data Base); este último es mucho más rápido para leer y almacenar
que los otros y por eso se lo usa en el momento del diseño. El formato GDS II
corresponde al estándar de la industria. Los archivos con formato CIF (Caltech
Intermedíate Format) se usan para intercambio de datos con casas fabricantes,
aunque este formato posee una sintaxis bien definida, algunos programas usan
sus propias extensiones, lo que puede influir en la interpretación de los
archivos que estén bajo este formato.
L-Edit soporta impresc-ras PostScript, plotters HPGL, impresoras
matriciales Epson y la IBM Proprinter. La opción de imprimir un diseño que
uti1 ize varias páginas permite imprimir pruebas de diseños grandes en
impresoras no muy costosas.
La interfaz gráfica permite diseños basados en unidades lambda, mieras
o mils.
4.3.2.1 Manejo del programa
Arranque del L-Edit
Para arrancar el programa debe ingresarse al directorio en el que se
encuentran los archivos instalados de L-Edit y luego ingresar:
C:\>led:it
o
C: \ 1 ed i t «nombre_arch ivo»
La pantalla del. L-Edit
Para un mejor manejo de los comandos de edición y de los módulos de
síntesis la pantalla, como se muestra en la figura 4.2, se divide en 4 partes
principales: la Barra de Modo, la Barra de Menú, la Barra de Estado y el Área
de Trabajo.
149
Nombf»d«l Nombf
Archivo de laOWa
Figura 4.2 L-Edit y sns pan t a l l a de presentación
La Barra de Modo contiene información de Ja operación actual del
programa y ocupa el espacio vertical ubicado a la izquierda de la pantalla.
La información presentada en este sector incluye: el nombre del archivo de
trabajo abierto, el nombre de la celda que se está editando, el nombre de la
máscara utilizada, la paleta de capas, la paleta de objetos 3 por último las
funciones asignadas a los botones del ratón que dependen de Ja operación que
se esté ejecutando.
La Barra de Menú contiene el menú de grupos de comandos y el indicador
de locaiización de ratón. La barra de menú se encuentra en la parte
horizontal superior de la pantalla y presenta las siguientes opciones que
permiten acceder a un grupo de comandos con funciones relacionadas:
150
- L-Edit : contiene comandos que informan el estado actual del
programa,
- File : contiene comandos que permiten leer y archivar diseños, así como
imprimirlos o graficarlos en un plotter.
- Edit : contiene comandos para realizar las operaciones de edición de los
objetos
- View : Jos comandos de este submenú facilitan las tareas de
manipular y modificar la visualización del diseño.
- Cell, : provee comandos para abrir, cerrar y manipular las
celdas y su jerarquía.
- Arrange: contiene comandos para realizar operaciones de rotación, división
y unión de objetos.
- Setup : provee cornados para personalizar y configurar el entorno de
diseño.
- Special: con los comandos de este submenú se pueden utilizar algunos cíe los
módulos de síntesis de circuitos integrados como: el chequeador
de reglas de diseño, el extractor de elementos y el posicionador-
enrutador de celdas.
La Barra de Estado puede ser presentada opcionalniente e indica el estado
de actividades en ejecución. Se encuentra en la parte inferior a todo lo largo
de la pantalla. Entre la información que presenta están: la descripción del
objeto que se está dibujando, los comandos disponibles en el menú y los
objetos seleccionados.
El Área de Trabajo es el espacio de la pantalla que dejan libre los
anteriores elementos mencionados y se podría decir que es una "ventana" a
través de la cual se pueden realizar las operaciones disponibles de edición.
Esta ventana muestra solo una parte del área denominada Área de Layovt y que
151
es el plano X-Y en el que se realiza el diseño, el tamaño de ésta se determina
por un número expresado con 30 bits y por la relación entre unidades internas
(ui) y mieras. Por ejemplo si lui equivale a una milésima de \m, el área
disponible de diseño es de 1.073.742 um de largo, o sea alrededor de 43
pulgadas por cada eje: para una mejor presentación se dispone tanto de
coordenadas positivas como negativas en forma simétrica para cada eje.
Uso del ratón
El ratón es el control principal del programa, las técnicas básicas de
apuntar, un click, doble click y arrastre, permiten crear, mover, editar y
seleccionar objetos además de la posibilidad de elegir ios comandos de la
barra de Menú.
Cuadros de Diálogo
Algunos comandos requieren mayor información que otros para ejecutarse,
esta información es pedida mediante los cuadros de diálogo. Se puede usar el
ratón para seleccionar los ítems, desplegará una lista de comandos o invocar
acciones. Si existen textos o datos numéricos que deban ser ingresados a
través del teclado el ratón es útil para posicionar el inicio de los datos a
ingresarse. Dentro de un cuadro de diálogo se puede encontrar varios
elementos que proporcionan utilidad para Ja ejecución del comando invocado,
estos elementos pueden ser:
Botones de acción que se ejecutan a través de un click con el ratón,
como ejemplo están los botones de OK y Cancel.
Campos de texto que son espacios para jngreso de datos a través del
teclado y se puede saltar de un campo a otro con el comando Return del
teclado.
Botones radiales que sirven para marcar cierta condición específica que
anula las demás opciones, haciendo un click en la figura circular se define
su activación (relleno) o su desactivación (vacío).
152
Switches cuya función es similar a los botones radiales, pero no
excluyen la elección de otras características, cuando se hace un click e n
estos elementos se produce una X en la figura cuadrada que los representa.
4.3.2.2 Configuración del programa
Información del estado de ejecución (Menú: L-Edit)
Dentro del menú L-Edit se encuentran comandos que son muy útiles para
determinar el funcionamiento, del programa en relación al hardware del
computador. Bajo el comando About L-Edit se encuentra la presentación técnica
del programa) esto incluye la versión y el número de serie, así como los
números telefónico y de fax y la dirección del e-mail para soporte técnico.
Con el comando Status se presenta un resumen estadístico del estado actual del
programa, esta información esta compuesta por: la cantidad de memoria usada
por los archivos, celdas, y objetos; tanto para la celda que se edita como
para el archivo o para todos ios archivos. Esta información también se puede
obtener con Ja tecla F9.
Personalización del ambiente de ejecución
Bajo el menú Setup se tiene el comando Palette (Figura 4.3), que
facilita el cambio de los colores de presentación de la pantalla. Para esta
modificación se dispone de 16 colores mostrados en forma vertical dentro del
cuadro de diálogo, con su correspondiente representación en código de 4 bits.
A la derecha se encuentran botones radiales para controlar la proporción de
combinación de cada color primarlo (rojo,azul y verde) en el color elegido.
Por tanto eJ programa permite definir los 16 colores con 16 posibilidades de
combinación de colores primarios.
En eJ comando Environmenfc se encuentra información que permite controlar
otros elementos de presentación de la pantalla. Este comando contiene Jas
paletas de color para los siguientes elementos: fondo de los meriús, letras de
los meriús, comando seleccionado de un menú y fondo para los mensajes de
alerta.
153
L-Editr
File!)Cellff
H-íxja•fi'íKD' "Eró••PP»• -«
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Fignra 4J Heno de Stlnp
Definición de las capas de diseño
Previo a la elaboración del layout de un diseño es necesario definir las
capas que se utilizan en la tecnología de fabricación que va a usarse. El
programa L-Edit brinda aquí la gran ventaja de no tener límite en el número
de capas de diseño así como en la definición de colores o patrones de relleno
para cada una de ellas. El comando Layers permite la creación y la eliminación
de capas, así como la definición de su aspecto al momento de editarse. En la
paleta de capas se puede apreciar el orden en que han sido creadas desde i a
izquierda hacia la derecha y de arriba hacia abajo, este orden es muy
importante porque juega uri papel determinante en el esquema de dibujo; en
cada cuadrado de Ja paleta se define el color y el patrón usados para
determinada capa. Mediante un clicken e] comando mencionado aparece un cuadro
de diálogo que permite definir ciertos aspectos de cada máscara presente en
la paleta. En este cuadro de diálogo con el botón Add After se puede crear y
154
dar Je nombre a una nueva capa, con el botón Déjete se puede borrar la capa
seleccionada, si no ha sido utilizada. También se puede ingresar información
de las casas fabricantes en Jos cuadros correspondientes a capacitancia y
resistencia por área, bajo esta información se encuentran Switches que
permiten escoger si Jos objetos creados utilizando esa capa no se pueden
editar (Locked) y/o no deben aparecer en pantalla (Hiáclen). La parte inferior
del cuadro de diálogo permite definir los pasos de dibujo de cada capa en 3
objetos distintos: figuras, puertos, y texto; a cada tipo de objeto le
corresponde una lista de pasos que poseen tres elementos característicos:
color, patrón 3 modo.
Con el comando Wires se definen diferentes formas de dibujo de Jos
objetos denominados cintas o caminos, pero no necesariamente corresponden a
Ja forma, de fabricación. Una cinta es una secuencia de rectángulos de igual
ancho pero de diferente largo, unidos por junturas y poseen 2 terminales
inicial y final.
Usando el comando Special Layers se pueden controlar la apariencia de
ciertas capas que el L-Edit mantiene como especiales para uso propio. Estas
capas corresponden a varios eJementos del área de trabajo y pueden ser
alteradas como cualquier otra capa.
El uso del comando Derived Layers se explicará en el módulo Genérate
Layers,
Definición de las unidades cíe, medida para edición
Una vez definidas las capas tanto primitivas como derivadas que van a
ser de utilidad en el diseño, se debe especificar parámetros cíe tecnología,
grilla y selección, necesarios parta la edición del Jayout y para su
almacenamiento en los formatos permitidos.
Con el comando Technology se define las unidades en las que se almacenan
y presentan los objetos. L-Edit utiliza las unidades internas para definir
cualquier objeto y esa unidad es la mínima que soporta el programaj por lo
tanto para especificar otras formas de definición se debe relacionarla con la
1.55
unidad interna. El cuadro de diálogo que aparece permite ingresar e.l nombre
de la tecnología con el cual se determina la compatibilidad entre 2 diseños.
Bajo el nombre se encuentran unos botones radiales que especifican la unidad
que se utiliza para relacionar con las unidades internas; además se puede
escoger una unidad propia, como lambda, y adlcionalmente dar su equivalencia
en mieras. Para el caso particular de ES2 se escogió la unidad lambda y se
definió su valor en 0.75 nm (CMOS 1.2).
Para definir parámetros de la grilla se u ti liza el comando Gríd,
mediante el cual se escogen opciones que determinan: la cantidad de unidades
internas entre cada punto de la grilla, el numero de pixels mínimo que debe
ocupar un punto de la grilla para que se presente en pantalla, el paso mínimo
que se tiene en los desplazamientos con el ratón (ratón snap grid) y la
cantidad de unidades internas que equivalen a. una unidad del localizador del
cursor.
Utilizando el comando Selection se puede definir la operación de
selección y deselección de objetos durante la edición. Esta operación es
fácilmente ejecutable con el ratón.
4.3.2.3 Archivos de diseño soportados por L-Edit
L-Edit soporte tres clases de formatos de diseño: Caltech Intermedíate
Form (CIF), GDS II y Tanner Data Base (TDB). Los dos primeros son formatos
estándares para representar circuitos integrados, mientras que el último es
un formato específico de Tanner Research Inc. que optimiza el ambiente Tanner
Tools. Las extensiones de los archivos soportados son:
.CIF Caltech Intermedíate Form
.GDS GDS II
.TDB Tanner Data Base
El programa lee el diseño desde el disco a la memoria, por tanto la
cantidad de archivos que pueden ser editados depende de Ja memoria disponible
en el computador. Los archivos TDB contienen no solo el diseño en sí, sino
contienen además información de las máscaras, configuración cíe formatos CIP
156
y GDS II, reglas de diseño y otros parámetros asociados al diseño, esto
facilita el trabajo del diseñador puesto que no necesita archivos externos
para trabajar en un diseño particular.
Los archivos CIF se manejan en forma similar a Jos TDB pero tienen la
posibilidad de ser modificados en lo que tiene que ver con el nombre asignado
a las máscaras. El comando CIF permite escoger las capas o máscaras de la
paleta y asignarles un nombre determinado que usará el programa para recuperar
archivos y escribirlos. Si al ]eer un archivo en formato CIF no se encuentra
definida una capa, esa información geométrica se transfiere a la máscara
especial Icón Outllne.
L-Edit incorpora un factor de escalamiento implícito al escribir
archivos CIF, debido a la representación geométrica del lenguaje, es necesario
para el programa multiplicar por 2 toda la geometría; la razón es que el
lenguaje no acepta coordenadas fraccionarias.
Con el comando GDS II permite ingresar información para intercambio de
diseños entre diferentes sistemas CAD para circuitos integrados.
El comando DRC se explica en el módulo Design Rule Checker y los
comandos SPR Block, Pad Frame y Pad Route se explican en le módulo Standard
Place and Route.
4 - -3.2.4 Manejo de los diseños
Comandos básicos para los archivos
Una vez definida la configuración del entorno de trabajo a continuación
se explica como manejar los archivos y celdas centro de un diseño. Como se
explicó anteriormente L-Edit puede mantener varios archivos en memoria para
facilitar el trabajo del diseñador. Cada archivo de extensión TDB contiene no
solo información geométrica sino especificaciones del entorno, como
presentación gráfica, celdaSj reglas de diseño, parámetros de enrutamierito,
capas, etc. En cJ menú File (Figura 4.4) se dispone de varios comandos que
157
permiten manejar archivos.
L-Edit"PiteeCellBPoly
w, ;Q
' wrá'• 1*-
\b
•
1,
1
i1
P-•a
*•»•7
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ÍJBftSkwit Uiow Cetl fVr*nír Sctüf Speclalnaw... "MOf«n... *00 *«S«Mt 0
Clow> "V
Info,.,
OVMMHI rrÍFíWir...
P«gn Seinp...IVinVFIot... ^P
fiHÜ« in BOfiQuít "
+File OpertUom, frlntlnf™
Figura Í.4 Ncnó Files
El comando New abre un archivo nuevo con el nombre FileO y se inicia con
la celda CellO, la información de configuración se obtiene del archivo que se
esta editando en forma automática. .El programa posee un buffer que es
utilizado por el archivo que se edita.
El comando Open abre un archivo grabado en disco. Antes de escribirlo
en el buffer, graba el archivo actual a memoria. Se puede
abrir un diseño tanto en formato TDB corno en GIF o GDS II, marcando el botón
apropiado del cuadro de diálogo, por tanto no se necesita especificar la
extensión del archivo. Si el archivo se encuentra en el mismo directorio del
programa no se necesita poner el directorio completo del mismo.
El comando Save graba el archivo deí buffer y lo escribe en disco. El.
archivo estará en formato TDB y si el nombre por defecto, que es FileO,
todavía no ha sido cambiado, se pregunta un nuevo nombre. En caso de existir
otro archivo del mismo nombre, se cambia su extensión a .TDO. Esto no sucede
158
con los formatos CIF y GDS II.
El comando Save As permite escribir el archivo en uno nuevo en
cualquiera de los formatos soportados por L-Edit. Si no se especifica un
directorio, el archivo se grabará en el directorio del programa.
El comando Glose cierra el buffer actual sin escribir su contenido en
un archivo de disco, sin embargo entrega un mensaje de atención para
almacenarlo o no.
El comando Replace Setup se utiliza para transferir información no
geométrica de un archivo a otro, por ejemplo la definición de capas, las
reglas de diseño entre otras. Una vez que haya abierto el archivo de destino,
se puede usar este comando para especificar con varios switches la información
que se quiere transferir. La información de capas se maneja de forma un poco
distinta a las otras, puesto que es permitido no solo reemplazar ía
información presente, lo que sucede con los demás switches, sino aumentar la
existente con la que uno requiera, mediante el botón Merge.
El comando Info despliega un cuadro de diálogo que provee información
del autor del archivo, la organización a la que pertenece y una breve
descripción. También se tiene los números de versión del layout y de setup,
además se tiene un switch que no permite editar el archivo (Locked).
El comando Choose Print pemite escoger la impresora. L-Edit soporta
varios tipos de graficadores entre los cuales puede ser escogido el que tenga
a disposición el usuario.
El comando Page Setup controla la disposición y presentación de Ja
página de impresión, la información necesaria para este comando depende de la
impresora seleccionada, pero en forma general se puede elegir el ancho y alto
del papel; la orientación de la impresión, la escala y la calidad de la
impresión.
El comando Print/Pl.ot permite iniciar la impresión con las opciones
siguientes; botones para imprimir una celda o solo la vista presente en I.a
159
o
pantalla, el valor de escalamiento, el rango de páginas, el. número de copias
y el dispositivo de salida (equipo o archivo).
Con el comando Push To DOS se puede salir temporalmente del programa L-
Edit para realizar operaciones con el sistema operativo. Es posible que en
o ocasiones el programa L-Edit rio funcione correctamente por errores del sistema
que son irrecuperables, el comando ~ Break permite regresar el control del
programa en estos casos, pero no es posible asegurar que 3os datos estén
todavía en buen estado.
El comando Quit regresa .el control al sistema operativo terminando la
ejecución del programa, se presenta un mensaje de alerta en el caso de correr
u el riesgo de perder datos todavía no almacenados.
Comandos para manejo de celdas
Dentro de un diseño semicustom es importante la facilidad que un
programa computacional preste para la manipulación de la celdas como elementosu
fundamentales del diseño o como bloques básicos para la creación de circuitos
integrados. L-Edit provee herramientas de mucha utilidad en cuanto al manejo
de celdas, usual mente una celda está diseñada para cumplir una función
específica y muy básica, por lo cual es. importante la capacidad de enlazar
celdas para crear bloques funcionales más complejos que permitan eliminar
desperdicio de espacio y hacer un diseño con un mejor funcionamiento
eléctrico.
£> Dentro del programa las celdas pueden ser tratadas de 2 diferentes
formas. Las celdas primitivas son las celdas normales editadas completamente
con las herramientas de dibujo y las celdas referenciales o instancias que
están formadas por relaciones con otras celdas, este tipo de celda contiene
la información que indica dicha relación en términos de orientación y
posición. Las celdas referenciales se utilizan para ubicar una celda en el
layout en una localidad específica y una orientación determinada, pero no 3a
dibuja como a las celdas primitivas, por tal razón no ocupa mucho tiempo suu
1(50
Open: permite abrir una celda existente. Se muestra a todas las celdas
en orden alfabético correspondientes al archivo indicado en la
parte superior del cuadro de diálogo.
Revert Cell permite deshacer los cambios hechos en una celda hasta la última
vez que fue almacenada.
Glose As: cierra la celda que se está editando después de permitir darle
otro nombre.
Delete: borra la celda que.se selecciona, en caso de celdas referencia les
no es posible realizar esta operación.
Rename: permite dar otro nombre a la celda sin cerrarla.
Instance: este comando crea una referencia de una celda selecionada en la
celda que esta abierta, algunas celdas permiten ser seleccionadas
debido a que ya son referenciales a otras celdas o es la celda
abierta.
Copy: permite copiar celdas dentro o fuera del archivo que esta abierto.
Al copiar de un archivo a otro residente en memoria, también se
copian las celdas que son parte de la jerarquía y que sean parte
de la que se copia.
Fabrícate: permite definir una celda de fabricación para archivos GIF.
Flatten: posibilita deshacer la jerarquía hasta el nivel en que se
encuentra, es decir se cambian Jas celdas referenciales por sus
primitivas.
Elaboración de los lavouts
En los 2 numerales anteriores se han descrito 2 aspectos fundamentales,
el primero es la configuración del programa de acuerdo a los requerimientos
162
del diseño y el segundo es la organización de los archivos y celdas, con las
operaciones que pueden ser realizadas en ellos. El último, de los aspectos
correspondientes a la descripción del programa, es el de las herramientas que
posee L-Edit para trabajar con la interfaz gráfica. Los comandos que se
encuentran disponibles para esta función son de alto nivel y están agrupados
en 3 diferentes menús para facilitar su iDcalización, estos menús son: Edit,
View y Arrange, (Figura 4.6).
L-WU" rileRpalUimj Ccll ftrt^nyc Sgtup SgccUIUnJo Y"
Oit ^XCofy *Cr«Ktn *vCl»«r *lKlflt(UÍ« ^
SnlectAU >Dnralaci All Alt-A
Ofc>ict... tFiní tVnrt Ok>ci FFin* Prw Ottjnct P
UfffTtMf
12J15 Cut , P«l«, Select^
Figura i6 Heñí E d i l
Este conjunto de herramientas proveen gran flexibilidad al momento de
editar tanto layouts fuJl-custom como para los semi-cvstom basados en celdas
estándar y obtenidos con el posicionador-enrutador automático de celdas. Para
una mejor apreciación de las facilidades que ofrece la interfaz de diseño se
darán a continuación las funciones básicas relacionadas con el editor de
layouts y que le convierten en una herramienta poderosa para la edición de
163
máscaras.
Se dispone de un paleta de máscaras y una paleta de objetos (flecha,
rectángulo, polígono, cinta, círculo y puerto) de fácil selección
mediante el ratón.
ii) Debido a la gran potencialidad que ofrece en operaciones de selección
de objetos, edición, movimiento y copiado se facilitan enormemente.
iii) Las herramientas que posee para Ja búsqueda tanto de objetos como de
puertos é incluso de texto, le dan gran funcionalidad en procesos de
corrección de errores y ubicación de pines.
iv) El programa ocupa un buffer especial para realizar copias y transferir
objetos entre celdas dentro del mismo archivo o para trasladar un
conjunto de objetos de una máscara a otra. También se debe mencionar la
existencia de un buffer que permite deshacer operaciones de edición,
movimiento o copia, así como de operaciones con celdas referenciales.
v) Permite la edición textual de objetos mediante un cuadro de diálogo
especial para cada tipo de objeto, esto es importante para realizar
cambios con una exactitud superior a la que permite el ratón.
vi) Las operaciones de acercamiento y alejamiento así como la de movimiento
dentro del área de ¡ayout son muy flexibles y dan gran ayuda en la
visualización de un diseño.
vil) Una de las mejores utilidades del editor de 1 ayout es la facilidad que
posee para ocultar y mostrar tanto capas como objetos de las celdas.
1.64
4.3.3 Genérate layers
Este módulo del paquete Tanner-Tools permite definir capas de diseño que
no intervienen en el proceso de fabricación del circuito, pero que son
utilizadas por el L-Edit para correr las diferentes opciones de síntesis, por
ejemplo, en la extracción de los transistores existentes en un layout, se debe
crear una nueva capa a la que se asigna un nombre arbitrario trans, definida
por el cruce de la capa de área activa con la capa de polisilicio. El programa
"entiende" que donde encuentre el cruce de estas dos capas se "genera" la capa
trans, de esta manera se "enseña" al programa a extraer los transistores.
Operaciones sobre las capas
El proceso para Ja generación de nuevas capas involucra varios pasos,
primero se nombran a las capas nuevas a través del menú SETUP LAYERS, luego
se las definen en base a operaciones iógicas entre una o más de las capas
existentes utilizando el comando DERIVED LAYERS, finalmente para que se
ejecute la generación de la nueva capa se invoca el comando GENÉRATE LAYERS.
Existen cuatro operaciones básicas de generación de capas: AND, OR, NOT y GROW
que a continuación se describen:
AND: Esta operación crea una capa a partir de la intersección de otras dos
capas.(Figura 4.7)
Layeír C = Layer ft ftWD Laycr B
Figura 4 .7 Operación
1(55
OR: La operación OR crea una capa de unión de dos capas. (Figura 4-8)
Lnyer- fl
Figura í.8 Operación OR.
NOT: Esta operación crea una capa de ia ausencia o la inversión de una
determinada capa. Como en ocasiones el editor geométrico no puede
realizar esta operación debido a ia extensión de la capa resultante, L-
Edit impone un límite exterior artificial. En lugar de rellenar la
celda, Ja operación NOT A debería extenderse desde el límite de la capo
A una cantidad igual a Ja ultima operación GROW. En el caso de que tal
operación no haya sido reí izada, NOT A deberá extender una unidad
interna hacia afuera del límite de la capa A.
GROW: La operación GROW toma cada objeto de la capa considerada y lo
incrementa o decrementa en tamaño de acuerdo a un número de unidades
especificado Figura 4.10. La operación SIÍRINK (Figura 4.11) es efectuada
el ingresar un valor negativo como parámetro de GROW. Este toma cada
objeto de la capa y contrae su tamaño de acuerdo al número de unidades
especificado. Si cualquier dimensión de un objeto no es lo
suficientemente gránele como para la operación que se quiere realizar,
el objeto será descartado.
166
Layer B = KOT L*
Figura 4 .9 Operación DT
C = Layor H GROW 2 ni
Figura 4 .10 Operación GRGI
Configuración de las capas derivadas
Las capas derivadas, capas que se generan con cualquiera de las
operaciones antes descritas} se configuran eligiendo la opción Derived Layers
del menú SETUP. Previamente, la capa debe ser creada mediante 1.a opción Layers
del menú SETUP. La nueva capa debe ser insertada en la lista, de capas después
de las que están involucradas en su creación. Una vez reaJizado esto se debe
setear Ja nueva capa como capa activa en el L&yer Área antes cíe elegir la
opción Derived Layers del meúu Setup.
.167
Lnyer C = Layer B SHRINM -2u 1
VW'iwftWtflwtWmú't'Zim*1.-.i-}i*>|t-'jttTi1fl^-rt
Sjpií^J&i-^rijitoptoffiH:'n:;i#!Í"!íi!!¡i'»í-íii4'4h4J4ittlW'H
Figara 4.10 Operación SflRINK
Cuando se ha elegido la opción Derived Layers aparece un cuadro de
diálogo presentado en la figura 4..12, en dicho cuadro se tiene las siguientes
opciones:
PrrTIn i tlon*
Poly
JL. O
2. O
3. O
r ' ÓK
Figura 4.12 Cnadro de dialogo para la generación de unacapa der ivada
JSnable Evaluatj.on: este switch permite activar o desactivar una capa
derivada particular sin cambiar Ja iriformación del setup.
Target Layer: esta capa es la que se está definiendo. Cuando la frase
Target Layer está resaltada se puede elegir la capa haciendo un click
sobre el Layer Área.
Source Layers: se puede elegir hasta 3 capas involucradas en la
generación de la Target Layer. Selecionando el Literal de la capa origen
.1.68
deseada (1, 2 o 3), se puede elegir desde el Layar Área la capa que se
considere necesaria. Las capas definidas en cada literal pueden ser
cualquiera de Jas capas anteriores de la lista de capas inclusive capas
derivadas previamente definidas. Se puede eliminar una capa asignada a
cualquier literal mediante Ctrl-X.
Switch NOT: al seleccionar este switch se efecúua la operación NOT con
la capa selecionada en el correspondiente literal.
GROW: la operación GROW se efectuará de acuerdo al número entero que se
ubique en este campo. 5i es un entero positivo la capa crecerá de
acuerdo a dicha cantidad, si el entero es negativo la capa asignada a
este literal, será disminuida en esa cantidad.
Botones AND y OR: Estos botones definen, la operación que se realiza
sobre la capa ubicada inmediatamente abajo respecto a la superior.
El orden del las operaciones lógicas es el siguiente:
-La operación GROW.
-La operación NOT.
-Las operaciones AND/OR.
Por ejemplo si se especifica la operación AND entre Capal y Capa2, y se
quiere realizar la operación OR con Capa3, se debería especificar de la
siguiente manera:
(Capal AND Capa2) OR Capa3.
Generación las capas derivadas
Una vez que las capas derivadas lian sido definidas, pueden ser generadas
eligiendo la opción Genérate Layers del menú Special. Se produce la generación
en la celda que se este editando actualmente, aparece un cuadro de dialogo de
estado de la capa que se este generando. Los objetos de la capa resultante son
ubicados dentro de la celda y pueden ser manipulados como cualquier otro
objeto. Hay que tener precaución por que esta opción borra los objetos de la
169
capa, derivada a menos que estos hayan sido generados con ese comando.
El comando Genérate Layers divide el Jayout en una cuadricula de bins
y realiza la generación dentro de cada bin. Se puede especificar el tamaño del
bin en el cuadro de dialogo de generación. Este técnica aumenta
considerablemente la efectividad del proceso puesto que no toma en cuenta
objetos que estén muy distantes.
Las capas son derivadas dentro de Ja región de la celda; en otras
palabras, una operación NOT sobre cualquier objeto no resultará en un polígono
irregular que se extienda por tpda la región del Layout, en su lugar el objeto
creado sera tan largo como lo es la célela procesada.
Capas Generadas Ocultas
El comando de generación de capas crea objetos completamente idénticos
a objetos normales del L-Edit. Estos pueden ser manipulados como cualquiera
de los otros, e incluso se puede ocultar su presentación usando los comandos
Show/ííide Layers. También existe el comando Ilide Generated Layers, el cual
oculta todas las capas que han sido derivadas, se lo invoca mediante la
combinación:
Ctrl-J-Hide Layers (botón del. ratón)
Eliminación de Capas Generadas
Cuando se invoca el comando de generación, todos los objetos que
actualmente residen en las capas derivadas son automáticamente borrados antes
de insertar nuevos. Sin embargo, se podría remover todos los objetos de las
capas derivadas sin crear otros nuevos, esto se lo hace con el comando Ciear
Gen'ed Layers del menú Special.
El cuadro de diálogo que aparece permite elegir el ámbito en el cual va
a ser ejecutado, se puede elegir entre: This Cell (para la celda actual), This
File (para todas las celdas del archivo) o Alí Files (para todas las celdas
de todos los archivos abiertos).
170
Uso con DRC y Extracción
E.I comando de generación es automáticamente invocado mediante L-Edit/DRC
y JL-Edit/Extract si las capas derivadas usadas están presentes en las
definiciones de las reglas de disfíno o en el proceso de extracción.
Previamente se realiza la operación de borrado de los objetos de las capas
derivadas, esto significas que si existen objetos antes de las operaciones de
DRC o extracción , esos objetos serán borrados. L-Edit/Extract no utiliza los
valores especificados para la operación GROW.
4.3.3 Cross Scction Viewer (Visualización de secciones transversales)
Un circuito integrado es un dispositivo de 3 dimensiones, pero en la
mayoría de sistemas CAD, la tercera dimensión es representada solo por
diferencias en color y/o patrón de relleno de las áreas sobre las pantalla de
dos dimensiones. Diseñadores con experiencia pueden rápidamente trasladar
mentalmente las representaciones planas a sus correspondientes estructuras
tridimensionales. En las clases universitarias y en discusiones entre
ingenieros, las vistas de secciones son bastante útiles para comunicar el
contenido relevante de un diseño que puede no se entendido desde su vista
superior.
Un acceso rápido a las secciones provee un método efectivo para entender
las estructuras integradas y son de ayuda tanto para diseñadores novatos como
para expertos. Los estudiantes pueden intanténeamente comprender el auto-
alineado de compuertas CMOS con una herramienta que permite simultáneamente
ver la estructura desde una vista lateral. También la diferencia entre pozo
y sustrato de un proceso CMOS se vuelve fácilmente apreciable. Desde una vista
superior el pozo y el sustrato parecen similares. Ambas definen capas que
típicamente rodean los 2 diferentes tipos de área activa. Las vistas de las
secciones laterales hacen claro que el sustrato es meramente un calificador
sobre el implante activo, mientras que el pozo corresponde a una estructura
que necesita ser conectada eléctricamente.
Los diseñadores experimentados se benefician de las vistas de secciones
171
laterales cuando ellos se mueven a procesos más complejos, la tendencia a
procesos de fabricación más complejos continuará en los años venideros. Los
ingenieros hábiles pueden crear transistores muít¿compuerta, JFET,
transistores bipolares aislados, estructuras de transferencia CCD y una
variedad de estructuras de compuerta flotante. Las vistas de secciones
laterales son importantes aún para diseñadores veteranos cuando crean y
exponen estas estructuras más complejas en cursos de enseñanza.
Las secciones laterales son generalmente usadas para entender las
razones para reglas de diseño geométricas. Por ejemplo, muchos procesos CMOS
tienen una distancia mínima entre vía y el borde de polisilicio, en estas
reglas las vías pueden estar enteramente rodeadas de polisilicio o
completamente lejos del mismo, pero no pueden estar cerca de un borde. Aunque
esta regla puede parecer arbitraria para diseñadores novatos, una vista
lateral muestra claramente el terreno metálico irregular sobre los bordes de
polisilicio, esto vuelve fácil visualizar el problema de fabricación que
habría al tratar de ubicar una vía sobre el metal desigual o irregular.
Diseñadores expertos se benefician al comprender la motivación para las regias
de diseño al ser capaces de "violar" selectivamente algunas reglas de diseño
bajo condiciones que no causarán problemas en la fabricación.
ImpJementación— ^
El visual izaclor de secciones laterales simula 3 tipos de procesos para
construir una vista: crecimiento/depósito, etcg e implante/difusión. El primer
paso genera nuevo material, el segundo remueve material de la superficie y el
último modifica el material cercano a la superficie.
La implementación del visualizador está disponible para ayudar en Ja
conceptual.ización de la estructura vertical de un circuito integrado. Para
este propósito, Ja representación rio tien una precisión profesional de la
estructura física del circuito integrado. Los chips actuales tienen una
variedad de propiedades, tales como transisciones suves de nivel, que no están
modeladas en el visualizador pues la finalidad es mostrar una relación simple
172
entre las capas su fabricación. En particular la implementación actual del L-
Edit no hace esfuerzo por una descripción precisa de tales procesos sino se
simula las secciones corespondientes al layout, desde el sustrato hacia arriba
y una capa a la vez.
Procesos de fabricación simulados
Crecimiento/Depósi to (Grow/Deposit)
Con este paso se generan nuevos materiales en forma uniforme como los
procesos de crecimiento de óxido o la deposición de metal. En realidad estos
procesos son distintos físicamente sin embargo para efectos de simulación se
los considera idénticos. En este paso se incluyen: un parámetro de
profundidad, una etiqueta y un comentario. La profundiad controla el grosor
de la capa en formación, la etiqueta se incluirá en la vista lateral en otras
versiones del módulo y el comentario es útil para el mantenimiento del archivo
de proceso. El color de la capa es el mismo definido en la edición del layout.
Etcli (Grabado)
Este paso permite remover en cierta profundidad el material en proceso
en toda el área que la máscara permita. Aún cuando el proceso físico Etch
remueve ciertos materiales y no otros, el módulo del L-Eclit remueve todos los
materiales uniformemente, sin embargo la simulación de este paso permite
capturar detalles importantes de los procesos de fabricación.
Impantación/Difusión (Implant/Diffuse)
El paso de implantación/difusión simuJa Ja implantación iónica o ei
proceso de difusión a altas temperaturas que modifica el tipo de semiconductor
presente en Ja superficie del material procesado. Al simular este proceso el
color de la capa involucrada cambia de acuerdo a la profundidad y a ia
especificación del proceso. Como en el caso anterior las máscaras pueden estar
basadas en capas derivadas de otras capas a través de operaciones lógicas-
Presentación
En la parte superior cíe la pantalla se detalla eJ circuito finai a ser
seccionado. La parte inferior muestra la correspondiente vista lateral del
circuito.
La sección se puede construir paso a paso e incluso es detenida para
mejor apreciación del proceso. Sin embargo para quienes sólo desean la
presentación final de la sección es posible definir esta forma de ejecución.
Operación.
Un archivo del proceso debe estar presente inevitablemente para generar
la sección lateral requerida. En este archivo las capas utilizadas deben
corresponder exactamente a los nombres usados en el editor de L-Edit para
editar el layout.
Primero se debe abrir ía celda que se desea observar, luego se
determina la porción del layout de interés y se la centra en la región
superior de la pantalla.
El siguiente paso es invocar el comando Cross-Section del menú Sjpecial.,
con lo que aparece un cuadro de diálogo donde se debe especificar el archivo
del proceso y se se desea un despliegue paso a paso se debe marcar el switch
correspond iente.
Al hacer un cllcken OK se pasa al editor donde se ha reemplazado
el cursor por una línea horizontal a lo largo del área de edición, que se
puede mover con el ratón. Una. vez posicionada dicha línea en el lugar deseado,
se debe presionar cualquier botón del ratón.
A continuación se inicia Ja construcción de la vista lateral paso a paso
(controlada por el ratón) o completa, de acuerdo a la elección. Al final debe
presionarse cualquier botón del ratón para que desaparezca la vista lateral
y se pueda seguir editando normalmente. En esta versión las vistas laterales
174
no se pueden editar, guardar o imprimir.
Archivo de Proceso
El archivo de proceso contiene una lista de instrucciones y comentarios,
usados por el L-Edit para realizar las vistas laterales requeridas. En este
archivo no se permiten líneas en blanco puesto que el proceso de creación de
las vistas se detiene en la primera línea en blanco que encuentre.
Un comentario debe iniciarse siempre con el símbolo # y terminarse con
un código de fin de línea. El formato de una línea de instrucción es el
siguiente:
PASO NOMBRE_DE__LA_CAPA PROFUNDIDAD ETIQUETA COMENTARIO
El PASO depende del proceso a simularse, puede ser; GD si es
crecimiento/depósito, E si es Etch o ID si es Implante/Difusión.
El NOMBRE_DE__LA_CAPA es la capa involucrada que debe concordar con el
nombre usado en la edición. Sí el nombre contiene espacios en blanco se lo
debe escribir entre comillas. En procesos GD esta capa determina el color y
patrón de relleno usado, en procesos Etch se especifica el área a ser removida
y para procesos ID se especifica el área en la que se difunde el material. Uri
guión indica que no hay capa definida asociada ai proceso.
La PROFUNDIDAD indica con un número entero el grosor de la capa que
crece, para procesos GD, o la profundidad en procesos Etch o ID.
La ETIQUETA puede ser una cadena de caracteres encerrada entre comillas
si contiene espacios en blanco, si no se usa ningún carácter se debe colocar
un guión.
El COMENTARIO es información opcional y debe estar precedida por el
símbolo #.
175
4-.3.5 L-EdiI/Extractor
Después de la creación de un layout se puede utilizar un extractor para
obtener el circuito que representa. El L—Edit/Extract es un extractor genérico
capaz de reconocer elementos activos y pasivos. El extractor está totalmente
integrado al editor L-JSdit y usa las capas definidas en el programa.
En Jayouts de gran área, el extractor procede a dividir en cuadrículas
de bins o unidades de proceso cuya dimensión influye en la rapidez del
programa.
La extracción del circuito también permite el uso de capas derivadas y
por consiguiente de ]as reglas de diseño que las utilicen.
Los resultados de la extracción se presentan en forma de un archivo de
texto que usa el formato SPICE (Berkeley 2G6).
Extracción del Layout
Dentro de las pruebas preliminares a la fabricación se debe efectuar la
extracción del layout para verificar que corresponda al circuito que se está
diseñando. Esta prueba genera una lista de nodos o netjist que representa
tanto a los elementos como su conectividad. Utilizando ese netlist se puede
comparar con otro generado con el esquema eléctrico del circuito que se está
diseñando para comprobar su equivalencia en conectividad y por otro Jado se
puede verificar la información paramétrica de cada elemento es decir tamaños,
manejos de corriente y otras características de ese tipo. Para configurar el
extractor se debe seguir los siguientes pasos:
1) Definir el conjunto de elementos (transistores, resistencias,
capacitancias) que se van a extraer. Este paso puede influir en .la
ejecución del programa puesto que mientras mayor sea el número de
elementos o más compleja su especificación, la extracción tomará más
tiempo.
2) Especificar Jas capas que forman los elementos y Ins interconexiones que
176
se ecesita. En este paso son útiles las capas definidas con las
operaciones lógicas para diferenciar los elementos entre sí. Para
definir la existencia de los elementos se determina una capa de
reconocimiento (recognición layer) por cada uno. Además se debe disponer
de datos correspondientes a capacitancias y resistencias asociadas al
proceso de fabricación de las diferentes capas.
3) Elaborar el archivo de definición para la extracción. Este archivo debe
contener una lista de las conexiones y los elementos a ser extraídos.
Esta información se debe presentar en un formato que el L-Edit entienda
y pueda reconocer las instrucciones; a continuación se dan algunas
recomendaciones para su creación:
a) No importan la utilización de Letras mayúsculas o minúsculas, con
excepción de los nombres de las capas.
b) Los nombres de las capas deben ser 1 os mismos uti 1 izados en la
edición del layovl.
c) Para comentarios debe incluirse un símbolo # al inicio del
mismo y al final se debe poner un fin de línea.
d.) Para conectar las capas se debe utilizar este formato:
CONNECT ( Capal ,Capa2 ,Capa_de_conexión )
e) Para definir elementos se debe usar el siguiente formato:
DEVICE = Nombre_del_elemento (
RLAYER = Capa_de_reconocimiento;
Nombre_del_pin = Capa_del_piri;
MODEL = Modelo;
4) Para ejecutar el extractor se elige el comando Extract del menú Setup
177
y se define los parámetros del cuadro de diálogo que aparece. Hay que
aclarar que rio se puede ejecutar la extracción de layouts que incluyan
figuras circulares.
Los siguientes parámetros aparacen en el cuadro de diálogo:
Extract Definition File: Archivo en el que se ha definido los elemento
ha ser extraídos.
SPTCE Extract Output Fi. le: Archivo de sal ida en el que se tendrá el.
netlist en formato SPICE del layout que se está analizando.
Bins Sizes: Dimensión en unidades internas de la mínima región de
extracción o mínima unidad de proceso.
Switch "Write Node Ñames": Si se selecciona este switch se traslada los
nombres de los puertos definidos en el layout al netlist SPICE.
Switch "Write Node Capacitances": Si se selecciona este switch el
extractor calcula las capacitancias entre los nodos y tierra. Esta
opción no es aconsejada en comparaciones entre listados.
Cuando la información esté correcta, se hace un click en OK para
ejecutar la extracción y el resultado es entregado en el archivo de salida con
formato SPICE, la información de este archivo contiene datos de los elementos
y sus conexiones, así como datos de las etiquetas usadas, puertos y
dimensiones físicas de las capas que conforman los distintos elementos. En el
ANEXO F se presenta el archivo para extracción de transistores para ES2.
4-.3.6 L-Edit/SPR
La técnica de celdas estándar para la generación automática de layout
combina los distintos bloques lógicos, o celdas, dentro de un diseño de mayor
tamaño y permite inüerconectarlos automática o manualmente. El diseño de Jas
celdas estándar es tal que es posible ubicarlas en forma contigua o adyacente
178
para que las conexiones de polarización y tierra sea comunes a todas. Este
módulo deJ L_Edit ubica las celdas en filas con espacios para interconexión
o enrutamiento entre ellas.
El bloque SPR (Standard Place and Route) analiza el diseño y decide la
mejor disposición de las celdas a través de su Optimizador de Posicionamiento
para producir el layout más pequeño y no hacer muy compleja la interconexión
entre las celdas. A través de un Generador de Padframe se diseña el anillo de
pads que rodea el núcleo según las especificaciones del diseñador, una vez
terminado este paso se procede al ruteo entre pads y la lógica interna del
núcleo mediante un Enrutador de Pad.
RuLeo y Posicionamiento de Celdas Estándar
Generación automática de Jayout
Este método es el menos flexible ya que genera un layout completo con
la mínima información necesaria, la mayor parte de ella procede de un listado
de nodos del circuito, simiular al usado en procesos de simulación
computarizada de circuitos. Los siguientes pasos definen la metodología a
desarrollarse:
- Crear un esquemático del circuito y su correspondiente netiist. Este
esquemático debe contener los pads en Jas señales de entrada y/o salida,
también es importante las etiquetas que se asignen a los pads para el
orden en que serán enrutados por el Generador de Padframe.
-Obtener el archivo del netl.ist con fotmato TPR. Partiendo deJ archivo
del netiist generado por e 1 esquematico se obtiene el ne11isto con
formato TPR (Tanner Place and Route) por medio del. programa NetTran.
-Ejecutar el comando Place and Route del menú Specjal del L~Ed.it. Las
capas deben ser las mismas tanto en el archivo a editarse como en la
librería de celdas a usarse.
.1.79
-Determinar Jas dimensiones de padfrajne y núcleo correpondientes a las
especificaciones del fabricante, si no corresponden a ellas es necesario
optimizarlas.
Generación personalizada del. núcleo
Para la interconexión entre pads y núcleo el Pad Router no toma en
consideración la lógica interna dej núcleo sino solamente elementos
denominados puertos de empalme (abutment ports) ubicados alrededor del núcleo.
Cada uno de esos puertos estará conectado a un pací y por tanto debe ubicarse
en el mismo orden de ubicación de los pads para no permitir cruces entre
señales que se fabriquen con el mismo material. Si se tienen varios bloques
que conformen la circuitería interna, se debe proceder a enrular manualmente
los mismos y encerrarlos en una estructura que poses puertos de empalme para
que se la trate como un solo núcleo al momento de enrutarlo al padframe.
Generación personalizada de padframe.
El enrutador de pad no toma en cuienta ni la circuitería interna del
núcleo ni la de los pads, ni siquiera de la disposición de ellos en el
padframe, sino que utiliza los puertos de señal ubicados en el límite interior
del padframe (puerto del núcleo) y cuya ubicación corresponde a la del núcleo,
para enrutar cada una de las señales. Los puertos de señal pueden estar en el
mayor nivel de jerarquía o un solo nivel por debajo de él, pero los pads de
polarización y tierra, deben ubicarse en posiciones opuestas.
Configuración del SPR.
Definición de bloques
Desde e.l comando SPR Block del menú Setup se designa todos los
nodos/señales a enrutarse desde los borde del riúcle del circuito integrado,
para cada señal se define la ubicación : L(izquierda), B(abajo), R(derecha)
y T(arriba)5 dicho comando tiene 3 páginas para configuración. La información
puede ser generada automáticamente desde el archivo TPR, o ser definida por
el diseñador. En la página 2 se definen los nombres de las señales de
.180
polarización y tierra especificas de cada librería de celdas, loa nombres de
las celdas y puertos creadas por el SPR. En Ja página 3 se definen las capas
para los enrizamientos -verticales y horizontales entre las filas de celdas y
otros parámetros de enrutamiento en unidades internas como el routing weight
que es un peso o costo de fabricación de capa y que se usa para influir en la
optimización del posicionamiento. También hay parámetros de capacitancias por
área para extracción de capacitancias parásitas, otro valor que se debe
ingresar es el espaciamiento vertical entre las filas de celdas y el
espaciamiento horizontal por último el valor Cel l-to-Power define ia distancia
mínima desde una celda a los pads Vdd o Gnd para los límites del núcleo.
Configuración del Generador de Padframe
Escogiendo el comando Padframe del menú Setup se puede configurar este
módulo en 2 páginas de información. En la primera se designa el nombre del pad
y la ubicación en el anillo en forma similar a los puertos de serial del.
núcleo, así como si se necesita que el pad sea ubicado en forma reflejada. El
nombre de cada pad debe especificarse con los siguientes criterios:
-Debe ser el mismo del netlist.
-Si se usa el símbolo < en um pad del netlist, el nombre se puede
especificar hasta el. primer símbolo < encontrado.
-Debe ser exactamente igual al usado por el pad de la librería de
celdas.
-Debe ser "New Pad" cuando será, sustituido por uno en el netiiist.
Se puede especificar la ubicación y el orde en que se ubicarán los pads
de acuerdo al siguiente formato:
PAD_sn_x
Donde:
s puede ser L,B,R o T de acuerdo a su ubicación y se puede omitir.
n número que da el orden en sentido antihorario en que se ubican los
pads, no se puede omitir.
.181
x es cualquier cadena de caracteres para identificación, y se pude
omitir.
Cuando el número de pads es menor a] requerido por el fabricante se debe
completar el padframe, aumentando localidades para pads en la configuración
del padframe o aumentar el número de pads no conectados en eJ esquemático con
puertos en localidades específicas. En la segunda página se ingresa
información para configurar el generador de padframe para el uso de una
librería de celdas, generalmente no se necesita hacer cambios en esos datos.
Configuración del Enrutador de Pad
Este es un enrutador que utiliza 2 capas para el proceso. Primero se
utiliza una capa para hacer el bus de alimentación y luego se enrutan las
señales en otra capa distinta. El método es denominado de terminal a terminal,
de arriba hacia abajo, es decir que para conectar 2 pads ubicados en e] mismo
lado del padframe la conexión debe pasar por el núcleo. Cuando este módulo se
usa con el Generador de Bloque SPR y el Generador de Padframe, la información
y los resultados se definen automáticamente, pero se puede configurar el Pad
Router con el comando Pad Route del menú Setup.
Posicionainiento y En.ruta/niento
Con el comando Place and Route del menú Special, se activa este módulo
que uti.Ji.za el archivo TPR para realizar el posicionamiento y enrutamiento de
las celdas. Se debe marcar los swítches de los módulos que se deseen ejecutar.
El switch Place Ports se debe utilizar con cuidado porque indica al
enrutador que ubique puertos con sus nombres de nodos sobre el layout mientras
está ejecutándose, pero generalmente aumenta el tiempo de ejecución y la
memoria usada.
Diseño de las celdas para el SPR
Las celdas se pueden clasificar en 2 tipos: celdas del núcleo y celdas
de pads. Cada celda debe tener un puerto denominado ABUT que define el límite
182
de la celda y que se usa para ubicar cada celda ad3'acentemente a las otras.
Las celdas del núcleo deben ser del mismo alto, y sus corredores de
alimentación deben estar ubicados de tal forma que al coíocar las celdas una
a continuación de otra, los corredores coincidan en sus extremos, además solo
estas señales pueden tener sus puntos de conexión a los lados de la celda, por
lo que los puertos que indiquen sus termínales serán líneas verticales; los
nombres de estos puertos deben _ser los mismos en todas las celdas. Los puertos
de las demás señales deben ser líneas horizontales de manera que indiquen el
ancho total del pin de conexión. Los puertos ubicados en el interior de Jas
celdas son interconectado directamente desde abajo o arriba de la celda en Ja
capa vertical de interconexión. Si el puerto está ubicado en cualquiera de los
bordes superior o inferior, las capas de enrutamiento no cruzan la celda, por
lo que si una señaJ viene por la parte superior y su puerto está ubicado en
la parte inferior, se utiliza una celda denominada RowCrosser para descender
la señal y realizar la conexión. Se pueden colocar hasta 2 puertos por señal.
Con todas estas consideraciones se debe diseñar las celdas de manera que no
se produzcan violaciones a las reglas de diseño. (Figura 4.13)
OUT
VDD.
A B OUT
GM9
VDO
6MDABUT ABUT.
OUT
Figura Í.U Puertos de \.ts celdas
Existen ciertas celdas que deben estar presentes en la biblioteca de
celdas: una celda, de paso entre filas, una celda de conexión a Vdd y una celda
de conexión a Gnd. En la biblioteca de celdas diseñadas para la tecnología ES2
de 1.2um se les dieron los nombres de Ron'Crosserj Tiehigh y Tielow,
respectivamente Figura 4.14.
D
•nato &«
Figura 4.U Roí Crosser, Tic í,oi, Tie Righ
Las celdas de pads deben tener el mismo alto, pero pueden ser de
diferente ancho, si un pad requiere ser ubicado a continuación de otro u otros
por motivo de conect i viciad o de reglas de diseño, es posible utilizar puertos
verticales a lo largo de sus bordes laterales en el lugar que se necesite. E]
puerto de borde del'pac/ debe tener la misma altura. Los pads son ubicados en
eJ padframe en forma espaciada ¡ pero en el caso que posean puertos verticales
se los coloca en forma ad3racente.
Las señales pueden ubicarse solamente en el borde inferior del pací
184
mediante puertos horizontales y se permite un puerto por señal.
Debe ex.itir un pad de esquina en la biblioteca para que el generador del
padframe construya correctamente el mismo, este pad debe tener puertos
únicamente en su borde derecho y en su borde inferior para las señales que lo
crucen. Además la altura y el ancho del puerto de borde deben ser iguales.
Para ejecutar el módulo del enrutador automático de celdas se debe
configurar la información de interconexión con el comando SPR Biock.
BfR Blooh ScUp.
IV»tli»t Fteiwo
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Figura 4.15 Configuración del SPR block
4.3.6 L-Ed.lt/DRC
Una ventaja actual en la fabricación de circuitos integrados es Ja clara
separación entre el proceso de fabricación y el proceso de diseño de las
máscaras. Para definir las limitaciones de una tecnología de fabricación se
requiere de consideraciones geométricas que conllevan restricciones físicas
de construcción de las que depende el correcto funcionamiento de los
elementos. Bsas consideraciones geométricas se denominan reglas de diseño.
1.85
En la figura 4.15 se presenta la configuración que se utiliza para ES2
del SPR block.
El módulo L-Edit/DRC permite realizar el chequeo de violaciones a las
reglas de diseño que correspondan a una determinada casa fabricante y que se
pueden crear y modificar a elección del diseñador. Los resultados pueden ser
presentados en el layout que se está editando o en un archivo de texto.
El conjunto de reglas de diseño
Si se dispone de un conjunto de reglas ya creado, es posible usarlo para
un diseño mediante el comando Replace Setup (ver menú File). Si no existe un
conjunto de reglas de diseño o si se quiere crear uno con diferentes
restricciones geométricas, se debe usar el comando DRC del menú Setup y seguir
los pasos que se enumeran a continuación:
i) Primeramente se debe organizar la información necesaria de las casas
fabricantes para definir las reglas que se necesitan.
ii) Si se necesita crear capas derivadas, estas deben ser creadas de
acuerdo a las restricciones geométricas que se quieran verificar. Por
ejemplo, el ancho de una compuerta debe tener cierto ancho mínimo, por
lo que es necesario crear la capa que defina Ja intersección entre el
área activa con el polisilicio para usarla en la regla que defina esa
violación.
iil) Con el comando DRC se puede generar, una a una, las diferentes
reglas de diseño y habilitarlas o no para ser chequeadas en el Jayout.
Estas reglas pueden extraerse del archivo de extensión TDB al cual
pertenezcan, mediante la combinación de teclas Alt-W, el archivo de
reglas tiene la. extensión RUb y el mismo nombre del archivo de origen.
Existen 7 diferentes tipos de reglas que pueden especificarse con el
programa L-Eclit, además se puede precisar, mediante switches, las condiciones
de chequeo para algunos de los tipos, considerando intersecciones,
186
coincidencias y sobrelaparnientos. A continuación de describe cada uno de los
tipos de reglas.
1) Ancho Mínimo (Mínimun Width)
Especifica el ancho mínimo que debe tener un objeto.
finchoMinino
Figura 4 . J 6 Ancho liniío
2) Ancho Exacto (Exact Width)
Indica el ancho exacto que debe tener un objeto.
ftndh»l"*»c I •
Figura í . i ? Ancho ciacto
3) Espaciamiento (Spacing)
Define la distancia m í n i m a de separación entre objetos de la misma capa
o cíe 2 diferentes capas.
187
Figura 4 , 1 8 Espaciaiíento Kíni ío
r***» 1* *tr»
Figura 4 . 1 9 Espac ia i i cn to N í n i í o e n t r e dos lascaras
4) Margen (Surround)
Especifica la distancia de separa.ci.on m í n i m a que debe existir entre los
bordes de dos objetos cuando e] uno esté dentro del otro.
I l<mfr*
llmpr*11«1 Mil MI
C«TT*Ct« ti *•
ifMTMt
C«rr»ct« ti ««
BfflttifíftflíH X'X-X-X'X-X'X'X'X- C«rr»ct« «1 «•iflWBTt OMWhl I*
ttl«l»Mkt« fwra.
Figón (.20 Kargcn I ÍBÍIO
5) Sobre I apanden to (Overlap)
Esta regla define la mínima distancia que un objeto puede superponerse
sobre otro cuando no está totalmente encerrado por él.
\—~\a Chequeada
Correcto
Votación
Hfflfiffll'IvX'X'X'I-l'X'I'X Correctot&tti
Correcto
Figura 4 . 2 1 Sobrc l apa i i cn to
6) Extensión (Extensión)
Especifica la mínima distancia que un objeto puede extenderse hacia
afuera de otro cuando está encerrado totalmente por él.
.189
ffia ffimfrfíttlEHB
COTT«Ct •
tvrrvct*
C*TT*Ct*
Figura M2 Eitensi tm
7) Inexistencia (Non-Exists)
Esta regla es útil para encontrar objetos en capas o combinaciones
de capas que no deban existir.
Ejecución del módulo DRC
Una vez que se hayan definido las reglas de diseño correspondientes a
la tecnología utilizada en el layout, se puede ejecutar el módulo chequeador
de violaciones del menú Specia.1. Para chequear un layout existen dos posibles
formas de utilización, se pueden ejecutar el módulo sobre el layout completo
o hacerlo por partes, cada una se puede escoger desde los comandos DRC y DRC
Box} respectivamen te.
Como se observa en la figura 4.23, se puede escoger mediante swltches
las opciones de entrega de resultados que pueden ser: con puertos sobre el
layout) con objetos sobre el hiyout o en un archivo cuyo nombre es el mismo
de la celda pero con extensión DRC. Además se puede escoger el tamaño del bin
a usarse en la ejecución.
Para obtener el mejor resillado de ejecución del módulo se puede
considerar estas opciones:
190
0 Placa
0 Placo
0 Urlto
Dontgn Rulo
Error Fort*
Krror Object»
DRC Krror * ta
Chcch
filo Timbad'-
|CelI8.PRC [
Bln Sin
cs: |10e( |
Canco 1 1 ¡t
Intornnl UnJt»
ÓK )|
Figura 4 , 2 ] Cuadro de diaálogo pm ci ORC
i) Tener en cuenta el tamaño del Jayout, porque el timepo de ejecución
sigue una relación cuadrática con las dimensiones del área sobre la que
se ejecuta.
ii) Ejecutar el DRC sobre una parte del Jayout con el comando DRC Box,
en caso de no ser necesario una verificación sobre todo el diseño.
iii) El verificador de reglas no considera para el proceso a las
máscaras que están ocultas, por lo que se puede reducir el tiempo de
ejecución ocultando máscaras que no incidan en la verificación.
iv) Deshabilitando algunas de las reglas de diseño que no necesiten ser
chequeadas.
4-.3.8 LVS
Cuando se ha terminado el diseño de todas Jas.máscaras del circuito, es
factibJe realizar una verificación del layout mediante la comparación de los
listados de nodos tanto del circuito esquemático como del layout. Para esta
comprobación se utiliza e] programa LVS, que es un comparador de listados de
nodos y ha sido diseñado para comparar dos archivos cualesquiera y decidir si
ambos archivos describen el mismo circuito. En el caso de que no se logre
determinar su correspondencia, LVS da la posibilidad de identificar y corregir
ciertas ambigüedades. Además el programa puede usarse para determinar si un
layout representa el circuito esquemático del cua.l se partió para su diseño
191
o si dos diferentes esquemáticos implementan el mismo circuito. LVS acepta
formato SPICE compatible con el formato de salida del módulo extractor del L-
Edit.
Uso del programa
•A
Los archivos de listado de nodos deben ser generados antes de ejecutar
el programa. Estos archivos pueden provenir de cualquier fuente, pero
generalmente uno pertenece a la descripción del circuito esquemático y el otro
ai correspondiente archivo de máscaras.
Para generar el listado de] esquemático usando el Tanner Tools, se
* utiliza el programa Nettran para producir un archivo en formato SPICE con la
opción -f SPICE y el archivo de mapeo SCH2SPC.MAC. Para generar el archivo
correspondiente al layout se debe invocar el comando Extract del menú Special
y generar el archivo SPICE que describa el layout.
El formato de estos listados es compatible con el programa LVS, pero no
son las únicas fuentes de las cuales se pueden obtener esos archivos.
•El programa de comparación se ejecuta desde el sistema operativo
DOS con el siguiente formato:
C:\>LVS [opciones] NETLISTJ. NETLIST2
Los resultados de la comparación se presentan en la pantalla, con la
opción -vfpar, Q en un archivo de salida., si se incluye la opción -o
archivo_salida.
£4.3.8 Simulador Lógico fGAIVSIM)
GatGsim es un simulador lógico digital que puede manejar 4 estados
(0,1,Z,X) con capacidad para correr en máquinas con procesadores 80286/80386,
e incluso en modo protegido virtual para diseños extremadamente grandes. El
algoritmo usado por el programa está escrito en lenguaje ensamblador para
elevar la velocidad de procesamiento de la información. .Los circuitos que se
-§>192
pueden simular incluyen compuertas simples, drivers de 3 estados, flip flops
tipo D, retenedores, señales repetitivas y modelos de memoria ROM y RAM. Cada
uno de estos circuitos pueden incluir retardos temporales específicos. Los
tiempos son calculados como enteros de 32 bits, lo que facilita procesos
grandes de simulación, además hay funciones de verificación de resultados,
formatos de salida flexibles, comparación automática de los resultados con un
archivo de salida previamente realizado y simulación de fallas.
El programa usa una línea de interfaz simple para el usuario, los
comandos del simulador son familiares con sus funciones y se identifican con
sus dos primeras letras. Se puede utilizar comentarios siempre precedidos por
e] símbolo "$", así como líneas de continuación precedidas por el símbolo "+" .
El ingreso de comandos puede hacerse desde un archivo de comandos de extensión
SIM o mediante el ingreeso de los mismos dentro del simulador en línea. El
simulador se puede ejecutar de la siguiente manera:
C:\GATBSIM\GATESIM [/h /e vmpstart vmpsize] [nombre_archivo]
donde: /h especifica virtual mode protected heap
/e especifica uso del modo virtual protegido
vmpstart dirección inicial de la memoria extendida a \Hira;
vmpsize tamaño del bloque de memoria extendida
En general se tiene el siguiente formato para ejecutar un comando:
COmmand [parámetros] [opciones]
4.4 ANÁLISIS COMPARATIVO CON EL SISTEMA TENTOS
Para realizar un análisis comparativo entre las dos herramientas
computacionales se deben fijar primero los parámetros de comparación, para la
misma se presentan los siguientes campos:
-El interfaz usuario - programa
-Los módulos de síntesis que los dos paquetes poseen
-Las innovaciones del un software respecto al otro
193
Para evaluar el primer campo de análisis vale utilizar la experiencia
adquirida en el desarollo del presente trabajo utilizando dichas herramientas.
Se debe manifestarse que el Sistema Tentos es un software que todavía
se encuentra en proceso de desarrollo en Brasil, mientras que el Sistema
Tanner es un software terminado y que se encuentra en el mercado por lo tanto
es un software proba.do, basado en esto, es de esperarse que la interfaz
usuario-programa de Tanners supere ampliamente al de Tentos.
Entre otras facilidades del interfaz del Tanner deben manifestarse:
-La facilidad de edición de objetos ya. que en este software se puede
trabajar con el ratón, Tentos tiene fallas en este aspecto.
-Si bien en ambos sistemas se tiene acceso directo a los programas del
paquete, resulta mucho más simple acceder a los módulos del Tanner
debido precisamente a la manera como presenta los diferentes menús de
opciones.
-Resulta mucho más simple cambiar los parámetros de configuración en
Tanner que eri Tentos, vale recalcar que todas las configuraciones en
Tanner se guarda en un solo archivo de extensión TDB, en Tentos no, se
necesitan siempre diferentes archivos para cada módulo.
Para la síntesis en Tentos, se tiene dos procedimientos, el primero del
1enguaje NILOTRANCA y útil izando para 1 a compi 1acion e 1 programa TRAMO
obteniéndose un archivo de extensión CNI, el otro procedimiento es partiendo
de SPICE utilizando para la compilación TRAMO o TRAGO y obtener un archivo
de extensión SPC.
En este punto ambos procedimientos convergen y a partir de este todos
los pasos subsiguientes son los mismos.Vale anotar que estos procedimientos
se io hace dentro del ambiente TENTOS, en el primer caso se realiza la captura
en forma de Texto, en el c¿iso del SPICE se captura en forma textual o también
se tiene Ja opción de utilizar un editor de esquemas propio de Tentos, y con
el postprocesor Esquema_sPice transformar automáticamente la descripción
194
esquemática a una descripción textual can el formato de NETLIST de SPICE.
Para Tanner, el procedimiento de síntesis parte de un editor de esquemas
externo por ejemplo: ORCAD, TANGO entre otros, de este programa se obtiene el
archivo NETLIST, obtenido dicho archivo recién se ingresa al ambiente Tanner,
en Tanner se sigue un único procedimiento de síntesis. Si bien Tentos integra
todo el procedimiento de síntesis en el mismo ambiente, dicho procedimiento
es demasiado rígido, Tanner da mucha flexibilidad en los primeros pasos de
síntesis ya que permite al diseñador escoger el ambiente más favorable según
el caso particular, además en Tanner existe muy poca iteracción usuario-
programa, en este aspecto el programa resulta más automático, sin embargo los
requerimientos de Hardware de Tanner son superiores a los de Tentos justamente
para dar todas estas ventajas.
El generador de layovts de Tentos EMA2 alcanza características que hacen
del mismo una buena herramienta de diseño de máscaras sobre todo cuando se
tienen limitantes de hardware, los archivos generados por Tentos de extensión
RS pueden ser convertidos a su equivalente CIF, archivo el cual puede ser
recuperado fácilmente por Tanner.
En cuanto al verificador de reglas de diseño debe manifestarse que
Tanner al ser un ambiente muy amigable , permite al usuario definir las reglas
de diseño a ser verificadas con mucha facilidad, como se anotó anteriormente,
todos estos seteos son guardados en el archivo único de extensión TDB, Para
Tentos la configuración para el verificador de reglas de diseño es un archivo
particular para cada caso, archivo de extensión DRC.
Respecto al Extractor, Tentos presenta su programa Extribo, el cual
permite obtener los transistores que existen en un determinado Layout, sin
embargo este programa tiene deficiencias el momento de extraer los
transistores de circuitos muy simples como son nands o nors de 2, 3 o 'I
entradas, Extribo genera un archivo SPICE incorrecto en estos casos, para
casos más complicados el programa ha funcionado bastante bien. Tanner no tiene
estos problemas, inclusive entrega el archivo SPICE con los nombres de
determinados nodos si los mismos tienen alguno en particular.
195
Tanner además presenta algunos nuevos módulos, tales como LVS,
CrossViewer. Si bien dichos módulos no tienen mayor importancia dentro del
proceso de diseño, resultan herramientas bastante didácticas el momento de
evaluar un determinado diseño.
4.5 EJEMPLO DE DEFINICIÓN DE CELDAS PARA SÍNTESIS AUTOMÁTICA
Para una mejor apreciación del funcionamiento de Tanner Tools , a
continuación se realiza un ejemplo de síntesis en base al diseño de un
multiplexer 2 a 1. Este diseño sí bien es sencillo es lo bastante didáctico
para la comprensión del manejo del paquete de software que hemos descrito en
este capítulo.
Diseño Funcional
Este punto corresponde a la. descripción funcional del circuito, es decir
al funcionamiento lógico que debe tener el diseño. Para el MUX2-1, la
representación booleana sería la siguiente;
SALIDA = ENTRADA O . CONTROL + ENTRADA 1 . CONTROL
Diseño Estructural
Descripción gráfica
Para elaborar el circuito esquemático se utiliza el OrCAD, el circuito
de ejemplo se desarrollo en base a 2 compuertas AMD de 2 entradas, una
compuerta OR de 2 entradas y un inversor. En la figura 4.24 se presenta el
circuito a nivel de esquemas, que se almacenó en e.1 archivo MUX2-1.SCH.
Figura 4.24 Esqneiílico del circuito Kni2~l
Descripción textual
Con uno de los utilitarios del OrCAD, el programa NETL1ST, se obtiene
el archivo del listado de nodos que describe el circuito esquemático. Para
ejecutar el utilitario se lo ejecutó de la siguiente forma:
NETLJ.ST MUX2-1.SCH MUX2-1.WIR /P
A continuación se presenta el archivo de descripción extual MUX2-1.WIR.
(EDIF MUX2MTNUSJ_SCH(status(EDlFVcrsíon 1 1 0)(EDlFLcvel 0)(Written(TimeStamp 1994 5 26 14 30 11)(comtnent "The ABOYE TimcStamp is local tjme")(accounting Program "NBTLIST.EXE")(account ing ProgramVersión " V3 .22 26-Oct-89")(commcnt "(C) Copyright 1985,1986,1987 OrC'AD Systems Corporation)
(external TTL_LIB)(external DEVICE_LIB)(external ANALOG_LIB)(external PROPIA1_LIB)(external PROP.IA2__M B)(externa! SCHHMLBl_LIB)(external SCHEMLB2_.U B)(external SCHF,MLB3_MB)(design MUX2MIHUS1_SCH (qualify líb root))(1 ibrary 1 i b(ccl1 root(status(Wri ttcn(TimeStamp 1994 5 26 14 27 22)
ALL RIOHTS RESERVBD.")
(comment(commen tícommcnt(commcnt(commenI(commcnt(camment
'The ABOYE TimeStamp
ShectMay 26, 199-1")
!ocn.I t imc")
I of'DOCUMBNT N U M B B R i")' R E V I S I Ó N 1 . i » )'TITLE fflJX 2 / 1 » )'l/M BPN")
I » )
(vícw NETLIST root_HHT
197
( interface(define innut port VDU)(define input port ENTRADA J )(define input porfc GND)(define output port SALIDA)(define input port CONTROL)(define input port ENTRADAO))
(contento(instance (quallfy SCHEMLBl_LIB AND2) AND2_NET Ul){instance (qualify SCIIBMtB 1__.LIB AND2) AND2_NET U2)(instance (quRlify SCHEMLB1_LIB OR2) OR2_NBT U4 )(.jnetnnce (qualify SCHBMI,B2_LJLB INV) INV_NET U3 )(joinedENTRADA 1(qualify Ul P_Q01))
(joined(qualify Ul P_003)(qual ify U4 P_001 ))( joinecl(qualify Ü4 P_G03)SALIDA\o íned
CONTROL(qtiBJ ¡fy Ul P_002)(qualify U3 P_001)
( joined(qualify U3 P_002)(qualífy U2 P_001))
(joíned(qual ify U2 P_004)(quRl ify U3 P_003)(qual ify U4 P_004)(qualify Ul PMU04)VDD)( joined(qualify U2 P_003)(quali fy U4 PM002))
( joinedENTRADAO
ify U2 P_002)
(joined(qual ify U2 P_005)(qualify U4 P_005)(qualify U3 P_004)GHD(qualify Ul P_005)
Simulación lógica del circuito
Para efectuar la simulación del circuito se dispone del programa
GATES IM, que es un simulador lógico que forma parte de TANNER TOOLS. Para
utilizar el simulador se tiene que 3 archivos auxiliares: un archivo de
listado de nodos en un formato entendlble por el simulador, un archivo de
definición de señales y un archivo de comandos para el simulador.
El archivo del listado de nodos, con extensión NET, se obtiene mediante
el traductor de listados NETTRAN usando las librerías de mapeo que se incluyen
198
en el archivo SIMMAP.MAC, de la siguiente forma:
NETTRAN -M SIMMAP.MAC MUX2-1.WIR MUX2-1.NET
El archivo MUX2-1.NET obtenido es e3 siguiente:
3 UUAND2 ENTRADA! CONTROL U1_P3 YDD CNDUl_P3 .AND ENTRADA I CONTROLí cnd of U]$ U2=AND2 U3_P2 ENTRADAO U2_P3 VDD GNDU2_P3 .AND U3_P2 EHTRADAO.$ end of U2í U4*OR2 Ul_P3 U2_P3 SALIDA VDD GNDSALIDA . QR U1_P3 U2_P3í end of U4-$ U3aJNV CONTROL U3_P2 VDD GNDU3_P2 . INV CONTROLí end of U3
EL archivo de definición de señales, de extensión VEC, se tiene que
crear con un editor de textos, y debe incluir comandos .CLK del simulador, a
continuación se presenta el archivos MUX2-1.VEC.
$ Power connections$OHD .CLK O OVDD .CLK O IENTRADAO .CLK O 1BHTRADA1 .CLK O OCONTROL ,CLK O 1 5000 O 30000 O ,REP O
El último archivo que se necesita para la simulación es un archivo de
texto que contiene una serie de comandos del simulador para no tener que
ingresarlos desde la línea de comandos del programa, es decir que es como un
archivo tipo baten. El archivo utilizado para el ejemplo del multiplexor 2 al
es MUX2-1.SIM, y se presenta a continuación:
NBlfile MUX2-1MOnitor ONP A t t f i l e MUX2-!VJewvcctor ONDP J 2 1.tab ENTRADAO ENTRADAl CONTROL SALIDAHorizontal ONSimúlate O 100000 10QUit
Para utilizar este archivo se debe ejecutar eJ programa de la siguiente
forma:
...>GATESIM MUX2-1
Los resultados de Ja simulación se presentan en forma de variaciones de
los estados lógicos pertencientes a cada una de las señales. En la figura 4.25
se puede observar los resultados de la simulación del multiplexor 2 a 1.
199
COKTKOi,SéLIM
Figura 4.25 Resultados de la sigilación del KOI2-1.
Como se aprecia en los resultados, existe un pequeño desfase en la
salida respecto a las entradas, esto provoca que las variaciones en los
estados de la señal de salida no correspondan exactamente a las variaciones
de la señal de control.
Una vez realizada con éxito la simulación del circuito, se puede pasar
al diseño f ísico} es decir a la generación de las máscaras que serán
fabricadas.
Diseño a nivel físico
Generación del núcleo
Mediante el programa NETTRAN y con los archivos de mapeo creados para
la biblioteca de celdas de la tecnología ES2; se obtiene el archivo MUX2-
1 .TRPj que es la entrada para el módulo SPR del L-Edit. Para generar ese
archivo se ejecuta el programa de la siguiente forma:
NETTRAN -M ES2TPR.MAC MUX2-1.WIR MUX2--JL.TPR
Una vez que se ha creado el archivo MUX2-1.TPR se puede ejecutar el
programa J_,EDIT, para generar el Jayovt en forma automática. Dentro del
programa y bajo el menú Setup, se encuentran comandos que permiten configurar
el enrutador para que realice la operación con ciertas condiciones. Con el
comando SPR .Bíock se describe la ubicación de las entradas y salidas en el
200
CAPITULO 5
CONCEPCIÓN DEL CIRCUITO PARA EL CONTROL DE LA CERRADURA
DIGITAL UTILIZANDO CIRCUITOS INTEGRADOS COMERCIALES
5.1 ESPECIFICACIONES Y REQUERIMIENTOS DEL SISTEMA DE CONTROL DE CERRADURA
DIGITAL
El sistema digital que controlará la cerradura eléctrica de una puerta
debe cumplir con las siguientes especificaciones:
Ingresar una clave de cuatrodígitos para controlar la apertura de una
cerradura eléctrica; el ingreso de se hará mediante un teclado de 12
teclas (tipo telefónico), de modo que los dígitos deben tener un orden
secuencia! preestablecido, para ser aceptados. De lo anterior se
concluye que existen 12=20736 posibilidades y la probabilidad de que se
acierte en la clave presionando cuatro teclas al azar es menor a
4.8x10 , con lo cual se garantiza un rango suficientemente seguro.
Una vez que se presiona la primera tecla para ingresar la clave, se
tiene un tiempo máximo para ingresar los otros dígitos, de no hacerlo
en este tiempo, el sistema regresa al estado de espera.
En ca.so de que se digite mal la cJave (luego de ingresarse los cuatro
dígitos) el sistema permitirá que se intente por dos ocasiones más, si
los tres intentos faJ lan se activará una alarma. Si la clave está bien,
se dará una señal que debe comandar la apertura de la cerradura.
Debe ser posible cambiar los dígitos de la clave cada vez que se
considere necesario. Para ello, existirán dos mod'os: un modo activo,
cuando el sistema de cerradura está funcionando (trabajo normal), y el
modo de programación en donde se programa. Ja cJave a través del mismo
teclado, el segundo caso es utilizado el sistema solo cuando se desea
cambiar la clave por una nueva clave.
206
El diagrama funcional para el sistema propuesto es el de la figura 5.1
CIRCUITOCOflB I NrtC IO —NflL
COMTWOL3
IMTEHTOS1la. cerrad u ira A la.
Fignra 5.) Diagra ia Funcional
5.2 DISEÑO A NIVEL FUNCIONAL Y LÓGICO DEL SISTEMA UTILIZANDO CIRCUITOS
INTEGRADOS
5.2.3. Codificación del teclado
Para el ingreso tanto del código que acciona la cerradura como de los
cambios que se hagan en él, se dispone de un teclado de 12 teclas, cuya
conexión es de tipo matricial. Pora el manejo de las señales que serán
ingresadas por el teclado se tiene al menos dos posibilidades, la una es una
codificación usando elementos discretos y circuitos integrados de baja y
mediaría escala de integración ? esta opción presenta ciertos problemas en el
acoplamiento de Jos elementos, en el excesivo consumo de energía, y en el gran
espacio físico que ocupa la implementaclón, sin contar con el costo que
demandaría el total de elementos; la segunda opción es usar un circuito
integrado diseñado con este fin, dicho circuito integrado es ei 74C922 que
permite una codificación de hasta 16 teclas o el 74C923 que tiene una
capacidad cíe 20 teclas. Puesto que son circuitos CMOS, consumen poca potencia
207
y es ideal para la presente aplicación.
Por las razones antes descritas se escogió la segunda opción, es decir
con el circuito integrado 74C922 para 16 teclas. En la figura 5.2 se presenta
un diagrama esquemático del circuito, en su versión para 20 teclas, su
funcionamiento es el mismo para 16 teclas, excepto que se suprime una entrada
al codificador y por tanto una salida codificada (la más significativa).
IMkTA
Figura 5.2 Diagrasa del codificador de teclado
El circuito decodlPicador de teclado (figura 5.2) funciona en base al
método de barrido secuencia!, para ello usa un contador binario de 2 bits, un
decodificador binario y un codificador. El circuito oscilador de entrada
(para el cual es necesario un condensador externo C*™), barre las teclas, para
detectar la presencia cíe alguna presionada. Si encuentra una tecla
presionada, ingresa un bajo al codificador, el cual pone en su salida e]
código binario correspondiente (los bits menos significativos). Los bits más
significativos Jos provee el contador.
El circuito posee el. sistema de sai ida tres estados, de modo que se debe
habilitar el pin correspondiente a Output Enable para obtener una salida
208
válida.
Debido a que el sistema mecánico del teclado presenta rebotes, eJ
codificador incluye un sistema de eliminación de rebote (para lo cual se
necesita un condensador externo CV,,,,), por ello, el dígito correspondiente an.0n
la tecla presionada pasará a la salida sólo cuando se habilite la señal de
validación (Data Available), lo que ocurrirá un tiempo luego de presionada la
tecla.
La señal de dato válido (DAV) correspondiente al circuito decodificador
del teclado, es utilizada para habilitar las salidas del mismo circuito
integrado (cuando ya son válidas), lo cual se hace con un inversor cuya salida
se conecta al. pin OE. Así mismo, esa señal es usada para activar circuitos
temporizadores que permiten la habilitación de otras etapas y la
sincronización de las comparaciones.
Como se mencionó, el circuito integrado es de tecnología CMOS, por lo
cual, se necesita un buffer que permita el manejo de la corriente que se
requiere. Para esta función se eligió el circuito integrado 74LS244, que
posee 8 buffers y manejadores de línea con salidas tres estados, a través de
este chip se ingresan ]os datos de las teclas presionadas hacía las siguientes
etapas del circuito.
5-2.2 Circuito de almacenamiento y programación de clave
Para la parte de almacenamiento y programación de la clave se optó por
comparar dígito a dígito y usar los resultados en un circuito secuencia! que
los transforme en una salida paralela de cuatro bits.
Sin embargo, el código a usarse sí debe ser almacenado en algún circuito
para luego ser comparado. Se eligió usar para esta función una memoria RAM (de
lectura-escritura) y aprovechar la capacidad, de esta memoria para ser
utilizada en los dos modos (lectura-escritura), de forma que en el uno se
tiene el modo activo y en el otro la programación.
En la opción de lectura, el circuito trabaja en el modo activo, es decir
209
permite el ingreso de la clave para activar la cerradura o la alarma, dicha
opción se elige con un interruptor externo conectado al pin de la memoria que
permite eligir lectura y escritura.
En la opción de escritura, el circuito trabaja en el modo de
programación, para este modo se usa el mismo teclado para ingresar la clave
a ser aJmaceriada.
Como se ve, el elemento básico de este bloque es la memoria RAM, ésta
debe ser estática puesto que Ja velocidad de acceso no es un limitante y
además una memoria dinámica requiere cíe un circuito de refresco. Sin embargo,
es difícil encontrar memorias de baja capacidad que cumplan con estas
características, por lo cual se usará una memoria 6116, que está organizada
en 2Kx8 bits; de ésta se usarán las cuatro localidades bajas.
La memoria posee 11 líneas de dirección, 8 1íneas de datos, una
habilitación del chip (CE), una habilitación de salidas (OE) y la habilitación
para lectura o escritura (WE). Puesto que las operaciones cíe escritura y OE
(output enable), usada en lectura, son inversas, se coloca un inversor entre
ios pines WE y OE.
El circuito implementado se muestra en el anexo G, y se describe a
continuación.
Con eJ interruptor (SW) en 1 lógico (VCC), la memoria está en la opción
de lectura, es decir el circuito de la cerradura está funcionando. Se
deshabilita el buffer de la memoria, dejando las salidas de este circuito
(74LS244) en alta ímpedancia y aislando las salidas de datos con el código
procedente del teclado.
El contador módulo 16 con sus bits menos significativos (7493)
direcclona la memoria RAM, de modo que se pone en el bus de datos el dígito
a compararse. Cada vez que se presiona una tecla, se produce una señal de
habilitación DA en el codificador de teclado, Ja misma que se usa como señal
de reloj para el contador. Por cada transición se lee de la memoria el código
de la tecla que debió ser presionada y en ese instante, los 4 bits entran en
2.10
el comparador (7485) para compararse con los 4 bits ingresados por la tecla
que se presionó.
La salida del comparador indicará si son iguales (1.) o diferentes (0.)
-y este resultado pasará al registro de desplazamiento serie-paralelo (74194),
el cual, al cabo cíe cuatro teclas presionadas, tendrá en sus salidas la serie
de cuatro bits listos para alimentar aun circuito combinacional que indicará
la acción a tomarse (activar la cerradura o la alarma).
Para la salida a la alarma, la señal de acción debe pasar, a un circuito
de control, circuito que primero chequeará si se han realizado los tres
intentos, para dar el paso definitivo del bit de habilitación de la alarma.
Cuando el interruptor (SW) está en O lógico (GNU), la memoria está en
la opción de escritura, es decir en el modo de programación. El O, habilita
el buffer de la memoria.
Al presionar una tecla, los cuatro bits entregados por el decodificador
de teclado serán grabados en la memoria, cuyas direcciones son apuntadas por
el contador. Presionando tres teclas, se termina la programación de la
memoria.
Cabe anotar que el buffer evita, en el modo activo, que se
cortocircuiten los pines de datos ya que del buffer correspondiente al
codificador de teclado sale una información y de la memoria también sale
información.
Es de notar, que el circuito de almacenamiento posee una memoria volátil
en la cual, la información se pierde al perderse la energía, por ello, el
circuito requiere estar siempre alimentado. Esto implica que se deberá
contemplar una fuente de energía de respaldo, considerando además que La
cerradura debe poder activarse aún en ausencia de energía eléctrica de la red
píibj i.ca.
211
5.2.3 Diseño del conlroi
El control básicamente se refiere a un dispositivo que comande la
habilitación de algunos circuitos integrados cuando se inicia el proceso
presionando la primera tecla y que los mantenga habilitados un tiempo
suficiente hasta que pueda presionar las cuatro teclas de la clave de los tres
intentos. Terminado este tiempo si la clave es correcta se abrirá la cerradura
y si no lo es se activará la alarma. Si no se ingresaron los cuatro números
durante este tiempo no se desencadenará ninguna acción. El circuito para este
control puede ser un temporizador monoestable (SN74121), este tempprizador
debe ser realizado en este diseño con elementos digitales,por lo que con un
contador clecádico se puede simular la función del 74121.
En el circuito de la cerradura digital, para temporizar se utiliza el
circuito de la figura 5.3,
Pi&nra 5.3 Teaporuador mnocstable
En el circuito de la figura 5.3 se observa e] circuito de temporización,
la señal DAV produce un flanco positivo como consecuencia de que se ha
digitado la primera tecla y dispara al flip fJop, produciendo el paso del 1L
de la entrada del circuito CÍA a la salida, este 1L produce que la señal de
212
reloj que esta en la entrada del C2A (SN 7408) pase a la salida, e inicie el.
conteo el circuito C3 (SN 7490), el circuito C5A (SN 7421) detecta que se ha
producido en la salida del contador decádico la combinación 1001 (equivalente
binario de 9 decimal que incluido el O son 10 estados los que cuenta el
circuito C3), produce una señal de "alto" 1L que resetea ai contador, está
misma señal invertida por C4A (SN 7404) resetea el flip flop, poniendo su
sal ida a O lógico.
La salida Q del circuito, permanece en alto mientras dure la cuenta del
circuito C3, en otras palabras el tamaño del pulso dependerá de la frecuencia
del oscilador que se alimenta a la entrada del reloj del contador decádico C3.
Vale resaltar que el circuito atiende al primer disparo, es decir toda
señal en CLK del circuito C.1A posterior será ignorada mientras dure el conteo
del circuito C3.
Se puede controlar la duración del pulso de habilitación, variando los
valores de los elementos que determinan la frecuencia del oscilador que genera
la señal, de reloj que se alimenta al contador decádico.
Se ha estimado que el tiempo requerido para ingresar las cuatro teclas
es de alrededor de 10 segundos
Este temporizador habilitará por aproximadamente 30 segundos la memoria
y el contador que direccionará la memoria.
5-2.4 Diseño del circuito combínacional
Todos los circuitos integrados a los que se hará referncia se presentan
en el ANEXO G.
Para que el controJ desencadene una acción sea una alarma o abrir la
puerta, deben cumplirse tres condiciones que se alimentan a una compuerta AND
(CI52B).
213
a) Las salidas del contador deben estar en el cuarto estado indicando que
se han presionado las cuatro teclas (dos bits correspondientes a 1, L ),
b) El conmutador que controla el modo de lectura/escritura debe estar en
1 lógico indicando que el control está activado.
c) La habilitación del teclado debe estar desactivada indicando que ya no
la tecla ya no está presionada.
Cumplidas estas condiciones se debe chequear la salida del registro de
desplazamiento SN74194 (CI51). Se alimentan los cuatro bits correspondientes
a la comparación de las cuatro teclas a una compuerta AND (CI52A). Si los
cuatro bits son 1 lógico, la salida de esta compuerta será 1 lógico y si
además se cumplieron las condiciones de a), b) ye), se deberá abrir la
puerta, lo que se refleja poniendo en alto la salida de una compuerta AND
(CI54A).
La salida de la AND CI52B, se alimenta al circuito CI54A a través de dos
inversores (CI23B y CI23C), esto se lo hace con la finalidad de proveer un
retardo a esta señal hasta que el registro de desplazamiento entregue Ja
respuesta completa de la comparación.
En el circuito de la alarma, sí por lo menos una de las teclas fue
incorrecta, la salida de la AND CI52A será O lógico cuando los cuatro dígitos
sean ingresados. La salida de la otra AND CI52B será 1 Iógico5 esta salida
negada se suma con la salida de CI52A para obtener un 1 lógico en la ÑOR
CI51A. Ahora bien, para que la alarma se active, la puerta no deberá estar
abierta, lo cual se hace cumplir mediante una AND (CI54B) que se pondrá en 1
lógico, si y sólo si la alarma se ha activado y la puerta está cerrada.
En cualquiera de los casos, sea en la apertura de Ja puerta o activación
de la alarma, se produce un flanco positivo de reJoj que obliga a registrar
este hecho en los flip-flop correspondientes (CT13A y C1.13I3).
214
5.2.5 Control de la puerta
Para registrar el hecho de que se debe abrir la puerta, se alimenta el
flanco del reJoj producido, a un flip-flop (CI53B) el cual, pone su salida Q
en 1 lógico y la Q en O lógico; esta señal será la que controle Ja cerradura
eléctrica.
Para controlar que la puerta se cierre y permitir su posterior apertura
se dispone del pulsante RESET1 que controla el CLEAR del flip-flop CI53B.
5-2.6 Circuito de alarma
De igual forma que para el control de la puerta pasa una señal de reloj
positiva al flip-flop (CI53A) cuando debe activarse la alarma.
El circuito de la alarma está compuesto de dos etapas: un oscilador
usando el tlmer LM555 y un amplificador de audio LM386.
La frecuencia del oscilador, según el anexo G será:
1
0.693J?5C.+5 5
liz
Está ultima ecuación entrega el fabricante del temporizador 555.
El ínterfaz entre el control de alai™ y el oscilador es un transistor
NPN el cual está saturado cuando la alarma está desconectada. Cuando la
alarma se activa, el transistor se corta permitiendo que el condensador Cr se
215
cargue y pueda iniciar la oscilación.
El circuito integrado LM386 es un amplificador de audio que provee una
potencia de salida máxima de 250 mW al parlante de 8Q de la misma potencia.
Tiene un ancho de banda de 300 KHz de modo que permite el paso de los
armónicos de la onda cuadrada de 1320 Hz dado por el circuito oscilador.
Para desconectar la alarma se debe actuar sobre el CLEAR del flip-flop
CI53A. Como ésta puede ser desconectada mediante un conmutador (SW2) por
personal autorizado o ingresando la clave correcta (al abrirse la puerta), se
ingresan estas dos condiciones en una compuerta AND (CI62C) que controla al
CLEAR del. biestable.
5,2.7 Indicadores luminosos
Para indicar alguna de las condicioneso en el que se encuentra el
sistema, se dispone de leds manejados por transistores de la siguiente manera
a) Con transistor PNP.- Como se ve en la figura 5.4.a ,el led se
enciende cuando en la base de transistor se pone un O lógico que satura
ai transistor, con i lógico en la base el led está apagado. Para este
manejo se usa un transistor PNP 2N3906 apropiado para trabajar en
conmutación con una resistencia R.
La caída de voltaje en un led es de aproximadamente 1.6 V y alcanza su
máxima brillantez entre 10 y 20 mA . Por lo tanto para una corriente de 15mA
se tendrá :
R =
15x1 0"3
Vcc = 5V
R = 207Ü
216
vcc
KPNP
NPN
_
Figura 5.4 Manejo de leds
Por lo tanto se usa una resistencia de 220 Q. Cuando el led se activa
con 1 lógico (figura 2.b), se debe usar un transistor NPN y una resistencia
del mismo valor que en el caso anterior (220 fl) . Un transistor NPN apropiado
para trabajar en conmutación es el 2N2222.
Respecto a la función de cada uno de los cuatro diodos led se tiene: el
led. D4 se enciende para señalar el tiempo en que se puede presionar las teclas
y que el sis tema es tá habi 1 i tado, e 1 led D3 se enciende cada vez que se
presiona una tecla y es reconocida por el codificador, se usa un transistor
PNP para manejar ese diodo porque se toma la señal de habilitación negada a
través de un inversor en colector abierto (CI23A) que tiene más capacidad de
manejo de corriente que los demás circuitos integrados; el led D2 se enciende
cuando se ha activado la apertura de la puerta y el DI cuando se ha activado
Ja alarma.
5.3 DISEÑO DEL CIRCUITO DE ALIMENTACIÓN Y DEL RESPALDO DE ENERGÍA
Una vez terminado el diseño y construcción del circuito, se evaluó el
consumo de corriente del mismo u ti 1 izando una fuente disponible
comercial mente. Además se consideró que la fuente de polarización debía poseer
217
.un sistema de respaldo de energía, en el caso de que la fuente principal de
alimentación fallara y considerando que muchas de las empresas y fábricas
poseen generadores de energía eléctrica, únicamente se diseñó un sistema de
respaldo de energía para la memoria del circuito, de manera que los dígitos
pertenecientes a la clave de la cerradura permanezcan almacenados mientras se
energiza nuevamente la red principal de alimentación.
5-3.1 Diseño de la fuente
Se estimó que la fuente de alimentación, de la mayor parte del circuito,
debe proveer un mínimo de 550 mA a 5V, por lo tanto la potencia que consume
el sistema es de 2.75 W.
Para explicar los pasos seguidos en el diseño se hará referencia a la
figura 5.5.
T
Figura 5.5 Fnente p r i n c i p a l de ali ientacióa
Para rectificar la ^eña»! se usó el puente ECG5304 que tiene una
capacidad máxima de manejo de 1.5 A^, corriente pico de 50A y una caída de
vol ta je de IV.
218
Para dimensionar el capacitor del filtro a la salida del puente se debe
utilizar la ecuación 5.4.
C3 = [EC. 5.4]2 * R
Se consideró la máxima carga a la salida del regulador para determinar
la resistencia de carga R,,tu
R, = 5V/1.5A ( la corriente máxima del regulador es 1.5A)
R( = 3.33 £2
Asumiendo un rizado del 20% (T = 0.2) y considerando que la frecuencia
es de 120 Hz para un rectificador de onda compelta, el valor obtenido para el
capacitor es de 7224 u.F. Se utilizó por tanto un capa.citor de 6800 p.F, de
valor más próximo, con Lo que el rizado se eleva a 18%.
Debido a que se disponía del regulador NTE956 cíe voltaje ajustable entre
1. 2V y 37V y de una sal i cía de corriente de 1.5A, se utilizó este elemento para
proveer una salida de 5V. Para determinar los valores del circuito ajustable
se utilizó la ecuación 5.3 dada por el fabricante.
V = 1.25 * ( 1 + — ) [Ec. 5.3]Rl
Se eligió un valor de 270 Q para Rl y se determinó que la resistencia
R2 debía ser de un valor de 810 Q, se usó por tanto un potenciómetro de 2 KQ
para tener un buen rango de calibración. EL fabricante aconseja además usar
un condensador C, = l[iF a la salida del regulador y un C, = O.JjiF a la entrada¿ 1
El fabricante del regulador NTE956 índica que el voltaje mínimo de
entrada debe ser mayor en 3 V que la salida, por tanto como la salida es de
5V, la entrada no debe ser menor que 8V.
219
.El voltaje VDC a La salida del filtro es:
VDCl{n = Vmín / (1 - T)
Vnrmín = 9.75 VU\l
Y el voltaje pico a la entrada:
Vpico = Vnnmín Vpico= 11.51 Vu U
De estos cálculos se determinó que el transformador mínimo que se
debería utilizar era de 120V/8.8V. El transformador usado es de 120V/9V de
1A de capacidad, por lo que se cumplen con todos los condicionantes
mencionados.' • i
5.3.2 Diseño de la fuente de respaldo
Con la finalidad cíe mantener almacenada la clave en memoria aún cuando
se pierda energía, se usa una fuente de respaldo cuyo cicuito se indica en la
figura 5.6. Para implementarlo se disponía de un regulador LM7805, cuya
capacidad es de 1 A. Debido a que el consumo de la memoria es bajo, alrededor
de 30 mA fuera de operación y 80 mA en operación según el fabricante, se
utilizó dicho elementa.
La fuente de respaldo será una batería de 9V que entrará a funcionar
cuando la alimentación principal de la red falle, de la siguiente manera (ver
figura 5.6):
En operación normal el voltaje DC del filtro es de 10V aproximadamente
y por lo tanto el diodo D3 está directamente polarizado y D4 lo está
inversamente, con lo cual al regulador de la memoria alimentado por la
fuente principal.
Cuando la fuente principal falla, el diodo D4 es polarizado directamente
y el D3 no está polarizado, por lo tanto la batería de 9V es la que
alimenta al regulador. Cuando la fuente principal vuelva a funcionar,
220
los diodos conmutan a su -estado inicial y el regulador del circuito es
alimentado por esta fuente.
Los diodos a usarse deben ser de rápida conmutación para que la
información de la memoria no se pierda. Se emplean diodos 1N4148 que proveen
una conmutación en 4ns, soportan 200mA,,« y 450 niA pico, 100 V de voltaje pico
inverso y la caída es de IV aproximadamente. Puesto que el regulador puede
entregar máximo 1 A, el nivel de corriente en los diodos es adecuado, además
la caída de voltaje en polarización directa es compensada jxirque la entrada
mínima es de 9 V y el regulador requiere 7V como mínimo para entregar a su
sal ida 5 V.
U201 LM7805
11HHB
2
J
01f 1H1HO <•
- B T 1- 9V
VI R YOHO
0.33UF
1A
f Ñ C5
Figor» 5.6 Fuente de respaldo
Al igual que en la fuente principal, se -usan los condensadores
recomendados por el fabricante para el circuito del regulador, es decir de
0.33p.F, para la entrada y IfiF para la salida.
5.4 PRUEBAS EXPERIMENTALES DEL CIRCUITO
5.4.1 Procedimiento de uso
Utilizando el anexo G, luego cíe encender la fuente, se debe conectar el
interruptor en la posición de grabación de la clave. A continuación se deben
221
presionar 4 teclas, que corresponderán a la clave, cuidando de hacer esto
antes de que se apague el led D4 y verificando que se encienda el led D3 cada
vez que se presiona una tecla, se tiene un tiempo de aproximadamente 30
segundos para esta operación.
Una vez que se apague el led D4 y se cambia el interruptor a la posición
de operación normal. Para abrir la puerta se deberá presionar los 4 dígitos
grabados, se tiene 3 oportunidades para hacerlo correctamente mientras esté
encendido el led D4. Si en cualquiera de estas oportunidades se ingresa la
clave correcta, se activará la apertura de la puerta, lo que se indica al
encenderse el led D2. Al cerrar la puerta, el pulsante SW3 apaga el led D2 y
establece las condiciones iniciales. Si se falla en los tres intentos, se
activa la alarma y para desconectarla es necesario accionar el pulsante SW2.
5.4.2 Resultados de la pruebas
En lo que se refiere a la fuente de alimentación, la conmutación de la
fuente principal a la de respaldo es lo suficientemente rápida y permitir
proteger los datos presentes en la memoria del circuito. Además se obervó que
el consumo máximo de la memoria no supera los 30 mA, mientras está conectada
a la fuente de respaldo. En las pruebas de los circuitos temporización se
encontró que el tiempo de habilitación, que se había previsto de 30 segundos,
varía en el rango de 22.5 s a 25 s, esto sucede porque el ingreso de los
dígitos a través del teclado es totalmente al azar y el primer pulso que
dispara el temporizador de la figura 5.3 puede tomar en el cual estado a la
señal de reloj CLK que se alimenta a dicho temporizador. El reloj de la
temporización tiene un período de 2.5s.
La frecuencia de la señal utilizada en el circuito de la alarma es de
1170Hz, que es muy cercana a la calculada 1247Hz.
222
CAPITULO 6
DISEÑÓLA NIVEL FÍSICO (LAYOUT) DEL CIRCUITO INTEGRADO
6.1 0)NCEPCION DEL CIRCUITO INTEGRADO EN FUNCIÓN DEL DISEÑO REALIZADO CON
ELEMENTOS Í0ISCRETOS
En el cántalo 5 se presentó en detalle el diseño a nivel lógico del
sistema digital de control de la cerradura eléctrica utilizando circuitos
integrados comerciales.
Dicho diseño se subdivide en tres bloques principales:
a.- Circuito de entrada de datos.
b.- Procesador de datos.
c.- Circuitos de alarma y cerradura.
El primer bloque está conformado por el teclado y decodificador de
teclado, el segundo bloque conformado por todos los circuitos digitales*que
se encargan de procesar la información ingresada y finalmente el tercero
formado por los circuitos de cerradura y alarma.
El presente trabajo se centra en la realización de un circuito integrado
digital, que será el reemplazo del segundo bloque del diseño es decir un
circuito que procese la información digital ingresado desde el teclado y que
tome las acciones necesarias para determinar el estado de la cerradura y de
la alarma. Vale anotar en este punto que dicho circuito no incluye el
decodificador de teclado, ya que dicho decodificador de teclado utiliza
internamente un circuito del tipo Tigger el cual no puede ser diseñado
utilizando técnicas digitales de diseño CMOS.
El circuito integrado ha diseñarse tendrá las siguientes entradas y
salidas.
Entradas:
- 4 de datos (DATAO, DATA1, DATA2, DATA3)
224
- Señal de reloj para el temporizador (CLOCK)
- Reset para alarma (RESETA)
- Reset para puerta (RESETP)
- Reset para reinialización de la temporización (RESETG)
- Señal de validación de datos de entrada (DAV)
- Modo de funcionamiento (LECESC)
Salidas:
- Habilitación puerta (PUERTA)
- Habilitación alarma (ALARMA)
- Señal del temporizador (TIMER)
Polarización:
- Fuente (VDD)
- Tierra (GND)
/Utilizando el programa LIBEDIT de ORCAD se ha procedido a la edición
gráfica del chip ha diseñarse, siendo el presentado en la figura 6.1.
7
4 ASIC
VDAVDATA0
DATAI uDATA2 RESETGDATA3
CLOCK <LECESC TIMER
ALARMAPESETA^ PUERTARESETP
D
11
5
12
LOCK4D
Pigira 6.1 Diagrua del ASIC ha diseñarse
225
Analizando un poco más en detalle el circuito ha diseñarse en base al
circuito del ANEXO G (figura en la que se indica en líneas de puntos la parte
a ser integrada) el mismo incluye los siguientes componentes.
- Memoria de 4 x 4
- Registro de desplazamiento de 4 bits
- Comparador de 2 dígitos de 4 bits cada uno
- Flip-flops tipo D
- Contadores hexadecimales
- Compuertas elementales tales como and 3nor e inversores.
Como el diseño de este circuito integrado se basa en la metodología de
celdas se diseñaron previamente una serie de celdas. Vale recordar que la
herramienta de software utilizado en el presente diseño es el Taaner Tools en
el cual, si bien el diseño de circuitos integrados utiliza la metodología de
celdas estándar, no presenta una librería para la casa fabricante ES2 con
tecnología CMOS125 por lo tanto parte del trabajo previo al diseño del ASIC
fue la elaboración de una pequeña biblioteca para la posterior elaboración del
circuito integrado.
Parte de estas celdas fueron diseñadas con la herramienta computacional
Tentos (celdas capitulo 3) por lo que se procede ha recuperar dichas celdas
con Tanner, quedando pendiente<el diseño de otras celdas.
En el paquete Tentos se procede a grabar las celdas diseñadas en formato
C1F que es el formato que lee Tanners-Tools, una vez recuperadas las celdas
en Tanrier se procede a grabarlo como celda, utilizando los comandos del menú
CELL.
Para facilidad del diseño, este se ha procedido ha realizar por partes.
226
6.2 DISEÑO DEL CIRCUITO INTEGRADO UTILIZANDO TANNER-TOOLS
6.2.1 Diseño de los circuitos parciales ha utilizarse en el ASIC
Diseño de la memoria
La memoria ha diseñarse debe ser del tipo RAM estática de 4 localidades
de 4 bits cada uno (4x4), para este diseño se utilizará la siguiente
disposición Figura 6.2
En la figura-6.2 se observan 3 bloques bien definidos:
- El decodificador 2x4 (Con sistema de habilitación incluida).
- Las celdas de memoria
- Circuitos de salida de datos formado por las cuatro NAND4
El diseño de la memoria se reduce por lo tanto al diseño de los
circuitos elementales que lo conforman.
Diseño del decodificador 2x4
El circuito decodificador tiene la función de habilitar las diferentes
localidades de memoria, la señales de entrada del decodificador AO y Al son
las líneas que indica la dirección de la localidad accesada, la combinación
binaria AOAl habilitará una de las salidas (10 a 13), y esta señal será la que
habilitará el acceso las celdas de la localidad direccionada.
El diseño del decodif icador que se representa en la figura 6.2 como un
bloque, se realiza en función del siguiente diagrama lógico (Figura 6.3).
Utilizando el editor de Layout de TANNER, L-Edit, se diseño el
decodificador como una celda estándar y luego se procedió a almacenarlo como
celda de la biblioteca ES2.
227
m n
rao
INV
Figura 6.3 Decodificador
Celda de Memoria
La celda de memoria se diseña utilizando el circuito lógico presentado
en la figura 6.4
a.- Si la entrada de selección está en O lógico, por intermedio del inversor
se produce un 1 lógico el mismo que al presentarse en la entrada de las
dos compuertas NOR3 pone a cero las salidas de dichas compuertas, sin
importar el valor de los otros bits de entrada. La combinación 00 a la
entrada del flip-flop RS asincrónico (formado por las dos NOR2) produce
que el dato almacenado en la salida (Q) del NOR2 (superior) no se
altere, vale recordar la tabla de verdad del flip-flop RS asincrónico
en base a compuertas NOR2.
229
FLIP-FLOP RS ASIWCRONCCO
INV
Figara 6.1 Celda de Kcioria
s10
00
1
R
00
10
1
Q
11
(después00
(después0
Q1
00
de S=l R=0)11
de S=0 R=l)0
Tibia 6.1
Analizando la tabla de verdad, se puede apreciar que, si las entradas
S Y R se ponen a O lógico, Q y Q' mantienen los valores anteriores. Si
las dos entradas S y R son diferentes, en Q se presenta S y en Q* se
presenta R, si las entradas son 1 lógico, Q y Q' se ponen en O lógico.
Es decir que, en el caso antes analizado, con la selección en O lógico
se guarda el bit almacenado en la celda.
b.- Si la entrada de selección está en 1 lógico, y por ende a la entrada
230
de las NOR3 se presentan O lógicos, procede realizar el análisis en
función del valor de la señal LECESC (lectura-escritura).
- Si la señal de lectura/escritura está en O lógico, se está en la
condición de escritura, para este caso los datos de entrada y su señal
* invertida son negados por las dos compuerats NOR2 sea cual sea el valor
de din, con din y din negado a la entrada de flip-flop RS se almacena
en Q el valor de din y en Q' el valor de din negado.
- Si la señal de lectura/escritura está en 1 lógico, se tiene la
condición de lectura, para este caso la señal LECESC produce el par de
O lógicos en la entrada del flip-flop RS por ende no se altera el bit
•*' almacenado en Q pero permite pasar dicho bit a la salida de la celda con
el valor invertido.
Diseño del registro de desplazamiento
Para el diseño del registro de desplazamiento se procede a conectar en
serie 4 flip-flops tipo D alimentados por la misma señal de reloj tal como se
presenta en la figura 6.5
Sin embargo resulta más apropiado realizar el diseño del flip-flop tipo
D como una celda estándar, y el registro de desplazamiento como un diseño que
utiliza esas celdas .
Diseño de flip-flop tipo D
Para el efecto se utilizó la disposición lógica presentada en la figura
6.6
En el circuito se observa la utilización de las compuertas de
transmisión, las mismas que funcionan como interruptores, los números
8 y 9 indica si es la señal CLK o su negada la que se conecta en el punto en
que aparecen dichos números.
231
Fignn 6.5 Registro de desplizsiienlo
T = COT-f UERTPt DE TRfií SMISION
INVl INV3
INV
Fignn 6.6 Plip-Flop lipo O
EL fl ip-flop que se presenta en la figura 6.6 cumple con los siguientes
232
requisistos;
-Entrada de clear
-Entrada de reloj que se-dispara por flanco positivo
Estas características facilitan el diseño, ya que estas son las
características de los elementos utilizados en el diseño de la primera
tarjeta.
Diseño del comparador de dos números de 4 bits cada uno
Se diseño el comparador de 2 dígitos de 4 bits cada uno también como
celda de biblioteca, está celda tiene una única salida que indica con un 1
lógico si los dígitos comparados son iguales y con u O lógico si son
diferentes, para el diseño del comparador se utilizó la disposición lógica
presentada en la figura 6.7
Ifll ,3*
Figura 6,7 Coiparador de 2 dígitos de 4 bits
233
núcleo, en la figura 4.26 se presenta los datos utilizados en este ejemplo.
•123
U*.
C *
KPR Dloctt Setnp
M« flftor]
STH Block IA> 8tvn*!i
DITÍtflDne
DITWibfU¿QH1ROL&AL1DA
Hall On Vhlch Sia«:
*0a 2 J f C«M»1
r.g« ir *«i»t* }
81*5
* 1. H R T
• o o om o o oo • o oo o o o
* LeTt o ülffftt
1 í OK
t
,I
Figura 1.26 Configuración del lódalo SPR parael ejemplo.Obicación de los
Después .de configurar el circuito se puede ejecutar el módulo SPR bajo
el menú. Special. En el cuadro de diálogo que aparece al elegir el comando
se ingresaron los parámetros mostrados en la figura 4.27.
Plac« ai>d Routo
«nad Matllxt Filo:
[b:SMixZ-l. tpH |« StarMtard Cell Block PUcn «na Route
Itoratlona por cali: |56 ] Rows: ^ |
Jndoi»t Ratto: l.É
Twip Control : 1.1
W8 3PR firid: |1 |188
D Bnclí ñrmotata O Plnct» Port»
D P*dfr»i*o GenerAtlon
a P»a Rauta
( Canco! ] f °* ] IC «un Jj
Fignra 4 .27 Conf igurac ión para la ejecución del. »6dn!oSPR
El enrutador crea una celda de nombre CORE en Ja cual se encuentran
solamente celdas referenciaies, en la figura 4.28 se pueden apreciar las
celdas referenciaJes presentes en el resultado junto con los puertos para las
entradas y salidas. Para editar o grabar el archivo GIF de esta celda
es necesario "aplanarla", para Jo cual se utJJiza ei comando Flatten deJ
menú Cell. Ei resultado final del enrutamiento se presenta en la figura 4.29.
201
Figura 4 .28 Ubicación de las f i l a s y canales en el nícleo
Vdd OR2
FlowCrosser INV AND2Gnd
Figura 4 .29 Layant del núc l eo
202
Verificación
Para verificar si el layout generado contiene errores, se utiliza el
módulo chequeador de reglas de diseño DRC. Como es un diseño de
pequeñas dimensiones se pueden usar una verificación total del layout. En el
caso de que se presenten errores en el diseño, los mismos se indican en el
gráfico a modo de puertos. Con los que es más fácil su ubicación y corrección.
Después que este paso haya sido cumplido sin ningún problema se procede a la
extracción de elementos del circuito con el módulo Extract del L-Edit, el,
resultado de esta operación es el siguiente archivo en formato SPICE.
* Circu.it Extrnctcd by Tanner ReEcarch'e L-Edit V5.04 ;* TDB F i l e b:\mux2-.l, Cel ! Core, Extract Definition F i l e es2n.l2.ext ;
M I 153 23 189 J89 PMOS T,= 1.5U W=9U' Mi. Drain GrUc Source R u t k (-114 178 -11.0 202} A = 13.5, ff = 9M2 189 3 153 189 PMOS L=1.5U W=9U* M2 Drnin Gate Source fiulfc (-124 178 -130 202) A = 13.5, W » 9M3 189 183 208 189 PMOS L=1..5U W=.12U* M3 Drnin Cate Source Bulk (.184 170 188 202) A « 1.8, ff = 12* Hode 208 = Core\Row 2\or2\OUT OUT* Horte 208 = Corc\Row 2\or2\OUT OUT* Hode 208 a Corc\SALTHA. SALIDA* Node 139 = Core\Vdd Vdd* Node 189 = Core\Row 1\RowCroRser\VnD VDD* Node 189 = Core\Row I\RowCrORser\VDD VDD* Hode 189 •= Cocc\Row l\i.nv\vdd vdd* Hode 189 = Core\Vdd Vdd* Hade 189 = Core\Row l\and2\VDD VDD* Hode 189 = Gore\Row l\inv\vdd vdd» Node 189 » Core\Vdd Vdd» Hode 189 = Core\Rov 2\and2\VDD VDD* Hode 189 = Coce\Vdd Vdd» Node 189 = Corc\Row 2\or2\VDD VDD* Hode 189 = Gore\Row 2\and2\VDD VDD* Hode 161 = Gore\Roff 2\r»nd2\OUT OUT* Hode 161 = Corc\Row 2\o.r2\ A* Hode 50 = Corc\Row l\and2\OUT OUT* Node 50 = Corc\Row l\anc!2\OUT OUT* Node 50 e Core\Row 2\oc2\ 8» Node 34 * Core\Row l\and2\I3 B* Hode 34 = Gore\fíNTRADAQ F.NTRADAO* Node 34 = Corc\Row I\and2\ B* Node 23 * Core\Row 1\inv\ A* Nocla 23 = Corc\CONTROL CONTROL» Node 23 s Gore\Row l\inv\ A* Node 23 = Core\Row 2\and2\ B» Hode 22 = Corc\Row l\inv\OUT OUT* Node 22 = Core\Row 1\nnd2\ A* Hode 8 = Core\Row 1\RowCrooRcr\CROSS CROSS* Hode 8 = Core\EHTRADAl ENTRADA 1* Node 8 = Corc\How l\RowCrosf;er\CROS,S' CROSS* Node 8 = Core\Row 2\and2\ A1 Hode 8 = Corc\Row 2\*nd2\ A* Node 1 = Core\Row 1\RowCroEser\GHD GHD* Node 7 s Corc\Row JL\RowCrosfier\OND GND* Notlc 7 = Core\Row l\inv\GNT> GND* Hode 7 =: Core\RoW l\and2\GHD GHD* Node 7 = Corc\Row l\inv\GHD GND* Nade 7 = Core\Row l\and2\GND C!ND* Hode 7 = Core\Gnd Gnd.* Node 7 = Corc\0nd Gnd
203
* Node 7 = Core\Gnd Gnd* Node 7 = Cor(i\Gnd Gnd* Node 7 = Corc\Row 2\and2\GND GND* Node 7 = Core\Row 2\or2\CND GND* Node 7 = Core\Row 2\and2\OND OND* Hodc 7 = Core\Row 2\or2\GND GND» fíode 7 = Core\Gnd Gnd1 Node 7 = Corc\Gnd Gnd* Node 7 * Corc\Gnd Gnd1 Node 7 = Core\Gnd Gnd.MODET, NMOS.MODEL PMOSM4 7 183 208 7 NMOS Lsl.SU W=4.5U* M4 Drain Gatc Source Bulk (J84 110 183 122) A = 6.75, W = 4.5M5 208 183 189 189 PMOS L=I.5U W=12U* M5 Drai,n GBte Saurce Bulk (L64 170 168 202) A = 18, W * 12M6 189 183 208 189 PMOS L-1.5U W=12U* M6 Draín Gate Source Bulk (144 170 148 202) A = 1.8, W = 12M7 163 50 1.83 189 PMOS L=1,5U W=12U* M7 Drain Qate Source Bulk (78 170 82 202) A e 18, ff = 12M8 208 183 7 7 NÍ.IOS L=1.5U WM.5U' M8 Drain Gate Source Bulk (164 110 168 122) A = 6.75, ff = 4,5M9 7 183 208 7 NMOS L=1.5U W=4.5ü* M9 Drain Gate Source Bulk (144 110 148 122) A = 6.75, ff = 4.5MÍO 183 50 7 7 NMOS LM.SU W=6U* MIÓ Draín Gflte Sourcc Bulk (78 110 82 126) A = 9, ff « 6MJ I J89 161 1G3 189 PMOS L=1,5U W=1.2U* Mil Drain Gtite Saurce Bulk (58 170 62 202) A * 18, ff = 12M12 159 153 161 189 PMOS L=1.5U W=12U* M1.2 Drain Gate Source Bulk (-8 170 -4 202) A = 18, ff = 12M13 161 153 189 189 PMOS Lsl.SU W=32U* M13 Drain Gate Source Bulk (-28 170 -24 202) A = 18, W =• 12M14 7 161 183 7 NMOS L=1.5U W=6U* M14 Drain Gate Soucce Bulfc (58 110 62 126) A => 9, ff = 6M15 7 153 161 7 NMOS L=1.5U W=4.5U* M15 Drain Gatc Source Bulk (-8 110 -4 122} A « 6.75, W = 4.5MJ6 J61 153 7 7 NMOS L=1.5U W=4.5U* M16 Drain Gate Source Bulk (-28 110 -24 122) A = 6.75, W = 4,5M1.7 189 153 161 189 PMOS L=1.5U W«12U* M17 Drain Gate Source Bulk (-48 170 -44 202) A « 18, ff » 12MJ8 7 153 161 7 NMOS L=1.5U W=4.SU* MIS Drain Gate Source Bulk (-48 110 -44 122) A - 6.75, W = 4.5MI 9 128 23 153 7 NMOS L=1,5U W=6U* M19 Drain Otxte Source Bulfc (-114 110 -110 126) A = 9, ff = 6M20 7 8 128 7 NMOS L«1.50 W=6U* M20 Drain Oate Source Bulfc (-134 110 -130 126) A = 9f ff = 6M21 189 36 50 189 PMOS L=1.5U W=12U» M21 Drain Gate Source Rulk (120 -6 124 26) A « 18, W » 12M22 50 36 189 189 PMOS L-l.SU ff=12U* M22 Drain Gate Source Bulk (100 -6 104 26) A = 18, ff =* 12M23 189 36 50 189 PMOS L=1.5U ff=12U* M23 Drain Cate Source Bulk (SO -6 84 26) A « 18, W « 12M24 36 34 189 189 PMOS L=1.5U W=9U» M24 Drain Grite Source Bulk (14 2 18 26) A = 13.5, W * 9M25 189 22 36 189 PMOS L-l.SU ff=9U* M25 Drain Gate Source Bul.k (-6 2 -2 26) A = 13.5, ff * 9M26 J89 23 22 189 PMOS L«1.SU W=12U* M26 Drnin Oatc Source Bulk (-72 -6 -68 26) A » 18, ff « 12M27 22 23 189 189 PMOS L= 1 . 5U W*1.2U* M27 Drain Oate Source Bulk (-92 -6 -88 26) A = 18, W = 12M28 189 23 22 189 PMOS L=1.5U W=12U* M28 Draín Gatc Source Bulk (-112 -6 -108 26) A « 18, ff = 1.2M29 7 36 50 7 NMOS L=1.5U W=4.5U1 M29 Draín Gatc Source Bulk (120 -66 124 -54) A. « 6.75, W * 4.5M30 50 36 7 7 NMOS 1>1.5U W=4.5U* M30 Drain Oate Source Bulk (100 -66 104 -54) A * 6.75, ff » 4.5M3J 7 3G 50 7 NMOS L«),5U W='Í.5U* M31 Drain Oate Source Dulfc (80 -66 84 -54) A * 6,75, W •= 4.5M32 24 34 36 7 HMOS I,*l.5t) W=6U» M32 Drai.ii Gatc Source Bulk (14 -66 18 -50) A = 9, W = 6M33 7 22 24 7 NMOS L=1.5U ff=6ll
204
* M33 Draln Gnte Source Bulk (-6 -fí6 -2 -50) A » 9, ff = 6M34 7 23 22 7 NMOS L=1.5U W=4,5U* M34 Drain Gate Source Bulle (-72 -66 -68 -54) A = 6,75, W = 4.5M35 22 23 7 7 NMOS L=1,5U W=4.5U' M35 Drain Gate Source Bulk (-92 -66 -88 -54) A * 6.75, W » 4.5M36 7 23 22 7 NMOS L=1.5U W=4,5U* M36 Drain Gatc Source Bulfc (-U2 -66 -108 -54) A = 6.75, W =» 4.5* Total Noeles: 15 ;* Total Clcmcnts: 36 ;* Extract Elapeed Time: 4 seconds ;.END
El archivo obtenido de la extracción puede ser comparado con otro
archivo de listado de nodos, que corresponda a la descripción esquemática del
mismo circuito, para que se detecten posibles errores en las conexiones de las
diferentes máscaras del layout. Si no se presentan errores en la comparación
de listados, se debe generar-el archivo de extensión CI.F con el que se
fabricará el circuito integrado. Para obtener ese archivo se debe utilizar el.
comando Save del menú File.
205
Diseño contadores hexadecimales
Para el diseño de un contador hexaclecimal se realiza utilizando flip-
flops tipo JK, siendo la configuración más simple la de contador asincrónico
es decir utilizando flip-flops JK con entradas en 1 lógico.
Al igual que en el diseño del circuito del registro de desplazamiento
no conviene realizar el diseño del contador como una sola celda sino que más
bien vale reducirlo a celdas más simple, flip-flop tipo JK con entradas a 1
lógico que funcionan como divisores de frecuencia.
UDIvSl UDIV22 UQIVE3
'Figura 6.8 Contador Heíadeciül
6.9
Diseño del divisor de frecuencia
Para el efecto se utilizó la disposición lógica presentada en la figura
El divisor de frecuencia cumple con los siguientes requisitos:
234
- Entrada de olear
- Entrada de reloj que se dispara por flanco negativo
Estos requisitos también facilita el diseño del ASIC por tener las
mismas caracteristicas del circuito utilizado en el diseño de la
primera tarjeta.
T - COMPUERTA DE TRANSMISIÓN
19 U- 20I NV
Pigira 6.9 DÍTÍBor de frecuencia
El diseño de las compuertas elementales se explicaron en detalle su
diseño en el numeral 3.5 del presente trabajo.
Todas las celdas diseñadas para conformar la librería para el
diseño del ASIC fueron sometidos a pruebas de simulación con SPICE
obteniéndose resultados alentadores (de similares caracteristicas a las celdas
diseñadas en el capitulo 3).
235
Para completar el juego de celdas se necesitó realizar el diseño de tres
celdas adicionales, conocidos como Row~Crosser, Tiehigh y Tielow, celdas que
utiliza el Tanner en la opción " Place and Route" ya que dichas celdas
facilitan el Tuteamiento y permiten la optimización del espacio ha
ser utilizado.
6.2.2 Proceso del diseño del núcleo del ASIC en el ambiente Tanner-Tools
Una vez realizado el diseño de las celdas que serán utilizados en el
diseño del ASIC se procede a la generación del layout del circuito.
Tal como se explica en términos generales en el capitulo 4, se puede
partir en el diseño desde un editor esquemático tal como es el ORCAD.
Haciendo uso del ORCAD se realizó el esquemático del chip, vale anotar
en este punto la necesidad de editar con el LIBEDIT algunas de las celdas que
no existen en las librerías primitivas que entrega Tanners para utilizarse con
ORCAD.
Se realizó la edición del archivo CHIP.ORC utilizando los esquemas
editados y los de las librerías primitivas, utilizando como base el circuito
presentado en el anexo G, se procedió a reemplazar cada circuito integrado por
el conjunto de celdas equivalentes, se elimina los buffers ya que la memoria
diseñada para el segundo caso posee lineas de datos independientes para
entrada y salida (opción lectura o escritura).
En la figura 6.10 se presenta el circuito final obtenido en ORCAD.
Vale anotar en este punto que lo diseñado hasta el momento es el
esquemático del núcleo.
Una vez obtenido el esquemático del núcleo se utiliza el programa
NETLIST propio de ORCAD el cual permite generar el archivo CHIP.WIR.
..>NETLIST CHIP.ORC CHIP.WIR/P
236
.10del
Una vez obtenido el archivo .WIR se procedió ha utilizar el programa
NETTRAN utilizando la siguiente linea de comandos:
..>NETTRAN -M ES2TPR.MAC C:\ORCAD\SDT\CHIP.WIR CHIP.TPR
Generado el archivo CHIP.TPR se procedió a utilizar el LEDIT, la opción
PLACE and ROUTE, para generar, el layout del núcleo. Los parámetros utilizados
para ejecutar el programa se muestran en las figuras 6.11, 6.12 y 6.13.
SFR Bloch S«rtup,fAJd ftTtor)
SFH fllock I/O Slffnal»Sido
L B H T4S6
7e9IB1112
13
DATA3PAUKESKTP
RESETALECESC«ESETG
¡CLOCK ,
ALARMAPUERTA
TIKER
M O D O
O <• O O
O • O 0
O • O 0
0 0 * 0o o •» o0 O • O
O O 0 *
o o o »o o o •
Udd Rali On Uhich S14«: • L»ft o RigKt
Paga 2 J ( Cance l ] OK J6.11 Cuadro de diálogo perteneciente a U Págim 1 del comido SPR Biod.
SFR Block Satup, Paga 2
Schomatlc NotllstPouer Slgiuii:Ground Slgnal: Gnd
StandaurA Cali Lltrary Nanos:File: |M21tb\««2nl2.tabROMTie-To-UDD: TioHigh
TiaLow
ítbut
Row Crowtfw» Port:
AbutMent Port:
Creat» Copa Cali:
Croata Kow Ca11:
Croata Cha noel Ce 11 .f^ham» í
CoraRow
[ Pago 3 ] [ Cancel ] f[ -\- OH
Figurs 6.Í2 fa-vlro de diálogo perteneciente a la Página 2
238
SPR Dlock Setup, Pago 3Routing Layer»Horizontal : cne2
Corrtact: cu la
Horlx Mort Con tac tlíiath ET~] JB 1 R j
Spaclng (ETV"J fr ___ [ ÍJL~JSpacing JB~ | |B |
Cont*crt Surround {2 j [2 |Uoight |l.89B| |l.B8e|
af/n
Ce>ll~Po»iBrD Laaut* coro In Horixomtal Layer.
[ Pago 1 ) [ Canco! (T OK 1
Figura 6,13 Cuadro de diálogo perteneciente a la Página 3
Las opciones con las cuales se ejecutó el comando Place and Route del
programa se pueden observar en la figura 6.14.
. v Place andRead Netli*t File:
(C .-SGAIESIHNcMp . TPR
Route
• Standard Cali Block Placa and Route
I tora t Ion* per cell: |486 | Rows: [9
Indent Ratlo: |l.Bee| SPR Grld: [T~
TOMP Control: |Í.Bee|
D Rach Amwtate P Place Porta
D Padfrane Generatlon
O Pad Route
[ Cancel ] [ OK 3 [C R«n
ZJm
Jl
Figura 6,14 Cuadro de diálogo corespondieste ai colindo Pitee sod Eoute.
Se forzó al enrutador a que' obtenga las salidas y entradas del chip en
los cuatro costados del núcleo, en la opción SPR Block, con la finalidad de
que generado e 1 1 ayout de 1 nucíeo, edi tar 1 o de tal manera que pueda ser
almacenado como una celda, para luego editarlo como una soJa celda en el
239
diseño del circuito integrado incluido los pads.
Una vez generado el layout del núcleo se procedió a correr el DRC,
chequeador de reglas de diseño, con la finalidad de comprobar si el enrutador
no cometió alguna violación de reglas de diseño, vale recalcar que cada una
de las celdas editadas fueron individualmente chequeadas, una vez pasadas
dichas pruebas se las integró a la biblioteca ES2.
6.2.3 Pacls
Una vez diseñado el núcleo procede realizar el diseño del chip inluído
los pads, para el efecto se debe utilizar igual procedimiento al explicado en
el numeral 6.2.2, para la generación del layout con los pads se deben
habilitar en la opción "Place and Route", el "Padframe Generation" , y el "Pad
Route". Existen bibliotecas de pads pertenecientes a cada casa fabricante en
particular, en la actualidad no se dispone de esta biblioteca en la Escuela,
por tanto la ES2 incluirá en el proceso de fabricación del circuito integrado
los pads necesarios para el presente diseño. En el ANEXO H se presenta el
layout del núcleo del circuito integrado ha enviarse para fabricación.
6.3 DISEÑO DEL vSISTEMA UTILIZANDO EL CIRCUITO INTEGRADO
En el presente numeral se presenta el diseño del sistema que incluye el
circuito integrado.
Tal como se indicó en el numeral 6.1, el diseño presentado en el
capitulo 5 se subdivide en tres bloques, el primero y tercero se mantiene
igual, el bloque que cambia es el segundo, el cual se reduce a un solo
circuito integrado, por lo tanto procede realizar el reemplazo en el circuito
del anexo G el circuito diseñado, quedando el nuevo circuito tal como se lo
presenta en la figura 6.15.
En la figura 6.15 se tiene 4 circuitos integrados, el decodificador de
teclado, cuya función se mantiene igual a la que desempeñaba en. la primera
tarjeta, el TIMER 555, el cual entrega la señal de reloj para la temporización
240
"¡gura 6.'15 Sisteía (pie iaclaye ASÍC
del circuito, es decir también mantiene la función original, el circuito
integrado denominado LOCK4D, cuya función es reemplazar a toda la circuitería
digital de la primera tarjeta que procesaba los datos, y finalmente un Buffer
tres estados, cuya función es la de manejo de corriente, se conecta directo
las salidas del decodif icador de teclado al ASÍC diseñado ya que ambos
circuitos integrados son CMOS, pero las salidas del ASÍC no se aconseja
241
.conectar directamente a los transistores, en el caso de esta tarjeta, o a
compuertas TTL, se necesita por ende un Buffer como interfaz.
Una breve descripción del sistema es el siguiente:
- Con el interruptor SW1 se escoje el modo de funcionamiento del
circuito integrado, programación o trabajo normal.
- En el modo de programación se graba los 4 dígitos que permitirán la
apertura de la puerta.
- Una vez realizada la programación, en el otro modo de funcionamiento,
el circuito espera el ingreso de las cuatro teclas por cada uno de los
tres intentos ha realizarse. Si se acierta se generará un señal de 1
lógico en el pin PUERTA, sino se generará un 1 lógico en el pin alarma,
para ambos casos, se tiene resets respectivos para poner en O las
salidas de PUERTA y ALARMA.
El pin de RESETC, tiene funciones específicas, la primera es la de
reinicializar la temporización del circuito, esto es muy util} por ejemplo en
el caso de programación, no hay necesidad de esperar que termine la
temporización para grabar una nueva clave si es que existiera alguna
equivocación en la primera grabada, también sirve para deshabilitar el
funcionamiento del chips si se lo tiene puesto a O lógico se deshabilita el
circuito integrado, por ende para funcionamiento normal debe colocarse este
pin siempre a 1 lógico.
En el ASIC, para la temporización se ha utilizado internamente un
contador hexadecimal que detecte 15 decimal y termine la habilitación, por
ende el tiempo de habilitación está dado por la siguiente ecuación:
t » ~ [Ec 6.1]
242
Donde:
Frecuencia de la señal que se entrega al circuito en el pin CLOCK en ££
Tiempo de la temporización en segundos.
El pin TIMER, indica con un 1 lógico que se está en dentro del tiempo
permitido de ingreso de datos, este pin puede utilizarse para señalización,
con un led se indica al usuario que tiene o no oportunidad de ingresar la
c1ave.
Si bien el circuito integrado ha sido diseñado con la intención de
controlar una cerradura digital, el mismo puede ser utilizado en otros
diseños, en el que se necesite un pequeño procesador de 4 dígitos de 4 bits.
Tanto el circuito del ANEXO G como el presentado en la figura 6.15,
entregan la señal digital que permita manejar la cerradura eléctrica, las
señales tanto de la una como de la otra tarjeta no permiten manejar una
cerradura, por lo que se propone el siguiente circuito con relé para el
control de la cerradura.
I6MÍHAÜA Á7T
CERRADURA
ELÉCTRICA
R1RE3(STOR
243
CAPITULO 7
CONCLUSIONES Y RECOMENDACIONES
El presente trabajo ha permitido conocer en detalle una de las
me todo logias de diseño de circuitos integrados más uti 1 izados en la
actualidad, la .metodología de celdas estándar. Una de las principales
ventajas de esta metodología es la medularidad con lo cual se pueden
realizar los diseños de circuitos integrados de aplicación específica
ASICs y su principal desventaja es la excesiva utilización de área de
silicio para enrutamiento externo si se compara con la metodología full
custom, siendo esto muy palpable al utilizar el paquete Tanner-Too1s,
las celdas diseñadas son un diseño full-custom, y el circuito integrado
diseñado es un diseño con celdas estándar.
Para el diseño de circuitos integrados se necesitan herramientas
computacionales de alta calidad, herramientas tanto de software como de
hardware. Programas utilizados tales como el simulador eléctrico SPICE
y el paquete Tanners-Tools son herramientas de muy buena calidad, sin
embargo no alcanzan todavía la potencialidad deseada; entre otras causas
debe anotarse que dichos paquetes corren sobre el sistema operativo
D.O.S. el cual tiene limitaciones en el manejo de memoria RAM, lo cual
impide realizar simulaciones en el primer caso de circuitos formados por
gran cantidad de transistores. El L-Edit, editor de layouts de Tanner-
Tools, puede correr en otros sistemas operativos de multitarea tales
como el OS/2, Windows; sistemas operativos que permiten mejorar la
capacidad de ejecución de los programas, para las tareas utilizadas en
el presente trabajo L-Edit funcionó correctamente.
3.- Se cumplió con el principal objetivo de la tesis, preparar un ambiente
amigable de trabajo para posteriores diseños de circuitos integrados que
utilicen la biblioteca de celdas creada. La primera aplicación que
utilizó este ambiente es justamente el diseño del circuito digital para
el control de la cerradura eléctrica. Se puede usar el trabajo como
referencia para crear nuevas bibliotecas para otras tecnologías y casas
fabricantes, ya que las tecnologías van evolucionando y no se mantienen
244
por mucho tiempo.
4.- Para la elaboración de la biblioteca de celdas estándar se utilizó la
herramienta computacional Tentos, gracias a la compatibilidad que
existen entre los archivos de extensión .GIF entre Tentos y Tanner-
Tools, se pudo recuperar ;todo el trabajo realizado con la primera
herramienta, con la segunda.
5.- Para el diseño del ASIC} primero se realizó un diseño con circuitos
integrados comerciales de mediana escala de integración en su gran
mayoría, para luego concebir a partir de este primer diseño, el diseño
del circuito integrado. Se utilizaron circuitos integrados en lo posible
de la más baja escala de integración para que, primero facilite generar
el nuevo circuito integrado y segundo, para que permita realizar una
comparación más real entre los dos diseños. Vale esta aclaración, yaque
el mismo diseño puede ser realizado utilizando microprocesadores, pero
esto pierde objetividad, ya que el microprocesador por más utilizado que
esté nunca será totalmente explotado, siendo justamente la finalidad del
desarrollo de diseños de circuitos integrados ASICS utilizar la menor
cantidad de transistores posibles para una misma función específica.
6.- Las celdas diseñadas están preparadas para funcionar con señales de
entrada de frecuencias ligeramente superiores a los 25 MHz, lo cual
permite asegurar una buena respuesta de frecuencia de todo circuito
diseñado en base de la biblioteca creada. Los tiempos de retardo
obtenidos en las simulaciones son bastante aceptables y nos aseg-uran un
correcto funcionamiento de las celdas.
7.- En el caso particular del circuito para control de la cerradura digital,
la frecuencia de trabajo no es un parámetro por el que se debe
preocupar, ya que por su utilidad, dicho circuito funcionará a
frecuencias relativamente bajas.
8.- Para el diseño de circuitos integrados que funcionen a muy altas
frecuencias, se encuentran desarrollándose actualmente nuevas
tecnologías. Sin embargo el utilizar la tecnología OÍOS de 1.2 ura
245
permite lograr mejoras en este aspecto con respecto a tecnologías CMOS
de 1.5 um o superiores.
9.- El circuito diseñado es puramente digital, por lo que no se pudo evitar
en el segundo diseño del control de la cerradura el utilizar componentes
externos analógicos. Uno de los objetivos a futuro del proyecto de
Microelectrónica en el país debe ser el diseño de circuitos analógico
digitales.
10.- El proyecto partió utilizando el paquete Tentos} por falta de otra
herramienta, el mismo que resulta de gran utilidad cuando se tienen
limitaciones de hardware; sin embargo, no alcanza la potencialidad de
Tanner-Tools, Tentos es un software para ambientes cerrados, es decir
todo procedimiento debe realizarse dentro del programa, mientras que
Tanner-Tools es en este sentido abierto, ya que es compatible con gran
cantidad de otros paquetes utilizados para edición esquemática de
circuitos, por ejemplo el ORCAD.
11.- Tanner-Tools le permite al diseñador, no solamente obtener los archivos
de las máscaras para la fabricación de un layout, sino que gracias a sus
características avanzadas brinda la oportunidad de aclarar muchos de los
conceptos teóricos que tienen que ver con la fabricación y el
funcionamiento real del circuito.
12.- Tanner-Tools, sinembargo tiene algunas limitaciones, la principal
limitación detectada tiene que ver con la extracción de elementos
parásitos de los circuitos integrados diseñados, quedando todavía como
principal recurso para la evaluación de dichos elementos parásitos, el
trabajo manual del diseñador.
13.- Los diseños realizados en el presente trabajo han tenido una constante
evolución, favorecidos por los diferentes cursos que se realizaron en
la Escuela Politécnica Nacional. Al inicio del proyecto no se contaban
con todas las herramientas que finalmente se obtuvieron, ni todos los
conocimientos que luego se alcazaron, siendo todavía una de las
principales trabas, la poca experiencia que aún tiene nuestro país en
246
tecnologías tan avanzadas como son las involucradas en el diseno VLSI.
14.- Finalmente se aspira que el presente trabajo colabore permitiendo a
nuestro país, continuar con el desarrollo de proyectos de
Microelectrónica, dotando de mejor infraestructura a la Escuela para
permitir un desarrollo más vertiginoso de este campo de investigación.
247
BIBLIOGRAFÍA
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Prentice-Hall, New Jersey, 1986.
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Mícroelectrónica, UFGRS, Brasil, 1991.
3) MORAES F., REÍS R. , Manual do usuario do pro.iecto TRANCA, UFGRS, Brasil,
1991.
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Pspice, Prentice Hall, New Jersey, 1988.
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12) Texas Instruments, LINEAR CIRCUITS DATA BOOK.
247
13) Tanrier-Research Inc, L-Edi t.
14) Intusoft, ICAPS User *s Guide, California 1986.
15) EPNj Anales Jornadas en Ingeniería Eléctrica y Electrónica, Julio 1993,
248
SOX3NV
ANEXO A
826 :
;XP
O X w
CS x D 2 (ti TÍ O
qisi
n
ANEXO A-2
Celda .Medio Sumador
u j-í 3•-• O O
VT -O I,CE CL Qea :=> n;
_D QJ J5Í C--* —J C Oíoí -* —' sr(—1 t—I __J I—Ir> u. os o ui en
CUru
x
ANEXO A-3
Celda Sumador Completo
L) -t) 3 _O OJ JSC C— • O o —• — J C o;VJ ~ t_ CTJ — J — J 51
CC O. OCD ca
i
OJ
PJ
a eno;
P7 _Jcu o•' CL
-- f.:.x c:
"
enIC _J _J Ul CH —fI 4- I -I- I ~C
ZC [ -f I 4- 1 -fr~ LO LO r~ r~ :c reLT)
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70 xa ic co3: cu r~* CD01— í-I Tc ic r- 3ro -) m o.
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~£ CT" LnPl "5 í-i3 r-- Q.C D_ ÍH
ín
3337T
HH r" en3 33 CW CD r+"r'" ro i — •a — i 3
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ITI
KÜf
£75O
I
T-s xnw
1?-V OX3ÍTV
ANEXO B
ANEXO
MUX21.GIFDS 1 750 100;9 mux21rs ;L CNWI;B 1840 300 460 230;L CNPI;B 60 160 -350 240;B 220 120 -210 -100;B 60 120 -30 260;B 140 120 70 -100;B 60 120 210 260;B 220 120 350 -100;B 60 200 560 230;B 640 100 910 -120;L CPPI;B 60 120 -350 -100;B 220 160 -210 240;B 60 120 -30 -100;B 140 120 70 260;B 60 120 210 -100;B 220 120 350 260;B 60 100 560 -120;B 640 200 910 230;L CTOX;B 240 120 -240 240;B 240 80 -240 -100;B 160 80 40 260;B 160 80 40 -100;B 240 80 320 -100;B 240 80 320 260;B 660 160 880 230;B 660 60 880 -120;L CPOL;B 40 40 -260 -200;B 40 40 -260 360;B 20 520 -260 80;B 40 40 -180 -200;B 40 40 -180 360;B 20 520 -180 80;B 220 20 -60 110;B 20 480 60 80;B 40 40 120 90;B 150 20 215 90;B 20 480 300 80;B 40 40 380 -200;B 40 40 380 360;B 20 520 380 80;B 40 40 620 30;B 20 500 650 80;
Bl-1
BBBBBBBBBBLBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBB
80 20 700 50;20 500 750 80;80 20 800 50;20 500 850 80;20 500 950 80;80 20 1000 50;20 500 1050 8080 20 1100 50;40 60 1080 10;20 500 1150 80CME1 ;40804040404040307040404040401040408040404030503040804040404040906040106060140
40 -380 220;120 -320 240;120 -340 -80;80 -300 -100;40 -260 360;40 -260 -200;120 -220 240;130 -215 115;30 -195 35;40 -180 360;40 -180 -200;120 -140 240;190 -140 -45;40 -100 220;40 -115 30;120 -20 -80;40 -20 200;80 O 260;
20 -100;100 -100;100 260;105 5;
40 115 90;110 105 165;40 220 200;80 240 260;120 220 -80;80 260 -100;190 340 205;40 380 360;40 380 -200;30 405 125;120 430 240;250 420 -15;10 445 105;4040
520 -100520 260;
40 570 30
Bl-2
B 80 160 590 230;B 80 70 590 -115;B 40 200 700 210;B 40 60 700 -120;B 30 60 705 -180;B 160 30 800 -195;B 40 100 800 -100;B 40 200 800 210;B 30 60 895 -180;B 40 230 900 195;B 40 100 900 -100;B 290 30 1065 95;B 40 220 1000 260;B 30 60 995 -180;B 40 60 1000 -120;B 120 40 1040 0;B 160 30 1090 -195B 150 30 1095 355;B 40 200 1100 210;B 40 100 1100 -100;B 40 220 1190 260;B 40 290 1190 -65;B 40 40 1230 260;B 110 30 1265 -195;B 40 600 1340 80;L CCON;B 20 20 -340 200;B 20 20 -340 240;B 20 20 -340 -120;B 20 20 -340 -80;B 20 20 -340 280;B 20 20 -300 200;B 20 20 -300 240;B 20 20 -300 -120;B 20 20 -300 -80;B 20 20 -300 280;B 20 20 -260 360;B 20 20 -260 -200;B 20 20 -220 200;B 20 20 -220 240;B 20 20 -220 280;B 20 20 -180 360;B 20 20 -180 -200;B 20 20 -140 200;B 20 20 -140 240;B 20 20 -140 -120;B 20 20 -140 -80;B 20 20 -140 280;B 20 20 -20 -120;
Bl-3
BBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBB
20202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020
20202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020
-20-20-2020202020100100100100120220220220220260260260260340340380380420420420420570570570570570610610610610610620700700700700700800800800800800
-80:240;280;
-120;-80;240;280;280;240;-120;-80;90;240;280;-80;-120;240;280;-80;-120;280;240 ;360;-200;240;280;-120;-80;170;210;250;290;-120;170;21.0 ;250;290;-120;30;290;250;210;170;-120;170;210;250;290;-120;
(1-4
B 40 40 1230 260;L CVIA;B 20 20 -380 220;B 20 20 -340 -40;B 20 20 -130 30;B 20 20 -100 220;B 20 20 -20 -40;B 20 20 -20 200;B 20 20 220 200;B 20 20 220 -40;B 20 20 430 120;B 20 20 440 200;B 20 20 510 -100;B 20 20 510 260;B 20 20 520 30;B 20 20 700 130;B 20 20 800 -70;B 20 20 800 130;B 20 20 900 100;B 20 20 900 -70;B 20 20 1000 0;
- B 20 20 1100 -70;B 20 20 1230 260;DF;C 1 ;E
Bl-6
ANEXO B2
MEDSUM.GIF
DS 1 750 100;9 MS03rs ;L CNWI;B 2240 300 740 150;L CNPI;B 60 200 -290 150;B 220 140 -150 -180B 60 200 70 150;B 150 80 175 -210;B 60 200 310 150;B 220 120 450 -200;B 60 200 680 150;B 160 180 790 -160;B 60 240 1120 150;B 230 160 1265 -190B 60 200 1440 150;B 160 160 1550 -190L CPPI;B 60 140 -290 -180;B 230 200 -145 150;B 60 80 70 -210;B 150 200 175 150;B 60 120 310 -200;B 230 200 455 150;B 60 180 680 -160;B 350 200 885 150;B 60 160 1120 -190;B 230 240 1265 150;B 60 160 1440 -190;B 350 200 1645 150;L CTOX;B 250 160 -175 150;B 240 100 -180 -180:B 170 160 145 150;B 170 40 145 -210;B 250 160 425 150;B 240 80 420 -200;B 370 160 855 150;B 170 140 755 -160;B 250 120 1235 -190;B 250 200 1235 150;B 370 160 1615 150;B 170 120 1515 -190;L CPOL;B 40 40 -260 -280;B 40 40 -260 280;B 50 30 -215 -275;
B2-1
.B 50 30B 40 40B 20 260B 20 220B 40 40B 20 280B 20 200B 10 30B 10 30B 40 40B 40 40B 40 40B 20 500B 40 40B 20 510B 40 40B 20 270B 20 200B 40 40B 40 40B 20 170B 160 20B 20 500B 420 20B 20 270B 20 270B 20 540B 40 40B 20 540B 40 40B 20 310B 20 170B 200 20B 20 260B 20 260L CME1;B 40 120B 40 40B 80 160B 80 80B 40 40B 40 40B 40 40B 530 30B 40 140B 40 40B 90 30B 40 40B 40 40
-215 275;-200 20;-200 -130;-200 150;-120 -40;-120 120;-120 -160;
-125 -275;-125 275;-100 -280;-100 280;130 -100;160 0;
370 20;400 -5;
480 -40;480 115;480 -160;580 30;580 -180;580 -75;680 40;770 0;990 -30;870 115;970 115;1210 0;
1270 -80;1300 0;
1520 -80;1530 95;1530 -185;1640 -20;1630 120;1730 120;
-320 140;-320 -180;-260 150;
-260 -190;-260 -280;-260 280;-200 20;85 25;-160 -160;
-120 -40;-95 -105;-100 -280;-100 280;
B2-2
B 40 80B 390 30B 40 160B 40 40B 40 40B 40 40B 120 30B 40 120B 40 40B 80 160B 80 40B 40 40B 40 160B 40 100B 40 120B 40 40B 30 80B 80 160B 80 80B 110 30B 40 40B 40 160B 30 60B 30 80B 100 30B 40 40B 40 80B 40 160B 60 40B 40 80B 40 40B 40 40B 40 40B 40 120B 80 160B 80 140B 190 30B 40 220B 40 140B 160 30B 40 280B 40 600B 40 40B 40 40B 80 120B 80 200B 40 40B 70 30B 40 230
-80 -190;95 -35;-70 150;
-40 -180;-30 90;-30 -100;50 -105;40 140;80 -170;100 150;100 -210;130 -100;210 150;210 -180;280 140;
280 -180;305 -60;340 150;340 -200;375 -85;
370 20;440 150;
445 40;445 -60;510 25;
480 -40;520 -200;530 150;570 -180;570 160;580 30;650 180;650 -180;690 10;710 150;710 -160;805 -35;820 120;820 -160;920 -215;920 90;1020 0;1090 -180;1090 180:1150 -190;1150 150;
1160 -80;1215 -75;1260 135;
B2-3
160 30 1320 5;40 40 1270 -80;40 200 1340 150;180 30 1410 -85;40 150 1340 -175;70 40 1395 180;30 60 1385 -40;40 40 1410 -180;80 160 1470 150;80 120 1470 -190;270 30 1565 -15;40 70 1450 35;40 40 1520 -80;40 120 1580 -190;40 200 1580 130;160 40 1680 -150;40 230 1680 115;40 40 1740 280;40 40 1740 -280;40 600 1780 0;CCON;20 20 -280 -170;20 20 -280 -210;20 20 -280 90;20 20 -280 130;20 20 -280 170;20 20 -280 210;20 20 -260 -280;20 20 -260 280;20 20 -240 90;20 20 -240 130;20 20 -240 -210;20 20 -240 -170;20 20 -240 170;20 20 -240 210;20 20 -200 20;20 20 -160 -170;20 20 -160 -210;20 20 -120 -40;20 20 -100 -280;20 20 -100 280;20 20 -80 -210;20 20 -80 -170;20 20 -70 90;20 20 -70 130;20 20 -70 170;20 20 -70 210;20 20 80 90;20 20 80 130;
B2-4
B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B '20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20B 20 20
808080120120120120120130210210210210320320320320320320360360360360360360370440440440440480520520530530530530580580690690690690690690690730730730
170;210;-210;210;170;130;90;-210;-100;130;170;210;-210;-180;210;170;130;90;-220;-180;210;170;130;90;-220;20;210;170;130;90;-40;-180;-220;90;130;170;210;-180;30;210;170;130;90;-210;-160;-110;90;130;170;
B2-5
BBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBB
20202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020
20202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020
7307307307308208208208208208208209209209209201020102010201020113011301130113011301130113011301170117011701170117011701170117012601260126012601260127013401340134013401340134013401340
210:-110;-160;-210;90;210;170;130;-160;-110;-210;90;130;170;210;130;90;170;210;-150;-190;-230;70;110;150 ;190;230;-230 ;-190;-150;150;110;70;190;230;70;110;150;190;230;-80;-230;-190;-150;70;110;150;190;230;
B2-6
BBBBBBBBBBBBBBBBBBBBBBBBBBBBBBLBBBBBBBBBBBBBBBBBB
202020202020202020202020202020202020202020202020202020202020
202020202020202020202020202020202020202020202020202020202020
145014501450145014501450145014901490149014901490149014901520158015801580158015801580158016801680168016801780178017801780
-230;-190;-150;210 ;170;130;90;-230;-190;-150;90;130;170;210;-80;90;130;170;210;-190;-230;-150;90;130;170;210;210;170;130;90;
CME2;2240 100 740 -250;2240 100 740 250;4040404040404095040404040402404040
120404023012050280401204080404040
4040
-320 140;-320-40-304080 -21070528028057065065092010901090
-180;-180;
r _~" )
140;175;-30;-80;140;
-180;160;180;-180;30;-180;180;
B2-7
BBBLBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBDFCE
4040240CVI202020202020202020202020202020202020202020202020202020202020ji;
404040
A;202020202020202020202020202020202020202020202020202020202020
14101410
180:-180;
1680 50;
-320-320-320-320-40-30-30
100;140;180;-180;
-180;90;-100;
40 180;40 140;40 100;80 -21021028028028028057057065065082010201090109011601410141015801780
170;90;-150;180;140;100;-180;140;180;180;-180;30;30;-180;180;-80;180;-180;50;50;
B2-8
ANEXO B3
SUMADOR.GIFDS 1 750 100;9 mSlOlrs ;L CNWI;B 4240 300 700 150;L CNPI;B 340 100 -1220 -200;B 60 200 -1020 150;B 140 80 -860 -210;B 60 160 -760 170;B 190 130 -585 -185;B 190 130 -395 -185;B' 140 100 -230 -200;B 60 130 -130 185;B 160 80 50 -210;B 60 160 160 170;B 180 80 370 -21.0;B 180 160 600 -170;B 140 80 810 -210;B 60 80 910 210;B 60 160 1.010 170;B 220 120 1150 -190;B 60 200 1380 150;B 220 120 1520 -190;B 60 130 1790 185;B 140 100 1890 -200;B 170 130 2045 -185;B 170 130 2215 -185;B 60 200 2390 150;B 340 100 2590 -200;L CPPI;B 340 200 -1220 150;B 60 100 -1020 -200;B 140 160 -860 170;B 60 80 -760 -210;B 180 130 -590 185;B 200 130 -400 185;B 140 130 -230 185;B 60 100 -1.30 -200;B 160 160 50 170;B 60 80 160 -210;B 180 200 370 150;
160 600 170;80 810 210;120 960 -190;160 1150 170;
120 1380 -190;220 200 1520 150;
B3-1
BBBBBBLBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBLBBBBBBBBBBB
6014018016060340
100130130130
100200
1790189020502220
23902590
-200185185185
-200150
:i
ji33
CTOX;360360160160140140140140160160180180140140140140160160240240240240160160120120120120360360
160601204090909090609040120160401201204040120801608090609090909060160
-1190 150-1190-830-830-590-590-400-400-200-20080 -280 1370370 -600600
840 -840 21120
11201490149018601860205020502220222025602560
-200170
-210-185185;-185185;-200185;10;70;150;210;170;-170210;10;170
-190150
-190185;-200185;-185185;-185-200150
)
j
)
3
j
?
j
1
3
3
3
j
3
)
j
CPOL ;20802080204020402019060
50020 -50020 -50040 -50040 -14020
20 -
-13101260-12101160-11101080-850820 --590-505
0;-60;0;
-60;0;
-60;0;90;180;-30;
570 100}
B3-2
20 210 -590 -14540 40 -520 -90;40 40 -520 90;270 20 -365 -10020 290 -400 105;20 140 -400 -18090 20 -345 120;40 40 -280 110;20 500 -220 0;40 40 -190 40;20 500 60 0;50 40 95 -90;40 40 250 10;90 20 315 20;20 500 370 0;40 40 460 10;40 40 460 -90;130 20 545 20;110 20 535 -80;20 190 600 -155;20 220 600 140;200 20 710 70;110 20 665 -70;40 40 740 -80;20 500 820 0;40 40 850 40;40 40 1070 40;40 40 1100 -280;40 40 1100 280;20 520 1100 0;40 40 1180 -280;40 40 1180 280;20 520 1180 0;40 40 1470 -280;20 510 1470 -5;20 500 1550 0;80 20 1600 20;40 40 1660 30;40 40 1850 90;20 600 1880 0;30 40 1905 280;30 40 1905 -280;
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B3-3
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11501230123012301230123012301410141014101410141014501450145014501450141501490149015301530153015301530155016301630163016301630163017101710171017101710171017801790180018001800J800JSOO1800188018801880
210:170;130;-130;-170;-210;210;130;170;-170;-210;210;170;130;-210;-170;210;-40;-280;280;130;170;-170;-210 ;210;60;170;-130;-170;-210;210;130;130;170;-130;-170;-210;210;-60;60;130;170;-130;-170;-210;210;170;130;-130;
B4-11
BBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBB
20202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020
20202020.202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020
1880188018802050205020502050205020902090209020902090213021302170217021702170217021902260226022602260226022602340234023402340234023402410241024302430243024302430243025102510251025102510251026302630
-170;-210;210;210;-210;-170;170;130;210;-170;-210;130;170;280;-280;210;-210;-170;170;130;-80 ;210;-210:-170;-130;170;130;210;-210;-170;-130;170;130;-60;60;210;-210;-170;-130;170;130;210;-210;-170;-130;130;170;230;190;
B4-12
B 20 20 2630 .1,50;B 20 20 2630 -210:B 20 20 2670 150;B 20 20 2670 190;B 20 20 2670 230;B 20 20 2670 -210;B 20 20 2680 80;B 20 20 2750 150;B 20 20 2750 190;B 20 20 2750 230;B 20 20 2750 -210;B 20 20 2860 -100;B 20 20 2860 -140;B 20 20 2860 -180;B 20 20 2860 -220;B 20 20 2860 210;B 20 20 2860 170;B 20 20 2860 130;B 20 20 2860 90;B 20 20 2900 -220;B 20 20 2900 -180;B 20 20 2900 -140;B 20 20 2900 -100;B 20 20 2900 90;B 20 20 2900 130;B 20 20 2900 170;B 20 20 2900 210;B 20 20 2910 -30;B 20 20 2980 -100;B 20 20 2980 -140;B 20 20 2980 -180;B 20 20 2980 -220;B 20 20 2980 210;B 20 20 2980 170;B 20 20 2980 130;B 20 20 2980 90;B 20 20 3070 90;B 20 20 3070 130;B 20 20 3070 170;B 20 20 3070 210;B 20 20 3160 90;B 20 20 3160 130;B 20 20 3160 170;B 20 20 3160 210;B 20 20 3270 210;B 20 20 3270 -210;B 20 20 3270 -170;B 20 20 3270 -130;B 20 20 3270 130;
B4-13
BBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBBB
20202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020
20202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020202020
3270332033503350335033503350335033603370344034403440344034403440352035203520352035203520361036103610361036103680369036903690369036903730373037303730373039103910391039103910391039903990399039903990
170:-280;210;-210;-170;-130;170;130;60;-60;210;-210;-170;-130;170;130;210;-210;-170;-130;170;130;210;-210;-170;170;130;-40;210;-170;-210;130;170;210;-210:-170;170;130;210;-210;-170;-130;130;170;210;-210;-170;-130;170;
B4-14
B 20 20 3990 130;B 20 20 4000 60;B 20 20 4010 -60;B 20 20 4080 210;B 20 20 4080 -210;B 20 20 4080 -170;B 20 20 4080 -130;B 20 20 4080 170;B 20 20 4080 130;B 20 20 4160 210;B 20 20 4160 -210;B 20 20 4160 -170;B 20 20 4160 -130;B 20 20 4160 170;B 20 20 4160 130;B 20 20 4230 60;B 20 20 4250 210;B 20 20 4250 -210;B 20 20 4250 -170;B 20 20 4250 170;B 20 20 4250 130;B 20 20 4290 280;B 20 20 4290 -280;B 20 20 4320 -100;B 20 20 4330 210;B 20 20 4330 -170;B 20 20 4330 -210;B 20 20 4330 130;B 20 20 4330 170;B 20 20 4370 210; -B 20 20 4370 -210;B 20 20 4370 -170;B 20 20 4370 170;B 20 20 4370 130;B 20 20 4550 170;B 20 20 4550 130;B 20 20 4550 -130;B 20 20 4550 -170;B 20 20 4550 -210;B 20 20 4550 210;B 20 20 4630 130;B 20 20 4630 170;B 20 20 4630 -130;B 20 20 4630 -170;B 20 20 4630 -210;B 20 20 4630 210;B 20 20 4650 60;B 20 20 4650 -60;B 20 20 4720 130;
B4-15
B 20 20 4720 170:B 20 20 4720 -130;B 20 20 4720 -170;B 20 20 4720 -210;B 20 20 4720 210;B 20 20 4800 130;B 20 20 4800 170;B 20 20 4800 -130;B 20 20 4800 -170;B 20 20 4800 -210;B 20 20 4800 210;B 20 20 4870 60;B 20 20 4890 130;B 20 20 4890 170;B 20 20 4890 -170;B 20 20 4890 -210;B 20 20 4890 210;B 20 20 4960 -100;B 20 20 4970 170;B 20 20 4970 130;B 20 20 4970 -210;B 20 20 4970 -170;B 20 20 4970 210;B 20 20 5010 130;B 20 20 5010 170;B 20 20 5010 -170;B 20 20 5010 -210;B 20 20 5010 210;L CME2;B 640 100 330 250;B 640 100 330 -250;B 40 40 90 -180;B 40 40 90 180;B 680 40 440 -110;B 40 10 120 -85;B 40 40 460 150;B 1470 30 1175 115;B 640 100 970 250;B 640 100 970 -250;B 40 40 730 180;B 40 40 730 -180;B 40 10 760 -85;B 3620 40 2590 -110;B 40 40 1070 50;B 550 30 1365 45;B 650 100 1615 250;B 650 100 1615 -250;B 40 40 1370 180;B 40 40 1370 -180;
B4-16
B 40 40 1400 -40;B 2300 30 2570 -45;B 40 30 1620 15:B 40 40 1720 50;B 580 30 1990 15;B 40 30 1890 85;B 630 100 2255 -250;B 630 100 2255 250;B 40 40 2010 -180;B 40 40 2010 180;B 40 10 2260 35;B 40 40 2380 150;B 30 60 2385 100;B 200 30 2500 85;B 40 40 2520 20;B 910 30 2995 15;B 40 40 2590 -180;B 40 40 2590 180;B 640 100 2890 -250;B 640 100 2890 250;B 40 40 2620 80;B 40 40 2820 180;B 40 40 2820 -180;B 640 100 3530 -250;B 640 100 3530 250;B 1460 30 3970 115;B 40 30 3260 85;B 40 40 3430 50;B 40 40 3530 20;B 540 30 3780 55;B 40 40 3740 -40;B 40 40 3770 -180;B 40 40 3770 180;B 640 100 4170 -250;B 640 100 4170 250;B 40 40 4070 50;B 40 10 4380 -85;B 40 40 4410 -180;B 40 40 4410 180;B 640 40 4720 -110;B 640 100 4810 250;B 640 100 4810 -250;B 40 40 4680 150;.B 40 10 5020 -85;B 40 40 5050 380;B 40 40 5050 -180;L CVTA;B 20 20 90 -180;B 20 20 90 180;
B4-17
B 20 20 120 -100;B 20 20 460 150;B 20 20 730 180;B 20 20 730 -180;B 20 20 760 -100;B 20 20 1070 50;B 20 20 1370 180;B 20 20 1370 -180;B 20 20 1400 -40;B 20 20 1620 20;B 20 20 1720 50;B 20 20 1890 90;B 20 20 2010 -180;B 20 20 2010 180;B 20 20 2260 20;B 20 20 2380 150;B 20 20 2520 20;B 20 20 2590 -180;B 20 20 2590 180;B 20 20 2620 80;B 20 20 2820 180;B 20 20 2820 -180;B 20 20 3260 90;B 20 20 3430 50;B 20 20 3530 20;B 20 20 3740 -40;B 20 20 3770 -180;B 20 20 3770 180;B 20 20 4070 50;B 20 20 4380 -100;B 20 20 4410 -180;B 20 20 4410 180;B 20 20 4680 150;B 20 20 5020 -100;B 20 20 5050 180;B 20 20 5050 -180;DF;C 1;E
B4-18
ANEXO C
ANEXO Cl
MUX21PA.CIR
*SPICE_NET*INCLUDE MODEL12.LIB.OPTIONS LIMPTS=5000.TEMP 25.TRAN 0. 1N 170N.PROBÉM16 1 123 10 1 PMOS L=1.5U W=9U AD=20 . 3P AS = 20.3P PD=25.5UPS=25.5U+ NRS=.25 NRD=.25MIS 4 125 3 3 PMOS L=l . 5U W=6U AS = 22. 5P AD=22.5P PS=19 . 5UPD=19.5U+ NRS=.375 NRD=.375Mil 7 126 120 120 NMOS L=1.5U W=6ü AS = 22.5P AD=22.5P PS = 19.5UPD=19.5U+ NRS=.375 NRD=.375M20 12 152 8 160 NMOS L=1.5U W=6U AS = 22.5P AD=22.5P PD=19.5UPS=19.5ü-I- NRS=.375 NRD=.375M21 12 131 160 160 NMOS L=1.5U W=6U AD=22.5P AS=22.5P PD=19.5UPS=19.5U+ NRS=.375 NRD=.375M30 119 135 118 121 NMOS L=1.5U W=6U AS=22.5P AD=22.5P PD=19.5U+ PS=19.5U NRS=.375 NRD=.375M31 119 134 121 121 NMOS L=1.5U W=6U AS=22.5P AD=22,5P PD=19.5U+ PS=19.5U NRS=.375 NRD=.375M34 79 128 75 75 PMOS L=1.5U W=6U AS = 22.5P AD=22.5P PS=19.5UPD=19.5U+ NRS=.375 NRD=.375M36 77 129 79 77 PMOS L=l . 50 W=6U AS = 22. 5P AD=22. 5P PS=19.5UPD=19.5U+ NRS=.375 NRD=.375R4 157 162 16.7R5 157 1 50R6 10 151 50R7 151 8 37.5R8 157 3 25R9 4 5 75RIO 5 7 37.5Rll 157 75 25R12 157 77 75R13 160 O 25R14 120 O 25R15 79 156 75R16 156 118 37.5R17 12.1 O 25R18 133 123 187.5R19 117 124 187.5R21 142 129 175R22 125 127 150R23 127 126 300R24 131 150 162.5
Cl-1
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150153148139
131 350130 137.5152 212.5153 162.5127 275 *
55 275155 175134 200135 375148 175154 75.40 1.32F124 1 . 6F123 JL.5F151 1.14F0 1F0 1.43F0 1.43F130 1F125 .88F0 0.88F.59F5 .59F128 .88F155 1.32F0 -88F129 1.1 5F156 .618F0 0.78F0 1G0 1G0 1G0 PULSE OV0 PULSE OV0 PULSE OV146 327 327
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+ NRS=. 25 NRD=. 25M40 171 158 327 327 PMOS JL=1.5U W=12U PS=30U PD=30U AS=36P AD=36P+ NRS=.25 NRD=.25M41 140 145 327 327 PMOS L=1.5U W=12U PS=30U PD=30U AS=36P AD=36P+ NRS=.25 NRD=.25M42 140 143 138 138 PMOS L=l.5U W=12U PS=31.5U PD=30U AS=45PAD=36P+ NRS=.19 NRD=.25M43 139 141 2 2 PMOS L=1.5U W=12U PS=31.5U PD=30U AS=45P AD=36P
+ NRS=.19 NRD=.25M44 176 177 174 329 NMOS L=l.5U W=4.5U PS=13.5U PD=12U AS=16*875P+ AD=13.5P NRS=.5 NRD=.66
Cl-2
M45 161 180 174 328 NMOS L=1.5U W=4.5U PS=12U PD=12U AS=13.5PAD=13.5P+ NRS=.66 NRD=.66M46 161 330 174 174 NMOS L=1.5U \V=4.5U PS=12U PD=12U AS=13.5PAD=13.5P+ NRS=.66 NRD=.66M47 183 179 175 136 NMOS L=1.5U W=4.5ü PS=12U PD=12U AS=13.5PAD=13.5P+ NRS=.66 NRD=.66M48 178 184 175 175 NMOS L=1.5U W=4.5U PS=12U PD=12U AS=13.5PAD=13.5P+ NRS=.66 NRD=.66M49 178 185 176 176 NMOS L=1.5U W=4.5U PS=13.5U PD=12U AS=16.875P+ AD=13.5P NRS=.5 NRÜ=-66R49 157 2 125R50R51R52R53R54R55R56R57R58R59R60R61R62R63R64R65R66R67R68R69R70R71R72R73R74C36R75R77R78R79R80C37C38C39C40C41C42C45
1571731731391711411461471741541431451581541721691701371711761761781861721811831681371561850 1157157327327173173327
3273271381711401541721860 50177168137170172186170137168181161175183330180183
37.537.537.537.537 . 5150150150
175150.15015010010010010010037.575757517517575
0 .5P179184137169
83 1G141146147158143145171
175175200175
.38F-38F.38F-38F.38F,38F2.8F
Cl-3
C46 177 O .6FC47 180 O .6FC48 330 O . 6FC49 179 O .6FC50 185 O .6FC51 184 O .6FC52 184 O 1 .8FV5 173 O DC 5VM17 10 124 162 159 PMOS L=1.5U W=9U AS=20.3P AD=20.3P PS=25.5UPD = 25.5U+ NRS=.25 NRD=.25.END
Cl-4
ANEXO C2
MEDSUMPA. CIR
*SPIC£__NET.DC VI O 5 0 .05*INCLUDJ3 MODEL12. -LIB.GPTIONS LIMPTS=5000.TEMP 25. PROBÉRl 87 9 232.5R2 9 4 175R3 4 3 237.5R4 3 18 204M23 1 9 U 11 PMOS L=1.5U W=12U PD=16.5U PS=31.5U AD=27P AS=27P+ NR,D=. 18 NRS=. 18M24 2 10 1 11 PMOS L=1,5U W=12U PS=16.5U PD=33U AS=27P AD=54P ++ NRS=. 18 N.RD=. 25R5 2 7 38.08R6 7 6 37.9M3 6 3 8 8 NMOS L=1.5U W=7.5U PS=22.5U PD=12U AS=28.12P AD=16.8P
M4 6 5 64 64 NMOS L=1.5U W=7 . 5U PS=22.5U PD=12U AS=28.12P + + ++AD=16.8P NRS=.3 NRD= . 3R7 8 O 37.5R8 64 O 37.5R9 36 11 37.5RIO 99 10 207.5Rll 10 12 225R12 5 81 195.7R13 12 5 162.5C41 36 9 1.66FC42 36 10 1.01FC40 36 4 2.4FC45 3 O 1.79FC44 5 O 1.6FC43 12 O 3FM25 27 29 35 35 PMOS L=1.5U W=12U PS=31.5U PD=33U AS=45P AD=54P+ NRS=. 18 NRD-.25M6 30 32 34 34 NMOS L=1.5U W=3U PS=13.5U PD=15U AS=11.25P +
5P NRS=. 75 NRD=134 O 75.413 32 137.531 30 75.427 31 50.429 13 312.536 35 18.832 O 1 . 1F13 O 1.9F36 13 . 3F36 29 .32F7 13 87.84 28 126.112 40 101 .336 31 . 16F
C2-1
C12 31 O 10.7FM26 47 39 49 49 PMOS L=l.5U W=12U PS = 31.5U PD=16.5U AS = 45P AD=36P+ NRS=.25 NRD=.25M9 42 44 37 45 NMOS L=l.5U W=6U PS=10.5U PD=15U AS=13.5P AD=22.5P+ NRS=.375 NRD=.3'75
AS=22.5PMÍO 37 43+AD=13R23R24R25R26R27R28R29R30R31R32C14C15C16C17C18C19R33Mil
392836364748454140463636364843443163
+ NRS =M12+NRSMI 3
63= .68
+ NRS =M14 67+AD=47R34R35R36R37R38R39R40R41R42R43R44R45C20C21C22C23C24C25R46C26M15
363656585763684669146265363636533614656672
.5P2843493848420 34044483941480 10 .0 15056.2557
2558.2553-5P7059466562141453
45 45 NMOS L=l . 5U W=6U PS=19. 5U PD=10 . 5U ANRS=. 375 NRD=.37162.5287.537.537.537.53007.5212.5200262.5. 32F.32F2. 17F.56F91F. 17F62.570 70 PMOS L=1.5U W=12U PS=31.5U PD=18U AS=45PNRD=. 2559 59 PMOS L=1.5U W=12U PS=18U PD=18U AS=36PNRD=.2559 59 PMOS L=1.5U W=12U PS=18U PD=33U AS=36PNRD=. 2569 69 NMOS L=l . SU W=10.5U PS=28.5U PD=30U AS=39NRS=.21 NRD=.2837 .512.5137.517517512,512.5250
0 256746625657580 .140 266
25112.51251.5F.32F..32F45F1. 14F.4F287.5
0 3F74 75 75 PMOS L=1.5U W=15U PS=37.5U PD=19.5U A
AD=36P
AD=36P
AD=54P
3P + +
AS=56.2P
C2-2
+AD=33.75P NRS=.18 NRD=.18M16 72 76 77 77 PMOS L=1.5U W=15U PS=37.5U PD=21U AS=56.+ NRS=. 15 NRD=. 25M17 78 79 80 83 NMOS L=1.5U W=9U PS=14.5U PD=25 . 5U+AD=33.75P NRS=.29 NRD=.25M18 80 82 83 83 NMOS L=1.5U W=9U PS=25.5U PD=14.25U+AD=23.6P NR.S=.25 NRD=.29R47 76 66 200R48 66 82 200R49 36 77 10R50 36 75 30R51 72 54 10R52 54 78 25R53 83 0 25R54 74 50 287.5R55 50 79 137.5R56 55 54 62.5C27 36 76 . 19FC28 36 74 . 19FC29 36 54 .54FC30 54 0 1.36FC3.1 82 0 . 71FC32 79 0 .71F
2P AD=45P
AS=23 . 6P
AS=37 . 75P
M19 89 90 91 91 PMOS L=1.5U W=12U PS=31.5U PD=18U AS=45P AD=36P+ NRS=. 25 NRD=. 25M20 89 92 93 93 PMOS L=1.5U W=12U PS=18U PD=18U AS=36P-f NRS=. 25 NRD=. 25M21 94 95 93 93 PMOS L=1.5U W=12U PS=18U PD=18U AS=3+NRS=. 25 NRD=. 25M22 96 97 98 98 NMOS L=l . 5U W=9U PS = 25 . 5U PD=27U+AD=40.5P NRS=-25 NRD=.33R57 36 91 37.5R58 36 93 37.5R59 90 55 287.5R60 95 73 300R61 92 73 175R62 89 100 37.5R63 94 100 37.5R64 55 97 137.5R65 98 0 25R66 100 96 25R67 73 55 112.5C33 36 90 .32FC34 36 92 .32FC35 36 95 .32FC36 97 0 .71FC37 36 100 .85FC38 100 0 2.85FC48 100 0 . 5PR70 87 0 1GR71 99 0 1GVI 18 0 DC OVV2 81 0 DC 5V
AD=36P
6P AD=54P
AS=37 . 75P
C2-3
V3 36 O DC 5.5VR72 14 O 1GC49 14 O .5PM27 47 41 38 38 PMOS L=1.5U W=12U PS=44U PD=16.5U AS=54P AD=36P+ NRS=.25 NRD=.25. END
C2-4
ANEXO C3
SUMAPA.CIR
*SPICE^NET*INCLUDE MODEL12.LIB.OPTIONS LIMPTS=5000.TEMP 25.TRAN 0.1N 170N.PROBÉ.PRINT TRAN V(8) V(9) V(10) V(6) V(7) V(4) V(5)VI 1 O DC 5VV2 2 O DC 5V*PULSE OV 5V 1N 1N 1N 19N 40NV3 3 O PULSE OV 5V 1N 1N 1N 39N SONV4 11 O DC OV+PULSE OV 5V 1N 1N 1N 79N 160NCl 21 O 0.5PFC2 10 O 0.5PFXI 6 7 91 9 1 MUX21X2 4 5 12 8 1 MUX21X3 40 41 4 1 NAND2X4 30 31 42 1 NOR2X5 2 43 6 1 EXORX6 51 52 1 INVCHICOX7 52 53 1 INVBIGX8 54 7 1 INVCHICOX9 8 10 1 INVBIGRll 53 O 1GR12 53 21 75R13 51 9 75R14 54 6 81.25R15 31 43 175R16 91 12 450R17 12 11 187.5R18 2 40 150R19 2 30 162.5R20 42 5 74R21 41 31 150R22 41 3 150R23 O 10 1G
.SÜBCKT INVBIG 99 12 28MI 13 4 1 1 PMOS L=1.5U W=12U PS=30U PD=30U AS=36P AD=36P4-NRD-. 25 NRS=. 25M2 15 6 1 1 PMOS L=1.5U W=12U PS=30U PD=30U AS=36P AD=36P+NRD=.25 NRS=.25M3 15 8 2 2 PMOS L=1.5ü W=12U PS=30U PD=30U AS=36P AD=36P+NRD=.25 NRS=.25M4 11 10 3 3 NMOS L=1.5U W=4.5U PS=15U PD=15U AS=13.5P AS=13.5P+NRD=.66 NRS=.66M5 16 9 3 3 NMOS L=1.5U W=4.5U PS=15U PD=15U AS=13.5P AS=13.5P+NRD=.66 NRS=.66M6 16 7 26 26 NMOS L=1.5U W=4.5U PS=15U PD=15U AS=13.5P AS=13.5P+NRD=.66 NRS=.66
C3-1
Rt 28 1 37.5R2 8 20 262.5R4 20 7 175R14 18 10 175R15 4 18 262.5R16 28 2 12.5R18 6 17 262.5R19 17 9 175R20 13 12 37.5R21 12 11 75R24 15 5 37.5R25 5 16 37.5R26 3 O 75R27 26 O 50R28 18 17 100R29 17 20 100R30 20 99 75Cl 28 4 0.58FC2 28 6 0.58FC3 28 8 0.58FC4 7 O 5.35FC5 12 28 1.33FC6 12 O 2.67F.ENDS
.SUBCKT INVCHICO 6 8 1M2 4 2 7 7 NMOS L=l . 5U W=3U PD=13 . 5U PS = 13 . 5U AD=11 - 25P AS=11 . 25P+ NRD=.75 NRS=.75M5 5 3 9 9 PMOS L=1.5U W=9U PD=21U PS=21U AD=25.3P AS=25,3P+ NRD=.33 NRS=.33Rl 1 9 16.66R2 5 8 50R3 8 4 75R4 7 O 50R5 3 6 32.5R6 6 2 150Cl 1 8 .59FC2 8 O 1 .15FC3 1 3 0.72FC4 2 O 1.37F.ENDS
.SUBCKT EXOR 22 18 5 4M2 20 14 17 20 NMOS L=1.5ü W=3U PD=15U PS=15U AD=10. 12P AS=10. 12P+NRD=1 NRS=1M3 10 21 12 O NMOS L=1.5U \V=9U PD=24U PS=24U AD=40.50P AS=40.50P+NRD=0.33 NRS=0.33M4 2 7 40 O NMOS T,= 1.5U W=3U PD=13.5U PS = 13.5U AD=11.25P+AS=11.25P NRD=.75 NRS=.75M14 3 6 1 4 PMOS L=1.5U W=12U PD=27U PS=27U AD=54.00P AS=54.00P+NRD=0.25 NRS=0.25M15 15 13 16 16 PMOS L=1.5U W=3U PD=13.5U PS=13.5U AD=11.25P+AS=11.25P NRD=.75 NRS=.75
C3-2
M17 9 24 11 4 PMOS L=1.5U W=9U PD=24U PS=24U AD=40.50P AS=40.50P+NRD=0.33 NRS=0.33RJ. 1 25 362.5R2 40 26 350R3 8 22 2 i2.5R4 3 5 37.5R5 5 2 75R6 6 8 162.5R7 8 7 287.5R8 9 5 50R9 5 10 25RIO 22 12 25Rll 11 22 50R12 15 19 150R13 19 17 75R14 13 18 187.5R15 18 14 300R16 20 O 50R17 4 16 50R18 25 18 325R19 26 21 125R20 25 24 125R21 26 19 250Cl 25 4 0.78FC2 26 O 0.72FC3 4 13 1.3FC4 14 O 0.67FC5 4 19 0.85FC7 19 O 0.24FC8 4 5 0.18FC9 5 O 1.05FCIO 4 22 0.24FCU 22 O 0.55F.ENDS
.SUBCKT NAND2 7 8 5 12M2 4 2 11 11 PMOS L=1.5U W=9U PD=22.5U PS=22.5U AD=20.25P-f-AS = 33.75P NRD=,25 NRS= . 25M3 1 8 3 14 NMOS L-1.5U W=6U PD=16.5U PS=19.5U AD=13.5P AS=22.5P+NRD=.375 NRS=.375M5 3 7 14 14 NMOS L=l.5U W=6U PD=16.5U PS=19.5U AD=13.5P AS=22.5P+NRD=.375 NRS=.375MI 4 6 10 10 PMOS L=1.5ü W=9U PD=22.5U PS=22.5U AD=20.25P
= 33.75P NRD=.25 NRS=.25RlR2R3R4R7R8R9ClC2
124516911
2
2
22
10 50951
78
1
62
1625037.1 14503000.0.
,
56
5
.75
72F72F
C3-3
C3 8 O 0.98FC4 7 O 0.78FRIO 14 O 25C7 12 5 0.48FC8 5 O 0.91F.ENDS
.SÜBCKT NOR2 9 14 17 3M2 2 13 1 12 PMOS L=1.5U W=12U PD=28.5U PS=31.5U AS=45P AD=27P+NRD=0.1875 NRS-0.3125MI 1 10 12 12 PMOS L=1.5Ü W=12U PD=28.5U PS=31.5U AS=45P AD-27P+NRD=0.1875 NRS=0.3125M3 4 8 6 6 NMOS L=1.5U W-6U PD=16.5U PS=19.5U AD=13.5P AS=22.5P+NRD=0.375 NRS=0.375M4 4 9 5 5 NMOS L=1.5ü W=6U PD=16.5U PS=19.5U AD=13.5P AS=22.5P+NRD=0.375 NRS=0.375Rl 2 17 37.5R2 6 O 37.5R3 14 8 275R5 10 9 400R6 5 O 25R7 17 4 37.5R8 13 14 125Cl 3 10 0.42FC2 3 13 0.75FC3 9 O 0.91FC4 8 O 0.84FC7 3 17 0.32FC8 17 O 0.65FR9 3 12 12.5. ENDS
.SÜBCKT MUX21 13 11 24 12 21M3 32 10 8 O NMOS L=1.5U W=6.75U PD=22.5U PS=22.5U AD=33.75P+AS=33.75P NRD=.44 NRS=.44M5 26 5 6 21 PMOS L=1.5U W=6.75U PD=22.5U PS=22.5U AD=33.75P+AS=33.75P NRD=.44 NRS=.44M7 15 20 22 22 NMOS L=l.5U W=4.5U PD=15U PS=15U AD=13.5P AS=13.5P+NRD=0.85 NRS=.66M6 2 19 18 18 PMOS .L=l . 5U W=6.75U PD=21U PS = 21U AD=25 . 3P AS = 25.3P+NRS=0.33 NRD=0.33M4 7 9 32 O NMOS L=1.5U W=6.75U PD=22.5U PS=22.5U AD=33.75P+AS=33.75P NRD=.44 NRS=.44MI 3 4 26 21 PMOS L=1.5U W=6.75U PD=22.5U PS=22.5U AD=33.75P+AS=33.75P NRD=.44 NRS=.44Rl 3 13 75R2 6 11 75R3 26 12 37.5R4 13 8 37.5R5 12 32 187.5R6 11 7 37.5R7 25 5 81,3R8 4 14 450
C3-4
R9 10 25 6 6 2 . 5R I O 14 9 87 .5C2 4 21 Q . 2 6 FC4 21 5 1 .064FC5 O 10 1.57FC6 O 9 0 . 8 4 8 FC7 13 21 0 . 4 4 FC8 O 13 0.85FC9 11 21 0 . 2 8 FC I O O 11 0 . 6 7 FRl l 2 1 75R12 1 15 75R13 19 24 175R14 24 20 300R15 21 18 25R16 22 O 50R17 25 1 187.5R18 24 14 250CU 21 19 0 .68FC12 20 O 0.85FC13 1 O 0 . 6 4 FC14 1 21 0 . 5 8 F.ENDS-END
C3-5
ANEXO C4
MUX81PA.CIR
*SPICE_NET*INCLUDE MODEL12.LIB.OPTIONS LIMPTS=5000.TEMP 25.TRAN O.1N 170N.PROBÉ.PRINT TRAN I(VCO) I(VC1) I(VC2)
^CIRCUITO PRINCIPAL:mux81XI 4 43 46 1 44 47 45 47 8 MUX21X2 5 48 51 1 49 52 50 52 9 MUX21X3 6 53 56 1 54 57 55 57 10 MUX21X4 7 58 61 1 59 62 60 62 11 MUX21X5 16 63 65 1 64 13 12 66 18 MUX21X6 17 67 69 1 68 15 14 70 19 MUX21X7 24 71 73 1 72 21 20 74 22 MUX21M43 26 14 25 25 PMOS W=9U L=1.5U PS=13.5U PD=12U AS=16.875P+ AD=13.5P NRS=.5 NRD=.66M47 29 18 30 30 NMOS W=3U L=1.5U PS=13.5U PD=12U AS=16.875P+ AD=13.5P NRS=.5 NRD=.66M44 34 32 33 33 PMOS W=12U L=1.5U PS=13.5U PD=12U AS=16.875P-f AD=13.5P NRS=.5 NRD=.66M45 34 39 40 40 PMOS W=12U L=1.5U PS=13.5U PD=12U AS=16.875P-f AD=13.5P NRS=.5 NRD=.66M46 42 41 40 40 PMOS W=12U L=1.5U PS=13.5U PD=12U AS=16.875P+ AD=13.5P NRS=.5 NRD=.66M48 36 35 37 37 NMOS W=12U L=1.5ü PS=13.5U PD=12U AS=16.875P+ AD=13.5P NRS=.5 NRD=.66*MÜX21:1-2-3-4Rl 4 2 163.4R2 2 5 163R3 2 3 2.75R4 2 6 163R5 3 7 163.4R30 47 O 1GR31 46 O 1GR32 48 O 1GR33 51 O 1GR34 52 O 1GR35 53 O 1GR36 56 O 1GR37 57 O 1GR38 58 O 1GR39 61 O 1GR40 62 O 1GCl 2 O 2.85FC2 3 O 2.58F*MUX21:5-6R6 8 12 1.8R7 9 13 1.3R8 10 14 2.27
C4-1
R9 11 15 1.65R41 65 O 1GR42 64 O 1GR43 66 O 1GR44 69 O 1GR45 67 O 1GR46 68 O 1GR47 70 O 1GR52 16 17 125C3 1 8 1.45FC4 1 9 .9FC5 1 10 1.65FC6 1 11 .98FC7 16 O 4.6F*MUX21 7RIO 18 20 1.36Rll 19 21 1.78R48 24 O 1GR49 72 O 1GR50 73 O 1GR51 74 O 1GC8 1 18 .67FC23 18 O .26FC9 1 19 1.06FCIO 19 O .5F*ETAPA DE SALIDAR12 22 23 63.8
23 24 137.51 25 50
C4-2
C20 35 O .58FC21 1 38 .95FC22 38 O 3.11F
*SUBCIRCUTO MUX2-1.SUBCKT MUX21 50 51 52 53 54 55 56 57 14MI 4 1 3 53 PMOS L=1.5U W=9U PS=30U PD^30U AS=36P AD=36P+ NRS=.25 NRD=,25M2 13 10 12 53 PMOS L=1.5U W=9U PS=30U PD=30U AS=36P AD=36P+ NRS=.25 NRD=.25M3 18 21 17 53 PMOS L=1.5ü W=9U PS=30U PD=30U AS=36P AD=36P+ NRS=.25 NRD=.25M4 6 50 7 O NMOS L=i.5U W=6U PS=30U PD=30U AS=36P AD=36P+ NRS=.25 NRD=.25M5 15 11 16 O NMOS L=1.5U W=9U PS=30U PD=30U AS=36P AD=36P+ NRS=.25 NRD=.25M6 19 22 20 O NMOS L=1.5U W=9U PS=30U PD=30U AS=36P AD=36P+ NRS=.25 NRD=.25Rl 51 1 175R2 1 2 300R3 2 50 150R4 50 52 150R5 53 3 50.4R6 4 5 50R7 5 6 37.5R8 7 O 37.5R9 5 8 162.5RIO 2 9 200Rll 10 8 125R12 9 11 112.5R13 54 12 50R14 13 14 50R15 14 15 25R16 16 55 25R17 56 17 50R18 18 14 50R19 14 19 25R20 20 57 25R21 9 21 412.8R22 14 22 512.5Cl 53 1 .52FC2 50 O 1.43FC3 2 O 1.04FC4 1 5 1.4FC5 5 O .36FC6 54 10 .52FC7 11 55 1.31FC8 56 21 1.05FC9 22 57 1.76FCIO 1 14 .48FCU 14 O .48FC12 53 54 .8FC13 55 O .8F
C4-3
C14C15C16C17C18C19C20C21
5657535053555357
530 .1 .0 .540 .560 .
.97F97F587F587F.44F44F.44F44F
.ENDS MUX21
^FUENTESVIO 45 0 DC OVVil 44 0 DC OVVI2 50 0 DC 5VVI3 49 0 DC OVVI4 55 0 DC 5VVI5 54 0 DC 5VVI6 60 0 DC OVVI7 59 0 DC 5VVCC 1 0 DC 5VVCO 43 0 PULSE OV 5V ION 1NVC1 63 0 PULSE OV 5V ION 1NVC2 71 0 PULSE OV 5V ION 1NCl 38 0 0.5PF.END
1N 19N 40N1N 39N SON1N 79N 160N
C4-4
ANEXO D
Metodología de Diseño de Celdas St.imlnid de proyr-clo
4.3.1. Implante de pozo N (capa 1 0)
Regla
Número
101
102
103
104
Paríímela)
Ancho cid [xv/.o N
llspadamienlo entre po'/.o.s frías; .si es menor a H, cnlonces se unen
Hspaciamienlo cutre po/.os donde por lo menos uno no cslíl coneciaüo a
YOD (po/.o cíi l icnlc)
No se pennile el uso de la región de po/.o N para diseñar resistores
HM un [H)7.o debe haber por lo menos un eonlaelo que lo conecte a VDI) . Para
po/.o.s grandes se precisan varios eonlaelo.s, espaciados no míís de 100X.
Debe colocarse la mayor cant idad posible de eonlaclo.s de .sustrato (a VSS),
espaeidos no más de 100X.
Uim.
M ni.
8
8
13
101 -A '
[102,103
Reglas paro pozo N
Grupo de Mlcroalcclrónlcn - FIU8A 2/10/93 -28
Metodología tic Diseño tic Celdas Slntuliiid Fíci(l;tE tic proyecto
4.3.2. Área activa (capa 20)
Regla
Número
201
2011
202
203
204
205
206
207
Pnríímelro
Ancho del íírca acliva N-I-/P+ para in terconexión
Anc l iode la región de pueria en un transi.slor
lixp. ' iciíimicnto cnlrc dos ííreas aetíva.s o ililusioncs
Mareen del aVca P+ al pov.o N
Margen del área N+ al pov.o N (íírea N-f denlro del po/.o para coniacio de
po'/.o)
l í í ípaciani ienU) enire íirea N+ y pnv.o N'fpoxo iVfo)
l ispaeiainicnU) cnirc íírea N+ y po/.o N (poy.o ealicnie)
íispacianiienio enlre Tu-ea P+ y pov.o N (íírea 1*+ fuera del po/.o para contacto
de snslralo)
Dini.
Mín.
2
2
4
5
0
5
10
5
r '
203« >1
20"
1
202<!•- *
1
1 1
20?«- >Y
9- -«
i
204* *
L . -A '
205 206
. J
207
l i l i l í
'2.01 i i i iL^ |j ^- -< j nu A _j u A -j i_ .L _j
Reglas para área act iva
Grupo do Mlcroalaclrónlcn - FIUHA 2/10/93 -
Metodología do Olscflo de Ccld:in Standard Rct|Iar. de proyecto
4.3.3. Polis¡Iicio (capa 5 O)
Regla
Número
50 1
502
503
504
505
506
507
Parámetro
Anchode l poli.silicio: interconexión
Ancho del poli.silieio: NMOS
Ancho del polisilicio: PMO.S
l íspndnmicnto eiHre dos l iras tle poli.silicio
Mineen tle poli.silicio ;i íírca act iva; el valor concreto dcherfa deler ininnr lo el
proyeciista en liase a consideraciones de resistencia dispersa.
Superposición de polisi l icio sobre íirea aet iva
luspaciamicnlo enire polisilicio y íírea acliva
Diin.
M f n .
2
2
2
3
3
2
1
«V.Y
50'
-51
SO'l
504
507
505k—H
506
Reglas para polisil icio
Grupo do Mlcrooloclrdnlcn - FIUDA 2/10/93 - 30
Metodología de Diseño de Celdas Standard Realas de proyecto
4.3.4. Implante /V-f- de fuente/drenaje (capa 60)
Regla
Numero
601
602
603
6031
604
6041
605-
606
607
608
Paríímelru
Ancho
HspnciMmiento; u n i r si es menor que 3
Superposición de íírca nclíva N+ sobre su.sl.ralo
Superposición de íírca act iva N+ sobre po/o N
Hspaciamiei-to n íírca acl iva P+ sobre po/.o N
lispaeiamicnto a arca aeliva 1M- sobre suslralo
1-spaciamiciHt] a puerta (le polisilieio sohrc rtrca ac t iva I'-h
Sii|x?rposidt'»t de puerta de polisi l ieio sobre aren ael iva N+
Coincideneía del implan te N+ en íírca aeliva cuando el implante N+ no
superpone al ficen activa
Margen del imp lan te N+ a íírca aeliva para contacto de pox.o N
Dim.
Muí .
3
3
2
1
2
I
2
2
2
2
_ _ FT -^60)2
i irn 1 r
*i - I .-^ \
a~J 6(
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D41
-r
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f
1
50^^ ^j
605^6
iKi
U w \_/ A /^I c
07^ji
iw
ii
pn K 1b U jj 1-i.-l
08
Reglas para implante N-l-
Grupo do Mlcroolcclrónlcn - FIUDA 2/10/93 -31 -
Metodología do Diseño de Cuidas Standard Rcrjlns de proycclo
4.3.5. Implante P+ de fuente/drenaje(capa 6 5)
Reala Numero
651
652
653
653 1
654
6541
655
656
657
658
659
660
661
Parííinelro
Aneho
líspaciamienlo; u n i r . si c,s menor que 3
.SuperpOf¡ieio*M ílc ílrea i ic l iv í i IM* sobre po/.o N
Superposición de ./ire;i acl iva P-l- sobre suslralo
l íspaci í i in icnlo ;i ;írea acliva N+ sobre su.slralo
líspaciamienlo a íírea acl iva N-i- sobre po/.o N
Hsp.'iciainienio a puerla de polis i l ieío sobre íirea aeliva N+
.Siifierpo.sieit'm de puer ta de polisi l icio .sol>re íircn MCl iva l*+
Coincitlencia del ¡ inplanle 1M- en ílrea aelíva eviando el i n ip l an ie 1^ h
no superpone a! íírcíi ael iva
Marjidí del ¡ inp lan ie IM- a íirea aeliva para anuncio de .snslrr i to
líi íirea íuMivn debe ini])I:iiilnrsc N i- o IM-
No debe- haber coiucideneia cuire los i inplanies N-h y 1M-
Arc:is advaceules ("I>ul l iu¡ i"} N+ y I M - deben e.slar al misino poleitdal
Diin . Mín.
3
3
2
I
2
1
2
2
2
2
r'~\
r1u _iL_LJ
>-3"jT
" ,
54i
7-
k
'
íf
i
'."'::': '
55^„ W
656 f(l r
_Ln_
1Li1
^655-|-Le
-
N—>ri
Reglas para implante P-l-
Grupo do Mlcroalcctiónica - FIUUA 2/10/93 -32.
Metodología (Jo Diseño tía Ccld;is Standard de proyecto
4.3.6. Contactos (capa 7 0)
Regla
Número
701
702
' 703
705
706
707
700
710
711
712
713
714 '
715
716
Pít cilindro
Ancho mínimo y máximo del conlaclo
lÚspaciamienio
Mareen del contacto de difusión a íirca ael iva
Mariicn del contado de polis'dicio a polisilicio
Hspacinmicnio del contacto de polisilicio a íírca aeliva
lispacinmicnlo del cornado de ti i Tus ion a la puer ta de polisilicio
Mareen de contactos de difusión a imp lan t e N-h (sillo difusiones frías)
Marjícn de contactos de difusión ;\e IM- (sólo difu.siones frías)
Espaeiamiento de contados de difusión a implante l'-h (sólo difusiones
frías)
Iispaci:iiniciilo tle conlaclos de dil'usión a implanle N( - (sólo difu.sione.s
frías)
No se permiten contados a polisi l ieio solireel íírcn í ic t iva
No se permiten eonlacios cortocircnitatlos
l.os contactos deben eslar sobre polisilieio o sobre ílrea aeliva
!.a máxima corriente por un conlaclo es:
í')70°: 0,7 n iA
(•í»85°: 0.5 inA
í? 100°: 0.4mA
<í?HO°: 0.1 5 m A
Oiin.
Mín
2
2
1
I
2
2
1
1
1
I
Grupo de Mlcroclocl j ónlc.n - F IUDA 2/10/93 -33
Metodología do Diseño do Cokl.is Slandmtl eijln* de pioycdo
701
70 í
702_
703
—
TT~rív.vl. Y.-.- / u¿
/////.•.-x'v.-.v.v."""::;.""
701
r-tU
-' ' 7 07
706[
w
:]_705
707
.-711 "709
r* > '"' P^CT '"
-J '. "-i i_^j
" r i
^712 ^710
~ í-^¡.
LͱJ
Regios poro contactos
Grupo do Mlcrocloctrónlcn - F1UOA 2/10/93 -
Molotloloflla tic Diserto tic Ctiklns Standard RcfjUis (Ju proyecto
4.3.7. Metal 1 (capa 8 0)
Regla
Número
80!
802
804
805
8üó
807
l' í i r í í i i icU'u
Ancho
Hspíidamiciilo
SnptTposieit'm de contacto
Todos los contados deben ser ei ibier los ron n ie la l I
La máxima corncnle promedio por una cinta de ancho W micrones es:
^70°: 0.3 W (W/2/l)'/i mA
«W: 0.2 W (W/Z/O'/á mA
@IOO°: O.I5W(W/2/¡)'/2mA
@MO°: 0.06 W (W/2.4)'/4 niA
I, a máxima corricnle pico es 7.5 W mA
No se permile el uso de mcial I para capacitores debido a que las capas
dieléctricas involucradas e.stfín sujetas a cambios con la optimi/ación del
proceso
I J i m .
M f n
3
3
I
80111804
Reglas para metal 1
Grupo do Mlcroclcctrónlcn - FIUDA 2710/93 - 35
McítXÍoloflla do Dísono tío CuULis St.nmliml
4.3.8. Vías (capa 7 5)
Regla
Número
751
752
753
754
757
758
759
760
761
I'arílmeiro
Ka apertura de vfa .sólo eslíí permit ida cnlro i n c U i l 1 y meta l 2
No se pennilc apilar una vfa sobre un eonlaclo
Ancho i n f u i í n o y ni.-1.ximo (exceplo para "p;ids" de unit'm)
Hspaciamiento
í íspi ícínni icnio u polisilicio
Margen a polisil icio
1-spaeiainienlo íi eonlaclo
Níí irpcn a niela! 1
La máxima corriente por una vía es:
(íí>70°: 2.0 niA
(">85°: (A mA
©100°: 1,0 ni A
tfíH'IO0: 0.5 mA
Dini.
Mín
2
o
3
3
2
I
753 754 753
755 759
\egic js para vías
Grupo do P.llcrooloctrónlca - FIUDA 2/10/93 -36
Metodología de Diseño do Celdas Standard n G de proyecto
4.3.9. Metal 2 (capa 8 5)
Regla
N limero
851
852
K&
806
807
Pítríímclro
Ancho
I;.spaciam¡enio
Sii|>crposici('ni de vfa
La máxima corriente
«?700:
^85°;
<«M<IO": 0.2
I-'i máxima corriente
.
promedio por una cinia de ancho W mieroncs cu:
0.8 W (\V/2/1)'/*mA
0.6 W (VV/2.4)'/i mA
W (W/2.4)'/2 mA
pico es 15 W mA
No se |KTiui(e el uso tic metal 2 para capacitores debido a que IÍLS capas
dieléctricas involucradas c.slíin sujetas a cambios con la oplimixaeit'in del
proceso
Dim.
M f n
3
-3
1
85.KJ
\s k "
\\\\\\\\ \\\•
3-,-
852
851r v.1\ \•
X \. \
\
\
\
^ \
\ \ N \
S \
k \
N \ \
N \
X \
Reglas para metal 2
Grupo do Microcloclronlcn - FIUDA 2/18/93 - 37
Metodología do Dísono du Cuidos Stantltitü R proyecto
4.3.10. Aperíura de passvación (capa 9 0)
Alcncitín: las (liniciisioncíí cstíín clathis cu inicroncs (10-6 ni)
Regla
Numero
901
902
P;ti ' í ímctiu
Ancho
lispncií
ilc la npcrinra
unícnto cnlrc apcrlur;is
D i n i .
Mín
100
70
Grupo de Mlcroolaclrónlcn -FIUDA 2/10/93 -38
Metodología do DiscHo de Celdas Slnndard Rf i t j l a s de proyecto
4.3.11. "Pa ds " de unión
Atención: las dimensiones eslíín dadas en inicrones (10-6* ni)
Regla
Número
951
952
953
954
875
821
l'aríunelro
Los "patls" tic iniit 'm consisliríín en i n c l u í 2 / vfn / mcla l 1
Manjen de la nncriurn tic pa.sivaeión a i n c i í i l 2
Margen tic !a apertura de pasivaciún a la vfa tic "pad", valor mínimo y
mílxhno
Mareen de la aperiura tic pasivaeit'ni a mcla l 1
I7.spaeiam¡en!o de mclal 2 tic "pad" a mclal 2, i n e l a l 1 , poli.silício, o íírca
activa no relacionados
ILspaciamienit) tic n i e l a l I de "p;id" a mcla l 2, melal 1, polisilieio, o íírca
activa no relacionados
Uim.
Mín
5
0
5
25
25
Ñola: la regla 753 no se aplica a los "patls" de unión.
875
i
1954
r
•>
95
95
~y
2
Reglas para "pads" de unión
Grupo do Mlcroolcctrónicn - FIUDA 2/18AJ3 - 3 9 "
1
1
i
1
1
t
t
t
t1
t
1
1
1
1
1
I
I
1
l
1
I
I
1
t
I
1
I
1
1
t
1
tt
1
•1
1
<.'l
t
l
I
1
TITLI i DUAL LA1KR HíTAl 1.2UM CMOS DK3ICM RULES (ICPD12)
•
10.3. PARAHETERS 07 PARASlTIC DEVICES
.
RES1STANCES . UHIT
N-UELL SBEET RESISTANCE Koh./.q
H + SBEET RESISTANCE Oho/.q
Pi SBEET RESISTANCE Oh»/»q
POLT SHEET RESISTANCE Oh./»q
HETAL1 SfiEET RESISTANCE «.Oh-/.q
METAL2 SHEET RESISTANCE »0b«/.q
K-+ CONT RESISTANCE (1.3} Ob.
P-t CONT RESISTANCE (1.5) Oh»
POLT CONT RESISTANCE (1.3) Oh«
VIA CONT RESISTANCE (1.3) Oh.
{*) i TYP1CAL VALUÉ 1S VAL1D TOR ES2. HIÍl/HAJ. VALÚES ARE
FOUNDRIES
CAPAC1TANCES
CATE TO 'SUBSTRATE u7/-2
POLT TO SUSTR (?IELD) u?/. 2
POLY TO SUBST (PIELD - EDCE) pF/B
HETAL1 TO SUDSTR (TIELD) uF/»2
HETAL1 TO SUBSTR (IlELD - EDGE) pF/«
HETAL1 TO N+ OR P-f u7/«2
HETAL1 TO N+ OR P-f {EDCE) pF/«
HETAL1 TO POLT u?/»2
HETAL1 TO POLT (EDCE) p?/«
HETAL2 TO SUBSTR (F1ELD) uF/»2
METAL2 TO SUBSTR (TIELD - EDCE) pí7«
METAL2 TO N+ OR P+ uf/^2
METAL2 TO N* OR P* (EDCE) pT/«
METAL2 TO POLT uP/«2
HETAL2 TO POLT (EDCE) p?/»
HETAL2 TO METAL1 u7/-2
HETAL2 TO METAL} (EDCE) ' p?/«
NOTES i
(1) EDCE VALÚES C1VEH ABOVE ARE FOR LARCE SPAC3HC VALÚES.
ELOW
3
62
83
29
75
37
73
150
50
0.4
i
t
TTP
1 . 4 *
35
75
25 "
60
30
*KY A
ÍAST
'0.6
48
65
21
43
23
i
i
i
i
i
l
i
i
i
i
i
i
t
t
!
t
I
I
APPLICABLE TO ALL C3DM COMPATIBLE i
1438
62
55
29
46
53
54
33
54
16
55 '
22
63
25
67
47
84
i (2) A HORE COMPLETE MODEL, IHCLUDIHC ADD1TIONAL PARASITIC CAPACITANCES ,
i
i
i
i
i
i
t
i -_
EXTRACT10N SOFTWARE. THOSE PARAHETERS ARE AVA1LABLE FROH
EUROPEAN S1LTCOH STRUCTURES i
(ES2) l
MTD, UPON
AUTÜOR i
E. PALHí
1380
58
31
27
43
49
30
49
50
13
32
20
39
23
62
43
77
IS USED IN TflE
REQUEST.
REFEREHCE i
AC1-DR06-A i
1278
54
47
25
40
46
47
46
47
13
43
16
47
17
46
40
72
SOLO 2000
PACE 26
OF 30
I
1
I
1
1
1
1
I
I
I
I
1
í
1
:
i
:
i
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:
i
:
i
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i
:
¡
I
t
I
. I
:
i
_ i
ANEXO E
*.-
ES2TPR.MAC
$ Serial No. 0001$ SchemLib cells to Tanner Place and Route (TPR) format$ Versión 1.01$$$ You may need to edit in the complete path.$ e.g. <e:\1ib\scmos\scms2 tpr.mac>$<\gatesim\es22tpr.mac><\ga t es im\es2scins . mac>
E-l
ES2SCMS.MAC
$ DECODER - Decodificador de 4 a 2$.macro DECODER AO Al JO II 12 13 VDD GND.output 10 II 12 13<0 VIB_DECODER AO Al 10 II 12 13.eom DECODER$$ DIVIDEF - Divisor de frecuencia$. niacr.o. DIVIDEF CK CLR OUT VDD GND.output OUT<0 VIB_DIVIDEF CK CLR OUT.eom DIVIDEF
$ COMPA41 - Comparador de 2 dígitos de 4 bits$.macro COMPA41 AO Al A2 A3 BO Bl B2 B3 OUT VDD GND.output OUT<0 VIB__COMPA41 AO Al A2 A3 BO Bl B2 B3 OUT.eom COMPA41
$ FFTIPOD - Flip-Flop tipo D•5$
.macro FFTIPOD DO CLK CL QO VDD GND
.outpu t QO<0 VIB_FFTIPOD DO CLK CL QO.eom FFTIPOD$$$ AND2 - Two input AND gate.
.macro AND2 A B OUT VDD GND
.output OUT<0 VIB_AND2 A B OUT.eom AND2
$ AND3 - Three input AND gate.<fc•p.macro AND3 A B C OUT VDD GND.output OUT<0 VIB._AND3 A B C OUT.eom AND3
$ AND4 - Four input AND gate.$.macro AND4 A B C D OUT VDD GND.output OUT .
E-2
<0 VIB_AND4 A B C D OUT.eom AND4
$ INV - INVERSOR$.macro INV A OUT VDD GND.output OUT<0 VIB_INV A OUT.eom INV
$ INVCHICO - INVERSOR CHICO$.macro INVCHICO A OUT VDD GND.output OUT<0 VIB_INVCHICO A OUT.eom INVCHICO
$ CELDA - Celda de memoria 1 bit$.macro CELDA DI SELEC RW DO VDD GND.output DO<0 VIB_CELDA DI SELEC RW DO.eom CELDA$$$ NAND2 - Two input NAND gate.$.macro NAND2 A B OUT VDD GND.output OUT<0 VIB_NAND2 A B OUT.eom NAND2
$ NAND3 - Three input NAND gate.<*.macro NAND3 A B C OUT VDD GND.output OUT<0 VIB_NAND3 A B C OUT.eom NAND3
$ NAND4 - Four input NAND gate.$.macro NAND4 A B C D OUT VDD GND.output OUT<0 VIB_NAND4 A B C D OUT.eom NAND4
$ NOR2 - Two input ÑOR gate.$.macro NOR2 A B OUT VDD GND
E-3
.output OUT<0 V1B_NOR2 A B OUT.eom NOR2
$ NOR3 - Three input ÑOR gate$.macro NOR3 A B C OUT VDD GND.output OUT<0 VIB_NOR3 A B C OUT.eom NOR3
$ NOR4 - Four input ÑOR gate.
.macro NOR4 A B C D OUT VDD GND
.output OUT<0 VIB_NOR4 A B C D OUT.eom NOR4
$ OR2 - Two inpufc OR gate.$.macro OR2 A B OUT VDD GND.output OUT<0 VIB_OR2 A B OUT.eom OR2
$ OR3 - Three input OR gate.$.macro OR3 A B C OUT VDD GND.output OUT<0 VIB_OR3 A B C OUT.eom OR3
$ OR4 - Four input OR gate.$.macro OR4 A B C D OUT VDD GND.output OUT<0 V1B_OR4 A B C D OUT.eom OR4
$ XOR2 - 2-input exclusive-OR gate<•p.macro XOR2 A B Q VDD GND.ou tpu t Q<0 VIB_XOR2 A B Q.eom XOR2
E-4
ES2VIB.MAC
$ DECOÜER - Decodificador de 4 a 2..macro DECODER AO Al 10 II 12 13 VDD GND.output 10 II 12 13<0 VIB_DECODER AO Al 10 II 12 13.eom DECODER$$ DIVIDEF - Divisor de frecuencia$.macro DIVIDEF CK CLR OUT VDD GND.output OUT<0 VIB_DIVIDEF CK CLR OUT.eom DIVIDEF
$ COMPA41 - Comparador de 2 dígitos de 4 bits$.macro COMPA41 AO Al A2 A3 BO Bl B2 B3 OUT VDD GND.output OUT<0 VIB_COMPA4i AO Al A2 A3 BO Bl B2 B3 OUT.eom COMPA41
$ FFTIPOD - Flip-Flop tipo D$.macro FFTIPOD DO CLK CL QO VDD GND.output QO<0 VIB_FFTIPOD DO CLK CL QO.eom FFTIPOD
$ AND2 - Two input AND gate.
.macro AND2 A B OUT VDD GND
.output OUT<0 VIB_AND2 A B OUT.eom AND2
$ AND3 - Three input AND gate.
.macro AND3 A B C OUT VDD GND,output OUT<0 VIB_AND3 A B C OUT.eom AND3
$ AND4 - Four input AND gate.
.macro AND4 A B C D OUT VDD GND
.output OUT
E-5
<0 VIB_AND4 A B C D OUT.eom AND4$'$$ INV - INVERSOR$.macro INV A OUT VDD GND.output OUT<0 VIB_INV A OUT.eom INV
$ INVCHICO - INVERSOR CHICO$.macro INVCHICO A OUT VDD GND.output OUT<0 VIB_INVCHICO A OUT.eom INVCHICO
$ CELDA - Celda de memoria 1 bit$.macro CELDA DI SELEC RW DO VDD GND.output DO<0 VIB_CELDA DI SELEC RW DO.eom CELDA
$ NAND2 - Two input NAND gate.<t*.macro NAND2 A B OUT VDD GND.output OUT<0 VIB_NAND2 A B OUT.eom NAND2
$ NAND3 - Three input NAND gate.$.macro NAND3 A B C OUT VDD GND.output OUT<0 VIB_NAND3 A B C OUT.eom NAND3
$ NAND4 - Four input NAND gate.$.macro NAND4 A B C D OUT VDD GND.output OUT<0 VIB_NAND4 A B C D OUT.eom NAND4
$ NOR2 - Two input ÑOR gate$.macro NOR2 A B OUT VDD GND
E-6
.output OUT<0 VIB_NOR2 A B OUT.eom NOR2
$ NOR3 - Three input ÑOR gate.$.macro NOR3 A B C OUT VDD GND.output OUT<0 VIB_NOR3 A B C OUT.eom NOR3
$ NOR4 - Four input ÑOR gate.$.macro NOR4 A B C D OUT VDD GND. output OUT<0 VIB__NOR4 A B C D OUT. eom NOR4
$ OR2 - Two input OR gate.$.macro OR2 A B OUT VDD GND.output OUT<0 VIB_OR2 A B OUT.eom OR2
$ OR3 - Three input OR gate.$.macro OR3 A B C OUT VDD GND.output OUT<0 VIB_OR3 A B C OUT.eom OR3
$ OR4 - Four input OR gate.$.macro OR4 A B C D OUT VDD GND.output OUT<0 VIB_OR4 A B C D OUT.eom OR4
$ XOR2 - 2-input exclusive-OR gate
.macro XOR2 A B Q VDD GND
.output Q<0 VIB_XOR2 A B Q.eom XOR2 ' • ;
E-7
OX3NV
ES2N12.EXT
#####
For: Extractor definition fileVendor: Foresight:ES2 SemiconductorTechnology: 1 . 2U N-Well ÍProcess = ECPD12)Design Rules: ES2 Scalable Rules (Rule = ES2_12)Technology Setup File: ES2N12.tdb
# Copyright (c) 1994# Unidad de Microelectronica E.P.N Quito
********
i
connec t(cnwi,connec t(subs,connect(ndi ffconnect(pdiffconnect(cpo1,connect(cmel,
ndiff,pdiff,
, cmel», cmel,cmel ,
ndiff)pdiff)cont-act)cont-ac t)
con t-poly)cme2j cvia)
# NMOS transistordevice = MOSFET(
RLAYER=ntran;Drain=ndiff, WIDTH;Gate=cpo1;Source=ndiff, WIDTH;BuIk=subs;MODEL=NMOS;)
| PMOS transistor withdevice = MOSFET(
RLAYER=ptran;Drain=pdiff, WIDTH;Gate=cpo1;Source=pdiff, WIDTH;Bulk=cnwi;MODEL=PMOS;
F-l
9 OX3NV
ANEXO H