introducción al diseño deintroducción al diseño de cis...

página >>1 Diseño de Circuitos Integra

Introducción al Diseño de CIsIntroducción al Diseño de CIs

Universitat Autònoma de Barcelona

Curso académico 2009-10

Elena Valderrama

Ingeniería Informática

ados I

Flujo de DiseñoCapítulo 5 : Flujo de Diseño Capítulo 5 :


Capítulo 5: Flujo de Diseño

Elena Valderrama

El diseño de un ASIC incdefinición de las máscara

Desde un punto de vistparte por uno o varios AS

Capítulos

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8 9 10

1. Definición de las esparticionado del siste(standar-cells, FPGA

Introducción

Características específicas del diseño de ASICs

La especificación dedescripción de tipo frefinándose progresexpresado a nivel demáximos aceptablesuna tarea importantís

Flujo de Diseño

La aproximación actual y los lenguajes de descripción hardware (HDL)

Resumen

por ejemplo,

a) Las especifictecnologías qcircuito debeespecificacionpensar en uspensar en uscoste menor)

b) Las especificanecesidad denos orientará

Ingeniería Informática Universidad Autónoma de B

ados I

Introducción

cluye todas las tareas a realizar desde la especificación del circuito hasta laas y su envío a fabricación.

ta general, el diseño de un sistema electrónico constituido al menos enSICs podemos dividirlo en tres grandes etapas :

ver figura >> 01

pecificaciones del sistema, estudio de la viabilidad técnica y económica,ema y decisión sobre la/las tecnología/s y alternativa/s de diseño a utilizar

As, ...).

el circuito o sistema que se desea obtener comienza habitualmente por unafuncional (“deseo obtener un circuito que haga lo siguiente.......”) que vasivamente hasta llegar a descripciones de tipo estructural (sistemae grandes bloques) y paramétrica (velocidad de la señal de reloj, consumos, tamaño máximo de la pastilla de Si, coste máximo permitido, ... etc). Essima donde se toman decisiones vitales para el buen desarrollo del diseño;

aciones del circuito (velocidad, consumo,...) obligarán a descartar algunasque no cumplan los requisitos; así por ejemplo, si el consumo total del

ser muy bajo deberemos descartar las tecnologías bipolares..... o si lasnes de tamaño y velocidad del circuito no son muy restrictivas podremos

sar una tecnología no-punta en cuanto a longitud de canal (y por tanto desar una tecnología no-punta en cuanto a longitud de canal (y por tanto de

aciones del circuito, junto a datos como la producción anual prevista y/o lae sacar el producto al mercado en un tiempo más o menos corto y su costen hacia una de las distintas alternativas de diseño

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c) Si se trataadecuado deprestaciones.

En la figura 1

Capítulos

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etapa del disllevan a unadebe estudialas especifica

2. Conociendo la tecnodiseñar propiamente

Introducción


diseñar propiamenteque, partiendo de uacaba generando todespecificación del tip

3. Fabricación de los ch

Flujo de Diseño


Resumen


ados I

Introducción

a de sistemas complejos, un buen particionado de éste en el númeroASICs junto a CIs estándar permitirá disminuir los costes y aumentar las

.

se resumen las tareas más importantes que se engloban en esta primeraseño. Las especificaciones, las restricciones y el particionado del sistemaplanificación inicial del sistema en grandes bloques a partir de la cual ser la viabilidad técnica del proyecto (¿es técnicamente posible cumplir con

aciones deseadas?) y su viabilidad económica.

ología y la alternativa de diseño que se va a utilizar, el siguiente paso ese el circuito integrado entendiendo como tal a toda la serie de procesose el circuito integrado, entendiendo como tal a toda la serie de procesosna descripción de tipo funcional del/los ASIC/s que se desean realizar,da la información necesaria para su fabricación (layout, vectores de test y

po de encapsulado).

hips.

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Caracter


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La etapa 2 es más oconvencional; sin embaespecíficas que hay que

1. Complejidad: Lo

Capítulos

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transistores quedisponible.

El diseño de estode alto nivel (mjerárquico, a podsoftware que rea

Introducción


software que reaubicación de los l

2. Coste de los evpor tanto debemolas máscaras a fantes de que este

Flujo de Diseño


Resumen

a) Intentar consegusolución única y dpena aplicar lo quaplicación de unejemplo,

{A i ió }{Automatización}.más automatizadherramientas CA

{Repetitividad}....unos pocos módu


ados I

rísticas específicas del diseño de ASICsp

menos común al proceso de diseño de cualquier sistema electrónicorgo, el desarrollo de circuitos integrados tiene unas características muytener presentes:

os ASICs son circuitos que suelen contener decenas o cientos de miles dehay que dimensionar, interconectar y ubicar en la superficie de silicio

os grandes circuitos sólo es posible (1) utilizando metodologías de diseñomáquinas algorítmicas, diseño modular, etc) que permitan un diseñoder ser con módulos reutilizables, y (2) mediante el uso de herramientasalicen las tareas menos “imaginativas” como la simulación del circuito laalicen las tareas menos imaginativas como la simulación del circuito, lalayers, o la automatización de múltiples tareas de verificación.

ventuales re-diseños: Diseñar un ASIC, como ya hemos visto, es caro, yos estar muy seguros del buen funcionamiento del circuito antes de enviarfabricar.¿Cómo podemos asegurar el correcto funcionamiento del circuitoe exista físicamente? Existen varias estrategias:

uir que el circuito sea correcto “por construcción” : Aunque no existe unadefinitiva que garantice totalmente la corrección por construcción, si vale laue se ha dado en llamar “una buena práctica del diseño”, que no es sino lanas reglas de sentido común que a veces pasan desapercibidas. Por

l b bilid d d i d i l di f...la probabilidad de introducir errores en el diseño es menor conformedo está el proceso. Consecuencia... hagamos un uso extensivo de lasD.

Utilicemos siempre que sea posible diseños modulares en los que un oulos básicos se repitan multitud de veces

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Caracter


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{Regularidad}especialmentlas de alimen

b) Detección y co

Capítulos

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es la estrategherramientasobjeto la compatrones de sverificación ees la correct

Introducción


correctamentcomprobadorschematic), loespecial de vcomportamiede éste a trav

Flujo de Diseño


Resumen

las entradas a

c) La tercera oincluso en propción costosde silicio, quebuen funcionbuen funcionfunciones vita


ados I


.... busquemos patrones de conexionado muy regulares. Esto este útil a la hora de distribuir por la superficie de silicio las señales de reloj, otación-tierra

orrección de todos los fallos antes de enviar el circuito a fabricación. Estagia más ampliamente utilizada y para la cual se han desarrollado potentes

de ayuda al diseño. Las herramientas de verificación dinámica tienen pormprobación del que el circuito responde a las señales de entrada con lossalida deseados. Incluyen a todo tipo de simuladores. Las herramientas destática tienen por objetivo la comprobación de que la estructura del circuitota (esto es, que contiene los elementos correctos conectados tambiéne). Se incluyen entre las herramientas de verificación estática los

res de coherencia entre layout y circuito lógico/eléctrico (layout vsos verificadores de reglas de diseño (design rule checkers), etc. Un tipoverificadores estáticos son los simuladores temporales, que no simulan elnto lógico o eléctrico del circuito sino que calculan los retardos máximosvés de la identificación de los llamados “caminos críticos”, caminos desdea las salidas que producen un retardo mayor.

opción es el diseño de circuitos capaces de seguir cumpliendo su misiónresencia de fallos; son los circuitos “tolerantes a fallos”. Se trata de unasa tanto desde el punto de vista del tiempo de diseño como de la superficiee suele reservarse para situaciones en las que el necesario garantizar elnamiento; p e aplicaciones biomédicas en las que el ASIC controlanamiento; p.e. aplicaciones biomédicas en las que el ASIC controlaales, aplicaciones aeroespaciales, etc.

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Caracter


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3. Testabilidad: Euno de los chip

Garantizar la teacceso a la circ

Capítulos

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es enviar señasalidas obtenidconstituyen elentrada/salida,hace necesariode silicio y dism

Introducción


En la 3ª parteTestabilidad esestablecido qudebemos tener

Flujo de Diseño


Resumen


ados I


El diseño no sólo debe ser correcto, sino que se debe asegurar que cadaps serán comprobables (testables) uno a uno antes de su puesta en equipo.

estabilidad del ASIC es una tarea cada vez más costosa debido al limitadocuitería. La única manera de comprobar toda la circuitería interna al ASIC

ales a través de entradas externas (pines del chip) y comprobar que ladas son las correctas. Dado el elevado número de transistores que

ASIC y el comparativamente reducido número de pines/pads dela comprobación de toda la lógica es muy compleja. Tanto es así que se

o introducir lógica adicional (con el consiguiente aumento de la superficieminución de prestaciones) con el único objetivo de hacer testable al circuito.e de este curso, dedicada al Test de los ASICs y al Diseño para lastudiaremos las implicaciones de todo esto, por ahora baste con dejare, aunque el test del circuito se realiza cuando éste ya está fabricado,presente la problemática del test desde las primeras fases del diseño.

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El proceso de diseño “e(figura 2):

Capítulos

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1. Diseño “electronico

a) Diseño de “alt

El diseño “electróde las especifica

Introducción


de las especificapartir del cual se

En primer lugar esu naturaleza didiseñador puedediseño del circuit

Flujo de Diseño


Resumen

un diseño a nivenivel de mayor deque forman el circ

La simulación dedisponer de herdiseñando compdiseñando, complos bloques del“refinando” progrnos permitieseninicialmente el cisubstituyendo la


ados I

Flujo de Diseñoj

ver figura >> 02

electrónico” del ASIC (flujo de diseño) incluye tres tareas fundamentales

o” del ASIC

to nivel”

ónico” del ASIC incluye todas aquellos procesos necesarios para, a partiraciones del circuito definidas previamente generar el layout del mismo a

g

aciones del circuito definidas previamente, generar el layout del mismo acrearán las máscaras.

es necesario diseñar el circuito a nivel lógico o eléctrico (dependiendo degital, analógica o mixta). Esta es una fase muy compleja en la que el

e y debe echar mano de metodologías que le ayuden en la concepción yo, como p.e. las máquinas algorítmicas u otras. Habitualmente se parte del de grandes bloques que se van refinando cada vez más hasta llegar aletalle en el que se especifican cada una de las puertas lógicas/transistorescuito y sus interconexiones.

el circuito va íntimamente unida a su diseño. En este sentido, sería idealrramientas que nos permitiesen simular el circuito conforme lo vamosprobando así “sobre la marcha” el correcto funcionamiento de cada uno deprobando así sobre la marcha el correcto funcionamiento de cada uno de

circuito. Dado que además, como hemos dicho, los bloques se vanresivamente, sería incluso más interesante disponer de herramientas quesimular el circuito a distintos niveles; p.e., estaría bien poder describirrcuito a un nivel funcional y simularlo como tal, para posteriormente irdescripción funcional de cada

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ver figura >> 03



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módulo y podermás bajo posibletendencia actualsimular simultáne

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La evolución deHasta la década(traducir) las taresquemas parageneradores degráficos para di

Introducción


llamaremos “clásmano”, substituautomáticamentecualitativo más imdesarrollo de hersimulación del ci

Flujo de Diseño


Resumen

anterior.

Esta “aproximaciDiseño de CIs I“aproximación clámucho más cercveces pasan desveces pasan desdiseñador.

En la aproximaresponsabilidad d


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Flujo de Diseñoj

también simularlo a este nivel, para acabar definiendo el circuito al nivele de puertas lógicas / transistores y simularlo a nivel lógico o eléctrico. La

es la simulación multi-nivel, entendiendo esta como la capacidad deeamente distintas partes del circuito a distintos niveles.

las herramientas CAD/CAE en los últimos años ha sido rápida e intensa.a de los 90 las herramientas software iban encaminadas a automatizarreas más tediosas del diseño de CIs; p.e., programas de captura de

introducir (dibujar) el esquema lógico/eléctrico en el ordenador,onda para dibujar las señales de entrada a los simuladores, editores

bujar las pistas (layers) del CI, etc. En esta aproximación a la quesica” el objetivo era seguir el flujo de diseño tal como éste se realizaría “auyendo cada tarea individual por un programa que la hicierae o que, como mínimo, facilitara su desarrollo. Probablemente el cambiomportante en las herramientas CAD/CAE en estos últimos años ha sido elrramientas de síntesis de alto nivel muy íntimamente relacionadas con larcuito en todas las fases del diseño, tal como se explicaba en el párrafo

ón actual” es la que se seguirá el semestre que viene en la asignatura deII. En este curso de introducción al diseño de CIs vamos a seguir laásica” por razones didácticas; porque creemos que es una aproximación

cana al “diseño manual” del CI en la que se pueden “ver” procesos que asapercibidos en la aproximación actual por cuanto son transparentes alsapercibidos en la aproximación actual por cuanto son transparentes al

ación clásica el diseño de alto nivel queda prácticamente bajo ladel diseñador, que debe echar mano de metodologías de diseño no

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soportadas por ela introducción dela más convenci(captura de esqdispositivos que

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dispositivos quetrabaja con una aFPGAs), las celdcoincidir con lasfabricante contie(icono) de la puedinámicos necesa

Introducción


dinámicos necesa

El resultado de lcomponentes (punombre de netlis

Flujo de Diseño


Resumen

b) Simulación

El correcto funciosimulaciones deExisten multitud d

• Los simulal l i llevel simulatointensidad deseñales de ede funcionamtransistores a


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Flujo de Diseñoj

el software, como pueden ser las máquinas algorítmicas. El primer paso esel circuito en el ordenador. Esto puede hacerse de muchas formas, aunqueional de ellas es utilizar un programa de captura gráfica de esquemasquemas) en el que se dispone de una librería de puertas lógicas ypueden colocarse sobre el área de trabajo y conectarse fácilmente Si sepueden colocarse sobre el área de trabajo y conectarse fácilmente. Si sealternativa de diseño no-totalmente-a-la-medida (esto es, con SC o GA odas presentes en las librería de la captura de esquemas tendrán queceldas ofrecidas por el fabricante. La librería de celdas ofertada por el

ene (a veces de una forma no accesible al usuario) no sólo el “dibujo”erta lógica sino también su layout y una serie de parámetros estáticos yarios para el o los simuladoresarios para el o los simuladores.

la captura de esquemas, se realice como se realice, es una lista de losuertas/transistores) del circuito y sus interconexiones que se conoce con elst.

onamiento del circuito capturado anteriormente se comprueba realizandoéste mediante el uso de herramientas CAD específicas (simuladores).

de simuladores que trabajan a distintos niveles; p.e.,

adores eléctricos, también llamados simuladores a nivel circuito o circuit-( i SPICE) d l l l ió d d d lors (tipo SPICE) son capaces de calcular la tensión de cada nodo y la

e cada rama del circuito en cada instante de tiempo en función de lasntrada que se especifican, de la descripción del circuito y de los modelosmiento de los distintos tipos de dispositivos utilizados (básicamenteaunque también pueden modelarse otros elementos).

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Su funcionamecuaciones dcircuito problresultado prode tales siste

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de tales sisteestos simuladtransistores ypráctica losaplicándolos

• Los simula

Introducción


gate-level) cacomportamieparcialmente)que simplificason mucho mestos sólo so

Flujo de Diseño


Resumen

• Los simude control pael funcionamidistingue entsimuladores f

Como ya se ha drealizar simulacioes necesario, pery simulación parepresentacionesrequiere el módu


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Flujo de Diseño

miento se basa en el planteamiento y resolución de un sistema dediferenciales que se obtienen de la aplicación de las leyes de Kirchoff allema. Si bien son simuladores muy precisos en el sentido de que elporcionado por el simulador es muy cercano al resultado real, la resolución

emas es computacionalmente costosa y por tanto lenta Por ello el uso de

j

emas es computacionalmente costosa, y por tanto lenta. Por ello el uso dedores se limita a (1) circuitos con un número relativamente pequeño dey (2) circuitos en los que la precisión del resultado deba ser elevada. En lasimuladores eléctricos se utilizan en el diseño de circuitos analógicos,a partes de estos por separado.

adores lógicos (a nivel de transistor o switch-level o a nivel de puertas oalculan el estado lógico (0 o 1) de cada nodo del circuito. Dado que elnto de las puertas y dispositivos se guarda en tablas (al menos), no es necesario resolver ningún sistema de ecuaciones diferenciales, loa y acelera grandemente la simulación. Como contrapartida, los resultados

más imprecisos que los generados por los simuladores eléctricos por cuanton capaces de calcular valores lógicos.

ladores funcionales y/o de comportamiento utilizan estructuras de datos yra modelar o bien la estructura (simulación funcional) o bien simplementeiento (simulación comportamental) del circuito. En la práctica no se sueletre ambos tipos de simulación y suelen recibir el nombre genérico defuncionales.

dicho, la tendencia actual es el uso de simuladores multi-nivel capaces deones sobre un mismo circuito a nivel funcional, lógico e incluso eléctrico sirmitiendo el modelado del ASIC a un nivel alto (funcional) y la substituciónaulatina de partes del circuito representadas a nivel funcional pors a niveles más bajos (a nivel de puertas lógicas o de transistores si así lolo).

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c) Layout o dibu

Una vez el circuifuncionamiento, sdescripción de la

Capítulos

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En las primeras épotentes, este eraerrores que acabprogramas capaceléctrica del circu

Introducción


En las FPGAs (qde “technology mdel chip (sean fusque acabarán cocomprenderán pe

En todo el resto d

Flujo de Diseño


Resumen

En todo el resto dde ubicación yautomáticamentediseñador puedeprograma específ

... forzar la ubicad l iconcreta del circu

... forzar la ubicac

... determinar eletc.


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Flujo de Diseñoj

ujo de las máscaras

ito se ha diseñado a nivel lógico/eléctrico y estamos seguros de su buense deben dibujar todos y cada uno de los layers para acabar teniendo las máscaras o layout.

épocas del diseño de CIs en las que no se disponía de herramientas CADa el paso que requería más tiempo y en el cual era más probable introducir

baban invalidando el circuito. Afortunadamente hoy en día existen potentesces de generar automáticamente el layout a partir de la descripción lógica ouito.

ue no requieren máscaras) el proceso equivalente a éste recibe el nombremapping”, y consiste en la definición de todos los elementos programablessibles, antifusibles, dispotivos EPROM o simples celdas de memoria RAM)

onfigurando los dispositivos y las interconexiones de éste. Estos temas seerfectamente en el curso de Síntesis.

de alternativas de diseño que si requieren máscaras se utilizan programasde alternativas de diseño que si requieren máscaras se utilizan programasy conexionado (placement&routing) capaces de generar el layoute, y permitiendo al diseñador un cierto grado de interacción. Lo que ele o no puede forzar en el proceso de placement&routing depende delfico; pero en general el diseñador puede hacer cosas como ...

ación de un cierto módulo (p.e., de una PLA, o una RAM, o de una partei ) l d i duito, etc.) en un lugar determinado,

ción (el orden de colocación) de los pads,

orden en el que se dibujarán las conexiones, definiendo señales críticas,

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d) Verificaciones

Dada la complejicomo sean posibse pasan diverso

Capítulos

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Llegados a estedesapercibido: Lestructura lógicageometría de lasen el esquemáticmás larga o más

Introducción


más larga, o máscuando se ha rea

La pregunta quetiempos de subidnodos de salidasuperficie de la

Flujo de Diseño


Resumen

Evidentemente eúnico que puedeen función de est

Una vez realizadpuede calcular copor ello que traspor ello que trasestimación hechanecesario rediseñ

Si los resultadosfabricación parasimulación post-la


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Flujo de Diseñoj

dad del circuito, el proceso de diseño debe incluir tantas comprobacionesble de que no se han introducido errores y así, una vez dibujado el layout,os filtros de comprobación.

e punto vale la pena resaltar un detalle que tal vez haya pasadoLa fase de captura de esquemas permite introducir en el ordenador la

o eléctrica del circuito, pero no contiene ninguna información sobre laconexiones finales. El hecho de que una conexión sea más larga que otra

co no quiere decir que la pista correspondiente en el layout sea tambiéns ancha o con pocos o muchos ángulos; esta información sólo se conoces ancha, o con pocos o muchos ángulos; esta información sólo se conocealizado el placement&routing.

surge es ... entonces, ¿cómo puede el simulador calcular, por ejemplo, losda y bajada de la señal si no conoce las capacidades asociadas a losde las puertas (recordemos que la capacidad de salida viene dada por la

pista que conecta dicha puerta con las puertas las que ataca)?.el simulador no tiene información de la geometría de las pistas, así que lo

hacer es estimar estadísticamente el tamaño de éstas en el circuito final, yta estimación calcular los retardos.

o el placement&routing, el ordenador ya conoce la geometría del circuito yon una mayor precisión los tiempos de respuesta de cada dispositivo. Esla fase de placement&routing se vuelve a simular el circuito para ver si lala fase de placement&routing se vuelve a simular el circuito para ver si la

a en la simulación sobre el esquemático era lo suficientemente buena o esñar alguna parte del circuito.

obtenidos en todo este proceso son satisfactorios, el layout se manda aque se generen las máscaras y con ellas el ASIC. Si los resultados de laayout difieren substancialmente de los obtenidos

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sobre el esquemo el diseño en el

La figura 4 resumeste proceso se

Capítulos

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del esquemático,cosas no sucedeerrores que obliges demasiado gnuevas modificacTodos estas “vue

Introducción


la figura 4 por flec

2 D fi i ió d lFlujo de Diseño


Resumen

2. Definición de la e

En el desarrolloademás es neceuna estrategia dfabricarán. En elcostes de producp

En toda oblea faba su funcionamieserie de comproobtenidos; p.e., clógicos que se


ados I

Flujo de Diseñoj

ático, será necesario revisar la generación del layout (placement&routing),peor de los casos.

me el diagrama de flujo de un ASIC desde la perspectiva “clásica”. Aunqueha explicado linealmente, en el sentido de que primero se hace la captura, luego la simulación y luego la ubicación y conexionado, en la práctica lasen tan “elegantemente”; p.e., en las primera simulaciones se detectanan a modificar el esquemático; el placement&routing genera un layout querande, o demasiado largo y estrecho, y para reducirlo se nos ocurrenciones al esquemático; o la simulación post-layout no es satisfactoria, etc.eltas atrás”, múltiples y habitualmente frecuentes, se han representado enchas de color violeta.

t t i d t t

ver figura >> 04

estrategia de test

de cualquier sistema electrónico no basta con diseñarlo y construirlo;esario demostrar que funciona correctamente. Para ello se debe prepararde test que nos permita comprobar cada una de las unidades que sel caso de los ASICs esto es más importante si cabe debido a los altos

cción de las máscaras.

bricada hay un cierto número de dados que contienen defectos que afectanento. Para detectar estos dados y desecharlos el fabricante realiza una

obaciones sobre los parámetros eléctricos y temporales de los circuitoscomprueba la tensión umbral de los transistores, los niveles de 0 y 1obtienen a la salida de las puertas lógicas, la

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frecuencia máximetc.

Todas estas comintroduce en la o

Capítulos

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testear cada unoesta es una infofabricante pone c

• El layout d

• Un conjun

Introducción


ASIC.

y se comprometconjunto de vecto

Aunque el testresponsabilidad

t di óFlujo de Diseño


Resumen

estudia cómo sepunto basta conadecuados al civectores de testse puedan dar enes posible genera

dnos tendremos q“buena” coberturvectores de test).


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Flujo de Diseñoj

ma de funcionamiento de un “ring-oscilator” para medir tiempos de retardo,

mprobaciones se realizan sobre unos motivos de test que el fabricanteblea junto a los dados del propio circuito que se está fabricando pero, para

o de los dados, el fabricante necesita conocer qué hacen esos circuitos, yormación que sólo tiene el diseñador. Para resolver este problema elcomo condición para la fabricación del circuito que el diseñador le pase:

del circuito, para poder fabricar las máscaras, y

nto de vectores de test que demuestren el funcionamiento correcto del

te a suministrar una serie de chips (prototipos) que cumplen con esteores de test.

los realiza el fabricante, la generación de los vectores de test esd del diseñador. En la asignatura de Test y Diseño para la Testabilidad se

t t d t t t d l bl áti i d E tgeneran estos vectores de test y toda la problemática asociada. En esteindicar que el diseñador debe generar un conjunto de vectores de test

rcuito que está desarrollando, en el sentido de que dicho conjunto dedebe ser capaz de detectar, en el caso ideal, todos los posibles fallos quen el circuito, o al menos los que sean más frecuentes. En la realidad nuncaar un conjunto de vectores que detecten todos los fallos posibles, sino que

f j d d ique conformar con conjuntos de vectores de test que proporcionen unara (se llama cobertura al porcentaje de fallos que detecta el conjunto de.

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3. Selección del en

Finalmente, depepotencia, su tamadestinada el ASIC

Capítulos

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desarrollo. El enrepercusión econrecurrentes, estounidades (chips)cuidadosamente.

Introducción


Flujo de Diseño


Resumen


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Flujo de Diseñoj

ncapsulado

endiendo del número de entradas y salidas del circuito, su consumo deaño y de las restricciones de espacio que imponga la aplicación a la que vaC, será necesario decidir cual es el encapsulado más adecuado al ASIC enncapsulado (lo veremos con más detalle en el capítulo 7) tiene unanómica importante en los costes finales debido a que se trata de costeso es, el coste del “package” unitario debe multiplicarse por el número de

de la serie. Por esta razón la selección del encapsulado debe realizarse.

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La


Elena ValderramaComo ya se ha dicho, latenido como consecuencnivel que han modificacomplejidad media o al

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complejidad media o al“altas” del flujo de diseparticionado del sistemanecesitan unos conocimintroducción todavía noconcepción más actualmejor en asignaturas suc

Introducción


mejor en asignaturas suc

La figura 5 resume unimplementar se debe proetapa poco formalizadahardware al permitir defespecificaciones del ent

Flujo de Diseño


Resumen

pueden realizar simulaciasí como evaluar las mej

A continuación se iniciaA continuación se iniciadel circuito hasta alcanzRTL (nivel de transfeprocesos/herramientas ael nivel funcional al arqnombre de síntesis com


ados I

aproximación actual y los lenguajes de p y g jdescripción hardware (HDL)

evolución/revolución de las herramientas CAD/CAE en los últimos años hacia el desarrollo de lenguajes de descripción hardware y simuladores multi-ado sensiblemente el enfoque de cómo se debe diseñar un ASIC deta Estas nuevas herramientas tiene su mayor incidencia en las partesta. Estas nuevas herramientas tiene su mayor incidencia en las parteseño, recogiendo incluso las fases de definición de especificaciones y. Aunque para comprender en profundidad la potencia de este enfoque se

mientos sobre estos lenguajes y simuladores de los que en este curso deo disponemos, creo que vale la pena presentar muy someramente ladel flujo de diseño, insistiendo de nuevo en que se comprenderá muchocesivascesivas.

n flujo de diseño “top-down”. A partir de la idea de lo que se deseaoceder a definir las especificaciones. Esta era (y a veces todavía es) unaque se ha visto beneficiada por la llegada de los lenguajes de descripciónfinir no sólo las especificaciones funcionales del circuito sino también lasorno en el que el sistema deberá trabajar. Con estos dos modelos ya seones funcionales que servirán para refinar y depurar las especificaciones,jores alternativas de particionado del sistema.

un proceso de refinamiento gradual (diseño de alto nivel) en la descripción

ver figura >> 05

un proceso de refinamiento gradual (diseño de alto nivel) en la descripciónzar un nivel arquitectural o, en los sistemas totalmente digitales, un nivelerencia de registros) que sea directamente sintetizable medianteautomáticas. La automatización de esta fase de refinamiento gradual desdequitectural está actualmente en vías de desarrollo. Este paso recibe el

mportamental.

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La


Elena ValderramaSe pueden distinguir varlas herramientas CAE:

• Síntesis a nive

Capítulos

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8 9 10

conjunto de ecua

• Síntesis lógica(minimización de

• Implementaciótecnológico”).

Introducción


El resultado de este procla que, en la aproximaciópunto el flujo de diseñolayout a partir de herramselección del encapsulasíntesis comportamental

Flujo de Diseño


Resumen

p

Finalmente hay que decen día están dedicadasíncronos. La automatizaunque se comienzan aVHDL-AMS.


ados I

aproximación actual y los lenguajes de p y g jdescripción hardware (HDL)

rias etapas en la síntesis comportamental, no todas resueltas todavía por

el de transferencia de registros: Determina los elementos de memoria y elaciones lógicas que gobernarán el funcionamiento del circuito

a que se encarga de optimizar la implementación de las ecuaciones lógicasfunciones, asignación y reducción de estados, etc)

ón de estas ecuaciones sobre celdas de la biblioteca (“mapeo

ceso de síntesis será una lista de componentes e interconexiones similar aón clásica, se obtiene de la captura de esquemas (netlist) . A partir de este

o pasa por los mismos pasos que en la aproximación clásica: Dibujo delmientas de place&route, verificaciones incluyendo la simulación post-layout,

do, etc. La definición de los vectores de test se contempla en la fase de.

ir que las herramientas de síntesis de alto nivel de las que se dispone hoys prácticamente en su totalidad a la síntesis de circuitos digitales y

zación de la síntesis de circuitos analógicos está todavía “en pañales”,vislumbrar algunas herramientas/lenguajes para ello como por ejemplo el

fi 05ver figura >> 05

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Elena Valderrama

En este capítulo hemosEste proceso de diseño p

• Una primera faespecificaciones

Capítulos

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funcionalidad que

• Una segunda fasdiseña el circuito

Esta segunda facomponen están

Introducción


Finalmente, en la figurade ASICs, que serán rev

Flujo de Diseño


Resumen


ados I

Resumen

visto el proceso de diseño de un sistema electrónico basado en ASICs.pasa por dos fases bien diferenciadas:

ase de estudio de la viabilidad de la propuesta, de definición dey de selección de las alternativas y tecnologías más adecuadas a la

e deseamos obtener y a los requerimientos económicos, y

se en la que se trabaja fundamentalmente con el ordenador y en la cual se, se dibuja la geometría de las máscaras y se generan los vectores de test.

ase se conoce bajo el nombre de flujo de diseño, y las etapas que loresumidas en la figura 4.

5 se han introducido las tendencias que imperan actualmente en el diseñovisadas con más profundidad en las asignaturas sucesivas.

ver figura >> 04

ver figura >> 05ver f gura 05

Barcelona


Figura 1

DESARROLLO DE UN SISTEMAELECTRONICO

Definición de especificacionesDecisiones sobre la tecnología y las opciones de diseño (SC, GA,...)Estudios de viabilidad

Diseño de la electrónica delASIC: Desde el nivel funcional

Tiede d

a las máscaras

Rire

FABRICACION


ados I

Especificacionesfuncionales Restricciones:

- velocidad - consumo- I/O- superficie..

Decisión tecnologíay alternativa de

diseño

Viabilidad técnica

Estudios de mercadoempo diseño

Stocks

Fechas entrega

COSTES

esgo de e-diseño

Viabilidad económica

Barcelona


Figura 2

DESARROLLO DE UN SISTEMAELECTRONICO

Dise

Definición de especificacionesDecisiones sobre la tecnología y las opciones de diseño (SC, GA,...)Estudios de viabilidad Dise

ASIa las

Diseño de la electrónica delASIC: Desde el nivel funcionalASIC: Desde el nivel funcionala las máscaras

FABRICACIONFABRICACION


ados I

eño de la electrónica del Definición de lat t i d t teño de la electrónica del

IC: desde el nivel funcionals máscaras

estrategia de test

Selección del encapsulado

Barcelona


Figura 3

Diseño de la electrónica delASIC: desde el nivel funcionala las máscaras

Diseño de “alto nivel”

Simulación

Generación del layout(dibujo de las

máscaras)

Verificaciones


ados I

Definción de laestrategia de test

Selección del encapsulado

Generación de losvectores de test

Simulación de losvectores de test y

Selección delencapsulado

Asignaciones pin-padvectores de test y

simulación para el test

Verificaciones

Barcelona


Figura 4

Captura

Sim

Dibujo de(technol(technol

Simulacióy ver

¿cono


ados I

de esquemas

mulación

e las máscaraslogy mapping)

Generación de losvectores de test

Simulación de loslogy mapping)

ón post-layoutrificación

vectores de test

¿cobertura correcta?

no

orrecto?

si

si

FABRICACION


Barcelona


Figura 5

Uso de lenguajes de descripción hardware y

d l d de simuladores multi-nivel


ados I

Especificacionesfuncionales y de

entorno

Niveles:- arquitectural- RTL- lógico

Refinamiento gradualSíntesis comportamental

Mapeo tecnológico (puertas)

netlist

Nivel:- físicoDibujo de las máscaras

Verificaciones

FABRICACION


Barcelona



ados I

Barcelona

introducción al diseño deintroducción al diseño de cis...

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