informe ieee digitales secuenciales (autoguardado)
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CEET SENA. Medina Aldana Harold 1
Informe IEEE. SENA CEET. 2015
DIGITALES SECUENCIALES
LATCH FLIP –FLOP
Medina Aldana Harold, [email protected],
Abstract- This report will be released running a Am-op
741 in different form of connection in the circuit, as in a
Am-op differential abducting, instrumentation amplifier,
comparator window, check a simple comparator circuit as
the detector zero crossing and finally check Schmitt
trigger comparator. That climb Multisim simulations were
performed and practices for verification of results was
performed.
Resumen— En este informe se dará a conocer el
funcionamiento de un Am-op 741 en diversa forma de
conexión en los circuitos, como en un Am-op
diferencial o sustractor, amplificador de
instrumentación, comparador ventana, comprobación
de un circuito comparador simple como el detector de
paso por cero y por ultimo comprobación del
comparador disparador de Schmitt. Que a subes se
realizaron simulaciones en Multisim y se realizó las
prácticas para la comprobación de resultados.
Índice de Términos- Amplificador Operacional 741
I. INTRODUCCIÓN
Sistemas digitales.
Los sistemas digitales son combinaciones de
dispositivos diseñados para manipular cantidades físicas
o información que estén representadas en forma digital,
es decir que solo pueden tomar valores discretos. Los
sistemas digitales utilizan el sistema de numeración
binaria, cuya mínima unidad tiene un valor que se
especifica como una de dos posibilidades O - 1, Alto o
bajo se denomina bit.
II. DESARROLLO Como primer paso empezamos buscando los conceptos
generales sobre latch y flop y sus configuraciones.
Latch: es un tipo de dispositivos de almacenamiento
temporal de dos estados (biestables) que se suele
agrupar en una categoría diferente a la de los flip-flop.
Básicamente, los latches son similares al flip-flops, ya
que son también dispositivos de dos estados que
pueden permanecer en cualquier de sus dos estados
gracias a su capacidad de realimentación. Lo que
consiste en conectar (realimentar) cada una de las
salidas a la entrada opuesta.
Configuraciones
Latch S-R con entradas activas a nivel alto (Biestable
RS con compuertas NOR)
El latch R-S (Reset-Set) con entrada activa a nivel alto
es un tipo de dispositivo lógico Biestable con dos
salidas Q Q (una la complementaria de la otra),
compuesto de dos salidas de cada puerta Nor se
conecta a la entrada. En la figura 1 se puede observar
que la salida de cada puerta Nor se conecta a la entrada
de la puerta opuesta.
Figura 1. Configuración del latch R-S (Reset-set) nivel alto
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Latch S-R con entradas activas a nivel bajo
(Biestable RS con compuertas NAND)
El latch R-S (Reset-Set) con entrada activa a nivel bajo
es un tipo de dispositivo lógico Biestable compuesto de
dos compuertas NAND acopladas tal y como lo muestra
la figura 2.
Figura 2. Configuración del latch R-S (Reset-Set) nivel bajo.
Latch S-R con entrada de validación (Latch S-R con
entrada de habilitación)
A menudo resulta de utilidad poder controlar el
funcionamiento del latch de manera que las entradas se
puedan activar en unos instantes determinados. El
diagrama y el símbolo lógico de un latch con entrada de
habilitación se muestra en la figura 3. Las entradas S y
R controlan el estado al que va a cambiar el latch
cuando se aplican un “1” en la entrada de habitación (E,
enable). El latch no cambiara de estado hasta que la
entrada E este a un nivel alto. Esta tercera entrada (E)
permite habilitar o inhibir las acciones del resto de
entradas.
Figura 3. Configuración del latch S-R con entrada de validación.
Latch D ( latch D con entrada de habilitación.
Existe otro tipo de latch con entrada de habilitación
que se denomina latch D se diferencia del latch S-R en
que solo tiene solo tiene una entrada (D), además de la
de habilitación (E). la figura 4 muestra el diagrama, el
símbolo lógico y tabla de verdad de este tipo de latch.
Figura 4. Configuración del latch D con entrada de validación.
Flip-flop: son biestables activos por flancos, son
dispositivos síncronos, el termino síncrono significa que
la salida cambia de estado únicamente en un instante
específicos de una entrada de disparo (reloj) es decir los
cambios en la salida se producen sincronizada mente
con el reloj.
Podemos encontrar dos tipos de flip-flops:
-Los que son disparados por el flanco de subida de la
señal de reloj.
- Los que son disparados por flancos de bajada de la
señal de reloj. En la figura 5 observaremos los flanco.
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Figura 5. Flanco de subida y de bajada.
Configuraciones
Flip-flop S-R
Se asemeja al latch R-S en que el circuito solo responde
a sus entradas en el flanco ascendente o descendente de
la señal de reloj. Los símbolos gráficos (figura 6). se
asemejan a los de los latches con entrada de
habilitación, excepto en que esta última entrada se
reemplaza por una
entrada de reloj.
Figura 6. Flip-flop (a) disparador por flanco de subida. (b)
disparador por flanco de bajada.
El funcionamiento de un flip-flop R-S activado por
flanco descendente es por supuesto idéntico, excepto
que el disparo tiene lugar en el flanco de bajada de la
señal de reloj (cuando cambia de (1 a 0) en la figura 7
observamos los esquemas del flip-flop S-R
Figura 7. Esquemas de flip-flop S-R disparado por flanco de
subida.
Flip-flop D disparado por flanco.
Su comportamiento es similar al del latch D.
se igualara a la entrada en el instante en el que se
produzca el flanco ascendente o descendente según el
tipo de flip-flop, de la señal de reloj (CLK) el
funcionamiento de un flip-flop D disparado por flanco
ascendente se resume en la figura 8.
. Figura 8. Forma de onda en la entrada y en salida de un flip-flop D
disparador por flanco ascendente.
Flip-flop JK disparador por flanco.
El flip-flop JK son ampliamente utilizados, se compara
como el flip-flop R-S a excepción de que resuelve el
problema de tener una salida indeterminada cuando las
entradas se encuentra activas a la vez. La entrada J es
la equivalente a la entrada S de un flip-flop R-S y la
entrada K, al equivalente a la entrada R. en este
dispositivo cuando las dos entradas se colocan a nivel
alto la salida cambia al estado opuesto al que se
encontraba. A este modo de funcionamiento se le
denomina modo de basculación. Figura 9 esquema de
flip-flop JK.
Figura 9. Esquema flip-flop JK.
Flip-flop T
Existe otro tipo de flip-flop con una única entrada (T).
El comportamiento de un flip-flop tipo T es
equivalente al de un flip-flop tipo J-K con sus entradas
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J y K unidas. De este modo, si la entrada T presenta un
nivel
bajo ‘0’ el dispositivo está en su modo de memoria, y
si al entrada T se encuentra a nivel alto ‘1’ el
dispositivo cambia de estado, es decir la salida bascula.
Figura 10 esquema flip-flop T.
Figura 10. Esquema flip-flop T.
Funcionamiento de latch con entrada en nivel alto.
llenar la siguiente tabla de verdad de acuerdo con el
comportamiento de las entradas. Figura 11. Tabal de
verdad. figura 12 diagrama de tiempo observamos la
solución.
Figura 11. Tabla de verdad.
Figura 12. Diagrama de tiempo latch SR nivel alto
Funcionamiento de latch SR con entrada en nivel
bajo (NAND)
Llana la tabla de verdad (figura 13) de acuerdo al
comportamiento de entradas. Figura 14 diagrama de
tiempo observamos la solución.
Figura 13. Tabla de verdad.
Figura 14. Diagrama de tiempo latch SR nivel bajo.
Funcionamiento de latch SR con entrada activa de
validación.
Ubica las entradas E, R y S las salidas Q y Q
(escribiendo en las casillas en blanco) en el siguiente
diagrama, llena la tabla de la verdad figura 15. de
acuerdo comportamiento de las entradas hacer el
diagrama de tiempo. En la figura 16 se observa la
solución.
Figura 15. Tabla de verdad.
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Figura 16. Diagrama de tiempo de latch SR validación.
Funcionamiento de latch D.
Ubica las entradas E y D y las salidas Q y Q
(escribiendo en las casillas en blanco) en el siguiente
diagrama. Llena la tabla de la verdad (figura 17). de
acuerdo al comportamiento de las entradas, (figura 18)
observamos el diagrama de tiempo.
Figura 17. Tabla de verdad latch D.
Figura 18. Diagrama de tiempo latch D.
Funcionamiento de flip-flop SR.
Ubica las entradas CLK, S y R y las salidas Q y Q
(escribiendo en las casillas en blanco) en el siguiente
diagrama. llena la tabla de la verdad (figura 19). de
acuerdo al comportamiento de las entradas. (figura 20)
observamos el diagrama de tiempo desarrollado.
Figura 19. Tabla de verdad flip-flop SR
Figura 20. Diagrama de tiempo flip-flop SR.
Funcionamiento de flip-flop JK.
Ubica las entradas CLK, J y K y las salidas Q y Q
(escribiendo en las casillas en blanco) en el siguiente
diagrama. Llena la tabla de verdad (figura 21) de
acuerdo al comportamiento de las entradas. (figura 22)
podemos observar el diagrama de tiempo desarrollado.
Figura 21. Tabla de verdad flip-flop JK.
Figura 22. Diagrama de tiempo flip-flop JK.
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Tabla de aplicaciones donde se aplican los flip-flop
tipo D, T y maestro esclavo.
FLIP-FLOP APLICACIONES
Tipo D -Computadora
-Calculadora
Tipo T -Máquinas de
estado síncronas
temporizadas
Maestro - esclavo
-Conteo y
almacenamiento de
datos binarios.
-Transferencia de
datos binarios de
una ubicación a otra.
III. ANALISIS DE RESULTADOS
En el desarrollo de la guía y del informe, se observó
y se analizó el funcionamiento de los circuitos
digitales secuenciales. También se analizó y se
desarrolló el funcionamiento de latch SR con
entradas activas en nivel alto y bajo, el latch SR con
entrada activa de validación, el funcionamiento de
latch D, funcionamiento de flip-flop JK, con sus
respectiva diagrama de tiempo, simulaciones en
Livewire. Podemos concluir que cada uno de los
integrado (Latch y flip-flop) son dispositivos de
almacenamiento, y son algo similares ya que cumple
con la misma función por ende son los más utilizado.
IV. CONCLUSIONES
Se obtuvieron las siguientes conclusiones.
los flip flop que son celdas binarias que son capaces
de almacenar 1 bit de información, los cuales están
conformados por las entradas del mismo, las
cuales se marcan como J y K y sus salidas marcadas
como Q y Q´, además están integrados por una
entrada de reloj, así como por el clear y preset.
Funcionamiento de un Latch con compuertas NOR
Los biestables son circuitos binarios ( con dos
estados). Estos serán los encargados de almacenar
( MEMORIA ) el estado interno del sistema. Esta
función de excitación define al tipo de Biestable (
D,T, RS o JK ).
El flip flop JK Maestro esclavo opera como un flip-
flop SR a cuyas entradas se asigna J=S y K=R. Sin
embargo, en tanto que la combinación S=R=1 no
está permitida, el JK utiliza este caso particular para
agregar un modo de operación muy útil. La
característica adicional del dispositivo JK es que su
estado se alterna; es decir, cambia del 0 a 1 , 1 a 0
cuando J=K=1
V. REFERENCIAS
[1]http://www.buenastareas.com/materias/conclusiones-
de-flip-flop/0
[2]http://eddy-
circuitosdigitales.blogspot.com.co/2008/10/resumen-
flip-flop.html
[3]http://www.monografias.com/trabajos55/circuitos-
logicos-combinacionales/circuitos-logicos-
combinacionales2.shtml
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