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PROCESAMIENTO DE VIDEO CON FPGA - TAIPE TRUJILLO, PAOLO - ARIAS ATAYAURI, PAOLO - JARA ACOSTA, STEPHANY - MORAN INGA, JESUS

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Page 1: FPGA

PROCESAMIENTO DE VIDEO CON FPGA

- TAIPE TRUJILLO, PAOLO

- ARIAS ATAYAURI, PAOLO

- JARA ACOSTA, STEPHANY

- MORAN INGA, JESUS

Page 2: FPGA

El diagrama de bloques del DE1-SoC nos muestra como trabajar para visualizar una señal de vídeo y audio con la salida VGA,.

Hay dos grandes bloques en el sistema llamado I2C_AV_Config y TV_to_VGA. El bloque TV_to_VGA consiste en el UIT-R 656 decodificador, frame buffer SDRAM, YUV422 a YUV444, YCbCr a RGB, y el controlador VGA. La figura también muestra el decodificador de TV (ADV7180) y VGA DAC (ADV7123) chip usado.

Los valores de los registros del decodificador de televisión se utilizan para configurar el decodificador de TV a través del bloque I2C_AV_config, cosa que utiliza el protocolo I2C para comunicarse con el decodificador de TV.

El decodificador de TV será inestable durante un período de tiempo en el poder, y el bloque detector de bloqueo se encarga de detectar thi inestabilidad

El bloque decodificador 656 ITU-R extrae YCrCb 4: 2: 2 (YUV 4: 2: 2) señales de vídeo de la corriente de datos 656 ITU-R enviada desde el decodificador de TV. También genera una señal de control válido de datos, cosa que indica el período de validez de la salida de datos. De desentrelazado necesita ser realizada en el soucer datos porque la señal de vídeo para el decodificador de TV es entrelazado.

La memoria intermedia de trama SDRAM y un multiplexor campo selecton (MUX), que es controlador por el controlador VGA, se utilizan para realizar la operación de desentrelazado. El controlador VGA también genera solicitud de datos y / impares señales de selección impares para el frame buffer SDRAM y multiplexor selección presentada (MUX). El YUV422 a YUV444 bloque convierte la seleccionada YCrCb 4: 2: 2 (YUV 4: 2: 2) datos de vídeo al YCrCb 4: 4: 4 (YUV 4: 4: 4) Formato de datos de vídeo.

Por último, el bloque YcrCb_to_RGB convierte datos YCrCb en la salida de datos RGB.

El bloque controlador VGA genera standar síncrono VGA señales VGA_HS y VGA_VS para permitir la visualización en un monitor VGA

DIAGRAMA DE BLOQUES

Page 3: FPGA

DIAGRAMA DE BLOQUES

Page 4: FPGA

DIAGRAMA DE BLOQUES