Título : "ELEVADOR DE TENSIÓN PARA CIRCUITOS CMOS N-WELL "

Autores: Ing. Alejandro de La Plaza, Profesor Universidad de Buenos Aires Ing. Héctor Fabián Kirschenbaum, Estudiante de doctorado

Contacto: Ing. Alejandro de La Plaza

Dirección : Laboratorio de Microelectrónica Facultad de Ingeniería de la Universidad de Buenos Aires Paseo Colon 850, CP 1063, Buenos Aires, ARGENTINA.

Teléfono: 54-1-4343-0891, int 263 y 167.

Mail : a.plaza@ieee.org < Alejandro de La Plaza> hkirsc@fi.uba.ar <Héctor Fabián Kirschenbaum>

Resumen

El uso de elevadores de tensión integrados se debe a los dispositi vos EPROM de compuerta-flotante, y a loscircuitos de muy baja tensión de alimentación. En el primer caso esta necesidad esta justificada por el hecho deque una segunda fuente de alimentación para el ciclo de escritura es inaceptable. En el segundo caso muchasfunciones no son bien resueltas con un potencial bajo y por lo tanto se requiere de uno superior. Para obtener una tensión a partir de otra inferior se utilizan principalmente dos métodos, a través de circuitosde elevación de carga y a través de reguladores de conmutación. La principal diferencia entre ambos circuitos esel elemento usado para almacenar energía. En el primer caso este elemento es un capacitor y en el segundo casoes un inductor o transformador. Cuando la potencia requerida es pequeña los capacitores requeridos por loscircuitos de elevación de carga pueden ser lo suficientemente pequeños como para que todo el circuito elevadorsea implementado en un único integrado. Por lo tanto los circuitos elevadores de tensión por elevación de cargason los ampliamente utili zados en los circuitos de memoria no-volátil y también en la mayoría de los dispositi vosEEPROM con alimentación exclusiva de 5v disponibles en la actualidad. Se ha desarrollado un nuevo elevador de tensión integrado para su utilización tanto en memorias EEPROMcomo en circuitos de muy baja tensión utilizando el concepto de elevación de carga pero de una nueva forma quepermite la integración de los capacitores con tecnología CMOS N-Well estándar. También permite el control dela tensión sobre todos los dispositi vos del elevador. Se obtuvieron valores de eficiencia similares a los delelevador de Dickson. El elevador ha sido fabricado a través de MOSIS con la tecnología nombradaanteriormente.

Summary

The on-chip high-voltage generators are used in non-volatile memory circuits and in very low voltage circuits.In the first case they need it because a second voltage source for the write cycle is unacceptable. In the secondcase many functions are not well solved by low voltage source, so a high voltage source is required. In order to obtain a high voltage from a low voltage two methods are preferred. The charge pump one, and theconmutation regulators. The main difference between them is the storage element. These are a capacitor and aninductor or transformer respectively. When the power is low, the capacitors that are used in the pump chargecircuits are small enough that allow all the circuit can be integrated. For this reason the charge pump circuits arewidely use in the non-volatile memory circuits and also in the most of the EEPROM devices with 5v voltageavailable now. A new high voltage generator has been developed it can be used for non-volatile memory circuits and for verylow voltage circuits. It uses the concept of charge pump but in a new way. This allowed the circuits' integrationwith standard Cmos N-Well technology. The Circuit has been fabricated through Mosis with the technologynamed above.

Figura_2: Esquema del elevador de tensión

Figura_1:Circuito de Dickson

Elevador De Tensión Integrado Para CircuitosCMOS N-WELL

Alejandro de La Plaza, Héctor Fabián Kirschenbaum

Abstracto - Se desarrolló un multipli cador detensión integrado en el cual solo se requiere unasola fase. Con esta técnica la tensión desarrolladasobre los capacitores no supera a la alimentación.También se describe un circuito equivalente delelevador. Este circuito puede ser utili zado comofuente para circuitos de muy bajo nivel deoperación.

Introducción

La utilización de generadores de alta tensiónintegrados para la escritura de memorias EEPROMes algo muy util izado y en constante desarrollodebido a la reducción continua de la alimentaciónde los integrados. Esta reducción también obliga ala util ización de elevadores integrados como fuentede alimentación de los circuitos. La alta tensión generada, al someter a losdispositi vos integrados a tensiones superiores a sutolerancia, dificulta su integración con tecnologíaestándar o en forma económica. La nueva configuración que se presenta aquípermite la implementación sin que ningúndispositi vo sea sometido a tensiones superiores a laalimentación. También util iza solo un clock. Todo esto se logra recurriendo a un nuevométodo de transferencia de carga.

Principio de Funcionamiento

En principio se puede generar voltajes superioresa la tensión de alimentación en forma integradautilizando el circuito desarrollado por Dickson [1],que se muestra en la figura 1. Su operación es bien conocida y solo se remarcaque por estar los capacitores dispuestos en paralelo

estos deben soportar el total de tensión desarrolladaa lo largo del elevador y que se deben utilizar dosseñales de clock en contrafase y no superpuestas,esto último para reducir la tensión de ondulación;aunque la mayoría de las apli caciones prácticabasadas en este circuito exigen 4 fases [2]. Debido a la alta tensión a la que son sometidoslos capacitores no se los puede integrar usando lacapacitancia entre gate y sustrato de un transistorMOS de baja tensión y por lo tanto ocupan un áreamuy grande. Para solucionar estas limitaciones se presenta elmultipli cador de tensión de la figura 2. La ideageneral de este multipli cador es cargarsimultáneamente una batería de capacitores, C1,C2. . . Ci. . . CN, para después ponerlos en serie,formando una cadena. Este concepto es tratado porMasaaki en [3]. Si se elimina el camino dedescarga de los capacitores, la tensión en losextremos de la cadena es igual a la suma de latensión entre bornes de cada capacitor. Parte de estacarga se transfiere por redistribución en cada ciclo aun capacitor de salida. El circuito posee dos estados, el de carga y el deredistribución. En el ciclo de carga los capacitoresadquieren la tensión de alimentación. En el ciclo deredistribución los capacitores son puestos en serie. Estos ciclos están definidos por un solo clock. Si cada capacitor se carga a la tensión dealimentación, Vcc, cuando se ponen todos ellos enparalelo, la tensión de la cadena es:

( ) dcccad VVNV −⋅+= 1 (1)

Figura_2: Esquema del elevador de tensión

En donde N es la cantidad de capacitores en lacadena, y él termino extra corresponde a laalimentación, ya que el primer capacitor de lacadena se conecta a Vcc; Vd es la caída en el diodo. Como la carga entregada por la cadena en cadaciclo de clock es:

( ) ( )outcad

eOUTac VVN

CCQ −⋅

= //arg

(2)

La corriente entregada por el multiplicador a unafrecuencia de clock esta dada por

( )outcade

OUTOUT VVNCCfI −⋅

⋅= // (3)

Donde vout es la tensión de salida del elevador. Por lo tanto la expresión de la salida con unacarga dada por IOUT es la siguiente

( )

⋅−−⋅+=

NCCf

IVVNV

eOUT

OUTDccout

//1 (4)

Con N: Cantidad de etapas VD : Tensión de barrera del diodo de salida F : Frecuencia del clock

Podemos volver a escribir la ultima como

SOUTOout RIVV ⋅−= (5)

Con

( ) DccO VVNV −⋅+= 1 (6)

fCN

CR

OUTe

S

⋅

=

//

1 (7)

Siendo Vo y Rs el voltaje de salida a circuitoabierto y la resistencia serie respectivamente. De

estas se deduce un modelo del elevador mostradoen la figura 3.

Figura_3 : Modelo del elevador de tensión

La tensión de ondulación de salida estadeterminada, como muestra el modelo de la figura4, por la descarga del capacitor de salida cuandodebe mantener una corriente de salida IOUT.

Figura_4 : Modelo para la tensión de ondulación

La corriente se cierra exclusivamente por elcapacitor de salida cuando el elevador esta en suciclo de carga y por el capacitor de salida y elelevador cuando este último esta en su ciclo depuesta en serie, un gráfico de la corriente semuestra en la figura 5. Por lo tanto la tensión deondulación esta dada por

⋅

+

+

⋅≅

22

T

CNC

IT

C

IV

OUTe

OUT

OUT

OUTR

(8)

Con T: Periodo del clock de alimentación.

Figura_5 : Diagrama de la corriente

De esta expresión se deduce que la tensión deondulación y la tensión de salida dependenlinealmente de I OUT, alcanzando VOUT su valormáximo y la tensión de ondulación siendo nula conI OUT = 0 independientemente del valor de las otrasvariables.

Implementación con tecnología CMOS

En la configuración que se presenta en la figura 6se muestra la implementación desarrollada, con lasllaves realizadas con transistores NMOS y PMOS.Los capacitores se implementan con transistoresutilizando la capacitancia entre gate y sustrato. El circuito utiliza transistores NMOS comollaves de control de carga de los capacitores. Paraactivar las llaves NMOS que conectan al capacitorcon la masa y la alimentación simultáneamente sedebe contar con un único clock pero con dos ramasdesplazadas por una tensión continua, como semuestra en la figura 7.

Figura_7 : Diagrama temporal del clock

Esto se logra mediante el circuito de la figura 8.

Figura_8 : Circuito del clock

Entonces al entrar en corte los transistores NMOSdejan al capacitor aislado y sin camino de descarga. Para conectar estos capacitores en serie se usantransistores PMOS. Para controlar las compuertas PMOS el clocksolo activa directamente a Mcp4, que por serPMOS se activa cuando el NMOS se desactiva. La secuencia de cambio de estado de carga aredistribución prosigue después de la activación deMc4 con la elevación del potencial del drain deMn8, provocada por la activación de Mc4, y por lotanto del source del Mn7. Debido a que Mcc4 notiene por donde descargarse, este potencial pasa a

Figura_6: Circuito del elevador

estar en el orden de 2vcc. Al elevarse el potencialen el source de Mn7 se habilita a Mc3 que eleva latensión en el drain de Mn6 y entonces en el sourcede Mn5 hay 3 Vcc. Esto activa la compuertasiguiente y así se va repitiendo el proceso hastallegar a la última etapa que tiene como tensión desalida (N+1)Vcc donde N es la cantidad de etapas.

Verificación del circuito

La simulación se realiza por medio de SPICE. Primero se simula el elevador sin carga dandocomo resultado la salida mostrada en la figura 9,donde alcanza el valor predicho por (4).

Figura_9 : Salida simulada del elevador sin carga

A continuación se realizan mediciones variandola corriente de salida pero manteniendo fija lafrecuencia y capacidad de salida. En estasmediciones se centra la atención en VOUT y latensión de ondulación. El resultado de lasmediciones se detalla en la tabla 1.

COUT = 10p; Frecuencia = 10Mhz

IOUT VOUT VOUT Vr Vr

Amper Simulado Calculado Simulado Calculado

1u 14.28 14.35 6m 5m

5u 14 14.15 26m 25m

20u 13.4 13.4 .135 0.1

100u 9,75 9.4 0.73 .5

Tabla 1 : Mediciones realizadas

Se observa como la tensión de ondulaciónaumenta a medida que aumenta la carga delelevador, también se observa como la salida delelevador disminuye a medida que aumenta la

corriente de carga, tal como predicen las ecuaciones(4) y (8).

Conclusión

Se presenta un circuito elevador de tensión quepermite el uso de capacitores de baja tensión quepuede implementarse con tecnología Cmos N-Wellestandar. El uso de un clock único permiteoptimizar la operación y simpli fica el diseño.

Referencias

[1] Dickson, John F.; "On chip High-VoltageGeneration in NMOS Integrated Circuits Using anImproved Voltage Multiplier technique"; IEEEJournal of solid-state circuits; vol SC-11; No 3;June 1976

[2] Christl Lauterbach, Werner Weber, Dirk Romer,"Charge Sharing and New Clocking Scheme forPower Eff iciency and Electromagnetic EmissionImprovement of Boosted Charge Pumps", IEEEJournal of solid-state circuits, vol 35, No 5, May2000.

[3] Maasaki Mihara, Yasushi Terada, MichihiroYamada, "Negative Heap Pump for Low VoltageOperation Flash Memory", IEEE 1996 Symposiumon VLSI Circuits Digest of Technical Papers, p. 76-77.