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Departamento de ElectrnicaElectrnica Digital
BioingenieraFacultad de Ingeniera - UNER
Dispositivos de memoria
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Memorias de semiconductores
Memoria principal
Memoria de almacenamiento
masivo
Unidad Aritmtico-lgica (ALU)
Unidad de control
Memoria de almacenamiento temporal (cach)
CPU
Aplicaciones
Almacenamiento de SW (instrucciones y datos) Firmware (FW)
Memorias de arranque (boot, BIOS) Tablas de datos (conversin de cdigos, generacin de seales, operaciones, etc.)
Generacin de funciones combinacionales
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MEMORIA
Bus de direcciones
Bus de control
Bus de datos
Bus de direcciones: especifica la posicin de memoria direccin- a ser leda o escrita.
Bus de datos: aplica el dato a escribir o recibe el dato ledo
Bus de control: controla la memoria
Habilita el dispositivo y la salida:
CS (Chip Select) o CE (Chip Enable)
OE (Output Enable) Establece el tipo de operacin:
R / W (Read/Write)
E/S de una memoria
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Memorias en sistemas microprocesados
Memoria #1
Memoria #2P
Bus de datos
Bus de control
Bus de direcciones
Memoria #n..
Las memorias siempre tienen E/S tri-estado
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Capacidad: cantidad de informacin que puede almacenar expresada en nmero de bits
cantidad de palabras x cantidad de bits de la palabra
Ejemplos: 4K x 20 = 4096 x 20 = 81920 bits
1M x 8 = 1.048.576 x 8 = 8.388.608 bits
Caractersticas y especificaciones
Volatilidad
Timing Tiempo de acceso/lectura Tiempo de escritura
Etapa de salida: tri-estado
Caractersticas elctricas Tecnologa: CMOS, TTL, PMOS, NMOS, BiCMOS
Voltajes de entrada y salida Consumo (en operaciones de R y W, en stand-by)
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Estructura interna: arquitectura 1D
Palabra #0
Palabra #1
Palabra #2
Palabra #n-1
Palabra #n-2
Celda
m bits
S0S1S2S3
Sn-2Sn-1
Entrada / Salida(bus)
n palabras n seales de seleccin1 Mpalabras 1 milln de lneas de seleccin
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EN0Latch 8 bits
EN1 Latch 8 bits
Latch 8 bits
Latch 8 bits
Latch 8 bits
. . .
EN2
EN3
EN7
. . .
Bus de datos(8 lneas)
8 bits
Implementacin prctica 1D: memoria de 8 x 8
Bus de direcciones
(8 lneas)
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Celda
m bits
S0S1S2S3
Sn-2Sn-1
A0A1
Ak-1
El decodificador reduce # de entradas de seleccin: k = log2 n1 Mpalabra 20 lneas
Entrada / Salida
Palabra #0
Palabra #1
Palabra #2
Palabra #n-1
Palabra #n-2
Bus de direcciones
Bus de datos
Reduccin de las lneas de seleccin
n seales de seleccin
k = log2 n seales de direccin
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EN0Latch TS 8 bits
Dec
oder
3 a
8
EN1 Latch TS 8 bits
Latch TS 8 bits
Latch TS 8 bits
Latch TS 8 bits. .
.. .
.
EN2
EN3
EN7
. . .
Bus de direcciones
(3 lneas)
Implementacin prctica 1D con decoder: memoria de 8 x 8
Bus de datos
(8 lneas)
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Limitaciones de la arquitectura 1D
A
B
S3= B A
S1= B/A
S0= B/A/
S2= B A/
Memoria de 128 palabras Decoder de 7 a 128128 compuertas AND de 7 entradas
Memoria de 4 palabras Decoder de 2 a 4 4 compuertas AND de 2 entradas
Memoria de 1M palabra Decoder de 20 a 1M
1.048.756 compuertas AND de 20 entradas
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Decoder de columna
A0A1
Aj-1
lnea de palabra
clula de almacenamiento
AjAj+1
Ak-1
Circuitos de Entrada/Salida
2k-j
m2j
Entrada/Salida (m bits)
selecciona la palabra apropiada de la fila de la memoria
lnea de bit
Estructura interna: arquitectura 2DB
usde
di
recc
ione
s
Bus de datos
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Implementacin prctica 2D:memoria de 16 x 8
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Clasificacin de las memorias
RWMRead-Write Memory
ROMRead Only Memory
NVRWMNon Volatile RWM
Random Access Memory (RAM)
Non-Random Access Memory
MROMMask ROM
PROM Programmable
ROM
EPROMErasable PROM
E2PROM Electrically Erasable
PROM
FLASH
NVRAM
SRAM Static RAM
DRAMDynamic RAM
FIFO/LIFOFirst Input First OutputLast Input First Output
Shift Register
Memoria principalROM
Memoria de almacenamiento
masivoSRAM/DRAM
ALU Unidad de control
Memoria de almacenamiento temporal (cach)
SRAMCPU
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FeRAM: Ferroelectric RAM
MRAM: Magnetoresistive RAM
PRAM: Phase-change memory (PCM, PRAM, PCRAM, Ovonic Unified Memory and Chalcogenide RAM o C-RAM)
SONOS: Semiconductor-Oxide-Nitride-Oxide-Semiconductor
RRAM: Resistive Random Access Memory
NRAM: nano-RAM
Y ms
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Memorias ROM (Read Only Memory)
MROM (Mask ROM) - ROM de plantilla
PROM (Programmable ROM)
MEMORIAMROMPROM
Bus de direcciones
OE/ Bus de datos
CE/ CS/
Diagrama en bloque de una ROM
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1 1 0 1
0 0 0 1
Ejemplo de ROM 8 x 4 (arquitectura 1D con diodos)
Nota: no hay conexin entre lneas excepto a travs de los diodos
Si hay un diodo: se almacena un 0 Si no hay un diodo: se almacena un 1
Bus
de d
irecc
ione
s
Bus de datos
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1 lgico 0 lgico
PROM Bipolar
PROM MOS
Bus de datos
1 lgico 0 lgico
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Aplicacin:Multiplicador binario
Nota: la tabla no est completa!Nota: la tabla no est completa!
Ejemplo:12 x 10 = 120C x A = 78HDireccin:1100 1010
0 1 2 3 4 5 6 7 8 9 A B C D
AplicacionesAplicaciones
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Aplicacin: Clculo de la frecuencia cardiaca
Perodo(mseg)
Frecuencia (ppm)
. .967 58983 59
1000 601017 611033 621050 63
.
Almacenar una tabla y acceder segn el valor del perodo (en mseg)
AplicacionesAplicaciones
Ventana de muestreo
Tm
M
N pulsos
Z
FC
Ventana de muestreo
Tm
M
N pulsos
Z
Ventana de muestreo
Tm
M
N pulsos
Z
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Frecuencia (ppm)
DatoDireccin Memoria
T calculado
Perodo(mseg)
Direccin Frecuencia (ppm)
Dato
1500 000H 40 (min) 28H. .
1034 012H 58 3AH1017 013H 59 3BH1000 014H 60 3CH
273 0B4H 220 (max) DCH
AplicacionesAplicaciones
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Temporizacin de ROM
tAA: tiempo de acceso de direccin
tACS: tiempo de acceso de chip
tOE: tiempo de habilitacin de salida
tOZ: tiempo de deshabilitacin de salida
tOH: tiempo de retencin de salida
1 2 3
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tAA: tiempo de acceso de direccin: desde una direccin vlida aplicada hasta que se dispone un dato vlido en el bus, con las lneas de control asertivas.
tACS: tiempo de acceso de chip: desde /CS asertivo hasta dato vlido disponible, con la direccin ya establecida.
tOE: tiempo de habilitacin de salida: desde habilitacin de salida /OE y /CS asertivas hasta dato vlido disponible, con la direccin ya establecida.
tOZ: tiempo de deshabilitacin de salida: tiempo desde /CS o /OE no asertivas hasta que la salida pasa a alta impedancia, con la direccin establecida.
tOH: tiempo de retencin de salida: tiempo de dato vlido desde cambio de direccin con lneas de control asertivas.
Definiciones
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Grabacin de PROM Voltajes y corrientes elevados (ejemplo: VPP =10-30 V e IPP = 700 mA)
Programacin bit a bit, para evitar sobrecalentamiento.
Se repite por cada bit de la palabra hasta completarla.
Luego se pasa a la siguiente direccin.
Generacin de archivo de datos
Conversin de formato (.HEX)
Seleccin de la memoria
Grabacin y verificacin
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Aplicacin: Circuito para lectura y visualizacin del contenido de una memoria
CONTADOR
MEMORIA BUFFER
DISPLAY
Bus de direcciones
Bus de datos
Clock
AplicacionesAplicaciones
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TMS47256 (bipolar)32K x 8200 ns 82.5 mW en espera
TMS47C256 (CMOS)32K x 8100 ns2.8 mW en espera
TMS27PC256 (CMOS) 32K x 8100 a 250 ns14 mW (en espera)
DM74S573(1024 x 4) 4096 bit TTL PROM25 a 45 ns
Formas comerciales
Formas comerciales
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Formas comerciales
Formas comerciales
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Formas comerciales
Formas comerciales
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Clasificacin
RWMRead-Write Memories
ROMRead Only Memories
NVRWMNon Volatile RWM
Random Access Memories (RAM)
Non-Random Access Memories
MROMMask ROM
PROM Programmable
ROM
EPROMErasable PROM
E2PROM Electrically Erasable
PROM
FLASH
SRAM Static RAM
DRAMDynamic RAM
FIFO/LIFOFirst Input First OutputLast Input First Output
Shift Register
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Memorias EPROM (Erasable PROM)
MEMORIAEPROM
Bus de direcciones
CE/
PGM/
OE/VPP
Bus de datos
Algunos pines de control pueden
compartir funciones
Intel 1702
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Escritura: Transistores MOS de compuerta flotante almacena temporalmente un 0 al aplicar un voltaje alto a la compuerta (gate).
Almacenamiento: garantizado por al menos 10 aos
Borrado: el material aislante de la gate flotante se vuelve conductivo al aplicar UV
27C256: 32KB (256Kbit) EPROM
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Formas comerciales
27C16: 16,384-Bit (2048 x 8) UV Erasable CMOS PROM - 450 ns 27C64: 8K x 8 100 ns
Formas comerciales
Formas comerciales
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EPROMs on-chip
OTPROM: One Time Programmable: no tienen ventana de cuarzo
8749 Microcontroller (Intel)
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Ciclo de lectura (27C16)Formas
comercialesFormas
comerciales
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Ciclo de escritura (27C16)Formas
comercialesFormas
comerciales
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27C1001: 1 Mbit (128Kb x8) UV EPROM and OTP EPROM
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Memorias EEPROM (Electrically Erasable PROM)
Borrado elctrico
Programacin por byte
No requieren extraccin del circuito
Ventajas
Desventajas Menor densidad
Precio
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Formas comerciales
Formas comerciales
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Ciclo de lectura (28C64)
tACC: tiempo de acceso tOH: tiempo de retencin de salida
tDF: tiempo retardo a salida flotante
tOE: tiempo de habilitacin de salida
tCE: tiempo de habilitacin de chip
Formas comerciales
Formas comerciales
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Ciclo de programacin o escritura (28C64)Formas
comercialesFormas
comerciales
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Memorias EEPROM Flash
Menor costo por bit que EEPROM
Borrado elctrico masivo (total o por sector; no por byte) 512 x 8 tpico
Operacin rpida por comandos
Disponible on-chip en P y C
Forma comercial:
28F256A: CMOS 32K x 8
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EEPROM serie
Operacin de lectura y escritura serial
Tecnologa CMOS
Operacin mediante instrucciones (comandos)
Pocos pines (DIP8 tpico)
Tpicos: CS/CLKSDI: Entrada dato serieSDO: Salida dato serie
Aplicacin: almacenamiento de datos de usuario, calibracin, etc.
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Forma comercial: NM93C06 256-Bit Serial CMOS EEPROM (Fairchild)
16 registros de 16 bits 7 instrucciones: Read, Write Enable, Erase, Erase All, Write, Write All, and Write Disable. Corriente standby tpica (memoria deshabilitada):
10mA, 1mA (L) y 0.1 mA (LZ) No requiere borrado antes de escritura Operacin entre 2.7V y 5.5V 40 aos de retencin de datos Resistencia: 1,000,000 de cambios de datos
Formas comerciales
Formas comerciales
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Formas comerciales
Formas comerciales
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FIN