diseÑo de un circuito integrado
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UNIVERSIDAD DEL PAIS VASCOEUSKAL HERRIKO UNIBERTSITATEA
ESCUELA TECNICA SUPERIOR DE INGENIEROS INDUSTRIALES Y DEINGENIEROS DE TELECOMUNICACION DE BILBAO
DOCTORADO EN TECNOLOGIAS DE LA INFORMACION
INTRODUCCION A LA MICROELECTRONICA
DISEÑO DE UN CIRCUITO INTEGRADO
Por: Aitzol Zuloaga IzaguirreProfesor: Esteban Azaceta
Bilbao, Febrero 1997
OBJETIVO
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OBJETIVO
El presente trabajo tiene como objetivo el diseño de un circuito integradode prestaciones relativamente simples con el paquete de programa MSK delprofesor Etienne Sicard de la universidad de Toulose [1].
El circuito integrado que se pretende diseñar es un secuenciadorprogramable en cinco, seis, siete, u ocho cuentas, con un driver para un osciladorRC, cristal u oscilador externo.
El circuito consta de ocho flip-flops D encadenados que desplazan suentrada en forma síncrona con el reloj, formando un registro de desplazamiento.
Figura 1.- Registro de desplazamiento utilizando flip-flops tipo D.
De esta manera el contenido del primer flip-flop se desplaza al siguiente enun determinado frente del reloj de sincronismo. Si se cierra el lazo entre la salidadel último flip-flop y la entrada del primero, los contenidos iniciales de los flip-flop permanecen “rotando” dentro del registro de desplazamiento. Ahora bien, siel estado inicial de todos los flip-flop en la cadena es cero a excepción de uno deellos, se obtiene un secuenciador con múltiples aplicaciones.
Figura 2.- Registro de desplazamiento realimentado.
FFDFFDFFDFFDFFDFFDFFDFFD
Reloj
FFDFFDFFDFFDFFDFFDFFDFFD
Reloj
Reloj
Q7Q6Q5Q4Q3Q2Q1Q0
Q0
Q7
Q6
Q5
Q4
Q3
Q2
Q1
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Como para algunas aplicaciones la secuencia de ocho cuentas puede sermuy larga, en el circuito a diseñar se permite la posibilidad de programar lalongitud de la secuencia a cinco, seis, siete u ocho conteos. La realización de estose lleva a cabo por medio de un multiplexor que selecciona la salida a realimentardependiendo de la programación realizada en dos de las entradas del circuito.
Figura 3.- Secuenciador programable en cinco, seis, siete u ocho etapas por el uso de unmultiplexor.
FFDFFDFFDFFDFFDFFDFFDFFD
Reloj
MUXProg.
DIAGRAMA EN BLOQUES
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DIAGRAMA EN BLOQUES
El diagrama completo del circuito a implementar se presenta en la Figura 4en ella se observan los ocho flip-flops tipo D y el multiplexor, además del driverde reloj y el circuito de inicialización. Los flip-flop tipo D no se muestran en suforma habitual, sino con su entrada D negada. Esto se hace con la finalidad dediseñar físicamente un circuito más sencillo, compacto y rápido, pero sin que sufuncionamiento lógico sea alterado en ninguna forma.
Figura 4.- Circuito secuenciador completo.
FLIP-FLOPS Y REGISTRO DE DESPLAZAMIENTO
Tal y como fue mencionado con anterioridad, el circuito consta de ochoflip-flop tipo D síncronos, es decir que son activados por uno de los frentes de laseñal de reloj. El circuito interno de cada flip-flop se muestra en la Figura 5 ycorresponde a una implementación CMOS comercial típica (4013B) [2] [3].
Q
1
2 3
CLK
1
2 3
/CLK
CLK
CLK /CLK
/Q 1
2 3
/CLK
1
2 3/D
/CLK
/SET
/CLR
CLK
Figura 5.- Implementación CMOS de un flip-flop tipo D.
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Este flip-flop, a pesar de ser síncrono, tiene la particularidad de serbastante sencillo para implementarse y ocupar poco espacio en el circuitointegrado. En la figura Figura 5 se observa la implementación física del flip-flopen tecnología CMOS ES212 de 1.2µm.
Figura 6.- Implementación física del flip-flop tipo D en tecnología CMOS 1.2µm.
En la Figura 7 se observa la respuesta en tiempo del flip-flopimplementado en la tecnología CMOS 1.2µm, tal y como se esperaba, las señalesa la entrada (/D) pasan a la salida (Q) en el frente positivo (de bajo a alto) de laseñal de reloj (CLK).
Figura 7.- Respuesta del flip-flop tipo D implementado.
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Conectando dos flip-flop tipo D en cascada, se obtiene un registro dedesplazamiento básico de dos bits, en el que la información pasa de una de lassalidas a la siguiente en los frentes positivos del reloj. En la Figura 8 se observaesta conexión de flip-flops implementada físicamente en la tecnología CMOS de1.2µm, y en la Figura 9 la respuesta temporal del mismo, donde se visualiza elhecho de que el estado de la entrada pasa a la salida luego de 2 períodos de reloj.
Figura 8.- Implementación física de dos flip-flop en cascada.
El mismo módulo de flip-flop tipo D se repite 8 veces dentro del circuitofinal.
Figura 9.- Respuesta temporal de dos flip-flop en cascada.
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DRIVER DE RELOJ
En el circuito integrado a diseñar se incluye un driver de reloj, quepermite la utilización de un generador externo, un oscilador RC o un oscilador acristal para sincronizar la secuencia de conteo del circuito. En la Figura 10 seobservan las diferentes configuracione que admite el driver de reloj diseñado.
Figura 10.- Configuraciones de osciladores con el driver de reloj.
Para el diseño de este reloj se precisa de una compuerta inversora del tipoSchmitt trigger con niveles de disparo ubicados aproximadamente a un tercio ydos tercios del valor de la fuente de alimentación. De esta manera, para unoscilador RC la frecuencia de operación del circuito es aproximadamente:
f = 0.72 / RC
Figura 11.-Implementación física del driver de reloj y respuesta a la tensión de entrada en elflanco de subida y en el de bajada de tensión.
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MULTIPLEXOR
El circuito multiplexor de 4 entradas permite seleccionar la salida arealimentar del registro de desplazamiento. Su estructura más sencilla y fácil deimplementar se observa en la Figura 12, y en la Figura 13 aparece suimplementación fisica y su funcionamiento seleccionando cuatro señales dedistinta frecuencia en sus entradas.
A
B
1
2
1
2
1 2 13
12C0
C1 1 2 13 12
Y 1 2 4 5
6
1 2 13 12C2
C3 1 2 13 12
Figura 12.- Multiplexor de cuatro vías a una.
Figura 13.- Implementación física del multiplexor 4-1 y diagrama de tiempo de su operaciónseleccionando cuatro señales de distintas frecuencias en sus entradas.
CIRCUITO DE RESET
El circuito de reset, tal y como puede ser visto en la Figura 4, es unasimple compuerta inversora de entrada y una resistencia de pull-up. La mayorcomplicación de este circuito es su componente más simple: la resistencia. En los
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circuitos CMOS, las resistencias se suelen implementar con el uso de polisilicio,el cual tiene una resistividad asociada de 15 a 100 Ω/ð [4]. El problema es lagran variabilidad de este parámetro, lo que no permite crear resistencias de valorpreciso, por ello a veces se suelen sustituir por fuentes de corriente constanterealizadas con transistores MOS. Sin embargo en este circuito se utilizará unaresistencia de unos 5KΩ realizada con una larga línea de polisilicio tal y como semuestra en la Figura 14.
Figura 14.- Implementación de la entrada de reset por mediode una resistencia de pull-up y un inversor.
DRIVERS ADICIONALES
En la Figura 4 se observa que tanto el driver de reloj como el circuito deinicialización poseen varias puertas inversoras adicionales que se conectan agrupos de 4 flip-flops. Esto se hace con la finalidad de no cargar la capacidad demanejo de corriente (fan-out) de los drivers.
INTEGRACION FINAL
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INTEGRACION FINAL
Todas las partes descritas se integran dentro de una pieza de silicio, en lacual se distribuyen de manera que ocupen el menor espacio posible y que lostrayectos de líneas sean de tamaño moderado, ya que de lo contrario lasresistencias y capacitancias parásitas deformarían las señales.
Figura 15.- Distribución de bloques en la pieza de silicio.
Para completar el circuito, es necesario agregar drivers para los pads deconexión ya que éstos tienen una gran capacitancia y por ello requieren de unainyección adicional de corriente. También, debido a la alta suceptibilidad a laelectricidad estática de los circuitos CMOS, se requiere que las entradas poseandiodos de protección con el fin de proteger el dispositivo contra tensiones fuerade los límites impuestos. En la Figura 16 se presenta la pieza de silicio con elcircuito propiamente dicho y los pads de conexión con sus respectivos drivers yprotecciones.
Figura 16.- Pieza de silicio con el circuito y los pads de conexión.
INTEGRACION FINAL
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Finalmente la pieza de silicio debe ser montada sobre la estructurametálica que contiene los pines del circuito integrado final, tal y como se muestraen la Figura 17.
Figura 17.- Ubicación final y conexionado de la pieza de silicio sobre la estructura metálica queconformará los pines del circuito integrado.
CONCLUSIONES
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CONCLUSIONES
En este trabajo se han seguido los diferentes pasos involucrados en eldiseño de un circuito integrado, dentro de las limitaciones impuestas por elpaquete de programas INSA.
El circuito integrado diseñado está dentro de las posibilidades de latecnología CMOS ES212 de 1.2µm, ocupando aproximadamente un 70% de lapieza de silicio.
Si bien cada una de las partes del circuito integrado fueron revisadas aldetalle en cuanto a su cumplimiento de normas de diseño y su funcionamiento, elcircuito final no puede ser probado debido a las limitaciones del programa dediseño. En una situación real no pudiera procederse a la fabricación del integradoya que un error representa la pérdida de gran cantidad de dinero y tiempo.
En este diseño se palpa también el hecho de que a veces los circuitos no seimplementan con esquemas electrónicos convencionales, sino que con variantesmás apropiadas para la tecnología en uso. Tal es el caso del flip-flop tipo D, en elque la utilización de puertas de transmisión permite una ingeniosa solución quede otra manera requeriría múltiples compuertas y posiblemente algunosdispositivos no muy aptos para ser integrados tales como resistencias ycondensadores.
Si el paquete de programas hubiera sido suficientemente poderoso comopara simular la operación del circuito, hubiera sido posible la determinación deciertos parámetros “preliminares” con los cuales es posible que otros grupos detrabajo puedan desarrollar aplicaciones para el circuito sin que aún haya sidofabricado, tal y como ocurre en la actualidad con circuitos comerciales.
En este trabajo pudo simularse hasta dos flip-flops en cascada, pero no esposible simular más, y tampoco es posible determinar a partir del funcionamientode éstos el funcionamiento general del circuito, ya que los pads de entrada ysalida y las líneas de conexión agregan capacitancias parásitas y retrasos queafectan de manera significativa a la operación del circuito.
También, para un circuito de producción sería necesario colocar algunospads de prueba, que permitan analizar el funcionamiento de nodos intermedios enel circuito. Aquí no se llevó a cabo esto por la limitación en el número de padsque es posible colocar dentro del tamaño especificado por el soporte metálico. Esposible que para la baja complejidad de este circuito no se justifique el uso depads de prueba, pero en circuitos de mayor envergadura.
BIBLIOGRAFIA
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BIBLIOGRAFIA
[1] Sicard, E. “Introduction to Microelectronics” National Institute of Applied Sciences.Toulouse 1996..
[2] Philips Semiconductors. “HE4000B Logic Family CMOS Data Book” IC04. pp. 187-192.Netherlands 1995.
[3] Motorola. “High Speed CMOS Logic Data” DL129 Rev.4, pp.5/441-5/448 USA, 1989.
[4] C. Mead, L. Conway. “Introduction to VLSI Systems” Addison-Wesley 1980.