Aplicaciones de la Electrónica de Comunicaciones

INTERFACES DE REDINTERFACES DE RED

Bob Metcalfe

ÍndiceÍndice

• Introducción.

• Descripción Redes Ethernet.

• Estudio de los componentes:

DP83847 → Ethernet PHY

DP83865 → GigaEthernet PHY

DP83820 → GigaEthernet MAC

• Aplicaciones.

IntroducciónIntroducción

Queremos estudiar la circuitería utilizada en los interfaces de red GigaEthernet(1000Mbps) sobre cobre, pero para poder comprender su funcionamiento antes hay que sintetizar el funcionamiento de la existente en las interfaces Ethernet 10/100 .

Esta es más sencilla y facilita la comprensión del funcionamiento de la primera.

Estudiaremos, por tanto, la implementación de interfaces LAN sencillos, para particularizar en los complejos.

IMPORTANTE: Estamos en un sistema de comunicación en banda base, es decir, no se realizan modulaciones. Por tanto, debemos avanzar que las descripciones de los bloques que conforman los CI que presentamos no incluyen, por tanto, muchos de los CI estudiados en esta asignatura con este fin.

IntroducciónIntroducción

Descripción redes EthernetDescripción redes Ethernet

Normas: 802.3 (10Mbps), 802.3u (100Mbps), 803.2z (1Gbps)

El tipo de mediomedio nos da una idea algunos terminales que deberá tener nuestro CI. p.e: Puesto que nos centraremos en Ethernet sobre cobre (redes con topología 10 Base T, 100 Base TX y 1000Base T) Ya podemos suponer que deberá tener 2 terminales de entrada para cada par trenzado balanceado (V + y V -).

Nos centraremos en la capa física, de la cual no se suele hacer una descripción exhaustiva en el estudio de las arquitecturas de protocolos(OSI, TCP/IP). EJEMPLOS.

Nos centraremos en estándares basados en cables de pares (UTP o STP) como medio de transmisión, por ser el más utilizado y porque simplifica la comprensión del funcionamiento de los CI descritos.

Descripción redes EthernetDescripción redes Ethernet

Estructura general de un interfaz EthernetEstructura general de un interfaz Ethernet

Ethernet PHYsical Layer

83847 y 83865

Ethernet MAC83820

RJ 45MIIGMIIRGMII

BU

S P

CI

MII: Interfaz Independiente del MedioGMII: Gigabit Interfaz Independiente del MedioRGMII: GMII Reducida

(Son subcapas PHY)

Layer PHY: Controla las funciones que habitualmente asignamos al nivel físico: recepción de información codificación/decodificación de línea, etc.Es nuestro principal objeto de estudio.Ethernet MAC: C. I encargado de controlar el bus PCI.

Mag

net

ics

Estructura general de un interfaz EthernetEstructura general de un interfaz Ethernet

Para Ethernet 10/100 Mbps

Para GigaEthernet 1000Mbps

Bloque Bloque MAGNETICSMAGNETICSSu función es aislar la circuitería interna del interfaz del exterior.

Se implementa mediante el CI PULSE H-5007PULSE H-5007, que se conecta como se indica abajo iz. para 4 UTP (83865), y dcha. para 2 UTP (83847).

Su circuito equivalente para un par trenzado se ve en el esquema de la derecha.

4 UTP

2 UTP

Capa PHY: DP83847 Capa PHY: DP83847 [10/100][10/100]

Diagrama de bloques

Bloque Tx

Bloque Rx

C. IOscilador fijo

25 MHz (Reloj)

42 - Reset 43 - COL: Colision detect 37 - TX_EN:Transmission Enable A medio de Transmisión A medio de Transmisión

Reloj externo:

Reset vía HW: Señal LO 160u seg.

¿Cómo se implementa un conversor Binario/MLT-3?

Es la codificación de líneaque se utiliza para 100Mbps

Los bloques de Tx y Rx se explican detallada en la hoja de características: como se realiza la codificación y decodificación de línea, multiplexación de la señales...para Fast Ethernet (ver).

Circuitería adicional Circuitería adicional PHY DP83847PHY DP83847

Capa PHY: DP83865 Capa PHY: DP83865 [GigaEthernet][GigaEthernet]

Diagrama de bloques

Medio TX: 4UTP

Esquema codificación

A continuación hacemos una descripción más cuidadosa del pinout del C.I

Ver DESC. PINOUT

Descripción pinout más relevante:CONEXIÓN H-5007(Maginetics):

MDI A+ /MDI A- → 108/109MDI B+ /MDI B- → 114/115MDI C+ /MDI C- → 120/121MDI D+ /MDI D- → 126/127

TX:TXD[7:0] → 76 (LSB),75,72,71,65,66,67,68TX_CLK → 6TX_ENABLE → 62TX_ERROR → 61

RX:RXD[7:0] → 56 (LSB),55,52,51,50,47,46,45RX_CLK → 57RX_ERROR → 41

Capa PHY: DP83865 Capa PHY: DP83865 [GigaEthernet][GigaEthernet]

RELOJ:

CLK_IN → 86

CLK_OUT → 87

OTROS:

COLISIÓN → 39

RESET → 33

Capa PHY: DP83865 Capa PHY: DP83865 [GigaEthernet][GigaEthernet]

Pinout C.I

Capa PHY: DP83865 Capa PHY: DP83865 [GigaEthernet][GigaEthernet]

DIAGRAMA DE BLOQUES DIAGRAMA DE BLOQUES TRANSMISIÓNTRANSMISIÓN

10/10010/100

•Codificación de la información:

Esquema 4B/5B.

•Adecuación de niveles de energía al medio de salida (scramble: Refleja el espectro [C+].)

•Codificación de línea:Manchester.MLT-3.

•Multiplexación

Capa PHY: DP83865 Capa PHY: DP83865 [GigaEthernet][GigaEthernet]

DIAGRAMA DE BLOQUES DIAGRAMA DE BLOQUES RECEPCIÓNRECEPCIÓN

10/10010/100

•Se realiza el proceso inverso al de transmisión, con una particularidad: se incluye un bloque más, el de recuperación del recuperación del reloj reloj de Tx con PLL.

Capa PHY: MC92602/3 Capa PHY: MC92602/3 [GigaEthernet][GigaEthernet]

DIAGRAMA DE DIAGRAMA DE BLOQUES BLOQUES

GigaEthernetGigaEthernet

Rx

Tx

Tanto el reloj de Tx como la recuperación del reloj en Rx se realizan mediante técnicas basadas en PLL

Cab

les

de

par

es

Esquema más complejo que los de National Semi.Pero bastante descriptivo. Encontrado para GigaEthernet.

Capa PHY: TLK2201 Capa PHY: TLK2201 [GigaEthernet][GigaEthernet]

DIAGRAMA DE DIAGRAMA DE BLOQUES BLOQUES

GigaEthernetGigaEthernet

Tx

Rx

IMPORTANTE: Para este CI los bits ya deben venir codificados 8B/10B para transmitir, y hay que decodificarlos a la salida.

En la documentaciónse incluyen toda la documentación de las soluciones propuestas a la implementación de interfaces Ethernet, además de otras como las de Marvell.

Cab

les

de

par

es

Circuitería adiccionalCircuitería adiccionalPHY DP83865PHY DP83865 [GigaEthernet][GigaEthernet]

Reloj externo:

Esquema 1

Esquema 2

El reloj es la única circuitería externa que necesita el C. I. Tiene un gran nivel de integración, lo cual es un factor a nuestro favor, pues nos evita muchos problemas HW.

Recordamos que CLK_IN es el ping 86 y CLK_OUT es la 87

Capa EthernetMAC: DP83820Capa EthernetMAC: DP83820Es un chip controlador del bus PCI. Permite enviar la información al PC de forma que se reduzca la carga de información que el host CPU debe manejar.

Capa EthernetMAC: DP83820Capa EthernetMAC: DP83820

Transparente

Podemos trabajar con un modelo de “caja negra”, es decir, un modelo transparente, una caja a la que nosotros metemos información desde RX [7:0] y que el CI se encarga de manejar para hacerla llegar al bus PCI.

Podemos pensar en la transmisión: el CI se encarga de hacernos llegar a través de los terminales TX [7:0] la información que vamos a enviar, y haciendo uso de 83865 nosotros inyectamos en el medio.

IN

OU

T

Circuito de test

APLICACIONES GIGAETHERNETAPLICACIONES GIGAETHERNET

A la izquierda se muestra la migración hacia una red GigaEthernet. Esta tecnología ya se usa, sobre todo en elementos como los backbones, donde es necesario un mayor ancho de banda.

Arriba, una solución que ofrece la empresa 3COM que refleja esta solución.

GigaEthernetGigaEthernet

http://lordhash.blogspot.com