cap1 biestables - villarreal (2 diapositivas)
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curso de biestables logica IITRANSCRIPT
Lógica Digital II
Ing. Javier Barriga Hoyle 1
LOGICA DIGITAL II
Universidad Nacional Federico VillarrealIng. Javier Barriga Hoyle
CAP 1. Biestables
Contenido:1.1 Introducción a los circuitos secuenciales1.2 Latch y Flip Flops1.3 Circuitos Secuenciales: Diseño.1.4 Monoestables y temporizadores.1.5 Aplicaciones.
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1.1 Introducción a los circuitos secuenciales
� Los circuitos secuencialesse caracterizan por su capacidad de memorizar información; a consecuencia de esto, los valores de sus respectivas salidas en un momento concreto, no dependen exclusivamente de los valores de las entradas en ese instante, sino que dependen también de los valores que estuvieran presentes con anterioridad.
1.1 Introducción a los circuitos secuenciales
Figura 1.1 Diagrama de un circuito secuencial
CircuitoCombinacional
Memoria
Estado interno
EntradasSalidas
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1.2 Latch y Flip-Flops
Biestable:� Los dispositivos biestables se dividen en flip-flops y
latches. Los biestables poseen dos estados estables, denominados SET (activación) y RESET (desactivación), en los cuales se pueden mantener indefinidamente, por lo que estos dispositivos son muy adecuados como elementos de almacenamiento.
1.2 Latch y Flip Flops
Latch:
� Es un elemento de memoria cuyas señales de entrada de excitación controlan el estado del dispositivo. Si un latch tiene una entrada que obliga a la salida del dispositivo a tomar el valor 1, ésta es un latch set. Si un latch tiene una entrada que obliga a la salida del dispositivo a tomar el valor 0, ésta es un latch reset.
� Si el dispositivo tiene ambas entradas de excitación se tiene un latch set-reset.
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1.2 Latch y Flip Flops
(a) Diagrama lógico (b) Símbolo Lógico
Q
Q'
S
RS
R
Q'
Q
Figura 1.2 Representación de un latch RS.
1.2 Latch y Flip Flops
Latch RS con NOR Tabla de verdad del Latch RS
S R Q Q’
1 0 1 0
0 0 1 0
0 1 0 1
0 0 0 1
1 1 0 0S
R
Q'
Q
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1.2 Latch y Flip Flops
Figura 1.3 Diagrama de Tiempos en el Latch RS
Set
Reset
Q
1.2 Latch y Flip Flops
(a) Diagrama lógico (b) Símbolo Lógico
Q
Q'
S'
R'
Q
Q'R'
S'
Figura 1.4 Representación de un latch RS con NAND.
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1.2 Latch y Flip Flops
Flip Flops:
� Difiere de un Latch por el hecho de que tiene una señal de control llamada reloj.
� La señal de reloj emite una instrucción al flip-flop , permitiéndole cambiar de estado de acuerdo con las señales de entrada de excitación.
� Un latch cambia de estado de inmediato, según sus señales de excitación de entrada, mientras que un flip-flop espera la señal de su reloj antes de cambiar de estado.
1.2 Latch y Flip Flops
S
R
Q'
Q
C
Q
Q'
S
R
C
(a) Diagrama lógico (b) Símbolo Lógico
Figura 1.5 Representación de un F/F RS temporizado.
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1.2 Latch y Flip Flops
Tabla característica
Q S R Q(t+1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 Ind.
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 Ind.
S
R
C
Q
Diagrama de tiempos
1.2 Latch y Flip Flops
Conclusión:� Actualmente solamente se suelen utilizar biestables
síncronos y dentro de estos los que tienen activación por flanco, ya sea de subida o de bajada.
� La clasificación de biestables desde el punto de vista del número de entradas y de su constitución interna se puede resumir en:» Biestable o F/F R-S.» Biestable o F/F D.» Biestable o F/F J-K.» Biestable o F/F T.
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1.2.1 Flip-flop disparado por flanco
R
C
Q
Q'S
Detector detransición deimpulsos
Figura 1.6 F/F disparado por flanco positivo o flanco negativo.
1.2.1 Flip-flop disparado por flanco
(a) Flanco positivo
Retardo
CLKCK
CKRetardo
CLKCK
CK
CK
CK
CLK
CK
CK
CLK
(b) Flanco negativo
Figura 1.7 Circuitos detectores de flanco.
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1.2.1 Flip-flop disparado por flanco
Q
Q'
S
R
C
Q
Q'
S
R
C
(b) Flanco de bajada(a) Flanco de subida
Figura 1.8 Representación simbólica del F/F.
1.2.1 Flip-flop disparado por flanco
Tabla característica
Q S R Q(t+1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 Ind.
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 Ind.
Diagrama de tiempos
S
R
CK
Q
Q(t+1) = S + Q.R’
Ecuación característica
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1.2.2 Flip-flop tipo D
� Es un circuito secuencial que tiene una sola entrada D de control, una entrada de reloj y dos salidas Q y su inversa.
� Se obtiene uniendo la entrada “S” con la entrada “R” a través de un inversor.
� Su aplicación está orientado principalmente para almacenar datos en forma temporal, ya que la salida “Q” sigue a la entrada “D”. Es decir, no cambia de estado el dato de entrada.
1.2.2 Flip-flop tipo D
(a) Diagrama lógico (b) Símbolo lógico
RS
Q
Q'
D
CK
Q
Q'
D
C
Figura 1.9 Representación de un F/F D.
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1.2.2 Flip-flop tipo D
Tabla característica Diagrama de tiempos
Q D Q(t+1)
0 0 0
0 1 1
1 0 0
1 1 1
D
CK
Q
Q(t+1) = D Ecuación característica
1.2.2 Flip-flop tipo J-K
� Es un biestable con el mismo número de entradas y salidas que el biestable R-S, en el que se ha introducido la mejora de que el estado 11 en las entradas JK no es un estado prohibido como lo era en el caso del biestable RS.
� Las entradas J y K se comportan como las entradas S y R para poner en uno o cero (set o reset) al flip flop
� Su aplicación está orientado principalmente para el diseño de contadores.
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1.2.2 Flip-flop tipo J-K
Q'
CK
JQ
K
Q
Q'
J
K
C
(a) Diagrama lógico (b) Símbolo lógico
Figura 1.10 Representación de un F/F J-K.
1.2.2 Flip-flop tipo J-K
Tabla característica
Q J K Q(t+1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
Diagrama de tiempos
J
K
CK
Q
Q(t+1) = J’.Q + K’.Q
Ecuación característica
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1.2.2 Flip-flop tipo T
� Es un circuito secuencial que tiene una sola entrada T de control, una entrada de reloj y dos salidas Q y su inversa (Q’).
� Se obtiene uniendo la entrada “J” con la entrada “K”
� El nombre T se deriva de la habilidad del F/F de variar (“toggle”) o cambiar de estado.
� Su aplicación está orientado principalmente para el diseño de contadores, pero ya no se emplea porque se puede implementar con el F/F J-K.
1.2.2 Flip-flop tipo T
CK
Q'
QT
Q
Q'
T
C
(a) Diagrama lógico (b) Símbolo lógico
Figura 1.11 Representación de un F/F T.
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1.2.2 Flip-flop tipo T
Tabla característica Diagrama de tiempos
Q T Q(t+1)
0 0 0
0 1 1
1 0 1
1 1 0
T
CK
Q
Q(t+1) = Q’.T + Q.T’ Ecuación característica
1.2.3 Entradas asíncronas en los Flip-flops
� En los F/F sincronizados por reloj que hemos visto, las entradas S, R, J, K , D y T se denominan entradas de control y hacen cambiar de estado al F/F.
� Muchos F/F comerciales tienen una o más entradas asíncronas que operan independientemente de las otras entradas (S, R, J, K, D, T y CLK).
� Estas entradas asíncronas “PR” (Preset) y “CLR” (Clear) fijan al F/F en el estado “1” o en el “0” en cualquier instante, sin importar las condiciones presentes en las otras entradas.
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1.2.3 Entradas asíncronas en los Flip-flops
(a) Símbolo lógico (b) Diagrama de tiempos
Q
Q'
J
K
C
CLR
PRJ
K
CK
Q
PRE
CLK
Figura 1.12 Flip-flop J-K con clear y preset.
1.3 Diseño de circuitos secuenciales
� El diseño de circuitos secuenciales complejos sería una actividad muy complicada si no hubiese algún método de diseño estudiado paso a paso. Este es el caso de las máquinas de estados, que consisten en un método de análisis y síntesis de circuitos secuenciales.
� Para el estudio de circuitos secuenciales como máquinas de estados, se han de conocer las tablas de excitación y definir previamente una serie de conceptos.
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1.3 Diseño de circuitos secuenciales
Q(t) Q(t+1) S R
0 00 11 01 1
0 X1 00 1X 0
Q(t) Q(t+1) J K
0 00 11 01 1
0 X1 XX 1X 0
Q(t) Q(t+1) D
0 00 11 01 1
01 01
Q(t) Q(t+1) T
0 00 11 01 1
0110
Figura 1.13 Tablas de excitación de los F/F.
1.3 Diseño de circuitos secuenciales
Tabla de estados:
� Contiene la secuencia de tiempo de las entradas, salidas y estados de los Flip-flops.
� Esta tabla se divide en tres secciones llamadas:» Estado presente; designa los estados de los F/F antes de
la ocurrencia de un pulso de reloj.
» Estado siguiente; muestra los estados de los F/F después de la aplicación del pulso de reloj.
» Salida; muestra los valores de las variables de salida durante el presente estado.
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1.3 Diseño de circuitos secuenciales
Diagrama de estados:
� Es la representación gráfica de una tabla de estados en donde se visualiza la secuencia de estados por las que atraviesa el circuito secuencial.
� Este diagrama varía según sea una máquina de Moore o Mealy.
Ecuaciones de Estado:
� Es una expresión algebraica que especifica las condiciones para la transición de estado de un F/F.
1.3 Diseño de circuitos secuenciales
� Hay dos tipos de arquitecturas de circuitossecuenciales o máquinas de estados, que son la arquitectura Mealy y la arquitectura Moore.
� En los diagramas de transiciones de estado se representa el estado por un circulo (a) y la transición por una flecha (b) como se indica en la sgt. Figura.
(a) (b)
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1.3.1 Máquina de estado de Mealy
� En este tipo de máquina de estado las salidas son función de las entradas y del estado interno. En la figura 1.14 se puede ver el esquema de bloques de una máquina Moore.
Salidas = f(entradas, estado interno)� La representación de una máquina de Mealy es:
E
x/y
1.3.1 Máquina de estado de Mealy
Donde:
� El circulo representa al estadopresente y “E” el valor en binario del estado.
� La línea dirigida representa la transición entre estados. La letra “x” es el valor que causa la transición y la letra “y” es el valor que toma la salida en ese estado.
� Una línea dirigida que conecta un círculo a sí mismo indica que no hay cambio de estado.
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1.3.1 Máquina de estado de Mealy
Figura 1.14 Estructura de Mealy
CircuitoCombinacional Conjunto
deFlip-Flops
Clk
Estado interno
EntradasSalidas
1.3.2 Máquina de estado de Moore
� En este tipo de máquina de estado las salidas son función única y exclusivamente de las entradas. En la figura 1.15 se puede ver el esquema de bloques de una máquina Moore.
Salidas = f(entradas)� La representación de una máquina de Moore es:
Estado
Salida
Entradas
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1.3.2 Máquina de estado de Moore
Figura 1.15 Estructura de Moore
CircuitoCombinacional
(1)
CircuitoCombinacional
(2)
Conjuntode
Flip-Flops
Clk
Estado interno
Entradas
Salidas
1.3.3 Aplicación 1: Máquina de Moore
Ejemplo 1: Arquitectura Moore
� Diseñar un generador de secuencia. El generador en cuestión ha de proporcionar a su salida la secuencia 101011.
Solución
Nota: Ud. debe complementar el análisis con la separata de Máquinas de estado ó cualquier otro texto.
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1.3.3 Aplicación 1: Máquina de Moore
Paso 1: Diagrama de transición de estados.
E0
1
E3
0
E1
0
E2
1
E5
1
E4
1
Figura 1.16 Diagrama de estados (Ej. 1)
1.3.3 Aplicación 1: Máquina de Moore
Paso 2: Tabla de transición de estados y tabla de salida
Estado actual
Estado siguiente
E0 E1
E1 E2
E2 E3
E3 E4
E4 E5
E5 E0
Estado actual
Salida
E0 1
E1 0
E2 1
E3 0
E4 1
E5 1
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1.3.3 Aplicación 1: Máquina de Moore
Paso 3: Determinar el número de F/F necesarios. Para ello ha de cumplirse la ecuación siguiente, donde “n” es el número de biestables.
2n-1 < nº de estados ≤ 2n
En nuestro problema se cumple que:
22 < 6 ≤ 23
Por lo tanto el número de biestables necesarios es 3.
� n = 3
1.3.3 Aplicación 1: Máquina de Moore
Paso 4: Tabla de codificación de estados.
Q2 Q1 Q0 Estado
0 0 0 E0
0 0 1 E1
0 1 0 E2
0 1 1 E3
1 0 0 E4
1 0 1 E5
1 1 0 X
1 1 1 X
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1.3.3 Aplicación 1: Máquina de Moore
Paso 5: Tabla de transición de estados y salida
Est. actual Est. siguiente
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 0 1 1
0 1 1 1 0 0
1 0 0 1 0 1
1 0 1 0 0 0
1 1 0 X X X
1 1 1 X X X
Est. actual Salida
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 X
1 1 1 X
1.3.3 Aplicación 1: Máquina de Moore
Paso 6: Tabla de excitación de los F/F “D”.
Estado actual Estado siguiente D2 D1 D0
0 0 0 0 0 1 0 0 1
0 0 1 0 1 0 0 1 0
0 1 0 0 1 1 0 1 1
0 1 1 1 0 0 1 0 0
1 0 0 1 0 1 1 0 1
1 0 1 0 0 0 0 0 0
1 1 0 X X X X X X
1 1 1 X X X X X X
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1.3.3 Aplicación 1: Máquina de Moore
Paso 7: Simplificar las tablas (Mapa de Karnaugh).
� D2 = Q2.Q0’ + Q1.Q0
� D1 = Q1.Q0’ + Q2’.Q1’.Q0
� D0 = Q0’
� S = Q2 + Q0’
Paso 8:Dibujar el circuito respectivo.
1.3.3 Aplicación 1: Máquina de Moore
Salida S
Q2
Q1
Q0D Q
Q
CLK
D Q
Q
CLK
D Q
Q
CLK
Q0Q0'Q1Q1'
Q2'
CLOCK
Q2
Figura 1.17
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1.3.3 Aplicación 2: Máquina de Mealy
Ejemplo 2: Arquitectura Mealy
� Dada la siguiente tabla de estados de un circuito secuencial, encontrar su diagrama de estados, sus ecuaciones de estado y luego el diagrama del circuito.
Solución
Nota: Con este ejemplo se pretende mostrar los pasos que se tiene que seguir para implementar un circuito secuencial.
1.3.3 Aplicación 2: Máquina de Mealy
Tabla de estados:
Estado siguiente
x = 0 x = 1Estado presente
A B A B A B
Salida
x = 0 x = 1
y y
0 00 11 01 1
0 01 11 01 0
0 10 10 01 1
0000
0010
Tabla 1.1 Tabla de estado para el circuito de la figura 1.19
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1.3.3 Aplicación 2: Máquina de Mealy
0 0
1 0
1 1
0 1 0/0
0/00/0
0/0
1/11/0
1/0
1/0
Diagrama de estados:
Figura 1.18 Diagrama de estado del circuito de la fig. 1.19
1.3.3 Aplicación 2: Máquina de Mealy
Ecuación de estado:
De la tabla 1.1, se deduce para la variable A:
=> A(t+1) = (A’B +AB’+AB).x’ + A.B.x
=> A(t+1) = B.x’ + (B’.x)’A
Si la ecuación del F/F RS es: Q(t+1) = S + R’.Q
=> A(t+1) = B.x’ + (B’.x)’A = S + R’.A
=> SA = Bx’ , RA = B’x
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1.3.3 Aplicación 2: Máquina de Mealy
Ecuación de estado:
De la tabla 1.1, se deduce para la variable B:
=> B(t+1) = A’.x +(A.x’)’.B
=> B(t+1) = A’.x +(A.x’)’.B = S + R’.Q
=> SB = A’.x , RB = A.x’
De la tabla 1.1, se deduce para la variable y:
=> y = A.B’.x
1.3.3 Aplicación 2: Máquina de Mealy
Figura 1.19 Circuito secuencial temporizado
x'
A
A'
x
x
x'
B'
B
B'
B
A
A'
xAB'
y
CLK
R
S
Q
Q
CLK
R
S
Q
Q
CLK
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1.4 Monoestables y temporizadores
Introducción:� Cuando se trabaja con circuitos digitales, es muy
frecuente utilizar circuitos que sean capaces de generar impulsos o de conformarlos, mantenerlos durante un tiempo determinado, retardarlos, adaptar las señales que se obtienen de las puertas lógicas para excitar otros circuitos, etc. Para ello se tiene:» Multivibradores monoestables y astables.» Temporizadores.» Circuitos adaptadores de entrada y salida de puertas
lógicas.
1.4.1 Multivibrador Monoestable
� Son circuitos que a su salida tienen un estado estable (0 o 1) y un estado inestable (1 o 0).
� Permanecen en su estado estable durante un tiempo indefinido y cuando se les excita con una señal de disparo, conmutan al estado inestable durante un tiempo “t”.
Multivibradormonoestable
T1 T2
Señal dedisparo
SalidaFigura 1.20
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1.4.1 Multivibrador Monoestable
� En la figura 1.20 se muestra que ingresa un impulso de corta duración T1 al monoestable y produce una salida de duración T2 de valor constante.
� Las aplicaciones más usuales son:» Generar impulsos de anchura controlable.» Retardar impulsos digitales.» Generar retardos en la activación en sistemas de alarmas.» Establecer un intervalo de tiempo fijo entre el principio y
el fin de la transmisión de datos.» Regenerar y dar la forma primitiva a impulsos deformados
en la transmisión.
1.4.1 Multivibrador Monoestable
tw
Disparo
Salida
Disparo
tw
Salida
(a)
(b)
Figura 1.21Monoestable no redisparable disparado a intervalos mayores (a) y menores (b) que tw.
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1.4.1 Multivibrador Monoestable
(a)
(b)
Figura 1.22Monoestable redisparable disparado a intervalos mayores (a) y menores (b) que tw.
tw
Disparo
Salida
Disparo
tw
Salida
1.4.2 Multivibrador Astable o Temporizador
� Son circuitos que a su salida no tienen ningún estado estable. Es decir, continuamente oscila entre 0 y 1.
� Su principal aplicación es como generador de señales de reloj, que sirve para excitar todo tipo de circuito síncrono. Por ejemplo, contadores, registros, microprocesadores, etc.
Figura 1.23 Representación de un astable
Multivibradorastable o
temporizador RelojT
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1.4.3 Temporizador 555
+_
+_
R
S
Q
5K
5K
5K
Comparador A
Comparador B
Transistorde descarga
Buffer desalida
Salida
Latch
(3)
(8)Vcc
(4)ResetGND
(1)
(6)
(5)
(2)
(7)
Umbral
Tensiónde control
Disparo
Descarga
555
Figura 1.24
1.4.3 Timer 555: Monoestable
Figura 1.25 Timer en modo monoestable
+VCC
R1
C1 C20.01uF
84
1
DESCARGA7
DISPARO2
SALIDA3
CONTROL5
UMBRAL6
RESET VCC
GND
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1.4.3 Timer 555: Monoestable
� El ancho del pulso T está dado por:
T = 1.1 R1C1
Figura 1.26 Formas de onda en modo Monoestable
T
(2)
t
(3)
t
Disparo
Salida
1.4.3 Timer 555: Astable
Figura 1.27 Timer en modo astable
+VCC
C1 C20.01uF
84
1
DESCARGA7
DISPARO2
SALIDA3
CONTROL5
UMBRAL6
RESET VCC
GND
R1
R2
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1.4.3 Timer 555: Astable
Las formulas a utilizar son:
� Tiempo de carga “T1”: (0 voltios a 2/3 Vcc)
T1 = 1.1 (R1 + R2) C1
� Tiempo de descarga “T2”: (2/3 Vcc a 1/3 Vcc)
T2 = 0.693 R2 C1
� Tiempo de carga “T3”: (1/3 Vcc a 2/3 Vcc)
T3 = 0.693 (R1 + R2) C1
� Periodo de oscilación “T”
T = 0.693 (R1 + 2*R2) C1
1.4.3 Timer 555: Astable
Las formulas a utilizar son:
� La frecuencia de oscilación se determina por:
� El ciclo de servicio (duty cycle) se determina por:
Cuando R2 disminuye, el ciclo de servicio puede alcanzar el 100% y cuando R2 aumenta se aproxima al 50%.
121 *)*2(
44.1
CRRF
+=
)*2( 21
2
RR
RD
+=
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1.4.3 Timer 555: Astable
Figura 1.28 Formas de onda en modo Astable
T1
(2,6)
t
(2/3)Vcc
(1/3)Vcc
(3)
tT2 T3
T T