Intel 80486 1

Intel 80486

486CPU

La parte inferior de un Intel 80486DX2Producción: Desde 1989 hasta 2007

Fabricantes:

• Intel• AMD• Texas Instruments

Velocidad de CPU: 25 MHz a 100 MHz

Velocidad de FSB: 25 MHz a 50 MHz

Procesos:(Longitud de canal del MOSFET)

0.8 µm

Conjunto de instrucciones: x86 (i386)

Sockets:

• Socket 1• Socket 2• Socket 3

Los Intel 80486 (i486, 486) son una familia de microprocesadores de 32 bits con arquitectura x86 diseñados porIntel Corporation.Los i486 son muy similares a sus predecesores, los Intel 80386. La diferencias principales son que los i486 tienen unconjunto de instrucciones optimizado, una unidad de coma flotante y un caché unificado integrados en el propiocircuito integrado del microprocesador y una unidad de interfaz de bus mejorada. Estas mejoras hacen que los i486sean el doble de rápidos que un i386 e i387 a la misma frecuencia de reloj. De todos modos, algunos i486 de gamabaja son más lentos que los i386 más rápidos.Las velocidades de reloj típicas para los i486 eran 16 MHz (no muy frecuente), 20 MHz (tampoco frecuente), 25MHz, 33 MHz, 40 MHz, 50 MHz (típicamente con duplicación del reloj), 66 MHz (con duplicación del reloj), 75MHz (con triplicación del reloj), 100 MHz (también con triplicación del reloj) y 120 MHz (con cuatriplicación dereloj en una variante de AMD, el Am486-DX5).El sucesor del microprocesador i486 es el Intel Pentium.

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Variantes del i486

Intel 80486-SX / 33 MHz.

Arquitectura del 486DX2.

Hay varias variantes del diseño básico del i486, entre las que seencuentran:• Intel 80486-DX - la versión modelo, con las características

indicadas anteriormente.• Intel 80486-SX - un i486DX con la unidad de coma flotante

deshabilitada, para reducir su costo.• Intel 80486-DX2 - un i486DX que internamente funciona al

doble de la velocidad suministrada por el reloj externo, a la quefuncionan el resto de dispositivos del sistema.

• Intel 80486-SX2 - un i486SX que funciona internamente aldoble de la velocidad del reloj.

• Intel 80486-SL - un i486DX con una unidad de ahorro deenergía.

• Intel 80486-SL-NM - un i486SX con una unidad de ahorro deenergía.

• Intel 80486DX4 - como un i486DX2 pero triplicando lavelocidad interna.

• Intel 80487 o 80487-SX - una versión del i486DX diseñadopara ser usado como unidad de coma flotante del i486SX. Eli487 se instala en el zócalo de coprocesador que se encuentra alefecto en las placas base para i486SX. el cual era un 486DXcompleto que inhabilitaba el 486SX

• Intel 80486 OverDrive (486SX, 486SX2, 486DX2 o 486DX4)- variaciones de los modelos anteriores diseñados como procesadores de actualización, que tienen un voltajediferente. Normalmente estaban diseñados para ser empleados en placas base que no soportaban elmicroprocesador equivalente de forma directa.

Los procesadores 486 han sido licenciados o diseñados mediante ingeniería inversa por otras empresas como IBM,Texas Instruments, AMD, Cyrix y Chips and Technologies. Algunos de estos 486 son duplicados idénticos a los deIntel mientras que otros no.

Instrucciones a nivel de aplicaciónCon respecto al 386 se añadieron tres nuevas instrucciones, dos de ellas están orientadas al uso de sistemas demultiprocesador. En estos es usual acceder a los recursos compartidos y la regulación de estos se hace mediantesemáforos.La tercera instrucción añadida tiene por misión facilitar el acceso a banco de datos de otros procesadores como loscreados para ser utilizados en ordenadores IBM o equipos con microprocesadores Motorola.

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Instrucción de permutación de bytes BSWAP reg32La instrucción BSWAP sirve para invertir el orden de los bytes en una palabra de 32 bits. Convierte una palabraalmacenada con el objeto de menor peso en la dirección más baja en otra que tenga los mismos, pero con el octeto demenor peso en la dirección más alta. Proporciona mejor rendimiento en aritmética ASCII y BCD, ya que se procesan4 octetos en lugar de uno solo.Es una instrucción que solo actúa sobre registros de 32 bits y se ejecuta en un ciclo de reloj.

EAX 12345678H

BSWAP EAX

EAX 78563412H

Instrucción de intercambio y suma XADD r/m, regUsa dos operandos del mismo tamaño 8, 16 ó 32 bits. El segundo debe ser un registro. El primero puede ser unregistro o un operando en memoria.Se ejecuta en tres o cuatro ciclos de reloj

Ejemplo

XADD OPLOP2

; OP2:=OP1

; OP1:= OP1 + OP2

IMOTEP ; OP3:=GATO </pre>

IMOTEP,IMOTEP,IMOTEP,IMOTEP

ERROR LOG

Varios procesadores podrían compartir la ejecución de un mismo bucle de instrucciones simplificando elprocesamiento en paralelo.Con la nueva instrucción del 486 la codificación sería:

MOV EAX, 1

LOCK XADD N, FAX

Instrucción de comparación e intercambio CMPNCHG r m,regNecesita tres operandos del mismo tamaño 8, 16 ó 32 bits. El segundo debe ser un registro. El primero puede ser unregistro o un operando en memoria. El tercero debe ser implícito: el acumulador (AL, AX, EAX, dependiendo deltamaño de los otros operandos). Se ejecuta en seis o siete ciclos de reloj si la comparación resulta cierta o hasta diezsi es falsa.

CMPXCHG DEST.ORGIA

; IF DEST=ACUM

THEN DEST: ORGIA

; ELSE ACUM: =DEST

Los señalizadores del registro EFLAGS indican el resultado de la comparación. Si es cierta o, ZF se pone a 1; si nose pone a 0. Se pueden realizar semáforos multivalor, y utilizar las instrucciones wait y signal desde múltiplesprocesos que pretendan compartir un recurso simultáneamente.

MOV EBX. IDENT_DUEÑO

BUCLE

XOR EAX. EAX

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LOCK CMPCHG DUEÑO_SEMAFORO. EBX

JNZ BUCLE ; Si está ocupado por otro, espera.

(Semáforo adquirido: realización de la operación protegida)

MOV DUEÑO_SEMAFORO. 0

; Se libera el semáforo.

Nuevas instrucciones a nivel de sistemaEl 486 tiene cuatro nuevas instrucciones especificas para él, que no existen en el 386. tres de ellas están relacionadascon la caché interna que incorpora el 486 para datos y código. La cuarta se refiere a la caché de la tabla de páginas.

Carga y almacenamiento de registros de prueba MOV TRn, reg32Como en el 486 existen tres nuevos registros relacionados con la caché interna, la función MOV también puedeacceder a ellos.

Invalidación del contenido de la caché INVDCon esta se invalida totalmente el contenido de la caché interna y se genera un ciclo de bus para indicar que a su vezlas cachés externas deban invalidar sus contenidos. La instrucción se ejecuta en cuatro ciclos de reloj.

Invalidación de la caché previa actualización de la memoria WBINVDCon esta se invalida totalmente el contenido de la caché interna y se genera dos ciclos de bus la primera indica a lascachés de tipo de escritura obligada que deberán actualizar la memoria principal. Para indicar a la segunda que a suvez las cachés externas deban invalidar sus contenidos. La instrucción se ejecuta en 5 ciclos de reloj.

Invalidación de una entrada de la TLB (Translation Loackside Buffer)Genera una dirección virtual a partir del operando dado e invalida la correspondiente entrada de la caché de la tablade páginas, la TLB. Invalida la entrada de la TLB que referencia a la página que incluye la dirección del operando enmemoria dado. Esta instrucción codifica como INVLPG m y se ejecuta en doce ciclos.

Registros de prueba de la TLBLos registros de prueba son una parte formal de la arquitectura 386 tenía para el arqueo del TLB (TR6 Y TR7). El486 añade otros tres registros más de 32 bits para el control del buen funcionamiento de la caché interna delprocesador.El registro TR6 no se ha modificado respecto al del 386. El TR7añade algunos bits más. Estos son:• PCD: Bit PCD de la entrada de la tabla de páginas.• PWT: bit PWD de la entrada de la tabla de páginas.• LRU: cuando se lee este campo se obtiene el valor de los tres bits usados en el algoritmo de reemplazo

seudo-LRU de la caché.• PL: Corresponde con el bit HT del TR7 del 386. En el 486 se puede escribir a uno o cero.

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Registros de prueba de la caché interna• TR3 almacena los datos a transferir a la memoria caché.• TR4 contiene el estado de prueba.• TR5 es el registro de control de prueba de la caché.A todos se accede mediante instrucciones MOV ingresadas a nivel de mayor privilegio (cero).

TR4• Válido: 4 bits de validación para las 4 vías del sector.• LRU.• V: bit de validación de la vía concreta que ha sido accedida entre las 4 que pertenecen al mismo sector.• Etiqueta: fuerza el valor de la etiqueta a la dirección asignada en el campo.

TR5• CTL:

• 00: Escritura o lectura de la memoria intermedia de la caché.• 01: Escritura de la caché.• 10: Lectura de la caché.• 11: invalidación de la caché. Se invalidan todas las posiciones.

• ENT. En lectura/escritura de la caché selecciona una de las cuatro vías del sector seleccionado. En R/W de lamemoria intermedia de la caché, selecciona una de las cuatro dobles palabras que componen la línea.

Tipos de datos• Ordinales• Enteros• Reales• Empaquetados BCD• Cadenas de 8, 16 y 32 bit• Cadenas de 64 a 4 Gbit• Caracteres ASCII de 8 bit

Enlaces externos• i486 en la web de Intel [1] (en inglés)• set de instrucciones 486 [2] (en inglés)

Referencias[1] http:/ / www. intel. com/ design/ intarch/ intel486/ index. htm[2] http:/ / home. comcast. net/ ~fbui/ intel. html

Fuentes y contribuyentes del artículo 6

Fuentes y contribuyentes del artículoIntel 80486  Fuente: http://es.wikipedia.org/w/index.php?oldid=40245195  Contribuyentes: Avm, Bedwyr, CarlosPSY, Conexxo, DMG, Dodo, Emijrp, GermanX, JavierCastro, Juanmacortes,LordT, Matdrodes, Michal.Pohorelsky, Mnts, Murphy era un optimista, Sid, Sr Beethoven, Thunderbird2, Vanbasten 23, 20 ediciones anónimas

Fuentes de imagen, Licencias y contribuyentesArchivo:80486dx2-large.jpg  Fuente: http://es.wikipedia.org/w/index.php?title=Archivo:80486dx2-large.jpg  Licencia: desconocido  Contribuyentes: A23cd-s, Adambro, Admrboltz, Artnnerisa,CarolSpears, Denniss, Greudin, Kozuch, Martin Kozák, Mattbuck, Rjd0060, Rocket000, 11 ediciones anónimasArchivo:Intel 80486sx.jpg  Fuente: http://es.wikipedia.org/w/index.php?title=Archivo:Intel_80486sx.jpg  Licencia: GNU Free Documentation License  Contribuyentes: User:NaSHArchivo:80486DX2 arch.svg  Fuente: http://es.wikipedia.org/w/index.php?title=Archivo:80486DX2_arch.svg  Licencia: GNU Free Documentation License  Contribuyentes: Appaloosa (OriginalDiagram), Lucid/Appaloosa (SVG version)

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