del lab a la fab - lcr.uns.edu.armúltiples aplicaciones y dominó los circuitos hasta el mos ......

Del Lab a la Fab

Adrian Faigón

Laboratorio Física de Dispositivos-Microelectrónica

Dpto Física-Fac de IngenieríaUniversidad de Buenos Aires

LabFisDisp

•1947 transistor (SBB, Bell Labs)

•1947-50 Monocristales

•1950-55 junturas grown, alloy,diffusion

•1958 IC (Kilby, Texas)

•1960 Hoerni aprovecha las prop de Si-SiO2 para diseñar prceso planar

•1960 primer familia TTL (bip)

•1960 MOS sobre Si (Atalla)

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Primera época 1947-1960

Birth of an Era – 1947, Bell Laboratories

The first transistor made of Germanium

0.5”

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The Nobel Prize in Physics 1956

"for their researches on semiconductors and their discovery of thetransistor effect"

William Bradford Shockley John Bardeen Walter Houser Brattain

LabFisDip

Single crystals and junctiontransistor

1947-Point contactTransistor

1947-1950 Single crystalwork leading to the Teal-Little, or Czochralsky(1918) crystal growthtechnique

1950 – Junction Diode

1951 – JunctionTransistor

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Teal

Teal-Little or CZ crystal growthLabFisDisp

Hacia el transistor de Si• Esfuerzos en Si CZ, melting point

1452 °C frente a 920 °C de Ge.Contaminación impurezas crucible.Gettering.

• 1952 Primer dispositivo de Si: diodop-n formado con alambre de Al aleadoa sustrato n-Si.

• 1954 Primer junction Si transistorcomercial. Aumenta la potencia desalida y dobla el rango detemperatura respecto a Ge.

Éste es el dispositivo que empujó la electrónica amúltiples aplicaciones y dominó los circuitos hasta elMOS

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Hacia el transistor Si junturadifundida

• El mayor problema del transistor dejuntura fabricada durante elcrecimiento del cristal: el control deancho de base (cutoff freq 1-10 MHzcontra 100 MHz de los point contact),y su conexionado.

• 1952 Transistor de aleación (Saby)resuelve el problema del contacto.Algunas ventajas pero no gana enfrecuencia.

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El transistor Si juntura difundida• 1951-Patente de sistema de

juntura por difusión en sólido.• 1955 –Primeras

implementaciones endispositivos. Diodo de 400 Vreverse, 400 mA direct.

• 1955 Transistor de 500 MHz (1 µmbase).

La juntura difundida es uno de los elementos hacia elproceso planar

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La oxidación del Si• Accidentalmente Frosh y Derick

descubren que el óxido formadosobre la sup del silicio por suexposicion al vapor de agua, loprotege de daños causados porprocesos a alta temperatura.

• Inmediatamente se estudian laspropiedades del SiO2 como mascarapara procesos de difusión, comopasivación de las junturas p-n queintersectan la superficie, y comosoporte dieléctrico (aislante) de líneasmetálicas.

El accidente de Frosh y Derick hizo lugar a la aparicióndel SiO2 en la tecnología de semiconductores,permitiendo: el proceso planar, el MOS, y, en definitiva ala revolucion IC

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FETLabFisDisp

FET

• Trabajos de Atalla y Kang sobrepropiedades pasivantes del óxido yformación de inversión.

• MESFET, JFET majority carrier dev

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Segunda época (1960-73)LabFisDisp

•IC

•Establecimiento tecn. MOS

•Memorias

Hacia el IC

(R. Wallace 1952)

En contra

La tiranía de los números

La probabilidad de que un circuitofuncione será P=YN donde Y: yieldde produccion de cada transistorN: nro componentes circuito… , osea P ! 0.

Agravado por similar argumentopara el gran número deinterconexiones realizadas entecnología de bajo yield.

Desde la invención del transistor losesfuerzos estuvieron puestos enreemplazar el triodo de vacío en susmúltiples aplicaciones. A comienzos de los’50 comenzó otra idea.

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Hacia el IC. AntecedentesDarlington y Oliver (1952),proponen integrar varios junctiongrown transistors en una pieza deGe o Si. No incluyencomponentes pasivos.

Dummers (1952):

“… layers of insulating,conducting, rectifying andamplifying materials, the electricalfunctions being connecteddirectly by cutting out areas of thevarious layers…

Ninguno se realizó, y en ninguno se trató el tema deaislamiento entre componentes.

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IC: Las técnicas necesarias

• JA Hoerni, Planar SiliconTransistors and. Diodes, IREElectron Dev. Mtg., Wash.,. DC,Oct, 1960

• Los elementos críticos para lafabricación de transistores ( y IC’s)están disponibles recién a fines delos ‘50: oxidación, fotolitografía,difusión, metalización, bonding portermocompresión Metalización

• La tecnología Planar,desarrollada en FairchildSemiconductor.

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Procesos. Difusión en sólido.LabFisDisp

Procesos. Fotolitografía y máscaraSiO2

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electronicstructures

El primer integrado, prueba de conceptode la patente. Un Phase shift oscillator, 10

componentes en Ge, tecnología Mesa.

1958 - Jack Kilby – Texas Instr.

IC: El primero“… describing a concept thatallowed, using relatively simplesteps, the fabrication of all thenecessary components of thedesired circuit, both active andpassive, in a single piece ofsemiconductor and theirinterconnection in situ”

Le siguieron un flip-flop y unapatente cubriendo Ge y Si. Elprimer circuito comercial loanuncio Texas en 1960: un shiftregister, o contador.

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El primer integrado planar sobre silicio.Un flip flop de 4 transistores

1959 – Robert Noyce – Fairchild.

IC: El segundoLabFisDispµ

Noyce v. Kilby; Kilby v. NoyceBoard of Patents Interference

• Kilby:

“…ellectrically conductingmaterial such as gold maythen be laid down on theinsulating material to makethe electrical connections”

• Noyce:

“…an electrical connection toone of said contactscomprising a conductoradherent to said layer”

• A la pregunta de si laid down era equivalente aadherent to la corte contestó que sí fallando a favorde Kilby

• En 1969 la Court of Customs and Patent Appealsrevirtió el fallo confirmando la prioridad de Noyce.El punto, remarcó, es si leyendo la formulación deKilby inevitablemente se entiende que la pistametálica debe ser adherente

• La Corte Suprema rechazó rever el caso

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The Nobel Prize in Physics 2000

"for basic work on information andcommunication technology"

"for developing semiconductorheterostructures used in high-speed- and opto-electronics"

"for his part in theinvention of the integratedcircuit"

Zhores IAlferov

HerbertKroemer

Jack S Kilby

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Porqué creció la integración

• La ley Y=YtN no resultó

cierta.• Más bien pareció haber

areas donde todofuncionaba y areas dondenada.

• Asi, para areas de chipsuficientemente pequeñas,el yield sería independientedel area del chip.

• Bajo esta premisa explotó eldesarrollo de IC’s • Pronto se vio que

eso no era cierto

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YieldB.T. Murphy, “Cost size optima

of monolithic integratedcircuits”, Proceedings Inst.Electr. Eng. Vol 52, 1964,p.1537

Cost per chip=

Cost perwafer

Gross chipsper wafer

. 1/Y

S area wafer, A area chip, N nro defectos criticospor wafer, XD defectos por chip

La teoría del beneficio económico de la miniaturizaciónestaba fundada

Cost per chip= Cost perwafer

A/S(1-A/S)N

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Yield and Learning curve

También la teoría del valor económico de aprender rápido

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Avances tecnología 2°•Estructuras

•Epitaxy en relacion a aislación deIC’s bipolares

•Epitaxy para reducir resistenciade colector

•Estructuras autoalineadas

•La puerta de polysilicio dopado

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Avances tecnología 2°• Procesos• Trabajos de Deal y Grove sobre

cinética de oxidación, cargas en elóxido y estados en la interfaz Si-SiO2.

• Condiciones de fabricación dedispositivos comerciales:

– Eliminación cargas móviles (K y Na)– Reducción cargas fijas

(indispensables en n-channel)– Reducción de estados de interfaz

• Introducción de las etapas de post-oxidation annealing, y post-metalization annealing, segúnmodelo Balk de saturación dedangling bonds con H.

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Avances tecnología 2°•Procesos•Deposición de polysilicio porCVD

•El dopado por implantacion.

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Avances tecnología 2°

• Procesos• Desarrollo de capas pasivantes

aislantes del entorno:– Si3N4 plasma o CVD.– Phospho-glass

• Técnicas de gettering

• Polysilicon Gate

• LOCOS

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Avances tecnología 2°

•Dispositivos

•Body effect technique (Heiman)

•Implantación para ajuste de VT

•CMOS (Wanlass)

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Caracterización

• Caracterización del sistemaSi-SiO2 por Capacidad-Voltaje

• Y vía Conductancia-frecuencia(Nicollian-Goetzberger)

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Avances tecnología 2°•Estructuras•Epitaxy en relacion a aislación deIC’s bipolares

•Epitaxy para reducir resistenciade colector

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Avances Tecnología 2°LOCOS (Local Oxidation of Si)

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Avances Tecnología 2°

•Dispositivos

•Body effect technique.

•Implantación para ajuste de VT

2/12/1

)2.()2(2 VbbCoxqNa

CoxQoxV b

sbmsT ++++ΦΦΦΦ++++−−−−ΦΦΦΦ++++ΦΦΦΦ====

εεεε

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N-MOS simpleLabFisDispµ

Proceso N-MOS simple (1/2)LabFisDispµ

Proceso N-MOS simple (2/2)LabFisDispµ

Market share by technology

0

10

20

30

40

50

60

70

80

90

100

1965 1970 1975 1980 1985 1990 1995 2000 2005

% bipolarMOS

100% = sales for 200.000 millon u$,

or 20% of total sales in electronic equipment.

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Avances Tecnología 2°

•Dispositivos•CMOS (Wanlass)

•El circuito de demostración(inversora de 2 trans) mostróconsumir pocos nWcomparados con los mW delos equivalentes bipolares opMOS.

•Curiosamente tuvo que usarbody effect para el n-channel.Indice del estado de latecnologia.

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Memorias

•1964 64 bit SRAM – 6 trans/cell – enhancement p-ch MOS (Fairchild)

•1964 Similar de RCA pero en n-channel usando body effect (falta controlsobre Qox)

•…

•1970 Texas 256 bit DRAM

•1970 Intel 1K 3 trans/cell p-ch DRAM

Con esta última comienzan las memorias Si areemplazar al ferrite en las computadoras. Lainnovación la hizo Honeywell, Inc.

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Tercera época (1973-)

•IBM resuelve reemplazar ferrite (1 microsec access time) por memoriasNMOS (1 nsec a.t.) para su mainframe IBM-370/158.

Intel y MOSTEK son los primeros proveedores.

1974 se suma Texas usando la estructura 1 trans/cell de Dennard

Ahí comienza verdaderamente el mercado a tirar de latecnología.

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Tercera época (1973-)•1976 16Kb DRAM con los siguientes cambios

Reglas de diseño de 7-8 micras a 5 micrasRemoción de la difusión de souce (merged transistor DRAM

cell)Doble silicon gate para gate y charge storage capacitor.Diámetro de oblea de 2 a 3 pulgadas.

•1979 64K DRAM Reglas de diseño a 2-3 micras Diámetro de oblea a 4 pulgadasCambios en estructuras y procesos

….. 256 K (1982) …. 1M (1985)…

•1988 4Mb DRAMReglas de diseño submicrón 0.8 micras

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…LabFisDispµ

Tecnologías 3°

•Estructuras-Capacitor de placas y no de inversión para almacenar 106

electrones a 5 V alimentación (C= 32 fF) p/reducción soft errors.

-Dual dielectric (SiO2-Si3N4)para el Charge Storage Cap.

3D trench Charge Storage Cap.

•ProcesosPlasma etch para mejor definición vertical

(economía de área)

Optical wafer stepper para bajar de las 2 micras ancho de linea

Metalización con Silicides

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Tecnologías 3°Double poly gate

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Tecnologías 3°Refractory/poly interconect (1/3)

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Tecnologías 3°Refractory/poly interconect (2/3)

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Tecnologías 3°Refractory/poly interconect (3/3)

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Tecnologías 3°Step and Repeat

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Tecnologías 3°1M 4M 16M 64M DRAM’s

Planar 3D trench

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……hasta dónde continuará?

Las dificultadestecnológicas y límitesfísicos en la reducción

de dimensiones

(próximamente)

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