NOTAS DE CLASESISTEMAS DIGITALESSISTEMAS SECUENCIALES SINCRONOS PROFESOR: GERMAN MORALES Z. AGOSTO DE 2010

CIRCUITOS SECUENCIALESINTRODUCCIN Los circuitos considerados hasta aqu, tienen la caracterstica de que su salida depende solamente de la combinacin presente de valores de las entradas, es decir, a una misma combinacin de entrada responden siempre con la misma salida. Debido a esto, estos circuitos se denominan combinatorios. Los circuitos combinatorios tienen muchas limitantes debido a que no son capaces de reconocer el orden en que se van presentando las combinaciones de entradas con respecto al tiempo, es decir, no pueden reconocer una secuencia de combinaciones, ya que no poseen una manera de almacenar informacin pasada, es decir no poseen memoria. Un circuito cuya salida depende no solo de la combinacin de entrada, sino tambin de la historia de las entradas anteriores se denomina Circuito Secuencial. La historia de las entradas anteriores en un momento dado se encuentra resumida en el estado del circuito, el cual se expresa en un conjunto de variables de estado.

El circuito secuencial debe ser capaz de mantener su estado durante algn tiempo, para ello se hace necesario el uso de dispositivos de memoria. Los dispositivos de memoria utilizados en circuitos secuenciales pueden ser tan sencillos como un simple retardador (inclusive, se puede usar el retardo natural asociado a las compuertas lgicas) o tan complejos como un circuito completo de memoria denominado multivibrador biestable o Flip Flop. Como puede verse entonces, en los circuitos secuenciales entra un factor que no se haba considerado en los combinatorios, dicho factor es el tiempo. De hecho, los circuitos secuenciales se clasifican de acuerdo a la manera como manejan el tiempo en circuitos secuenciales sncronos y circuitos secuenciales asncronos.

En un circuito secuencial asncrono, los cambios de estado ocurren al ritmo natural marcado por los retardos asociados a las compuertas lgicas utilizadas en su

implementacin, es decir, estos circuitos no usan elementos especiales de memoria, pues se sirven de los retardos propios (tiempos de propagacin) de las compuertas lgicas usados en ellos. Esta manera de operar puede ocasionar algunos problemas de funcionamiento, ya que estos retardos naturales no estn bajo el control del diseador y adems no son idnticos en cada compuerta lgica.

Los circuitos secuenciales sncronos, slo permiten un cambio de estado en los instantes marcados por una seal de sincronismo de tipo oscilatorio denominada reloj. Con sto se pueden evitar los problemas que tienen los circuitos asncronos originados por cambios de estado no uniformes en todo el circuito.

Un circuito secuencial puede entenderse simplemente como un circuito combinacional en el cual las salidas dependen tanto de las entradas como de las salidas en instantes anteriores, esto implica una retroalimentacin de las salidas como se muestra en diagrama de la siguiente figura Los circuitos lgicos combinatorios no consideran la variable del tiempo ya que la respuesta lgica del circuito depende solamente del valor de las entradas en el instante considerado y es independiente del valor de las entradas que hayan tenido anteriormente. En un circuito secuencial su respuesta depende de los valores de las variables de entrada y el valor interno del circuito. Por lo tanto, la respuesta del circuito depende de una secuencia finita de estados en una forma determinada.

La mayora de los circuitos digitales incluyen circuitos combinatorios y elementos de memoria los cuales constituyen los circuitos secuenciales. Un diagrama de bloques de un circuito secuencial es mostrado en la figura siguiente.

La informacin almacenada en la memoria constituye el estado del circuito secuencial. Las entradas externas junto con el estado presente de la memoria determinan el estado siguiente del circuito.

Hay dos tipos de circuitos secuenciales. Su clasificacin depende del tiempo de sus seales. Cuando un circuito depende del orden en que cambie en el tiempo se denomina un circuito asincrnico. Los circuitos secuenciales depende de la seal de tiempo peridica el cual define su comportamiento. Multivibradores Biestables (Flip Flops). Los circuitos secuenciales bsicos que funcionan tambin como unidades de memoria elementales se denominan multivibradores biestables (por tener dos estados estables alto y bajo-), tambin conocidos como Flip Flops. Al definir cada una de las herramientas mencionadas en la lista anterior consideraremos un circuito lgico secuencial asncrono fundamental llamado Flip Flop Set Reset (FF-SR) el cual se describe a continuacin con ayuda de las herramientas mencionadas. El Flip Flop Set Reset FF-SR El FF-SR es un dispositivo con dos entradas (Set y Reset) y una variable de estado o salida (Q) capaz de guardar un bit de informacin y funciona como sigue: Si su entrada Set se activa su estado Q se pone en High (Alto). Si su entrada Reset se activa su estado Q se pone en Low (Bajo). Si no se activa ni Set ni Reset su estado no cambia. Por supuesto, no se permite activar Set y Reset simultneamente. Diagrama de Bloques Aunque el FF-SR posee dos entradas (S y R) y slo una salida (Q), es comn la implementacin que provee adems de Q su versin complementada Q , como se muestra en la figura siguiente

Tabla de Funcionamiento

Los fabricantes de los circuitos integrados usan una tabla de funcionamiento para describir la operacin de un circuito de una manera compacta, dicha tabla de funcionamiento no es otra cosa que una tabla de verdad como la usada para circuitos combinatorios, en la cual se ha introducido la informacin del tiempo que en el caso de circuitos secuenciales se vuelve esencial. Enseguida se ilustrar el uso de esta tabla para describir de manera compacta el funcionamiento del FF-SR. Entradas en tn Salida en tn+1

En donde se ha utilizado la siguiente notacin: tn = instante en el cual se aplican las entradas. tn+1 = instante despus que el circuito responde. Qo = salida Q en el instante tn Q+ = salida en el instante tn+1

No es difcil notar que la tabla de funcionamiento es una tabla de verdad con la variable introducida Qo.

Diagrama de Estado Clsico La misma informacin especificada por la tabla de funcionamiento puede ser representada de varias maneras diferentes, por ejemplo, el siguiente diagrama es una alternativa grfica que tiene la particularidad de enfatizar el nmero y nombre de los estados del circuito, por ello se le llama diagrama de estado o de estado clsico. As, para el FF-SR: Obsrvese que el diagrama de estado clsico incluye informacin separada de la siguiente manera: - Nombres simblicos dados a los estados (opcional) - Nombres y valores que las variables de estado toman en cada estado.

-

Nombres y valores de las variables de entrada Transiciones posibles de un estado a otro y condiciones (sobre las variables de entrada) para producir dicha transicin. En algunas variantes de diagrama de estado se incluye tambin informacin sobre las variables de salida que no se muestran en el ejemplo, dado que para el FF-SR la variable de estado Q coincide con la variable de salida.

Tabla de Excitacin La informacin que guarda el diagrama de estado clsico se puede representar en forma de tabla colocando todas las transiciones posibles de un estado a otro como variables independientes de la tabla y las entradas como variables dependientes, es decir, se genera un rengln de la tabla por cada transicin y anotando los valores necesarios de las entradas para producir dicha transicin. As, para el ejemplo del FF-SR se obtiene

Tabla de Estado o Tabla Caracterstica Esta es otra manera de organizar en forma de tabla el comportamiento del circuito secuencial, Se trata bsicamente de la misma tabla de funcionamiento ya descrita, salvo que ahora no se introduce ninguna variable de manera que el estado presente (Qo) se trata como si fuera otra entrada. Para el ejemplo del FF-SR tendremos

Diagramas de tiempo Los diagramas de tiempo son representaciones grficas de la evolucin de los valores que toman las variables de inters en un circuito digital, de la manera como se podran ver en la pantalla de un osciloscopio.

Los diagramas de tiempo no son una herramienta propia de los circuitos secuenciales, ya que estos tambin son tiles para circuitos combinatorios como se ilustr anteriormente, sin embargo, en el caso de los circuitos secuenciales, la informacin de tiempo es ms crucial por esto los diagramas de tiempo cobran una mayor importancia que en el caso combinacional. Es importante mencionar que estos diagramas no son nicos para un circuito dado, de hecho, pueden poseer informacin incompleta o en ocasiones redundante. As, para el ejemplo del FF-SR un posible diagrama de tiempo sera como en la siguiente figura

FLIP FLOP RS TEMPORIZADO

Existen cuatro tipos de Flip Flop los cuales son utilizados en los circuitos secuenciales. Las caractersticas y comportamiento de cada uno de ellos son mostrados a continuacin.FLIP FLOP J K TEMPORIZADO FLIP FLOP BASICO CON COMPUERTAS NOR

FLIP FLOP T TEMPORIZADO

FLIP FLOP D TEMPORIZADO

SIMULACION DE UN FLIP FLOP SR MAESTRO ESCLAVO

De lo anterior se obtienen las siguientes tablas y ecuaciones caracteristicas

Ecuaciones caractersticas

Flip Flop SR JK D T

Ecuacin Caracterstica Q(t+1) = S + R Q(t) Q(t+1) = J Q(t) + K Q(t) Q(t+1) = D Q(t+1) = TQ(t) + T Q(t)

Tabla caracterstica de Flip Flop.S 0 O 1 1 R 0 1 0 1 Q(t+1) Q(t) 0 1 ?_

J 0 O 1 1

K 0 1 0 1

Q(t+1) Q(t) 0 1 Q(t)

D 0 1

Q(t+1) 0 1

T 0 1

Q(t+1) Q(t) Q(t)

Tabla de excitacin de Flip FlopQ(t) Q(t+1) 0 0 O 1 1 0 1 1 S 0 1 0 X R X 0 1 0 Q(t) Q(t+1) 0 0 O 1 1 0 1 1 Q(t) Q(t+1) 0 0 O 1 1 0 1 1 D 0 1 0 1 Q(t) Q(t+1) 0 0 O 1 1 0 1 1 T 0 1 1 0 J 0 1 X X K X X 1 0

SIMBOLOS ESTANDAR DE LATCHES Y FLIP FLOPS

ENTRADAS ASINCRONAS DE SET Y RESET (CLEAR)

ContadoresSon circuitos digitales lgicos secuenciales de salida binaria o cuenta binaria, caracterstica de temporizacin y de memoria, por lo cual estn constituidos a base de flip-flops.

Caractersticas Importantes: 1. Un nmero mximo de cuentas (mdulo del contador). 2. Cuenta ascendente o descendente. 3. Operacin sncrona o asncrona. 4. Autnomos o de autodetencin. Utilidad Se utilizan para contar eventos. Ejemplos: 1. Nmero de pulsos de reloj, 2. Medir frecuencias, 3. Se utilizan como divisores de frecuencia y para almacenar datos (en un reloj digital), 4. Se utilizan para direccionamiento secuencial y algunos circuitos aritmticos. 1. Contadores de Propagacin: Los contadores digitales o binarios en esencia son un grupo de FLIP-FLOPs dispuestos de tal manera que sus salidas proporcionan una secuencia determinada como respuesta a los acontecimientos que ocurren a la entrada del reloj. Estos acontecimientos pueden ser por lo general pulsos de reloj (sincrnicos) o acontecimientos aleatorios (asincrnicos) alimentados como entradas por la terminal de reloj de los FLIPFLOPs. Los contadores de propagacin se basan en este ltimo principio para generar secuencias binarias que cambian como respuesta a eventos. Para conformar un contador de n bits solo basta tener n FLIP-FLOPs, uno para cada BIT de informacin. A continuacin se dar una descripcin sobre la estructura y funcionamiento de los contadores de propagacin ms comunes en lgica secuencial. 2. Contador de propagacin (asincrnicos) ascendente: El FLIP-FLOP T, tiene especial aplicacin en los contadores, debido a la habilidad que tienen para cambiar a su estado complementario, despus de un evento de reloj.Nmero de pulsos Q3 Q2 Q1 Q0

Tabla 53. Estados contador ascendente Observe la forma en que opera este circuito. Los pulsos de reloj se aplican nicamente al FLIP-FLOP A, as que la salida de este FLIP-FLOP se complementar cada vez que haya una transicin negativa en la entrada de reloj.

La salida del FLIP-FLOP A se aplica directamente a la entrada de reloj del FLIP-FLOP B, de tal forma que la salida de este FLIP-FLOP se complementa cada vez que su entrada de reloj pasa de 1 a 0 lgico. De forma similar se comportan los FLIP-FLOPs C y D cambiando su estado cada vez que reciben una transicin negativa en sus respectivas entradas de reloj. Las salidas de los FLIP-FLOPs D, C, B y A representan un numero binario de 4 bits, siendo D el bit ms significativo y al menos significativo. Este contador cuenta en forma ascendente desde 0000 hasta 1111, es decir que tiene 16 estados diferentes (24=16). En electrnica digital, existe una notacin que define el nmero de estados de un contador, designada por la sigla MOD ms l numero de estados, por esta razn se dice que es un contador MOD16. Este tipo de contadores acta como divisores de frecuencia. Si se hace un anlisis sobre la frecuencia de las seales de salida de los FLIPFLOPs se puede observar que la seal Q3 tiene una frecuencia dada por la siguiente expresin:

Donde fCLK corresponde a la frecuencia de la seal del reloj. De igual forma las frecuencias de las salidas de los dems FLIP-FLOPs estaran dadas por las siguientes expresiones:

Se plantea como ejercicio dibujar la seal de reloj y las seales de salida de los FLIPFLOPs para confirmar estos resultados. Este contador se puede modificar para que opere a cualquier nmero MOD entre 1 y 16. De forma general un contador de n bits se puede modificar para cualquier nmero MOD2n, y para lograrlo es necesario utilizar la entrada asincrnica de borrado CLR de los FLIP-FLOPs, como veremos a continuacin. 3. Contadores con nmeros MOD < 2n Los contadores bsicos pueden ser modificados para producir nmeros MOD < 2n, permitiendo que el contador omita estados que normalmente hacen parte de la secuencia de conteo. La forma ms usual para lograr esto se puede ver en la Figura 123, la cual corresponde a un contador de 4 bits MOD10. Este contador es conocido tambin como contador dcadas.

Asumiendo que la compuerta NAND no estuviera presente, el contador sera MOD16, sin embargo la presencia de esta compuerta altera el funcionamiento normal cuando las salidas Q3 y Q1 que van a la compuerta son 1. Esta condicin ocurrir cuando el contador pase del estado 1001 (9) al 1010 (10), haciendo que las entradas asncronas CLR de los FLIP-FLOPs sean 0 y por tanto el contador pase al estado 0000. En la Tabla 54, se resumen los estados de este contador. En el momento que el contador llega al estado 1001 y ocurre una nueva transicin en la entrada de reloj (CLK), se presenta el estado 1010 (10) de forma temporal, y su duracin depende del tiempo de propagacin de la compuerta NAND. En la Figura 123 se observa el estado temporal entre los estados 1001 y 0000.

4. Contador de propagacin descendente: Los contadores descendentes cuentan en forma inversa, por ejemplo de 1111 hasta 0000. En la Figura 125 se observa un contador descendente de 4 bits. Note que este contador es similar al ascendente excepto que las salidas ahora son su complemento.

Figura 125. Contador descendente En la tabla 55 se muestran los estados de las salidas de los FLIP-FLOPs, donde se observa que despus de cada pulso s decremento la secuencia binaria representada por las salidas Q3 a Q0.Nmero de

Tabla 55. Estados del contador descendente

5. Contadores Sincrnicos El inconveniente que se presenta con los contadores de propagacin de la leccin anterior, consiste bsicamente en que no todos los FLIP-FLOPs cambian simultneamente con la seal del reloj. Los contadores asincrnicos deben esperar que la seal se propague desde el primer FLIP-FLOP que representa el BIT menos significativo hasta el FLIP-FLOP del BIT ms significativo. En los contadores sincrnicos a diferencia de los contadores de propagacin o asincrnicos, la seal de reloj se aplica simultneamente a todos los FLIP-FLOPs. Estos contadores por lo general tienen ms circuitera que los contadores de propagacin y estn conformados por FLIP-FLOPs J-K. Para entender el funcionamiento de este tipo de contadores es necesario observar con atencin la secuencia para determinar los componentes que se deben agregar (generalmente FLIP-FLOPs y compuertas). Analicemos el funcionamiento del contador de 3 bits que se muestra en la figura 126, y cuyos estados se resumen en la tabla 56. Asumamos que inicialmente el contador se encuentra en el estado 000. Note que el estado de la salida Q0 debe cambiar despus de cada transicin positiva del reloj (CLK), as que el FLIP-FLOP F0 debe tener sus entradas J y K en 1 lgico para que cumpla esta funcin, tal como se muestra en la figura 126

Tabla 56. Estados del contador sincrnico ascendente de 3 bits Ahora note que la salida Q1 cambia a su estado complementario cada vez que Q0=1(ver tabla 56), as que las entradas J y K del FLIP-FLOP F1 deben estar conectadas a la salida Q0. De esta forma cada vez que Q0=1 y ocurra una transicin positiva del reloj el FLIP-FLOP cambiara de estado tal como se observa en la secuencia. Finalmente nos resta analizar el estado de la salida Q2, para lo cual se debe observar nuevamente la tabla 56. Note que Q2 cambia a su estado complementario cada vez que Q1 y Q0 son 1, as que la forma de implementarlo en el contador es conectado Q1 y Q0 como entradas a una compuerta AND y cuya salida debe ir a las entradas J y K del FLIP-FLOP F2. Observe que este FLIP-FLOP queda en estado complemento (toggle), cada vez que se presente esta condicin y ocurra una transicin positiva en el reloj (CLK). .

Tabla 57. Estados del contador sincrnico ascendente Se puede hacer un anlisis similar al anterior para entender el funcionamiento de este contador, sin embargo, observe que la secuencia de 3 bits es parte de la secuencia para 4 bits, as que solo basta agregar un FLIP-FLOPJK y una compuerta AND que ponga el FLIPFLOPF3 en modo complemento cada vez que Q2, Q1 y Q0 son 1, para lograr que el contador genere finalmente la secuencia de la tabla 57. Al igual que el contador de propagacin de la leccin anterior, el contador sincrnico se puede modificar para cambiar su nmero MOD, mediante el uso de compuertas NAND y las entradas asincrnicas CLR de los FLIP-FLOPs. En la Figura 127 se observa cmo se puede convertir este contador MOD16 a MOD10, agregando simplemente una compuerta NAND de dos entradas.

Figura 127. Componente adicional para convertir un contador MOD16 a MOD10 6. Ejemplos de Contadores en Circuito Integrado En el comercio existen varios contadores en circuito integrado que aparte de realizar la funcin de generar secuencias binarias, tiene otras funciones adicionales que generalmente tienen que ver con la configuracin y modo de funcionamiento. Entre las funciones que se pueden encontrar en estos circuitos integrados se encuentran opciones de seleccin de secuencia ascendente o descendente, borrado as como inicializacin entre otras. A continuacin se presenta una lista de algunos contadores en circuito integrado de uso difundido en Electrnica Digital, con una descripcin detallada de sus pines.

Tabla 58. Contadores en Circuito Integrado

Se plantea como ejercicio, adquirir algunos de estos circuitos integrados comerciales y verificar su funcionamiento.

Registros7. Registros de Corrimiento En el procesamiento digital de datos se necesita con frecuencia retener los datos en ciertas ubicaciones intermedias del almacenamiento temporal, con el objeto de realizar algunas manipulaciones especficas, despus de las cuales los datos modificados se pueden enviar a otra localizacin similar. Los dispositivos digitales donde se tiene este almacenamiento temporal se conocen como registros de corrimiento o registros de desplazamiento. Dado que la memoria y el desplazamiento de informacin son sus caractersticas bsicas, los registros son circuitos secuenciales constituidos por FLIP-FLOPs, donde cada uno de ellos maneja un bit de la palabra binaria. Por lo general se da el calificativo de registro a un conjunto de ocho (8) o ms FLIPFLOPs. Muchos registros usan FLIP-FLOPs tipo D aunque tambin es comn el uso de FLIP-FLOPs JK. Ambos tipos pueden obtenerse sin dificultad como unidades comerciales. Son muy

populares los de 8 bits, ya que en los computadores con frecuencia manipulan bytes de informacin. 8. Registro de Corrimiento Bsico Un registro de corrimiento bsico es un conjunto de FLIP-FLOPs conectados de tal forma que los nmeros binarios almacenados en l son desplazados de un FLIP-FLOP al siguiente con cada pulso de reloj aplicado. Con cada flanco ascendente del reloj la informacin se va desplazando hacia la derecha una posicin. En la Figura 128 se observan las formas de onda de las salidas de cada FLIP-FLOP, donde se observa el desplazamiento de los datos de izquierda a derecha.

Figura 128. Formas de onda de un registro de 4 bits 9. Tipos de Entradas y Salidas en los Registros de Corrimiento Existen diversas formas de cargar o extraer informacin en un registro de corrimiento En la figura 129 se muestran las distintas formas de mover la informacin en un registro de corrimiento.

Las combinaciones de Entrada/Salida ms comunes en los registros de corrimiento son: Entrada Serie/Salida Paralelo y Entrada Paralelo/Salida Serie. A continuacin se dar una descripcin sobre estos dos modos de funcionamiento. Entrada Serie - Salida Paralelo: Es la forma ms usual del tipo de entrada y salida de datos en los registros de corrimiento. En la Figura 130 se observa el esquema de un registro de esta clase. La entrada asincrnica CLR que se observa, es usada para poner todos los bits del registro en 0. Existen circuitos integrados como el 74HC164 que funcionan de esta forma.

Figura 130. Registro de corrimiento Entrada serie - Salida paralelo Entrada paralelo Salida serie: En la Figura 131 se observa el esquema de un registro de este tipo. LOAD: Las entradas en paralelo se almacenan en los FLIPFLOPs internos (entrada asincrnica), SHIFT: Corrimiento del puerto hacia la derecha (entrada sincrnica), entrada serie por el primer FLIP-FLOP y salida serial por el ltimo. Existen circuitos integrados como el 74HC165 que funcionan con base en este esquema.

Figura 131. Registro de corrimiento Entrada paralelo - Salida serie 10. Registros de corrimiento bidireccionales Este tipo de registro tiene la opcin de elegir la direccin en que se transmiten los datos. Estos registros tienen una seal de control que permite seleccionar el sentido de desplazamiento de los datos. En la Figura 132 se observa el circuito lgico de un registro bidireccional de 4 bits.

Para propsitos de entender el funcionamiento de este registro se ha dispuesto de forma vertical, para mostrar cmo se desplazan los datos. Cuando la entrada ABA/ARR' se

encuentra en 1 lgico, los datos se desplazan hacia abajo y cuando esta es 0 lgico los datos se desplazan hacia arriba. Cuando la seal de control ABA/ARR' es 1, las compuertas marcadas con A se activan, permitiendo que el dato de cualquier FLIP-FLOP pase al FLIP-FLOP inmediatamente inferior despus de que ocurra una transicin positiva en la seal del reloj, de esta forma la informacin de desplaza por las lneas marcadas en azul que se observan en la figura 132. Cuando la seal de control ABA/ARR' es 0, las compuertas marcadas con B se activan y el dato de cualquier FLIP-FLOP se pasa al FLIP-FLOP inmediatamente superior. Las lneas marcadas en rojo en la figura 132 indican el canal de transmisin de los datos de un FLIPFLOP a otro para esta condicin. Note que las compuertas marcadas como A y B se activan de forma complementaria, es decir, mientras se activan aquellas marcadas como A las marcadas como B se encuentran inactivas y viceversa. 11. Registros en Circuito Integrado En el mercado existen actualmente varios circuitos integrados que desempean su funcin como registros, en esta seccin mencionaremos algunos de estos registros disponibles en lgica TTL y CMOS. Circuito Integrado 74HC373 Este integrado contiene 8 Cerrojos tipo D con salidas triestado. En la figura 133 se observa el esquema de conexiones interno y la descripcin de sus entradas y salidas es la siguiente:

D0...D7: Entrada paralelo Q0...Q7: Salida paralelo LE: Latch Enable OE: Output Enable

Figura 133. Diagrama Lgico del CI74HC373

Circuito Integrado 74HC374 Este circuito integrado contiene 8 FLIP-FLOPs tipo D con salidas triestado sensibles al flanco de subida de la seal del Reloj. En la figura 134 se muestra la estructura interna de este registro y su diferencia con el anterior Circuito Integrado es que este contiene FLIP-FLOPs.

Circuito Integrado 74HC273 Este integrado contiene 8 FLIP-FLOPs tipo D con salidas triestado sensibles al flanco de subida de la seal del reloj, adicionalmente tiene una entrada para borrar activa en bajo (CLR'). En la figura 135 se observa el diagrama de pines de este integrado y el tabla 59 los estados lgicos.

12. Aplicaciones de los Registros de Corrimiento Los registros de corrimiento tienen varias aplicaciones en la Electrnica Digital, entre las cuales se pueden mencionar las siguientes:

Transmisin de datos. Conversin de protocolo serie en paralelo y viceversa. Puertos de salida de los microcomputadores. Secuenciadores (luces y anuncios publicitarios). Multiplicaciones y divisiones por 2, 4, 8, 16 bits. Operaciones que se hacen en forma secuencial.

13. Contador en Anillo El contador en anillo es un registro de corrimiento bsico en el que los datos no se pierden al desplazarse, en lugar de ello, la informacin rota debido a que los FLIPFLOPs de los extremos se encuentran interconectados, de tal forma que los datos se desplazan en forma de "anillo". Asumiendo que el estado inicial del contador en anillo es 1000 (Q3=1, Q2=0, Q1=0, Q0=0), los estados que se presentaran en este contador seran los mostrados en la tabla 60. Despus del cuarto pulso en la seal del reloj el estado inicial se repite.

Pulso del Reloj Q3 Q2 Q1 Q0

Tabla 60. Estados del Contador en Anillo En el mercado existen contadores de este tipo en circuito integrado, sin embargo su construccin es muy fcil a partir de un registro de corrimiento convencional.

Existe otro contador en anillo llamado contador Johnson, el cual tiene un funcionamiento similar al contador en anillo, excepto que el estado del ltimo FLIPFLOP se realimenta al primero a travs de un inversor. En al figura 136 se observa el diagrama lgico de este contador.

Figura 136. Contador Johnson de 4 bits Tomando como estado inicial del contador Johnson 0000 (Q3=0, Q2=0, Q1=0, Q0=0), los estados presentes en este contador seran los mostrados en la tabla 61. Note que durante el octavo pulso en la seal del reloj el estado inicial se repite.

SISTEMAS SECUENCIALES SINCRONOSLos circuitos lgicos combinatorios no consideran la variable del tiempo ya que la respuesta lgica del circuito depende solamente del valor de las entradas en el instante considerado y es independiente del valor de las entradas que hayan tenido anteriormente. En un circuito secuencial su respuesta depende de los valores de las variables de entrada y el valor interno del circuito. Por lo tanto, la respuesta del circuito depende de una secuencia finita de estados en una forma determinada. Un modelo de un circuito secuencial sncrono consta de:

Una seal de reloj para sincronizar los eventos. Seales externas de entrada. Generando un conjunto finito de 2n estados siendo n el nmero de entradas x1 x2 x3 ...... xn Seales externas de salida. Generando un conjunto finito de 2p estados siendo p el nmero de entradas z1 z2 z3 ...... zn Estados internos. Generando un conjunto finito de 2m estados siendo m el nmero de entradas internas y1 y2 y3 ...... ym Una lgica combinatoria que genera las salidas internas para definir el estado siguiente de la memoria. Un elemento de Memoria donde se almacena la informacin del estado presente del circuito junto con las seales externas. Anlisis y Diseo de Circuitos Secuenciales El Anlisis y Diseo de Circuitos Secuenciales se encuentra estrechamente relacionado con el control secuencial, denominado tambin control lgico o control binario. En los sistemas de control secuencial las entradas y las salidas son de tipo binario y determinan una serie de pasos para la operacin de un proceso. Las entradas por lo general son: pulsadores, interruptores, microinterruptores, fines de carrera o detectores de proximidad. Las salidas pueden ser: Vlvulas solenoides, cilindros neumticos, contactores para arranque y parada de motores, pilotos de sealizacin, alarmas, entre otros. Cuando el sistema de control secuencial es pequeo se realiza con circuitos digitales combinatorios y secuenciales. Cuando es grande se realiza con PLCs (Controladores

Lgicos Programables), microcomputadores, microprocesadores especiales para control secuencial y por software en PC. En este captulo se mostraran las metodologas bsicas para el Diseo de Circuitos Secuenciales y su aplicabilidad en dispositivos secuenciales para funciones especficas. Teora de Mquinas de Estado (FSM) La teora de mquinas de estado es el nombre con el que se conocen los mtodos de Anlisis y Diseo de Circuitos Secuenciales Sincrnicos. Esta leccin constituye una introduccin al tema del captulo, donde se definir lo que son las mquinas de estado y los conceptos bsicos para entender la metodologa de Anlisis y Diseo de Circuitos Secuenciales. Las mquinas de estado son circuitos secuenciales que se encuentran constituidos por una etapa combinacional y una etapa de memoria, relacionadas de tal forma que conforman un sistema secuencial para algn propsito especial. Los registros y contadores con entradas asincrnicas son ejemplos de este tipo de sistemas secuenciales. 6.2. Mquinas de Estado de Mealy y Moore Los circuitos secuenciales se clasifican dentro de una categora conocida como mquinas de estado, de la cual se distinguen comnmente dos tipos: Mquina de Mealy: En esta mquina de estados las salidas se encuentran determinadas

por el estado interno del sistema y por las entradas no sincronizadas con el circuito. El diagrama de bloques representativo de esta mquina se muestra en la figura 137, donde se observa que las salidas del sistema son tanto sincrnicas como asincrnicas.

Figura 137. Maquina de estados de Mealy Mquina de Moore: Las salidas solo dependen del estado interno y de cualquier entrada

sincronizada con el circuito, como se observa en la figura 138, donde las salidas del sistema son nicamente sincrnicas. Un ejemplo de este tipo de mquinas de estado son los contadores..

Figura 138. Maquina de estados de Moore Los circuitos secuenciales se caracterizan por tener una etapa combinacional y otra de memoria conformada por FLIP-FLOPs. En la figura 140, se puede observar un ejemplo particular de este tipo de circuitos, el cual corresponde a una Maquina de estado de Mealy. Observe que hay salidas que dependen de la etapa de memoria y hay una salida que depende directamente de la etapa combinatoria.

Figura 140. Circuito Secuencial de ejemplo Con base en el circuito de la figura 140, se dar una descripcin de las herramientas bsicas que son empleadas para el Anlisis y Diseo de Circuitos Secuenciales. Entre estas herramientas se encuentran las ecuaciones lgicas, las los diagramas de estado, las tablas de estado, las tablas de transicin y los mapas de Karnaugh. ANALISIS

Ecuaciones LgicasLas ecuaciones lgicas son funciones que definen la relacin existente entre los estados de entrada y los estados de salida del sistema. Para determinar las ecuaciones lgicas de la mquina de estados de la figura 140, inicialmente se deben identificar los estados siguientes. Estos estados corresponden a aquellos que ocurren despus de una transicin en la seal de reloj de los FLIP-FLOPs. Recuerde que para los FLIP-FLOPs tipo D el estado siguiente (Qi+1) es igual al estado de la entrada D.

Teniendo en cuenta lo anterior las ecuaciones lgicas para los FLIP-FLOPs A y B del circuito de la figura 140 seran las siguientes:

A = DA = AX + BX B = DB= AXLa salida Y est dada por:

Y = (A + B)XObservando esta ltima ecuacin se concluye que la salida (Y) es funcin del estado presente del sistema (A y B) y de la entrada asincrnica (X). Las ecuaciones lgicas en los circuitos secuenciales tienen una estructura formada por dos clases de estados: Los estados siguientes, los cuales se agrupan al lado izquierdo de la expresin y

representan las variables dependientes del sistema. El estado de estas variables cambia en el momento que ocurra una transicin en la seal de reloj. Los estados actuales y entradas del sistema. Agrupados al lado derecho de la expresin, constituyen las variables independientes, las cuales pueden o no cambiar en sincrona con el sistema. Cuando las ecuaciones de estado contienen varios trminos, se pueden simplificar empleando metodologas de reduccin de trminos como Algebra de Boole, Mapas de Karnaugh, o mediante el Algoritmo de Quine-McCluskey. Tablas de Estado Una tabla de estado es un listado que contiene la secuencia de los estados de entradas, estados internos y salidas del sistema, considerando todas las posibles combinaciones de estados actuales y entradas. Las tablas de estado por lo general se dividen en tres partes: estados actuales, estados siguientes y salidas, tal como se muestra en la tabla 62.

Tabla 62. Tabla de estado (circuito Figura 140)

La tabla de estado para un circuito secuencial con m FLIP-FLOPs y n entradas tiene 2m filas. El estado siguiente tiene 2n columnas, y el nmero de columnas depende del nmero de entradas. Existe una forma ms conveniente de organizar la informacin en la tabla de estado, la cual se muestra en la Tabla 63, donde los estados se agrupan de tal modo que la tabla se puede traducir a un diagrama de estados. Al igual que la tabla anterior esta tiene tres secciones: estados actuales, estados siguientes y salidas, sin embargo los estados se agrupan dependiendo del valor de las entradas. La seccin de estados actuales agrupa los estados que ocurren antes de una transicin en la seal de reloj, la seccin de estados siguientes lista aquellos que ocurren despus de la transicin del reloj y la seccin de salidas rene los estados que se dan en el mismo instante de los estados actuales.Estado Actual Estado Siguiente

Tabla 63. Tabla de estado (forma simplificada) Haciendo un anlisis de la operacin del circuito de la figura 140, se puede observar lo siguiente: Cuando la variable X=0 los estados actuales A y B cambian a 0 despus de la transicin de reloj, y cuando X=1, los estados de las salidas se comportan tal como se resume en la tabla 63. Se plantea como ejercicio verificar la informacin de la tabla. Diagramas de Estado Un diagrama de estados es una representacin grfica que indica la secuencia de los estados que se presentan en un circuito secuencial, teniendo en cuenta las entradas y salidas. El diagrama se forma con crculos y lneas. Los crculos representan los estados del circuito secuencial y cada uno de ellos contiene un nmero que identifica su estado. Las lneas indican las transiciones entre estados y se marcan con dos nmeros separados por un (/), estos dos nmeros corresponden a la entrada y salida presentes antes de la transicin. A manera de ejemplo observe la lnea que une los estados 00 y 01 en el diagrama de estado de la figura 141. Esta lnea marcada como 1/0 indica que el circuito secuencial se encuentra en el estado 00 mientras la entrada X=0 y la salida Y=0, y que despus de que ocurra una transicin en la seal de reloj el estado cambia a 01.

Figura 141. Diagrama de estados correspondiente a la Tabla 63 Las lneas que salen y regresan al mismo crculo indican que no hay cambio en el estado, cuando se presentan la entrada y salida indicadas. Tablas de Transicin (excitacin) de FLIP-FLOPs Las tablas de transicin se usan en conjunto con las de estado y representan la tabla de verdad de los FLIP-FLOPs con los cuales se desea implementar el circuito secuencial. La tabla contiene los estados actuales y siguientes segn el estado de las entradas de los FLIPFLOPs. La tabla 64, corresponde a la tabla de transicin del FLIP-FLOP JK.

Tabla 64. Tabla de transicin del FLIP-FLOP JK En la tabla, Qi corresponde al estado actual y Qi+1 al estado siguiente, J y K son las entradas de los FLIP-FLOPs. La informacin sombreada en la tabla se interpreta de la siguiente forma: cuando el estado presente de la salida Q=0 y las entradas J=1 y K=X (X indica una condicin de no importa, 1 o 0), despus de un pulso de reloj en el FLIPFLOP la salida cambia al estado siguiente Q=1. Mapas de Karnaugh Generalmente las tablas de estado y de transicin de los FLIP-FLOPs se fusionan en una sola para agrupar la informacin de tal forma que permitan construir los Mapas de Karnaugh para simplificar las funciones lgicas. La tabla 65 corresponde a una tabla de estado de un

contador de tres bits con FLIP-FLOPs JK. Observe que esta tabla incluye las entradas J y K para cada una de la transiciones (estado actual a estado siguiente). Las regiones sombreadas en la tabla indican que el estado Qi cambia estando presentes las entradas Ji y Ki correspondientes despus de una transicin del reloj.

Tabla 65. Tabla de estado y transicin de un contador de 3 bits Los Mapas de Karnaugh se emplean para definir la lgica de las entradas de los FLIPFLOPs y se debe hacer uno para cada una de las entradas. La figura 142 corresponde al Mapa de karnaugh de la entrada J1. de la tabla de estado 65.

Figura 142. Mapa de Karnaugh para el estado J1 Observe que cada celda en el mapa representa uno de los estados actuales de la secuencia en la tabla de estado. Una vez asignados todos los estados posibles a cada celda en el Mapa de Karnaugh se procede a simplificar y deducir las expresiones lgicas. En la figura 142 se observa que la expresin correspondiente a la entrada J1 es

J1 = Q0Esta expresin indica que en el circuito lgico la salida Q0 debe ir conectada a la entrada J1. En la siguiente leccin se explicara de una forma detallada el procedimiento para el Diseo de Circuitos Secuenciales.

Las variables de salida externas se pueden obtener mediante dos formas diferentes: Mediante la combinacin de las seales de entrada y el estado presente del circuito. La estructura de este tipo de circuito recibe el nombre de Modelo o Autmata de Mealy. 2. Mediante el estado presente del circuito. La estructura de este tipo de circuito recibe el nombre de Modelo o Autmata de Moore.1.

Esta mquina temporizada utiliza la seal de reloj en todos los m flip flop (elemento de memoria) y presenta un cambio de estado solamente cuando se presenta un flanco de disparo o un pulso de reloj. 1. MODELO O AUTOMATA DE MEALY. Modelo de Mealy.- En un modelo ms completo, las salidas en instantes anteriores estn expresadas por un conjunto de variables de estado, de manera que las salidas actuales dependen tanto de las entradas como de las variables de estado las cuales son guardadas en dispositivos de memoria. Este es el modelo ms completo de un circuito secuencial y se denomina Modelo de Mealy. En este caso la lgica de estado est determinada por las seales externas de entrada y el estado presente del circuito y la lgica de salida determina que las salidas externas son funciones de las seales externas de entrada y el estado presente del circuito es decir: Estado siguiente Salidas = F (estado presente, seales de entrada) = G(estado presente, seales de entrada)

El elemento de memoria (Memoria de estado) puede estar conformada por flip flop D o JK y ser disparados por con flancos de subida o de bajada. Su estructura es mostrada en la figura 2.

Su comportamiento puede ser representado por: a) Un diagrama de Estado. b) Una Tabla de Estado a) DIAGRAMA DE ESTADO. Para este caso un estado se representa por un circulo, la transicin de un estado a otro por lneas dirigidas que conectan los crculos, las cuales estn marcadas por dos nmeros binarios separadas por un ( / ) como se muestra: Seales de entrada que causan la transicin Seales de salida durante el estado presente

Cuando no hay cambios de estado la lnea dirigida de transicin conecta el mismo circulo del estado.

A 1/1 0/1 B 0/0 C

1/0

b) TABLA DE ESTADO

0/0

1/0

Contiene dos secciones principales, una para el estado presente y otra para el estado siguiente y salidas externas. Si el elemento de memoria tiene m flip flops y n seales de entrada, la tabla tendr hasta 2m filas, una para cada estado y en la seccin de estado siguiente se tendr 2n columnas una por cada combinacin de las entradas. Las columnas muestran: (Estado siguiente) / (salida en estado presente) Entonces el diagrama de estado anterior puede ser representado en la siguiente tabla de estado.

Estado presente A B C

Estado siguiente X=0 X =1 B/1 B/0 A/0 C/0 A/1 C/0

c) DIAGRAMA DE TIEMPO Muestra el comportamiento de la mquina para un tren de pulsos a partir de un estado inicial, es decir como se comporta la salida de acuerdo a una secuencia de entrada Pulso de Reloj: Estado Presente Entrada Salida Estado Siguiente 0 1 2 3 4 5

A B A C A C A 0 1 1 1 1 0 B A C 0 1 0

0 0 0 A C A

CP X Z A

1 0

2 1

3 1

4 0

5 1

6 1

7 0

8 1

B

A

C

A

C

C

A

C

1. MODELO O AUTOMATA DE MOORE. Modelo de Moore.- Un modelo ms completo de lo que puede ser un circuito secuencial es el denominado Modelo de Moore, cuya estructura se presenta en la siguiente figura. El modelo de Moore consiste en dos bloques (circuitos) de lgica combinacional mas un bloque de memoria

La lgica de estado siguiente que define la manera de generar las variables de estado a partir de las entradas La Lgica de salida que define la manera en que se obtienen las salidas del cirucito a partir de las variables de estado

Este modelo tiene la particularidad de que las salidas slo son funcin de las variables de estado, es decir, del estado presente. Por ello, cuando en un circuito, las salidas solo dependen de las variables de estado, se les llama Salidas tipo Moore. En este caso la lgica de estado siguiente est determinada por las seales externas de entrada y el estado presente del circuito y la lgica de salida determina que las salidas externas son funciones del estado presente del circuito es decir: Estado siguiente Salidas = F (estado presente, seales de entrada) = G(estado presente.)

El elemento de memoria (Memoria de estado) puede estar conformada por flip flop SR, D, T o JK y ser disparados por con flancos de subida o de bajada.

Su comportamiento puede ser representado por: c) Un diagrama de Estado. d) Una Tabla de Estado b) DIAGRAMA DE ESTADO.

0

Y/0 1 1

0

W/0

U/1 1 0

Para este caso un estado se representa por un crculo, la transicin de un estado a otro por lneas dirigidas que conectan los crculos, las cuales estn marcadas por las seales de entrada. La salida se incluye entonces dentro de los crculos que representan los estados del circuito. Cuando no hay cambios de estado la lnea dirigida de transicin conecta el mismo crculo del estado. b) TABLA DE ESTADO Contiene otro formato: se muestra una nueva columna de salidas y dos secciones principales, una para el estado presente y otra para el estado siguiente. Si el elemento de memoria tiene m flip flops y n seales de entrada, la tabla tendr hasta 2 m filas, una para cada estado y en la seccin de estado siguiente se tendr 2n columnas una por cada combinacin de las entradas. Las columnas muestran: (Estado siguiente) Entonces el diagrama de estado anterior puede ser representado en la siguiente tabla de estado. Estado presente U W Y Estado siguiente X=0 X =1 U Y U Y U W Salidas 1 0 0

c) DIAGRAMA DE TIEMPO Muestra el comportamiento de la mquina para un tren de pulsos a partir de un estado inicial, es decir como se comporta la salida de acuerdo a una secuencia de entrada

Pulso de Reloj: Estado Presente Entrada Salida Estado Siguiente

0 1 2 3

4 5

W Y W U U Y 0 1 1 0 0 0 Y W U 0 1 0 1 1 0 U Y X

En resumen la diferencia entre los dos modelos de maquina de estado se encuentra en como son generadas las salidas. En la practica cuando se tienen salidas que dependen de las entradas asi como el estado presente la maquina de estado se puede caracterizar como una maquina de Mealy, si la salida depende solamente del estado presente, la maquina se puede categorizar como una maquina tipo Moore.

PROCEDIMIENTO DE DISEO DE UNA MAQUINA DE ESTADO. Para el diseo de un circuito secuencial que controle una maquina de estado sincrnica que determina su comportamiento es necesario definir las entradas y las funciones de salida de acuerdo al estado siguiente. Para ello se debe tener en cuenta el siguiente procedimiento: 1. Entender el problema de acuerdo a los requerimientos planteados.2.

Construir un diagrama de estado o diagrama de tiempo que represente el comportamiento de las salidas y el estado siguiente como funcin de las entradas y el estado presente a partir de la descripcin verbal del problema. Obtener la Tabla de estado de acuerdo al diagrama de estado anterior. La deduccin de la tabla de estado comienza a partir de un estado inicial o de standby. Reduccin de estados. Utilice las tcnicas de reduccin de estados para determinar la tabla de estado de un circuito equivalente con un nmero de estados mnimo. Dos estados son equivalentes si por cada miembro del conjunto de entradas, ellos dan la misma salida y envan al circuito al mismo estado o a un estado equivalente. Entonces uno de ellos puede quitarse sin alterar las relaciones de entrada/salida. Determinar el elemento de memoria o nmero de flip flops de acuerdo al nmero de estados. Asignacin de estados binarios. (por lo general se define el estado inicial como de ceros en todos los flip flop).

3.

4.

5.

6.

7. Seleccin de tipo de flip flop a utilizar.

8.

Obtener la tabla de excitacin. La tabla de excitacin esta compuesta por las siguientes secciones: a. b. c. d. e. Estado presente. Entradas. Estado siguiente. Entradas sincrnicas de Flip flop. Salidas. Utilice las tablas de excitacin del flip flop seleccionado para obtener las funciones lgicas de conmutacin. Adems determine las funciones lgicas de salida. Para este punto es necesario tener en cuenta lo siguiente:f.

Ecuacin de estado. Tambin conocida como ecuacin de aplicacin, es una expresin algebraica que especifica las condiciones de transicin del estado de un flip flop as: Estado Siguiente = Funcin de Boole que especifica las condiciones del estado presente que hacen el estado siguiente igual a uno.

g.

Ecuacin caracterstica. Describe el comportamiento del flip flop, el cual especifica el estado siguiente como funcin de su entrada y el estado presente.

Ecuaciones caractersticas Flip Flop SR JK D T Ecuacin Caracterstica Q(t+1) = S + R Q(t) Q(t+1) = J Q(t) + K Q(t) Q(t+1) = D Q(t+1) = TQ(t) + T Q(t) Tabla caracterstica de flip flop. S 0 O 1 1 R 0 1 0 1 Q(t+1) Q(t) 0 1 ?_

J 0 O 1 1

K 0 1 0 1

Q(t+1) Q(t) 0 1 Q(t)

D 0 1

Q(t+1) 0 1

T 0 1

Q(t+1) Q(t) Q(t)

Tabla de excitacin de flip flop Q(t) Q(t+1) 0 0 O 1 1 0 1 1 S 0 1 0 X R X 0 1 0 Q(t) Q(t+1) 0 0 O 1 1 0 1 1 Q(t) Q(t+1) 0 0 O 1 1 0 1 1 D 0 1 0 1 Q(t) Q(t+1) 0 0 O 1 1 0 1 1 T 0 1 1 0 J 0 1 X X K X X 1 0

9.

Deduccin de las funciones de la lgica de estado presente y la lgica de salidas. Para deducir las funciones se emplean los mtodos de diseo empleados para circuitos combinatorios.

10. Diagrama lgico del circuito secuencial que controla la maquina. Los circuitos donde cada pareja estado siguiente / salida esta definida por completo son circuitos con especificacin completa.

Los circuitos con varios estados siguientes o salidas arbitrarios son circuitos con especificacin incompleta. Ejemplo No 1. Disear el circuito secuencial del proceso que se cumple de acuerdo al diagrama de estados de la figura 143. Paso 1. Asignacin de estados Este proceso tiene cuatro estados, una entrada y no tiene salidas (se pueden considerar como salidas las de los FLIP-FLOPs). Para representar los cuatro estados se usarn dos FLIP-FLOPs identificados como A y B de tipo JK y la entrada ser identificada como X.

Figura 143. Diagrama de estados Paso 2. Construccin del diagrama de la transicin o de estado La figura 143 corresponde al diagrama de transicin. Analizando este diagrama se observa que el estado 10 se mantiene mientras X=0 y en el momento que X=1 pasa al estado 11, despus al estado 00 y finalmente al estado 01, hasta el momento que nuevamente X=0, volviendo de esta forma al estado AB=10. Adicionalmente observe que los estados 00 10 y 11, se mantienen cuando X=0 y el estado 01 se mantiene cuando X=1. Paso 3. Elaboracin de la tabla de estados A partir del diagrama de estados y de la tabla de transicin del FLIP-FLOP JK se puede construir la tabla de estados (ver tabla 66).

Para la simplificacin de los circuitos combinatorios es conveniente que se presenten condiciones de "no importa", ya que estas, permiten simplificar las funciones lgicas y por tanto el tamao del circuito lgico. Paso 4. Obtencin de ecuaciones o funciones lgicas. En este paso se obtienen las funciones lgicas para las entradas de los FLIP-FLOPs (JA, KA, JB y KB) y el objetivo es deducir la lgica combinatoria de estado siguiente, mediante el uso de Mapas de Karnaugh. A continuacin en la figura 144 se muestran los Mapas de Karnaugh y las funciones lgicas correspondientes.

Figura 144. Mapas de Karnaugh para las entradas JA, JB, KA y KB Paso 5. Realizacin de circuitos lgicos

Este es el ultimo paso del diseo, y consiste en implementar la lgica combinacional a partir de las ecuaciones lgicas obtenidas en el paso anterior para las entradas J y K de los FLIPFLOPs. Las conexiones correspondientes, se efectan mediante el uso de compuertas e inversores y en la figura 145 se muestra el diseo final del circuito lgico.

Figura 145. Circuito Lgico del Diseo Ejemplo No 2: Realizar el diseo del circuito lgico correspondiente a la tabla de estado 67. Observe que esta tabla es la misma del ejemplo anterior, pero adicionalmente se agreg una salida (Y).

Tabla 67. Tabla de estado Paso 1. Asignacin de estados Este proceso al igual que el ejemplo anterior tiene cuatro estados de dos bits (AB), una entrada (X) y una salida (Y). Para representar los cuatro estados se usarn dos FLIPFLOPs D identificados como A y B. Paso 2. Construccin del diagrama de la transicin o de estado

El diagrama de transicin es el mismo del ejemplo anterior, excepto que ahora se tiene en cuenta la salida (Y). En la figura 146 se observa el diagrama de estado.

Figura 146. Diagrama de estados - Ejemplo 2 Paso 3. Elaboracin de la tabla de estado. Para este ejemplo inicialmente se di la tabla de estados, la cual se observa en la tabla 67. Paso 4. Obtencin de ecuaciones o funciones lgicas. En este paso se deben obtener las funciones lgicas para las entradas de los FLIPFLOPs (DA, DB) y la salida (Y). En la figura 147 se muestran los Mapas de Karnaugh y las funciones lgicas correspondientes.

Figura 147. Mapas de Karnaugh para las entradas DA , DB, y Y

Paso 5. Realizacin de circuitos lgicos Con las ecuaciones lgicas obtenidas en el paso anterior se puede implementar el circuito lgico. Las conexiones correspondientes, se efectan mediante el uso de compuertas e inversores y en la figura 148 se muestra el diseo del circuito.

Figura 148. Circuito Lgico

Ejemplo No 3. Disear un control digital de estado finito para un robot que encuentre la salida del laberinto como se muestra en la figura. 1. Entender el problema de acuerdo a los requerimientos planteados. El robot debe girar cuando encuentre un obstculo, por lo anterior debe poseer un sensor el cual debe indicar cuando se encuentra en contacto con el obstculo y cuando no. Tambin su movimiento ser controlado por los motores de las ruedas que le permitir girar hacia la derecha o a la izquierda de acuerdo a una secuencia lgica, as: Cuando detecta un obstculo, el robot deber girar a la derecha, si el ltimo giro fue a la izquierda, hasta no detectar el obstculo. La siguiente vez que detecte un obstculo, el robot debe girar hacia la izquierda hasta que no haya obstculo y as sucesivamente. 2. Construir un diagrama de estado o diagrama de tiempo que represente el comportamiento de las salidas y el estado siguiente como funcin de las entradas y el estado presente a partir de la descripcin verbal del problema. Para la construccin del diagrama de estado se deben determinar sus entradas, sus salidas y sus estados.

Entradas: x = seal del sensor, la cual acta de la siguiente forma: x = 1 siempre que se encuentra en contacto con el obstculo. x = 0 no detecta obstculo. Salidas: Z1 = 1 gira el motor del robot hacia la izquierda. Z2 = 1 gira el motor del robot hacia la derecha. Se supone que mientras no detecte obstculo el robot avanza hacia delante. Estados: Estado A = no detecta obstculo, el ltimo giro fue a la izquierda Estado B = detecta obstculo, gira a la derecha Estado C = no detecta obstculo, el ltimo giro fue a la derecha. Estado D = detecta obstculo, gira a la izquierda. Diagrama de Estado0/00

X/Z1 Z21/01

A

B

1/01

0/00 0/00

1/10

D1/10

C0/00

Del anterior diagrama se puede observar que el robot permanece en el estado A sin girar hasta que encuentre un obstculo para entrar en el estado B en el cual gira a la derecha hasta que no detecte obstculo, en ese momento pasa al estado C y deja de girar, hasta que detecte un nuevo obstculo para pasar al estado D y gira a la izquierda hasta no encontrar mas obstculos; para pasar nuevamente al estado A. 3. Obtener la Tabla de estado de acuerdo al diagrama de estado anterior. La deduccin de la tabla de estado comienza a partir de un estado inicial o de standby. Tabla de estado. Estado Presente A Estado /salidas X=0 A/00 siguiente X=1 B/01

B C D

C/00 C/00 A/00

B/01 D/10 D/10

4. Reduccin de estados. Utilice las tcnicas de reduccin de estados para determinar la tabla de estado de un circuito equivalente con un nmero de estados mnimo. Dos estados son equivalentes si por cada miembro del conjunto de entradas, ellos dan la misma salida y envan al circuito al mismo estado o a un estado equivalente. Entonces uno de ellos puede quitarse sin alterar las relaciones de entrada/salida. En este caso no se puede reducir estados ya que dan diferentes salidas o estado siguiente. 5. Determinar el elemento de memoria o nmero de flip flops de acuerdo al nmero de estados. Como el diagrama tiene cuatro estados el nmero de flip flop que se requieren son dos. 6. Asignacin de estados binarios. (por lo general se define el estado inicial como de ceros en todos los flip flop). Asignamos los estados as: A = 00 B = 01 C = 10 D = 11 7. Seleccin de tipo de flip flop a utilizar. Para este caso seleccionamos Flip Flop tipo T 8. Obtener la tabla de excitacin. La tabla de excitacin esta compuesta por las siguientes secciones: Tabla de excitacin del Flip Flop tipo T Q(t) Q(t+1) 0 0 O 1 1 0 1 1 Ecuacin caracterstica. Flip Flop T Tabla de excitacion : Est. Pres. Entrad. Est. Sgte. Ent. Salidas Ecuacin Caracterstica Q(t+1) = TQ(t) + T Q(t) T 0 1 1 0

Q2(t) 0 0 0 0 1 1 1 1

Q1(t) 0 0 1 1 0 0 1 1

X 0 1 0 1 0 1 0 1

Q2(t+1) 0 0 1 0 0 1 1 1

Q1(t+1) 0 1 1 1 0 0 1 0

Sinc. T2 T1 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 1

Z2 Z1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0

Q2Q1\X 00 01 11 10

0 1 1

1

Q2Q1\X 00 01 11 10

0

1 1 1

Q2Q1\X 00 01 11 10

0

1

1 1 Z2 = Q2X

Q2Q1\X 00 01 11 10 Z1

0

1 1 1

T2 = X(Q2Q1 + Q2Q1) Q2X

T1 = X(Q2Q1 +Q2Q1)

=

PROCEDIMIENTO DE ANALISIS DE UNA MAQUINA DE ESTADO. Se supone que se tiene un diagrama lgico de un circuito secuencial sncrono que controla la maquina de estado. El anlisis es el proceso de determinar la respuesta de salida del circuito o modelo del circuito a una respuesta de entrada dada. Para lo anterior se puede efectuar el siguiente procedimiento:1.

Determinar el modelo que puede ser aplicado al diagrama del circuito dado, utilizando tcnicas de anlisis lgico de circuitos combinatorios para determinar las ecuaciones caractersticas de las penales de entrada de los flip flops y las ecuaciones de salida del circuito. Construir una tabla de estado o diagrama de estado, utilizando las ecuaciones caractersticas de los flip flop para determinar los estados siguientes y las ecuaciones de salida. Dibuje un diagrama de tiempos, a partir de la seal de reloj y una secuencia de entrada, deduciendo las formas de onda de los estados de los flip flop y las formas de onda de las salidas. Analice la respuesta del circuito para las condiciones de entrada dadas en el punto anterior.

2.

3.

4.

Ejemplo: Analizar el siguiente circuito combinatorio.

X

Z

1.

Se puede apreciar que el Estado siguiente depende de estado presente y seal de entrada X, as como tambin, la Salida Z depende del estado presente y la seal de entrada X, por lo anterior, se puede tratar el circuito como un modelo de Mealy.

Como el circuito utiliza Flip Flops SR su ecuacin caracterstica es: Q(t+1) = S + R Q(t) Salida del circuito Z = X A(t) B(t) Ecuaciones de entrada de las seales de entrada del flip flop. RB = X A(t) RA = X B(t) SB = X A(t) SA = X B(t)

A(t+1) = SA + RA A(t) = X B(t) + (X B(t)) A(t) A(t+1) = X B(t) + (X+ B(t)) A(t) B(t+1) = S + R B(t) = X A(t) + (X A(t)) B(t) B(t+1) = X A(t) + (X+ A(t)) A(t) 2. Con base a las ecuaciones caractersticas de los flip flops se construye: a. Tabla de Estado. B(t) 0 0 0 0 1 1 1 1b.

A(t) 0 0 1 1 0 0 1 1

X 0 1 0 1 0 1 0 1

Z 0 0 1 0 0 0 0 0

B(t+1) 0 1 0 0 1 1 0 1

A(t+1) 0 0 1 0 1 0 1 1

Diagrama de Estado.

0/1

00 0/0 1/0

01 1/0 0/1

10

0/0

11

1/0

1/0

Encontrar la respuesta del circuito para la seal X de excitacin dada en la siguiente tabla: A(t+1) B(t+1) Z X A(t) B(t)

1 0 0

1

0

0

1

1

0

1

DISEO DE CIRCUITOS DIGITALES Problemas de diseo Los siguientes problemas requieren el diseo de un circuito secuencial de Mealy o Moore de la forma mostrada en la Figura 16.27. Para propsitos de prueba, la entrada X provendr de un conmutador y pulso de reloj ser suministrado manualmente mediante un pulsador o conmutador. " 16.1. Disee un circuito secuencial de Mealy (Figura 16.27) que analice una secuencia de entrada X y genere una salida Z= 1 para cualquier secuencia de entrada que acabe en 0010 o 100. Ejemplo: X= 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1 Z= 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis estados. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: 1. 0 0 1 1 0 1 0 0 1 0'1 0 1 0 0 0 1 0 0 1 0 0 1 0 2. 1 1 0 0 1 1 0 0 1 0 1 0 1 0 0 1 0 1 0 1 0 0 1 0 16.2. Disee un circuito secuencial de Mealy (Figura 16.27) que analice una secuencia de entrada X y genere una salida Z= 1 para toda secuencia de entrada que acabe en 1101 o 011. Ejemplo: X= 0 0 1 1 0 1 1 0 1 0 1 1 0 1 0 Z= 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0

Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis estados.

Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: 1. 1 1 0 0 1 0 1 1 0 1 0 1 0 1 1 1 0 1 1 0 1 1 0 1 2. 0 0 1 1 0 0 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 0

16.3. Disee un circuito secuencial (Figura 16.27) para conversin de cdigo exceso 3 a cdigo BCD. La entrada y la salida deben ser en serie con el bit menos significativo en primer lugar. La entrada X representa un dgito decimal en cdigo exceso 3 y la salida Z representa el correspondiente cdigo BCD. Disee su circuito utilizando biestables tipo D. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las 10 posibles secuencias de entrada y refleje los resultados en una tabla. 16.4. Disee un circuito secuencial (Figura 16.27) que sume seis a un nmero binario comprendido en el rango 0000 a 1001. La entrada y la salida deben ser en serie con el bit menos significativo en primer lugar..Construya una tabla de estados con un nmero mnimo de estados. Disee el circuito utilizando biestables tipo T. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: 16.5. Disee un circuito secuencial de Mealy o Moore (Figura 16.27) que analice una secuencia de entrada X y genere una salida Z = 1 para toda secuencia de entrada que acabe en 0110 o 101. Ejemplo: X= 0 1 0 1 1 0 1 Z= 0 0 0 1 0 1 1 Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para reinicializar manualmente los biestables al estado inicial. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: 1. 0 0 1 1 0 1 1 1 1 0 0 1 0 1 0 0 2. 1 0 1 0 0 0 1 1 1 1 0 1 1 0 0 0

16.6. Disee un circuito secuencial de Mealy o Moore que analice una secuencia de entrada X y genere una salida Z=1 para toda secuencia de entrada que acabe en 0101, supuesto que nunca haya aparecido la secuencia 110. Ejemplo: X= 0 1 0 1 0 1 1 0 1 0 1 Z= 0 0 0 1 0 1 0 0 0 0 0 Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis estados. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: 1. X= 0 1 0 1 0 0 0 1 0 1 1 0 1 0 1 1 2. X= 1 0 1 0 1 0 1 1 0 1 0 1 0 0 1 0 16.7. Disee un circuito secuencial de MeaIy o Moore que analice una secuencia de entrada X y genere una salida Z= 1 si el nmero total de unos recibidos es par (considere cero como un nmero par) y la secuencia 00 ha sido recibida al menos una vez. Nota: el nmero total de unos recibidos incluye aquellos recibidos antes y despus del 00. Ejemplo: X= 1 0 1 0 1 0 0 1 1 0 1 0 0 1 Z= 0 0 0 0 0 0 0 1 0 0 1 0 0 0 Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis estados. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: 1. X= 0 1 1 0 0 1 0 1 0 0 1 2. X= 1 0 1 1 1 1 0 0 1 1 1 16.8. Disee un circuito secuencial de Mealy o Moore (Figura 16.27) que analice una secuencia de entrada X y genere una salida Z=1 para cualquier secuencia de entrada que acabe en 0011 o 110. Ejemplo: X= 1 0 1 0 0 1 1 0 0 1 1 Z= 0 0 0 0 0 0 1 1 0 0 1 Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis estados.

Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: 1. X= 0 0 0 1 0 0 0 1 1 0 1 0 2. X= 1 1 1 0 0 1 0 0 0 1 1 0 16.9. Disee un circuito secuencial de Mealy que analice una secuencia de entrada X y genere una salida Z determinada por dos reglas. La salida inicial del circuito es Z = 0. Despus, la salida Z ser igual al valor precedente de X (regla 1) hasta que aparezca la secuencia de entrada 001. Comenzando con la siguiente entrada despus de 001, la salida Z ser igual al complemento del valor actual de X (regla 2) hasta que aparezca la secuencia 100. Comenzando a partir de la siguiente entrada despus de 100, la salida del circuito est de nuevo determinada por la regla 1, etc. Observe que pueden producirse secuencias 001 y 100 solapadas. Ejemplo: Regla: 1 1 1 1 2 2 2 2 2 1 1 2 X=100110100011 Z=010001011000 Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para reinicializar manualmente los biestables al estado inicial. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: 1. X= 0 1 1 0 0 1 0 0 1 0 0 0 1 1 2. X= 0 1 1 0 1 1 0 0 0 1 1 0 1 1 16.10. El cdigo BCD 8, 4, -2, -1 es similar al cdigo BCD 8421, salvo porque los pesos son negativos, para las dos posiciones de bits menos significativas. Por ejemplo, 0111, en cdigo 8,4,-2,-1 representa: 8 X 0 + 4 X 1 + (-2) X 1+ (-1) X 1 = 1 Disee un circuito secuencial de Mealy para convertir el cdigo 8,4,-2,-1 a cdigo 8421.La entrada y la salida deben ser en serie con el bit menos significativo en primer lugar. La entrada X representa un dgito decimal con codificacin 8,4,-2,-1 y la salida Z representa el correspondiente cdigo BCD 8421. Despus de cuatro ciclos de reloj, el circuito debe reinicializarse al estado inicial independientemente de la secuencia de entrada. Disee su circuito utilizando tres biestables tipo JK. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos para cada entrada. Despus, comenzando en el estado inicial, determine la secuencia de salida para cada una de las 10 posibles secuencias de entrada y refleje los resultados en una tabla."

16.11. Disee un circuito secuencial de Mealy (Figura 16.27) que sume cinco aun nmero binario comprendido en el rango 0000 a 1010. La entrada y la salida deben ser en serie con el bit menos significativo en primer lugar. Construya una tabla de estados con un nmero de estados mnimo. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos para cada entrada. Despus, comenzando en el estado inicial, determine la secuencia de salida para cada una de las 11 posibles secuencias de entrada y refleje los resultados en una tabla. 16.12. Disee un circuito secuencial de Mealy (Figura 16.27) para convertir un nmero binario de 4 bits comprendido en el rango 0000 a 1010 a su complemento a 10 (el complemento a 10 de un numero N se define como 10 - N). La entrada y la salida deben ser en serie con el bit menos significativo en primer lugar. La entrada X representa el nmero binario de 4 bits y la salida Z representa el correspondiente complemento a 10. Despus de 4 ciclos de reloj, el circuito debe resetearse al estado inicial independientemente de la secuencia de entrada. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos para cada entrada. Despus, comenzando en el estado inicial, determine la secuencia de salida para cada una de las 11 posibles secuencias de entrada y refleje los resultados en una tabla. 16.13. Disee un circuito secuencial de Mealy que analice una secuencia de entrada X y genere una salida Z=1 para toda secuencia de entrada que acabe en 1010, supuesto que la secuencia 001 haya aparecido al menos una vez. Ejemplo: X= 1 0 1 0 0 1 0 1 0 1 0 Z= 0 0 0 0 0 0 0 0 1 0 1 Observe que el circuito no se reinicializa al estado de partida cuando se genera una Z= 1. Sin embargo, el circuito que disee deber tener un estado inicial y deber existir un mtodo para reinicializar manualmente los biestables al estado inicial. Una solucin mnima requiere seis estados. Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de Salida para cada una de las siguientes secuencias de entrada: X1= 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 Z1 = X2= 1 0 1 0 0 0 1 0 1 0 0 1 0 1 Z2 =

16.14. Disee un circuito secuencial de Mealy que analice una secuencia de entrada X y genere una salida Z= 1siempre que el nmero total de ceros de la secuencia sea impar, y supuesto que la secuencia 01 haya aparecido al menos una vez. Ejemplo: X=1100011010 Z=0000011001

Procedimiento de prueba: En primer lugar, compruebe su tabla de estados arrancando el circuito en cada estado y asegurndose de que la salida actual y el estado siguiente son correctos para cada entrada. Despus, comenzando en el verdadero estado inicial, determine la secuencia de salida para cada una de las siguientes secuencias de entrada.1. 2.

X= 1 0 0 0 1 1 0 1 0 0 1 X= 0 0 0 0 1 0 1 0 0 0 1

Problemas adicionales 16.18. El diagrama de bloques de un controlador de un ascensor para un edificio de dos plantas es el que a continuacin se proporciona. Las entradas FB1 y FB2 son 1 cuando alguien en el ascensor pulsa los botones correspondientes a la primera o segunda planta, respectivamente. Las entradas CALL1 y CALL2 son 1 cuando alguien en la primera o segunda planta pulsa el botn de llamada del ascensor. Las entradas FS1 y FS2 son 1 cuando el ascensor se encuentra en la primera o en la segunda planta. La salida UP activa el motor para elevar el ascensor; DOWN activa el motor para hacer descender el ascensor. Sin ninguna de las dos salidas, UP y DOWN, es 1, el ascensor no se mover. R1 y R2 reinicializan los latches (descritos ms abajo); y cuando DO pasa a 1, la puerta del ascensor se abre. Despus de que la puerta se abra y permanezca abierta durante un periodo de tiempo razonable (determinado por el mecanismo controlador de la puerta), el mecanismo controlador de puerta cierra sta y pone DC =1. Suponga, que todas las seales de entrada estn adecuadamente sincronizadas con el reloj del sistema. a) Si quisiramos implementar un circuito de control que respondiera a todas las entradas FB1 y FB2 CALL1 y CALL2, FS1 y FS2 y DC, tendramos que implementar ecuaciones lgicas con nueve o mas variables (siete entradas ms al menos dos variables de estado).Sin embargo, si combinamos las seales FEi y CALLi en una seal Ni (i= 1 o 2) que indique que el ascensor es necesario en planta especificada, podemos reducir el nmero de entradas al circuito de control. Adems, si almacena la seal Ni de modo que un nico pulso en FBi o CALLi ponga Ni a 1 hasta que el circuito de control borre la variable, entonces el circuito de control podr simplificarse todava ms. Utilizando un biestable tipo D y un nmero mnimo de puertas adicionales, disee un circuito de almacenamiento que tenga una salida de valor 1 cuando cualquiera de las dos entradas (FBi CALLi ) pase a 1 y que permanezca a 1 hasta que sea reinicializado mediante una seal Ri.

b. Utilizando las seales N1 y N2 que indican que el ascensor es necesario en la primera o en la segunda planta (para llevar all a un pasajero o para que entre el pasajero siguiente, o para arnbas cosas), construya un diagrama de estados del controlador del ascensor (slo son necesarios cuatro estados).

c. Implemente los circuitos de almacenamiento de N1 y N2 y el diagrama de estados. 16.19. Un antiguo modelo de coche tiene tres luces traseras a la izquierda y otras tres a la derecha que se encienden segn unos patrones originales para indicar los giros a la izquierda y a la derecha.

Disee un circuito secuencial de Moore para controlar estas luces. El circuito tiene tres entradas LEFT, RIGHT y HAZ. LEFT YRIGHT provienen del conmutador de intermitencia del conductor y no pueden ser 1 al mismo tiempo. Como hemos indicado antes, cuando LEFT = 1 las luces parpadean segn el patrn: LA encendida; LA y LB encendidas; LA, LB y LC encendidas; todas apagadas, y despus la secuencia se repite. Cuando RIGHT = 1, la secuencia luminosa es similar. Si se produce una conmutacin de LEFT a RIGHT (o viceversa) en mitad de una secuencia luminosa, el circuito debe pasar inmediatamente al estado de reposo (IDLE) con las luces apagadas y a continuacin comenzar la nueva secuencia. HAZ proviene del interruptor de emergencia, y cuando HAZ =1,las seis luces se encienden y se apagan al unsono. HAZ tiene precedencia en caso de que tambin estuvieran activas las seales LEFT o RIGHT. Suponga que hay disponible una seal de reloj con una frecuencia igual a la velocidad deseada de parpadeo de las luces. a) Dibuje el diagrama de estados (ocho estados). b) Implemente el circuito utilizando seis biestables tipo D y realice una asignacin de estados tal que cada salida de un biestable excite directamente una de las seis luces (utilice LogicAid). 16.20. Disee un circuito secuencial para controlar el motor de un reproductor de cintas de audio. El circuito lgico, mostrado a continuacin, dispone de cinco entradas y tres salidas. Cuatro de las salidas son los botones de control del reproductor. La entrada PL es 1 si se ha pulsado el botn de reproduccin, la entrada RE es1 si se ha pulsado el botn de rebobinado, la entrada FF es 1 si se ha pulsado el botn de avance rpido y la entrada ST es 1 se ha pulsado el botn deparada. La quinta entrada al circuito de control es M, que es 1 si el sensor especial de msica detecta msica en la actual posicin de la cinta. Las tres salidas del circuito de control son P, R y F, que hacen que la cinta avance, se rebobine o realice un avance rpido, respectivamente, cuando estn puestas a 1. Slo una de las salidas puede estar activada encada momento concreto; si todas las salidas estn desactivadas, el motor se detiene. Los botones controlan la cinta de la forma siguiente: si se pulsa el botn de reproduccin, el reproductor de la cinta comenzar a reproducir sta (salida P =1). Si se mantiene pulsado el botn de reproduccin y se pulsa el botn de rebobinado y luego se suelta, el reproductor de cintas rebobinar hasta el principio de la cancin actual (salida R= 1 hasta que M= O) y luego comenzar a reproducir. Si se mantiene pulsado el botn de reproduccin y se presiona el botn de avance rpido y luego se suelta, el reproductor realizar un avance rpido hasta el final de la cancin actual (salida F = 1 hasta que M=0) y luego comenzar a reproducir. Si se presiona el botn de rebobinado o de avance rpido mientras que el botn de reproduccin no est presionado, el reproductor rebobinar o har un avance rpido de la cinta. Si se pulsa el botn de parada en cualquier momento, el botn de reproduccin de cintas deber detenerse.

a) Construya un diagrama de estados para el circuito de control del reproductor de cintas. b) Implemente el circuito de control utilizando una PLA y biestables tipo D.