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SIC-316 ARQUITECTURA DE COMPUTADORES

2015B

TTULO:

INTERCONEXIN PUNTO

A PUNTO

NOMBRE: JOS F.

LIMAICO

FECHA:25/10/2015

RESUMEN:

La arquitectura de bus compartido fue el enfoque estndar para la interconexin entre el

procesador y otros componentes (memoria, E / S, y as sucesivamente durante d!cadas" #erosistemas contemporneos se basan cada ve$ ms en la interconexin de punto a punto en lu%ar

que los buses compartidos" & ')

La ra$n principal para el cambio desde bus a interconexin punto a punto fueron las restriccionesel!ctricas que evidenciaron el aumento de la amplia frecuencia con la sincroni$acin de los buses"

*e i%ual manera se encontr que el uso de un bus compartido en un solo c+ip aumentaba la latencia

y dificultaba la trasmisin de datos para mantenerse en contacto con el procesador"

Si comparamos un bus compartido con la interconexin punto a punto, esta tiene trasmisin de

datos ms alta, menor latencia y meor escalabilidad" Se%-n una aproximacin de IntelsQuickPath Interconnect (QPI) se tienen los siguientes esquemas:

.onexiones *irectas -ltiples0Esto elimina la necesidad de arbitrae que se encuentran enlos sistemas de transmisin compartido"

1rquitectura de #rotocolo en .apas0 2nterconexiones a nivel de procesador que utili$an

arquitectura de protocolo, en lu%ar de la simple utili$acin de se3ales de control que se

encuentra en arre%los bus compartido"

" 4ransferencia de *atos Empaquetados0 Los datos son enviados en paquetes los cuales

contienen cabeceras de control y cdi%os de control de errores"

4ambi!n 5#2 est definido en una arquitectura que comprende un protocolo de cuatro capas

compuestas de la si%uiente manera0

Capa Fsica QPI

La arquitectura fsica de un puerto 5#2 se muestra en la si%uiente fi%ura, el puerto consiste

de 67 enlaces individuales a%rupados de la forma como se muestra en la fi%ura" .ada

camino de datos muestra un par de alambres que transmiten datos un bit a la ve$& ')"

1dems el 5#2 es capa$ de transmitir 89 bits en paralelo en cada direccin el cual es

referido como unphit.*esde que los enlaces 5#2 incluyen pares bidireccionales dedicados

la capacidad de trasmisin de datos es :8;


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conoce como low-voltage diferential signaling (LVDS); los cuales inyectan nivelesde voltaje positivos y negativos en los difeentes paes de la !"a paa asignael valo de # y 1 espectivamente$

Figure 3.22 %&ysical Inteface of t&e Intel '%I Inteconnect

Capa QPI de Enlace

Esta capa comprende dos funciones0 fluo de datos y control de datos= operan en el flit (flo> control

unit a ?8bit@mensae y el cdi%o de control de errores a 6 bits en un ciclo llamado .A."

La funcin de control trabaa entre un sistema 1 y


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#resentamos circuitos envoltura de interfa$ que permiten la comunicacin entre un productor

local sncrona y un consumidor localmente a trav!s de una interconexin sncrona asncrono"

4ales interfaces tambi!n se pueden utili$ar para me$clar mdulos sncronos y asncronos"#ausas del relo se usa para %aranti$ar que meta estabilidad no resultar un fracaso" EL arbitrae

entre la comunicacin del canal y el relo local se lleva a cabo al mismo tiempo por lo que la

resolucin de meta estabilidad raramente retrasar el relo" Aesultados de la simulacin muestran

que el rendimiento mximo de un solo elemento de datos por ciclo de relo del consumidor se

lo%ra cuando el productor0 relacin de relo del consumidor es i%ual o mayor a uno"&'8)

REFERENCIAS0

') Stallings, William. POINT-TO-POINT INTERCONNECT Computer Organization and Arcitecture!

"esigning #or Per#ormance, $t Edition, Prentice %all, &'(', IS)N-(*! $+-'-(*-'+*+*-, pp.$*-$+

'8) /ondrat0e1, A.2 Sorensen, 3.2Streic, A. 4&''&5. %oint to point *LS inteconnect +en

linea,$Dsiponi"le en: &ttp:--ieee.ploe$ieee$og-.pl-login$jsp/tp0anum"e01###23ul0&ttp45*4646ieee.ploe$ieee$og46.pls

46a"s7all$jsp456anum"e45D1###23

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