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cenidet Centro Nacional de Investigación y Desarrollo Tecnológico

Departamento de Ingeniería Electrónica

TESIS DE MAESTRÍA EN CIENCIAS

Modulador PWM en FPGA para un Inversor Multinivel en Cascada

Presentada por

Javier Alejandro Estrada García Ingeniero Electrónico por el I. T. de Toluca

como requisito para la obtención del grado de:

Maestría en Ciencias en Ingeniería Electrónica

Directores de tesis: Dr. Jorge Hugo Calleja Gjumlich

M.C. Miguel Ángel Zapata Azarcoya

Cuernavaca, Morelos, México. 13 de Octubre de 2009

cenidet Centro Nacional de Investigación y Desarrollo Tecnológico

Departamento de Ingeniería Electrónica

TESIS DE MAESTRÍA EN CIENCIAS

Modulador PWM en FPGA para un Inversor Multinivel en Cascada

Presentada por

Javier Alejandro Estrada García Ingeniero Electrónico por el Instituto Tecnológico de Toluca

como requisito para la obtención del grado de:

Maestría en Ciencias en Ingeniería Electrónica

Directores de tesis: Dr. Jorge Hugo Calleja Gjumlich

M.C. Miguel Ángel Zapata Azarcoya

Jurado: Dr. Jesús Aguayo Alquicira – Presidente

M.C. José Martín Gómez López – Secretario Dr. Jorge Hugo Calleja Gjumlich – Vocal

M.C. Miguel Ángel Zapata Azarcoya – Vocal Suplente

Cuernavaca, Morelos, México. 13 de Octubre de 2009

DEDICATORIAS

A Dios por darme siempre la fortaleza

y esperanza de seguir

hacia adelante.

A Valeria quien ha llegado a mi vida para

contagiarme su alegría y ser un

angelito que ilumina mi

camino con sólo

sonreir.

AGRADECIMIENTOS

A mi esposa por toda su comprensión, apoyo, paciencia y amor que me brindo durante el estudio del posgrado, Gracias por llegar a la meta junto a mí. Fabiola ¡ te amo !.

A mi padres, Salvador y Facunda, por confiar siempre en mi. Gracias por respaldarme no solo en mis estudios e impulsarme para ser mejor cada día. Por siempre les estaré agradecido. Y a mis hermanos Lucy, Edgar y Rene a quienes les agradezco mucho por alentarme a terminar este proyecto.

A los directores de tesis, el Dr. Jorge Hugo Calleja Gjumlich y el M.C. Miguel Ángel Zapata Azarcoya, gracias por permitirme participar con ustedes en este proyecto y por compartir sus conocimientos conmigo.

A los revisores de tesis, el Dr. Jesús Aguayo Alquicira. y el M.C. José Martín Gómez, por su apoyo y el seguimiento que le dieron al tema de tesis, el cual enriquecieron con sus comentarios y observaciones.

A mis compañeros Oscar, Betty, Noe, Samuel, Patricia, Juan, Edwing, Wendy, Fabiola, Elena y Saúl a quienes agradezco su amistad, confianza y todo su apoyo.

Al M.C. Israel Uribe Hernández y el Ing. Sergio Manuel Torres Sánchez por brindarme su amistad, y su apoyo incondicional.

Al Instituto de Investigaciones Eléctricas (IIE) por el apoyo económico y todas las facilidades otorgadas para realizar mis estudios de posgrado.

Al Dr. Edgar Robles Pimentel, gerente de la Gerencia de Equipos Eléctricos del IIE, gracias por impulsar mi crecimiento profesional.

Al Consejo Nacional de Ciencia y Tecnología (CONACYT) por el apoyo económico y la oportunidad de realizar mis estudios de posgrado en el Centro Nacional de Investigación y Desarrollo Tecnológico (CENIDET).

RESUMEN

En este trabajo de tesis se presenta el diseño y la implementación de un Modulador PWM digital. El modulador tiene como objetivo gobernar el encendido y apagado de los interruptores de un inversor multinivel. La implementación del modulador se realizó programando un FPGA (Field Programmable Gate Array). El lenguaje de programación utilizado fue LabVIEW (Laboratory Virtual Instrument Engineering Workbench).

La justificación de utilizar una herramienta digital sofisticada como lo es el FPGA se realiza, gracias a que sus características técnicas como: la capacidad de ejecutar operaciones aritméticas complejas en un tiempo muy corto y realizar diversas tareas en paralelo, permiten que los proyectos de desarrollo tecnológico con estos dispositivos sean reconfigurables, confiables, compactos y muy eficientes.

La técnica de modulación seleccionada fue la de corrimientos de fase de multiportadoras PSPWM (Phase Shifted Pulse Width Modulation). En esta técnica al realizar los corrimientos de fase entre portadoras se logra posicionar el rizo de la tensión salida a una frecuencia mayor que la de conmutación, lo que reduce el contenido armónico de la tensión de manera significativa.

En cuanto a la selección de la topología del inversor multinivel, esta se realizó con base en el análisis de las diversas topologías que actualmente predominan en las aplicaciones de conversión de energía de corriente directa (CD) a corriente alterna (CA). Algunos de los criterios empleados en la selección fueron: la complejidad de su implementación y el número de componentes que lo integran. Con base en el análisis, se decidió elegir la topología denominada Inversor multinivel de puentes completos conectados en cascada (Cascaded Full-Bridge Converter), ya que la conexión por etapas permite tener un inversor modular, lo que facilita la sustitución de elementos ante una acción de mantenimiento, la topología es tolerante a fallos ya que, ante una falla de una etapa del inversor, el nivel de tensión de salida se reduce sin que el inversor salga de operación y ha sido implementada exitosamente en diversas aplicaciones.

De manera que la integración de una herramienta digital poderosa como el FPGA, una técnica de modulación de alta prestaciones y una topología multinivel con características sobresalientes, permitió el desarrollo de un sistema eficiente para la conversión de energía de CD a CA y, que se sugiere pueda ser utilizado en un sistema de generación eólico.

ABSTRACT

This thesis presents the design and implementation of a digital PWM modulator. The modulator is intended to govern the on-off switches in a multilevel inverter. The implementation of the modulator was made by programming an Field Programmable Gate Array ((FPGA). Programming language used was Laboratory Virtual Instrument Engineering Workbench (LabVIEW).

The justification for using a sophisticated digital tool as the FPGA is achieved, thanks to its technical characteristics as the ability to perform complex arithmetic operations in a very short time and perform various tasks in parallel, allow technological development projects with these devices are reconfigurable, reliable, compact and very efficient.

Regarding the selection of the multilevel inverter topology, this was done based on the analysis of different topologies that currently dominate the energy conversion applications of direct current (DC) to alternating current (AC). Some of the criteria used for selection were: the complexity of its implementation and the number of components in it. Based on the analysis, we decided to choose the topology called Cascade Full-Bridge Converter, because the connection in stages allows an investor modular, which facilitates the replacement of elements to an action of maintenance, fault-tolerant topology is because, with the failure of an inverter stage, the output voltage level is reduced without the investor out of operation and successfully implemented in various applications.

So the integration of a powerful digital tool as the FPGA, a modulation technique for high performance and outstanding features multilevel topology, enabled the development of an efficient system for converting DC power to AC and suggested can be used in wind generation system.

CONTENIDO Índice de figuras …..…………………………………………………………………………...iii Índice de tablas ….…………………………………………….……………………………….iv Acrónimos ………………………………………………………………………………….…....v Nomenclatura ……………………………………………………………………………….….vii Capítulo 1. Introducción ............................................................................................... 1 1.1 Antecedentes ............................................................................................................ 1 1.2 Planteamiento del problema...................................................................................... 4 1.3 Revisión del estado del arte ...................................................................................... 4 1.4 Propuesta de solución............................................................................................... 6 1.5 Justificación............................................................................................................... 7 1.6 Objetivos y metas...................................................................................................... 8 1.7 Alcances.................................................................................................................... 8 1.8 Beneficios.................................................................................................................. 9 1.9 Estructura del documento.......................................................................................... 9 1.10 Referencias ............................................................................................................. 9 Capítulo 2. Fundamentos Teóricos ............................................................................ 13 2.1 Introducción............................................................................................................. 13 2.2 Inversores multinivel................................................................................................ 13 2.3 Modulación de Inversores multinivel ....................................................................... 17

2.3.1 Vectorial .......................................................................................... 18 2.3.2 Eliminación selectiva de armónicos................................................. 19 2.3.3 Sinusoidal PWM.............................................................................. 19

2.4 Dispositivo FPGA .................................................................................................... 22 2.4.1 Bloque lógico configurable .............................................................. 24 2.4.2 Trayectorias de interconexión ......................................................... 26 2.4.3 Bloques de entrada/salida (I/O)....................................................... 27 2.4.4 Bloque de memoria ......................................................................... 28 2.4.5 Bloque de control de reloj................................................................ 29

2.5 Selección del FPGA……………………………………………………………………….30 2.6 Referencias ............................................................................................................. 33 Capítulo 3. Diseño e Implementación ........................................................................ 37 3.1 Introducción............................................................................................................. 37 3.2 Diseño del Modulador PWM.................................................................................... 37

3.2.1 Metodología de diseño digital.......................................................... 38 3.3 Implementación del diseño...................................................................................... 41

3.3.1 Lenguaje VHDL ............................................................................... 41 3.3.2 Lenguaje de programación gráfico .................................................. 42 3.3.3 Generador de señales..................................................................... 42 3.3.4 Control de fase ................................................................................ 45 3.3.5 Comparadores de señales .............................................................. 46

ii

3.3.6 Sistema completo............................................................................ 46 3.3.7 Interfaz HMI..................................................................................... 48

3.4 Puertos de salida..................................................................................................... 50 3.5 Referencias ............................................................................................................. 50 Capítulo 4. Pruebas y Resultados .............................................................................. 53 4.1 Introducción............................................................................................................. 53 4.2 Pruebas de simulación ............................................................................................ 53 4.3 Resultados de simulación........................................................................................ 57

4.3.1 Índice de modulación en amplitud ................................................... 57 4.3.2 Análisis de armónicos ..................................................................... 59

4.4 Pruebas prácticas.................................................................................................... 62 4.5 Resultados prácticos ............................................................................................... 65

4.5.1 Índice de modulación amplitud........................................................ 65 4.5.2 Análisis de armónicos ..................................................................... 66

4.6 Referencias ............................................................................................................. 71 Capítulo 5. Conclusiones ............................................................................................ 73 5.1 Introducción............................................................................................................. 73 5.2 Conclusiones........................................................................................................... 73 5.3 Trabajos a futuro ..................................................................................................... 74 5.4 Aportaciones ........................................................................................................... 74 5.5 Contra tiempos ........................................................................................................ 75

ANEXO A Programa para obtener la FFT de la tensión entre fases……………………..77

iii

Índice de figuras Figura 1.1. Aerogenerador con convertidor estático de potencia plena. ......................... 3 Figura 1.2. Sistema de generación eólico con inversor multinivel en cascada................ 7 Figura 1.3. Comparación entre dispositivos µC, DSP y FPGA........................................ 8 Figura 2.1. Esquema general de un inversor multinivel................................................. 14 Figura 2.2. Inversor multinivel en cascada conectado a un aerogenerador. ................. 17 Figura 2.3. Estructura principal de una fuente de tensión trifásica. ............................... 17 Figura 2.4. Clasificación de las técnicas de modulación. .............................................. 18 Figura 2.5. Portadoras y Moduladora de PD. ................................................................ 20 Figura 2.6. Portadoras y Moduladora de POD. ............................................................. 21 Figura 2.7. Portadoras y Moduladora de APOD. ........................................................... 21 Figura 2.8. Portadoras y Moduladora de PSPWM......................................................... 22 Figura 2.9. Diagrama general de un FPGA. .................................................................. 23 Figura 2.10. Esquema general de un CLB. ................................................................... 24 Figura 2.11. Arreglo de slices en un CLB en un FPGA Xilinx........................................ 24 Figura 2.12. Recursos de los Slice de un FPGA de Xilinx............................................. 25 Figura 2.13. Interconexión de CLB en un FPGA Xilinx.................................................. 26 Figura 2.14. Bancos de I/O de un FPGA de Xilinx. ....................................................... 27 Figura 2.15. Memoria BRAM de un FPGA Spartan 3E. ................................................ 29 Figura 2.16. Diagrama a bloques de un DCM. .............................................................. 30 Figura 2.17. Resultados de “2009 Embedded Market Study”........................................ 31 Figura 2.18. Tarjeta Spartan 3E de Xilinx...................................................................... 32 Figura 3.1. Diagrama a bloques del Modulador PWM................................................... 38 Figura 3.2. Ciclo de trabajo variable.............................................................................. 38 Figura 3.3 Diagrama de bloques de la metodología del diseño digital. ......................... 39 Figura 3.4. Esquema general del Modulador PWM....................................................... 40 Figura 3.5. VI para generar una señal sinusoidal. ......................................................... 43 Figura 3.6. Configuración de la tabla de la señal sinusoidal. ........................................ 44 Figura 3.7. VI para generar una señal triangular. .......................................................... 45 Figura 3.8. Configuración de la tabla de la señal triangular. ......................................... 45 Figura 3.9. Control de fase de las señales. ................................................................... 46 Figura 3.10. Esquema general del comparador de señales. ......................................... 46 Figura 3.11. Programa completo del Modulador PWM.................................................. 47 Figura 3.12. Panel de control del Modulador PWM....................................................... 49 Figura 4.1. Esquema general de la verificación del modulador…………………………..53 Figura 4.2. Inversor multinivel en cascada trifásico....................................................... 54 Figura 4.3. Carga del inversor multinivel. ...................................................................... 55 Figura 4.4. Implementación de la técnica PSPWM. ...................................................... 55 Figura 4.5. Patrones PWM de los interruptores Q1, Q7 y Q13 ..................................... 56

iv

Figura 4.6. Tensión entre fases con m=0.8 pu. ............................................................. 57 Figura 4.7. Tensión entre fases con m=0.9 pu. ............................................................. 57 Figura 4.8. Tensión entre fases con m=1 pu. ................................................................ 57 Figura 4.9. Forma de onda de la corriente y la tensión con m=0.8. pu. ........................ 58 Figura 4.10. Espectro de la tensión Vab con m=0.5 pu................................................. 59 Figura 4.11. Espectro de la tensión Vab con m=1 pu.................................................... 60 Figura 4.12. Bandas laterales de los armónicos en 18 kHz........................................... 60 Figura 4.13. Bandas laterales de los armónicos en 36 kHz........................................... 61 Figura 4.14. Bandas laterales de los armónicos en 54 kHz........................................... 61 Figura 4.15. Diagrama de inversor de baja potencia..................................................... 63 Figura 4.16. Frecuencia y defasamiento entre señales moduladoras. .......................... 63 Figura 4.17. Frecuencia y corrimiento de fase señales portadoras 1, 2 y 3. ................. 64 Figura 4.18. Frecuencia y defasamiento entre señales portadoras 4, 5 y 6. ................. 64 Figura 4.19. Patrones PWM de Q1, Q2 y Q3 de la fase A. ........................................... 64 Figura 4.20. Tensión entre fases con m=0.8 pu. ........................................................... 65 Figura 4.21. Tensión entre fases con m=0.9 pu. ........................................................... 65 Figura 4.22 Tensión entre fases con m=0.8 pu. ............................................................ 65 Figura 4.23. Espectro de la tensión Vab con m=0.8. pu................................................ 66 Figura 4.24. Espectro de la tensión Vab con m=1 pu.................................................... 67 Figura 4.25. Bandas laterales de los armónicos en 9 kHz con m=0.8........................... 67 Figura 4.26. Bandas laterales de los armónicos en 18 kHz con m=0.8......................... 68 Figura 4.27. Bandas laterales de los armónicos en 27 kHz con m=0.8......................... 68 Figura 4.28. Pulsos con ciclo de trabajo al 50%....…………………………………………69 Figura 4.29. Detalle del tiempo de subida…………………………………………………..70 Figura 4.30. Detalle del tiempo de subida…………………………………………………..70 Figura 4.31. Distorsión armónica total al variar el índice de modulación....................... 71 Figura 4.32. Amplitud de la fundamental a distintos índices de modulación. ................ 71

Índice de tablas Tabla 2.1. Comparación de inversores multinivel…………………………………………..15 Tabla 2.2. Interfaz I/O con diversos estándares…………………………………………....28 Tabla 3.1. Resumen de recursos utilizados…………………………………………………48 Tabla 3.2. Distribución de pines del FPGA………………………………………………….50 Tabla 4.1. Tensión eficaz entre fases………………………………………………………..58 Tabla 4.2. THD de la tensión entre fases del inversor multinivel…………………………62

v

Acrónimos ADC Convertidor analógico-digital AMDEE Asociación mexicana de energía eólica AMEE Asociación mexicana de economía energética ANES Asociación de energía solar APOD Disposición alterna opuesta de fase ASIC Circuito Integrado de aplicación específica AVC Modulación por cancelación asimétrica de voltaje BRAM Bloque de memoria de acceso aleatorio CA Corriente alterna CCMLI Inversor multinivel de celdas en cascada CD Corriente directa CENIDET Centro nacional de investigación y desarrollo tecnológico CFE Comisión federal de electricidad CLB Bloque lógico configurable CLK Señal de reloj CPLD Dispositivos lógico programable complejo DAC Convertidor digital-analógico DCM Manejador digital del reloj DDS Sintetizador digital directo DF Factor de distorsión DLL Controlador de retardo del reloj DSP Procesador digital de señales EMI Interferencia electromagnética ER Energía renovable ESD Revista electrónica de diseño de sistemas embebidos EEtimes Revista electrónica de ingeniería electrónica FCMLI Inversor multinivel de capacitores flotados Flip-Flop Biestables síncronos FPGA Arreglo de compuertas programables en campo GEF Fondo para el medio ambiente mundial HDL Lenguaje de descripción de hardware HMI Interfaz hombre - máquina HP Caballos de fuerza HSTL_I_18 Tecnología de alta velocidad de transmisión a 1.5 V IEEE Instituto de ingenieros electrónicos y eléctricos IGBT Transistor bipolar de compuerta aislada IIE Instituto de investigaciones eléctricas IP Propiedad intelectual LabVIEW Paquete computacional que utiliza para programar lenguaje gráfico LCD Pantalla de cristal líquido

vi

LUT Tabla de consulta o contenido LVCMOS12 Tecnología CMOS de baja tensión 1.2 V LVCMOS15 Tecnología CMOS de baja tensión 1.5 V LVCMOS18 Tecnología CMOS de baja tensión 1.8 V LVCMOS25 Tecnología CMOS de baja tensión 2.5 V LVCMOS33 Tecnología CMOS de baja tensión 3.3 V LVTTL Baja tensión para lógica de transistor a transistor Mdb Millones de dólares MEM Máquina eólica mexicana Mf Factor de modulación MOSFET Transistor de efecto de campo de semiconductor–oxidometal, NPC Punto neutro enclavado NPCMLI Inversor multinivel de punto neutro enclavado NREL Laboratorios de energía renovable de Estados Unidos de América PC33_3 Tecnología de interconexión con periféricos a 33 MHz con un nivel 3.3 V PCI66_3 Tecnología de interconexión con periféricos a 66 MHz con un nivel 3.3 V PD Disposición de fase PDM Modulación por densidad de pulsos PEBB Bloque de potencia PEMEX Petróleos mexicanos PFC Corrector de factor de potencia PI Control proporcional - integral PLD Dispositivo lógico programable PMSM Maquina síncrona de imanes permanente POD Disposición opuesta de fase PS Corrimiento de fase PWM Modulación por ancho de pulso ROM Memoria de sólo lectura RST Señal de reset RTL Nivel de transferencia de registros SENER Secretaría de energía SHE-PWM Modulación de eliminación selectiva de armónicos SPWM PWM sinusoidal SRAM Memoria estática de acceso aleatorio SSTL18_I Tecnología para transmisores de resguardo a 1.8 V SSTL2_I Tecnología para transmisores de resguardo a 2.5 V STATCOM Compensador estático STATUS Registro de estados de banderas SVM Modulación de vectores de espacio THD Distorsión armónica total USB Bus serie universal VCA Tensión de corriente alterna VCD Tensión de corriente directa

vii

VHDL Lenguaje de descripción de hardware para circuitos integrados de muy alta velocidad

VI Instrumento virtual ZCS Conmutación a corriente cero

Nomenclatura m Índice de modulación en amplitud mf Índice de modulación en frecuencia µC Microcontrolador Pmax Potencia máxima (W) Q Interruptor RL Resistencia de carga (Ω) Va Tensión de la fase A a neutro (V) Vin Tensión de entrada (V) Vab Tensión entre fase A y fase B (V) Vbc Tensión entre fase B y fase C (V) Vca Tensión entre fase C y fase A (V) Vcd Tensión de corriente directa (V) Vo Tensión de salida (V) Vcco Tensión de alimentación al banco (V) VRMS Tensión eficaz (V) VREF Tensión de referencia Ω Ohms Ángulo de corrimiento

µ Micro (1x10-6)

Capítulo 1. Introducción

1.1 Antecedentes

Hoy en día, la diversificación energética para el desarrollo sustentable es un tema que ocupa a todos los sectores productivos de varios países. Es así que se ha empezado a reducir el consumo de la recursos fósiles, a mejorar la eficiencia de los procesos, a crear una conciencia sobre la escasez de los recursos naturales, a reutilizar y reprocesar los residuos, a disminuir los efectos contaminantes del uso de la energía, a reubicar al ser humano en su hábitat, a respetar a los demás seres vivos. La producción de energías limpias, alternativas y renovables no es por tanto una cultura o un intento de mejorar el medio ambiente, sino una necesidad a la que el ser humano se verá abocado, independientemente de opiniones, gustos o creencias.

Puesto que la fuente de energía fósil es finita, resulta inevitable que en unos años la demanda no pueda satisfacerse, salvo que se desarrollen nuevos métodos para obtener energía. Las alternativas de solución que se buscan actualmente se basan en el usos de energías renovables (ER), mismas que contribuyan al abasto de electricidad y a mitigar el cambio climático global.

En México, no obstante el gran potencial de las ER con las que cuenta, de 1993 al 2003 los hidrocarburos (petróleo y gas) mantuvieron la mayor participación en la oferta interna bruta de energía primaria, mientras que la contribución de las ER fue marginal. En cuanto a los hidrocarburos, Petróleos Mexicanos (PEMEX), en un comunicado de prensa, señaló que durante el primer trimestre de 2008 la producción de petróleo promedió dos millones 911 mil barriles diarios (Mdb) volumen 7.8 por ciento menor al registrado en igual periodo de 2007, de tres millones 157.6 Mdb [1]. En el comunicado se dijo que tal reducción es resultado, principalmente, de la declinación del campo Cantarell, así como de una baja en la extracción en la región marina, que fue inferior al 8.5, comparada con la obtenida en los primeros tres meses de 2007. Ante tal escenario, se han iniciado proyectos de generación de energía eléctrica por métodos renovables. Dichos proyectos son impulsados por la Secretaría de Energía (SENER) conjuntamente con la Comisión Federal de Electricidad (CFE), quienes esperan que, para el periodo 2005-2014, se incremente la producción de energía haciendo uso de hidroelectricidad a 2,254 MW, eoloelectricidad a 592 MW y geotermia en 125 MW [2].

La generación eólica es una de las fuentes de energía renovable más avanzadas desde el punto de vista de su factibilidad técnico-económico [3, 4]. Estudios realizados en el 2003 por el NREL (National Renewable Energy Laboratory) de Estados Unidos de América y diversas instituciones mexicanas1, han cuantificado su potencial superior a

2

40,000 MW; las regiones con mayor potencial son las penínsulas de Yucatán y Baja California, y el Istmo de Tehuantepec en Oaxaca, siendo este último de las mejores regiones a nivel mundial [2].

En 2005 la CFE inició la construcción en la Venta, Oaxaca, la primera planta eólica de gran escala (83 MW) y que entró en operación en el 2007 [5]. Adicionalmente, la SENER tiene programada la construcción de otros 505 MW de capacidad eólica (en la modalidad de productor independiente) en la misma región en los próximos años, con lo que se espera tener instalados 588 MW para el 2014.

El Instituto de Investigaciones Eléctricas (IIE), en su misión de promover la innovación tecnológica en el sector eléctrico y con base en un convenio celebrado con SENER, gestionó apoyo económico del Fondo para el Medio Ambiente Mundial (GEF, Global Environment Facility), a través del Programa de Naciones Unidas para el Desarrollo, para llevar a cabo un proyecto titulado “Plan de Acción para Eliminar Barreras para el Desarrollo de la Generación Eoloeléctrica en México” [6]. El proyecto está inscrito en el tema de cambio climático, dentro del programa operacional # 6 del GEF, mismo que corresponde a la promoción de la utilización de la energía renovable mediante la eliminación de obstáculos y la reducción de costos de ejecución.

En el desarrollo del proyecto se tienen contemplado el diseño y desarrollo de un aerogenerador con tecnología propia. Este sistema de generación eléctrica se le ha denominado “Máquina Eólica Mexicana” (MEM) [7]. La MEM constará de una turbina eólica de velocidad variable y, posiblemente, de un generador síncrono de inducción doblemente alimentado. Esto implica que la MEM no se conectará directamente a la red eléctrica, ya que la velocidad del rotor seguirá la velocidad del viento, produciendo energía eléctrica a frecuencia variable.

Hoy en día, las arquitecturas más empleadas para permitir el funcionamiento de las turbinas de velocidad variable y que proporcionan un buen flujo de energía a la red son [8, 9]:

• Con generador de inducción doblemente alimentado con convertidor estático de potencia back to back.

• Con generador síncrono con convertidor estático de potencia plena (Full Power Converter).

La figura 1.1 muestra el diagrama general de un sistema de generación eólico que emplea un generador síncrono de velocidad variable con convertidor estático de potencia plena.

3

Figura 1.1. Aerogenerador con convertidor estático de potencia plena.

(Figura 9 de [9])

Los sistemas de generación de energía eólicos que emplean convertidores estáticos de potencia plena, se encuentran constituidos por dos etapas:

1) Etapa rectificadora: Se encarga de convertir la tensión de corriente alterna (CA) entregada por el generador en una tensión de corriente directa (CD).

2) Etapa inversora: Se encarga de convertir la tensión de CD en tensión de CA con la frecuencia requerida para ser conectada a la red. La frecuencia de la tensión normalmente es de 60 Hz y se obtiene controlando el disparo de los interruptores de esta etapa.

El rectificador y el inversor serán los encargados de transformar la energía mecánica de la turbina a energía eléctrica.

Entre las etapas rectificadora e inversora se encuentra un bus de CD, el cual esta formado por un banco de capacitores. El bus de CD cumple con dos funciones: la primera es reducir el rizo en la tensión de CD y la segunda almacenar la energía del convertidor.

Al emplear el convertidor estático de potencia (rectificador-inversor) se puede aislar con eficacia las características dinámicas del generador eléctrico [9]. Otras ventajas que se tienen al utilizar un sistema de velocidad variable con un rectificador y un inversor de potencia son las siguientes:

• Bajo factor de distorsión con uso de pequeños filtro pasivos.

• Permite un control sencillo del ángulo de inclinación de las aspas, lo que reduce las tensiones mecánicas.

• Compensa dinámicamente los transitorios en el par y la potencia de salida, mejorando la calidad y la eficiencia del sistema.

• Reduce del ruido acústico.

• Tiene la capacidad de operar de forma aislada.

4

1.2 Planteamiento del problema

Si se desea desarrollar un aerogenerador que sea capaz de operar tanto en forma aislada como interconectado a una red eléctrica, es preferible optar por la configuración con convertidor estático de potencia plena aunque, como es evidente, este enfoque impone mayores restricciones sobre la etapa de potencia.

Si bien hoy en día se dispone de interruptores con grandes capacidades en el manejo de tensión y corriente [10], es conveniente optar por configuraciones de potencia que reduzcan, lo más posible, los esfuerzos sobre los elementos de conmutación. Una alternativa para alcanzar la reducción de esfuerzos es la utilización de configuraciones multinivel.

En los inversores multinivel la reducción de esfuerzos se obtiene a costa de incluir más interruptores en el convertidor, de manera que los esfuerzos se reparten entre un número mayor de elementos. Dos de los inconvenientes de este enfoque son, por un lado, la necesidad de controlar el encendido y apagado oportunos de más transistores; por otro lado, ocurre que la implementación de las técnicas de modulación se complica, lo que exige una mayor capacidad de cómputo en el bloque de gobierno del convertidor, normalmente construido con un procesador digital de señales DSP (Digital Signal Processor).

Estos inconvenientes se reflejan como un overhead mayor; es decir: el DSP debe dedicar un porcentaje mayor de recursos, tanto en tiempo de cálculo como en líneas de salida, para atender la operación del inversor. En casos extremos el consumo de recursos en estas tareas puede dificultar la implementación de otras funciones sustantivas, como la implementación de lazos de regulación. Es conveniente entonces disponer de un bloque auxiliar que, bajo la supervisión del DSP, se encargue de la operación del inversor multinivel, calculando correctamente los instantes de conmutación, y generando con precisión las señales de mando para los transistores.

1.3 Revisión del estado del arte

La revisión del estado del arte tiene como meta verificar qué tipo de soluciones se han reportado hasta ahora, enfocadas a reducir el consumo de recursos del DSP utilizado como bloque de gobierno para convertidores electrónicos de potencia. Para ello se recurrió a la base de datos de la IEEE, y una primera búsqueda indicó que el dispositivo utilizado como alternativa es el FPGA (Field Programmable Gate Array).

En una segunda búsqueda, utilizando la misma base de datos, se utilizaron como criterios de búsqueda las palabras “Power” y “FPGA” en el titulo del artículo; además, la búsqueda se limitó a trabajos publicados a partir de 2006. Los resultados de la revisión del estado del arte se resumen a continuación.

5

Artículos publicados en 2006

• A Five Three Level Neutral Point Clamped Converter Using DSP And FPGA Based Control Scheme. [11]. Este artículo presenta el desarrollo de un inversor conectado en topología NPC (Neutral Point Clamped) de tres niveles para el control de motores de cinco fases. El inversor fue implementado con IGBT (Insulated Gate Bipolar Transistor). El patrón PWM es generado por un FPGA de la familia Spartan II, fabricado por Xilinx, mientras que el sistema de medición de la tensión y de la corriente y se realizó con un DSP.

• Digital Anti-Windup PI Controller for Variable-Speed Motor drives Using FPGA and Stochastic Theory [12]. El artículo presenta la implementación de la teoría de control estocástica en un FPGA de la familia Spartan 3, fabricado por Xilinx, con la finalidad de evitar el efecto windup del control PI (Proporcional Integral) cuando este se satura. La aplicación esta orientada al control de motores de inducción de baja potencia.

• Performance Evaluation of an FPGA Controlled Soft Switched Inverter [13]. En este artículo se describe el desarrollo de un control de conmutación suave a cero corriente (ZCS, Zero Current Switching) para un inversor puente completo con carga resonante. El inversor fue implementado con MOSFET (Metal Oxide Semiconductor Field Effect Transistor). La técnica de modulación PDM (Pulse Density Modulation) fue implementada en un FPGA de la familia ACT2/1200XL, fabricado por Actel.

• An FPGA-Based Digital Modulator for Full- or Half Bridge Inverter Control [14]. El artículo presenta el desarrollo de un modulador digital para el control de inversores puente completo o medio puente. Los inversores fueron realizados con IGBT y la técnica de modulación AVC (Asymmetrical Voltage-Cancellation) que esta basada en la conmutación ZCS, fue implementada en un FPGA de la familia Cyclone, fabricado por Altera.

• A New Duty Cycle Control Strategy for Power Factor Correction and FPGA Implementation [15]. El artículo presenta el desarrollo de un sistema digital para la corrección del factor de potencia (PFC, Power Factor Corrector) variando el ciclo de trabajo la señal PWM que gobierna un convertidor elevador (Boost). El sistema PFC digital fue implementado en un FPGA de la familia Spartan IIE, fabricado por Xilinx.


• FPGA- Based Speed Control IC for PMSM Driver with Adaptive Fuzzy Control [16]. El artículo presenta el control de velocidad de una máquina síncrona de imanes permanentes (PMSM, Permanent Magnet Synchronous Machine). La ley de control difusa adaptiva fue implementada en un FPGA de la familia Cyclone II, fabricado por Altera. Los autores de este artículo reportaron que cuando el FPGA ejecuta tareas en paralelo, se logra mejorar el desempeño dinámico de la PMSM.

6

• Design and Implementation of a FPGA-Based Controller for Resonant Inverters [17]. El artículo presenta el diseño y la implementación de un controlador para un inversor resonante. El controlador fue realizado con el modelo de pequeña señal en lazo cerrado. La capacidad del control incluye el ajuste de la frecuencia y del ciclo de trabajo de la señal de modulación. El FPGA empleado fue de la familia VirtexII, fabricado por Xilinx.


• FPGA Based control IC Multilevel Inverter [18]. Se presenta el desarrollo de un inversor multinivel monofásico. La topología del inversor fue la de puentes completos en cascada. El número de niveles fue de nueve, de manera que la cantidad de patrones PWM fue de dieciséis. La técnica de modulación fue SPWM (Sinusiodal PWM), la cual fue implementada en un FPGA de la familia Cyclone, fabricado por Altera.

• FPGA Implementation of PWM Control Technique for Three Phase Induction Motor Drive [19]. El artículo presenta un sistema digital implementado en un FPGA de la familia Spartan II, fabricado por Xilinx. El sistema digital controla la operación de un motor trifásico de 3 HP (Horse Power). El sistema tiene la capacidad de ajustar los parámetros de velocidad, torque, aceleración desaceleración y dirección de giro del motor. Es importante mencionar que la alimentación al motor fue suministrada por inversor convencional.

La revisión de la literatura demuestra que el empleo de dispositivos programables tipo FPGA está firmemente establecido como una manera de aligerar el consumo de recursos de los DSP usados como bloque de gobierno para convertidores de altas prestaciones.

1.4 Propuesta de solución

Se propone desarrollar un bloque auxiliar que, bajo la supervisión del DSP, se encargue de la operación del inversor multinivel, calculando correctamente los instantes de conmutación, y generando con precisión las señales de mando para los transistores. En lo sucesivo, este bloque se denominará Modulador PWM, y se utilizará un FPGA para implementarlo.

La figura 1.2 muestra un diagrama de bloques de un sistema de generación de electricidad eólico en el que se propone el uso del Modulador PWM implementado en un FPGA.

7

Figura 1.2. Sistema de generación eólico con inversor multinivel en cascada.

El sistema de la figura 1.2 cuenta con un convertidor estático de potencia plena, en cuya etapa inversora cuanta con un conjunto de interruptores conectados en la topología de puentes completos en cascada, a la que en lo subsecuente se le llamará multinivel en cascada. Por otro lado, un Modulador PWM implementado en un FPGA, genera las señales de gobierno para los interruptores de la etapa inversora.

1.5 Justificación

El diseño e implementación del modulador PWM en FPGA, para un esquema como el de la figura 1.2, representa una alternativa de solución actual a la generación de electricidad.

Es importante mencionar que el uso del FPGA en aplicaciones de sistemas industriales va en aumento. Por otro lado, el modulador se sumaria a los trabajos de investigación que se desarrollan en nuestro país en instituciones como; IIE [7] y el Centro Nacional de Investigación y Desarrollo Tecnológico (CENIDET) [20,21], con relación a los temas de ER. Debemos enfatizar que los temas de ER están tomando gran relevancia a nivel mundial debido a los problemas ambientales a los que nos estamos enfrentando.

Otra justificación de carácter técnico es que un FPGA sobre sale de dispositivos similares como µC y DSP, cuando se les compara en la ejecución de un mismo algoritmo que se ejecuta en los tres dispositivos con una base de tiempo igual. La capacidad de un FPGA para ejecutar tareas en paralelo [22], le permite resolver una tarea en un menor tiempo. La figura 1.3 muestra de forma gráfica la comparación entre los tres dispositivos.

8

Figura 1.3. Comparación entre dispositivos µC, DSP y FPGA. (Figura 9 de [22]).

1.6 Objetivos y metas

Objetivo general

Desarrollar un Modulador PWM, para inversores multinivel, basado en un dispositivo programable en hardware.

Objetivos particulares

• Determinar qué FPGA es adecuado para la aplicación.

• Implementar una técnica de modulación de altas prestaciones, que permita variar tanto el índice de modulación en amplitud, así como, la frecuencia de la tensión de salida del inversor.

• Verificar el rendimiento del Modulador PWM.

• Realizar una interfaz HMI (Human Machine Interface), que permita al usuario controlar los principales parámetros del Modulador PWM.

1.7 Alcances

Los alcances del trabajo para el tema de tesis fueron:

• La implementación del Modulador PWM en un FPGA.

• La validación del Modulador PWM se realizó en un prototipo de baja potencia del inversor multinivel en cascada trifásico.

• No se contempló el diseño, construcción y puesta en operación de un inversor multinivel en cascada de mediana o alta potencia.

9

1.8 Beneficios

• El desarrollo del Modulador PWM en un FPGA, pretende ser una contribución sustantiva al desarrollo de la MEM.

• Hacer uso de dispositivos como el FPGA en el desarrollo de sistemas eléctricos de potencia, es permitir que éstos sistemas sean versátiles, reutilizables y compactos. Por otro lado, es importante mencionar que en los campos de la docencia e investigación el FPGA representa un dispositivo de mucho interés ya que se encuentra en el estado del arte.

1.9 Estructura del documento

En el capítulo 2 se describen los fundamentos teóricos necesarios para el desarrollo del tema de tesis, con base en éstos se realizó la selección de la topología del inversor multinivel, la técnica de modulación y el tipo de FPGA a utilizar en el desarrollo del Modulador PWM.

En el capítulo 3 se presenta el diseño e implementación de la técnica de modulación de alta prestaciones en el FPGA. La programación del FPGA se llevó acabo con el software LabVIEW (Laboratory Virtual Instrument Engineering Workbench) con una versión de evaluación.

En el capítulo 4 se describen las pruebas y resultados obtenidos en la validación del Modulador PWM. Las pruebas de operación se realizaron con un inversor multinivel trifásico de baja potencia, en este capítulo también se muestran los resultados de simulación realizados en PSIM, desarrollado por Powersim.

Por último, en el capítulo 5 se presentan las conclusiones y los trabajos a futuro que se sugieren realizar al Modulador PWM en FPGA.

1.10 Referencias

[1]. La Jornada OnLine, Disminución de producción de petróleo [en línea], Disponible http://www.jornada.unam.mx/ultimas /2008/04/21/ disminuyo-produccion-de-petroleo-crudo-7-8-en-enero-marzo-pemex, Notimex, abril 2008.

[2]. F. T. Roldán y E. G. Morales, “Energías Renovables para el Desarrollo Sustentable en México” Secretaría de Energía, Deutsche Gesellschaft für Technische Zusammenarbeit (GTZ) GMBH, enero de 2006.

[3]. V. Vlatkovic, “Alternative Energy: State of the Art and Implications on Power Electronics”, in Proc. 19th Applied Power Electronics Conference, vol. 1, 2004, page(s) 45-50.

[4]. Van por tecnología mexicana, [en línea], Disponible: http://www. planetaazul. com. mx/ www/ 2007/ 07/ 04/ van –por – tecnolia - oelica-mexicana - 2, México, D.F., 4 julio de 2007.

10

[5]. El Presidente Calderón en la Inauguración de la Central Eólica “La Venta II”, [en línea], Disponible: http://www.presidencia.gob.mx /prensa/? contenido = 29667, marzo de 2007.

[6]. Plan de Acción para Eliminar Barreras para el Desarrollo de la Generación Eoloeléctrica en México, [en línea], Disponible: http://www.planeolico. iie.org.mx/iiepnud.htm, marzo de 2008.

[7]. El IIE ofrece Taller de Arranque del Proyecto Máquina Eólica Mexicana, [en línea], Disponible: http://www.iie.org.mx/sitioIIE/sitio/control/03/ detalles. php?id=279, agosto de 2007

[8]. Baroudi, J.A.; Dinavahi, V.; Knight, A.M. “A Review of Power Converter Topologies for Wind Generators”, Electric Machines and Drives, 2005 IEEE International Conference, 15-18 May 2005, page(s): 458 – 465.

[9]. American Wind Energy Association, “Electrical Guide to Utility Scale Wind Turbines”, Policy Department 1101 14th Street NW Washington, DC March, 2005.

[10]. S. Bernet, “Recent Developments of High Power Converters for Industry and Traction Applications”, IEEE Transactions on Power Electronics, Vol. 15, No. 6, November 2000, page(s): 1102-1117.

[11]. Bakari Mwinyiwiwa, Olorunfemi Ojo and Zhiqiao Wu, “A Five Three Level Neutral Point Clamped Converter Using DSP And FPGA Based Control Scheme”, Power Electronics Specialists Conference PESC, 18-22, June 2006, pages: 1-7.

[12]. Da Zhang, Hui Li, and Emmanuel G. Collins, “Digital Anti-Windup PI Controller for Variable-Speed Motor drives Using FPGA and Stochastic Theory”, IEEE Transaction on Power Electronics, Vol. 21, No. 5, September 2006, pp.1496-1501.

[13]. A. Muthuramalingam, s.V. Vedula and P.A. Janakiraman, “Performance Evaluation of an FPGA Controlled Soft Switched inverter”, IEEE Transaction on Power Electronics, Vol. 21, No. 4, July 2006, pp.923-932.

[14]. Diego Puyal, Luis Barragán, Jesús Acero and Ignacio Millán, “An FPGA-Based Digital Modulator for Full- or Half Bridge Invertir Control”, IEEE Transaction on Power Electronics, Vol. 21, No. 5, September 2006, page(s):1479-1483.

[15]. Wanfeng Z. Yan-Fei L. and Bin Wu, “A New Duty Cycle Control Strategy For Power Factor Correction and FPGA Implementation”, IEEE Transaction on Power Electronics, Vol. 21, No. 6, Novembre 2006, page(s): 1745-1753.

[16]. 46 Ying Shieh Kung and Ming-Hung Tsai, “FPGA-Based Speed Control IC for PMSM Drive with Adaptive Fuzzy Control”, IEEE Transaction on Power Electronics, Vol. 22, No. 6, November 2007, page(s): 2476-2486

[17]. 47 Tian, J.; Berger, G.; Reimann, T.; Scherf, M.; Petzoldt, J., “Design and Implementation of a FPGA-Based Controller for Resonant Inverters”, Power Electronics Specialists Conference PESC,17-21 June 2007, page(s): 779 – 784.

[18]. 48 Ahmad, M.I., Husin, Z., Ahmad, R.B., Rahim, H.A., Abu Hassan, M.S., Md Isa, M.N., “FPGA based control IC Multilevel Inverter”, International Conference on Computer and Communication Engineering ICCCE 2008.: 13-15 May 2008, page(s): 319-322

11

[19]. 49 Parkhi, V.; Shilaskar, S.; Tirmare, M.; Jog, M, “FPGA Implementation of PWM Control Technique for Three Phase Induction Motor Drive”, First International Conference on Emerging Trends in Engineering and Technology ICETET, 16-18 July 2008 Page(s):996 – 1001.

[20]. D. L. G. Ojeda, “Convertidor back to back para el banco de pruebas de conversión Eolo-eléctrica en un Sistema Eléctrico Aislado” Tesis de maestría, Departamento de Ingeniería Electrónica, CENIDET, México 2008.

[21]. R. O. Domínguez, “Emulador De Turbina Eólica para Banco de Pruebas de Generación Eolo-Eléctrica”; Tesis de maestría, Departamento de Ingeniería Electrónica, CENIDET, México, 2007.

[22]. Monmasson, E., Cirstea, M.N. “FPGA Design Methodology for Industrial Control Systems—A Review”, IEEE Transactions on Industrial Electronics, Vol. 54, No. 4, Aug 2007, page(s): 1824-1842.

Capítulo 2. Fundamentos Teóricos

2.1 Introducción

En los últimos años los aspectos más relevantes a evaluar en los inversores multinivel han sido: la reducción del contenido de armónico en la tensión de salida y la reducción de la EMI (Electro Magnetic Interference), aspectos en los que son superiores a los convencionales. La selección de una topología del inversor multinivel para una aplicación no resulta ser obvia, hasta ahora es un reto no resuelto en la literatura.

Por otro lado, las técnicas de modulación tienen una estrecha relación con las pérdidas por encendido, por apagado y por conducción, lo que se ve reflejado en el contenido armónico de la tensión de salida del inversor, por lo tanto se debe ser cuidadoso en la selección de la técnica de modulación.

En cuanto a la elección del tipo de FPGA para realizar el Modulador PWM, esta se realizó con base en; la revisión del estado del arte presentado en el capítulo anterior y, un estudio de mercado de sistemas embebidos.

En este capítulo se describen los fundamentos teóricos que son la base para realizar el Modulador PWM, estos fundamentos permitieron seleccionar la topología del inversor, la técnica de modulación y el FPGA.

2.2 Inversores multinivel

Los inversores multinivel, resuelven el principal inconveniente de los inversores convencionales (tres niveles), que es el deterioro de la calidad de la energía en la red eléctrica a la que se encuentran conectados. Además, cuando se les compara con los inversores convencionales considerando un nivel de potencia equivalente, los inversores multinivel pueden presentar un contenido armónico inferior [1,2]. En consecuencia, con los inversores multinivel también puede reducirse el tamaño, peso y costo de los filtros de salida.

La forma más general de entender los inversores multinivel es considerarlo como un divisor de tensión. La figura 2.1 muestra la forma general de cómo la tensión de salida de CA se obtiene a partir de varios niveles de tensión de CD de entrada, siendo esta la diferencia básica respecto a un inversor convencional, donde la tensión de CD de entrada es de un solo nivel [3].

14

Figura 2.1. Esquema general de un inversor multinivel.

(Figura 1.5 de [3]).

Las principales características de los inversores multinivel son [4]:

• La disposición del voltaje de CD de entrada en múltiples niveles permite aumentar varias veces la tensión de salida del inversor empleando interruptores de una misma capacidad que en un inversor convencional.

• Cada interruptor debe bloquear solamente la tensión correspondiente a un único nivel de CD, evitando de esta manera el inconveniente del equilibrado estático y dinámico de la conexión en serie de los dispositivos electrónicos.

• La potencia de los inversores se incrementa al emplear voltajes mayores, sin necesidad de incrementar la corriente, evitando así mayores pérdidas durante la conducción, y por consecuencia, se mejora el rendimiento del inversor.

• El voltaje de salida en un inversor multinivel presenta un contenido armónico menor que el que se logra con un inversor convencional de potencia equivalente. Teóricamente podría obtenerse una distorsión armónica total (THD, Total Harmonic Distortion) nula si se dispone de un número infinito de niveles de la tensión de entrada.

• En aplicaciones con motores se genera una tensión de modo común inferior; por tanto, se reduce la corriente parásita que circula por los rodamientos del motor alargando su vida útil. Empleando un método de modulación adecuado se puede llegar a cancelar la tensión en modo común.

• Pueden operar con un intervalo amplio en la frecuencia de conmutación considerando las características de velocidad de los interruptores. En general, con los inversores multinivel se consiguen mejores formas de tensión y corriente de salida al aumentar la frecuencia de conmutación.

• La respuesta dinámica del inversor es más rápida, por tener más niveles de tensión de salida y emplear filtros de menor tamaño.

15

Actualmente la investigación y desarrollo de los inversores multinivel se centra en tres topologías [1, 5, 6].

• Inversor de diodos enclavados (Diode-Clamped Converter).

• Inversor con capacitores flotantes (Flying-Capacitor Converter).

• Inversor multinivel de puentes completos conectados en cascada (Cascaded Full-Bridge Converter).

Un estudio del estado del arte [6] de las tres topologías mencionadas arriba se resume en una tabla, ésta se muestra en la tabla 2.1:

Tabla 2.1. Comparación de inversores multinivel. (Tabla I de [6]).

Topología Dos niveles NPCMLI FCMLI CCMLI

Interruptor principal por fase, con diodo free

wheeling 2 2(n-1) 2(n-1) 2(n-1)

Diodos enclavados por fase

0 (n-1)*(n-2) 0 0

Capacitores bus de CD 1 (n-1) (n-1) 2

)1( −n

Capacitores a balancear por fase

0 0 2)1(*)1( −− nn

0

Técnica de control SPWM más popular

Portadora única

Multiportadora Phase

Disposition

Multiportadora Phase

Disposition

Multiportadora Phase Shifted

Amplitud normalizada de la fundamental de

tensión 2

Mf

Mfn *)1( −

2*)1(

Mfn − Mfn *)1( −

Amplitud normalizada del armónico de la

tensión de fase (en el peor caso)

0.312 Mf=1

0.063 Mf=0.7

0.065 Mf=0.7

0.08 Mf=0.7

Amplitud normalizada del armónico de la

tensión fase a fase (en el peor caso)

0.312 Mf=1

0.065 Mf=0.7

0.065 Mf=0.7

0.08 Mf=0.7

THD(%) de la tensión de fase de salida 156.1% 32.9% 33.1% 33.2%

16

Continuación de la tabla 2.1

Topología Dos

niveles NPCMLI FCMLI CCMLI

Costo - 1 0.85 0.85

Desbalance de tensión Pequeño Mediano Alto Muy pequeño

Aplicaciones - Sistema para

motores, STATCOM

Sistema para motores,

STATCOM

Fotovoltaicos, celdas de

combustible, etc.

En particular, en este trabajo de tesis se eligió realizar el Modulador PWM para la topología multinivel de puentes completos conectados en cascada, a la que en lo subsecuente se le llamará multinivel en cascada. La elección de la topología multinivel en cascada se fundamentó en las razones siguientes:

• La conexión por etapas permite tener un inversor modular, lo que facilita la sustitución de elementos ante una acción de mantenimiento.

• La topología es tolerante a fallos ya que, ante una falla de una etapa del inversor, el nivel de tensión de salida se reduce sin que el inversor salga de operación [7].

• La topología ha sido implementada exitosamente en diversas aplicaciones [8, 9, 10, 11, 12, 13]

Las desventajas de esta topología son:

• Las fuentes de alimentación de cada etapa deberán estar aisladas, por lo que sería necesario utilizar transformadores independientes acompañados con su respectivo puente de diodos para rectificar las señales, lo que incrementa el costo.

• La complejidad del control aumenta en proporción al número de niveles del inversor.

Es importante mencionar que la topología de inversor multinivel en cascada se encuentra en el estado del arte en aplicaciones de sistemas de generación de energía eléctrica por medios eólicos [12, 13].

Las figuras 2.2 y 2.3 muestran los esquemas en los que se utilizan los inversores multinivel en cascada.

17

RED ELÉCTRICA

PEBB PEBB PEBB

PEBB PEBB PEBB

PEBB = Power Electronic Building Block

Inversor multinivel en cascada

Figura 2.2. Inversor multinivel en cascada conectado a un aerogenerador.

(Figura 8 de [12]).

En la figura de 2.2 se puede ver un aerogenerador de baja velocidad de imanes permanentes, con estator de multipolos conectado a un bloque electrónico de potencia (PEBB, Power Electronic Building Block). Mientras que en la figura de 2.3 se puede ver generador síncrono de imanes permanentes, también con estator de multipolos conectado a un convertidor estático de potencia plena.

Inversor de 5 niveles

PMSG = Permanent Magnet Synchronous Generator

Turbina de viento

Red Eléctrica

Figura 2.3. Estructura principal de una fuente de tensión trifásica.

(Figura 8a de [13]).

2.3 Modulación de Inversores multinivel

En general, las estrategias de modulación PWM para las topologías multinivel presentan la desventaja de aumentar su complejidad de implementación, en la medida que se busca sintetizar una tensión en forma sinusoidal con un número grande de niveles. Esto se debe principalmente al uso de circuitos analógicos, como los comparadores, que ocasionan que crezca el tamaño del modulador e influyen en la posibilidad de falla y, por consiguiente, una disminución en la capacidad de modificación del modulador.

18

A lo largo del tiempo, diversos investigadores en la materia han intentado clasificar las técnicas de modulación de distinta manera [5,11,14,15,16,17], la clasificación más reciente se muestra en la figura 2.4 [17].

Figura 2.4. Clasificación de las técnicas de modulación.

(Figura 7 de [17]).

La técnicas de modulación con mayor frecuencia de uso en los inversores multinivel son tres; vectorial, eliminación selectiva de armónicos y sinusoidal, las cuales destacan sobre todas las demás, gracias a sus buenas prestaciones. Las tres técnicas son básicamente una extensión o modificación a las estrategias PWM empleadas en los inversores convenciones [18,19]. Enseguida se describe cada una de ellas.

2.3.1 Vectorial

La técnica de modulación vectorial SVM-PWM (SVM, Space Vector Modulation) fue ampliamente usada en los años 80´s en convertidores convencionales. Una de las razones por la que tuvo bastante éxito fue su característica de aprovechar al máximo el bus de CD, ya que podía operar al inversor en la zona de sobre modulación [20]. La modulación vectorial para inversores convencionales permitió que el control de los interruptores fuese de alta eficiencia.

En la modulación SVM-PWM la tensión de salida deseada se puede expresar como un vector de referencia dentro del diagrama vectorial de tensiones, cuya longitud se relaciona con la amplitud y la velocidad de giro del vector es igual a la frecuencia deseada de la tensión de salida.

Las principales características de la modulación SVM-PWM son:

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• Del análisis espectral de la tensión de salida, se ha observado que la magnitud de la componente fundamental es de hasta 2√3 Vcd cuando el índice de modulación en amplitud m es igual a 1 [20].

• Seleccionando apropiadamente la secuencia de los vectores se pueden reducir las pérdidas de conmutación del inversor.

• La modulación se puede solucionar en el dominio de Park o D-Q.

• La complejidad de la selección de los vectores de estado y de los estados redundantes se incrementan de manera severa cuando se incrementa el número de niveles.

Es precisamente el último punto de sus características lo que representa una complejidad matemática para su implementación, lo que ha limitado su uso de una forma más amplia en el disparo de interruptores de inversores multinivel.

2.3.2 Eliminación selectiva de armónicos

La técnica de eliminación selectiva de armónicos SHE-PWM (Selective Harmonic Elimination), es una estrategia de modulación a frecuencia fundamental, también conocida como Staircase Modulation [21]. Una característica importante de este tipo de modulación es la eliminación del contenido armónico de baja frecuencia, de la tensión de salida del inversor. Sin embargo, el índice de modulación de amplitud m no tiene un intervalo amplio de operación, motivo por el cual no se tiene un control adecuado sobre la amplitud de la tensión.

El principal problema asociado con esta técnica, es obtener la solución analítica del sistema de ecuaciones trascendentales no lineales. Para ello se ha requerido emplear paquetes computacionales sofisticados como MATLAB (MATrix LABoratory) con herramientas (toolboxes) como GAOT (Genetic Algorithm Optimizations Toolbox), en donde se realizan programas con algoritmos que permiten resolver el inconveniente del reducido intervalo en el índice de modulación de amplitud m y, que además optimicen el THD y el factor de distorsión (DF, Distortion Factor) de la tensión de salida del inversor [22,23]. La implementación de esta técnica ha dado buenos resultados, pero su complejidad matemática se incrementa cuando el inversor a gobernar es de más de tres niveles.

2.3.3 Sinusoidal PWM

La técnica de modulación más popular para el disparo de los interruptores en los inversores multinivel es la sinusoidal natural o SHPWM (Sub-Harmonic PWM). Su popularidad se debe a su simplicidad y los buenos resultados que en todos los escenarios de operación, incluso en la sobremodulación, en donde la magnitud de componente fundamental de la tensión de salida del inversor se encuentra hasta en 4/π Vcd [24].

20

La técnica SHPWM parte de la comparación de una señal moduladora (sinusoidal) con varias señales portadoras (triangulares) para generar los patrones PWM. La técnica SHPWM para inversores multinivel se puede dividir básicamente en dos categorías:

1) Disposición de portadoras, que a su vez se dividen en tres:

a) Disposición de fase PD (Phase Disposition)

b) Disposición opuesta de fase POD (Phase Opposition Disposition)

c) Disposición alterna opuesta de fase APOD (Alternative Phase Opposition Disposition)

2) Corrimiento de fase de portadoras PSPWM (Phase Shifted Pulse Width Modulation)

Para la implementación de cada una de las técnicas arriba mencionadas se requieren n-1 señales portadoras por cada nivel (n=nivel) por fase deseado en la tensión de salida. Enseguida se describe cada una de las variantes, tomando como base un inversor multinivel monofásico de 5 niveles, de manera que el número de portadoras es igual a cuatro.

a) PD. La fase en cada una de las señales portadoras es similar y sólo se encuentran desplazadas por un nivel positivo y negativo de CD. Ver figura 2.5.

Figura 2.5. Portadoras y Moduladora de PD.

b) POD. Esta técnica las señales portadoras que se encuentran por encima de cero tienen un corrimiento en fase de 180° con respecto a las señales portadoras que se encuentran por debajo de cero. Ver figura 2.6.

21

Figura 2.6. Portadoras y Moduladora de POD.

c) APOD. La disposición de las señales portadoras es de 180º una respecto a la otra y desplazadas un nivel positivo y negativo de CD. Ver figura 2.7.

Figura 2.7. Portadoras y Moduladora de APOD.

Las técnicas PD, POD y APOD se emplean con mucha frecuencia en inversores multinivel de diodos enclavados [6, 14, 15].

2) PSPWM. En esta técnica las señales portadoras se encuentran desfasadas según la cantidad de niveles n que se tenga en el inversor. El defasamiento se determina por:

1360

−=

nϕ …(1)

22

La característica principal de esta técnica es la de realizar corrimientos de fase entre portadoras con la finalidad de posicionar el rizo de conmutación a una frecuencia mayor a la de conmutación, lo que reduce el contenido armónico de la tensión de salida. La figura 2.8 muestra el corrimiento de fase entre portadoras de 90º.

Figura 2.8. Portadoras y Moduladora de PSPWM.

Por sus buenos resultados la técnica PSPWM, se recomienda para el disparo de interruptores conectados en la topología multinivel en cascada [6, 14, 15].

Después de haber analizado las diversas técnicas de modulación, se seleccionó la de multiportadoras con corrimiento de fase (PSPWM), ya que esta cuenta con las mejores prestaciones, razón por la cual se ha implementado con éxito en diversas aplicaciones [11, 13, 25, 26, 27, 28, 29]. Las principales características de la técnica PSPWM son:

• Bajo contenido armónicos en la tensión de salida.

• Capacidad para variar la amplitud de la tensión de salida (índice de modulación de amplitud m variable).

• Permite equilibrar un posible desbalance en las tensiones de las fuentes de CD del inversor (balance del bus de CD).

2.4 Dispositivo FPGA

Los PLD son circuitos integrados de la subfamilia de los circuitos integrados de aplicación específica ASIC (Applications-Specifics Integrated Circuit). Los ASIC son considerados de alta eficiencia, debido a que su tamaño es bastante pequeño; en consecuencia, sus trayectorias de conexiones son muy cortas, lo que da lugar a una de sus características principales: un bajo consumo de energía. Los niveles de configuración de un ASIC pueden estar en el campo de lo físico, por la construcción del

23

hardware, o a nivel lógico, por la configuración por software. Ello depende del subconjunto o tipo de ASIC que se emplee. Dentro de los ASIC sobresalen los FPGA, que son un arreglo de compuertas (Gate Array) tolerante a errores de diseño y reprogramable por el usuario [30].

Internamente, un FPGA esta compuesto por un número finito de recursos predefinidos, con interconexiones programables para implementar un circuito digital reconfigurable. Los recursos predefinidos se encuentran integrados básicamente por:

• CLB (Configurable Logic Block): Estos bloques van desde una simple compuerta hasta módulos complejos y suelen incluir Flips-Flops (FF) y tablas de consulta (LUT, Look Up Tables) para facilitar la implementación de circuitos combinacionales y secuenciales.

• Trayectorias de interconexión (Routing Channel): La estructura de interconexión interna en un FPGA consiste en un conjunto de pistas o trazas que pueden conectarse mediante elementos de conexión programables.

• Bloques entrada/salida (I/O, Input/Output). Constituyen una interfaz bidireccional programable de conexión de entrada/salida; son el medio de comunicación con periféricos (circuitos externos) al FPGA.

En la figura 2.9 se muestra un diagrama general de la constitución de un FPGA.

Figura 2.9. Diagrama general de un FPGA.

El diseño y la implementación de las arquitecturas generales de un FPGA se encuentran escasamente descritas en la literatura abierta, debido a que mucha de la información es propiedad de los fabricantes. Además, no todos los FPGA son iguales ya que su arquitectura depende del fabricante. Con la finalidad de brindar un mejor panorama sobre la funcionalidad de un FPGA, a continuación se describen los elementos que lo integran.

24

2.4.1 Bloque lógico configurable

La arquitectura del CLB varía de un FPGA a otro y básicamente se distingue por la manera en que los FF y las LUT están dispuestos [31]. Un esquema general de la constitución de un CLB se muestra en la figura 2.10.

Acarreo de salida

Salida combinacional

Salida secuencial

Acarreo de entrada

Reloj

Entradas [0:3]

LUTD

Flip-Flop

Trayectoria de acarreo

Figura 2.10. Esquema general de un CBL.

(Figura 2 de [31]).

Cada CLB puede ser tan simple como una LUT de 3 entradas o tan compleja como una ALU (Arithmetic Logic Unit) de 4 bits. La diferencia en el tamaño del bloque es comúnmente denominada granularidad del bloque lógico. El nivel de granularidad en un FPGA tiene un gran impacto en el tiempo de configuración del dispositivo. Por ejemplo, un dispositivo con una granularidad fina, para realizar cálculos pequeños, emplea muchos puntos de configuración y requiere de más bits de datos durante su configuración [32]. Por ejemplo, un CLB de un FPGA de la familia Spartan 3, fabricado por Xilinx [33], se compone de cuatro “slices” (término propio de Xilinx para referirse a las unidades básicas de un FPGA) interconectados como se muestra en la figura 2.11.

Figura 2.11. Arreglo de slices en un CLB en un FPGA Xilinx.

(Figura 16 de [33]).

25

Los cuatro slices (X0Y0, X0Y1, X1Y0 y X1Y1) tienen en común los elementos siguientes:

1) Generadores de funciones lógicas implementados en LUT de 4 entradas (LUT4 (G) y LUT4 (F)).

2) Registros de almacenamiento (Registers).

3) Multiplexores (F5MUX y FiMUX ).

4) Circuitos lógicos para el manejo de acarreo (carry) y compuertas lógicas aritméticas.

Tanto la pareja de slices de la izquierda (sliceM) X0Y0 y X0Y1, como la ubicada en la derecha (sliceL) X1Y0 y X1Y1, utilizan elementos para proveer las funciones lógicas, aritméticas y de ROM (Read Only Memory).

Por otro lado, los sliceM (los de la izquierda) soportan dos funciones adicionales, que son:

1) Almacenamiento de datos usando RAM16 (Random Access Memory) distribuida.

2) Corrimiento de datos con registros de 16 bits (SRL16).

Para ejemplificar mejor lo descrito en la figura 2.12, se presentan los recursos de cada uno de los slices.

Figura 2.12. Recursos de los slice de un FPGA de Xilinx.


Las LUT son los componentes más útiles en el arreglo de los CLB, ya que permiten implementar cualquier función booleana. En cuanto a los FF, éstos pueden usarse para realizar un pipeline (técnica para realizar un proceso en paralelo), que es una de las características más sobresalientes de los FPGA.

Por otro lado, los circuitos de acarreo son recursos especiales del CLB y cuya finalidad es acelerar los cálculos que requieran el corrimiento de bits a la derecha o a la izquierda en registros. Los corrimientos son necesarios para ejecutar operaciones aritméticas como división y multiplicación.

26

Los CLB de FPGA más recientes incluyen compuertas XOR y multiplicadores con sumador, lo que permite implementar de manera eficiente una gran variedad de funciones matemáticas. Estos bloques son conocidos como DSP48 para Virtex de Xilinx [34], DSP Block para Stratix de Altera, o sysDSP Block para ECP de Lattice.

2.4.2 Trayectorias de interconexión

La arquitectura de ruteado de un FPGA consiste en un conjunto de bloques de conexión programables. Los bloques de conexión pueden ser alambres o multiplexores. El objetivo de los bloques de conexión es conectar, de manera eficaz, las líneas y columnas existentes entre CLB.

El software de configuración de los FPGA tiene toolbox para la interconexión (place and route) de las trayectorias de ruteado. Estás herramientas son las encargadas de decidir en cuáles elementos lógicos se implementará la lógica diseñada por el usuario y, cómo deben programarse las interconexiones para que el diseño funcione de acuerdo con las especificaciones de tiempo y los retardos que se han definido.

Por otro lado, la arquitectura de ruteado también depende del fabricante y del tipo de FPGA a utilizar [35]. Por ejemplo, para un FPGA de la familia XC2000, fabricado por Xilinx, se utilizan tres tipos de recursos de interconexión, que son:

1) Conexiones directas,

2) conexiones de propósito general y

3) líneas de largo recorrido.

En la figura 2.13 se muestra como los tres tipos de conexiones.

Figura 2.13. Interconexión de CLB en un FPGA Xilinx. (Figura 6 de [35]).

27

En la figura 2.13 se puede observar que las conexiones directas sólo son para proporcionar un enlace entre CLB vecinos superior, inferior y a la derecha. Si hay necesidad de conectar una red a un CLB más lejano, se tienen que utilizar las conexiones de propósito general, que son segmentos de pista dispuestas horizontal y verticalmente a lo largo de todo el FPGA. Su longitud está limitada siempre a la distancia lejana entre 2 CLB, por lo que, para realizar conexiones más largas, hay que utilizar las matrices de interconexión (GRM, General Routing Matrix), las cuales permiten distribuir señales de reloj y de reset. Esta red de distribución GRM, puede llevar las señales de reloj a todos los CLB con poca diferencia de tiempo (Skew).

Es importante mencionar que la interconexión entre los CLB con el hardware del FPGA es de gran importancia ya que, cuando el porcentaje de CLB se incrementa significativamente en un FPGA, a las herramientas de ruteo automático se les dificulta obtener los enlaces necesarios entre los bloques. Por tanto, es necesario tener buenas estructuras de interconexión en los FPGA.

2.4.3 Bloques de entrada/salida (I/O)

La interfaz de entrada/salida, es otra componente particular que tienen los FPGA. Por ejemplo, para un FPGA de la familia Spartan 3E, fabricado por Xilinx [33], divide las I/O del integrado en cuatro bancos que se pueden configurar para tener una interfase con lógica de diferentes estándares eléctricos de manera independiente. Los cuatro bancos se configuran aplicando diferentes tensiones de alimentación a los pines, denominados Vcco y VREF. Al utilizar diferentes valores de Vcco para los distintos bancos se puede tener un sistema con interfase a diferentes familias lógicas, dentro del mismo FPGA. La figura 2.14 muestra la distribución de los bancos de un FPGA Spartan 3E.

Figura 2.14. Bancos de I/O de un FPGA de Xilinx.


La tabla 2.2, contiene la información de las familias con las que el FPGA puede conectarse, con respecto al estándar eléctrico.

28

Tabla 2.2 Interfaz I/O con diversos estándares. (Tabla 6 de [33]).

VCCO Alimentación/Compatibilidad.

I=entrada; I/O=entrada/salida; O=salida Estándar

1.2V 1.5V 1.8V 2.5V 3.3V

LVTTL -- -- -- -- I/O

LVCMOS33 -- -- -- -- I/O

LVCMOS25 -- -- -- I/O I

LVCMOS18 -- -- I/O I I

LVCMOS15 -- I/O I I I

LVCMOS12 I/O I I I I

PC33_3 -- -- -- -- I/O

PCI66_3 -- -- -- -- I/O

HSTL_I_18 -- -- I/O I I

HSTL_III_18 -- -- I/O I I

SSTL18_I -- -- I/O I I

SSTL2_I -- -- -- I/O I

Los bloques de I/O pueden programarse para realizar una conexión de entrada, salida o de tercer estado (alta impedancia). Las tres señales se comportan como sigue:

• La señal de entrada: Introduce información a los componentes internos del FPGA para que se procese de acuerdo con las funciones programadas.

• La señal de salida: Es la encargada de proporcionar la salida de los datos procesados en los componentes internos del FPGA hacia su interfaz externa.

• La señal del tercer estado: Determina cuando una conexión de salida está en estado de alta impedancia, con la finalidad de no causar interferencia con otras conexiones en la interfaz externa con el FPGA.

2.4.4 Bloque de memoria

Un componente que es ampliamente utilizado en la implementación de los diseños digitales, es la memoria. La familia Spartan 3E, contiene bloques de memoria embebida llamados BRAM (Block Random Access Memory). La arquitectura de los BRAM esta basada SRAM (Static Random Access Memory), en las cuales no es necesario hacer un refresh para conservar la información.

Una BRAM contiene 18kb, los cuales se dividen en 16kb asignados para el almacenamiento de datos y, en algunas configuraciones de memoria, los 2kb son asignados en bits de paridad. Físicamente, la BRAM es una memoria de puerto dual que puede leerse y escribirse al mismo tiempo. La relación entre el ancho y la

29

profundidad de cada BRAM es configurable. Incluso, múltiples bloques pueden ser conectados en cascada para crear memorias más anchas y/o más profundas.

La Figura 2.15 muestra un esquema general de una BRAM de la familia Spartan 3E.

a) Memoria de puerto dual. b) Memoria de un puerto simple.

Figura 2.15. Memoria BRAM de un FPGA Spartan 3E. (Figura 32 de [33]).

Uno de los usos más frecuentes de la BRAM es el almacenamiento de formas de onda arbitrarias y tablas de funciones trigonométricas, como seno y coseno, lo cual es de gran utilidad cuando se requiere ejecutar el procesamiento digital de señales.

2.4.5 Bloque de control de reloj

Cada fabricante utiliza una arquitectura diferente para el control y distribución de reloj. Por ejemplo, para un FPGA Spartan 3 de Xilinx, el sistema de control del reloj consiste en bloques integrados llamados DCM (Digital Clock Managers) que proporcionan un control avanzado de los tiempos de ejecución de las tareas a realizar por el FPGA.

Los DCM tienen como principal función evitar retardos del reloj y, con ello, mejorar el funcionamiento de sistema. Otra de las funciones que realizan los DCM es multiplicar o dividir la frecuencia de reloj, para sintetizar una nueva frecuencia de reloj. Además, los DCM acondicionan la señal de reloj para contar siempre con un ciclo de trabajo al 50 %.

Dentro de los DCM, existen bloques específicos para controlar retardos de tiempo denominados DLL (Delay Locked Loop). Cuando se utilizan relojes externos estos bloques sincronizan el reloj interno con el reloj externo del sistema, controlando el desplazamiento de fase entre los relojes y aseguran un retardo de distribución similar para la lógica interna del FPGA.

30

La figura 2.16 muestra el diagrama de bloques del controlador de reloj de un FPGA Spartan 3E.

Corrimiento de fase

Ent

rad

a et

apa

Pas

os d

e re

tard

o

Ent

rada

sal

ida

DFS

Estado lógico

CLK0CLK90CLK180CLK270CLK2XCLK2X180CLKDIV

CLKFX

CLKKX180

STATUS[7:0]LOCKEDRST

CLKIN

CLKFB

PSINCDECPSENPSCLK

Distribución de reloj de retardo

DCM

Figura 2.16. Diagrama a bloques de un DCM. (Figura 40 de [33]).

Realizado el estudio de los principales recursos con los que cuenta un FPGA, se tuvo un criterio más amplio, esto permitió su selección.

2.5 Selección del FPGA

Recientemente la revista electrónica ESD (Embedded Systems Design) [36] y EEtimes (Electronic Engineering Times) [37], fuentes de información ampliamente reconocidas a nivel mundial por la veracidad de sus contenidos y relacionados con el estado del arte del sistemas embebidos, realizaron un estudio de mercado llamado “2009 Embedded Market Study” [38]. El estudio reveló que Xilinx ocupa desde hace unos años el primer lugar como proveedor de FPGA a nivel mundial en el desarrollo de sistemas embebidos, con una cuota de mercado cercana al 80%. También se encontró que el segundo proveedor es Altera. Es importante mencionar que las diferencias entre Xilinx y Altera, a nivel de silicio, son mínimas pues ambos fabricantes tienen productos similares. Sin embargo, existen diferencias evidentes. Xilinx sigue apostando por la reconfiguración dinámica, mientras que Altera la ha descartado totalmente, lo que significa que Xilinx permite a sus usuarios la modificación o reconfiguración con la finalidad de mejorar o crecer sus sistemas digitales. Otra diferencia es el nivel de las herramientas que se emplean para programar los FPGA, ya que Xilinx permite trabajar a un nivel de programación más bajo que Altera.

En cuanto a la forma de programar los FPGA, solo cerca del 14% de usuarios de FPGA utilizan los IP (Intellectual Property) para MicroBlaze (MicroBlaze es el nombre del procesador embebido en los FPGA de la familia Spartan de Xilinx) y NIOS (NIOS es el nombre del procesador embebido en los FPGA de Altera), aún considerando que

31

tanto Xilinx y Altera, casi los regalan con la esperanza que los usuarios los adopten tarde o temprano [30]. La figura 2.17 muestra los resultados del estudio de mercado “2009 Embedded Market Study”.

2%

2%

2%

3%

3%

5%

4%

5%

7%

14%

2%

3%

5%

10%

9%

19%

11%

18%

41%

54%

67%

76%

0% 10% 20% 30% 40% 50% 60% 70% 80%

Otros

CADENCE

Symplicity

Mentor Graphics

Atmel

Quicklogic

Cypress

Actel

Lattice

Altera

Xilinx

Fabricantes

Real

Estimado

Figura 2.17. Resultados de “2009 Embedded Market Study”.

(Diapositiva 67 de [38]).

El estudio de mercado realizado por las compañías ESD y EEtimes, así como, la revisión del estudio del estado del arte, presentada en el capítulo anterior, confirman que Xilinx es el fabricante de FPGA que presenta las mejores alternativas de solución en la implementación de sistemas embebidos, razones por las cuales se decidió implementar el Modulador PWM un FPGA de Xilinx. La tarjeta de Xilinx que cubre perfectamente los requerimientos en cuanto a tamaño de memoria, velocidad de procesamiento, cantidad de puertos entrada/salida, etc., para un desarrollo digital como el Modulador PWM es un kit Spartan 3E. El kit esta integrado principalmente por los dispositivos siguientes [39]:

• FPGA matricula XC3S500E.

• Arreglo de compuertas 500,000.

• 232 Entradas/Salidas.

• 92 Entradas/Salida Diferenciales.

• 20 Multiplicadores de longitud 18x18.

• 4 DCM.

• Memoria no volátil matricula XCF04.

• 4 Mbit de memoria PROM (Programmable Read-Only Memory).

• 64 MB (512 Mbit) de memoria DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory).

32

• 16 MB (128 Mbit) de memoria paralela tipo NOR Flash.

• CPLD (Complex Programmable Logic Device) matricula XC2C64A.

• LCD de pantalla verde 16 x 2.

• Puerto para mouse PS/2.

• Puerto de video VGA (Video Graphics Array).

• Puerto para red 10/100 Ethernet.

• 2 puertos seriales RS-232.

• Puerto USB de 25 Mbps.

• Reloj de 50 MHz.

• Conector de expansión Hirose FX2 de 100 hilos.

• Seis conectores de expansión.

• Cuatro canales para conversión digital analógico matricula LTC2664.

• Dos canales para conversión analógico digital matricula LTC1407 con preamplificador de ganancia programable matricula LTC6912-1.

• Perilla de Encoder con push-button.

• Ocho leds.

• Cuatro interruptores de desplazamiento.

• Cuatro push-button .

• Socket de ocho pines para reloj auxiliar.

La figura 2.18 muestra el kit Spartan 3E.

Figura 2.18. Tarjeta Spartan 3E de Xilinx. (Figura 1 de [39]).

33

2.6 Referencias

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Capítulo 3. Diseño e Implementación

3.1 Introducción

En este capítulo se escriben los aspectos relacionados con el diseño e implementación del Modulador PWM en el FPGA matricula XC3S500E del kit Spartan 3E. En la etapa de diseño se describen los requerimientos de la técnica de modulación PSPWM. Por otro lado, en la etapa de la implementación se describe la manera y el lenguaje empleado para la programación del FPGA.

El Modulador PWM se implementó para gobernar los interruptores de un inversor multinivel en cascada trifásico, el cual fue diseñado para generar siete niveles de tensión de fase a neutro. Los limites mínimo y máximo que se implementaron en el modulador para el control de la frecuencia en la tensión de salida, se fijaron de 50 a 70 Hz, respectivamente, con una resolución de 0.01 Hz. Por otro lado, los límites para el control de la frecuencia de las señales portadoras se establecieron de 1 kHz a 5 kHz, con una resolución de 10 Hz.

3.2 Diseño del Modulador PWM

Como primer paso en el diseño del Modulador PWM, es necesario conocer los requerimientos de la técnica de modulación PSPWM, los cuales se listan enseguida:

• Señales sinusoidales (moduladoras) con frecuencia y amplitud variables. La frecuencia de la moduladora define la frecuencia de la tensión de salida del inversor. La cantidad de señales moduladoras depende del número de fases.

• Señales triangulares (portadoras) con frecuencia variable y amplitud constante. El cociente entre la frecuencia de la portadora y la frecuencia de la moduladora es el índice de modulación en frecuencia mf de un inversor; se recomienda que este índice sea mayor o igual a 21 [1]. El número de señales portadoras por fase está dado por el número de niveles menos uno.

• Corrimiento de fase entre señales portadoras () definido por:

1360

−=

nϕ …(1)

Donde, n es el número de niveles de fase a neutro.

• Comparadores de magnitud entre las señales moduladoras y cada una de las señales portadoras. El número de comparadores por fase también está dado por el número de niveles menos uno.

38

Con base en los requerimientos citados, el diseño del modulador necesitó elementos como; generadores de señal sinusoidal y triangular, controladores de corrimiento de fase de las mismas y un conjunto de comparadores. En la figura 3.1 se muestra un diagrama a bloques del diseño del modulador.

Figura 3.1.Diagrama a bloques del Modulador PWM.

Hablando del patrón PWM que general en modulador, es importante mencionar que, en un período de la señal moduladora, el ciclo de trabajo de los pulsos es variable ya que el ancho de pulso depende del nivel de las señales portadora y moduladora en cierto instante de tiempo. La figura 3.2 muestra cómo se realiza la variación del ciclo de trabajo de los pulsos.

Figura 3.2. Ciclo de trabajo variable.

3.2.1 Metodología de diseño digital

Para implementar con éxito los sistemas digitales en un FPGA, es necesario seguir la metodología que permite planificar y ordenar el desarrollo de los sistemas digitales en dispositivos de hardware programable [2].

En la figura 3.3 se muestra el diagrama a bloques de la metodología de diseño digital que se sigue para implementar un sistema digital en un FPGA.

39

Figura 3.3 Diagrama de bloques de la metodología del diseño digital. (Figura 3-4 de [4]).

Las partes medulares de la metodología de diseño digital son:

• Especificación y diseño: Las especificaciones deberán describir los requerimientos con los que debe contar la solución. Al existir una especificación formal se fincan las bases sobre las que habrá de realizarse el sistema digital.

• Verificación: La verificación de la operación de un sistema digital antes de realizar su implementación final, puede ser realizada por medio de una simulación. La simulación permitirá la redefinición de aspectos de operación del sistema y, el reordenamiento de los recursos del dispositivo como; memorias, registros,

40

unidades aritméticas y estados de máquina, a este reordenamiento de recursos se le conoce como RTL (Register Transfer Level).

• Revisión final e Integración: Si los pasos anteriores se siguieron de manera correcta, entonces se puede proceder a la implementación del sistema digital en el FPGA.

Por otro lado, el esquema general de diseño del modulador en el FPGA XC3S500E, se muestra en la figura 3.4. Del lado izquierdo de la figura se ve el diagrama de flujo del diseño digital que se emplea en la programación los FPGA. El kit Spartan 3E, al centro de la figura, genera los patrones PWM que activan a los interruptores del inversor, para que las conmutaciones de éstos sinteticen la tensión de salida con múltiples niveles y a la frecuencia de la señal moduladora.

Figura 3.4. Esquema general del Modulador PWM.

Es importante mencionar que en la implementación del modulador, además de los generadores de señal, el control de fase y el conjunto de comparadores, también se asignaron los puertos de salida del FPGA y se realizó la interfaz Hombre – Máquina (HMI, Human Machine Interface) con la cual el usuario controla la operación del inversor.

41

3.3 Implementación del diseño

Los generadores de las señales sinusoidal y triangular se implementaron en los BRAM (Block Random Access Memory) del FPGA. Éstos contienen la información de la magnitud en un período completo de las señales. El control de corrimiento de fase se hizo por medio de una operación de substracción entre registros como se describirá más adelante.

A continuación se describen se describen los detalles de cómo se programó el modulador en el FPGA.

3.3.1 Lenguaje VHDL

El lenguaje de programación de los FPGA es el HDL (Hardware Description Language) [3]. Este lenguaje, permite la implementación de circuitos digitales complejos en dispositivos que tienen capacidad de reconfiguración de hardware. Empleando HDL, las interconexiones de los sistemas digitales completos se realizan por hardware y no en software. En la programación de software, por ejemplo, la secuencia de instrucciones que ejecuta un CPU (Central Processor Unit) es de manera serial, es decir, una detrás de la otra, de manera que los efectos de una instrucción dependen exclusivamente de los efectos de las instrucciones anteriores. En cambio, cuando se realiza la programación de hardware, se pueden realizar muchas tareas al mismo tiempo, es decir, en paralelo, por lo que el uso del lenguaje HDL para diseñar e implementar sistemas digitales en dispositivos programables en hardware como el FPGA permite que se reduzca el tiempo en que se ejecuta una tarea.

A finales de la década de los 70´s, con el propósito de contar con un estándar para diseñar, modelar, y documentar circuitos digitales complejos, el gobierno de los Estados Unidos patrocinó la creación del lenguaje VHDL (VHSIC, Hardware Description Language), el que se usaría para el desarrollo de los nuevos circuitos integrados de alta velocidad Very High Speed Integrated Circuit (VHSIC) [3]. Posteriormente, el IEEE lo estandarizó con el número 1076. En 1996, el VHDL se convirtió en un estándar IEEE-1076.3 para el diseño de sistemas digitales.

El VHDL describe el comportamiento del sistema digital a implementar. Este lenguaje usa diversos niveles de abstracción para lograr su objetivo. En un principio, se utilizó un lenguaje de descripción que permitía, mediante sentencias simples, describir completamente un circuito. A estos lenguajes se les llamó netlist puesto que eran simplemente eso, un conjunto de instrucciones que indicaban la interconexión entre los componentes de un diseño; es decir, se trataba de una lista de conexiones. A partir de estos lenguajes simples, que ya eran auténticos lenguajes de descripción de hardware, se continuo trabajando en el desarrollo de herramientas computaciones para describir los sistemas digitales, utilizando directamente un lenguaje con bloques en vez de usar

42

un listado ya que, desde el punto de vista del ser humano, los esquemas y bloques son mucho más sencillos de entender.

3.3.2 Lenguaje de programación gráfico

Históricamente, programar un FPGA había sido tarea de ingenieros con un conocimiento profundo de VHDL, lo cual exige transitar una curva de aprendizaje muy pronunciada. Hoy en día, muchos proveedores de sistemas embebidos ofrecen herramientas computacionales con lenguajes de programación gráficos o por bloques como LabVIEW, desarrollado por National Instruments ó Simulink, desarrollado por MathWorks. Estos lenguajes son considerados de alto nivel y alcanzan altos niveles de abstracción, por lo que logran la síntesis de circuitos digitales a partir su descripción.

En particular el Modulador PWM se realizó con la versión de evaluación de LabVIEW 8.6, el cual incluye un toolbox para programar los FPGA de Xilinx (llamado FPGA Module) [5]. Las características principales del módulo son:

• IP (Intellectual Property) a nivel de componentes CLIP (Component-Level Intellectual Property) para facilitar la integración de código HDL al desarrollo de un proyecto con lenguaje gráfico.

• Herramientas que son como asistentes en línea para crear rápidamente aplicaciones que requieran ejecutarse en tiempo real y trasladado del lenguaje gráfico a código HDL.

• LabVIEW Statechart Module para implementar en FPGA el control basado en máquinas de estados.

• Herramientas de simulación que facilitan el desarrollo y depuración de un proyecto.

• Bloques de funciones FPGA IP en punto fijo.

• Transformada rápida de Fourier (FFT, Fast Fourier Transform.) • Proporcional Integral Derivativo (PID) multicanal. • Generadores de señal. • Filtro tipo Notch.

Es importante mencionar que, en el lenguaje de LabVIEW, a un conjunto de bloques interconectados entre si y que realizan un función especifica se le conoce como VI (Virtual Instruments).

3.3.3 Generador de señales

Los generadores de las señales sinusoidal y triangular se programaron empleando el método sintetizador digital directo (DDS, Direct Digital Synthesis). LabVIEW emplea este método para sintetizar formas de onda, con la particularidad de generarlas controlando su frecuencia y fase de manera muy precisa [6, 7, 8].

43

La parte medular del método DDS es el manejo del acumulador. El acumulador es un contador que almacena el valor actual de la fase de la forma de onda a generar. La velocidad con la que se actualiza el acumulador y el valor del incremento determinan la frecuencia de la forma de onda. Por ejemplo, si el acumulador se actualiza 360 veces por segundo y el acumulador se incrementa en un grado, la frecuencia generada es de 1 Hz (360 grados por segundo). Cuando el acumulador alcanza el valor máximo de la fase (360 grados), éste empieza nuevamente desde 0 grados. El tamaño del acumulador define entonces la precisión con la que se genera una forma de onda; comúnmente se emplean 32, 48 o 64 bits para este contador. En un acumulador de 32 bits el valor de la fase tiene un intervalo de 0 a 4,294,967,295, para representar un ciclo completo (0 a 360 grados) de la forma de onda de la señal que se desea sintetizar.

El valor actual del acumulador se utiliza para la lectura de la tabla que contiene los valores de la magnitud de la forma de onda a generar y con esta lectura se determina el siguiente valor de salida. La tabla contiene un ciclo de la forma de onda a generar y normalmente su longitud va desde 1,024 a 8,192. Debido a que generalmente el acumulador tiene un valor mucho más grande que la resolución de la tabla, la operación de lectura también se puede realizar por medio de interpolaciones entre dos muestras. De esta manera se logra una mayor resolución, el acumulador regresa un valor más preciso y se mejora considerablemente el control de la frecuencia y fase de la señal a generar; todo ello tiene como consecuencia menos distorsión armónica en la señal.

En la figura 3.5 se muestra un VI para generar una forma de onda sinusoidal empleando el método DDS. Se puede observar que el acumulador se actualiza a razón de un ciclo máquina del FPGA, y la función de saturación ajusta automáticamente a cero cuando el registro del acumulador alcanza el valor máximo.

Figura 3.5. VI para generar una señal sinusoidal.

44

El VI de la forma de onda sinusoidal también incluye una entrada de restablecimiento (reset) que lleva a cero el valor del acumulador, lo que puede usarse para sincronizar múltiples generadores de formas de onda.

Cuando se emplea una tabla con un tamaño de 2,048 (2^11), es posible realizar un corrimiento lógico de 5 bits con la finalidad de incrementar la resolución de la señal de salida a 16 bits (2^16 = 65,535); así es posible generar una señal sinusoidal con un control de frecuencia y fase más preciso. Para editar el tamaño de la tabla, se debe colocar el mouse sobre el icono la tabla de contenido y oprimir el botón derecho, hecho esto se deberá elegir del menú la opción de propiedades e inmediatamente aparecerá un pantalla similar a la que se muestra en la figura 3.6.

Figura 3.6. Configuración de la tabla de la señal sinusoidal.

Por otro lado, la amplitud de la señal a sintetizar se encuentra definida en una tabla con un tamaño de 35,536 (2^16), divididos en dos para los valores del semiciclo positivo que van desde 0 hasta 32,768 y para el semiciclo negativo desde 0 hasta -32,767. Estos valores se multiplican por el registro de control de amplitud, el cual es un entero sin signo de 16 bits. Posteriormente el resultado se recorre 15 lugares a la derecha, lo que significa que se divide para obtener un valor de amplitud igual a la unidad. Finalmente, este resultado se lleva a una salida analógica o un proceso donde otro VI use la señal generada.

La síntesis de la forma de onda triangular se realizó de manera similar a la sinusoidal; sólo fue necesario editar en las propiedades del ícono de la tabla de contenido el tipo de la forma de onda. Las figuras 3.7 y 3.8 muestran el VI y la configuración del tipo y tamaño de la tabla de la señal triangular.

45

Figura 3.7. VI para generar una señal triangular.

Figura 3.8. Configuración de la tabla de la señal triangular.

De manera que el tamaño de las tablas de consulta (LUT), para sintetizar las formas de onda sinusoidal y triangular es de 2048 (2^11), con la capacidad de almacenar registros de 16 bits (35,536).

3.3.4 Control de fase

El control de fase de las señales sinusoidal y triangular se encuentra implícito en los VI de cada una de ellas. Este control consiste en la resta del valor del registro del acumulador y valor del registro de control de fase de las señales. En la figura 3.9 se muestra el VI del control de fase, en la figura de abajo también se aprecia que cuando el acumulador alcanza su valor máximo (lo que representa 360º de la fase), éste empieza nuevamente desde 0º.

46

Saturación del acumulador

Valor del acumulador

Incremento del acumulador

Control de la faseHacia la tabla de contenido

Reset del acumulador

Figura 3.9. Control de fase de las señales.

3.3.5 Comparadores de señales

El conjunto de comparadores del modulador se programó por medio de un bloque llamado mayor que. Este bloque entrega a su salida un nivel lógico que depende de la comparación entre las señales sinusoidal y triangular: si la entrada x (señal triangular) es mayor que la entrada y (señal sinusoidal) la salida es uno, de lo contrario la salida es cero. La figura 3.10 muestra el esquema general de la operación de un comparador.

Figura 3.10. Esquema general del comparador de señales.

3.3.6 Sistema completo

La integración de los VI´s del modulador para el gobierno de los interruptores de un inversor multinivel en cascada trifásico, de siete niveles de fase a neutro, se muestra en la figura 3.11.

Es importante mencionar que los generadores de señal se encuentran corriendo en un solo loop del programa, lo que significa que se está ejecutando la tarea de lectura y comparación de las señales de forma paralela, lo que trae como resultado que los patrones PWM no tengan defasamiento indeseados y, por consecuencia, se habrá implementado un Modulador PWM de alta eficiencia.

47

Figura 3.11. Programa completo del Modulador PWM.

48

Los recursos del FPGA XC3S500E que se emplearon en la implementación del modulador se resumen en la tabla 3.1.

Tabla 3.1. Resumen de recursos utilizados.

Recursos Disponibles Usados (%)

Flip Flops 9,312 38

LUT 9,312 35

Puertos I/O 232 44

BSCANs 1 100

BUFGMUXs 24 8

MULT18X18 20 85

BRAM16 20 90

SlicesL 4656 58

SlimeM 2328 1

3.3.7 Interfaz HMI

El control de la tensión de salida del inversor se logra variando el indice de modulación en amplitud m, determinado por la relación siguiente:

moduladoraseñalladetensión

sinusoidalseñalladetensiónm = …(3)

Para variar este indice se desarrolló una interfaz HMI entre el modulador y el usuario, a través del puerto USB del kit Spartan 3E y uno de los puertos USB de la computadora. La interfaz HMI no sólo tiene la finalidad controlar el indice de modulación en amplitud m del inversor, tambien realiza las funciones siguientes:

• Control de la amplitud de la señal moduladora en un intervalo de 0 a 1 V.

• Control de la frecuencia de la señal moduladora y portadora un intervalo de 50 a 70 Hz y 1 kHz a 5 kHz, respectivamente.

• Capacidad para modificar la frecuencia de corrimiento de las señales portadoras de 0 a 360º.

• Detiene la operación del modulador y reinicia la operación del mismo.

Con esta interfaz es posible modificar en línea (sin detener al FPGA) el índice de modulación en amplitud m y el índice de modulación de frecuencia mf; incluso se podría cambiar el corrimiento de fase de las portadoras si así fuera necesario, todo esto por medio de perillas de control en el panel frontal de la interfaz HMI. Un cambio de posición de las perillas cambian el valor de los registro de amplitud, fase y frecuencia del modulador. Por ejemplo, girando la perilla de control de amplitud de la señal

49

moduladora, se modifica el registro de control de amplitud del VI de la señal sinusoidal, se cambia el índice de modulación en amplitud m y, con ello, la tensión de salida del inversor. Por otro lado, si se necesitará cambiar el indice de modulación en frecuencia mf, bastaria con cambiar la posición de control de frecuencia de la señal portadora.

La figura 3.12 muestra el panel frontal de la interfaz HMI del Modulador PWM.

Figura 3.12. Panel de control del Modulador PWM.

En cuanto a las resoluciones en el índice de modulación en amplitud m, en la determinación de las frecuencias y en los corrimientos de fase de las señales moduladoras y portadoras, se tiene lo siguiente:

• La resolución del índice de modulación en amplitud m se encuentra definida por la relación siguiente:

76832

1

2

115 ,

mderesolucion == …(4)

• Las frecuencias de las señales moduladoras y portadoras se encuentran definidas por las relaciones siguientes:

frecuenciadefactor

perillaladecuentas*e*RLUTfrecuencia

310= …(5)

ts*frecuenciadefactor 322= …(6)

50

donde RLUT (Read LookUp Table) es el tiempo en que el FPGA lee el contenido de una tabla de dimensión de 215. Con un ciclo máquina de 20ns RLUT resulta de 764 µs. El tamaño del acumulador es de 232 y ts = 20ns.

• El factor de corrimiento de fase, para las señal moduladora y portadora se encuentra definida por la relación siguiente:

completocicloundegrados

acumuladordeltamañofasedeocorrimientdefactor = …(6)

3.4 Puertos de salida

Con la finalidad de entregar los dieciocho patrones PWM a los interruptores del inversor multinivel trifásico, se asignación los pines de salida del FPGA XC3S500E de la manera que se muestra en la tabla 3.2.

Tabla 3.2. Distribución de pines del FPGA.

Fase A Fase B Fase C

No. De Pin

del FPGA Nombre

No. de Pin

del FPGA Nombre

No. de Pin

del FPGA Nombre

7 FX2_IO2 8 FX2_IO3 20 FX2_IO15

9 FX2_IO4 10 FX2_IO5 22 FX2_IO17

11 FX2_IO6 12 FX2_IO7 24 FX2_IO19

13 FX2_IO8 14 FX2_IO9 26 FX2_IO21

15 FX2_IO10 16 FX2_IO11 28 FX2_IO23

17 FX2_IO12 18 FX2_IO13 30 FX2_IO25

Es importante mencionar que la configuración de los bancos (ver punto 2.4.3) de los bloques de entrada/salida (I/O) del FPGA 3XC500E, permite establecer conexión con diversos estándares eléctricos, en particular se habilitó la configuración del banco cero para realizar una interconexión con los estándares tipo LVTTL a 3.3 V. Así que, la capacidad en corriente de los puertos de salida en esta configuración es de 16 mA [10].

3.5 Referencias

[1]. J. P. Contreras, Modulación por Ancho de Pulso (PWM) y Modulación Vectorial (SMV). Una introducción a las Técnicas de Modulación, Universidad Autónoma de Occidente, El hombre y la Máquina, Julio-diciembre Cali, Colombia, 2005

[2]. Guillermo Guichal, Diseño Digital Utilizando Lógicas Programables [en línea],Disponible:http://fpga.com.ar/ notas/ Notas Completas.htm, Argentina 2003.

[3]. Sudhakar Yalamanchili, “Introductory VHDL from Simulation to Synthesis”, Xilinx Design Series, Prentice Hall Design Series, 2001, pagínas

51

[4]. Programmable Logic Desing Quick start Handbook http://www.xilinx.com/publications/products/cpld/logic_handbook.pdf, April 12, 2006

[5]. Desde la Creación Rápida de Prototipos hasta la Implantación de Bajo Costo con NI CompactRIO: en línea disponible http://zone.ni.com/devzone /cda/tut/p/id/8345, 9 de Febrero 2009.

[6]. Understanding Direct Digital Synthesis (DDS), http://zone.ni.com/devzone /cda /tut/p/id/5516.

[7]. L. Cordesses, "Direct Digital Synthesis: A Tool for Periodic Wave Generation (Part 1)" IEEE Signal Processing Magazine, DSP Tips & Tricks column, pp. 50-54, Vol. 21, No. 4 July 2004.

[8]. L. Cordesses, “Direct Digital Synthesis: A Tool for Periodic Wave Generation (Part 2)” IEEE Signal Processing Magazine, DSP Tips & Tricks column, pp. 110-117, Vol. 21, No. 5, Sep. 2004.

[9]. Reporte de residencias profesionales del desarrollo del Inversor Multinivel en Cascada, CENIDET, México 2006.

[10]. Spartan-3E FPGA Family: Complete Data Sheet, [en línea], Disponible: http://www.xilinx. com/support/documentation/data_sheets/ds312.pdf, April 18, 2008

Capítulo 4. Pruebas y Resultados

4.1 Introducción

Se verificó la operación del modulador de forma teórica (por medio de simulaciones) y práctica (experimental). En cuanto a la simulación, se utilizó el software PSIM, desarrollado por la compañía Powersim. En la práctica se utilizó como plataforma de prueba un inversor multinivel en cascada trifásico de baja potencia [1], diseñado para generar siete niveles de tensión de fase a neutro.

Un esquema general de las pruebas de verificación del Modulador se presenta en la figura 4.1.

Figura 4.1. Esquema general de la verificación del modulador.

4.2 Pruebas de simulación

Se llevaron a cabo simulaciones previas a las pruebas prácticas, para conocer y familiarizarse con la técnica de modulación PSPWM en aspectos como secuencia de disparo de los interruptores, las formas de onda de tensión y corriente en la carga a diferentes índices de modulación en amplitud m, etc.

Los requerimientos de simulación se establecieron con base en un inversor multinivel en cascada trifásico, diseñado para generar siete niveles de tensión de fase a neutro. Los requerimientos para las simulaciones fueron los siguientes:

• Tres señales moduladoras a una frecuencia de 60 Hz, defasadas 120º una respecto de la otra.

• Seis señales portadoras a una frecuencia de 3000 Hz, defasadas 60º una respecto de la otra.

• Dieciocho fuentes de CD de 30 volts.

54

• Carga tipo resistiva con un valor de 1500 Ω y con una inductancia de 5mH conectada en serie para representar la inductancia de cableado.

• Tiempo de simulación fue de 20ms, con una resolución de muestreo de 2µs.

Es importante mencionar que la carga fue resistiva, ya que el inversor que se utilizó en la verificación experimental no permitía el suministro de potencia reactiva. En cuanto a la selección del tiempo de muestreo de 2 µs, se basó en la capacidad de muestreo que tiene un osciloscopio Tektronix, modelo TDS3054B, el cual se utilizó en la verificación experimental del modulador. El objetivo fue comparar de forma cualitativa los resultados teóricos con los prácticos, usando un tiempo de muestreo similar.

La figura 4.2 muestra el diagrama eléctrico del circuito utilizado para evaluar la operación del modulador de forma teórica. En esta figura también se muestra la numeración de los interruptores, la cual se tomó como la secuencia de disparo.

Figura 4.2. Inversor multinivel en cascada trifásico.

En la figura de 4.2, también se puede observar que con una señal de disparo, se controla a los dos interruptores (principal y complemento) que forman una rama del inversor puente H. El interruptor complemento recibe la misma de disparo invertida (negada) y con un retraso, respeto a la señal de disparo del interruptor principal. La negación y el retraso de la señal de disparo es generado por medio de la compuerta lógica NOT, lo que evita un corto circuito en el bus de DC.

55

La figura 4.3 muestra la carga conectada al inversor, dispuesta en configuración estrella con neutro flotado.

Figura 4.3. Carga del inversor multinivel.

En la figura 4.4 se muestra el circuito que genera los patrones PWM para el disparo de los interruptores del inversor, las seis señales portadoras a 3 kHz y las tres señales moduladoras a 60 Hz.

b) Señales portadoras.

a) Circuito generador de los

patrones PWM.

c) Señales moduladoras.

Figura 4.4. Implementación de la técnica PSPWM.

56

En la figura 4.5 sólo se muestran tres de los patrones PWM, correspondientes a los interruptores Q1, Q7 y Q13, que son los primeros interruptores de cada una de las fases. Los patrones se generaron con un índice de modulación en amplitud m igual a 1.

Figura 4.5. Patrones PWM de los interruptores Q1, Q7 Y Q13.

57

4.3 Resultados de simulación

4.3.1 Índice de modulación en amplitud

Las simulaciones variando el índice de modulación en amplitud se hicieron en un intervalo de 0.5 a 1 pu., con una resolución de 0.5 pu. Los resultados en las figuras 4.6, 4.7 y 4.8 presentan sólo las formas de onda de la tensión de salida cuando m es igual a 0.8, 0.9 y 1 pu.

Figura 4.6. Tensión entre fases con m=0.8 pu.


Figura 4.8. Tensión entre fases con m=1 pu.

58

En cuanto a la tensión eficaz entre fases a diferentes valores de m, los resultados se presentan en la tabla 4.1.

Tabla 4.1 Tensión eficaz entre fases.

Índice m (pu.) Vab(VRMS) Vbc(VRMS) Vac(VRMS)

0.50 63.84 62.01 63.53

0.55 69.25 69.25 68.97

0.6 74.34 72.52 74.13

0.65 79.21 77.44 79.12

0.70 84.11 82.62 84.26

0.75 88.63 87.71 89.43

0.8 94.76 93.01 93.08

0.85 100.16 97.29 98.78

0.9 105.64 101.34 104.58

0.95 111.09 105.43 110.33

1.0 116.41 109.59 115.94

De la tabla 4.1 se puede concluir que la tensión eficaz entre fases crece de forma directamente proporcional al incremento en m.

En cuanto a la corriente de carga, es importante mencionar que ésta se encuentra en fase con la tensión salida de fase a neutro. En la figura 4.9 se muestra la forma de onda de la corriente y tensión fase a neutro, cuando m es igual a 0.8 pu.

Figura 4.9. Forma de onda de la corriente y de la tensión con m=0.8. pu.

59

Como era de esperarse, las corrientes están en fase con su respectiva tensión fase a neutro.

4.3.2 Análisis de armónicos

Los resultados anteriores se procesaron de manera matemática con un programa que se desarrolló en MATLAB [Anexo A]. Este programa reconstruye la tensión entre fases, obtiene la FFT, la THD, el valor máximo de la fundamental y, en una gráfica, presenta el espectro en frecuencia de la tensión de salida del inversor.

• Ubicación de los armónicos.

Considerando que la carga es similar en las tres fases, lo cual implica tener un sistema equilibrado y que, por consecuencia, las tensiones entre fases deben ser iguales, sólo se presentan los resultados del análisis de los armónicos en la tensión Vab.

En las figuras 4.10 y 4.11 se muestran los resultados del espectro en frecuencia de la tensión Vab, normalizado en amplitud para m igual a 1 pu. y 0.5 pu. respectivamente. Se utilizan estos valores para m porque son los límites mínimo y máximo con los que se implementó el modulador.

102

103

104

0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

Frecuencia (Hz)

Am

plitu

d(N

orm

aliz

ada)

Fundamental

Armónicos

36 kHz 54 kHz18 kHz

153.96volts

Figura 4.10. Espectro de la tensión Vab con m=1 pu.

60

102

103

104

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

Frecuencia (Hz)

Aam

plitu

d(N

orm

aliz

ada)

Fundamental77.8 volts

Armonicos

18 kHz 36 kHz 54 kHz

Figura 4.11. Espectro de la tensión Vab con m=0.5 pu.

Como era de esperarse, la ubicación de los armónicos no cambia al variar el valor de m.

Los detalles de la ubicación de los armónicos en las bandas de 18, 36 y 54 kHz, cuando m es igual a 0.8, se muestran en las figuras 4.12, 4.13 y 4.14 respectivamente.

104.22

104.23

104.24

104.25

104.26

104.27

104.28

0

0.01

0.02

0.03

0.04

0.05

0.06

Frecuencia18 kHz

Am

plitu

d(N

orm

aliz

ada)

18,06017,94017,700 18,30017,580 18,420

Figura 4.12. Bandas laterales de los armónicos en 18 kHz.

61

104.53

104.54

104.55

104.56

104.57

104.58

0

0.005

0.01

0.015

0.02

0.025

0.03

0.035

36 kHz

Am

plitu

d(N

orm

aliz

ada)

36,06035,94035,700

35,58035,340

35,22034,980 37,020

36,78036,660

36,42036,300

Frecuencia


104.71

104.72

104.73

104.74

104.750

0.002

0.004

0.006

0.008

0.01

0.012

0.014

0.016

54 KHz

Am

plitu

d(N

orm

aliz

ada)

54,78054,660

55,500

53,58053,340

53,22052,980

52,86052,620

55,02055,140

55,380

53,94053,700

54,06054,300

54,420

52,500

Frecuencia


En las figuras 4.12, 4.13 y 4.14 se observa que la localización de los armónicos más significativos se encuentra determinada por la siguiente relación:

)i*mof(]a*)fpo*)n[((cosarmóniUbicación ±−= 1 ……(1)

Donde: n = números de niveles por fase del inversor. a = números consecutivos (1, 2, 3, 4,….)

f po = frecuencia de portadora (3 kHz). f mo = frecuencia de moduladora (60 Hz). i = números impares (1, 3, 5, 7, 9, 11, 13, 15, 17, 19, 21,23, 25…)

62

• Distorsión armónica total (THD)

En cuanto al análisis de la THD de la tensión entre fases, los resultados se presentan en la tabla 4.2 para diferentes valores de m.

Tabla 4.2. THD de la tensión entre fases del inversor multinivel.

Índice m (pu) THD

0.50 0.5535

0.55 0.5247

0.60 0.4878

0.65 0.4535

0.70 0.4184

0.75 0.3828

0.80 0.3543

0.85 0.3332

0.90 0.3097

0.95 0.2871

1 0.2623

De la tabla 4.2 se puede concluir que la THD de la tensión entre fases decrece de forma inversamente proporcional al valor de m.

4.4 Pruebas prácticas

Las pruebas experimentales de operación del modulador, tomaron como base las simulaciones previamente descritas. Se utilizó como plataforma de prueba un inversor multinivel en cascada trifásico de baja potencia, diseñado para generar siete niveles de fase a neutro.

En la figura 4.15 se muestra el diagrama del inversor de baja potencia, en esta figura también se muestra la numeración asignada a los interruptores principales y complemento que forman una rama del inversor.

63

Figura 4.15 Diagrama de inversor de baja potencia.

En la figura 4.15 también se puede apreciar que con una señal de disparo se generan las dos señales de compuerta para los transistores principal y complemento, que forman una rama del puente H. Como puede apreciarse existe un circuito secuencia que invierte y a su vez genera un retardo de la señal de disparo que debe llegar a la compuerta del transistor complemento, lo que evita un corto circuito en el bus de CD a través de la rama del puente H [2]. Con base en lo anterior, se decidió no implementar el tiempo muerto en el modulador, ya que el circuito secuencial realizaría dicha función.

En cuanto a las mediciones de frecuencia y fase de las señales moduladoras y portadoras se hicieron usando un detector de cruce por cero. La figura 4.16 muestra las mediciones de frecuencia y fase de las tres señales moduladoras empleando el detector de cruce por cero.

Figura 4.16. Frecuencia y defasamiento entre señales moduladoras.

64

Las mediciones de frecuencia y fase de las seis señales portadoras empleando el detector de cruce por cero se muestran en las figuras 4.17 y 4.18.

Figura 4.17. Frecuencia y corrimiento de fase señales portadoras 1, 2 y 3.

Figura 4.18. Frecuencia y defasamiento entre señales portadoras 4, 5 y 6.

En la figura 4.19 se muestra sólo tres de los patrones PWM, correspondientes a los interruptores Q1, Q2 y Q3 de la fase A. Los patrones se generaron con m igual a 0.8 pu.

Figura 4.19. Patrones PWM de Q1, Q2 y Q3 de la fase A.

65

4.5 Resultados prácticos 4.5.1 Índice de modulación en amplitud

Los resultados de las pruebas experimentales variando m se hicieron en un intervalo de 0.5 a 1 pu., con resolución de 0.5 pu. En las figuras 4.20, 4.21 y 4.22 se presentan sólo las formas de onda de la tensión de salida cuando m es igual a 0.8, 0.9 y 1 pu.



Figura 4.22 Tensión entre fases con m=1 pu.

66

Como se puede observar en las figuras 4.20, 4.21, 4.22, las tensiones entre fases cuentan con trece niveles, lo que indica que la operación del modulador es correcta. Además, los resultados experimentales coinciden de manera cualitativa con los resultados de simulación.

4.5.2 Análisis de armónicos

De la misma manera en que se analizaron los resultados de simulación, los resultados de la etapa experimental se procesaron de manera matemática con el mismo programa que se desarrolló en MATLAB. Considerando que la carga es similar en las tres fases, lo cual implica tener un sistema equilibrado y que, por consecuencia, las tensiones entre fases son iguales, sólo se presentan los resultados del análisis de los armónicos en Vab. En las figuras 4.23 y 4.24 se muestran los resultados del espectro en frecuencia de la tensión Vab, normalizado en amplitud para m igual a 0.5 pu. y 1 pu., respectivamente.

• Ubicación de los armónicos

102

103

104

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

Frecuencia (Hz)

AM

PLI

TU

D(N

orm

aliz

ada)


Armónicos

9 kHz 18 kHz

27 kHz36 kHz

Figura 4.23. Espectro de la tensión Vab con m=0.8. pu.

67

102

103

104

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1

Frecuencia (Hz)

AM

PLI

TU

D(N

orm

aliz

ada)


Armónicos

9 kHz18 kHz

27 kHz36 kHz

Figura 4.24. Espectro de la tensión Vab con m=1 pu.

Como se puede apreciar en las dos figuras anteriores la ubicación de los armónicos no cambia al variar m, tal como ocurre en la simulación.

Los detalles de la ubicación de los armónicos en las bandas de 9, 18 y 27 kHz, se muestran en las figuras 4.25, 4.26 y 4.27, respectivamente, cuando m igual a 0.8 pu.

103.91

103.92

103.93

103.94

103.95

103.96

103.97

103.98

103.99

0

0.005

0.01

0.015

0.02

0.025

9 kHz

AM

PLI

TU

D(N

orm

aliz

ada)

8,940 9,0609,4209,3008,700

8,580

Frecuencia

Figura 4.25. Bandas laterales de los armónicos en 9 kHz con m=0.8.

68

104.22

104.23

104.24

104.25

104.26

104.27

104.28

0

0.005

0.01

0.015

0.02

0.025

0.03

18KHz

AM

PLI

TU

D(N

orm

aliz

ada)

17940 1806018,700 18,300

18,42018,660

17,58017,340

Frecuencia


104.4

104.41

104.42

104.43

104.44

104.45

104.46

0

0.005

0.01

0.015

0.02

0.025

0.03

0.035

0.04

X: 2.622e+004Y: 0.003682

AM

PLI

TU

D(N

orm

aliz

ada)

26,940 27,060

27 kHz

27,300

27,780

26,700

27,42027,660

26,580

26,22026,340

Frecuencia


En las figuras 4.25, 4.26 y 4.27 se puede observar que la localización de los armónicos más significativos no cumple con la que se define en la ecuación (1).

Se puede concluir entonces que existen diferencias entre los resultados de simulación y los experimentales La principal diferencia radica en que la ubicación de los armónicos más significativos: en los resultados experimentales se localizan a tres veces la frecuencia de portadora (9 kHz), mientras que en simulación se encuentran a seis veces la frecuencia de portadora (18kH).

69

Una explicación a esto es que, en la simulación, la tensión en el bus de CD es constante y las conmutaciones de los interruptores son instantáneas. En cambio, en la práctica las tensiones varían y existen retardos en las conmutaciones, lo que influye en el contenido armónico de la salida.

Una forma de confirmar lo antes mencionado es medir los retardos entre los pulsos que genera el FPGA y los que finalmente llegan a la compuerta del transistor del inversor. Es importante mencionar que en la trayectoria de los pulsos hacia la compuerta del transistor hay optoacopladores (matricula TLP521-2, de Toshiba) [3], cuya hoja de datos indica tiempo de subida de 2 µs y tiempo de bajada de 3 µs.

A fin de tener el ciclo de trabajo al 50% en este tipo de modulación PSPWM, en donde todas las portadoras se generan a partir del mismo punto de referencia (cero volts) y facilitar la sincronización del osciloscopio, se fijó el índice m = 0. La figura 4.28 muestra en el canal CH2 los pulsos que entrega el FPGA y en el canal CH4 los pulsos a la salida del optoacoplador.

Figura 4. 28. Pulsos con ciclo de trabajo al 50%.

Midiendo los tiempos de subida y de bajada de los pulsos, se aprecia que existen retrasos considerables en ambos; las figuras 4.29 y 4.30 muestran los detalles.

70

Figura 4.29. Detalle del tiempo de subida.

Figura 4.30. Detalle del tiempo de bajada.

Como puede verse, los tiempos de subida y bajada son asimétricos. El tiempo de bajada es 20 veces más grande que el tiempo de subida. Así pues, los retrasos de las señales de disparo de los interruptores es uno de los factores que deterioran la calidad de la tensión de salida del inversor, reflejándose como un contenido armónico mayor en la tensión entre fases de las mediciones prácticas.

Distorsión armónica total (THD)

En cuanto a la THD de la tensión entre fases, ésta tiene una tendencia a disminuir conforme aumenta el índice de modulación en amplitud m, lo que coincide con los resultados que se presentan en la literatura [4]. La tendencia de la THD respecto a m se muestra en la figura 4.31.

71

Figura 4.31. Distorsión armónica total al variar el índice de modulación.

En cuanto a la magnitud de la fundamental, su valor aumenta al aumentar el valor de m, como se aprecia en la figura 4.32.

Figura 4.32. Amplitud de la fundamental a distintos índices de modulación.

Con base en los resultados de simulación y experimentales antes presentados se concluye que la operación del modulador es la correcta.

4.6 Referencias

[1]. J. Rodriguez, J. Lai, F. Z. Peng “Multilevel Inverters: A survey of Topologies, Control, and Applications”, IEEE Transactions on Industrial Electronics, Vol. 49, No. 4, August 2002, page(s): 724 - 738.

[2]. Hoja de datos técnicos del circuito integrado L298, disponible en línea http://www.datasheetcatalog.com/datasheets_pdf/L/2/9/8/L298.shtml.

[3]. Hoja de datos técnicos del circuito integrado TPL521, disponible en línea http://cy.rsdelivers.com/product/toshiba/tlp521-2a-t/opto-isolator-tlp521-2a-2500vac-dip8/0768138.aspx.

72

[4]. Agelidis, V.G.; Calais, M., “Application Specific Harmonic Performance Evaluation of Multicarrier PWM Techniques”, IEEE on Power Electronics Specialists Conference, PESC 29th 17-22 May 1998, Vol. 1, pp. 172 - 178

Capítulo 5. Conclusiones

5.1 Introducción

En este capítulo se describen las conclusiones a las que se llegó durante el desarrollo del presente tema de tesis. En primer lugar se presentan las conclusiones obtenidas mediante el análisis de la tensión entre fases del inversor, en las etapas de simulación y experimental; posteriormente, se presentan las conclusiones de la programación del FPGA y, finalmente, se hace una proyección de los trabajos a futuro y los contratiempos que se presentaron en el desarrollo del Modulador PWM en FPGA.

5.2 Conclusiones

Las conclusiones de los resultados de simulación y experimentales son las siguientes:

• La implementación de la técnica de modulación PSPWM en los ambientes de simulación y práctico, para el gobierno de los interruptores de un inversor multinivel en cascada trifásico, se realizó con éxito, ya que la tensión entre fases exhibe bajo contenido armónico; además, se tiene la capacidad de variar la amplitud de la tensión de salida del inversor.

• En un inversor multinivel en cascada trifásico, diseñado para generar siete niveles de fase a neutro, se espera que el número de niveles entre fases, cumpla con la relación siguiente:

1)#*2(# −= neutroafasenivelesdefasesentrenivelesde …(1)

Así pues, para el inversor que se utilizó en la verificación del Modulador PWM, se esperaba que tuviera trece niveles entre fases, lo cual se logró exitosamente cuando se operaba con un índice de modulación de amplitud m igual a 0.667 pu.

• Del análisis matemático de las tensiones entre fases se observó que los armónicos se ubican en alta frecuencia, específicamente en múltiplos de la frecuencia de la señal portadora, lo que facilita su eliminación. En cuanto a la ubicación de la fundamental, ésta se localiza a la misma frecuencia de la señal moduladora.

Las conclusiones del trabajo de programación son las siguientes:

• Realizar la programación del FPGA por medio de un lenguaje gráfico como el que se emplea en LabVIEW y que, a su vez, cuenta con la herramienta para sintetizar formas de onda con un control muy preciso de frecuencia y fase, aplicando el método DDS, permitió que la implementación de la técnica de modulación PSPWM fuese más sencilla y en menor tiempo; en comparación con el esfuerzo que se requiere para programar a un FPGA con lenguajes como VHDL o Verilog, los cuales utilizan códigos de instrucciones o líneas. Además, dichos lenguajes

74

requieren que el diseñador cuente con un conocimiento profundo de la manera en que se debe programar un dispositivo de hardware configurable.

• El modulador cuenta con un interfaz HMI, por medio de la cual el usuario puede modificar en línea (i.e.; sin detener al FPGA) la operación del inversor. Por medio de esta interfaz, la frecuencia y la amplitud de la tensión de salida pueden modificarse con una resolución de 0.01 Hz y 31.25 µpu., respectivamente.

• La generación de dieciocho patrones PWM de forma simultánea fue posible gracias a la capacidad técnica del FPGA para ejecutar tareas de manera paralela. Esto trajo como consecuencia que la tensión entre fases presente bajo contenido armónico y que la ubicación de los armónicos fuese predecible.

• En general, las estrategias PWM que emplean multiportadoras en topologías multinivel presentan las desventajas de aumentar en complejidad al incrementarse el número niveles; en cambio, si se implementan en FPGA (como en el presente trabajo de tesis) la complejidad es menor ya que es posible reconfigurar el modulador de forma sencilla.

5.3 Trabajos a futuro

Las actividades que se sugiere realizar a futuro para mejorar el trabajo de tesis desarrollado pueden ser las siguientes:

• Programar un algoritmo en el FPGA para mantener la operación del inversor ante una posible falla en los interruptores. El algoritmo deberá realizar los ajustes necesarios sobre los parámetros a la técnica de modulación PSPWM como índice de modulación en amplitud m, el índice de modulación en frecuencia mf, cambios en la frecuencia de señales portadoras o en su ángulo de corrimiento, todo con la finalidad de que el FPGA corrija de manera autónoma (sin intervención del usuario) la falla en la etapa de potencia del inversor.

• Desarrollar una tarjeta de circuito impreso para la aplicación específica del Modulador PWM, lo que permitiría ahorra espacio en la integración de todos los componentes. Es importante mencionar que del kit Spartan 3E, no todos los recursos se utilizaron en la implementación del Modulador PWM; tales recursos son perillas, pantalla de cristal líquido, CPLD, push-buttons, convertidores analógico-digital y digital-analógico, encoders, leds.

5.4 Aportaciones

Con la implementación del Modulador PWM en FPGA se contribuye al crecimiento de las líneas de investigación de energías renovables y topologías multinivel que desarrollan instituciones en nuestro país, como CENIDET y el IIE.

75

5.5 Contra tiempos

Realizar un proyecto que involucre el uso de la tecnología de punta o en el estado del arte, como los FPGA, implica una serie de dificultades que se deben considerar en el momento de plantear los tiempos de ejecución del desarrollo tecnológico. Algunas de las principales dificultades que se encontraron en el desarrollo del trabajo de tesis fueron las siguientes:

• Nulo soporte técnico en el idioma español. Este hueco intenta ser cubierto a través de foros vía Internet, donde se intenta orientar y resolver las dudas de los usuarios, con base en las experiencias de otros diseñadores de proyectos. En ocasiones los foros carecen de formalidad y técnicamente no siempre son las mejores maneras de solventar un problema en el desarrollo de un sistema embebido.

• La poca o nula experiencia en el desarrollo de proyectos con herramientas digitales puede resultar un gran inconveniente cuando se diseñan e implementan sistemas digitales sofisticados o en el estado del arte. Es necesario contar con cierta experiencia en el diseño de sistemas digitales con µC o DSP, ya que estas herramientas han demostrado mejorar la eficiencia operación de cualquier sistema.

• Respecto a la programación con el lenguaje VHDL, se requiere que quien se de a la tarea de implementar un sistema digital en un FPGA, conozca de manera minuciosa y muy específica sus recursos, sus protocolos de comunicación con periféricos como memorias, convertidores analógico-digital y digital-analógico, encoders, etc., y, que a su vez tenga en mente que la programación con este lenguaje se realiza configurando hardware y no programando software.

77

ANEXO A Programa para obtener la FFT de la tensión entre

fases.

clear; close; %R E C O N S T R U C C I O N D E L A %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% % F A S E "A" %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% a=load('Vab100.txt'); % Archivo de texto a(8334:16666)=a(1:8333); % Copia el ciclo uno a(16667:33332)=a(1:16666); % Copia el ciclo dos a(8334:16666)=a(1:8333); % Copia el ciclo tres a(16667:33332)=a(1:16666); % Copia el ciclo cuatro a(33333:66664)=a(1:33332); % Copia el ciclo cinco a(66665:133328)=a(1:66664); % Copia el ciclo seis a(133329:266656)=a(1:133328);% Copia el ciclo siete a(266657:533312)=a(1:266656);% Copia el ciclo ocho m=length(a); % Longitud del vector q=max(a); % Máximo valor de FA FS=500e3; % Frecuencia de muestreo T=1/FS; % Tiempo de muestreo 2us t=m*T; % Tiempo de reconstrucción t1=0:T:t-T; % Incremento del tiempo plot(t1,a) % Grafica de FA title('RECONSTRUCCION DE LA TENSION ENTRE FASES') xlabel('TIEMPO(milliseconds)') ylabel('AMPLITUD(volts)') axis([0 20e-3 -q q]) grid; % Coloca Cuadricula hold on; %R E C O N S T R U C C I O N D E L A %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% % F A S E "b" %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% b=load('Vbc100.txt'); % Archivo de texto b(8334:16666)=b(1:8333); % Copia el ciclo uno b(16667:33332)=b(1:16666); % Copia el ciclo dos b(8334:16666)=b(1:8333); % Copia el ciclo tres b(16667:33332)=b(1:16666); % Copia el ciclo cuatro b(33333:66664)=b(1:33332); % Copia el ciclo cinco b(66665:133328)=b(1:66664); % Copia el ciclo seis b(133329:266656)=b(1:133328);% Copia el ciclo siete b(266657:533312)=b(1:266656);% Copia el ciclo ocho mm=length(b); % Longitud del vector qq=max(b); % Máximo valor de Fb plot(t1,b,'g') % Grafica en VERDE %R E C O N S T R U C C I O N D E L A %%%%%%%% % F A S E "b" %%%%%%%% c=load('Vca100.txt'); % Archivo de texto c(8334:16666)=c(1:8333); % Copia el ciclo uno c(16667:33332)=c(1:16666); % Copia el ciclo dos c(8334:16666)=c(1:8333); % Copia el ciclo tres c(16667:33332)=c(1:16666); % Copia el ciclo cuatro c(33333:66664)=c(1:33332); % Copia el ciclo cinco c(66665:133328)=c(1:66664); % Copia el ciclo seis c(133329:266656)=c(1:133328);% Copia el ciclo siete

78

c(266657:533312)=c(1:266656);% Copia el ciclo ocho mmm=length(c); % Longitud del vector qqq=max(c); % Máximo valor de Fc plot(t1,c,'r') % Grafica en ROJO gtext('Vab') gtext('Vbc') gtext('Vca') print -dmeta atresfases pause; hold off; %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% d=load('Vab80.txt'); % Archivo de texto d(8334:16666)=d(1:8333); % Copia el ciclo uno d(16667:33332)=d(1:16666); % Copia el ciclo dos d(8334:16666)=d(1:8333); % Copia el ciclo tres d(16667:33332)=d(1:16666); % Copia el ciclo cuatro d(33333:66664)=d(1:33332); % Copia el ciclo cinco d(66665:133328)=d(1:66664); % Copia el ciclo seis d(133329:266656)=d(1:133328);% Copia el ciclo siete d(266657:533312)=d(1:266656);% Copia el ciclo ocho mmmm=length(d); % Longitud del vector qqqq=max(d); % Máximo valor de Fc %%%%%%%%%para obtener el pico máximo%%%%%%%%%%%%%%%%%%%%%%%%%%%%% FS= 500e3; Fs = 500e3; % Sampling frequency T = 1/Fs; % Sample time L = m; % Length of signal t = (0:L-1)*T; % Time vector NFFT = 2^nextpow2(L); % Next power of 2 from length of y Y = fft(a,NFFT)/L; f = Fs/2*linspace(0,1,NFFT/2+1);%vector "X" de frecuencia pico=max(2*abs(Y(1:NFFT/2+1))) %vector "Y" de magnitud % %%%%%%%%%%% F F T uno %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% %+++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++ y=fft(a); % Función Fast Fourier Transformer z=abs(y); % Valor Absoluto de FFT g=max(z); % Valor Máximo de la fundamental df=FS/m ; % Diferencial de frecuencia (15.0006Hz) % %%%%%%%%%% EJE X %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% frec = 0:df:(((m/2)-1)*df); %vector de frecuencia % %%%%%%%%%% EJE Y %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% % mag = z(1:(m/2)); % vector de magnitud %%% GRAFICA NORMALIZADA Frec vs Mag %%%%%%% semilogx(frec,(mag/g),'r','LineWidth',2) % Escala logaritmica en X y Y %% LIMITES DE EJES X y Y %%%%%%%%%%%%%%% axis([30 55e3 0.002 1.05]); % Define los limites en X y Ygrid; title('CONTENIDO ARMÓNICO') xlabel('HERTZ(Hz)') ylabel('AMPLITUD(Normalizada)') grid; pause; gtext('Amplitud Fundamental') gtext('Armonicos') hold on; pause; % %%%%%%%%%%% F F T dos % %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% %+++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++ yy=fft(d); % Función Fast Fourier Transformer zz=abs(yy); % Valor Absoluto de FFT

79

gg=max(zz); % Valor Màximo de la fundamental dff=FS/mmmm; % Diferencial de frecuencia (15.0006Hz) %%%%%%%%% EJE X %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% frec2 = 0:dff:(((mmmm/2)-1)*dff); %%%%%%%%% EJE Y %%%%%%%%%%%%%%%%%%%%%%%%% magg = zz(1:(mmmm/2)); %%% GRAFICA NORMALIZADA Frec vs Mag %%%%%%% semilogx(frec2,(magg/g),'b','LineWidth',3) % Escala logarítmica en X y Y print -dmeta FFT pause; hold off; %++++++++++++++ FIN DE F F T dos ++++++++++++++++++++++++++++++++++++++++++++++++ %%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% axis([8040 9960 0 .1]) ;% Define los limites en X y Ygrid; title('CONTENIDO ARMÓNICO') xlabel('9KHz') ylabel('AMPLITUD(Normalizada)') gtext('8940Hz') gtext('9060Hz') print -dmeta vista9ak pause; axis([16560 19440 0 .035]) ;% Define los limites en X y Ygrid; xlabel('18KHz') gtext('17940Hz') gtext('18060Hz') print -dmeta vista18ak pause; axis([25080 28920 0 .040]) ;% Define los limites en X y Ygrid; xlabel('27KHz') gtext('26940Hz') gtext('27060Hz') print -dmeta vista27ak pause; axis([33600 38400 0 .025]) ;% Define los limites en X y Ygrid; xlabel('36KHz') gtext('35940Hz') gtext('36060Hz') print -dmeta vista36ak pause; axis([42240 47760 0 .007]) ;% Define los limites en X y Ygrid; xlabel('45KHz') gtext('44940Hz') gtext('45060Hz') print -dmeta vista45ak pause; axis([51000 57000 0 .013]) ;% Define los limites en X y Ygrid; xlabel('54KHz') gtext('53940Hz') gtext('54060Hz') print -dmeta vista54ak pause; axis([59880 66120 0 .013]) ;% Define los limites en X y Ygrid; xlabel('63KHz') gtext('62940Hz') gtext('63060Hz') print -dmeta vista63ak pause; axis([68760 75240 0 .004]) ;% Define los limites en X y Ygrid; xlabel('72KHz') gtext('71940Hz')

80

gtext('72060Hz') print -dmeta vista72ak pause; axis([77640 84360 0 .006]) ;% Define los limites en X y Ygrid; xlabel('81KHz') gtext('80940Hz') gtext('81060Hz') print -dmeta vista81ak pause; axis([86520 93480 0 .008]) ;% Define los limites en X y Ygrid; xlabel('90KHz') gtext('89940Hz') gtext('90060Hz') print -dmeta vista90ak pause; %%%%%%%%%%%%%%%%ANALISIS DE ARMONICOS %%%%%%%%%%%%%%%%%%%%% fp=3000; % frecuencia de portadora fund=max(mag); %%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 9 kHz%%%%%%%%%%%%%%%%% h=3; % numero de armónico Ab9k=960; % Ancho de banda vector9k=mag((h*fp)-Ab9k:h*fp+(Ab9k*2)); % Armas en vector armonico9k=vector9k/fund; % Normalizas arm9k=(armonico9k.*armonico9k); % Elevas al cuadrado A9k=sum(arm9k,1); % Sumas los cuadrados B9k=sqrt(A9k); % Obtienes raíz cuadrada t9k=0:1:2880; % Puntos a graficar plot(t9k,armonico9k) title('CONTENIDO ARMÓNICO') xlabel('9kHz') xlabel('AMPLITUD(Normalizada)') print -dmeta 9Khz pause; %%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 18 kHz%%%%%%%%%%%%%%%%% h=6; % numero de armónico Ab18k=1440; % Ancho de banda vector18k=mag((h*fp)-(Ab18k):(h*fp)+(Ab18k*2));% Armas el vector armonico18k=vector18k/fund; % Normalizas arm18k=(armonico18k.*armonico18k); % Elevas al cuadrado A18k=sum(arm18k,1); % Sumas los cuadrados B18k=sqrt(A18k); % Obtienes raíz cuadrada t18k=0:1:4320; % Puntos para graficar plot(t18k,armonico18k); title('CONTENIDO ARMÓNICO') xlabel('18kHz') ylabel('AMPLITUD(Normalizada)') print -dmeta 18Khz pause; %%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 27 kHz%%%%%%%%%%%%%%%%% h=9; % numero de armónico Ab27k=1920; % Ancho de banda vector27k=mag((h*fp)-(Ab27k):(h*fp)+(Ab27k*2));%Armas el vector armonico27k=vector27k/fund; % Normalizas arm27k=(armonico27k.*armonico27k); % Elevas al cuadrado A27k=sum(arm27k,1); % Sumas los cuadrados B27k=sqrt(A27k); % Obtienes raíz cuadrada t27k=0:1:5760; % Puntos para graficar plot(t27k,armonico27k); title('CONTENIDO ARMÓNICO') xlabel('27kHz')

81

ylabel('AMPLITUD(Normalizada)') print -dmeta 27Khz pause; %%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 36 kHz%%%%%%%%%%%%%%%%% h=12; % numero de armónico Ab36k=2400; % Ancho de banda vector36k=mag((h*fp)-(Ab36k):(h*fp)+(Ab36k*2));%Armas el vector armonico36k=vector36k/fund; % Normalizas arm36k=(armonico36k.*armonico36k); % Elevas al cuadrado A36k=sum(arm36k,1); % Sumas los cuadrados B36k=sqrt(A36k); % Obtienes rías cuadrada t36k=0:1:7200; % puntos para graficar plot(t36k,armonico36k); title('CONTENIDO ARMÓNICO') xlabel('36kHz') ylabel('AMPLITUD(Normalizada)') print -dmeta 36Khz pause; %%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 45 kHz%%%%%%%%%%%%%%%%% h=15; % numero de armónico Ab45k=2760; % Ancho de banda vector45k=mag((h*fp)-(Ab45k):(h*fp)+(Ab45k*2));%Armas el vector armonico45k=vector45k/fund; % Normalizas arm45k=(armonico45k.*armonico45k); % Elevas al cuadrado A45k=sum(arm45k,1); % Sumas los cuadrados B45k=sqrt(A45k); % Obtienes raíz cuadrada t45k=0:1:11040; plot(t45k,armonico45k); title('CONTENIDO ARMÓNICO') xlabel('45kHz') ylabel('AMPLITUD(Normalizada)') print -dmeta 45Khz pause; %%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 54 kHz%%%%%%%%%%%%%%%%% h=18; % numero de armónico Ab54k=3000; % Ancho de banda vector54k=mag((h*fp)-(Ab54k):(h*fp)+(Ab54k*2));%Armas el vector armonico54k=vector54k/fund; % Normalizas arm54k=(armonico54k.*armonico54k); % Elevas al cuadrado A54k=sum(arm54k,1); % Sumas los cuadrados B54k=sqrt(A54k); % Obtines raiz cuadrada t54k=0:1:12000; plot(t54k,armonico54k); title('CONTENIDO ARMÓNICO') xlabel('54kHz') ylabel('AMPLITUD(Normalizada)') print -dmeta 54Khz pause; %%%%%%%%%%%%%%%%%%%%%%%ARMONICOS EN 63 kHz%%%%%%%%%%%%%%%%% h=21; % numero de armónico Ab63k=3120; % Ancho de banda vector63k=mag((h*fp)-(Ab63k):(h*fp)+(Ab63k*2));%Armas el vector armonico63k=vector63k/fund; % Normalizas arm63k=(armonico63k.*armonico63k); %Elevas al cuadrado A63k=sum(arm63k,1); % Sumas los cuadrados B63k=sqrt(A63k); % Obtienes raíz cuadrada t63k=0:1:12480; plot(t63k,armonico63k); title('CONTENIDO ARMÓNICO') xlabel('63kHz)')

82

ylabel('AMPLITUD(Normalizada)') print -dmeta 63Khz pause; %%%%%%%%%%%%%%%%%%%%%%%THD%%%%%%%%%%%%%%%%%%%%%%%%%%% SS=(B9k+B18k+B27k+B36k+B45k+B54k+B63k)/pico; Contenido=SS*100 End.

1111

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